KR20220031786A - 표시 장치 - Google Patents

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KR20220031786A
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이종찬
이태희
정웅희
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 제1 영역 및 상기 제1 영역 사이에 일 측에 위치한 복수의 제2 영역을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 제2 영역에 배치된 액티브층, 상기 액티브층 상에 배치된 제1 게이트 전극을 포함하는 제1 도전층, 상기 제1 도전층 및 상기 제1 기판 상에 배치된 제1 층간 절연층, 상기 제1 층간 절연층 상에 배치되고, 상기 제1 영역에서 서로 이격되어 배치된 제1 전극 및 제2 전극을 포함하는 제2 도전층, 상기 제2 도전층 및 상기 제1 층간 절연층 상에 배치된 제2 층간 절연층, 상기 제2 층간 절연층 상에서 상기 제2 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 제3 도전층, 상기 제3 도전층 상에 배치되며 상기 제1 영역을 노출하며 상기 제2 영역에 배치된 비아층 및 상기 제1 영역에서 상기 제2 층간 절연층 상에 배치된 복수의 발광 소자를 포함하고, 상기 발광 소자는 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 무기 발광 소자를 포함하는 양면 발광 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 제1 영역 및 상기 제1 영역 사이에 일 측에 위치한 복수의 제2 영역을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 제2 영역에 배치된 액티브층, 상기 액티브층 상에 배치된 제1 게이트 전극을 포함하는 제1 도전층, 상기 제1 도전층 및 상기 제1 기판 상에 배치된 제1 층간 절연층, 상기 제1 층간 절연층 상에 배치되고, 상기 제1 영역에서 서로 이격되어 배치된 제1 전극 및 제2 전극을 포함하는 제2 도전층, 상기 제2 도전층 및 상기 제1 층간 절연층 상에 배치된 제2 층간 절연층, 상기 제2 층간 절연층 상에서 상기 제2 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 제3 도전층, 상기 제3 도전층 상에 배치되며 상기 제1 영역을 노출하며 상기 제2 영역에 배치된 비아층 및 상기 제1 영역에서 상기 제2 층간 절연층 상에 배치된 복수의 발광 소자를 포함하고, 상기 발광 소자는 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된다.
상기 비아층은 상기 제1 영역을 둘러싸도록 배치되고, 상기 발광 소자는 상기 제2 영역에 배치된 상기 제1 도전층, 및 상기 제3 도전층과 두께 방향으로 중첩하지 않을 수 있다.
상기 비아층의 측면 상에 배치되어 상기 제1 영역을 둘러싸도록 배치된 반사층을 더 포함할 수 있다.
상기 반사층은 상기 제2 층간 절연층 상에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되지 않을 수 있다.
상기 제1 전극 및 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 및 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하고, 상기 제1 접촉 전극과 상기 제2 접촉 전극은 상기 제1 영역 내에서 상기 제2 층간 절연층 상에 배치될 수 있다.
상기 제1 접촉 전극은 상기 제1 영역 내에 형성되며 상기 제2 층간 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전극과 접촉하고, 상기 제2 접촉 전극은 상기 제1 영역 내에 형성되며 상기 제2 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전극과 접촉할 수 있다.
상기 발광 소자 상에 배치되되 상기 발광 소자의 양 단부를 노출하는 제1 절연층, 및 상기 제1 접촉 전극 상에 배치된 제2 절연층을 더 포함하고, 상기 제1 접촉 전극의 일 측은 상기 제1 절연층 상에 직접 배치되고, 상기 제2 접촉 전극의 일 측은 상기 제2 절연층 상에 직접 배치될 수 있다.
상기 제2 도전층은 상기 제2 영역에 배치되어 상기 제1 게이트 전극과 두께 방향으로 중첩하는 정전 용량 전극을 더 포함할 수 있다.
상기 비아층은 상기 제2 층간 절연층 상에 직접 배치된 제1 비아층 및 상기 제1 비아층 상에 배치된 제2 비아층을 포함하고, 상기 제1 비아층 상에 배치되고 상기 제1 전극과 전기적으로 연결된 제1 전압 배선 및 상기 제2 전극과 전기적으로 연결된 제2 전압 배선을 포함하는 제4 도전층을 더 포함할 수 있다.
상기 제1 전극은 상기 제2 층간 절연층을 관통하는 제1 전극 컨택홀을 통해 상기 제3 도전층에 배치되어 상기 소스 전극과 전기적으로 연결된 제1 도전 패턴과 접촉하고, 상기 제2 전극은 상기 제2 층간 절연층을 관통하는 제2 전극 컨택홀을 통해 상기 제3 도전층에 배치되어 상기 제2 전압 배선과 전기적으로 연결된 제2 도전 패턴과 접촉할 수 있다.
상기 발광 소자 상에 배치되어 서로 다른 상기 제1 영역에 각각 배치된 복수의 컬러 제어 구조물들을 더 포함하고, 상기 컬러 제어 구조물은 상기 제1 영역에 배치된 투광층, 및 상기 투광층이 배치된 상기 제1 영역과 이웃한 다른 상기 제1 영역에 배치된 제1 파장 변환층을 포함할 수 있다.
상기 투광층 상에 배치된 제1 컬러 필터층, 상기 제1 파장 변환층 상에 배치되어 상기 제1 컬러 필터층과 이격된 제2 컬러 필터층 및 상기 제2 영역에서 상기 비아층 상에 배치된 제1 차광 부재를 더 포함할 수 있다.
상기 컬러 제어 구조물은 상기 제1 파장 변환층이 배치된 상기 제1 영역과 이웃한 다른 상기 제1 영역에 배치된 제2 파장 변환층, 및 상기 제2 파장 변환층 상에 배치된 제3 컬러 필터층을 더 포함할 수 있다.
상기 제1 기판의 하면에 배치된 컬러 필름을 더 포함하고, 상기 컬러 필름은 상기 투광층이 배치된 상기 제1 영역에 배치된 제4 컬러 필터층, 상기 제1 파장 변환층이 배치된 상기 제1 영역에 배치된 제5 컬러 필터층, 및 상기 제2 파장 변환층이 배치된 상기 제1 영역에 배치된 제6 컬러 필터층을 더 포함할 수 있다.
상기 발광 소자는 제1 발광 소자, 상기 제1 발광 소자가 배치된 상기 제1 영역과 이웃한 다른 상기 제1 영역에 배치된 제2 발광 소자를 포함하고, 상기 제1 발광 소자와 상기 제2 발광 소자는 서로 다른 색의 광을 방출할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되어 복수의 제1 영역을 둘러싸도록 배치된 비아층, 상기 비아층이 배치된 제2 영역에 배치된 제1 트랜지스터, 상기 제1 영역에 배치되어 상기 제2 방향으로 연장되고, 서로 상기 제1 방향으로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들, 상기 제1 전극 상에 배치되며 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극, 및 상기 제2 전극 상에 배치되며 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극 및 상기 제1 영역을 둘러싸며 상기 비아층의 내측 변 상에 배치된 반사층을 포함한다.
상기 발광 소자는 상기 제2 영역에 배치된 상기 제1 트랜지스터와 두께 방향으로 중첩하지 않을 수 있다.
상기 제2 영역에 배치된 제1 전압 배선 및 제2 전압 배선을 더 포함하고, 상기 제1 전극 및 상기 제2 전극은 상기 제1 전압 배선 및 상기 제2 전압 배선과 두께 방향으로 중첩하지 않을 수 있다.
상기 제1 영역에서 상기 발광 소자를 덮도록 배치된 컬러 제어 구조물을 더 포함하고, 상기 컬러 제어 구조물은 상기 제1 영역에 배치된 투광층, 및 상기 투광층이 배치된 상기 제1 영역과 이웃한 다른 상기 제1 영역에 배치된 제1 파장 변환층을 포함할 수 있다.
상기 제1 영역과 상기 제2 방향으로 이격되어 상기 비아층이 둘러싸는 제3 영역을 더 포함하고, 상기 제1 전극 및 상기 제2 전극은 상기 제2 방향으로 연장되어 상기 제3 영역에 부분적으로 배치되되, 상기 발광 소자는 상기 제3 영역에는 배치되지 않을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 소자들과 회로 소자들이 배치된 영역이 구분됨에 따라, 발광 소자에서 방출된 광이 기판의 상면 및 하면으로 동시에 방출될 수 있는 양면 발광을 구현할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Q1-Q1'선을 따라 자른 단면도이다.
도 5는 도 3의 Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 발광 소자에서 방출된 광이 출사되는 것을 나타내는 개략도이다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 8 내지 도 15는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타낸 단면도들이다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 17은 도 16의 Q5-Q5'선을 따라 자른 단면도이다.
도 18은 다른 실시예에 따른 표시 장치의 일 화소의 부분을 나타내는 단면도이다.
도 19는 도 18의 제1 서브 화소를 나타내는 단면도이다.
도 20 및 도 21은 다른 실시예에 따른 표시 장치의 일 화소의 부분을 나타내는 단면도이다.
도 22는 또 다른 실시예에 따른 표시 장치의 일 화소의 부분을 나타내는 단면도이다.
도 23은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
비표시 영역(NDA)은 표시 영역(DPA)의 주변에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 하나의 화소(PX)는 복수의 제1 영역(AA; AA1, AA2, AA3)들을 포함하고, 각 서브 화소(PXn)들은 제1 영역(AA)과 인접한 제2 영역(BA) 및 제3 영역(CA; CA1, CA2, CA3)을 포함할 수 있다. 제1 영역(AA)은 발광 소자(도 7의 'ED')가 배치되어 특정 파장대의 광이 출사되는 발광 영역이고, 제2 영역(BA)과 제3 영역(CA)은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 비발광 영역일 수 있다. 제1 영역(AA)은 발광 소자(ED)가 배치된 영역에 더하여 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
다만, '발광 영역'은 제1 영역(AA)을 포함하여 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
각 서브 화소(PXn)들의 제1 영역(AA)들은 일 방향으로 나란하게 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 영역(AA1), 제2 서브 화소(PX2)의 제1 영역(AA2), 및 제3 서브 화소(PX3)의 제1 영역(AA3)은 제1 방향(DR1)으로 나란하게 배열되며, 이들은 비아층(VIA)에 의해 서로 구분될 수 있다. 각 서브 화소(PXn)는 서로 동일한 종류의 발광 소자(ED)를 포함하여 각 제1 영역(AA1, AA2, AA3)들에서는 동일한 색의 광이 방출될 수 있다. 일 예로, 각 서브 화소(PXn)는 제1 색인 청색광을 방출하는 발광 소자(ED)들을 포함하여 제1 영역(AA)에서 방출되는 광은 청색광일 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)들은 서로 다른 종류의 발광 소자(ED)를 포함하여 서로 다른 색의 광을 방출할 수 있다. 예를 들어, 제1 서브 화소(PX1)는 제1 색의 청색광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 녹색광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 적색광을 발광할 수 있다. 이하에서는 각 서브 화소(PXn)에 동일한 색의 광의 방출하는 발광 소자(ED)들을 포함하는 경우를 예시하여 설명하기로 한다.
복수의 화소(PX)들은 비발광 영역 중 일부 영역으로써 후술하는 비아층(VIA)이 배치된 부분인 제2 영역(BA)을 포함할 수 있다. 제2 영역(BA)은 제1 영역(AA)과 인접한 영역으로 복수의 제1 영역(AA)들 사이의 영역일 수 있다. 도면에서는 제2 영역(BA)이 비아층(VIA)의 제2 방향(DR2)으로 연장된 부분에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 영역(BA)은 비아층(VIA)이 배치된 영역을 모두 포함하여 제1 영역(AA)들 사이, 및 제1 영역(AA)과 제3 영역(CA) 사이에도 형성될 수 있다. 일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)에 배치된 발광 소자(ED)들을 구동하기 위한 회로 소자들이 배치된 제2 영역(BA)을 포함할 수 있다. 표시 장치(10)는 발광 소자(ED)들이 배치된 영역과 회로 소자들이 배치된 영역이 서로 구분될 수 있다. 이에 따라, 발광 소자(ED)에서 방출된 광은 기판의 상면 및 배면으로 동시에 출사될 수 있고, 표시 장치(10)는 양면 발광을 구현할 수 있다.
또한, 각 화소(PX)의 비발광 영역은 제1 영역(AA)과 이격되어 배치된 복수의 제3 영역(CA; CA1, CA2, CA3)들을 포함할 수 있다. 제3 영역(CA)은 각 서브 화소(PXn)의 제1 영역(AA1)의 제2 방향(DR2) 일 측에 배치되어 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 제1 영역(AA) 사이에 배치될 수 있다. 예를 들어, 각 서브 화소(PXn)들은 제1 영역(AA)을 기준으로 제3 영역(CA)이 제2 방향(DR2) 일 측인 상측에 배치되고, 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 제3 영역(CA1, CA2, CA3)들은 제1 방향(DR1)으로 나란하게 배열될 수 있다.
제3 영역(CA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(RME1, RME2) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(RME1, RME2)들 중 일부는 제3 영역(CA)에서 분리되어 배치될 수 있다.
비아층(VIA)은 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 비아층(VIA)은 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 비아층(VIA)은 서브 화소(PXn)마다 배치된 제1 영역(AA)과 제3 영역(CA)을 둘러싸도록 배치되어 이들을 구분하며, 제2 영역(BA)과 중첩하도록 배치될 수 있다. 제1 영역(AA)과 제3 영역(CA)은 실질적으로 비아층(VIA)이 배치되지 않은 개구 영역일 수 있다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다. 도 4는 도 3의 Q1-Q1'선을 따라 자른 단면도이다. 도 5는 도 3의 Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 4는 제1 서브 화소(PX1)의 제1 영역(AA) 및 그와 인접한 제2 영역(BA)들과 함께 발광 소자(ED)의 양 단부를 가로지르는 단면을 도시하고 있다. 도 5는 일 서브 화소(PXn)에 형성된 복수의 전극 컨택홀(CTD, CTS) 및 컨택홀(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 내지 도 5를 참조하면, 표시 장치(10)는 제1 기판(SUB1), 및 제1 기판(SUB1) 상에 배치된 복수의 도전층들, 발광 소자(ED), 및 절연층 들을 포함할 수 있다. 상기 도전층들 중 일부는 제2 영역(BA)에 배치되어 발광 소자(ED)의 구동을 위한 회로 소자를 구성하고, 다른 일부는 제1 영역(AA)에 배치되어 발광 소자(ED)와 전기적으로 연결되는 전극 등을 형성할 수 있다.
제1 기판(SUB1)은 투명한 재질의 절연 기판일 수 있다. 제1 기판(SUB1)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB1)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 기판(SUB1) 상에는 하부 금속층(BML)이 배치된다. 하부 금속층(BML)은 후술하는 제1 트랜지스터(T1)의 액티브층(ACT)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 하부 금속층(BML)은 발광 소자(ED)가 배치되는 제1 영역(AA)에는 배치되지 않고, 회로 소자들이 배치되는 제2 영역(BA)에만 배치될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML)을 덮으며 제1 기판(SUB1) 상에 배치될 수 있다. 버퍼층(BL)은 제1 영역(AA)과 제2 영역(BA), 및 제3 영역(CA)에 걸쳐 전면적으로 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 제1 트랜지스터(T1)를 보호하기 위해 제1 기판(SUB1) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT)을 포함할 수 있다. 예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 제1 액티브층(ACT)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 예시적인 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 제1 액티브층(ACT)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 예를 들어, 제1 게이트 절연층(GI)은 반도체층과 버퍼층(BL)의 상면을 덮도록 배치될 수 있다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(GI)은 제1 영역(AA)과 제2 영역(BA), 및 제3 영역(CA)에 걸쳐 전면적으로 배치될 수 있다.
제1 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제1 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 제1 도전층은 각 서브 화소(PXn)에 접속되는 복수의 스캔 라인들을 더 포함할 수도 있다. 제1 도전층의 제1 게이트 전극(G1)은 제1 트랜지스터(T1)의 제1 액티브층(ACT)과 부분적으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제1 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제1 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(IL1)은 제1 영역(AA)과 제2 영역(BA), 및 제3 영역(CA)에 걸쳐 전면적으로 배치될 수 있다.
제2 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제2 도전층은 스토리지 커패시터의 정전 용량 전극(CSE)과 제1 영역(AA1)에 배치되는 복수의 전극(RME1, RME2)들을 포함할 수 있다.
스토리지 커패시터의 정전 용량 전극(CSE)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 중첩하도록 배치되어 제1 게이트 전극(G1)과 스토리지 커패시터를 형성할 수 있다. 도면에서는 정전 용량 전극(CSE)이 제1 게이트 전극(G1)과 유사한 폭을 갖도록 형성된 것이 도시되어 있으나, 이에 제한되지 않는다. 정전 용량 전극(CSE)은 더 큰 폭을 갖도록 형성될 수 있고, 제1 게이트 전극(G1)도 더 큰 폭으로 형성될 수도 있다.
복수의 전극(RME1, RME2)들은 일 방향으로 연장된 형상을 갖고 서로 이격되어 각 서브 화소(PXn)마다 배치된다. 예를 들어, 하나의 서브 화소(PXn)에는 제1 전극(RME1) 및 제2 전극(RME2)이 배치되고, 이들은 제2 방향(DR2)으로 연장되며 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각각 제1 영역(AA)에 배치되어 제3 영역(CA)까지 연장될 수 있고, 제3 영역(CA)에서 제2 방향(DR2)으로 이웃한 다른 서브 화소(PXn)의 전극(RME1, RME2)들과 이격될 수 있다. 각 전극(RME1, RME2)들은 제2 방향(DR2)으로 연장되어 복수의 화소(PX)에 걸쳐 배치되는 하나의 전극 라인으로 형성되었다가 제3 영역(CA)에서 일부분이 제거되어 각 서브 화소(PXn)마다 배치되도록 분리된 것일 수 있다. 즉, 각 전극(RME1, RME2)들은 제2 방향(DR2)으로 이웃한 다른 화소(PX)와의 경계에도 부분적으로 배치될 수 있다.
각 전극(RME1, RME2)들은 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 발광 소자(ED)는 전극(RME1, RME2)들 상에 생성된 전계에 의해 유전영동힘을 받아 전극(RME1, RME2) 상에 정렬될 수 있다. 또한, 복수의 전극(RME1, RME2)들은 발광 소자(ED)와 전기적으로 연결되어 발광 소자(ED)의 발광을 위한 전기 신호를 전달할 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 후술하는 비아층(VIA)과 부분적으로 중첩할 수 있다. 비아층(VIA)은 제1 영역(AA) 및 제3 영역(CA)을 둘러싸도록 형성될 수 있고, 각 전극(RME1, RME2)들은 비아층(VIA)의 제1 방향(DR1)으로 연장된 부분과 중첩할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 비아층(VIA)과 중첩하는 영역에서 그 상부의 제2 층간 절연층(IL2)을 관통하는 전극 컨택홀(CTD, CTS)을 통해 제3 도전층에 배치된 도전 패턴(CDP1, CDP2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉하여 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 전극(RME2)은 제2 전극 컨택홀(CTS)을 통해 제3 도전층에 배치된 제2 도전 패턴(CDP2)과 접촉하여 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각 화소(PX) 및 각 서브 화소(PXn)마다 분리되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다.
도면에서는 각 서브 화소(PXn)마다 제1 및 제2 전극(RME1, RME2)들이 하나씩 배치된 것이 예시되어 있으나 이에 제한되지 않으며, 각 서브 화소(PXn)에 배치되는 전극(RME1, RME2)들은 그 개수, 또는 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 수에 따라 배치되는 위치가 달라질 수 있다.
복수의 전극(RME1, RME2)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME1, RME2)들은 후술하는 접촉 전극(CNE1, CNE2)을 통해 발광 소자(ED)의 양 단부와 연결될 수 있고, 제2 영역(BA)에 배치된 전압 배선(VL1, VL2)으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
각 전극(RME1, RME2)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)들은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만, 이에 제한되지 않고 각 전극(RME1, RME2)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME1, RME2)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
한편, 발광 소자(ED)들을 정렬하고 구동을 위한 전기 신호를 전달하는 복수의 전극(RME1, RME2)들은 비아층(VIA)이 배치되지 않고 둘러싸는 제1 영역(AA)에 배치될 수 있다. 복수의 전극(RME1, RME2)들은 제2 영역(BA)의 회로 소자들과 두께 방향으로 비중첩하도록 배치되므로, 전극(RME1, RME2) 상에 배치되는 발광 소자(ED)들도 회로 소자들과 비중첩하도록 배치될 수 있다. 이에 따라, 발광 소자(ED)에서 방출된 광들 중, 그 하부의 제1 기판(SUB1)으로 향하는 광들은 전극(RME1, RME2)들만 통과하면 제1 기판(SUB1)의 배면으로 출사될 수 있다. 또한, 발광 소자(ED)에서 방출된 광이 제1 기판(SUB1)의 배면으로 원활하게 출광될 수 있도록 제1 전극(RME1)과 제2 전극(RME2)은 발광 소자(ED)를 정렬하기 위한 최소한의 폭을 갖도록 형성될 수 있다.
제2 층간 절연층(IL2)은 제2 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제2 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(IL2)은 제1 영역(AA)과 제2 영역(BA), 및 제3 영역(CA)에 걸쳐 전면적으로 배치될 수 있다.
제3 도전층은 제2 영역(BA)의 제2 층간 절연층(IL2) 상에 배치된다. 제3 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 제1 도전 패턴(CDP1), 제2 도전 패턴(CDP2) 및 데이터 배선(DTL)들을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 액티브층(ACT)과 부분적으로 중첩하도록 배치된다. 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)을 관통하는 컨택홀을 통해 제1 액티브층(ACT)에 각각 접촉할 수 있다. 또한, 제1 소스 전극(S1)은 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 제2 층간 절연층(IL2) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 드레인 전극(D1)은 후술하는 제1 전압 배선(VL1)과 전기적으로 연결될 수 있고, 제1 소스 전극(S1)은 제1 전극(RME1)과 연결되는 제1 도전 패턴(CDP1)과 전기적으로 연결될 수 있다. 제2 도전 패턴(CDP2)은 후술하는 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
제1 도전 패턴(CDP1)과 제2 도전 패턴(CDP2)은 각각 제1 전극(RME1) 및 제2 전극(RME2)과 연결될 수 있다. 제1 도전 패턴(CDP1)은 제2 층간 절연층(IL2)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 전극(RME1)과 연결되고, 제2 도전 패턴(CDP2)은 제2 전극 컨택홀(CTS)을 통해 제2 전극(RME2)과 연결될 수 있다.
데이터 배선(DTL)은 제1 트랜지스터(T1) 이외의 다른 트랜지스터와 전기적으로 연결되어, 각 서브 화소(PXn)에 데이터 신호를 인가할 수 있다. 도면에서는 이웃한 제1 영역(AA)들 사이의 어느 한 제2 영역(BA)에 하나의 데이터 배선(DTL)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 이웃한 제1 영역(AA)들 사이에는 복수의 데이터 배선(DTL)들이 배치되고, 데이터 배선(DTL)은 복수의 서브 화소(PXn)들에 각각 접속될 수 있다.
비아층(VIA)은 제3 도전층 및 제2 층간 절연층(IL2) 상에 배치된다. 비아층(VIA)은 제3 도전층 및 제2 층간 절연층(IL2) 상에 직접 배치된 제1 비아층(VIA1)과 제1 비아층(VIA2) 상에 배치된 제2 비아층(VIA2)을 포함할 수 있다. 제1 비아층(VIA1)과 제2 비아층(VIA2) 사이에는 제4 도전층이 배치될 수 있다. 제1 비아층(VIA1)과 제2 비아층(VIA2)은 제2 영역(BA)에 배치된 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 비아층(VIA1)과 제2 비아층(VIA2)은 각각 제3 도전층 및 제 4도전층을 덮으며 이들을 보호하는 기능을 수행할 수 있다.
비아층(VIA)은 회로 소자들이 배치된 제2 영역(BA)을 덮으며 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 비아층(VIA)은 서브 화소(PXn)마다 배치된 제1 영역(AA)과 제3 영역(CA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 비아층(VIA)의 제2 방향(DR2)으로 연장된 부분 중 제1 영역(AA) 사이에 배치된 부분은 제3 영역(CA) 사이에 배치된 부분보다 큰 폭을 가질 수 있고, 제3 영역(CA)들 사이의 간격은 제1 영역(AA)들 사이의 간격보다 작을 수 있다. 다만, 이에 제한되지 않으며, 그 반대로 비아층(VIA)의 폭은 제3 영역(CA)들 사이의 간격이 제1 영역(AA)들 사이의 간격보다 크도록 달라질 수 있다.
비아층(VIA)은 일정 높이를 갖도록 형성될 수 있다. 비아층(VIA)은 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 비아층(VIA)은 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 몇몇 실시예에서 비아층(VIA)은 측면이 경사진 형상을 가질 수 있고, 경사진 측면 상에는 발광 소자(ED)에서 방출된 광의 출광 효율을 향상시키는 층이 더 배치될 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
제4 도전층은 제1 비아층(VIA) 상에 배치된다. 제4 도전층은 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 영역(BA)에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 복수의 전극(RME1, RME2)과 중첩하지 않도록 형성되되, 제3 도전층의 도전 패턴(CDP1, CDP2)을 통해 각 전극(RME1, RME2)과 전기적으로 연결될 수 있다. 도면으로 도시되지 않았으나, 제1 전압 배선(VL1)은 제3 도전층에 배치된 제1 도전 패턴(CDP1)과 연결되고, 이를 통해 제1 트랜지스터(T1) 및 제1 전극(RME1)과 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제3 도전층에 배치된 제2 도전 패턴(CDP2)과 연결되고, 이를 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다. 각 도전 패턴(CDP1, CDP2)들은 비아층(VIA)의 제1 방향(DR1)으로 연장된 부분에서 전극(RME1, RME2)과 연결될 수 있다. 다만, 이에 제한되지 않으며, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장된 부분을 포함하여 평면도 상 메쉬(Mesh) 구조로 배치될 수 있다. 이 경우, 제2 전압 배선(VL2)은 제2 도전 패턴(CDP2) 없이 제2 전극(RME2)과 직접 연결될 수도 있다.
상술한 제1 내지 제4 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 단일층, 또는 복수의 층들이 적층되거나 상기 복수의 층들이 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예컨대 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층으로 이루어지거나, 이러한 무기층이 교번하여 적층된 다중층, 또는 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)이 순차 적층된 이중층으로 형성될 수도 있다.
비아층(VIA)이 둘러싸는 제1 영역(AA)에는 발광 소자(ED), 복수의 접촉 전극(CNE1, CNE2)들 및 복수의 절연층(PAS1, PAS2)들이 배치된다. 발광 소자(ED)들 및 접촉 전극(CNE1, CNE2)들은 각각 제1 영역(AA1)의 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다.
복수의 발광 소자(ED)들은 각 전극(RME1, RME2)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME1, RME2)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME1, RME2)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME1, RME2) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 7의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 기판(SUB1)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB1)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB1)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB1)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)는 제1 방향(DR1)으로 이격된 전극(RME1, RME2)들 상에 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제1 방향(DR1)으로 이격된 전극(RME1, RME2)들 사이의 간격보다 길 수 있고, 발광 소자(ED)의 양 단부는 서로 다른 전극들 상에 배치될 수 있다. 또한, 발광 소자(ED)는 복수의 반도체층들을 포함하여 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 발광 소자(ED)는 제1 단부 및 제2 단부가 각각 특정 전극(RME1, RME2) 상에 놓이도록 배치될 수 있다. 발광 소자(ED)는 제1 단부가 제1 전극(RME1) 상에 놓이고 제2 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 적어도 몇몇 발광 소자(ED)들은 제1 단부가 제2 전극(RME2) 상에 놓이고 제2 단부가 제1 전극(RME1) 상에 놓이도록 배치될 수도 있다. 또는, 발광 소자(ED)들 중 적어도 일부는 어느 한 단부만이 전극(RME1, RME2) 상에 놓이도록 배치될 수도 있다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 7의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다. 각 발광 소자(ED)들은 접촉 전극(CNE1, CNE2)들을 통해 각 전극(RME1, RME2)과 전기적으로 연결될 수 있다.
제1 절연층(PAS1)은 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 일 예로, 제1 절연층(PAS1)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며 발광 소자(ED)의 제1 단부 및 제2 단부는 덮지 않도록 배치된다. 제1 절연층(PAS1) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 이러한 제1 절연층(PAS1)의 형상은 표시 장치(10)의 제조 공정 중 제1 영역(AA)의 제2 층간 절연층(IL2) 상에 전면적으로 배치되었다가 발광 소자(ED)의 양 단부를 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다. 제1 절연층(PAS1)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다.
한편, 도면으로 도시하지 않았으나, 제1 절연층(PAS1)은 제3 영역(CA)에 일부분 배치될 수도 있다. 복수의 서브 화소(PXn)들에 배치된 전극(RME1, RME2)들은 제2 방향(DR2)으로 연장되어 서로 연결된 상태로 형성되었다가, 발광 소자(ED)를 정렬시키고 제1 절연층(PAS1)을 형성한 뒤에 제3 영역(CA)에서 분리될 수 있다. 전극(RME1, RME2)의 분리 공정에서 각 전극(RME1, RME2)들에 더하여 제3 영역(CA)에 배치된 제1 절연층(PAS1) 및 제2 층간 절연층(IL2)도 부분적으로 제거될 수 있다.
제1 절연층(PAS1) 상에는 복수의 접촉 전극(CNE1, CNE2)들과 제2 절연층(PAS2)이 배치될 수 있다. 접촉 전극(CNE1, CNE2)은 발광 소자(ED)의 어느 일 단부 및 적어도 하나의 전극(RME1, RME2)과 접촉할 수 있다. 예를 들어, 접촉 전극(CNE1, CNE2)은 제1 절연층(PAS1)이 배치되지 않고 노출된 발광 소자(ED)의 일 단부와, 제2 층간 절연층(IL2)에 형성되어 전극(RME1, RME2)의 일부분을 노출하는 컨택홀(CT1, CT2)을 통해 전극(RME1, RME2) 중 적어도 어느 하나와 접촉할 수 있다. 발광 소자(ED)의 양 단부는 서로 다른 접촉 전극(CNE1, CNE2)을 통해 전극(RME1, RME2)과 전기적으로 연결될 수 있다.
접촉 전극(CNE1)은 발광 소자(ED)의 제1 단부 및 제1 전극(RME1)과 접촉하는 제1 접촉 전극(CNE1)과, 발광 소자(ED)의 제2 단부 및 제2 전극(RME2)과 접촉하는 제2 접촉 전극(CNE2)을 포함할 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제2 전극(RME2) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)의 상면을 노출하는 제1 컨택홀(CT1)을 통해 제1 전극(RME1)과 접촉하고, 제2 접촉 전극(CNE2)은 제2 전극(RME2)의 상면을 노출하는 제1 컨택홀(CT1)을 통해 제2 전극(RME2)과 접촉할 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 각각 제2 방향(DR2)으로 연장된 형상을 갖고 각 서브 화소(PXn)의 제1 영역(AA) 내에서 선형의 패턴을 형성할 수 있다.
일 실시예에서, 복수의 접촉 전극(CNE1, CNE2)들은 제1 방향(DR1)으로 측정된 폭이 전극(RME1, RME2)들의 폭보다 클 수 있다. 발광 소자(ED)에서 방출된 광 중 일부는 하부의 제1 기판(SUB1)을 향해 방출될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 발광 소자(ED)에서 방출된 광들 중 일부가 제1 기판(SUB1)의 하면으로 출사되기 위해 최소의 면적만을 차지하도록 배치될 수 있다. 전극(RME1, RME2)들의 폭이 너무 클 경우, 발광 소자(ED)에서 방출된 광이 전극(RME1, RME2)에 의해 반사되어 상부 방향으로 진행하므로, 배면 발광의 휘도가 낮을 수 있다. 일 실시예에 따른 표시 장치(10)는 전극(RME1, RME2)들의 폭이 접촉 전극(CNE1, CNE2)들보다 좁게 형성되어 배면 출광도 충분한 휘도를 가질 수 있다.
접촉 전극(CNE1, CNE2)들과 전극(RME1, RME2)이 접촉하는 부분에 형성된 컨택홀(CT1, CT2)들은 제1 영역(AA) 내에서 발광 소자(ED)들과 제1 방향(DR1)으로 중첩하지 않도록 배치될 수 있다. 예를 들어, 각 컨택홀(CT1, CT2)들은 복수의 발광 소자(ED)들이 배치되는 영역과 제2 방향(DR2)으로 이격되어 비아층(VIA) 중 제1 방향(DR1)으로 연장된 부분에 인접하여 배치될 수 있다. 발광 소자(ED)는 양 단부에서 광이 방출되는데, 컨택홀(CT1, CT2)들은 상기 광의 진행 경로에서 벗어나도록 위치할 수 있다. 다만, 이에 제한되지 않으며, 컨택홀(CT1, CT2)의 위치는 전극(RME1, RME2)의 구조 및 발광 소자(ED)들의 위치에 따라 달라질 수 있다.
도면에서는 하나의 서브 화소(PXn)에 각 접촉 전극(CNE1, CNE2)들이 하나씩 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 접촉 전극(CNE1, CNE2)들의 개수, 및 그 형상은 각 서브 화소(PXn)에 배치된 전극(RME1, RME2)의 수에 따라 달라질 수 있다.
접촉 전극(CNE1, CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 통과할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 부분적으로 서로 다른 층에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 절연층(PAS1) 상에 직접 배치되고, 제2 접촉 전극(CNE2)은 제1 접촉 전극(CNE1)을 덮는 제2 절연층(PAS2) 상에 배치될 수 있다. 제2 절연층(PAS2)은 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 이 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
다만, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이에 제2 절연층(PAS2)이 배치되어 이들을 상호 절연시킬 수 있으나, 제2 절연층(PAS2)은 생략될 수도 있다. 이 경우, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 동일한 층에 배치될 수 있다. 또한, 제2 절연층(PAS2)이 배치되더라도, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 발광 소자(ED)와 접촉하는 영역에서는 제2 층간 절연층(IL2) 상에 직접 배치될 수도 있다.
도면에 도시하지 않았으나, 복수의 접촉 전극(CNE1, CNE2)들, 제2 절연층(PAS2) 및 비아층(VIA) 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB1) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1) 및 제2 절연층(PAS2) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1) 및 제2 절연층(PAS2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOx), 질화알루미늄(AlNx)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
상술한 바와 같이, 표시 장치(10)는 발광 소자(ED)들이 배치된 제1 영역(AA)과 발광 소자(ED)들을 구동하기 위한 회로 소자들이 배치된 제2 영역(BA)을 포함한다. 제1 영역(AA)과 제2 영역(BA)은 비아층(VIA)에 의해 서로 구분되고, 발광 소자(ED)들은 비아층(VIA)이 둘러싸는 영역인 제1 영역(AA) 내에만 배치됨에 따라 회로 소자들과 비중첩하도록 배치될 수 있다. 발광 소자(ED)에서 방출되는 광들은 제1 기판(SUB1)의 상부 뿐만 아니라 배면으로도 출사될 수 있다.
도 6은 일 실시예에 따른 표시 장치의 발광 소자에서 방출된 광이 출사되는 것을 나타내는 개략도이다.
도 6을 참조하면, 표시 장치(10)의 발광 소자(ED)에서 생성된 광들은 제2 층간 절연층(IL2)의 상부 방향으로 방출되는 제1 광(L1; L1_1, L1_2, L1_3)과, 제2 층간 절연층(IL2)의 하부 방향으로 방출되는 제2 광(L2)을 포함할 수 있다. 후술할 바와 같이, 발광 소자(ED)는 발광층(도 7의 '36')을 포함하고, 전극(RME1, RME2)들로부터 인가된 전기 신호를 받아 발광층(36)에서 광을 생성할 수 있다. 발광층(36)에서 생성된 광들은 무작위의 방향으로 진행할 수 있는데, 이들 중 일부는 제2 층간 절연층(IL2)의 상부 방향으로, 다른 일부는 하부 방향으로 방출될 수 있다.
예를 들어, 발광 소자(ED)에서 방출된 광들 중, 제2 층간 절연층(IL2)의 상부 방향으로 방출되는 제1 광(L1; L1_1, L1_2, L1_3)은 발광 소자(ED)의 측면 또는 연장된 방향의 양 단부면으로부터 방출될 수 있다. 제1 광 중, 발광 소자(ED)의 측면으로부터 방출된 제1 서브 광(L1_1)은 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 통과할 수 있다. 제1 서브 광(L1_1)은 제1 기판(SUB1)의 상면으로 방출되어 표시 장치(10)의 전면으로 출사될 수 있다. 제1 광 중, 발광 소자(ED)의 양 단부면으로부터 방출된 제2 서브 광(L1_2) 및 제3 서브 광(L1_3)은 투명한 재질의 접촉 전극(CNE1, CNE2)들 및 제2 절연층(PAS2)을 통과할 수 있다. 제2 서브 광(L1_2) 및 제3 서브 광(L1_3)은 방출되는 광의 진행 경로에 따라 비아층(VIA)의 경사진 측면을 향할 수 있다. 다만, 이들 중 일부는 제1 서브 광(L1_1)과 같이 제1 기판(SUB1)의 상부 방향으로 진행하여 표시 장치(10)의 전면에서 출사될 수 있다.
발광 소자(ED)에서 방출된 광들 중 일부는 제2 층간 절연층(IL2)의 하부 방향으로 방출되는 제2 광(L2)일 수 있다. 발광 소자(ED)는 회로 소자들이 배치되지 않는 제1 영역(AA)에만 배치되고, 발광 소자(ED)의 하부에는 발광 소자(ED)와 전기적으로 연결된 전극(RME1, RME2)만이 배치될 수 있다. 상술한 바와 같이, 전극(RME1, RME2)들은 발광 소자(ED)의 정렬이 가능한 범위 내에서 최소한의 폭을 가질 수 있고, 발광 소자(ED)에서 방출된 제2 광(L2)들은 대부분 전극(RME1, RME2)이 배치되지 않은 영역을 향할 수 있다. 제2 광(L2)은 발광 소자(ED)들 하부의 층들을 통과하여 제1 기판(SUB1)의 하면으로 출사될 수 있다.
또한, 표시 장치(10)는 제1 영역(AA)에 배치된 전극(RME1, RME2)들이 제2 영역(BA)의 정전 용량 전극(CSE)과 동일한 제2 도전층에 배치될 수 있다. 복수의 전극(RME1, RME2)들과 회로 소자들이 비아층(VIA)에 의해 구분되는 서로 다른 영역에 각각 배치되더라도 제조 공정 중 동일한 공정에서 형성될 수 있다. 그에 따라, 제2 영역(BA)에 배치되는 비아층(VIA) 및 회로 소자들을 형성한 뒤에 제1 영역(AA)에 발광 소자(ED)들 및 접촉 전극(CNE1, CNE2)들을 형성하더라도, 전극(RME1, RME2)을 형성하기 위한 추가 공정이 생략될 수 있어 공정 상의 이점이 있다.
표시 장치(10)는 발광 소자(ED)들을 회로 소자들이 배치되지 않는 제1 영역(AA)에만 배치될 수 있고, 제1 기판(SUB1)의 상면 및 하면으로 광이 동시에 출사되는 양면 발광 표시 장치를 구현할 수 있다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 마이크로 미터(Micro-meter) 내지 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(ED)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 7을 참조하면, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제1 단부는 발광층(36)을 기준으로 제1 반도체층(31)이 배치된 부분일 수 있다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제2 단부는 발광층(36)을 기준으로 제2 반도체층(32)이 배치된 부분일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(ED)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 7에서는 발광 소자(ED)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(ED)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(ED)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다. 이에 따라 발광층(36)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(ED)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
발광 소자(ED)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(ED)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(ED)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 8 내지 도 15는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타낸 단면도들이다. 도 8 내지 도 15를 참조하여 설명하는 표시 장치(10)의 제조 공정은 각 층들의 형성 순서 및 방법에 대하여 상세히 설명하고, 각 층들의 구조 및 배치는 상술한 바와 동일하므로 생략하여 설명하기로 한다. 이하의 도면에서는 제1 서브 화소(PX1)의 제1 영역(AA1)과 이에 인접한 제2 영역(BA)들의 단면을 기준으로 표시 장치(10)의 제조 공정을 순차적으로 도시하고 있다.
먼저, 도 8을 참조하면, 제1 기판(SUB1)을 준비하고, 제1 기판(SUB1) 상에 하부 금속층(BML), 버퍼층(BL), 액티브층(ACT), 제1 게이트 절연층(GI), 제1 도전층 및 제1 층간 절연층(IL1)을 순차적으로 형성한다. 제1 도전층은 액티브층(ACT)과 중첩하도록 배치된 제1 게이트 전극(G1)을 포함할 수 있다. 하부 금속층(BML), 액티브층(ACT) 및 제1 도전층을 형성하는 공정은 각 층을 이루는 재료를 포함한 층을 형성한 뒤, 이를 특정 형상을 갖도록 패터닝하는 공정을 통해 형성될 수 있다. 버퍼층(BL), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 형성하는 공정은 각 층을 이루는 재료를 제1 기판(SUB1) 상에 증착하는 공정을 통해 형성될 수 있다. 하부 금속층(BML), 액티브층(ACT) 및 제1 도전층은 후술하는 비아층(VIA)이 형성되는 제2 영역(BA)에만 형성될 수 있다.
이어, 도 9를 참조하면, 제1 층간 절연층(IL1) 상에 배치되는 제2 도전층 및 제2 층간 절연층(IL2)을 형성한다. 제2 도전층은 제2 영역(BA)에 형성되는 정전 용량 전극(CSE)과 제1 영역(AA)에 형성되는 복수의 전극(RME1, RME2)들을 포함할 수 있다. 정전 용량 전극(CSE)은 제2 영역(BA)에 배치되어 회로 소자를 구성할 수 있고, 복수의 전극(RME1, RME2)들은 제1 영역(AA)에 배치되어 발광 소자(ED)를 정렬하는 데에 활용될 수 있다.
이어, 도 10 및 도 11을 참조하면, 제2 영역(BA)에서 제2 층간 절연층(IL2) 상에 배치되는 제3 도전층, 제4 도전층 및 비아층(VIA)을 형성한다. 제3 도전층은 제1 트랜지스터(T1)의 소스 전극(S1) 및 드레인 전극(D1)과 도면에 도시되지 않은 복수의 도전 패턴(CDP1, CDP2)들을 포함할 수 있다. 제4 도전층은 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 포함할 수 있다. 비아층(VIA)은 제2 층간 절연층(IL2) 상에 직접 배치된 제1 비아층(VIA1)과 제1 비아층(VIA1) 상에 배치된 제2 비아층(VIA2)을 포함할 수 있다. 제4 도전층은 제1 비아층(VIA1)과 제2 비아층(VIA2) 사이에 배치될 수 있다. 비아층(VIA)을 형성하는 공정은 비아층(VIA)을 이루는 재료를 제2 층간 절연층(Il2) 상에 전면적으로 형성한 뒤, 제1 영역(AA)의 제2 층간 절연층(IL2)을 노출하도록 패터닝하여 형성될 수 있다. 이상의 공정을 통해, 제2 영역(BA)에 배치되는 회로 소자들을 형성할 수 있다.
다음으로, 도 12 및 도 13을 참조하면, 제1 영역(AA)의 제2 층간 절연층(IL2) 상에 복수의 발광 소자(ED)들을 배치한다. 일 실시예에서, 발광 소자(ED)는 잉크(Ink)에 분산된 상태로 준비되고, 잉크젯 프린팅 공정을 통해 각 서브 화소(PXn)의 제1 영역(AA)에 분사될 수 있다. 비아층(VIA)은 상기 잉크가 이웃하는 다른 서브 화소(PXn)의 제1 영역(AA)으로 넘치는 것을 방지할 수 있다. 상기 잉크가 제1 영역(AA)에 분사되면 각 전극(RME1, RME2)들에 정렬 신호를 인가하여 제1 영역(AA)에 전계를 생성한다. 잉크(Ink) 내에 분산된 발광 소자(ED)는 전계에 의해 유전영동힘을 받아 위치 및 배향 방향이 변하면서 양 단부가 서로 다른 전극(RME1, RME2)들 상에 배치될 수 있다.
다음으로, 도 14 및 도 15를 참조하면, 발광 소자(ED) 상에 제1 절연층(PAS1), 제1 접촉 전극(CNE1) 및 제2 절연층(PAS2)을 형성한다. 제1 접촉 전극(CNE1), 제1 절연층(PAS1) 및 제2 절연층(PAS2)은 이들을 이루는 재료를 제2 층간 절연층(IL2)의 제1 영역(AA)에 전면적으로 형성하였다가, 이를 부분적으로 제거하는 패터닝 공정을 통해 형성될 수 있다. 제1 절연층(PAS1)을 이루는 재료를 먼저 형성하여 발광 소자(ED)들을 고정시킨 뒤, 제1 절연층(PAS1)을 패터닝하여 제1 접촉 전극(CNE1)을 형성한다. 이어, 제1 접촉 전극(CNE1) 상에 배치되는 제2 절연층(PAS2)을 형성하는 공정을 수행할 수 있다.
마지막으로, 도면으로 도시하지 않았으나, 제2 절연층(PAS2) 상에 제2 접촉 전극(CNE2)을 형성하여 표시 장치(10)를 제조할 수 있다.
이하, 다른 도면들을 참조하여 다른 실시예에 따른 표시 장치(10)에 대하여 설명하기로 한다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 17은 도 16의 Q5-Q5'선을 따라 자른 단면도이다.
도 16 및 도 17을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제1 영역(AA)을 둘러싸며 비아층(VIA)의 경사진 측면 상에 배치된 반사층(RL_1)을 더 포함할 수 있다. 본 실시예는 발광 소자(ED)에서 방출된 광들을 제1 기판(SUB1)의 상부 방향으로 가이드(Guide)하는 부재로써, 반사층(RL_1)이 더 배치된 점에서 도 4의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
반사층(RL_1)은 비아층(VIA) 상에 배치된다. 반사층(RL_1)은 평면도 상 비아층(VIA)과 제1 영역(AA1)의 경계에 걸쳐 배치될 수 있다. 반사층(RL_1)은 적어도 비아층(VIA)의 경사진 측면은 덮을 수 있을 정도의 폭을 갖고 발광 소자(ED)들이 배치된 영역을 둘러쌀 수 있다. 다만, 이에 제한되지 않으며, 반사층(RL_1)은 반드시 제1 영역(AA)을 둘러싸지 않고 발광 소자(ED)의 제1 방향(DR1)에 위치한 부분에만 배치될 수도 있다. 예를 들어, 반사층(RL_1)은 비아층(VIA) 중 제2 방향(DR2)으로 연장된 부분의 경사진 측면 상에 배치될 수도 있다.
비아층(VIA)은 제1 영역(AA)을 둘러싸도록 배치되며, 이들의 측면은 경사진 형상을 가질 수 있다. 도 6을 참조하여 상술한 바와 같이, 발광 소자(ED)에서 방출되어 상부를 향하는 제1 광(L1) 중 발광 소자(ED)의 양 단부면에서 방출된 제2 서브 광(L1_2) 및 제3 서브 광(L1_3)은 비아층(VIA)층의 경사진 측면을 향할 수 있다. 표시 장치(10_1)는 반사층(RL_1)을 더 포함하여 비아층(VIA)의 경사진 측면을 향하는 광을 반사시켜 상부 방향으로 출사되는 광의 광량을 증가시킬 수 있다.
몇몇 실시예에서, 반사층(LRL)은 반사율이 높은 물질을 포함할 수 있다. 예시적인 실시예에서, 반사층(LRL)은 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La) 또는 이들의 합금과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
한편, 비아층(VIA)의 하부에는 제2 층간 절연층(IL2)이 배치되고, 복수의 전극(RME1, RME2)들은 제2 층간 절연층(IL2)의 하부에 배치된다. 반사층(RL_1)은 제1 영역(AA)을 둘러싸며 비아층(VIA) 상에 배치되므로, 전극(RME1, RME2)들과 중첩하더라도 이와 직접 연결되지 않을 수 있다. 반사층(RL_1)은 반사율이 높은 재료를 포함하여 전극(RME1, RME2) 또는 제2 영역(BA)에 배치되는 도전층들과는 별개의 부재로 형성되는 것일 수 있다. 다만, 이에 제한되지 않으며 반사층(RL_1)은 다른 도전층들과 동시에 형성될 수도 있으며, 이 경우 반사층(RL_1)은 전극(RME1, RME2)들 또는 제2 영역(BA)의 도전층들과 전기적으로 절연되도록 분리되거나 그 사이에 절연층이 배치될 수 있다.
도 18은 다른 실시예에 따른 표시 장치의 일 화소의 부분을 나타내는 단면도이다. 도 19는 도 18의 제1 서브 화소를 나타내는 단면도이다. 도 19는 제1 서브 화소(PX1)의 제1 영역(AA1)과 그에 인접한 제2 영역(BA)의 단면을 도시하고 있다.
도 18 및 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 발광 소자(ED) 상에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)들과 복수의 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)들을 더 포함할 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)들은 발광 소자(ED)에서 방출된 광의 색을 제어할 수 있다. 표시 장치(10_2)는 각 서브 화소(PXn)가 동일한 종류의 발광 소자(ED)들을 포함하더라도, 이들은 각각 서로 다른 색의 광을 방출할 수 있다. 본 실시예는 표시 장치(10_2)가 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)들을 더 포함하는 점에서 도 17의 실시예와 차이가 있다. 이하에서는 반사층(RL)을 포함하면서 컬러 제어 구조물(TPL, WCL1, WCL2) 및 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)들을 더 포함하는 실시예를 예시하여 설명하고, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 발광 소자(ED) 상에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 비아층(VIA)이 둘러싸는 제1 영역(AA) 상에 배치되며, 발광 소자(ED)에서 방출되는 광이 입사될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)은 발광 소자(ED)가 배치되지 않는 제2 영역(BA) 및 제3 영역(CA)에는 배치되지 않을 수 있으나, 이에 제한되는 것은 아니다. 경우에 따라서 컬러 제어 구조물(TPL, WCL1, WCL2)은 제3 영역(CA)에도 배치될 수 있다.
각 서브 화소(PXn)의 발광 소자(ED)가 제1 색의 청색광을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 서브 화소(PX1)의 제1 영역(AA1)에 배치된 투광층(TPL), 제2 서브 화소(PX2)의 제1 영역(AA2) 배치된 제1 파장 변환층(WCL1), 및 제3 서브 화소(PX3)의 제1 영역(AA3)에 배치된 제2 파장 변환층(WCL2)을 포함할 수 있다.
투광층(TPL)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BSR1) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제1 색의 청색광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
제1 파장 변환층(WCL1)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BRS3) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 입사되는 제1 색의 청색광의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)의 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제1 색의 청색광을 제2 색의 녹색광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제1 색의 청색광을 제3 색의 적색광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다. 표시 장치(10_2)는 비아층(VIA)이 소정의 높이를 갖고 제1 영역(AA)들을 둘러싸도록 배치될 수 있으므로, 컬러 제어 구조물(TPL, WCL1, WCL2)의 베이스 수지(BRS1, BRS2, BRS3)는 발광 소자(ED)가 배치된 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)의 산란체(SCP) 및 파장 변환 물질(WCP1, WCP2)은 각 베이스 수지(BRS1, BRS2, BRS3) 내에 배치될 수 있고, 발광 소자(ED)의 주변에 위치할 수 있다.
각 서브 화소(PXn)의 발광 소자(ED)는 동일한 제1 색의 청색광을 방출할 수 있고, 각 서브 화소(PXn)의 제1 영역(AA)에서 출사되는 광은 서로 다른 색의 광일 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 영역(AA1)에 배치된 발광 소자(ED)에서 방출된 광은 투광층(TPL)으로 입사되고, 제2 서브 화소(PX2)의 제1 영역(AA2)에 배치된 발광 소자(ED)에서 방출된 광은 제1 파장 변환층(WCL1)으로 입사되며, 제3 서브 화소(PX3)의 제1 영역(AA3)에 배치된 발광 소자(ED)에서 방출된 광은 제2 파장 변환층(WCL2)으로 입사된다. 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 청색광으로 투과되고, 제1 파장 변환층(WCL1)으로 입사된 광은 녹색광으로 변환되며, 제2 파장 변환층(WCL2)으로 입사된 광은 적색광으로 변환될 수 있다. 각 서브 화소(PXn)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치에 따라 서로 다른 색의 광을 출사할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2) 상에는 제1 캡핑층(CPL1)이 배치된다. 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)과 비아층(VIA)을 덮도록 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 제어 구조물(TPL, WCL1, WCL2)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)의 재료가 다른 구성으로 확산되는 것을 방지할 수 있다. 제1 캡핑층(CPL1)은 무기 물질로 이루어질 수 있다. 예를 들어, 제1 캡핑층(CPL1)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다. 다만, 제1 캡핑층(CPL1)은 생략될 수 있다.
복수의 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)은 각 서브 화소(PXn)마다 배치되어 해당 서브 화소(PXn)에서 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)으로 입사되는 광 중 일부만을 투과시킬 수 있다. 표시 장치(10_2)의 각 서브 화소(PXn)는 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)이 투과하는 광만을 선택적으로 표시할 수 있다.
일 실시예에 따른 표시 장치(10_2)는 컬러 제어 구조물(TPL, WCL1, WCL2)을 포함하고, 컬러 제어 구조물(TPL, WCL1, WCL2)의 상부 및 하부에 배치된 복수의 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)들을 포함할 수 있다. 발광 소자(ED)에서 방출된 광은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통해 중심 파장이 유지되거나 변하여 출사될 수 있다. 상술한 바와 같이, 표시 장치(10_2)는 제1 기판(SUB1)의 상부 방향 및 하부 방향으로 광의 출사가 가능한 양면 발광 표시 장치일 수 있으므로, 각 서브 화소(PXn)에는 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)들이 제1 기판(SUB1)의 상부 및 하부에 각각 배치될 수 있다. 일 예로, 컬러 제어 구조물(TPL, WCL1, WCL2) 상에는 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)이 배치되고, 제1 기판(SUB1)의 하면에는 제4 내지 제6 컬러 필터층(CFL4, CFL5, CFL6)을 포함하는 컬러 필름(CL_2)이 배치될 수 있다.
표시 장치(10_2)의 전면 발광에 관여하는 컬러 필터층에 대하여 먼저 설명하면, 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)은 제1 캡핑층(CPL1) 상에 직접 배치될 수 있다. 또한, 제1 캡핑층(CPL1) 상에는 비아층(VIA)이 배치된 제2 영역(BA)에 대응하여 배치되는 제1 차광 부재(UBM)가 더 배치될 수 있다.
제1 차광 부재(UBM)는 제1 캡핑층(CPL1)의 일 면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 제1 차광 부재(UBM)는 평면도 상 컬러 제어 구조물(TPL, WCL1, WCL2)들이 배치된 제1 영역(AA)을 둘러싸도록 배치될 수 있다. 제1 차광 부재(UBM)는 비아층(VIA)과 중첩하도록 제2 영역(BA)에 배치될 수 있다. 다만, 이에 제한되지 않고, 도면으로 도시하지 않았으나 제1 차광 부재(UBM)는 제3 영역(CA) 상에도 배치될 수 있다.
제1 차광 부재(UBM)는 유기 물질을 포함하여 이루어질 수 있다. 제1 차광 부재(UBM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 일 실시예에서, 제1 차광 부재(UBM)는 가시광 파장을 모두 흡수할 수 있다. 제1 차광 부재(UBM)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 제1 차광 부재(UBM)는 표시 장치(10_2)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다.
한편, 몇몇 실시예에서, 표시 장치(10)는 제1 차광 부재(UBM)가 생략되고 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시키는 재료로 대체될 수도 있다. 제1 차광 부재(UBM)는 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3) 중 적어도 어느 하나와 동일한 재료를 포함하는 컬러 패턴으로 대체될 수 있다. 예를 들어, 제1 차광 부재(UBM)가 배치된 영역에는 어느 한 컬러 필터층의 재료를 포함한 컬러 패턴이 배치되거나, 복수의 컬러 패턴이 적층된 구조를 가질 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)들은 제1 차광 부재(UBM)가 노출하는 제1 캡핑층(CPL1) 상에 배치된다. 서로 다른 컬러 필터층(CFL1, CFL2, CFL3)들은 제1 차광 부재(UBM)를 사이에 두고 서로 이격 배치될 수 있으나, 이에 제한되지 않는다, 몇몇 실시예에서 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)들은 일부분이 제1 차광 부재(UBM) 상에 배치되어 제1 차광 부재(UBM) 상에서 서로 이격될 수 있고, 또 다른 실시예에서 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)들은 서로 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 제1 서브 화소(PX1)의 제1 영역(AA1) 상에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(PX2)의 제1 영역(AA2) 상에 배치되는 제2 컬러 필터층(CFL2) 및 제3 서브 화소(PX3)의 제1 영역(AA3) 상에 제3 컬러 필터층(CFL3)을 포함할 수 있다. 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)은 컬러 제어 구조물(TPL, WCL1, WCL2)과 유사한 패턴으로 형성되어 각 서브 화소(PXn)에서 발광 영역(EMA) 중 일부를 커버하도록 배치될 수 있다. 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(PXn)마다 배치되어 섬형의 패턴을 형성될 수 있으나, 이에 제한되지 않는다. 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)은 표시 영역(DPA) 전면에 걸쳐 선형의 패턴을 형성할 수도 있다.
예시적인 실시예에서, 제1 컬러 필터층(CFL1)은 청색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터층이고, 제3 컬러 필터층(CFL3)은 적색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들 중 제2 층간 절연층(IL2)의 상부 방향을 향하는 광(예컨대, 도 6의 제1 광(L1))들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과하여 컬러 필터층(CFL1, CFL2, CFL3)을 통해 출사될 수 있다.
제1 서브 화소(PX1)의 제1 영역(AA1)에 배치된 발광 소자(ED)는 제1 색의 청색광을 방출하고, 상기 광은 투광층(TPL)으로 입사될 수 있다. 투광층(TPL)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 투명한 재료로 이루어진 제1 캡핑층(CPL1)을 통과하여 제1 컬러 필터층(CFL1)으로 입사되고, 제1 컬러 필터층(CFL1)은 청색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제1 서브 화소(PX1)에서는 청색광이 출사될 수 있다.
제2 서브 화소(PX2)의 제1 영역(AA2)에 배치된 발광 소자(ED)도 제1 색의 청색광을 방출하고, 상기 광은 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)의 제2 베이스 수지(BRS2)는 투명한 재료로 이루어지고 상기 광 중 일부는 제2 베이스 수지(BRS2)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 다만, 상기 광 중 적어도 일부는 제2 베이스 수지(BRS2) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 녹색광으로 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 투명한 재료로 이루어진 제1 캡핑층(CPL1)을 통과하여 제2 컬러 필터층(CFL2)으로 입사되고, 제2 컬러 필터층(CFL2)은 녹색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제2 서브 화소(PX2)에서는 녹색광이 출사될 수 있다.
또한, 제3 서브 화소(PX3)의 제1 영역(AA3)에 배치된 발광 소자(ED)에서 방출된 광들은 제2 파장 변환층(WCL2), 제1 캡핑층(CPL1) 및 제3 컬러 필터층(CFL3)을 지나 적색광으로 출사될 수 있다.
이와 유사하게, 표시 장치(10_2)는 제1 기판(SUB1)의 하면으로 특정 색의 광만을 출사하기 위해, 제1 기판(SUB1)의 하면에 배치된 컬러 필름(CL_2)을 더 포함할 수 있다. 컬러 필름(CL_2)은 제4 내지 제6 컬러 필터층(CFL4, CFL5, CFL6) 및 제2 차광 부재(LBM)를 포함할 수 있다.
제2 차광 부재(LBM)는 제1 차광 부재(UBM)와 유사한 배치 구조를 가질 수 있다. 예를 들어, 제2 차광 부재(LBM)는 제1 기판(SUB1)의 하면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 제2 차광 부재(LBM)는 평면도 상 컬러 제어 구조물(TPL, WCL1, WCL2)들이 배치된 제1 영역(AA)을 둘러싸도록 배치될 수 있다. 제2 차광 부재(LBM)는 비아층(VIA)과 중첩하도록 제2 영역(BA)에 배치될 수 있다. 다만, 이에 제한되지 않고, 도면으로 도시하지 않았으나 제2 차광 부재(LBM)는 제3 영역(CA) 상에도 배치될 수 있다.
제2 차광 부재(LBM)는 제1 차광 부재(UBM)와 실질적으로 동일한 재료를 포함할 수 있다. 제2 차광 부재(LBM)는 블랙 매트릭스로 사용되는 물질과 같은 유기 물질을 포함하여 이루어질 수 있다. 제2 차광 부재(LBM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다.
제4 내지 제6 컬러 필터층(CFL4, CFL5, CFL6)들은 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)들과 유사한 배치 구조를 가질 수 있다. 제4 내지 제6 컬러 필터층(CFL4, CFL5, CFL6)들은 제2 차광 부재(LBM)가 노출하는 제1 기판(SUB1)의 하면에 배치될 수 있다. 서로 다른 컬러 필터층(CFL4, CFL5, CFL6)들은 제2 차광 부재(LBM)를 사이에 두고 서로 이격 배치될 수 있으나, 이에 제한되지 않는다,
제4 내지 제6 컬러 필터층(CFL4, CFL5, CFL6)은 제1 서브 화소(PX1)의 제1 영역(AA1) 상에 배치되는 제4 컬러 필터층(CFL4), 제2 서브 화소(PX2)의 제1 영역(AA2) 상에 배치되는 제5 컬러 필터층(CFL5) 및 제3 서브 화소(PX3)의 제1 영역(AA3) 상에 제6 컬러 필터층(CFL6)을 포함할 수 있다. 제4 내지 제6 컬러 필터층(CFL4, CFL5, CFL6)들은 각 서브 화소(PXn)마다 배치되어 섬형의 패턴을 형성될 수 있으나, 이에 제한되지 않는다. 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)은 표시 영역(DPA) 전면에 걸쳐 선형의 패턴을 형성할 수도 있다.
예시적인 실시예에서, 제4 컬러 필터층(CFL4)은 청색 컬러 필터층이고, 제5 컬러 필터층(CFL5)은 녹색 컬러 필터층이고, 제6 컬러 필터층(CFL6)은 적색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들 중 제2 층간 절연층(IL2)의 하부 방향을 향하는 광(예컨대, 도 2의 제2 광(L2))들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과하여 제4 내지 제6 컬러 필터층(CFL4, CFL5, CFL6)을 통해 출사될 수 있다. 발광 소자(ED)에서 방출된 광들 중 제1 기판(SUB1)의 하면을 향해 방출된 광들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통해 일부의 광들이 색이 변할 수 있고, 제4 내지 제6 컬러 필터층(CFL4, CFL5, CFL6)을 통해 특정 색의 광만이 출사될 수 있다.
일 실시예에 따른 표시 장치(10_2)는 각 서브 화소(PXn)의 제1 영역(AA) 에 컬러 제어 구조물(TPL, WCL1, WCL2)들이 배치되고, 컬러 제어 구조물(TPL, WCL1, WCL2) 상, 또는 제1 기판(SUB1)의 하면에 배치된 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)을 통해 표시 장치(10)의 전면 및 배면 방향으로 출사될 수 있다. 표시 장치(10_2)는 각 서브 화소(PXn)마다 동일한 종류의 발광 소자(ED)를 포함하더라도, 서로 다른 색의 광의 방출할 수 있다.
도 20 및 도 21은 다른 실시예에 따른 표시 장치의 일 화소의 부분을 나타내는 단면도이다.
먼저, 도 20을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제1 차광 부재(UBM)가 생략되고 제2 영역(BA)의 비아층(VIA) 상에는 컬러 패턴(FPL_3)이 배치될 수 있다. 본 실시예는 제1 차광 부재(UBM)가 컬러 패턴(FPL_3)으로 대체된 점에서 도 19의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 영역(BA)의 비아층(VIA) 상에는 컬러 패턴(FPL_3)이 배치될 수 있다. 컬러 패턴(FPL_3)은 도 19의 제1 차광 부재(UBM)와 실질적으로 동일한 격자형 패턴으로 형성될 수 있다. 다만, 컬러 패턴(FPL_3)은 제1 컬러 필터층(CFL1)과 동일한 재료를 포함하여 제1 컬러 필터층(CFL1)과 일체화되어 형성될 수 있다. 제1 서브 화소(PX1)의 제1 영역(AA1)에 인접한 제2 영역(BA)에는 실질적으로 제1 컬러 필터층(CFL1)의 재료가 더 큰 폭으로 형성된 것일 수 있다.
제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 제1 영역(AA2, AA3)과 인접한 제2 영역(BA)에 배치된 컬러 패턴(FPL_3) 상에는 제2 컬러 필터층(CFL2) 및 제3 컬러 필터층(CFL3) 중 적어도 어느 하나가 부분적으로 배치될 수 있다. 제2 컬러 필터층(CFL2) 및 제3 컬러 필터층(CFL3)은 각각 제1 컬러 필터층(CFL1)과 다른 색의 염료를 포함함에 따라, 이들이 적층된 부분에서는 광의 투과가 차단될 수 있다. 또한, 제1 컬러 필터층(CFL1)이 청색의 색료를 포함한 실시예에서, 제2 영역(BA)을 투과한 외광 또는 반사광은 청색 파장대역을 가질 수 있다. 사용자의 눈이 인식하는 색상별 민감도(eye color sensibility)는 광의 색상에 따라 다른데, 청색 파장대역의 광은 녹색 파장대역의 광 및 적색 파장대역의 광보다 사용자에게 보다 덜 민감하게 인식될 수 있다. 제2 영역(BA)에서 제1 차광 부재(UBM)가 생략되고 컬러 패턴(FPL_3)이 배치됨으로써, 광의 투과를 차단함과 동시에 사용자는 반사광을 상대적으로 덜 민감하게 인식할 수 있고, 표시 장치(10_3)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다.
이어, 도 21을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 컬러 패턴(FPL_4)이 복수의 컬러층(FL1, FL2, FL3)으로 이루어질 수 있다. 본 실시예는 컬러 패턴(FPL_4)이 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함하는 컬러층(FL1, FL2, FL3)들이 적층된 구조로 형성된 점에서 도 20의 실시예와 차이가 있다.
제1 컬러층(FL1)은 제1 컬러 필터층(CFL1)과 동일한 재료를 포함하여 제2 영역(BA)에 배치될 수 있다. 제1 컬러층(FL1)은 제2 영역(BA)에서 제1 캡핑층(CPL1) 상에 직접 배치될 수 있으며, 제1 서브 화소(PX1)의 제1 영역(AA1)과 인접한 제2 영역(BA)에서는 제1 컬러 필터층(CFL1)과 일체화될 수 있다.
제2 컬러층(FL2)은 제2 컬러 필터층(CFL2)과 동일한 재료를 포함하여 제2 영역(BA)에 배치될 수 있다. 제2 컬러층(FL2)은 제2 영역(BA)에서 제1 컬러층(FL1) 상에 직접 배치될 수 있으며, 제2 서브 화소(PX2)의 제1 영역(AA2)과 인접한 제2 영역(BA)에서는 제2 컬러 필터층(CFL2)과 일체화될 수 있다. 이와 유사하게, 제3 컬러층(FL3)은 제3 컬러 필터층(CFL3)과 동일한 재료를 포함하여 제2 영역(BA)에 배치될 수 있다. 제3 컬러층(FL3)은 제2 영역(BA)에서 제2 컬러층(FL2) 상에 직접 배치될 수 있으며, 제3 서브 화소(PX3)의 제1 영역(AA3)과 인접한 제2 영역(BA)에서는 제3 컬러 필터층(CFL3)과 일체화될 수 있다.
본 실시예에 따른 컬러 패턴(FPL_4)은 제1 내지 제3 컬러층(FL1, FL2, FL3)이 순차 적층된 구조를 가짐에 따라, 서로 다른 색재를 포함한 재료에 의해 이웃한 영역 간의 혼색을 방지할 수 있다.
도 22는 또 다른 실시예에 따른 표시 장치의 일 화소의 부분을 나타내는 단면도이다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 각 서브 화소(PXn)가 서로 다른 종류의 발광 소자(ED;, ED_B, ED_G, ED_R)들을 포함하고, 각 서브 화소(PXn)의 제1 영역(AA)에는 투광층(TPL)만이 배치될 수 있다. 각 서브 화소(PXn)의 발광 소자(ED_B, ED_G, ED_R)에서 방출된 광은 서로 다른 색의 광일 수 있고, 투광층(TPL)에 의해 색이 변하지 않은 상태로 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)들을 통해 출사될 수 있다.
일 실시예에서, 제1 서브 화소(PX1)의 제1 영역(AA1)에는 청색광의 광을 방출하는 제1 발광 소자(ED_B)가 배치되고, 제2 서브 화소(PX2)의 제1 영역(AA2)에는 녹색광을 방출하는 제2 발광 소자(ED_G)가 배치되고, 제3 서브 화소(PX3)의 제1 영역(AA3)에는 적색광을 방출하는 제3 발광 소자(ED_R)가 배치될 수 있다. 각 서브 화소(PXn)의 발광 소자(ED_B, ED_G, ED_R)들이 서로 다른 색의 광을 방출함에 따라, 제1 영역(AA)이 투광층(TPL)만이 배치되더라도 각 서브 화소(PXn)에서는 서로 다른 색의 광을 표시할 수 있다.
도 23은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 23을 참조하면, 일 실시예에 따른 표시 장치(10_6)는 하나의 화소(PX)가 더 많은 수의 서브 화소(PXn; PX1, PX2, PX3, PX4)들을 포함하고, 이들의 배열은 도 2와 다른 배열은 가질 수 있다. 일 실시예에 따르면, 표시 장치(10_6)는 각 화소(PX)가 제1 서브 화소(PX1), 제2 서브 화소(PX2), 제3 서브 화소(PX3)에 더하여, 제4 서브 화소(PX4)를 포함할 수 있다. 제1 서브 화소(PX1)와 제2 서브 화소(PX2)는 서로 제1 방향(DR1)으로 이웃하고, 제1 서브 화소(PX1)와 제3 서브 화소(PX3)는 서로 제2 방향(DR2)으로 이웃하며, 제3 서브 화소(PX3)와 제4 서브 화소(PX4)는 서로 제1 방향(DR1)으로 이웃할 수 있다. 복수의 서브 화소(PXn)들 사이에는 비아층(VIA)이 배치되고, 각 서브 화소(PXn)의 제1 영역(AA)과 제3 영역(CA)은 비아층(VIA)에 의해 구분될 수 있다.
본 실시예에 따른 표시 장치(10_6)는 하나의 화소(PX)가 제4 서브 화소(PX4)를 더 포함하는 점에서 도 2의 실시예와 차이가 있다. 제4 서브 화소(PX4)는 제1 내지 제3 서브 화소(PX1, PX2, PX3)와 그 구조는 실질적으로 동일하며, 제1 영역(AA)에서 방출되는 광의 색은 제1 내지 제3 서브 화소(PX1, PX2, PX3)와 다르거나 이들 중 어느 하나와 동일할 수 있다. 제4 서브 화소(PX4)는 하나의 화소(PX)를 단위로 제1 내지 제3 서브 화소(PX1, PX2, PX3) 중 어느 한 서브 화소에서 방출되는 광의 광량이 낮을 경우, 이를 보완하기 위해 해당 서브 화소(PXn)와 동일한 색의 광을 방출할 수 있다. 또는, 제4 서브 화소(PX4)는 제1 내지 제3 서브 화소(PX1, PX2, PX3)와 다른 색의 광을 방출하여 하나의 화소(PX)에서 방출되는 광의 광량을 증가시킬 수도 있다. 본 실시예의 표시 장치(10_6)가 갖는 구조에 대한 설명은 상술한 바와 동일하므로, 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
RME1, RME2: 전극
ED: 발광 소자
CNE1, CNE2: 접촉 전극
CT1, CT2: 컨택홀 CTD, CTS: 전극 컨택홀
PAS1, PAS2: 제1 및 제2 절연층
VIA: 비아층

Claims (20)

  1. 복수의 제1 영역 및 상기 제1 영역 사이에 일 측에 위치한 복수의 제2 영역을 포함하는 제1 기판;
    상기 제1 기판 상에서 상기 제2 영역에 배치된 액티브층;
    상기 액티브층 상에 배치된 제1 게이트 전극을 포함하는 제1 도전층;
    상기 제1 도전층 및 상기 제1 기판 상에 배치된 제1 층간 절연층;
    상기 제1 층간 절연층 상에 배치되고, 상기 제1 영역에서 서로 이격되어 배치된 제1 전극 및 제2 전극을 포함하는 제2 도전층;
    상기 제2 도전층 및 상기 제1 층간 절연층 상에 배치된 제2 층간 절연층;
    상기 제2 층간 절연층 상에서 상기 제2 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 제3 도전층;
    상기 제3 도전층 상에 배치되며 상기 제1 영역을 노출하며 상기 제2 영역에 배치된 비아층; 및
    상기 제1 영역에서 상기 제2 층간 절연층 상에 배치된 복수의 발광 소자를 포함하고,
    상기 발광 소자는 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 표시 장치.
  2. 제1 항에 있어서,
    상기 비아층은 상기 제1 영역을 둘러싸도록 배치되고,
    상기 발광 소자는 상기 제2 영역에 배치된 상기 제1 도전층, 및 상기 제3 도전층과 두께 방향으로 중첩하지 않는 표시 장치.
  3. 제2 항에 있어서,
    상기 비아층의 측면 상에 배치되어 상기 제1 영역을 둘러싸도록 배치된 반사층을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 반사층은 상기 제2 층간 절연층 상에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되지 않는 표시 장치.
  5. 제2 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 및 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하고,
    상기 제1 접촉 전극과 상기 제2 접촉 전극은 상기 제1 영역 내에서 상기 제2 층간 절연층 상에 배치된 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 접촉 전극은 상기 제1 영역 내에 형성되며 상기 제2 층간 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전극과 접촉하고,
    상기 제2 접촉 전극은 상기 제1 영역 내에 형성되며 상기 제2 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전극과 접촉하는 표시 장치.
  7. 제5 항에 있어서,
    상기 발광 소자 상에 배치되되 상기 발광 소자의 양 단부를 노출하는 제1 절연층, 및 상기 제1 접촉 전극 상에 배치된 제2 절연층을 더 포함하고,
    상기 제1 접촉 전극의 일 측은 상기 제1 절연층 상에 직접 배치되고,
    상기 제2 접촉 전극의 일 측은 상기 제2 절연층 상에 직접 배치된 표시 장치.
  8. 제2 항에 있어서,
    상기 제2 도전층은 상기 제2 영역에 배치되어 상기 제1 게이트 전극과 두께 방향으로 중첩하는 정전 용량 전극을 더 포함하는 표시 장치.
  9. 제2 항에 있어서,
    상기 비아층은 상기 제2 층간 절연층 상에 직접 배치된 제1 비아층 및 상기 제1 비아층 상에 배치된 제2 비아층을 포함하고,
    상기 제1 비아층 상에 배치되고 상기 제1 전극과 전기적으로 연결된 제1 전압 배선 및 상기 제2 전극과 전기적으로 연결된 제2 전압 배선을 포함하는 제4 도전층을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 전극은 상기 제2 층간 절연층을 관통하는 제1 전극 컨택홀을 통해 상기 제3 도전층에 배치되어 상기 소스 전극과 전기적으로 연결된 제1 도전 패턴과 접촉하고,
    상기 제2 전극은 상기 제2 층간 절연층을 관통하는 제2 전극 컨택홀을 통해 상기 제3 도전층에 배치되어 상기 제2 전압 배선과 전기적으로 연결된 제2 도전 패턴과 접촉하는 표시 장치.
  11. 제2 항에 있어서,
    상기 발광 소자 상에 배치되어 서로 다른 상기 제1 영역에 각각 배치된 복수의 컬러 제어 구조물들을 더 포함하고,
    상기 컬러 제어 구조물은 상기 제1 영역에 배치된 투광층, 및 상기 투광층이 배치된 상기 제1 영역과 이웃한 다른 상기 제1 영역에 배치된 제1 파장 변환층을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 투광층 상에 배치된 제1 컬러 필터층, 상기 제1 파장 변환층 상에 배치되어 상기 제1 컬러 필터층과 이격된 제2 컬러 필터층 및 상기 제2 영역에서 상기 비아층 상에 배치된 제1 차광 부재를 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 컬러 제어 구조물은 상기 제1 파장 변환층이 배치된 상기 제1 영역과 이웃한 다른 상기 제1 영역에 배치된 제2 파장 변환층, 및 상기 제2 파장 변환층 상에 배치된 제3 컬러 필터층을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 기판의 하면에 배치된 컬러 필름을 더 포함하고,
    상기 컬러 필름은 상기 투광층이 배치된 상기 제1 영역에 배치된 제4 컬러 필터층, 상기 제1 파장 변환층이 배치된 상기 제1 영역에 배치된 제5 컬러 필터층, 및 상기 제2 파장 변환층이 배치된 상기 제1 영역에 배치된 제6 컬러 필터층을 더 포함하는 표시 장치.
  15. 제2 항에 있어서,
    상기 발광 소자는 제1 발광 소자, 상기 제1 발광 소자가 배치된 상기 제1 영역과 이웃한 다른 상기 제1 영역에 배치된 제2 발광 소자를 포함하고,
    상기 제1 발광 소자와 상기 제2 발광 소자는 서로 다른 색의 광을 방출하는 표시 장치.
  16. 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되어 복수의 제1 영역을 둘러싸도록 배치된 비아층;
    상기 비아층이 배치된 제2 영역에 배치된 제1 트랜지스터;
    상기 제1 영역에 배치되어 상기 제2 방향으로 연장되고, 서로 상기 제1 방향으로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들;
    상기 제1 전극 상에 배치되며 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극, 및 상기 제2 전극 상에 배치되며 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극; 및
    상기 제1 영역을 둘러싸며 상기 비아층의 내측 변 상에 배치된 반사층을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 발광 소자는 상기 제2 영역에 배치된 상기 제1 트랜지스터와 두께 방향으로 중첩하지 않는 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 영역에 배치된 제1 전압 배선 및 제2 전압 배선을 더 포함하고,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 전압 배선 및 상기 제2 전압 배선과 두께 방향으로 중첩하지 않는 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 영역에서 상기 발광 소자를 덮도록 배치된 컬러 제어 구조물을 더 포함하고,
    상기 컬러 제어 구조물은 상기 제1 영역에 배치된 투광층, 및 상기 투광층이 배치된 상기 제1 영역과 이웃한 다른 상기 제1 영역에 배치된 제1 파장 변환층을 포함하는 표시 장치.
  20. 제17 항에 있어서,
    상기 제1 영역과 상기 제2 방향으로 이격되어 상기 비아층이 둘러싸는 제3 영역을 더 포함하고,
    상기 제1 전극 및 상기 제2 전극은 상기 제2 방향으로 연장되어 상기 제3 영역에 부분적으로 배치되되, 상기 발광 소자는 상기 제3 영역에는 배치되지 않는 표시 장치.
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