KR20210104392A - 표시 장치 - Google Patents

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KR20210104392A
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disposed
light emitting
bank
electrodes
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KR1020200019066A
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양용훈
고민석
김시광
서갑종
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되되, 적어도 일부분이 서로 이격 대향하는 제1 뱅크, 상기 제1 기판 상에 배치되되, 적어도 일부분이 상기 제1 뱅크 상에 배치된 복수의 제1 전극들, 상기 제1 기판 상에 배치되되, 상기 제1 전극들 사이에서 상기 제1 전극과 이격되어 배치된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들을 포함한다.

Description

표시 장치 {Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 전극 일부가 배치되어 이웃하는 영역을 구분함과 동시에 반사 격벽 기능을 수행하는 뱅크를 포함하는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 제조 공정이 단축된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되되, 적어도 일부분이 서로 이격 대향하는 제1 뱅크, 상기 제1 기판 상에 배치되되, 적어도 일부분이 상기 제1 뱅크 상에 배치된 복수의 제1 전극들, 상기 제1 기판 상에 배치되되, 상기 제1 전극들 사이에서 상기 제1 전극과 이격되어 배치된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들을 포함한다.
상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 포함할 수 있다.
상기 제1 전극과 상기 제2 전극은 일 방향으로 측정된 폭이 동일할 수 있다.
제1 접촉 전극의 폭은 제2 접촉 전극의 폭보다 작을 수 있다.
상기 제1 접촉 전극은 적어도 일부분이 상기 제1 뱅크와 두께 방향으로 중첩하도록 배치될 수 있다.
상기 제1 전극 및 상기 제2 전극 사이에 배치되고, 상기 제1 전극과 상기 제2 전극을 부분적으로 덮는 제1 절연층을 더 포함할 수 있다.
상기 발광 소자는 상기 제1 절연층 상에 배치될 수 있다.
상기 발광 소자의 길이는 상기 제1 전극과 상기 제2 전극 사이의 간격보다 길 수 있다.
상기 제1 전극과 상기 제2 전극 사이에 배치되고, 적어도 일부분이 상기 발광 소자를 덮는 제2 절연층을 더 포함할 수 있다.
상기 제1 기판과 상기 제2 전극 사이에 배치된 제2 뱅크를 더 포함할 수 있다.
상기 제2 뱅크의 높이는 상기 제1 뱅크의 높이보다 작을 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 복수의 발광 영역이 정의된 제1 기판, 상기 제1 기판 상에서 상기 발광 영역을 둘러싸도록 배치되며, 제1 방향으로 연장된 제1 연장부 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 연장부를 포함하는 제1 뱅크, 상기 제2 방향으로 연장되며 상기 제2 연장부와 부분적으로 배치된 복수의 외부 전극들, 상기 외부 전극들 사이에 배치되어 상기 제2 연장부와 비중첩하는 복수의 내부 전극들 및 상기 외부 전극과 상기 내부 전극 사이, 또는 상기 복수의 내부 전극들 사이에 배치된 복수의 발광 소자를 포함한다.
상기 외부 전극들은 상기 제1 뱅크의 상기 제1 연장부와 교차할 수 있다.
상기 내부 전극들은 상기 제1 뱅크의 상기 제1 연장부와 교차할 수 있다.
상기 내부 전극들은 상기 제1 뱅크의 상기 제1 연장부와 이격되어 상기 발광 영역 내에 배치될 수 있다.
상기 외부 전극 및 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 내부 전극 및 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 제1 기판 상에서 상기 내부 전극들과 중첩하도록 배치된 복수의 제2 뱅크를 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되고, 제1 방향으로 연장된 제1 연장부 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 연장부를 포함하는 제1 뱅크, 상기 제2 방향으로 연장되어 상기 제1 뱅크의 상기 제2 연장부와 부분적으로 중첩하며 서로 상기 제1 방향으로 이격된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치되며 상기 제2 방향으로 연장된 제3 전극, 상기 제1 전극과 상기 제3 전극 사이에 배치된 제1 발광 소자, 및 상기 제3 전극과 상기 제2 전극 사이에 배치된 제2 발광 소자 및 상기 제1 전극과 상기 제1 발광 소자의 일 단부와 접촉하는 제1 접촉 전극, 상기 제2 전극과 상기 제2 발광 소자의 일 단부와 접촉하는 제2 접촉 전극, 상기 제3 전극, 상기 제1 발광 소자의 타 단부 및 상기 제2 발광 소자의 타 단부와 접촉하는 제3 접촉 전극을 포함한다.
상기 제1 전극 및 상기 제2 전극은 상기 제1 연장부와 부분적으로 중첩하고, 상기 제3 전극은 상기 제1 연장부와 비중첩할 수 있다.
상기 제1 기판과 상기 제3 전극 사이에 배치되며 상기 제2 방향으로 연장된 제2 뱅크를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 복수의 화소 또는 서브 화소들의 경계를 구분하는 뱅크를 포함하고, 각 서브 화소에 배치된 전극들 중 외부 전극은 상기 뱅크 상에 배치된다. 전극들 사이에 배치된 발광 소자에서 방출된 광은 뱅크 상에 배치된 전극을 향해 진행하고, 상기 전극에서 반사되어 표시 장치의 전면으로 출사될 수 있다.
표시 장치는 이웃하는 서브 화소의 경계를 구분함과 동시에 발광 소자에서 방출된 광을 반사시키기 위한 반사 격벽의 기능을 수행하는 뱅크를 포함한다. 일 실시예에 따른 표시 장치는 각 서브 화소가 차지하는 면적을 최소화하여 고해상도 표시 장치의 구현이 가능하고, 서브 화소에 배치되는 부재가 생략될 수 있어 제조 공정이 단축될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 Ⅲa-Ⅲa' 선, Ⅲb-Ⅲb' 선 및 Ⅲc-Ⅲc' 선을 따라 자른 단면도이다.
도 4는 도 2의 Ⅳ-Ⅳ'선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 발광 소자에서 방출된 광이 진행하는 것을 나타내는 개략도이다.
도 6은 다른 실시예에 따른 표시 장치의 일부분을 도시하는 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 8 내지 도 13은 일 실시예에 따른 표시 장치의 제조 공정 중을 나타내는 단면도들이다.
도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 15는 도 14의 Ⅴ-Ⅴ'선을 따라 자른 단면도이다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 17은 도 16의 Ⅶ-Ⅶ'선을 따라 자른 단면도이다.
도 18은 도 17의 표시 장치의 발광 소자에서 방출된 광이 진행하는 것을 나타내는 개략도이다.
도 19는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도들이다.
도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도들이다.
도 21은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 22는 도 21의 XII-XII'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(30)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA)으로 정의되는 영역을 포함할 수 있다. 제1 서브 화소(PX1)는 제1 발광 영역(EMA1)을, 제2 서브 화소(PX2)는 제2 발광 영역(EMA2)을, 제3 서브 화소(PX3)는 제3 발광 영역(EMA2)을 포함할 수 있다. 발광 영역(EMA)은 표시 장치(10)에 포함되는 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역으로 정의될 수 있다. 발광 소자(30)는 활성층(도 7의 '36')을 포함하고, 활성층(36)은 특정 파장대의 광을 방향성 없이 방출할 수 있다. 발광 소자(30)의 활성층(36)에서 방출된 광들은 발광 소자(30)의 양 측면 방향으로 방출될 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에 도시되지 않았으나, 표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 이외의 영역으로 정의된 비발광 영역을 포함할 수 있다. 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
도 3은 도 2의 Ⅲa-Ⅲa'선, Ⅲb-Ⅲb'선 및 Ⅲc-Ⅲc'선을 따라 자른 단면도이다. 도 4는 도 2의 Ⅳ-Ⅳ'선을 따라 자른 단면도이다. 도 3 및 도 4는 도 2의 제1 서브 화소(PX1)의 단면만을 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 3과 도 4는 제1 서브 화소(PX1)에 배치된 발광 소자(30)의 일 단부와 타 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 및 도 4를 참조하면, 표시 장치(10)는 제1 기판(11), 및 제1 기판(11) 상에 배치되는 회로 소자층과 표시 소자층을 포함할 수 있다. 제1 기판(11) 상에는 반도체층, 복수의 도전층, 및 복수의 절연층이 배치되고, 이들은 각각 회로 소자층과 표시 소자층을 구성할 수 있다. 복수의 도전층은 제1 게이트 도전층, 제2 게이트 도전층, 제1 데이터 도전층, 제2 데이터 도전층과, 전극(21, 22) 및 접촉 전극(26, 27)들을 포함할 수 있다. 복수의 절연층은 버퍼층(12), 제1 게이트 절연층(13), 제1 보호층(15), 제1 층간 절연층(17), 제2 층간 절연층(18), 제1 평탄화층(19), 제1 절연층(51), 제2 절연층(52) 및 제3 절연층(53) 등을 포함할 수 있다.
구체적으로, 제1 기판(11)은 절연 기판일 수 있다. 제1 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(11)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML1, BML2)은 제1 기판(11) 상에 배치될 수 있다. 차광층(BML1, BML2)은 제1 차광층(BML1) 및 제2 차광층(BML2)을 포함할 수 있다. 제1 차광층(BML1)과 제2 차광층(BML2)은 적어도 각각 구동 트랜지스터(DT)의 제1 활성물질층(DT_ACT) 및 스위칭 트랜지스터(ST)의 제2 활성물질층(ST_ACT)과 중첩하도록 배치된다. 차광층(BML1, BML2)은 광을 차단하는 재료를 포함하여, 제1 및 제2 활성물질층(DT_ACT, ST_ACT)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 제1 및 제2 차광층(BML1, BML2)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML1, BML2)은 생략될 수 있다.
버퍼층(12)은 차광층(BML1, BML2)을 포함하여 제1 기판(11) 상에 전면적으로 배치될 수 있다. 버퍼층(12)은 투습에 취약한 제1 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터(DT, ST)들을 보호하기 위해 제1 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치된다. 반도체층은 구동 트랜지스터(DT)의 제1 활성물질층(DT_ACT)과 스위칭 트랜지스터(ST)의 제2 활성물질층(ST_ACT)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(DT_G, ST_G)등과 부분적으로 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 다결정 실리콘을 포함하는 경우, 제1 활성물질층(DT_ACT)은 제1 도핑 영역(DT_ACTa), 제2 도핑 영역(DT_ACTb) 및 제1 채널 영역(DT_ACTc)을 포함할 수 있다. 제1 채널 영역(DT_ACTc)은 제1 도핑 영역(DT_ACTa)과 제2 도핑 영역(DT_ACTb) 사이에 배치될 수 있다. 제2 활성물질층(ST_ACT)은 제3 도핑 영역(ST_ACTa), 제4 도핑 영역(ST_ACTb) 및 제2 채널 영역(ST_ACTc)을 포함할 수 있다. 제2 채널 영역(ST_ACTc)은 제3 도핑 영역(ST_ACTa)과 제4 도핑 영역(ST_ACTb) 사이에 배치될 수 있다. 제1 도핑 영역(DT_ACTa), 제2 도핑 영역(DT_ACTb), 제3 도핑 영역(ST_ACTa) 및 제4 도핑 영역(ST_ACTb)은 제1 활성물질층(DT_ACT) 및 제2 활성물질층(ST_ACT)의 일부 영역이 불순물로 도핑된 영역일 수 있다.
다른 예시적인 실시예에서, 제1 활성물질층(DT_ACT) 및 제2 활성물질층(ST_ACT)은 산화물 반도체를 포함할 수도 있다. 이 경우, 제1 활성물질층(DT_ACT)과 제2 활성물질층(ST_ACT)의 도핑 영역은 각각 도체화 영역일 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(13)은 반도체층 및 버퍼층(12)상에 배치된다. 제1 게이트 절연층(13)은 반도체층을 포함하여, 버퍼층(12) 상에 배치될 수 있다. 제1 게이트 절연층(13)은 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 게이트 도전층은 구동 트랜지스터(DT)의 제1 게이트 전극(DT_G)과 스위칭 트랜지스터(ST)의 제2 게이트 전극(ST_G)을 포함할 수 있다. 제1 게이트 전극(DT_G)은 제1 활성물질층(DT_ACT)의 제1 채널 영역(DT_ACTc)과 두께 방향으로 중첩하도록 배치되고, 제2 게이트 전극(ST_G)은 제2 활성물질층(ST_ACT)의 제2 채널 영역(ST_ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호층(15)은 제1 게이트 도전층 상에 배치된다. 제1 보호층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 게이트 도전층은 제1 보호층(15) 상에 배치된다. 제2 게이트 도전층은 적어도 일부 영역이 제1 게이트 전극(DT_G)과 두께 방향으로 중첩하도록 배치된 스토리지 커패시터의 제1 용량 전극(CE1)을 포함할 수 있다. 제1 용량 전극(CE1)은 제1 보호층(15)을 사이에 두고 제1 게이트 전극(DT_G)과 두께 방향으로 중첩하고, 이들 사이에는 스토리지 커패시터가 형성될 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(17)은 제2 게이트 도전층 상에 배치된다. 제1 층간 절연층(17)은 제2 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제1 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(17) 상에 배치된다. 제1 게이트 도전층은 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 제2 소스/드레인 전극(DT_SD2), 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 제2 소스/드레인 전극(ST_SD2)을 포함할 수 있다.
구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 제2 소스/드레인 전극(DT_SD2)은 제1 층간 절연층(17)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 제1 활성물질층(DT_ACT)의 제1 도핑 영역(DT_ACTa) 및 제2 도핑 영역(DT_ACTb)과 각각 접촉될 수 있다. 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 제2 소스/드레인 전극(ST_SD2)은 제1 층간 절연층(17)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 제2 활성물질층(ST_ACT)의 제3 도핑 영역(ST_ACTa) 및 제4 도핑 영역(ST_ACTb)과 각각 접촉될 수 있다. 또한, 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)은 또 다른 컨택홀을 통해 각각 제1 차광층(BML1) 및 제2 차광층(BML2)과 전기적으로 연결될 수 있다. 한편, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(DT_SD1, ST_SD1) 및 제2 소스/드레인 전극(DT_SD2, ST_SD2)은 어느 한 전극이 소스 전극인 경우 다른 전극은 드레인 전극일 수 있다. 다만 이에 제한되지 않고, 제1 소스/드레인 전극(DT_SD1, ST_SD1) 및 제2 소스/드레인 전극(DT_SD2, ST_SD2)은 어느 한 전극이 드레인 전극인 경우 다른 전극은 소스 전극일 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(18)은 제1 데이터 도전층 상에 배치될 수 있다. 제2 층간 절연층(18)은 제1 데이터 도전층을 덮으며 제1 층간 절연층(17) 상에 전면적으로 배치되고, 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(18)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(18) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 구동 트랜지스터(DT)에 공급되는 고전위 전압(또는, 제1 전원 전압, VDD)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압, VSS)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(18)에 형성된 컨택홀을 통해 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(21)과도 접촉하며, 구동 트랜지스터(DT)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압(VDD)을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(19) 상에는 제1 뱅크(40) 복수의 전극(21, 22), 발광 소자(30) 및 복수의 접촉 전극(26, 27)이 배치된다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(51, 52, 53)들이 더 배치될 수 있다.
제1 뱅크(40)는 제1 평탄화층(19) 상에 배치될 수 있다. 예를 들어, 제1 뱅크(40)는 제1 평탄화층(19) 상에 직접 배치되어 발광 소자(30)들이 배치되는 발광 영역(EMA)을 둘러싸도록 배치될 수 있다. 제1 뱅크(40)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 배치됨으로써, 표시 영역(DPA) 전면에 걸쳐 격자형 패턴을 형성할 수 있다. 예시적인 실시예에서, 제1 뱅크(40)는 제1 방향(DR1)으로 연장된 제1 연장부(41) 및 제1 연장부(41)와 교차하며 제2 방향(DR2)으로 연장된 제2 연장부(42)를 포함하여 이웃하는 서브 화소(PXn)들의 경계에 배치될 수 있다. 도 4에서는 제1 서브 화소(PX1)와 이에 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)와의 경계에 배치된 제1 뱅크(40) 중 제2 방향(DR2)으로 연장된 제2 연장부(42)의 단면을 도시하고 있다.
제1 뱅크(40)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(40)의 돌출된 부분은 경사진 측면을 가질 수 있고, 후술할 바와 같이 전극(21, 22)의 적어도 일부분이 상기 경사진 측면 상에 배치될 수 있다. 전극(21, 22)들 사이에 배치된 발광 소자(30)에서 방출된 광은 제1 뱅크(40)의 경사진 측면을 향해 진행되고, 제1 뱅크(40) 상에 배치되는 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 즉, 제1 뱅크(40)는 발광 소자(30)가 배치되는 발광 영역(EMA)을 둘러싸며 이웃하는 서브 화소(PXn)의 경계를 구분함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 또한, 제1 뱅크(40)는 후술할 바와 같이, 표시 장치(10)의 제조 공정 중 발광 소자(30)를 배치하기 위한 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 제1 뱅크(40)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제1 뱅크(40)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(40)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제1 뱅크(40)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(21, 22)은 제1 평탄화층(19) 상에 배치된다. 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 제1 전극(21) 및 제2 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다.
제1 전극(21)은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)와의 경계에서 다른 제1 전극(21)과 이격될 수 있다. 몇몇 실시예에서, 제2 방향(DR2)으로 이웃하는 각 서브 화소(PXn)에 배치된 제1 전극(21)들은 제1 뱅크(40)와 중첩된 부분에서 이격될 수 있다. 제1 전극(21)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)와의 경계에서 제1 컨택홀(CT1)을 통해 구동 트랜지스터(DT)와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(21)은 적어도 일부분이 제1 뱅크(40)의 제1 연장부(41)와 중첩하도록 배치되고, 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제1 전극(21)은 제1 도전 패턴(CDP)을 통해 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결될 수 있다.
제2 전극(22)은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 경계를 넘어 배치될 수 있다. 몇몇 실시예에서, 하나의 제2 전극(22)은 제2 방향(DR2)으로 이웃하는 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 제2 전극(22)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)와의 경계에서 제1 뱅크(40)와 부분적으로 중첩할 수 있고, 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(22)은 제1 뱅크(40)의 제1 연장부(41)와 중첩하도록 배치되고, 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제2 전극(22)은 제2 전압 배선(VL2)을 통해 제2 전원 전압이 인가될 수 있다. 도면에서는 제2 전극(22)이 각 서브 화소(PXn)의 경계마다 배치된 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결된 것이 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 컨택홀(CT2)은 복수의 서브 화소(PXn)들마다 하나씩 배치될 수도 있다. 또한, 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 제1 뱅크(40)가 둘러싸는 영역 내에서 제1 뱅크(40)와 비중첩하도록 배치될 수도 있다.
복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 복수의 전극(21, 22)들은 후술하는 접촉 전극(26, 27)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호를 접촉 전극(26, 27)을 통해 발광 소자(30)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(21)은 각 서브 화소(PXn) 마다 분리되고, 제2 전극(22)은 각 서브 화소(PXn)를 따라 공통으로 연결될 수 있다. 제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전기장에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 후술할 바와 같이, 발광 소자(30)는 잉크젯 공정을 통해 잉크에 분산된 상태로 제1 전극(21)과 제2 전극(22) 상에 분사되고, 제1 전극(21)과 제2 전극(22) 사이에 정렬 신호를 인가하여 발광 소자(30)에 유전영동힘(Dieletrophoretic Force)을 인가하는 방법을 통해 이들 사이에 정렬될 수 있다.
각 전극(21, 22)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(21, 22)은 발광 소자(30)에서 방출되어 제1 뱅크(40)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
이에 제한되지 않고, 각 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다.
한편, 도면에서는 각 서브 화소(PXn)마다 2개의 제1 전극(21)과 하나의 제2 전극(22)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 각 서브 화소(PXn)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(21)과 제2 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다. 제1 전극(21)과 제2 전극(22)은 적어도 일부 영역이 서로 이격되어 대향함으로써, 그 사이에 발광 소자(30)가 배치될 영역이 형성된다면 이들이 배치되는 구조나 형상은 특별히 제한되지 않는다.
표시 장치(10)는 복수의 전극(21, 22)들 중 적어도 일부가 제1 뱅크(40)와 중첩하도록 배치될 수 있다. 예를 들어, 제2 전극(22)은 제1 뱅크(40)의 제2 연장부(42)와 이격되어 서브 화소(PXn)의 중심부에서 제2 방향(DR2)으로 연장되고, 제1 전극(21)들은 제1 뱅크(40)의 제1 연장부(41)와 제2 방향(DR2)을 따라 중첩하며 배치될 수 있다.
일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(PXn)들은 중심부와 인접하여 배치된 내부 전극(IE)들과, 내부 전극(IE)과 이격되며, 중심부와 이격된 간격이 내부 전극(IE)들보다 큰 외부 전극(OE)들을 포함할 수 있다. 각 서브 화소(PXn)마다 배치된 복수의 전극들 중, 외부 전극(OE)들은 적어도 일부분이 제1 뱅크(40)의 제2 연장부(42) 상에 배치되고, 내부 전극(IE)들은 제1 뱅크(40)의 제2 연장부(42)와 비중첩하도록 배치될 수 있다.
내부 전극(IE) 및 외부 전극(OE)은 각각 제2 방향(DR2)으로 연장되어 배치됨에 따라, 제1 뱅크(40)의 제1 연장부(41)와 부분적으로 중첩할 수 있다. 다만, 외부 전극(OE)은 제1 뱅크(40)의 제2 연장부(42)와 중첩하며 제2 방향(DR2)으로 연장되고, 내부 전극(IE)은 외부 전극(OE)과 이격되어 제2 연장부(42)와 비중첩할 수 있다. 외부 전극(OE)은 단면 상 적어도 일부분이 제1 뱅크(40)의 경사진 측면 상에 배치되고, 다른 일부는 제1 평탄화층(19) 상에 직접 배치되는 반면, 내부 전극(IE)은 단면 상 하면이 제1 뱅크(40)와 비중첩하여 제1 평탄화층(19) 상에 직접 배치될 수 있다.
도 4를 예시하면, 복수의 제1 전극(21)들은 적어도 일부분이 제1 뱅크(40)의 제2 연장부(42) 상에 배치된 외부 전극(OE)들이고, 제2 전극(22)은 제2 연장부(42)와 비중첩하는 내부 전극(IE)일 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 내부 전극(IE)들은 더 많은 수로 포함될 수 있고, 경우에 따라서 하나의 제1 전극(21)과 하나의 제2 전극(22)이 각각 외부 전극(OE)이고, 복수개의 제1 전극(21) 및 제2 전극(22)이 내부 전극(IE)일 수도 있다.
일 실시예에 따르면 내부 전극(IE)과 외부 전극(OE)은 실질적으로 동일한 폭을 가질 수 있다. 내부 전극(IE)과 외부 전극(OE)은 각 서브 화소(PXn) 내에서 배치된 위치를 달리하며 실질적으로 동일한 형상을 가질 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서 일부 전극(21, 22)은 다른 전극들보다 더 큰 폭을 갖도록 형성될 수도 있다.
도 5는 일 실시예에 따른 표시 장치의 발광 소자에서 방출된 광이 진행하는 것을 나타내는 개략도이다.
도 5를 참조하면, 후술할 바와 같이, 전극(21, 22)들 사이에는 복수의 발광 소자(30)들이 배치된다. 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 전극(21, 22) 상에 배치된 발광 소자(30)들은 연장된 방향이 제1 기판(11)의 상면에 평행하도록 배치될 수 있다. 발광 소자(30)는 상기 연장된 방향을 따라 광(L)들이 방출될 수 있는데, 이 경우 발광 소자(30)에서 방출된 광(L)들은 제1 기판(11)의 상면에 평행한 방향으로 진행할 수 있다.
발광 소자(30)에서 방출된 광(L)들은 제1 뱅크(40)의 경사진 측면을 향해 진행할 수 있다. 전극(21, 22)들 반사율이 높은 재료를 포함할 수 있고, 제1 뱅크(40)의 경사진 측면으로 향하는 광(L)들은 전극(21, 22)에 의해 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 일 실시예에 따른 표시 장치(10)는 이웃하는 서브 화소(PXn)와의 경계를 구분함과 동시에 발광 소자(30)에서 방출된 광들을 반사시키는 제1 뱅크(40)를 포함할 수 있다. 표시 장치(10)는 일부 전극(21, 22)들, 예를 들어 외부 전극(OE)만이 제1 뱅크(40) 상에 배치됨으로써 각 서브 화소(PXn)에 배치되는 반사격벽의 개수를 줄일 수 있다. 또한, 외부 전극(OE)이 서브 화소(PXn)의 경계에 걸쳐 배치됨에 따라 각 서브 화소(PXn)가 차지하는 단위 면적이 감소할 수 있다. 즉, 표시 장치(10)는 제조 공정이 단순화됨과 동시에 단위 면적당 많은 수의 화소(PX) 또는 서브 화소(PXn)를 포함하여 고해상도 표시 장치의 구현이 가능하다.
다시, 도 2 내지 도 4를 참조하면 제1 절연층(51)은 제1 평탄화층(19), 제1 전극(21) 및 제2 전극(22) 상에 배치된다. 제1 절연층(51)은 제1 전극(21) 및 제2 전극(22)을 부분적으로 덮도록 배치된다. 예를 들어, 제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이의 영역을 포함하여, 제1 전극(21)과 제2 전극(22)의 상면 일부를 덮도록 배치될 수 있다. 제1 절연층(51)은 제1 전극(21) 중 제1 평탄화층(19) 상에 직접 배치된 부분은 부분적으로 덮되, 제1 뱅크(40) 상에 배치된 부분은 덮지 않도록 배치될 수 있다. 또한, 제1 절연층(51)은 제2 전극(22)은 상면을 대부분 덮되, 제2 전극(22)의 상면 일부가 노출되도록 배치될 수 있다. 제1 절연층(51)은 실질적으로 제1 평탄화층(19) 상에 전면적으로 형성되되, 제1 전극(21)과 제2 전극(22) 사이에 배치됨에 따라 표시 영역(DPA) 전면에 걸쳐 선형의 패턴을 형성할 수 있다.
예시적인 실시예에서, 제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 몇몇 실시예에서, 제1 절연층(51)은 무기물 절연성 물질을 포함하고, 제1 전극(21)과 제2 전극(22)을 덮도록 배치된 제1 절연층(51)은 하부에 배치되는 부재의 단차에 의해 상면의 일부가 함몰될 수 있다. 제1 전극(21)과 제2 전극(22) 사이에서 제1 절연층(51) 상에 배치되는 발광 소자(30)는 제1 절연층(51)의 함몰된 상면 사이에서 빈 공간을 형성할 수 있다. 발광 소자(30)는 제1 절연층(51)의 상면과 부분적으로 이격된 상태로 배치될 수 있고, 후술하는 접촉 전극(26, 27)을 이루는 재료가 상기 공간에 채워질 수도 있다. 다만, 이에 제한되지 않는다. 제1 절연층(51)은 발광 소자(30)가 배치되도록 평탄한 상면을 형성할 수 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(51) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 다만, 제1 절연층(51)의 형상 및 구조는 이에 제한되지 않는다.
발광 소자(30)는 각 전극(21, 22) 사이에 배치될 수 있다. 예시적인 실시예에서 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 복수의 발광 소자(30)들은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서 복수의 발광 소자(30)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(30)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 갖고 배치될 수도 있다. 또한, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
일 실시예에 따른 발광 소자(30)는 서로 다른 물질을 포함하는 활성층(도 7의 '36')을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(30)들을 포함할 수 있다. 예를 들어, 제1 서브 화소(PX1)의 발광 소자(30)는 중심 파장대역이 제1 파장인 제1 색의 광을 방출하는 활성층(36)을 포함하고, 제2 서브 화소(PX2)의 발광 소자(30)는 중심 파장대역이 제2 파장인 제2 색의 광을 방출하는 활성층(36)을 포함하고, 제3 서브 화소(PX3)의 발광 소자(30)는 중심 파장대역이 제3 파장인 제3 색의 광을 방출하는 활성층(36)을 포함할 수 있다.
이에 따라 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다. 몇몇 실시예에서, 제1 색의 광은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광이고, 제2 색의 광은 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색광이고, 제3 색의 광은 중심 파장대역이 620nm 내지 752nm의 범위를 갖는 적색광 일 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 동일한 종류의 발광 소자(30)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(30)는 각 전극(21, 22) 사이에서 제1 절연층(51) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 적어도 일 단부가 제1 전극(21) 또는 제2 전극(22) 상에 배치될 수 있다. 도면에 도시된 바와 같이, 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 어느 한 단부만이 전극(21, 22) 상에 배치되거나, 양 단부가 각각 전극(21, 22) 상에 배치되지 않을 수도 있다. 발광 소자(30)가 전극(21, 22) 상에 배치되지 않더라도 후술하는 접촉 전극(26, 27)들을 통해 양 단부가 각 전극(21, 22)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 복수의 발광 소자(30)들은 적어도 일부분이 제1 전극(21)과 제2 전극(22) 사이에 배치되고, 양 단부는 전극(21, 22)들과 전기적으로 연결될 수 있다.
발광 소자(30)는 제1 기판(11) 또는 제1 평탄화층(19)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 일 실시예에 따르면, 발광 소자(30)는 일 방향으로 연장된 형상을 갖고 복수의 반도체층들이 일 방향으로 순차적으로 배치된 구조를 가질 수 있다. 표시 장치(10)의 발광 소자(30)는 연장된 일 방향이 제1 평탄화층(19)과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 평탄화층(19)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(30)가 다른 구조를 갖는 경우, 복수의 층들은 제1 평탄화층(19)에 수직한 방향으로 배치될 수도 있다.
또한, 발광 소자(30)의 양 단부는 각각 접촉 전극(26, 27)들과 접촉할 수 있다. 일 실시예에 따르면, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(도 7의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 후술하는 접촉 전극(26, 27)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(26, 27)과 직접 접촉할 수도 있다.
제2 절연층(52)은 제1 전극(21)과 제2 전극(22) 사이에 배치된 발광 소자(30) 상에 부분적으로 배치될 수 있다. 제2 절연층(52)은 발광 소자(30)의 외면을 부분적으로 감싸도록 배치될 수 있다. 제2 절연층(52) 중 발광 소자(30) 상에 배치된 부분은 평면상 제1 전극(21)과 제2 전극(22) 사이에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 일 예로, 제2 절연층(52)은 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다.
제2 절연층(52)은 발광 소자(30) 상에 배치되되, 발광 소자(30)의 일 단부 및 타 단부를 노출할 수 있다. 발광 소자(30)의 노출된 단부는 후술하는 접촉 전극(26, 27)과 접촉할 수 있다. 이러한 제2 절연층(52)의 형상은 통상적인 마스크 공정을 이용하여 제2 절연층(52)을 이루는 재료를 이용한 패터닝 공정으로 형성된 것일 수 있다. 제2 절연층(52)을 형성하기 위한 마스크는 발광 소자(30)의 길이보다 좁은 폭을 갖고, 제2 절연층(52)을 이루는 재료가 패터닝되어 발광 소자(30)의 양 단부가 노출될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 절연층(52)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시키는 기능을 수행할 수도 있다. 또한, 예시적인 실시예에서, 제2 절연층(52)의 재료 중 일부는 발광 소자(30)의 하면과 제1 절연층(51) 사이에 배치될 수도 있다. 상술한 바와 같이 제2 절연층(52)은 표시 장치(10)의 제조 공정 중에 형성된 제1 절연층(51)과 발광 소자(30) 사이의 공간을 채우도록 형성될 수도 있다. 이에 따라 제2 절연층(52)은 발광 소자(30)의 외면을 감싸도록 배치되어 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정 중 발광 소자(30)를 고정시킬 수도 있다.
복수의 접촉 전극(26, 27)들은 제1 전극(21), 제2 전극(22) 및 제2 절연층(52) 상에 배치된다. 접촉 전극(26, 27)은 제1 전극(21) 상에 배치되고 발광 소자(30)의 일 단부와 접촉하는 제1 접촉 전극(26) 및 제2 전극(22) 상에 배치되고 발광 소자(30)의 타 단부와 접촉하는 제2 접촉 전극(27)을 포함할 수 있다.
제1 접촉 전극(26)과 제2 접촉 전극(27)은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 이들은 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 발광 소자(30)들이 배치된 영역, 예를 들어 제1 전극(21)과 제2 전극(22) 사이에서 서로 이격 대향할 수 있다. 몇몇 실시예에서 복수의 접촉 전극(26, 27)들은 각 서브 화소(PXn) 내에서 선형의 패턴을 형성할 수 있다.
예시적인 실시예에서, 복수의 접촉 전극(26, 27)들 중 외부 전극(OE) 상에 배치되는 접촉 전극(26, 27)은 제1 뱅크(40)와 부분적으로 중첩하도록 배치될 수 있다. 내부 전극(IE) 상에 배치되는 접촉 전극(26, 27)은 제1 뱅크(40)가 둘러싸는 영역 내에 배치되어 이웃하는 서브 화소(PXn)의 경계와 이격되어 배치된다. 예를 들어, 외부 전극(OE)인 제1 전극(21) 상에 배치된 제1 접촉 전극(26)은 제1 뱅크(40)의 제2 연장부(42)와 부분적으로 중첩할 수 있고, 내부 전극(IE)인 제2 전극(22) 상에 배치된 제2 접촉 전극(27)은 제1 뱅크(40)와 비중첩할 수 있다. 다만, 이에 제한되지 않는다.
제1 접촉 전극(26) 및 제2 접촉 전극(27)은 각각 제1 절연층(51)이 배치되지 않고 제1 전극(21)과 제2 전극(22)의 노출된 상면과 접촉할 수 있다. 또한, 각 접촉 전극(26, 27)들은 발광 소자(30)의 양 단부와 접촉할 수 있다. 몇몇 실시예에서, 접촉 전극(26, 27)들은 전도성 재료를 포함할 수 있고, 발광 소자(30)는 접촉 전극(26, 27)과의 접촉을 통해 각 전극(21, 22)과 전기적으로 연결될 수 있다. 상술한 바와 같이, 발광 소자(30)는 양 단부에서 복수의 반도체층들이 부분적으로 노출될 수 있고, 접촉 전극(26, 27)들은 상기 노출된 반도체층과 직접 접촉할 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 제2 방향(DR2)으로 연장됨에 따라, 전극(21, 22) 사이에 배치된 복수의 발광 소자(30)들의 외면을 부분적으로 감싸도록 배치될 수 있다.
예시적인 실시예에서, 제1 접촉 전극(26)의 폭은 제2 접촉 전극(27)의 폭보다 작을 수 있다. 제1 접촉 전극(26)은 외부 전극(OE)인 제1 전극(21)의 일 측을 덮으며 발광 소자(30)의 일 단부와 접촉할 수 있다. 반면, 제2 접촉 전극(27)은 내부 전극(IE)인 제2 전극(22)의 양 측을 덮으며 발광 소자(30)의 타 단부와 접촉할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 동일한 폭을 가질 수 있고, 제2 전극(22) 상에 복수의 제2 접촉 전극(27)이 배치될 수 있다. 이들은 각각 제2 전극(22)의 일 측을 덮으며 발광 소자(30)의 타 단부와 접촉할 수 있다.
도면에서는 하나의 서브 화소(PXn)에 2개의 제1 접촉 전극(26)과 하나의 제2 접촉 전극(27)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(26)과 제2 접촉 전극(27)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)의 수에 따라 달라질 수 있다.
접촉 전극(26, 27)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(26, 27)은 투명성 전도성 물질을 포함하고, 발광 소자(30)에서 방출된 광은 접촉 전극(26, 27)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 각 전극(21, 22)은 반사율이 높은 재료를 포함하고, 제1 뱅크(40)의 경사진 측면 상에 놓인 전극(21, 22)은 입사되는 광을 제1 기판(11)의 상부 방향으로 반사시킬 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(53)은 제1 기판(11) 상에 전면적으로 배치될 수 있다. 제3 절연층(53)은 제1 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(51), 제2 절연층(52) 및 제3 절연층(53)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(51), 제2 절연층(52) 및 제3 절연층(53)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 6은 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 6을 참조하면, 일 실시예에 따른 표시 장치(10)는 제4 절연층(54)을 더 포함할 수 있다. 제4 절연층(54)은 제1 접촉 전극(26)을 덮도록 배치되고, 제2 접촉 전극(27)은 제4 절연층(54) 상에 직접 배치될 수 있다. 제4 절연층(54)은 제1 접촉 전극(26)을 덮도록 배치되되, 발광 소자(30)가 제2 접촉 전극(27)과 접촉할 수 있도록 발광 소자(30)의 타 단부 상에는 배치되지 않을 수 있다. 제4 절연층(54)은 제2 절연층(52)의 상면에서 제1 접촉 전극(26) 및 제2 절연층(52)과 부분적으로 접촉할 수 있다. 제4 절연층(54)의 제2 전극(22)이 배치된 방향의 측면은 제2 절연층(52)의 일 측면과 정렬될 수 있다. 도 6의 실시예는 제4 절연층(54)을 더 포함하여 제1 접촉 전극(26)과 제2 접촉 전극(27)을 전기적으로 상호 절연시킬 수 있다. 도 6의 실시예는 제4 절연층(54)이 더 포함된 점을 제외하고는 도 3의 실시예와 동일하다. 이하, 중복되는 설명은 생략하기로 한다.
일 실시예에 따른 표시 장치(10)는 제1 뱅크(40)와, 제1 뱅크(40) 상에 걸쳐 배치된 복수의 전극, 예컨대 외부 전극(OE)을 포함할 수 있다. 표시 장치(10)는 각 서브 화소(PXn)가 차지하는 단위 면적이 감소할 수 있고, 표시 장치(10)의 제조 공정이 단순화됨과 동시에 단위 면적당 많은 수의 화소(PX) 또는 서브 화소(PXn)를 포함하여 고해상도 표시 장치의 구현이 가능하다.
한편, 발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 7을 참조하면, 일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(30)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 활성층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다. 도 7은 발광 소자(30)의 각 구성들을 시각적으로 도시하기 위해 절연막(38)이 일부분 제거되어 복수의 반도체층(31, 32, 36)이 노출된 상태를 도시하고 있다. 다만, 후술할 바와 같이, 절연막(38)은 복수의 반도체층(31, 32, 36)의 외면을 둘러싸도록 배치될 수 있다.
구체적으로, 제1 반도체층(31)은 n형 반도체일 수 있다. 일 예로, 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 활성층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 일 예로, 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 활성층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 활성층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 활성층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 활성층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 7에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있다. 전극층(37)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(38)은 적어도 활성층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 활성층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 활성층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 활성층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 표시 장치(10)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(30)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(30)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(30)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(30)들은 활성층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(30)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 8 내지 도 13은 일 실시예에 따른 표시 장치의 제조 공정 중을 나타내는 단면도들이다.
먼저, 도 8을 참조하면, 대상 기판(SUB)을 준비하고, 대상 기판(SUB) 상에 제1 뱅크(40)를 형성한다. 대상 기판(SUB) 상에는 복수의 화소(PX) 및 서브 화소(PXn)들이 정의될 수 있고, 제1 뱅크(40)는 서브 화소(PXn)들의 경계에 배치되어 발광 영역(EMA)을 둘러싸도록 배치될 수 있다. 도 8에는 제1 뱅크(40) 중 제2 방향(DR2)으로 연장된 제2 연장부(42)의 단면을 도시하고 있다. 이에 대한 설명은 상술한 바와 동일하다. 한편, 도면에 도시되지 않았으나, 대상 기판(SUB)은 상술한 제1 기판(11)을 포함하여 복수의 도전층들과 복수의 절연층들로 구성된 복수의 회로 소자들을 포함할 수 있다. 이하에서는 설명의 편의를 위해 이들을 포함한 대상 기판(SUB)으로 도시하여 설명하기로 한다.
이어, 도 9를 참조하면, 대상 기판(SUB) 및 제1 뱅크(40) 상에 복수의 전극(21, 22)들을 형성한다. 복수의 전극(21, 22)들은 적어도 일부분이 제1 뱅크(40)와 중첩하도록 배치된 제1 전극(21)들과, 이들 사이에 배치되어 제1 뱅크(40)와 비중첩하는 제2 전극(22)을 포함할 수 있다. 예시적인 실시예에서, 제1 전극(21)들은 외부 전극(OE)이고, 제2 전극(22)은 내부 전극(IE)일 수 있다. 전극(21, 22)들의 배치 및 형상은 도 2 내지 도 4를 참조하여 상술한 바와 동일하다.
다음으로, 도 10 및 도 11을 참조하면, 각 전극(21, 22)들 사이에 제1 절연층(51)을 형성하고, 제1 전극(21)과 제2 전극(22) 사이에서 제1 절연층(51) 상에 발광 소자(30)들을 배치한다. 제1 절연층(51)은 제1 전극(21) 및 제2 전극(22)을 부분적으로 덮을 수 있다. 제1 절연층(51)은 대상 기판(SUB) 상에 전면적으로 배치되되, 각 전극(21, 22)의 상면 일부를 노출하도록 배치될 수 있다.
발광 소자(30)는 적어도 일 단부가 전극(21, 22) 상에 놓이며 이들 사이에 배치될 수 있다. 예시적인 실시예에서, 발광 소자(30)는 잉크 내에 분산된 상태로 준비되고 잉크젯 프린팅 장치(미도시)를 이용한 프린팅 공정으로 대상 기판(SUB) 상에 분사될 수 있다. 잉크 내에 분산되어 전극(21, 22)들 상에 분사된 발광 소자(30)는 각 전극(21, 22)에 인가된 정렬 신호에 의해 전극들(21, 22) 사이에 안착될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)에 정렬 신호를 인가하면, 전극(21, 22)의 상부에 분사된 잉크에는 전계가 생성될 수 있다. 제1 전극(21)과 제2 전극(22) 상에 전계가 생성되면 잉크에 분산된 발광 소자(30)는 전계에 의한 유전영동힘(Dielectrophoretic Force)을 받을 수 있다. 유전영동힘을 받은 발광 소자(30)는 배향 방향 및 위치가 바뀌면서 제1 전극(21)과 제2 전극(22) 사이에 안착될 수 있다.
다음으로, 도 12를 참조하면, 제1 전극(21) 및 제2 전극(22) 사이에서 발광 소자(30) 상에 배치되는 제2 절연층(52)을 형성한다. 제2 절연층(52)은 제1 전극(21)과 제2 전극(22) 사이에서 이들이 연장된 방향을 따라 배치될 수 있다. 제2 절연층(52)은 발광 소자(30)의 외면을 둘러싸되, 양 단부가 노출되도록 형성될 수 있다. 제2 절연층(52)은 표시 장치(10)의 제조 공정 중 발광 소자(30)들을 고정시키는 기능을 수행할 수 있다. 발광 소자(30)는 제2 절연층(52)에 의해 전극(21, 22) 사이에서 정렬된 위치가 고정되고, 후속 공정에서 발광 소자(30)가 이동하는 것을 방지할 수 있다.
이어, 도 13을 참조하면, 복수의 전극(21, 22)들 상에 배치되는 복수의 접촉 전극(26, 27)들을 형성한다. 접촉 전극(26, 27)은 제1 전극(21) 및 발광 소자(30)의 일 단부와 접촉하는 제1 접촉 전극(26)과, 제2 전극(22) 및 발광 소자(30)의 타 단부와 접촉하는 제2 접촉 전극(27)을 포함할 수 있다. 발광 소자(30)는 양 단부가 제1 접촉 전극(26) 및 제2 접촉 전극(27)을 통해 제1 전극(21) 및 제2 전극(22)과 전기적으로 연결될 수 있다.
다음으로 도면으로 도시하지 않았으나, 대상 기판(SUB) 상에 배치된 부재들을 덮는 제3 절연층(53)을 형성하여 표시 장치(10)를 제조할 수 있다.
표시 장치(10)의 제조 공정에서, 복수의 전극(21, 22)들 중 일부가 제1 뱅크(40) 상에 덮도록 배치됨으로써 각 화소(PX) 및 서브 화소(PXn)가 차지하는 면적이 감소할 수 있다. 표시 장치(10)는 단위 면적 당 많은 수의 화소(PX)를 포함할 수 있고, 고해상도의 표시 장치 구현이 가능하다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다양한 실시예에 대하여 설명하기로 한다.
도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 15는 도 14의 Ⅴ-Ⅴ'선을 따라 자른 단면도이다.
도 14 및 도 15를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 더 많은 수의 전극(21, 22)들을 포함할 수 있다. 표시 장치(10_1)는 각 서브 화소(PXn)마다 2개의 내부 전극(IE)들과, 2개의 외부 전극(OE)들을 포함할 수 있다. 내부 전극(IE)들과 외부 전극(OE)은 각각 제1 전극(21)과 제2 전극(22)을 포함할 수 있고, 이들은 서로 이격되어 교번적으로 배치될 수 있다. 도 14 및 도 15의 실시예는 더 많은 수의 전극들을 포함하는 점에서 도 2 내지 도 4의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
표시 장치(10_1)는 각 서브 화소(PXn)의 면적, 또는 각 서브 화소(PXn) 당 요구되는 발광 소자(30)의 수에 따라 전극(21, 22)들의 수가 달라질 수 있다. 도 14 및 도 15의 표시 장치(10_1)는 2개의 제1 전극(21)들과 2개의 제2 전극(22)을 포함하여 더 많은 수의 발광 소자(30)들을 포함할 수 있다. 하나의 제1 전극(21)과 하나의 제2 전극(22)은 제1 뱅크(40)의 제2 연장부(42)를 따라 제2 방향(DR2)으로 중첩하도록 배치된다. 다른 하나의 제1 전극(21)과 다른 하나의 제2 전극(22)은 제2 연장부(42)와 비중첩하도록 이와 이격되어 제2 방향(DR2)으로 배치된다.
도 4의 실시예와 달리, 제1 뱅크(40)의 제2 연장부(42)와 중첩하도록 배치되는 외부 전극(OE)은 하나의 제1 전극(21)과 하나의 제2 전극(22)을 포함할 수 있다. 또한, 내부 전극(IE)의 경우에도 하나의 제1 전극(21)과 하나의 제2 전극(22)을 포함할 수 있다. 즉, 표시 장치(10)의 외부 전극(OE)은 각 서브 화소(PXn)마다 배치되는 전극(21, 22)들의 수에 따라 제1 전극(21) 또는 제2 전극(22)들을 포함할 수 있다. 본 실시예에 따른 표시 장치(10_1)는 더 많은 수의 전극(21, 22)들을 포함하여 단위 서브 화소(PXn) 당 많은 수의 발광 소자(30)들을 포함할 수 있다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 17은 도 16의 Ⅶ-Ⅶ'선을 따라 자른 단면도이다. 도 18은 도 17의 표시 장치의 발광 소자에서 방출된 광이 진행하는 것을 나타내는 개략도이다.
도 16 내지 도 18을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 각 서브 화소(PXn)마다 배치되고, 적어도 어느 하나의 전극(21, 22)과 제1 평탄화층(19) 사이에 배치된 적어도 하나의 제2 뱅크(45)를 더 포함할 수 있다. 복수의 전극(21, 22)들 중, 내부 전극(IE)들은 제2 뱅크(45) 상에 배치될 수 있다. 본 실시예에 따른 표시 장치(10_2)는 제2 뱅크(45)를 더 포함하는 점에서 도 2 내지 도 4의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 뱅크(45)는 제1 평탄화층(19) 상에 직접 배치될 수 있다. 제2 뱅크(45)는 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않도록 서브 화소(PXn)들 간의 경계에서 이격되어 종지할 수 있다. 또한, 제2 뱅크(45)는 제1 뱅크(40)의 제2 연장부(42)와 제1 방향(DR1)으로 서로 이격 대향하도록 배치될 수 있다. 제1 뱅크(40)의 제2 연장부(42)와 제2 뱅크(45) 사이에는 발광 소자(30)가 배치되는 영역을 형성할 수 있다. 제2 뱅크(45)는 각 서브 화소(PXn)마다 배치되어 표시 장치(10)의 표시 영역(DPA)에서 선형의 패턴을 형성할 수 있다. 제2 뱅크(45)는 각 서브 화소(PXn)마다 하나씩 배치될 수 있으나, 이에 제한되지 않는다. 제2 뱅크(45)의 수는 각 서브 화소(PXn)에 배치된 내부 전극(IE)의 수에 따라 달라질 수 있다.
제2 뱅크(45)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제2 뱅크(45)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제2 뱅크(45)의 경사진 측면을 향해 진행될 수 있다. 제2 뱅크(45) 상에 배치되는 내부 전극(IE)들은 반사율이 높은 재료를 포함할 수 있고, 발광 소자(30)에서 방출된 광은 제2 뱅크(45)의 측면에 배치된 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 즉, 제2 뱅크(45)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 제2 뱅크(45)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제2 뱅크(45)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제2 뱅크(45)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
일 실시예에 따르면, 제2 뱅크(45)의 높이는 제1 뱅크(40)의 높이보다 낮을 수 있다. 제1 뱅크(40)와 달리, 제2 뱅크(45)는 발광 소자(30)에서 방출된 광들을 반사하기 위한 반사 격벽의 기능을 수행할 수 있으므로, 제1 뱅크(40)보다 낮은 높이를 가질 수 있다. 제2 뱅크(45)의 높이는 제1 평탄화층(19)으로부터 발광 소자(30)까지 측정된 높이보다 큰 범위 내에서 특별히 제한되지 않는다.
도 18에 도시된 바와 같이, 외부 전극(OE), 또는 제1 전극(21)과 내부 전극(IE) 또는 제2 전극(22) 사이에 배치된 발광 소자(30)에서 방출된 광들은 각각 제1 뱅크(40) 및 제2 뱅크(45)의 측면을 향해 진행할 수 있다. 상기 광들은 제1 뱅크(40)와 제2 뱅크(45)의 측면 상에 배치된 전극(21, 22)들에서 반사되어 제1 평탄화층(19)의 상부 방향을 향해 진행할 수 있다. 일 실시예에 따른 표시 장치(10_2)는 반사 격벽의 기능을 수행할 수 있는 제2 뱅크(45)들을 더 포함하여 발광 소자(30)에서 방출된 광의 출광 효율이 향상될 수 있다.
한편, 복수의 제1 전극(21)들은 각각 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉하고, 이를 통해 구동 트랜지스터(DT)와 전기적으로 연결될 수 있다. 하나의 제1 전극(21)과 제2 전극(22) 사이에 배치된 발광 소자(30)들은 다른 제1 전극(21)과 제2 전극(22) 사이에 배치된 발광 소자(30)들과 병렬 연결을 구성할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 표시 장치(10)는 제1 평탄화층(19) 하부에 배치된 회로 소자들과 직접 연결되지 않는 전극을 더 포함할 수 있고, 이들 사이에 배치된 발광 소자(30)들은 직렬 연결을 구성할 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 19를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 각 서브 화소(PXn)마다 제1 전극(21) 및 제2 전극(22) 사이에 배치된 제3 전극(23)을 더 포함할 수 있다. 또한, 접촉 전극(26, 27, 28)은 제3 전극(23) 상에 배치된 제3 접촉 전극(28)을 더 포함할 수 있다. 표시 장치(10_3)의 외부 전극(OE)은 하나의 제1 전극(21) 및 제2 전극(22)을 포함하고, 내부 전극(IE)은 하나의 제3 전극(23)을 포함할 수 있다. 다만, 이에 제한되지 않고, 내부 전극(IE)은 더 많은 수의 제3 전극(23)들을 포함할 수 있다. 복수의 발광 소자(30)들은 제1 전극(21)과 제3 전극(23) 사이, 및 제3 전극(23)과 제2 전극(22) 사이에 배치될 수 있다. 본 실시예는 표시 장치(10_3)의 각 서브 화소(PXn)들이 제3 전극(23) 및 제3 접촉 전극(28)을 더 포함하는 점에서 도 2 내지 도 4의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고, 제3 전극(23)에 대하여 상세히 설명하기로 한다.
제3 전극(23)은 제1 전극(21)과 제2 전극(22) 사이에 배치된다. 제3 전극(23)은 제1 평탄화층(19) 상에 직접 배치될 수 있다. 다만, 이에 제한되지 않고, 제3 전극(23)과 제1 평탄화층(19) 사이에 제2 뱅크(45)가 더 배치될 수도 있다. 제3 전극(23)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 다만, 제1 전극(21) 및 제2 전극(22)과 달리 제3 전극(23)은 제2 방향(DR2)으로 연장되되, 제1 뱅크(40)의 제1 연장부(41)와 비중첩하도록 이격된 상태로 배치될 수 있다. 즉, 제3 전극(23)은 제2 방향(DR2)으로 측정된 길이가 제1 전극(21) 및 제2 전극(22)보다 짧으며, 이웃하는 서브 화소(PXn)와의 경계를 넘지 않도록 배치될 수 있다.
복수의 발광 소자(30)들은 제1 전극(21)과 제3 전극(23), 및 제3 전극(23)과 제2 전극(22) 사이에 배치될 수 있다. 제3 접촉 전극(28)은 제1 접촉 전극(26) 및 제2 접촉 전극(27)과 동일한 형상을 갖되, 제3 전극(23) 상에 배치될 수 있다. 즉, 제3 접촉 전극(28)도 전도성 고분자를 포함할 수 있다.
제1 전극(21)과 제3 전극(23) 사이의 배치된 발광 소자(30)들은 양 단부가 각각 제1 접촉 전극(26) 및 제3 접촉 전극(28)과 접촉하여 제1 전극(21) 및 제3 전극(23)과 전기적으로 연결될 수 있다. 제3 전극(23)과 제2 전극(22) 사이의 배치된 발광 소자(30)들은 양 단부가 각각 제3 접촉 전극(28) 및 제2 접촉 전극(27)과 접촉하여 제3 전극(23) 및 제2 전극(22)과 전기적으로 연결될 수 있다.
또한, 제1 전극(21) 및 제2 전극(22)과 달리 제3 전극(23)은 컨택홀을 통해 회로소자층과 직접적으로 연결되지 않을 수 있다. 제1 전극(21)과 제2 전극(22)으로 인가된 전기 신호는 제1 접촉 전극(26) 및 제2 접촉 전극(27)과 발광 소자(30)들을 통해 제3 전극(23)으로 전달될 수 있다. 즉, 제1 전극(21) 및 제3 전극(23) 사이의 배치된 발광 소자(30)와 제3 전극(23) 및 제2 전극(22) 사이에 배치된 발광 소자(30)들은 직렬 연결을 구성할 수 있다. 일 실시예에 따른 표시 장치(10_3)는 제3 전극(23)을 더 포함하여 복수의 발광 소자(30)들이 직렬 연결을 구성할 수 있고, 각 서브 화소(PXn)의 발광 효율이 더욱 향상될 수 있다.
도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 20을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제1 전극(21) 및 제2 전극(22)이 각각 제1 방향(DR1)으로 연장된 전극 줄기부(21S, 22S)와, 전극 줄기부(21S, 22S)에서 제2 방향(DR2)으로 분지된 전극 가지부(21B, 22B)를 포함할 수 있다. 예시적인 실시예에서, 제1 전극(21)은 각 서브 화소(PXn) 내에서 제1 방향(DR1)으로 연장된 형상을 갖는 제1 전극 줄기부(21S)와, 제1 전극 줄기부(21S)에서 제2 방향(DR2)으로 분지된 복수의 제1 전극 가지부(21B)들을 포함할 수 있다. 제2 전극(22)은 제1 방향(DR1)으로 연장되어 복수의 서브 화소(PXn)들에 걸쳐 배치된 제2 전극 줄기부(22S)와, 제2 전극 줄기부(22S)에서 각 서브 화소(PXn)마다 제2 방향(DR2)으로 분지된 적어도 하나의 제2 전극 가지부(22B)를 포함할 수 있다. 제2 전극 가지부(22B)는 복수의 제1 전극 가지부(21B)들 사이에 배치될 수 있고, 이들 사이에는 복수의 발광 소자(30)들이 배치될 수 있다. 본 실시예는 전극(21, 22)의 형상이 상이한 점에서 도 2의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고, 제1 전극(21) 및 제2 전극(22)의 구조에 대하여 상세히 설명하기로 한다.
제1 전극 줄기부(21S)와 제2 전극 줄기부(22S)는 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 제1 전극 줄기부(21S)는 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)와의 경계를 넘지 않도록 배치될 수 있다. 즉, 제1 전극 줄기부(21S)는 제1 뱅크(40)의 제1 연장부(41) 상에 배치될 수 있다. 제2 전극 줄기부(22S)는 제1 방향(DR1)으로 연장되어 이웃하는 서브 화소(PXn)의 경계를 넘어 배치될 수 있다. 하나의 제2 전극 줄기부(22S)는 제1 방향(DR1)으로 이웃하는 복수의 서브 화소(PXn)에 걸쳐 배치될 수 있다.
제1 전극 줄기부(21S)와 제2 전극 줄기부(22S)는 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 이격될 수 있다. 제1 전극 줄기부(21S)는 서브 화소(PXn)의 중심을 기준으로 상측에 배치되고, 제2 전극 줄기부(22S)는 하측에 배치될 수 있다. 다만, 이에 제한되지 않는다. 한편, 제1 전극 줄기부(21S)와 제2 전극 줄기부(22S)가 각각 제1 뱅크(40)와 중첩하도록 배치될 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 전극 줄기부(21S)는 서브 화소(PXn) 내에 배치되어 제1 뱅크(40)와 이격되어 배치될 수 있다. 제2 전극 줄기부(22S)의 경우에도 서브 화소(PXn) 내에서 제1 방향(DR1)으로 연장되어 제1 뱅크(40)의 제1 연장부(41)와 이격되어 배치될 수도 있다.
제1 전극 가지부(21B)는 제1 전극 줄기부(21S)에서 제2 방향(DR2)으로 분지되되, 제2 전극 줄기부(22S)와 이격되도록 배치될 수 있다. 제2 전극 가지부(22B)는 제2 전극 줄기부(22S)에서 제2 방향(DR2)으로 분지되되, 제1 전극 줄기부(21S)와 이격되도록 배치될 수 있다. 또한, 전극 가지부(21B, 22B)들 중 제1 전극 가지부(21B)는 일부분이 제1 뱅크(40)의 제2 연장부(42) 상에 배치되고, 제2 전극 가지부(22B)는 제1 평탄화층(19) 상에 직접 배치될 수 있다. 도면에서는 각 서브 화소(PXn)마다 2개의 제1 전극 가지부(21B)와 하나의 제2 전극 가지부(22B)가 배치된 것이 도시되어 있다. 제1 전극(21)은 제2 전극 가지부(22B)의 외면을 둘러싸는 형상으로 배치될 수 있으나, 이에 제한되지 않는다. 각 서브 화소(PXn)는 각 전극 가지부(21B, 22B)가 더 많은 수로 배치될 수 있다.
제1 전극 줄기부(21S)와 제2 전극 줄기부(22S)는 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)을 통해 각각 제1 도전 패턴(CDP) 및 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 제1 전극 가지부(21B)와 제2 전극 가지부(22B)는 전극 줄기부(21S, 22S)를 통해 각각 전기 신호가 인가될 수 있다.
복수의 발광 소자(30)들은 제1 전극 가지부(21B)와 제2 전극 가지부(22B) 사이에 배치될 수 있고, 복수의 접촉 전극(26, 27)들은 제1 전극 가지부(21B)와 제2 전극 가지부(22B) 상에 배치될 수 있다. 제1 전극 가지부(21B) 상에는 각각 제1 접촉 전극(26)이 배치되고, 제2 전극 가지부(22B) 상에는 제2 접촉 전극(27)이 배치될 수 있다. 그 외 다른 설명은 도 2를 참조하여 설명한 바와 실질적으로 동일하다.
제1 전극 가지부(21B)들은 제1 전극 줄기부(21S)를 통해 동일한 전기 신호가 인가될 수 있으므로, 각 전극 가지부(21B, 22B)들 사이에 배치된 발광 소자(30)들은 서로 병렬 연결을 구성할 수 있다. 본 실시예에 따른 표시 장치(10_4)는 각 서브 화소(PXn)마다 배치되는 발광 소자(30)의 수가 증가하여 단위 화소(PX) 또는 서브 화소(PXn)당 발광량이 증가할 수 있다.
도 21은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 22는 도 21의 XII-XII'선을 따라 자른 단면도이다.
도 21 및 도 22를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 접촉 전극(26_5, 27_5)의 폭이 서로 동일할 수 있고, 제2 전극(22)은 복수의 제2 접촉 전극(27_5)들과 접촉할 수 있다. 또한, 복수의 접촉 전극(26_5, 27_5)들은 각 전극(21, 22)들보다 좁은 폭을 가질 수 있고, 각 전극(21, 22)의 일 측만을 덮도록 배치될 수 있다. 각 접촉 전극(26_5, 27_5)들은 전극(21, 22)들의 제1 절연층(51)이 배치되지 않고 노출된 상면만을 덮도록 배치될 수 있다. 예를 들어, 제1 접촉 전극(26_5)은 발광 소자(30)의 일 단부 및 제1 전극(21)의 상면 일부와 접촉하도록 배치되되, 제1 전극(21)의 제2 전극(22)과 대향하는 일 측만을 덮도록 배치될 수 있다. 제2 접촉 전극(27_5)은 발광 소자(30)의 타 단부 및 제2 전극(22)의 상면 일부와 접촉하도록 배치되되, 제2 전극(22)의 제1 전극(21)과 대향하는 일 측만을 덮도록 배치될 수 있다. 본 실시예는 각 접촉 전극(26_5, 27_5)들의 폭이 다른 점에서 도 2의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
21: 제1 전극 22: 제2 전극
26: 접촉 전극
30: 발광 소자
40: 제1 뱅크 45: 제2 뱅크
51: 제1 절연층 52: 제2 절연층

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 배치되되, 적어도 일부분이 서로 이격 대향하는 제1 뱅크들;
    상기 제1 기판 상에 배치되되, 적어도 일부분이 상기 제1 뱅크 상에 배치된 복수의 제1 전극들;
    상기 제1 기판 상에 배치되되, 상기 제1 전극들 사이에서 상기 제1 전극과 이격되어 배치된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 일 방향으로 측정된 폭이 동일한 표시 장치.
  4. 제3 항에 있어서,
    제1 접촉 전극의 폭은 제2 접촉 전극의 폭보다 작은 표시 장치.
  5. 제2 항에 있어서,
    상기 제1 접촉 전극은 적어도 일부분이 상기 제1 뱅크와 두께 방향으로 중첩하도록 배치된 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 사이에 배치되고, 상기 제1 전극과 상기 제2 전극을 부분적으로 덮는 제1 절연층을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 발광 소자는 상기 제1 절연층 상에 배치된 표시 장치.
  8. 제7 항에 있어서,
    상기 발광 소자의 길이는 상기 제1 전극과 상기 제2 전극 사이의 간격보다 긴 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 배치되고, 적어도 일부분이 상기 발광 소자를 덮는 제2 절연층을 더 포함하는 표시 장치.
  10. 제2 항에 있어서,
    상기 제1 기판과 상기 제2 전극 사이에 배치된 제2 뱅크를 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 뱅크의 높이는 상기 제1 뱅크의 높이보다 작은 표시 장치.
  12. 복수의 발광 영역이 정의된 제1 기판;
    상기 제1 기판 상에서 상기 발광 영역을 둘러싸도록 배치되며, 제1 방향으로 연장된 제1 연장부 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 연장부를 포함하는 제1 뱅크;
    상기 제2 방향으로 연장되며 상기 제2 연장부와 부분적으로 배치된 복수의 외부 전극들;
    상기 외부 전극들 사이에 배치되어 상기 제2 연장부와 비중첩하는 복수의 내부 전극들; 및
    상기 외부 전극과 상기 내부 전극 사이, 또는 상기 복수의 내부 전극들 사이에 배치된 복수의 발광 소자를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 외부 전극들은 상기 제1 뱅크의 상기 제1 연장부와 교차하는 표시 장치.
  14. 제13 항에 있어서,
    상기 내부 전극들은 상기 제1 뱅크의 상기 제1 연장부와 교차하는 표시 장치.
  15. 제13 항에 있어서,
    상기 내부 전극들은 상기 제1 뱅크의 상기 제1 연장부와 이격되어 상기 발광 영역 내에 배치된 표시 장치.
  16. 제12 항에 있어서,
    상기 외부 전극 및 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 내부 전극 및 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  17. 제12 항에 있어서,
    상기 제1 기판 상에서 상기 내부 전극들과 중첩하도록 배치된 복수의 제2 뱅크를 더 포함하는 표시 장치.
  18. 제1 기판;
    상기 제1 기판 상에 배치되고, 제1 방향으로 연장된 제1 연장부 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 연장부를 포함하는 제1 뱅크;
    상기 제2 방향으로 연장되어 상기 제1 뱅크의 상기 제2 연장부와 부분적으로 중첩하며 서로 상기 제1 방향으로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되며 상기 제2 방향으로 연장된 제3 전극;
    상기 제1 전극과 상기 제3 전극 사이에 배치된 제1 발광 소자, 및 상기 제3 전극과 상기 제2 전극 사이에 배치된 제2 발광 소자; 및
    상기 제1 전극과 상기 제1 발광 소자의 일 단부와 접촉하는 제1 접촉 전극, 상기 제2 전극과 상기 제2 발광 소자의 일 단부와 접촉하는 제2 접촉 전극, 상기 제3 전극, 상기 제1 발광 소자의 타 단부 및 상기 제2 발광 소자의 타 단부와 접촉하는 제3 접촉 전극을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 연장부와 부분적으로 중첩하고, 상기 제3 전극은 상기 제1 연장부와 비중첩하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 기판과 상기 제3 전극 사이에 배치되며 상기 제2 방향으로 연장된 제2 뱅크를 더 포함하는 표시 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022084143A (ja) * 2020-11-26 2022-06-07 株式会社ジャパンディスプレイ 表示装置
KR20230121657A (ko) * 2022-02-11 2023-08-21 삼성디스플레이 주식회사 표시 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2959867B1 (fr) * 2010-05-05 2013-08-16 Commissariat Energie Atomique Dispositif microelectronique a portions disjointes de semi-conducteur et procede de realisation d'un tel dispositif
KR101871501B1 (ko) * 2011-07-29 2018-06-27 엘지이노텍 주식회사 발광 소자 패키지 및 이를 구비한 조명 시스템
JP2017220174A (ja) * 2016-06-10 2017-12-14 株式会社ジャパンディスプレイ 表示装置
KR102608419B1 (ko) * 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR102587215B1 (ko) * 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102657126B1 (ko) * 2018-07-20 2024-04-16 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102607727B1 (ko) * 2018-08-01 2023-11-29 삼성디스플레이 주식회사 표시 장치
KR20210035362A (ko) * 2019-09-23 2021-04-01 삼성디스플레이 주식회사 표시 장치
KR102202179B1 (ko) * 2019-12-20 2021-01-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20220003685A (ko) * 2020-07-01 2022-01-11 삼성디스플레이 주식회사 표시 장치
KR20220021947A (ko) * 2020-08-13 2022-02-23 삼성디스플레이 주식회사 표시 장치
KR20220115713A (ko) * 2021-02-09 2022-08-18 삼성디스플레이 주식회사 표시 장치

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