KR102607727B1 - 표시 장치 - Google Patents

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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는, 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 서로 이격되어 배치되는 적어도 하나의 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극이 서로 이격된 공간에 배치되는 적어도 하나의 제1 발광 소자 및 제2 발광 소자; 상기 제1 전극을 부분적으로 덮되, 상기 제1 발광 소자의 제1 단부와 접촉하는 제1 접촉 전극; 상기 제1 접촉 전극과 이격되어 배치되고 상기 제2 전극을 부분적으로 덮되, 상기 제2 발광 소자의 제3 단부와 접촉하는 제2 접촉 전극; 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치되고, 상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제4 단부와 접촉하는 제3 접촉 전극을 포함하되, 상기 제1 전극과 상기 제2 전극이 이격된 간격은 상기 제1 발광 소자 및 상기 제2 발광 소자의 장축의 길이보다 길며, 상기 제1 발광 소자와 상기 제2 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에서 직렬로 연결될 수 있다.

Description

표시 장치 {Display device}
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 무기 발광 다이오드 어레이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
유기 발광 다이오드(OLED)의 경우, 발광 소자의 형광물질로 유기물을 이용하는 것으로, 제조공정이 간단하며 표시 소자가 플렉서블한 특성을 가질 수 있는 장점이 있다. 그러나, 유기물은 고온의 구동환경에 취약하고, 청색 광의 효율이 상대적으로 낮은 것으로 알려져 있다.
반면에, 무기 발광 다이오드의 경우, 형광물질로 무기물 반도체를 이용하여, 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 표시 장치의 발광 소자 배선을 직렬로 구성함으로써, 구동 트랜지스터의 용량을 감축하고, 전압 분배 효율과 도선 저항에 의한 전력 손실이 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는, 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 서로 이격되어 배치되는 적어도 하나의 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극이 서로 이격된 공간에 배치되는 적어도 하나의 제1 발광 소자 및 제2 발광 소자; 상기 제1 전극을 부분적으로 덮되, 상기 제1 발광 소자의 제1 단부와 접촉하는 제1 접촉 전극; 상기 제1 접촉 전극과 이격되어 배치되고 상기 제2 전극을 부분적으로 덮되, 상기 제2 발광 소자의 제3 단부와 접촉하는 제2 접촉 전극; 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치되고, 상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제4 단부와 접촉하는 제3 접촉 전극을 포함하되, 상기 제1 전극과 상기 제2 전극이 이격된 간격은 상기 제1 발광 소자 및 상기 제2 발광 소자의 장축의 길이보다 길며, 상기 제1 발광 소자와 상기 제2 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에서 직렬로 연결된다.
상기 제1 전극 및 상기 제2 전극이 이격된 간격은 상기 제1 발광 소자 및 상기 제2 발광 소자의 장축의 길이의 1배 내지 2배의 범위를 가질 수 있다.
상기 제3 접촉 전극의 폭은 상기 제1 접촉 전극과 상기 제2 접촉 전극이 이격된 간격보다 짧되, 상기 제1 발광 소자 및 상기 제2 발광 소자의 장축의 길이보다 길 수 있다.
상기 적어도 하나의 제1 발광 소자들은 상기 제1 방향으로 이격되어 배치되고, 상기 적어도 하나의 제2 발광 소자들은 상기 제1 방향으로 이격되어 배치될 수 있다.
상기 제1 발광 소자와 상기 제2 발광 소자 중 적어도 일부는 상기 제1 발광 소자의 상기 제2 단부와 상기 제2 발광 소자의 상기 제4 단부가 서로 마주보는 방향으로 배치될 수 있다.
상기 제1 발광 소자 및 상기 제2 발광 소자는 서로 마주보는 방향으로 정렬되되, 상기 제2 방향으로 연장되며 실질적으로 동일한 행에서 정렬될 수 있다.
상기 제1 발광 소자의 상기 제2 단부와 상기 제2 발광 소자의 상기 제4 단부는 상기 제1 방향으로 정렬되되, 상기 제1 발광 소자 및 상기 제2 발광 소자는 상기 제1 방향의 직선상에서 서로 부분적으로 중첩되도록 배치될 수 있다.
상기 제1 발광 소자 및 상기 제2 발광 소자는 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 중 어느 하나는 p형이고 다른 하나는 n형이고, 상기 제1 발광 소자의 상기 제3 접촉 전극과 접촉하는 상기 제2 단부와 상기 제2 발광 소자의 상기 제4 단부는 각각 서로 다른 형의 도전형 반도체층을 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는, 제1 전극; 및 상기 제1 전극과 이격되어 배치되는 제2 전극을 포함하는 제1 도전성 전극층; 상기 제1 전극와 일 단이 전기적으로 연결되는 제1 발광 소자 및 상기 제2 전극과 일 단이 전기적으로 연결되는 제2 발광 소자; 상기 제1 전극 상에 배치되되, 상기 제1 발광 소자의 상기 일 단과 컨택되는 제1 접촉 전극 및 상기 제2 전극 상에 배치되되, 상기 제2 발광 소자의 상기 일 단과 컨택되는 제2 접촉 전극을 포함하는 제2 도전성 전극층; 및 상기 제1 발광 소자의 타 단 및 상기 제2 발광 소자의 타 단과 컨택되는 제3 접촉 전극을 포함하는 제3 도전성 전극층을 포함하되, 상기 제1 도전성 전극층은 상기 제2 도전성 전극층과 컨택되고, 상기 제1 발광 소자 및 상기 제2 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에서 직렬로 연결된다.
상기 제3 도전성 전극층과 컨택되는 상기 제1 발광 소자의 상기 타 단과 상기 제2 발광 소자의 상기 타 단은 서로 마주보는 방향으로 배치될 수 있다.
상기 제1 도전성 전극층의 일부를 덮도록 배치되는 제1 절연층을 더 포함하고, 상기 제1 절연층은 적어도 일부가 상기 제2 도전성 전극층 및 상기 제3 도전성 전극층과 접촉할 수 있다.
상기 제2 도전성 전극층 및 상기 제3 도전성 전극층은 실질적으로 동일한 층에 배치될 수 있다.
상기 제2 도전성 전극층 및 상기 제3 도전성 전극층 사이에 배치되는 제2 절연층을 더 포함할 수 있다.
상기 절연층은 하면의 적어도 일부는 상기 제2 도전성 전극층과 접하고, 상면의 적어도 일부는 제3 도전성 전극층과 접하도록 배치될 수 있다.
상기 절연층은 하면의 적어도 일부는 상기 제3 도전성 전극층과 접하고, 상면의 적어도 일부는 제2 도전성 전극층과 접하도록 배치될 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 박막 트랜지스터에 연결된 제1 전극; 공통 전원 배선에 연결된 제2 전극; 일 단이 상기 제1 전극에 전기적으로 연결되는 적어도 하나의 제1 발광 다이오드; 일 단이 상기 제2 전극에 전기적으로 연결되는 적어도 하나의 제2 발광 다이오드; 상기 제1 전극을 부분적으로 덮되, 상기 제1 발광 다이오드의 상기 일 단과 컨택되는 제1 접촉 전극; 상기 제2 전극을 부분적으로 덮되, 상기 제2 발광 다이오드의 상기 일 단과 컨택되는 제2 접촉 전극; 및 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치되고, 상기 제1 발광 다이오드의 타 단과 상기 제2 발광 다이오드의 타 단에 컨택되는 플로팅 전극을 포함하되, 상기 제1 발광 다이오드와 상기 제2 발광 다이오드는 상기 제1 전극과 상기 제2 전극 사이에서 직렬로 연결된다.
상기 제1 접촉 전극, 상기 제2 접촉 전극 및 상기 플로팅 전극은 제1 방향으로 연장되고, 상기 제1 발광 다이오드 및 상기 제2 발광 다이오드는 길이 방향이 상기 제1 방향과 교차하는 제2 방향을 향하도록 배치될 수 있다.
상기 제1 발광 다이오드 및 상기 제2 발광 다이오드는 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 중 어느 하나는 p형이고 다른 하나는 n형이고, 상기 제1 발광 다이오드의 상기 제1 도전형 반도체층은 상기 제1 전극과 전기적으로 연결되고, 상기 제1 발광 다이오드의 상기 제2 도전형 반도체층은 상기 플로팅 전극과 전기적으로 연결되고, 상기 제2 발광 다이오드의 상기 제1 도전형 반도체층은 상기 플로팅 전극과 전기적으로 연결되고, 상기 제2 발광 다이오드의 상기 제2 도전형 반도체층은 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 제1 전극 및 상기 제2 전극은 서로 이격되도록 배치되고, 상기 제1 전극 및 상기 제2 전극이 이격된 간격은 상기 제1 발광 다이오드 및 상기 제2 발광 다이오드의 장축의 길이의 1배 내지 2배의 범위를 가질 수 있다.
상기 제1 발광 다이오드 및 상기 제2 발광 다이오드는 상기 길이가 3㎛ 내지 6㎛의 범위를 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는, 양 단부가 제1 전극과 제3 접촉 전극에 전기적으로 연결되거나, 제3 접촉 전극과 제2 전극에 전기적으로 연결되는 발광 소자들을 포함할 수 있다. 상기 발광 소자들은 부분적으로 직렬로 연결될 수 있으며, 이에 따라 표시 장치의 구동에 있어서, 전압 분배 효율이나 박막 트랜지스터의 용량 설계, 도선 저항에 따른 손실 등을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 A 부분의 확대도이다.
도 3은 도 1의 표시 장치의 일 화소의 등가 회로도이다.
도 4는 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 5는 도 1의 I-I' 선, II-II' 선 및 III-III' 선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 발광 소자를 나타내는 개략도이다.
도 7 내지 도 21은 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시하는 평면도 및 단면도이다.
도 22는 다른 실시예에 따른 표시 장치의 단면도이다.
도 23 내지 도 27은 도 22의 표시 장치의 제조방법 중 일부를 나타내는 평면도 및 단면도이다.
도 28은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 29 및 도 30은 도 28의 표시 장치의 제조방법 중 일부를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(ements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 단면도이다.
표시 장치(10)는 화소(PX)로 정의되는 영역을 적어도 하나 포함할 수 있다. 복수의 화소(PX)들은 표시 장치(10)의 표시부에 배치되어 각각 특정 파장대의 광을 표시 장치(10)의 외부로 방출할 수 있다. 도 1에서는 3개의 화소(PX1, PX2, PX3)들을 예시적으로 도시하였으나, 표시 장치(10)는 더 많은 수의 화소를 포함할 수 있음은 자명하다. 도면에서는 단면상 일 방향, 예컨대 제1 방향(D1)으로만 배치되는 복수의 화소(PX)들을 도시하고 있으나, 복수의 화소(PX)들은 제1 방향(D1)과 교차하는 방향인 제2 방향(D2)으로도 배치될 수도 있다. 또한, 도 1의 화소(PX)들이 복수개로 분할되어 각각이 하나의 화소(PX)를 구성할 수도 있다. 반드시 도 1과 같이 화소들이 평행하게 제1 방향(D1)으로만 배치되지 않고 수직한 방향(또는, 제2 방향)으로 배치되거나 지그재그형으로 배치되는 등 다양한 구조가 가능하다.
도면에서는 도시하지 않았으나, 표시 장치(10)는 발광 소자(350)가 배치되어 특정 색의 광을 표시하는 발광영역과 발광영역 이외의 영역으로 정의되는 비발광영역을 포함할 수 있다. 비발광영역은 표시 장치(10)의 외부에서 시인되지 않도록 특정 부재들에 의해 커버될 수 있다. 비발광영역에는 발광영역에 배치되는 발광 소자(350)를 구동하기 위한 다양한 부재들이 배치될 수 있다. 일 예로, 비발광영역에는 발광영역으로 전기신호를 인가하기 위한 배선, 회로부, 구동부 등이 배치될 수 있으나, 이에 제한되는 것은 아니다.
복수의 화소(PX)들은 특정 파장대의 광을 방출하는 발광 소자(350)를 하나 이상 포함하여 색을 표시할 수 있다. 발광 소자(350)에서 방출되는 광은 표시 장치(10)의 외부에서 시인될 수 있다. 일 실시예에서, 서로 다른 색을 표시하는 화소(PX)마다 서로 다른 색, 예컨대 각각 적색, 녹색 및 청색을 발광하는 발광 소자(350)를 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 경우에 따라서는 서로 다른 색을 나타내는 화소들이 동일한 색(예컨대 청색)을 발광하는 발광 소자(350)를 포함하고, 발광 경로 상에 파장 변환층이나 컬러 필터를 배치하여 각 화소의 색을 구현할 수도 있다. 다만, 이에 제한되는 것은 아니며, 경우에 따라서는 인접한 화소(PX)들이 같은 색의 광을 방출할 수도 있다.
도 1을 참조하면, 표시 장치(10)는 복수의 전극(310, 320)들과 복수의 발광 소자(350)를 포함할 수 있다. 각 전극(310, 320)들의 적어도 일부는 각 화소(PX) 내에 배치되어, 발광 소자(350)와 전기적으로 연결되고, 발광 소자(350)가 특정 색을 발광하도록 전기신호를 인가할 수 있다.
또한, 각 전극(310, 320)들의 적어도 일부는 발광 소자(350)를 정렬하기 위해, 화소(PX) 내에 전기장을 형성하는 데에 활용될 수 있다. 구체적으로 설명하면, 복수의 화소(PX)들에 서로 다른 색을 발광하는 발광 소자(350)를 정렬시킬 때, 각 화소(PX)별로 서로 다른 발광 소자(350)를 정확하게 정렬시키는 것이 필요하다. 유전영동법을 이용하여 발광 소자(350)를 정렬시킬 때에는, 발광 소자(350)가 포함된 용액을 표시 장치(10)에 도포하고, 이에 교류 전원을 인가하여 전기장을 형성하여 발광 소자(350)에 유전영동힘을 가해 정렬시킬 수 있다.
복수의 전극(310, 320)들은 제1 전극(310)과 제2 전극(320)을 포함할 수 있다. 예시적인 실시예에서, 제1 전극(310)은 각 화소(PX)마다 분리된 화소 전극이고, 제2 전극(320)은 복수의 화소(PX)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(310)과 제2 전극(320) 중 어느 하나는 발광 소자(350)의 애노드 전극이고, 다른 하나는 발광 소자(350)의 캐소드 전극일 수 있다. 다만, 이에 제한되지 않으며, 그 반대일 수도 있다.
제1 전극(310)과 제2 전극(320)은 각각 제1 방향(D1)으로 연장되어 배치되는 전극 줄기부(310S, 320S)와 전극 줄기부(310S, 320S)에서 제1 방향(D1)과 교차하는 방향인 제2 방향(D2)으로 연장되어 분지되는 적어도 하나의 전극 가지부(310B, 320B)를 포함할 수 있다.
구체적으로, 제1 전극(310)은 제1 방향(D1)으로 연장되어 배치되는 제1 전극 줄기부(310S)와 제1 전극 줄기부(310S)에서 분지되되, 제2 방향(D2)으로 연장되는 적어도 하나의 제1 전극 가지부(310B)를 포함할 수 있다. 제1 전극 줄기부(310S)는 도면에서는 도시하지 않았으나 일 단부는 신호인가패드에 연결되고, 타 단부는 제1 방향(D1)으로 연장되되, 각 화소(PX) 사이에서 전기적으로 연결이 분리될 수 있다. 상기 신호인가패드는 표시 장치(10) 또는 외부의 전력원과 연결되어 제1 전극 줄기부(310S)에 전기신호를 인가하거나, 상술한 발광 소자(350)의 정렬시 교류 전원을 인가할 수 있다.
임의의 일 화소의 제1 전극 줄기부(310S)는 동일 행에 속하는(예컨대, 제1 방향(D1)으로 인접한) 이웃하는 화소의 제1 전극 줄기부(310S)와 실질적으로 동일 직선 상에 놓일 수 있다. 다시 말해, 일 화소의 제1 전극 줄기부(310S)는 양 단이 각 화소(PX) 사이에서 이격되어 종지하되, 이웃 화소의 제1 전극 줄기부(310S)는 상기 일 화소의 제1 전극 줄기부(310S)의 연장선에 정렬될 수 있다. 이와 같은 제1 전극 줄기부(310S)의 배치는 제조 과정에서 하나의 연결된 줄기 전극으로 형성되었다가, 발광 소자(350)의 정렬 공정을 수행한 후에 레이저 등을 통해 단선되어 형성된 것일 수 있다. 이에 따라, 각 화소(PX)에 배치되는 제1 전극 줄기부(310S)는 각 제1 전극 가지부(310B)에 서로 다른 전기 신호를 인가할 수 있고, 제1 전극 가지부(310B)는 각각 별개로 구동될 수 있다.
제1 전극 가지부(310B)는 제1 전극 줄기부(310S)의 적어도 일부에서 분지되고, 제2 방향(D2)으로 연장되어 배치되되, 제1 전극 줄기부(310S)에 대향되어 배치되는 제2 전극 줄기부(320S)와 이격된 상태에서 종지될 수 있다. 즉, 제1 전극 가지부(310B)는 일 단부가 제1 전극 줄기부(310S)와 연결되고, 타 단부는 제2 전극 줄기부(320S)와 이격된 상태로 화소(PX) 내에 배치될 수 있다. 제1 전극 가지부(310B)는 각 화소(PX) 마다 전기적으로 분리되는 제1 전극 줄기부(310S)에 연결되어 있기 때문에, 각 화소(PX)별로 서로 다른 전기 신호를 인가받을 수 있다.
또한, 제1 전극 가지부(310B)는 후술하는 제2 전극 가지부(320B)와 이격되어 대향하도록 배치될 수 있다. 도 1에서는 두개의 제1 전극 가지부(310B)가 이격되어 배치되고, 그 사이에 제2 전극 가지부(320B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않으며, 제1 전극 가지부(310B)는 복수개 배치될 수 있다. 이 경우, 복수개의 제1 전극 가지부(310B)는 복수개의 제2 전극 가지부(320B)와 교대로 배치되며, 제1 전극 가지부(310B)와 제2 전극 가지부(320B)가 이격된 사이에는 제3 접촉 전극(363)이 배치될 수 있다.
제2 전극(320)은 제2 방향(D1)으로 연장되어 제1 전극 줄기부(310S)와 이격되어 대향하도록 배치되는 제2 전극 줄기부(320S)와 제2 전극 줄기부(320S)에서 분지되되, 제2 방향(D2)으로 연장되고 제1 전극 가지부(310B)와 이격되어 대향하도록 배치되는 적어도 하나의 제2 전극 가지부(320B)를 포함할 수 있다. 제2 전극 줄기부(320S)도 제1 전극 줄기부(310S)와 같이 일 단부는 신호인가패드에 연결될 수 있다. 다만, 제2 전극 줄기부(320S)는 타 단부가 제1 방향(D1)으로 인접한 복수의 화소(PX)로 연장될 수 있다. 즉, 제2 전극 줄기부(320S)는 각 화소(PX) 사이에서 전기적으로 연결될 수 있다. 이에 따라, 임의의 일 화소 제2 전극 줄기부(320S)는 양 단이 각 화소(PX) 사이에서 이웃 화소의 제2 전극 줄기부(320S)의 일 단에 연결되어 각 화소(PX)에 동일한 전기 신호를 인가할 수 있다.
제2 전극 가지부(320B)는 제2 전극 줄기부(320S)의 적어도 일부에서 분지되고, 제2 방향(D2)으로 연장되어 배치되되, 제1 전극 줄기부(310S)와 이격된 상태에서 종지될 수 있다. 즉, 제2 전극 가지부(320B)는 일 단부가 제2 전극 줄기부(320S)와 연결되고, 타 단부는 제1 전극 줄기부(310S)와 이격된 상태로 화소(PX) 내에 배치될 수 있다. 제2 전극 가지부(320B)는 각 화소(PX) 마다 전기적으로 연결되는 제2 전극 줄기부(320S)에 연결되어 있기 때문에, 각 화소(PX)마다 동일한 전기 신호를 인가받을 수 있다.
또한, 제2 전극 가지부(320B)는 제1 전극 가지부(310B)와 이격되어 대향하도록 배치될 수 있다. 여기서, 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S)는 각 화소(PX)의 중앙을 기준으로 서로 반대방향에서 이격되어 대향하므로, 제1 전극 가지부(310B)와 제2 전극 가지부(320B)는 연장되는 방향이 반대일 수 있다. 다시 말해, 제1 전극 가지부(310B)는 제2 방향(D2)의 일 방향으로 연장되고, 제2 전극 가지부(320B)는 제2 방향(D2)의 타 방향으로 연장되어, 각 가지부의 일 단부는 화소(PX)의 중앙을 기준으로 서로 반대방향에 배치될 수 있다. 다만, 이에 제한되지 않으며, 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S)는 화소(PX)의 중앙을 기준으로 동일한 방향에서 서로 이격되어 배치될 수도 있다. 이 경우, 각 전극 줄기부(310S, 320S)에서 분지되는 제1 전극 가지부(310B)와 제2 전극 가지부(320B)는 동일한 방향으로 연장될 수도 있다.
도 1에서는 하나의 제2 전극 가지부(320B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않으며, 제2 전극 가지부(320B)는 복수개 배치될 수 있다.
제1 전극 가지부(310B)와 제2 전극 가지부(320B) 사이에는 복수의 발광 소자(350)가 정렬될 수 있다. 복수의 발광 소자(350)는 일 단부가 제1 전극 가지부(310B)와 전기적으로 연결되는 적어도 하나의 제1 발광 소자(350a), 일 단부가 제2 전극 가지부(320B)와 전기적으로 연결되는 적어도 하나의 제2 발광 소자(350b)를 포함할 수 있다. 제1 발광 소자(350a)와 제2 발광 소자(350b)의 타 단부는 후술하는 제3 접촉 전극(363)과 전기적으로 연결될 수 있다.
복수의 제1 발광 소자(350a) 및 제2 발광 소자(350b)들은 각각 제2 방향(D2)으로 서로 이격되고, 실질적으로 서로 평행하게 정렬될 수 있다. 또한, 제1 발광 소자(350a)들은 제2 발광 소자(350b)들과 제3 접촉 전극(363)을 기준으로 이격되어 배치될 수 있다.
발광 소자(350)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서는 복수의 발광 소자(350)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(350)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있고, 불균일한 밀집도를 가지되 일 방향으로 배향되어 정렬될 수도 있다.
즉, 임의의 제1 발광 소자(350a)는 다른 제1 발광 소자(350a)와 이격된 간격은 일정하지 않을 수 있으며, 이는 제2 발광 소자(350b)의 경우에도 동일하다. 따라서, 임의의 제1 발광 소자(350a)는 임의의 제2 발광 소자(350b)와 제1 방향(D1)으로 정렬되지 않을 수도 있다. 경우에 따라서는, 제2 방향(D2)으로 정렬되는 제1 발광 소자(350a)들이 이격된 사이에 제2 발광 소자(350b)가 부분적으로 중첩되도록 배치될 수도 있다.
다시 말해, 도면에서는 발광 소자(350)들이 제1 전극 가지부(310B)와 제2 전극 가지부(320B)가 서로 이격된 방향으로 정렬되되, 중첩되지 않도록 서로 이격되어 배치된 것을 도시하고 있으나, 이에 제한되지 않는다. 일부의 발광 소자(350)들은 제1 전극 가지부(310B)와 제2 전극 가지부(320B)가 연장된 방향에서 부분적으로 중첩되되, 이격되어 배치됨으로써 서로 직접적으로 접촉하지 않을 수도 있다.
복수의 제1 발광 소자(350a)들은 일 단부가 각각 제1 전극 가지부(310B)에 전기적으로 연결됨으로써, 서로 병렬로 연결될 수 있다. 복수의 제2 발광 소자(350b)들은 일 단부가 각각 제2 전극 가지부(320B)에 전기적으로 연결됨으로써, 서로 병렬로 연결될 수 있다. 반면에, 제1 발광 소자(350a)의 타 단부와 제2 발광 소자(350b)의 타 단부는 제3 접촉 전극(363)에 컨택됨으로써, 제1 발광 소자(350a)와 제2 발광 소자(350b)는 서로 직렬로 연결될 수 있다.
임의의 제1 발광 소자(350a)가 쇼트(short)되어 병렬로 연결된 다른 제1 발광 소자(350a)들이 발광하지 않더라도, 제1 발광 소자(350a)와 직렬로 연결되고, 서로 병렬로 연결되는 제2 발광 소자(350b)들은 전기 신호를 전달받을 수 있다. 이에 따라, 화소(PX) 내의 임의의 발광 소자(350)가 단선되더라도, 다른 발광 소자(350)들에 의해 화소(PX)의 발광 불량을 방지할 수 있다.
또한, 제1 발광 소자(350a)와 제2 발광 소자(350b)가 전기적으로 직렬로 연결됨으로써, 발광 소자(350)가 병렬 연결을 이루는 경우에 비해 발광 소자(350)에 인가되는 전압이 더 커지기 때문에 전압 분배 효율이 증가할 수 있다. 또한, 직렬로 연결된 발광 소자(350)를 구동하기 위해 필요한 전류량이 감소하여 발광 소자(350)에 전류를 인가하기 위한 구동 트랜지스터의 용량이 감소하고, 전원 배선에 의한 전력 손실을 감소시킬 수 있다. 이에 따라, 표시 장치(10)의 구동에 있어서 전압 효율이나 발광 효율을 향상시킬 수도 있다.
제1 전극 가지부(310B)와 제2 전극 가지부(320B) 사이의 일부 영역과, 각 전극 가지부(310B, 320B) 상에는 적어도 하나의 접촉 전극(360)이 배치될 수 있다.
복수의 접촉 전극(360)은 제2 방향(D2)으로 연장되어 배치되되, 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 접촉 전극(360)은 발광 소자(350)의 적어도 일 단부와 컨택될 수 있으며, 일부 접촉 전극(360)은 제1 전극(310) 또는 제2 전극(320)과 컨택되어 전기 신호를 인가받을 수 있다. 이에 따라, 접촉 전극(360)은 제1 전극(310)과 제2 전극(320)으로부터 전달되는 전기 신호를 발광 소자(350)에 전달할 수 있다.
구체적으로, 접촉 전극(360)은 각 전극 가지부(310B, 320B) 상에서 이들을 부분적으로 덮도록 배치되며, 발광 소자(350)의 일 단부와 접촉되는 제1 접촉 전극(361) 및 제2 접촉 전극(362), 제1 전극 가지부(310B)와 제2 전극 가지부(320B)가 이격된 사이에 배치되며, 발광 소자(350)의 타 단부와 접촉되는 제3 접촉 전극(363)을 포함할 수 있다.
제1 접촉 전극(361)은 제1 전극 가지부(310B) 상에 배치되며, 제1 발광 소자(350a)의 제1 전극(310)과 전기적으로 연결되는 일 단부와 컨택될 수 있다. 제2 접촉 전극(362)은 제2 전극 가지부(320B) 상에 배치되며, 제2 발광 소자(350b)의 제2 전극(320)과 전기적으로 연결되는 일 단부와 컨택될 수 있다. 제3 접촉 전극(363)은 제1 발광 소자(350a)와 제2 발광 소자(350b)의 각 타 단부와 컨택되도록 배치될 수 있다.
몇몇 실시예에서, 제1 전극 가지부(310B) 또는 제2 전극 가지부(320B)와 전기적으로 연결되는 발광 소자(350)의 일 단은 n형 또는 p형으로 도핑된 도전성 물질층이고, 제3 접촉 전극(363)과 컨택되는 발광 소자(350)의 타 단부는 p형 또는 n형 도핑된 도전성 물질층일 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 접촉 전극(361)과 제2 접촉 전극(362)은 각각 제1 전극 가지부(310B)와 제2 전극 가지부(320B) 상에서 이들을 부분적으로 덮도록 배치될 수 있다. 도 1과 같이, 제1 접촉 전극(361)과 제2 접촉 전극(362)은 제2 방향(D2)으로 연장되어 서로 이격되어 대향하도록 배치될 수 있다. 다만, 제1 접촉 전극(361)과 제2 접촉 전극(362)의 일 단부는 각 전극 가지부(310B, 320B)의 일 단부는 일부 노출되도록 종지할 수 있다. 또한, 제1 접촉 전극(361)과 제2 접촉 전극(362)의 타 단부는 각 전극 줄기부(310S, 320S)와 중첩되지 않도록 이격된 상태로 종지할 수 있다. 다만, 이에 제한되는 것은 아니며, 각 전극 가지부(310B, 320B)를 덮을 수도 있다.
제1 접촉 전극(361)과 제2 접촉 전극(362)이 이격된 사이에는 제3 접촉 전극(363)이 배치될 수 있다. 제3 접촉 전극(363)은 제2 방향(D2)으로 연장되고 제1 접촉 전극(361) 및 제2 접촉 전극(362)과 각각 이격되어 배치될 수 있다. 즉, 제3 접촉 전극(363)은 제1 접촉 전극(361) 및 제2 접촉 전극(362)과 평행하게 배치되며, 실질적으로 동일한 형상을 가질 수 있다.
제3 접촉 전극(363)은 제2 방향(D2)으로 연장되되, 제2 방향(D2)의 양 단이 각각 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S)와 이격된 상태로 종지될 수 있다. 즉, 제3 접촉 전극(363)은 전극 줄기부(310S, 320S)와 전기적으로 분리될 수 있다. 일 실시예예서, 제3 접촉 전극(363)은 전극 줄기부(310S, 320S)로부터 직접 전기 신호가 인가되지 않는 플로팅 전극(Floating electrode)일 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 접촉 전극(363)은 제1 접촉 전극(361) 및 제2 접촉 전극(362)과 서로 다른 도전성 전극층을 이룰 수 있다. 일 예로, 제1 전극(310) 및 제2 전극(320)이 배치되는 제1 도전성 전극층(CEL1), 제1 접촉 전극(361) 및 제2 접촉 전극(362)이 배치되는 제2 도전성 전극층(CEL2) 및 제3 접촉 전극(363)이 배치되는 제3 도전성 전극층(CEL3)이 정의되는 경우, 제2 도전성 전극층(CEL2)은 제1 도전성 전극층(CEL1) 상에 배치되며, 부분적으로 서로 컨택될 수 있다. 제3 도전성 전극층(CEL3)은 제2 도전성 전극층(CEL2) 상에 배치되되, 이들 사이에는 서로 전기적으로 절연시키는 절연층(도 5에 도시)이 배치될 수 있다. 다만, 이에 제한되는 것은 아니며, 보다 자세한 설명은 단면도를 참조하여 후술하기로 한다.
한편, 상술한 바와 같이, 발광 소자(350)는 제1 전극 가지부(310B) 및 제2 전극 가지부(320B) 사이에 정렬되며, 양 단부는 접촉 전극(360)들 중 일부와 컨택될 수 있다. 여기서, 발광 소자(350)가 각 전극(310, 320) 및 접촉 전극(360)과 컨택될 수 있도록 제1 전극 가지부(310B)와 제2 전극 가지부(320B)의 배치, 접촉 전극(360), 특히 제3 접촉 전극(363)의 폭 등이 다양하게 달라질 수 있다.
도 2는 도 1의 A 부분의 확대도이다.
도 2를 참조하면, 상술한 바와 같이, 제1 발광 소자(350a)의 일 단부와 제2 발광 소자(350b)의 일 단부는 각각 제1 접촉 전극(361)과 제2 접촉 전극(362)을 통해 제1 전극 가지부(310B)와 제2 전극 가지부(320B)에 전기적으로 연결될 수 있다. 제3 접촉 전극(363)은 제1 발광 소자(350a)와 제2 발광 소자(350b)의 타 단부에 동시에 접촉되도록 배치된다.
여기서, 제1 전극 가지부(310B)와 제2 전극 가지부(320B)의 서로 대향하는 측부간 이격된 간격(l1)은 발광 소자(350)의 장축의 길이(h)보다 길 수 있다. 제1 전극 가지부(310B)와 제2 전극 가지부(320B) 사이에는 제1 발광 소자(350a)와 제2 발광 소자(350b)가 제1 방향(D1)으로 정렬될 수도 있다. 제1 발광 소자(350a)와 제2 발광 소자(350b)가 제1 방향(D1)으로 연장되는 동일한 행에 정렬되는 경우, 제1 발광 소자(350a)와 제2 발광 소자(350b)들이 직접 접촉되지 않도록 일부 이격될 수 있다.
따라서, 제1 전극 가지부(310B)와 제2 전극 가지부(320B)는 서로 대향하는 측부간 이격된 간격(l1)은 발광 소자(350)의 장축의 길이(h)보다 길 수 있으며, 상기 이격된 간격(l1)은 발광 소자(350)의 장축의 길이(h)에 1배 내지 2배의 범위를 가질 수 있다. 일 예로, 발광 소자(350)의 장축의 길이(h)가 3.0㎛ 내지 6.0㎛의 범위를 가지고, 제1 전극 가지부(310B)와 제2 전극 가지부(320B)의 서로 대향하는 측부간 이격된 간격(l1)은 6.0 ㎛ 내지 12.0 ㎛의 범위를 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 제1 접촉 전극(361)의 폭(d1)과 제2 접촉 전극(362)의 폭(d2)은 각각 전극 가지부(310B, 320B)의 폭보다 넓을 수 있다. 이에 따라, 발광 소자(350)의 일 단부가 제1 전극 가지부(310B) 또는 제2 전극 가지부(320B)에 직접 연결되지 않더라도 접촉 전극(360)을 통해 전기적으로 연결될 수 있다. 제3 접촉 전극(363)은 제1 발광 소자(350a)와 제2 발광 소자(350b)의 서로 대향하는 각 단부에서 동시에 접촉될 수 있도록, 일정 폭을 갖도록 배치될 수 있다.
제3 접촉 전극(363)의 폭(d3)은 발광 소자(350)의 장축의 길이(h)보다 길되, 제1 접촉 전극(361)과 제2 접촉 전극(362)이 대향하는 각 측부간 이격된 길이(l2)보다 짧을 수 있다. 제3 접촉 전극(363)의 폭(d3)이 너무 좁을 경우, 제1 발광 소자(350a)와 제2 발광 소자(350b)가 이격되어 배치될 때 어느 하나의 발광 소자(350)의 단부와 접촉되지 않을 수도 있다. 반대로 제3 접촉 전극(363)의 폭(d3)이 너무 클 경우, 제1 접촉 전극(361) 또는 제2 접촉 전극(362)과 직접 접촉될 수도 있다. 이를 방지하기 위해, 제3 접촉 전극(363)의 폭(d3)은 발광 소자(350)의 장축의 길이(h)보다 길되, 제1 접촉 전극(361)과 제2 접촉 전극(362)이 대향하는 각 측부간 이격된 길이(l2)보다 짧을 수 있다.
다만, 경우에 따라서, 제3 접촉 전극(363)의 폭(d3)은 제1 접촉 전극(361)과 제2 접촉 전극(362)이 대향하는 각 측부간 이격된 길이(l2)보다 길 수도 있다. 후술하는 표시 장치(10)의 단면도를 참조하면, 제1 접촉 전극(361)과 제2 접촉 전극(362)은 제2 도전성 전극층(CEL2)을, 제3 접촉 전극(363)은 제3 도전성 전극층(CEL3)을 이룰 수 있는데, 제2 도전성 전극층(CEL2)과 제3 도전성 전극층(CEL3)은 제3 절연층(530)을 사이에 두고 서로 다른 층에 배치될 수 있다. 이 경우, 제3 접촉 전극(363)은 적어도 일부가 제1 접촉 전극(361) 및 제2 접촉 전극(362)과 단면상 중첩되도록 배치될 수도 있다.
한편, 도 1에 도시된 바와 같이, 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S)는 각각 컨택홀, 예컨대 제1 전극 컨택홀(CNTD) 및 제2 전극 컨택홀(CNTS)을 통해 후술하는 박막 트랜지스터(120) 또는 전원 배선(161)과 전기적으로 연결될 수 있다. 도 1에서는 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S) 상의 컨택홀은 각 화소(PX) 별로 배치된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 상술한 바와 같이, 제2 전극 줄기부(320S)의 경우 인접한 화소(PX)로 연장되어 전기적으로 연결될 수 있기 때문에, 몇몇 실시예에서 제2 전극 줄기부(320S)는 하나의 컨택홀을 통해 박막 트랜지스터와 전기적으로 연결될 수 있다.
도 3은 도 1의 표시 장치의 일 화소의 등가 회로도이다. 도면에서는 도시하지 않았으나, 표시 장치(10)는 복수의 화소(PX)를 포함할 수 있다. 도 3에서는 임의의 제i,j 화소(PX(i, j))를 예시하여 설명하기로 한다.
도 3을 참조하면, 표시 장치(10)의 임의의 화소(PX(i,j))는 제i 스캔 라인(SLi), 제j 데이터 라인(DLj), 제1 스위칭 소자(TR1), 제2 스위칭 소자(TR2), 발광 소자(350) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 스위칭 소자(TR1)는 제i 스캔 라인(SLi), 제j 데이터 라인(DLj) 및 제2 스위칭 소자(TR2)와 전기적으로 연결될 수 있다. 예시적인 실시예에서, 제1 스위칭 소자(TR1)와 제2 스위칭 소자(TR2)는 박막 트랜지스터와 같은 삼 단자 소자일 수 있다. 이하에서는, 제1 스위칭 소자(TR1) 및 제2 스위칭 소자(TR2)가 박막 트랜지스터인 것으로 예시하여 설명하기로 한다.
제1 스위칭 소자(TR1)는 제i 스캔 라인(SLi)과 전기적으로 연결되는 제어 전극, 제j 데이터 라인(DLj)과 전기적으로 연결되는 일 전극 및 제2 스위칭 소자(TR2)의 제어 전극과 전기적으로 연결되는 타 전극을 포함할 수 있다.
제2 스위칭 소자(TR2)는 제2 스위칭 소자(TR2)의 타 전극과 전기적으로 연결되는 제어 전극, 제1 구동 전압(VDD)이 제공되는 제1 구동 전압 라인(VDDL)과 전기적으로 연결되는 일 전극 및 발광 소자(350)와 전기적으로 연결되는 타 전극을 포함할 수 있다.
스토리지 커패시터(Cst)는 일 전극이 제1 스위칭 소자(TR1)의 타 전극과 전기적으로 연결될 수 있으며, 타 전극이 제1 구동 전압(VDD)이 제공되는 제1 구동 전압 라인(VDDL)과 전기적으로 연결될 수 있다.
제1 스위칭 소자(TR1)는 제i 스캔 라인(SLi)으로부터 제공받은 스캔 신호(Si) 따라 턴 온 되어, 제j 데이터 라인(DLj)으로부터 제공받은 데이터 신호(Dj)를 스토리지 커패시터(Cst)에 제공할 수 있다. 스토리지 커패시터(Cst)는 제공받은 데이터 신호(Dj)의 전압과 제1 구동 전압(VDD)의 전압 차를 충전할 수 있다. 제2 스위칭 소자(TR2)는 스토리지 커패시터(Cst)에 충전되는 전압에 따라, 발광 소자(350)에 제공되는 구동 전류의 전류량을 제어할 수 있다. 즉, 제1 스위칭 소자(TR1)는 스위칭 트랜지스터일 수 있으며, 제2 스위칭 소자(TR2)는 구동 트랜지스터일 수 있다.
발광 소자(350)는 제1 전극(310)과 연결되는 일 단부는 제2 스위칭 소자(TR2)의 상기 타 전극과 전기적으로 연결될 수 있다. 발광 소자(350)는 제2 스위칭 소자(TR2)의 상기 타 전극을 통해 전류를 인가받을 수 있다. 발광 소자(350)가 제2 전극(320)과 연결되는 타 단부는 제2 구동 전압 라인(VSSL)과 전기적으로 연결되어 제2 구동 전압(VSS)이 인가될 수 있다. 제1 구동 전압(VDD)은 제2 구동 전압(VSS)보다 전압 레벨이 높을 수 있다.
도 3에 도시된 바와 같이, 복수의 발광 소자(350)는 제2 스위칭 소자(TR2)와 제2 구동 전압(VSS)이 제공되는 제2 구동 전압 라인(VSSL) 사이에서 직렬로 연결될 수 있다. 도면에서 도시된 바와 같이 직렬로 연결된 발광 소자(350)의 수는 특별히 제한되지 않으며, 더 많은 수의 발광 소자(350)들이 직렬로 연결될 수 있음은 자명하다. 각 발광 소자(350)를 구동하기 위해 필요한 제1 구동 전압(VDD) 및 제2 구동 전압(VSS)과 발광 소자(350) 간의 전압 분배 효율이 향상될 수 있다. 또한, 발광 소자(350)가 직렬연결됨에 따라 제2 스위칭 소자(TR2)에 흐르는 전류가 감소하기 때문에, 박막 트랜지스터의 용량 설계가 용이해 질 수 있다. 흐르는 전류가 감소하였기 때문에, 전원 배선 또는 제1 구동 전압 라인(VDDL) 및 제2 구동 전압 라인(VSSL)의 전력 손실이 감소할 수 있다.
한편, 도 3에서는 표시 장치(10)가 2개의 스위칭 소자인 제1 스위칭 소자(TR1), 제2 스위칭 소자(TR2)와 하나의 커패시터인 스토리지 커패시터(Cst)를 포함한 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 표시 장치(10)는 더 많은 수의 스위칭 소자를 포함할 수 있다. 이하에서는 도 4를 참조하여 다른 실시예에 따른 표시 장치(10)의 등가 회로도에 대하여 설명하기로 한다.
도 4는 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다. 도 3에서는 임의의 제i,j 화소(PX(i, j))를 예시하여 설명하기로 한다.
도 4를 참조하면 표시 장치(10)의 임의의 제i,j 화소(PX(i, j))는 제i 스캔 라인(SLi), 제i-1 스캔 라인(SLi-1), 제j 데이터 라인(DLj), 제i 발광 제어 라인(Ei), 제1 내지 제7 스위칭 소자(TR1 내지 TR7), 발광 소자(350) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(350)는 제1 전극(310)과 연결되는 일 단부는 제5 스위칭 소자(TR5)의 일 전극과 제7 스위칭 소자(TR7)의 일 전극과 전기적으로 연결될 수 있다. 발광 소자(350)는 제5 스위칭 소자(TR5)와 제7 스위칭 소자(TR7)의 일 전극을 통해 전류를 인가받을 수 있다. 발광 소자(350)가 제2 전극(320)과 연결되는 타 단부는 제2 구동 전압 라인(VSSL)과 전기적으로 연결되어 제2 구동 전압(VSS)이 인가될 수 있다.
제1 스위칭 소자(TR1)의 일 전극은 제1 노드(N1)에 전기적으로 연결되고, 제1 스위칭 소자(TR1)의 타 전극은 제2 노드(N2)에 전기적으로 연결된다. 제1 스위칭 소자(TR1)의 게이트 전극은 제3 노드(N3)를 통해 스토리지 커패시터(Cst)의 일 단과 전기적으로 연결된다. 제1 스위칭 소자(TR1)는 제5 스위칭 소자(TR5)를 경유하여 발광 소자(350)의 일 단부와 전기적으로 연결된다. 제1 스위칭 소자(TR1)는 제2 스위칭 소자(TR2)의 스위칭 동작에 따라 제j 데이터 라인(DLj)의 데이터 신호를 전달받아 발광 소자(350)에 전류를 공급할 수 있다.
제2 스위칭 소자(TR2)의 일 전극은 제j 데이터 라인(DLj)에 전기적으로 연결되고, 제2 스위칭 소자(TR2)의 타 전극은 제1 노드(N1)에 전기적으로 연결된다. 제2 스위칭 소자(TR2) 게이트 전극은 제i 스캔 라인(SLi)에 전기적으로 연결된다. 제2 스위칭 소자(TR2)의 제1 노드(N1)에 전기적으로 연결된 상기 타 전극은 제4 스위칭 소자(TR4)를 통해 제1 구동 전압 라인(VDDL)과 전기적으로 연결된다. 제2 스위칭 소자는 제i 스캔 라인(SLi)의 스캔 신호에 의해 턴 온되어 제j 데이터 라인(DLj)으로 전달된 데이터 신호를 제1 스위칭 소자(TR1)로 전달하는 스위칭 동작을 수행할 수 있다.
제3 스위칭 소자(TR3)의 일 전극은 제2 노드(N2)에 전기적으로 연결되고, 제3 스위칭 소자(TR3)의 타 전극은 제3 노드(N3)에 전기적으로 연결된다. 제3 스위칭 소자(TR3)의 게이트 전극은 제i 스캔 라인(SLi)에 전기적으로 연결된다. 제i 스캔 라인(SLi)에 스캔 신호가 인가되면, 제3 스위칭 소자(TR3)가 턴 온되어 제1 스위칭 소자(TR1)가 다이오드 연결된다.
제4 스위칭 소자(TR4)의 일 전극은 제1 구동 전압 라인(VDDL)에 전기적으로 연결되어 제1 구동 전압(VDD)이 공급된다. 제4 스위칭 소자(TR4)의 타 전극은 제1 노드(N1)에 전기적으로 연결되고, 제4 스위칭 소자(TR4)의 게이트 전극은 제i 발광 제어 라인(Ei)에 전기적으로 연결된다.
제5 스위칭 소자(TR5)의 일 전극은 제2 노드(N2)에 전기적으로 연결되고, 제5 스위칭 소자(TR5)의 타 전극은 발광 소자(350)의 상기 일 단부와 전기적으로 연결된다. 제5 스위칭 소자(TR5)의 게이트 전극은 제i 발광 제어 라인(Ei)에 전기적으로 연결된다. 제4 스위칭 소자(TR4) 및 제5 스위칭 소자(TR5)는 제i 발광 제어 라인(Ei)을 통해 전달 받은 발광 제어 신호에 따라 동시에 턴 온되어 제1 구동 전압(VDD)이 발광 소자(350)에 전달되어 발광 소자(350)에 구동 전류가 흐르게 할 수 있다.
제6 스위칭 소자(TR6)의 일 전극은 제3 노드(N3)에 전기적으로 연결되고 제6 스위칭 소자(TR6)의 타 전극은 초기화 전원(Vinit)이 공급된다. 제6 스위칭 소자(TR6)의 게이트 전극은 제i-1 스캔 라인(SLi-1)에 전기적으로 연결된다. 스캔 신호가 스캔 라인(SL)에 순차적으로 공급되므로, 제i-1 스캔 라인(SLi-1)에 스캔 신호가 공급된 이후에 제i 스캔 라인(SLi)에도 스캔 신호가 공급될 수 있다. 제6 스위칭 소자(TR6)는 제i-1 스캔 라인(SLi-1)을 통해 전달받은 스캔 신호에 따라 턴 온되어, 초기화 전원(Vinit)을 제1 스위칭 소자(TR1)의 게이트 전극에 전달하여, 제1 스위칭 소자(TR1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제7 스위칭 소자(TR7)의 일 전극은 발광 소자(350)의 상기 일 단부와 전기적으로 연결되고, 제7 스위칭 소자(TR7)의 타 전극은 초기화 전원(Vinit)이 공급된다. 제7 스위칭 소자(TR7)의 게이트 전극은 제i-1 스캔 라인(SLi-1)에 전기적으로 연결된다. 제7 스위칭 소자(TR7)는 스캔 신호에 따라 턴 온되어 발광 소자(350)의 일 단부 전극을 초기화 시킬 수 있다.
제1 내지 제7 스위칭 소자(TR1 내지 TR7)은 박막 트랜지스터일 수 있다. 또한, 제1 내지 제7 스위칭 소자(TR1 내지 TR7) 각각에 있어서, 일 전극은 소스 전극이나 드레인 전극 중 어느 하나일 수 있고, 타 전극은 소스 전극 이나 드레인 전극 중 나머지 하나일 수 있다.
스토리지 커패시터(Cst)의 일 단은 제1 구동 전압 라인(VDDL)이 전기적으로 연결되어 제1 구동 전압(VDD)이 공급되고, 타 단은 제3 노드(N3)에 전기적으로 연결될 수 있다.
이하에서는, 도 5를 참조하여, 표시 장치(10)상에 배치되는 복수의 부재들의 보다 구체적인 구조에 대하여 설명한다.
도 5는 도 1의 I-I' 선, II-II' 선 및 III-III' 선을 따라 자른 단면도이다. 도 5는 일 화소(PX)만을 도시하고 있으나, 다른 화소의 경우에도 동일하게 적용될 수 있다. 도 5는 임의의 발광 소자(350)의 일 단부와 타 단부를 가로지르는 단면을 도시한다.
도 1 및 도 5를 참조하면, 표시 장치(10)는 기판(110), 기판(110) 상에 배치된 박막 트랜지스터(120, 140), 박막 트랜지스터(120, 140) 상부에 배치된 전극(310, 320)들과 발광 소자(350)를 포함할 수 있다. 박막 트랜지스터는 제1 박막 트랜지스터(120)와 제2 박막 트랜지스터(140)를 포함할 수 있으며, 이들은 각각 구동 트랜지스터와 스위칭 트랜지스터일 수 있다. 각 박막 트랜지스터(120, 140)는 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 제1 전극(310)은 제1 박막 트랜지스터(120)의 드레인 전극과 전기적으로 연결될 수 있다.
더욱 구체적으로 설명하면, 기판(110)은 절연 기판일 수 있다. 기판(110)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들수 있다. 기판(110)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
기판(110) 상에는 버퍼층(115)이 배치될 수 있다. 버퍼층(115)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(115)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
버퍼층(115) 상에는 반도체층이 배치된다. 반도체층은 제1 박막 트랜지스터(120)의 제1 활성층(126), 제2 박막 트랜지스터(140)의 제2 활성층(146) 및 보조층(163)을 포함할 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다.
반도체층 상에는 제1 게이트 절연층(170)이 배치된다. 제1 게이트 절연층(170)은 반도체층을 덮는다. 제1 게이트 절연층(170)은 박막 트랜지스터의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 게이트 절연층(170) 상에는 제1 도전층이 배치된다. 제1 도전층은 제1 게이트 절연층(170)을 사이에 두고 제1 박막 트랜지스터(120)의 제1 활성층(126) 상에 배치된 제1 게이트 전극(121), 제2 박막 트랜지스터(140)의 제2 활성층(146) 상에 배치된 제2 게이트 전극(141) 및 보조층(163) 상에 배치된 전원 배선(161)을 포함할 수 있다. 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층은 단일막 또는 다층막일 수 있다.
제1 도전층 상에는 제2 게이트 절연층(180)이 배치된다. 제2 게이트 절연층(180)은 층간 절연막일 수 있다. 제2 게이트 절연층(180)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질로 이루어질 수 있다.
제2 게이트 절연층(180) 상에는 제2 도전층이 배치된다. 제2 도전층은 제2 절연층을 사이에 두고 제1 게이트 전극(121) 상에 배치된 커패시터 전극(128)을 포함한다. 커패시터 전극(128)은 제1 게이트 전극(121)과 유지 커패시터를 이룰 수 있다.
제2 도전층은 상술한 제1 도전층과 동일하게 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 도전층 상에는 층간절연층(190)이 배치된다. 층간절연층(190)은 층간 절연막일 수 있다. 더 나아가, 층간절연층(190)은 표면 평탄화 기능을 수행할 수 있다. 층간절연층(190)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
층간절연층(190) 상에는 제3 도전층이 배치된다. 제3 도전층은 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 제1 소스 전극(124), 제2 박막 트랜지스터(140)의 제2 드레인 전극(143)과 제2 소스 전극(144), 및 전원 배선(161) 상부에 배치된 전원 전극(162)을 포함한다.
제1 소스 전극(124) 및 제1 드레인 전극(123)은 각각 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제1 컨택홀(129)을 통해 제1 활성층(126)과 전기적으로 연결될 수 있다. 제2 소스 전극(144) 및 제2 드레인 전극(143)은 각각 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제2 컨택홀(149)을 통해 제2 활성층(146)과 전기적으로 연결될 수 있다. 전원 전극(162)은 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제3 컨택홀(169)을 통해 전원 배선(161)과 전기적으로 연결될 수 있다.
제3 도전층은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제3 도전층 상에는 절연기판층(300)이 배치된다. 절연기판층(300)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질로 이루어질 수 있다. 절연기판층(300)의 표면은 평탄할 수 있다.
절연기판층(300) 상에는 복수의 격벽(410, 420)이 배치될 수 있다. 복수의 격벽(410, 420)은 각 화소(PX) 내에서 서로 이격되어 대향하도록 배치되고, 서로 이격된 격벽(410, 420), 예컨대 제1 격벽(410) 및 제2 격벽(420) 상에는 각각 제1 전극(310)과 제2 전극(320)이 배치될 수 있다. 도 1과 도 5에서는 하나의 화소(PX) 내에 3개의 격벽(410, 420), 구체적으로 2개의 제1 격벽(410)과 하나의 제2 격벽(420)이 배치되어, 각각 이들을 덮도록 제1 전극(310)과 제2 전극(320)이 배치되는 경우를 도시하고 있다. 도 5에서는 이들 중 하나의 제1 격벽(410)과 하나의 제2 격벽(420)의 단면도만을 도시하고 있으며, 이들의 배치 구조는 도 5에서 도시되지 않은 다른 제1 격벽(410)의 경우에도 동일하게 적용될 수 있다.
다만, 이에 제한되지 않으며, 하나의 화소(PX) 내에서 더 많은 수의 격벽(410, 420)이 배치될 수도 있다. 예를 들어, 더 많은 수의 격벽(410, 420)이 배치되어 더 많은 수의 제1 전극(310)과 제2 전극(320)이 배치될 수도 있다. 격벽(410, 420)은 그 위에 제1 전극(310)이 배치되는 적어도 하나의 제1 격벽(410)과, 그 위에 제2 전극(320)이 배치되는 적어도 하나의 제2 격벽(420)을 포함할 수도 있다. 이 경우, 제1 격벽(410)과 제2 격벽(420)은 서로 이격되어 대향하도록 배치되되, 복수의 격벽들이 일 방향으로 서로 교대로 배치될 수 있다. 몇몇 실시예에서, 두개의 제1 격벽(410)이 이격되어 배치되고, 상기 이격된 제1 격벽(410) 사이에 하나의 제2 격벽(420)이 배치될 수도 있다.
또한, 도 5에서는 도시하지 않았으나, 상술한 바와 같이 제1 전극(310)과 제2 전극(320)은 각각 전극 줄기부(310S, 320S)와 전극 가지부(310B, 320B)를 포함할 수 있다. 도 5의 제1 격벽(410)과 제2 격벽(420) 상에는 각각 제1 전극 가지부(310B)와 제2 전극 가지부(320B)가 배치된 것으로 이해될 수 있다.
복수의 격벽(410, 420)은 실질적으로 동일한 물질로 이루어져 하나의 공정에서 형성될 수 있다. 이 경우, 격벽(410, 420)은 하나의 격자형 패턴을 이룰 수도 있다. 격벽(410, 420)은 폴리이미드(PI)를 포함할 수 있다.
한편, 도면에서는 도시하지 않았으나, 복수의 격벽(410, 420)들 중 적어도 일부는 각 화소(PX)의 경계에 배치되어 이들을 서로 구분할 수도 있다. 이러한 격벽들도 상술한 제1 격벽(410) 및 제2 격벽(420)과 함께 실질적으로 격자형 패턴으로 배치될 수 있다. 각 화소(PX)의 경계에 배치되는 격벽(410, 420) 중 적어도 일부는 표시 장치(10)의 전극 라인을 커버하도록 형성될 수도 있다.
복수의 격벽(410, 420)은 절연기판층(300)을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(410, 420)은 발광 소자(350)가 배치된 평면을 기준으로 상부로 돌출될 수 있고, 상기 돌출된 부분은 적어도 일부가 경사를 가질 수 있다. 경사를 가지고 돌출된 구조의 격벽(410, 420)은 그 위에 배치되는 후술하는 반사층(311, 321)이 입사되는 광을 반사시킬 수 있다. 발광 소자(350)에서 반사층(311, 321)으로 향하는 광은 반사되어 표시 장치(10)의 외부 방향, 예를 들어, 격벽(410, 420)의 상부로 전달될 수 있다. 돌출된 구조의 격벽(410, 420)의 형상은 특별히 제한되지 않는다. 도 5에서는 측면이 경사지고, 상면이 평탄하여 모서리가 각진 형태인 것을 도시하고 있으나, 이에 제한되지 않으며 곡선형으로 돌출된 구조일 수도 있다.
복수의 격벽(410, 420) 상에는 반사층(311, 321)이 배치될 수 있다.
제1 반사층(311)은 제1 격벽(410)을 덮으며, 일부는 절연기판층(300)을 관통하는 제4 컨택홀(319_1)을 통해 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결된다. 제2 반사층(321)은 제2 격벽(420)을 덮으며, 일부는 절연기판층(300)을 관통하는 제5 컨택홀(319_2)을 통해 전원 전극(162)과 전기적으로 연결된다.
제1 반사층(311)은 화소(PX) 내에서 제4 컨택홀(319_1)을 통해 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결될 수 있다. 따라서, 제1 박막 트랜지스터(120)는 화소(PX)와 중첩되는 영역에 배치될 수 있다. 도 1에서는 제1 전극 줄기부(310S)상에 배치된 제1 전극 컨택홀(CNTD)을 통해 제1 박막 트랜지스터(120)와 전기적으로 연결되는 것을 도시하고 있다. 즉, 제1 전극 컨택홀(CNTD)은 제4 컨택홀(319_1)일 수 있다.
제2 반사층(321)도 화소(PX) 내에서 제5 컨택홀(319_2)을 통해 전원 전극(162)과 전기적으로 연결될 수 있다. 도 5에서는 일 화소(PX) 내에서 제2 반사층(321)이 제5 컨택홀(319_2)을 통해 연결되는 것을 도시하고 있다. 도 1에서는 제2 전극 줄기부(320S) 상의 복수의 제2 전극 컨택홀(CNTS)을 통해 각 화소(PX)의 제2 전극(320)이 전원 배선(161)과 전기적으로 연결되는 것을 도시하고 있다. 즉, 제2 전극 컨택홀(CNTS)은 제5 컨택홀(319_2)일 수 있다.
상술한 바와 같이, 도 1에서는 제1 전극 컨택홀(CNTD)과 제2 전극 컨택홀(CNTS)은 각각 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S)상에 배치된다. 이에 따라, 도 5는 표시 장치(10)의 단면도상, 제1 전극(310) 및 제2 전극(320)은 제1 전극 가지부(310B)와 제2 전극 가지부(320B)가 배치되는 격벽(410, 420)과 이격된 영역에서 각각 제4 컨택홀(319_1) 및 제5 컨택홀(319_2)을 통해 제1 박막 트랜지스터(120) 또는 전원 배선(161)과 전기적으로 연결되는 것을 도시하고 있다.
다만, 이에 제한되는 것은 아니다. 예를 들어, 도 1에서 제2 전극 컨택홀(CNTS)은 제2 전극 줄기부(320S) 상에서도 다양한 위치에 배치될 수 있고, 경우에 따라서는 제2 전극 가지부(320B) 상에 위치할 수도 있다. 또한, 몇몇 실시예에서는, 제2 반사층(321)은 일 화소(PX) 이외의 영역에서 하나의 제2 전극 컨택홀(CNTS) 또는 제5 컨택홀(319_2)과 연결될 수 있다.
표시 장치(10)의 화소(PX)가 배치된 발광영역 이외의 영역, 예컨대, 화소(PX)의 외측부에는 발광 소자(350)가 배치되지 않는 비발광영역이 존재할 수 있다. 상술한 바와 같이, 각 화소(PX)의 제2 전극(320)들은 서로 제2 전극 줄기부(320S)를 통해 전기적으로 연결되어, 동일한 전기 신호를 인가받을 수 있다.
몇몇 실시예에서 제2 전극(320)의 경우, 표시 장치(10)의 외측부에 위치한 상기 비발광영역에서 제2 전극 줄기부(320S)가 하나의 제2 전극 컨택홀(CNTS)을 통해 전원 전극(162)과 전기적으로 연결될 수 있다. 도 1의 표시 장치(10)와 달리, 제2 전극 줄기부(320S)가 하나의 컨택홀을 통해 전원 전극(162)과 연결되더라고, 제2 전극 줄기부(320S)는 인접한 화소(PX)에 연장되어 배치되고, 전기적으로 연결되어 있기 때문에, 각 화소(PX)의 제2 전극 가지부(320B)에 동일한 전기 신호를 인가할 수도 있다. 표시 장치(10)의 제2 전극(320)의 경우, 전원 전극(162)으로부터 전기신호를 인가받기 위한 컨택홀의 위치는 표시 장치(10)의 구조에 따라 다양할 수도 있다. 이에 제한되지 않는다.
한편, 다시 도 1과 도 5를 참조하면, 반사층(311, 321)은 발광 소자(350)에서 방출되는 광을 반사시키기 위해, 반사율이 높은 물질을 포함할 수 있다. 일 예로, 반사층(311, 321)은 은(Ag), 구리(Cu) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반사층(311) 및 제2 반사층(321) 상에는 각각 제1 전극층(312) 및 제2 전극층(322)이 배치될 수 있다.
제1 전극층(312)은 제1 반사층(311)의 바로 위에 배치된다. 제1 전극층(312)은 제1 반사층(311)과 실질적으로 동일한 패턴을 가질 수 있다. 제2 전극층(322)은 제2 반사층(321)의 바로 위에 배치되되, 제1 전극층(312)과 이격되도록 배치된다. 제2 전극층(322)은 제2 반사층(321)과 실질적으로 동일한 패턴을 가질 수 있다.
일 실시예에서, 전극층(312, 322)은 각각 하부의 반사층(311, 321)을 덮을 수 있다. 즉, 전극층(312, 322)은 반사층(311, 321)보다 크게 형성되어 전극층(312, 322)의 단부 측면을 덮을 수 있다. 그러나, 이에 제한되는 것은 아니다.
제1 전극층(312)과 제2 전극층(322)은 각각 제1 박막 트랜지스터(120) 또는 전원 전극(162)과 연결된 제1 반사층(311)과 제2 반사층(321)으로 전달되는 전기 신호를 후술할 접촉 전극(361, 362)들에 전달할 수 있다. 전극층(312, 322)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 전극층(312, 322)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 반사층(311, 321)과 전극층(312, 322)은 ITO, IZO, ITZO 등과 같은 투명도전층과 은, 구리와 같은 금속층이 각각 한층 이상 적층된 구조를 이룰 수 있다. 일 예로, 반사층(311, 321)과 전극층(312, 322)은 ITO/은(Ag)/ITO의 적층구조를 형성할 수도 있다.
제1 격벽(410) 상에 배치되는 제1 반사층(311)과 제1 전극층(312)은 제1 전극(310)을 이룬다. 제1 전극(310)은 제1 격벽(410)의 양 끝단에서 연장된 영역까지 돌출될 수 있고, 이에 따라 제1 전극(310)은 상기 돌출된 영역에서 절연기판층(300)과 접촉할 수 있다. 제2 격벽(420) 상에 배치되는 제2 반사층(321)과 제2 전극층(322)은 제2 전극(320)을 이룬다. 제2 전극(320)은 제2 격벽(420)의 양 끝단에서 연장된 영역까지 돌출될 수 있고, 이에 따라 제2 전극(320)은 상기 돌출된 영역에서 절연기판층(300)과 접촉할 수 있다.
한편, 제1 전극(310)과 제2 전극(320)의 각 반사층(311, 321) 및 각 전극층(312, 322)은 상술한 바와 같이 제1 도전성 전극층(CEL1)을 형성할 수 있다.
제1 전극(310)과 제2 전극(320)은 각각 제1 격벽(410)과 제2 격벽(420)의 전 영역을 커버하도록 배치될 수 있다. 다만, 상술한 바와 같이, 제1 전극(310)과 제2 전극(320)은 서로 이격되어 대향하도록 배치된다. 각 전극들이 이격된 사이에는 후술할 바와 같이 제1 절연층(510)이 배치되고, 그 상부에 발광 소자(350)가 배치될 수 있다.
또한, 제1 반사층(311)은 제1 박막 트랜지스터(120)로부터 구동 전압을 전달받을 수 있고, 제2 반사층(321)은 전원 배선(161)으로부터 전원 전압을 전달받을 수 있으므로, 제1 전극(310)과 제2 전극(320)은 각각 구동 전압과 전원 전압을 전달받는다. 제1 전극(310)은 제1 박막 트랜지스터(120)와 전기적으로 연결되고, 제2 전극(320)은 전원 배선(161)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(310)과 제2 전극(320) 상에 배치되는 제1 접촉 전극(361) 및 제2 접촉 전극(362)은 상기 구동 전압과 전원 전압을 인가 받을 수 있다. 또한, 제1 전극(310)과 제2 전극(320) 사이에 배치된 제3 접촉 전극(363)을 통해 상기 구동 전압과 전원 전압은 발광 소자(350)로 전달되고, 발광 소자(350)에 소정이 전류가 흐르면서 광을 방출할 수 있다.
제1 전극(310) 및 제2 전극(320) 상에는 이들을 부분적으로 덮는 제1 절연층(510)이 배치된다. 제1 절연층(510)은 제1 전극(310)과 제2 전극(320)의 상면을 대부분 덮도록 배치되되, 제1 전극(310)과 제2 전극(320)의 일부를 노출시킬 수 있다. 또한, 제1 절연층(510)은 제1 전극(310) 및 제2 전극(320) 사이의 공간 내에도 배치될 수 있다. 제1 절연층(510)은 평면상 제1 전극 가지부(310B) 및 제2 전극 가지부(320B) 사이의 공간을 따라 형성된 섬형 또는 선형 형상을 가질 수 있다.
도 5에서는 하나의 제1 전극(310, 예컨대 제1 전극 가지부(310B))과 하나의 제2 전극(320, 예컨대 제2 전극 가지부(320B)) 사이의 이격된 공간에 제1 절연층(510)이 배치된 것을 도시하고 있다. 다만, 상술한 바와 같이 제1 전극(310)과 제2 전극(320)은 복수개일 수 있으므로, 제1 절연층(510)은 하나의 제1 전극(310)과 다른 제2 전극(320) 또는 하나의 제2 전극(320)과 다른 제2 전극(310) 사이에도 배치될 수 있다. 또한, 제1 절연층(510)은 제1 전극(310)과 제2 전극(320)이 서로 대향하는 각 측부의 반대 측부상에서도 이들을 부분적으로 덮도록 배치될 수 있다. 즉, 제1 절연층(510)은 제1 전극(310)과 제2 전극(320)의 중심부를 노출시키도록 배치될 수 있다.
제1 절연층(510) 상에는 발광 소자(350)가 배치된다. 제1 절연층(510)은 발광 소자(350)와 절연기판층(300) 사이에 배치될 수 있다. 제1 절연층(510)의 하면은 절연기판층(300)에 접촉하고, 제1 절연층(510)의 상면에 발광 소자(350)가 배치될 수 있다. 그리고 제1 절연층(510)은 양 측면에서 각 전극(310, 320)과 접촉하여, 이들을 전기적으로 상호 절연시킬 수 있다.
제1 절연층(510)은 각 전극(310, 320) 상의 일부 영역, 예컨대, 제1 전극(310)과 제2 전극(320)이 대향하는 방향으로 돌출된 영역 중 일부와 중첩될 수 있다. 또한, 격벽(410, 420)의 경사진 측면 및 평탄한 상면과 각 전극(310, 320)이 중첩되는 영역에도 제1 절연층(510)이 배치될 수 있다.
일 예로, 제1 절연층(510)은 제1 전극(310)과 제2 전극(320)이 서로 대향하는 방향으로 돌출된 각 단부를 덮을 수 있다. 1 절연층(510)은 절연기판층(300)과 하면의 일부가 접촉할 수 있고, 각 전극(310, 320)과 하면의 일부 및 측면이 접촉할 수 있다. 이에 따라, 제1 절연층(510)은 각 전극(310, 320)과 중첩된 영역을 보호함과 동시에, 이들을 전기적으로 상호 절연시킬 수 있다. 또한, 발광 소자(350)의 제1 도전형 반도체층(351) 및 제2 도전형 반도체층(352)이 다른 기재와 직접 접촉하는 것을 방지하여 발광 소자(350)의 손상을 방지할 수 있다.
다만, 이에 제한되지 않으며, 몇몇 실시예에서는 제1 절연층(510)이 제1 전극(310)과 제2 전극(320) 상의 영역 중에서 격벽(410, 420)의 경사진 측면과 중첩되는 영역에만 배치될 수도 있다. 이 경우, 제1 절연층(510)의 하면은 격벽(410, 420)의 경사진 측면에서 종지하고, 격벽(410, 420)의 경사진 측면 중 일부 상에 배치되는 각 전극(310, 320)은 노출되어 접촉 전극(360)과 컨택될 수 있다.
또한, 제1 절연층(510)은 발광 소자(350)의 양 단부는 노출되도록 배치될 수 있다. 이에 따라, 접촉 전극(360)은 상기 각 전극(310, 320)의 노출된 상부면과 발광 소자(350)의 양 단부와 접촉될 수 있고, 접촉 전극(360)은 제1 전극(310)과 제2 전극(320)으로 인가되는 전기 신호를 발광 소자(350)로 전달할 수 있다.
발광 소자(350)는 제1 전극(310)과 제2 전극(320) 사이에 적어도 하나 배치될 수 있다. 도 5에서는 단면상 제1 전극(310)과 제2 전극(320) 사이에 두개의 발광 소자(350)가 배치된 것을 도시하고 있으나, 도 1과 같이 평면상 다른 방향(예컨대, 제2 방향(D2))으로 복수의 발광 소자(350)들이 배치될 수 있음은 자명하다.
구체적으로, 발광 소자(350)는 일 단부가 제1 전극(310)과 전기적으로 연결되는 적어도 하나의 제1 발광 소자(350a)와 일 단부가 제2 전극(320)과 전기적으로 연결되는 적어도 하나의 제2 발광 소자(350b)를 포함할 수 있다. 제1 발광 소자(350a)는 일 단부가 제1 전극(310)과 연결되고 타 단부는 제3 접촉 전극(363)과 접촉될 수 있고, 제2 발광 소자(350b)는 일 단부가 제2 전극(320)과 연결되고 타 단부는 제3 접촉 전극(363)과 접촉될 수 있다. 상술한 바와 같이, 제1 발광 소자(350a)와 제2 발광 소자(350b)는 서로 직렬 연결을 이룰 수 있다.
복수의 제1 발광 소자(350a) 및 제2 발광 소자(350b)는 각각의 발광 소자들이 병렬 연결을 이루되, 제1 발광 소자(350a)와 제2 발광 소자(350b) 상호간에는 직렬로 연결될 수 있다. 제1 발광 소자(350a) 중 임의의 발광 소자가 쇼트(short)되어 다른 제1 발광 소자(350a)들이 발광하지 않더라도, 직렬로 연결된 복수의 제2 발광 소자(350b)들이 서로 병렬로 연결되어 동시에 발광할 수 있다. 따라서, 하나의 화소(PX) 내의 복수의 발광 소자(350)들은 직렬 또는 병렬로 연결됨으로써, 임의의 발광 소자(350)가 쇼트되어도 화소(PX) 불량을 방지할 수 있다.
한편, 도 1에서는 각 화소(PX) 내에 동일한 색의 광을 방출하는 발광 소자(350)만이 배치된 경우를 예시하고 있다. 다만, 이에 제한되지 않고 상술한 바와 같이 서로 다른 색의 광을 방출하는 발광 소자(350)들이 하나의 화소(PX) 내에 함께 배치될 수도 있다.
상술한 바와 같이, 제1 전극(310)과 제2 전극(320) 사이의 간격은 발광 소자(350)의 장축의 길이(h) 보다 길되, 상기 길이(h)의 두배 이하일 수 있다. 그에 따라 제1 전극(310)과 제2 전극(320) 사이의 제3 접촉 전극(363)에서 발광 소자(350)와의 전기적 접촉이 원활하게 이루어질 수 있다.
발광 소자(350)는 발광 다이오드(Light Emitting diode)일 수 있다. 발광 소자(350)는 그 크기가 대체로 나노 단위인 나노 구조물일 수 있다. 발광 소자(350)는 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(350)가 무기 발광 다이오드일 경우, 서로 대향하는 두 전극들 사이에 무기 결정 구조를 갖는 발광 물질을 배치하고 발광 물질에 특정 방향으로 전계를 형성하면, 무기 발광 다이오드가 특정 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
몇몇 실시예에서 발광 소자(350)는 제1 도전형 반도체층(351), 활성물질층(353), 제2 도전형 반도체층(352) 및 전극 물질층(357)이 적층된 구조를 가질 수 있다. 발광 소자(350)의 상기 적층순서는 절연기판층(300)에 수평한 방향으로 제1 도전형 반도체층(351), 활성물질층(353), 제2 도전형 반도체층(352) 및 전극 물질층(357)이 배치될 수 있다. 다시 말해, 상기 복수의 층들이 적층된, 발광 소자(350)는 절연기판층(300)과 수평한 가로방향으로 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(350)는 제1 전극(310)과 제2 전극(320) 사이에서 상술한 적층 방향이 반대가 되도록 정렬될 수도 있다.
제2 절연층(520)은 발광 소자(350) 상의 적어도 일부 영역과 중첩되도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(350)를 보호함과 동시에 제1 전극(310)과 제2 전극(320) 사이에서 발광 소자(350)를 고정시키는 기능을 수행할 수도 있다.
도 5에서는 제2 절연층(520)이 단면도상 발광 소자(350)의 상부면에만 배치된 것을 도시하고 있으나, 제2 절연층(520)은 발광 소자(350)의 외면을 감싸도록 배치될 수 있다. 즉, 제1 절연층(510)과 같이 제2 절연층(520)은 평면상 제1 전극 가지부(310B)와 제2 전극 가지부(320B) 사이의 공간을 따라 제2 방향(D2)으로 연장되어 섬형 또는 선형의 형상을 갖도록 배치될 수 있다.
또한, 도면에서는 도시하지 않았으나, 제2 절연층(520)의 재료 중 일부는 발광 소자(350)의 하면과 제1 절연층(510)이 접하는 영역에도 배치될 수 있다. 이는 표시 장치(10)의 제조 시, 제1 절연층(510) 상에 발광 소자(350)가 정렬되고 그 위에 제2 절연층(520)이 배치될 때 형성된 것일 수도 있다. 발광 소자(350)의 하면과 접하는 제1 절연층(510)에 일부 공극이 형성되면, 제2 절연층(520)이 형성될 때 상기 공극으로 제2 절연층(520)의 재료 중 일부가 침투하여 형성된 것일 수 있다.
제2 절연층(520)은 발광 소자(350)의 양 측면이 노출되도록 배치된다. 즉, 단면상 발광 소자(350)의 상부면에 배치된 제2 절연층(520)은 일 축방향으로 측정된 길이가 발광 소자(350)보다 짧아서, 제2 절연층(520)은 발광 소자(350)의 상기 양 측면보다 내측으로 함몰될 수 있다. 이에 따라, 제1 절연층(510), 발광 소자(350) 및 제2 절연층(520)은 측면이 계단식으로 적층될 수 있다. 이 경우 후술하는 접촉 전극(361, 362, 363)은 발광 소자(350)의 양 단부 측면과 원활하게 접촉이 이루어질 수 있다. 다만, 이에 제한되지 않으며, 제2 절연층(520)의 길이와 발광 소자(350)의 길이가 일치하여 양 측부들이 정렬될 수 있다.
한편, 제2 절연층(520)은 제1 절연층(510)을 덮도록 배치된 뒤 일부 영역, 예컨대, 발광 소자(350)가 접촉 전극(360)과 컨택되도록 노출되는 영역에서 패터닝되어 형성된 것일 수 있다. 제2 절연층(520)을 패터닝하는 단계는 통상적인 건식 식각 또는 습식 식각을 통해 수행할 수 있다. 여기서, 제1 절연층(510)이 패터닝되지 않도록 하기 위해, 제1 절연층(510)과 제2 절연층(520)은 서로 다른 식각 선택비를 갖는 재료를 포함할 수 있다. 다시 말해, 제2 절연층(520)을 패터닝할 때, 제1 절연층(510)은 에칭 스토퍼(etching stopper)의 기능을 수행할 수도 있다.
이에 따라 제2 절연층(520)이 발광 소자(350)의 외면을 덮고, 발광 소자(350)의 양 단부는 노출되도록 패터닝 하더라도, 제1 절연층(510)은 재료가 손상되지 않는다. 특히, 발광 소자(350)와 접촉 전극(360)이 컨택되는 발광 소자(350)의 양 단부에서 제1 절연층(510)과 발광 소자(350)는 매끄러운 접촉면을 형성할 수 있다. 발광 소자(350)와 컨택되는 접촉 전극(360)이 형성될 때, 발광 소자(350)의 하면과 접촉하는 제1 절연층(510)에서 패터닝에 의한 공극이 형성되지 않기 때문에, 접촉 전극(360)이 상기 공극에 의해 재료가 단선되는 문제를 방지할 수 있다.
제2 절연층(520) 상에는 제1 전극(310) 상에 배치되고, 제2 절연층(520)의 적어도 일부와 중첩되는 제1 접촉 전극(361), 제2 전극(320) 상에 배치되고, 제2 절연층(520)의 적어도 일부와 중첩되는 제2 접촉 전극(362), 제1 접촉 전극(361) 및 제2 접촉 전극(362) 사이에 제3 접촉 전극(363)이 배치될 수 있다.
제1 접촉 전극(361)과 제2 접촉 전극(362)은 각각 제1 전극(310)과 제2 전극(320)의 상부면에 배치될 수 있다. 구체적으로, 제1 접촉 전극(361)과 제2 접촉 전극(362)은 제1 절연층(510)이 패터닝되어 제1 전극(310)과 제2 전극(320)의 일부가 노출되는 영역에서 각각 제1 전극층(312) 및 제2 전극층(322)과 접촉할 수 있다. 제1 접촉 전극(361)과 제2 접촉 전극(362)은 발광 소자(350)의 일 단부 측면, 예컨대 제1 도전형 반도체층(351), 제2 도전형 반도체층(352) 또는 전극 물질층(357)에 각각 접촉될 수 있다. 이에 따라, 제1 접촉 전극(361) 및 제2 접촉 전극(362)은 제1 전극층(312) 및 제2 전극층(322)에 인가된 전기 신호를 발광 소자(350)에 전달할 수 있다.
제1 접촉 전극(361)은 제1 전극(310) 상에서 이를 부분적으로 커버하도록 배치되되, 부분적으로 발광 소자(350), 제1 절연층(510) 및 제2 절연층(520)과 접촉할 수 있다. 제1 접촉 전극(361)의 제3 접촉 전극(363)이 배치된 방향의 일 단부는 제2 절연층(520) 상에 배치된다. 제2 접촉 전극(362)은 제2 전극(320) 상에서 이를 부분적으로 커버하도록 배치되되, 부분적으로 발광 소자(350), 제1 절연층(510) 및 제2 절연층(520)과 접촉할 수 있다. 제2 접촉 전극(362)의 제3 접촉 전극(363)이 배치된 방향의 일 단부는 제2 절연층(520) 상에 배치된다.
도 1에 도시된 바와 같이, 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S) 상에 배치되는 제1 전극 컨택홀(CNTD)과 제2 전극 컨택홀(CNTS) 상에는 제1 접촉 전극(361) 또는 제2 접촉 전극(362)이 배치되지 않는다. 즉, 도 5에서도 제1 접촉 전극(361)과 제2 접촉 전극(362)은 각각 제1 전극 컨택홀(CNTD)과 제2 전극 컨택홀(CNTS)이 배치된 영역과 중첩되지 않을 수 있다. 다만, 이에 제한되는 것은 아니며, 경우에 따라서 제1 접촉 전극(361) 및 제2 접촉 전극(362) 일부는 각각 제1 전극(310)과 제2 전극(320) 상에서 제1 전극 컨택홀(CNTD) 또는 제2 전극 컨택홀(CNTS)과 중첩되는 영역에 배치될 수도 있다.
제3 접촉 전극(363)은 발광 소자(350)가 제1 접촉 전극(361) 또는 제2 접촉 전극(362)과 접촉하지 않는 타 단부 측면과 접촉할 수 있다. 제3 접촉 전극(363)은 제1 절연층(510), 제2 절연층(520) 및 제3 절연층(530)과 부분적으로 접촉할 수 있다. 제3 접촉 전극(363)의 양 단부는 각각 제3 절연층(530) 상에 배치되어 제1 접촉 전극(361) 및 제2 접촉 전극(362)과 전기적으로 절연될 수 있다.
제1 접촉 전극(361) 및 제2 접촉 전극(362)은 제2 절연층(520) 또는 제3 절연층(530) 상에서 제3 접촉 전극(363)과 서로 이격되어 배치될 수 있다. 즉, 제1 접촉 전극(361) 및 제2 접촉 전극(362)과 제3 접촉 전극(363)은 단면상 수직한 방향으로 제3 절연층(530)을 사이에 두고 부분적으로 중첩되도록 적층될 수 있다.
제1 접촉 전극(361) 및 제2 접촉 전극(362)이 이루는 제2 도전성 전극층(CEL2)은 제1 도전성 전극층(CEL1)상에서 부분적으로 컨택되며 배치되고, 제2 도전성 전극층(CEL2) 상에는 제3 절연층(530)이 배치되고, 제3 접촉 전극(363)이 이루는 제3 도전성 전극층(CEL3)은 제3 절연층(530) 상에 배치될 수 있다. 제3 절연층(530)은 제2 도전성 전극층(CEL2)과 제3 도전성 전극층(CEL3)을 전기적으로 절연시킬 수 있다. 다만, 이에 제한되는 것은 아니며 경우에 따라서는 제2 도전성 전극층(CEL2)과 제3 도전성 전극층(CEL3)의 적층 순서는 반대일 수 있다. 또한, 다른 실시예에서는 제3 절연층(530)이 생략되고, 제2 도전성 전극층(CEL2)과 제3 도전성 전극층(CEL3)이 실질적으로 동일한 평면에 배치될 수도 있다. 이에 대한 자세한 설명은 다른 실시예들이 참조된다.
한편, 제1 접촉 전극(361)과 제2 접촉 전극(362)은 제1 박막 트랜지스터(120)와 전원 배선(161)에서 서로 다른 전원을 인가받을 수 있다. 일 예로, 제1 접촉 전극(361)은 제1 박막 트랜지스터(120)에서 제1 전극(310)으로 인가되는 구동 전압을, 제2 접촉 전극(362)은 전원 배선(161)에서 제2 전극(320)으로 인가되는 공통 전원 전압을 인가 받을 수 있다. 다만, 이에 제한되는 것은 아니다.
발광 소자(350)는 일 단부가 제1 접촉 전극(361) 또는 제2 접촉 전극(362)과 컨택되고, 타 단부가 제3 접촉 전극(363)과 컨택될 수 있다. 상술한 바와 같이, 발광 소자(350)는 제1 발광 소자(350a)와 제2 발광 소자(350b)를 포함할 수 있으며, 제1 발광 소자(350a)와 제2 발광 소자(350b)는 각각 제1 접촉 전극(361)과 제2 접촉 전극(362)으로부터 서로 다른 전기 신호를 인가 받을 수 있다. 다만, 제1 발광 소자(350a)와 제2 발광 소자(350b)의 타 단부는 제3 접촉 전극(363)에 동시에 컨택됨으로써, 제1 발광 소자(350a)와 제2 발광 소자(350b)는 서로 직렬로 연결되어 상기 서로 다른 전기 신호가 전달될 수 있다.
접촉 전극(361, 362, 363)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 접촉 전극(361, 362, 363)은 전극층(312, 322)과 동일한 물질을 포함할 수 있다. 접촉 전극(361, 362, 363)은 전극층(312, 322)에 컨택될 수 있도록, 전극층(312, 322) 상에서 실질적으로 동일한 패턴으로 배치될 수 있다. 일 예로, 제1 전극층(312)에 컨택되는 제1 접촉 전극(361)과 제2 전극층(322)에 컨택되는 제2 접촉 전극(362)은 제1 전극층(312) 및 제2 전극층(322)으로부터 인가되는 전기 신호를 전달받아 발광 소자(350)로 전달할 수 있다.
제3 절연층(530)은 제1 접촉 전극(361)과 제2 접촉 전극(362)의 상부에 배치되어, 제1 접촉 전극(361) 및 제2 접촉 전극(362)을 제3 접촉 전극(363)과 전기적으로 상호 절연시킬 수 있다. 제3 절연층(530)은 제1 접촉 전극(361)과 제2 접촉 전극(362)을 덮도록 배치되되, 발광 소자(350)가 제3 접촉 전극(363)과 컨택될 수 있도록 발광 소자(350)의 일부 영역에는 중첩되지 않도록 배치될 수 있다. 제3 절연층(530)은 제2 절연층(520)의 상부면에서 제1 접촉 전극(361), 제2 접촉 전극(362) 및 제2 절연층(520)과 부분적으로 접촉할 수 있다. 제3 절연층(530)은 제2 절연층(520)의 상부면에서 제1 접촉 전극(361)과 제2 접촉 전극(362)의 일 단부를 커버하도록 배치될 수 있다. 이에 따라 제3 절연층(530)은 제1 접촉 전극(361) 및 제2 접촉 전극(362)을 보호함과 동시에, 제3 접촉 전극(363)과 전기적으로 절연시킬 수 있다.
제3 절연층(530)의 제3 접촉 전극(363)이 배치된 방향의 일 단부는 제2 절연층(520)의 일 측면과 정렬될 수 있다.
패시베이션층(550)은 제3 절연층(530) 및 제3 접촉 전극(363)의 상부에 형성되어, 외부 환경에 대하여 절연기판층(300) 상에 배치되는 부재들을 보호하는 기능을 할 수 있다. 제1 접촉 전극(361), 제2 접촉 전극(362) 및 제3 접촉 전극(363)이 노출될 경우, 전극 손상에 의해 접촉 전극 재료의 단선 문제가 발생할 수 있기 때문에, 패시베이션층(550)으로 이들을 커버할 수 있다. 즉, 패시베이션층(550)은 제1 전극(310), 제2 전극(320), 발광 소자(350) 등을 커버하도록 배치될 수 있다. 또한, 상술한 바와 같이, 제3 절연층(530)이 생략되는 경우, 패시베이션층(550)은 제1 접촉 전극(361), 제2 접촉 전극(362)과 제3 접촉 전극(363)의 상부에 형성될 수 있다. 이 경우, 패시베이션층(550)은 제1 접촉 전극(361), 제2 접촉 전극(362)과 제3 접촉 전극(363)을 전기적으로 상호 절연시킬 수도 있다.
상술한 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550) 각각은 무기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 물질을 포함할 수 있다. 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)은 동일한 물질로 이루어질 수도 있지만, 서로 다른 물질로 이루어질 수도 있다. 기타, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)에 절연성을 부여하는 다양한 물질이 적용가능하다.
한편, 제1 절연층(510)과 제2 절연층(520)은 상술한 바와 같이, 서로 다른 식각 선택비를 가질 수 있다. 일 예로, 제1 절연층(510)이 실리콘산화물(SiOx)을 포함하는 경우, 제2 절연층(520)은 실리콘질화물(SiNx)을 포함할 수 있다. 다른 예로, 제1 절연층(510)이 실리콘질화물(SiNx)을 포함하는 경우에는, 제2 절연층(520)은 실리콘산화물(SiOx)을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
이상과 같이, 일 실시예에 따른 표시 장치(10)는 제1 전극(310)과 제2 전극(320)을 포함하고, 제1 전극(310)과 제2 전극(320) 사이에 배치되되, 제3 접촉 전극(363)에 의해 전기적으로 연결되는 제1 발광 소자(350a) 및 제2 발광 소자(350b)를 포함할 수 있다. 제1 발광 소자(350a)와 제2 발광 소자(350b)는 각각 제1 전극(310) 및 제2 전극(320)으로부터 서로 다른 전기 신호를 인가 받되, 제3 접촉 전극(363)에 동시에 컨택되어 서로 직렬로 연결될 수 있다. 이에 따라, 표시 장치(10)는 일 화소(PX) 내의 임의의 발광 소자(350)가 쇼트되더라도, 화소(PX)의 발광 불량을 방지할 수 있다.
한편, 발광 소자(350)는 기판상에서 에픽택셜(Epitaxial) 성장법에 의해 제조될 수 있다. 기판상에 반도체층을 형성하기 위한 시드 결정(Seed crystal)층을 형성하고, 원하는 반도체 재료를 증착시켜 성장시킬 수 있다. 이하, 도 6을 참조하여 다양한 실시예들에 따른 발광 소자(350)의 구조에 대하여 상세히 설명하기로 한다.
도 6은 일 실시예들에 따른 발광 소자의 개략도이다.
도 6을 참조하면, 발광 소자(350)는 복수의 도전형 반도체층(351, 352) 및 상기 복수의 도전형 반도체층(351, 352) 사이에 배치되는 활성물질층(353), 전극 물질층(357) 및 절연성 물질층(358)을 포함할 수 있다. 제1 전극(310) 및 제2 전극(320)으로부터 인가되는 전기 신호는 복수의 도전형 반도체층(351, 352)을 통해 활성물질층(353)으로 전달되어 광을 방출할 수 있다.
구체적으로, 발광 소자(350)는 제1 도전형 반도체층(351), 제2 도전형 반도체층(352), 제1 도전형 반도체층(351)과 제2 도전형 반도체층(352) 사이에 배치되는 활성물질층(353), 제2 도전형 반도체층(352) 상에 배치되는 전극 물질층(357) 및 절연성 물질층(358)을 포함할 수 있다. 도 6의 발광 소자(350)는 제1 도전형 반도체층(351), 활성물질층(353), 제2 도전형 반도체층(352) 및 전극 물질층(357)이 길이방향으로 순차적으로 적층된 구조를 도시하고 있으나, 이에 제한되지 않는다. 전극 물질층(357)은 생략될 수 있고, 몇몇 실시예에서는 제1 도전형 반도체층(351) 및 제2 도전형 반도체층(352)의 양 측면 중 적어도 어느 하나에 배치될 수도 있다. 이하에서는, 도 6의 발광 소자(350)를 예시하여 설명하기로 한다.
제1 도전형 반도체층(351)은 n형 반도체층일 수 있다. 일 예로, 발광 소자(350)가 청색 파장대의 광을 방출하는 경우, 제1 도전형 반도체층(351)은 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, n형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 도전형 반도체층(351)은 제1 도전성 도펀트가 도핑될 수 있으며, 일 예로 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다. 제1 도전형 반도체층(351)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 도전형 반도체층(352)은 p형 반도체층일 수 있다. 일 예로, 발광 소자(350)가 청색 파장대의 광을 방출하는 경우, 제2 도전형 반도체층(352)은 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, p형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 도전형 반도체층(352)은 제2 도전성 도펀트가 도핑될 수 있으며, 일 예로 제2 도전성 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 제2 도전형 반도체층(352)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
활성물질층(353)은 제1 도전형 반도체층(351) 및 제2 도전형 반도체층(352) 사이에 배치되며, 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성물질층(353)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)와 우물층(Well layer)가 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성물질층(353)은 제1 도전형 반도체층(351) 및 제2 도전형 반도체층(352)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성물질층(353)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlInGaN 등의 물질을 포함할 수 있으며, 특히, 활성물질층(353)이 다중 양자 우물 구조로, 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlInGaN, 우물층은 GaN 또는 AlGaN 등과 같은 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 활성물질층(353)은 밴드갭(Band gap) 에너지가 큰 종류 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 이에 따라, 활성물질층(353)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성물질층(353)의 길이는 0.05㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
활성물질층(353)에서 방출되는 광은 발광 소자(350)의 길이방향 외부면 뿐만 아니다, 양 측면으로 방출될 수 있다. 즉, 활성물질층(353)에서 방출되는 광은 일 방향으로 방향성이 제한되지 않는다.
전극 물질층(357)은 오믹(ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극 물질층(357)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극 물질층(357)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au) 및 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 전극 물질층(357)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연성 물질층(358)은 발광 소자(350)의 외부에 형성되어 발광 소자(350)를 보호할 수 있다. 일 예로, 절연성 물질층(358)은 발광 소자(350)의 측면부를 둘러싸도록 형성되어, 발광 소자(350)의 길이방향의 양 단부, 예를 들어 제1 도전형 반도체층(351) 및 제2 도전형 반도체층(352)이 배치된 양 단부에는 형성되지 않을 수 있다. 다만, 이에 제한되지는 않는다. 절연성 물질층(358)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 활성물질층(353)이 제1 전극(310) 또는 제2 전극(320)과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연성 물질층(358)은 활성물질층(353)을 포함하여 발광 소자(350)의 외부면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
절연성 물질층(358)은 길이방향으로 연장되어 제1 도전형 반도체층(351)부터 전극 물질층(357)까지 커버할 수 있도록 형성될 수 있다. 다만, 이에 제한되지 않고 절연성 물질층(358)은 제1 도전형 반도체층(351), 활성물질층(353) 및 제2 도전형 반도체층(352)만 커버하거나, 전극 물질층(357) 외면의 일부만 커버하여 전극 물질층(357)의 일부 외면이 노출될 수도 있다.
또한, 몇몇 실시예에서, 절연성 물질층(358)은 용액내에서 다른 절연성 물질층(358)과 응집되지 않고 분산되도록 표면처리될 수 있다. 후술하는 발광 소자(350)의 정렬시, 용액 내의 발광 소자(350)가 분산된 상태를 유지하여 제1 전극(310)과 제2 전극(320) 사이에 독립적으로 정렬될 수 있다. 일 예로, 절연성 물질층(358)은 표면이 소수성 또는 친수성 처리되어 상기 용액 내에서 상호 분산된 상태를 유지할 수 있다.
절연성 물질층(358)의 두께는 0.5 ㎛ 내지 1.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(350)는 원통형일 수 있다. 다만, 발광 소자(350)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다양한 형태를 가질 수 있다. 발광 소자(350)는 길이가 1㎛ 내지 10㎛ 또는 2㎛ 내지 5㎛의 범위를 가질 수 있으며, 바람직하게는 4㎛ 내외의 길이를 가질 수 있다. 또한, 발광 소자(350)의 직경은 410, 420nm 내지 700nm의 범위를 가질 수 있으며, 바람직하게는 500nm 내외의 두께를 가질 수 있다.
이하에서는, 도 7 내지 21을 참조하여 일 실시예에 따른 표시 장치(10)의 제조방법에 대하여 설명한다.
도 7 내지 도 21은 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시하는 평면도 및 단면도이다. 이하에서는, 도 1의 표시 장치(10)를 제조하는 순서를 평면도로 도시하고, 각 평면도에서 복수의 부재들이 적층되는 순서를 단면도로 도시하여 설명하기로 한다. 즉, 이하에서 도시되는 단면도들은 이에 대응하는 평면도의 단면상 구조가 형성되는 순서를 도시하는 것으로 이해될 수 있다.
한편, 이하의 단면도들에서는 도 5의 제4 컨택홀(319_1)과 제5 컨택홀(319_2)을 통해 각 전극(310, 320)들이 제1 박막 트랜지스터(120) 또는 전원 배선(161)과 전기적으로 연결된 도면을 생략하여 도시하기로 한다. 즉, 각 전극(310, 320)과 발광 소자(350), 접촉 전극(360) 및 복수의 절연층들이 적층되는 순서에 대하여 상세히 설명하기로 한다.
먼저, 도 7 내지 도 9를 참조하면, 절연기판층(300) 상에 복수의 전극(310, 320)들을 형성한다. 복수의 전극(310, 320)을 형성하는 단계는 통상적인 마스크 공정을 수행하여 금속 또는 유기물 등을 패터닝함으로써 형성할 수 있다.
도 1을 참조하여 상술한 바와 같이, 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S)는 제1 방향(D1)으로 연장되되 서로 이격되어 대향하도록 배치된다. 도 1에서는 제1 전극 줄기부(310S)가 이웃하는 화소(PX) 사이에서 전기적으로 분리되어 이격된 상태를 도시하였으나, 도 7에서는 제1 전극 줄기부(310S)도 일 단부가 인접한 복수의 화소(PX)로 연장될 수 있다. 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S)의 일 단부는 신호인가패드(PAD)와 연결되어 후술하는 발광 소자(350)의 정렬시 교류 전원이 인가될 수 있다.
제1 전극 가지부(310B)와 제2 전극 가지부(320B)는 각각 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S)에서 분지되어 제2 방향(D2)으로 연장된다. 상술한 바와 같이, 제1 전극 가지부(310B)와 제2 전극 가지부(320B)는 서로 반대방향으로 연장되되, 각각 제2 전극 줄기부(320S)와 제1 전극 줄기부(310S)에서 이격된 상태로 종지된다.
즉, 도 7의 제1 전극(310)과 제2 전극(320)은 도 1의 제1 전극(310) 및 제2 전극(320)에 비해 제1 전극 줄기부(310S)가 이웃하는 화소(PX)로 연장되어 각 화소(PX)의 제1 전극 줄기부(310S)와 전기적으로 연결된 것을 제외하고는 동일하다. 이에 대한 자세한 설명은 생략하기도 한다.
도 8 및 도 9는 도 7에 도시된 복수의 전극(310, 320)이 형성되는 순서를 도시하는 단면도들이다.
도 8를 참조하면, 절연기판층(300) 상에 제1 격벽(410) 및 제2 격벽(420)이 서로 이격되어 배치되고, 각각 이들을 덮도록 제1 전극(310) 및 제2 전극(320)이 배치된다. 상술한 바와 같이, 상기의 부재들은 통상적인 마스크 공정을 수행하여, 금속 또는 유기물 등을 패터닝함으로써 형성될 수 있다. 이하의 단면도에서도 각 부재들이 형성되는 과정에 대하여는 생략하여 설명하기로 한다. 제1 전극(310)과 제2 전극(320)은 제1 도전성 전극층(CEL1)을 이룰 수 있다.
도 9를 참조하면, 제1 전극(310)과 제2 전극(320)을 커버하도록 배치되는 제1 절연물층(511)을 형성한다. 제1 절연물층(511)은 후술하는 단계에서 패터닝되어 도 5의 제1 절연층(510)을 형성할 수 있다. 제1 절연물층(511)은 도 7에서는 도시하지 않았으나 제1 전극 가지부(310B) 및 제2 전극 가지부(320B)를 덮도록 배치될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서는 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S)를 덮을 수도 있다.
다음으로, 도 10 내지 도 12를 참조하면, 제1 전극 가지부(310B)와 제2 전극 가지부(320B) 사이에 발광 소자(350)를 정렬한다. 발광 소자(350)는 일 단부가 제1 전극 가지부(310B)와 전기적으로 연결되는 제1 발광 소자(350a), 일 단부가 제2 전극 가지부(320B)와 전기적으로 연결되는 제2 발광 소자(350b)를 포함할 수 있다. 복수의 발광 소자(350)는 유전영동(Dielectrophoresis, DEP)법을 이용하여 정렬시킬 수 있다.
도 11 및 도 12는 도 10에 도시된 발광 소자(350)를 정렬하는 순서를 도시하는 단면도들이다.
먼저, 도 11을 참조하면, 제1 전극(310, 또는 제1 전극 가지부(310B))과 제2 전극(320, 또는 제2 전극 가지부(320B)) 사이에 발광 소자(350)를 포함하는 용액을 도포한다. 상기 용액은 잉크 또는 페이스트 등의 제형을 가질 수 있으며, 아세톤, 물, 알코올 및 톨루엔 중 어느 하나 일 수 있다. 다만, 이에 제한되지 않으며, 상온 또는 열에 의해 기화될 수 있는 물질인 경우 특별히 제한되지 않는다.
다음으로, 제1 전극(310) 및 제2 전극(320)에 교류 전원을 인가하고, 제1 전극(310)과 제2 전극(320) 사이에 전기장(E)에 의한 커패시턴스를 형성한다. 상기 커패시턴스가 형성되면, 불균일한 전기장(E) 하에서 발광 소자(350)에 쌍 극성이 유도되고, 발광 소자(350)는 유전영동힘(Dielectrophoresis Force, DEP Force)에 의해 힘을 받게 된다. 이에 따라, 발광 소자(350)는 유전영동힘에 의해 제1 전극(310)과 제2 전극(320) 사이에 정렬될 수 있다. 일 예로, 발광 소자(350)의 일 단부는 제1 전극(310)과 연결되고, 타 단부는 제2 전극(320)과 연결될 수 있다.
상기 커패시턴스에 의해 발광 소자(350)에 인가되는 유전영동힘은 발광 소자(350)가 각 전극들(310, 320) 사이에서 일정한 방향성을 갖도록 할 수 있다. 예를 들어, 발광 소자(350)의 제1 도전형 반도체층(351)은 제1 전극 가지부(310B) 또는 제2 전극 가지부(320B)의 측면에서 연결되고, 제2 도전형 반도체층(352)은 제2 전극 가지부(320B) 또는 제1 전극 가지부(310B)의 측면에서 연결될 수도 있다. 다만, 이에 제한되는 것은 아니며, 발광 소자(350)는 각 전극들(310, 320) 사이에서 임의의 방향으로 정렬될 수도 있다.
다음으로, 도 12를 참조하면, 제1 절연물층(511)과 발광 소자(350)를 커버하도록 제2 절연물층(521)을 형성한다. 제2 절연물층(521)은 단면상 발광 소자(350)의 상면에 배치되나, 실질적으로 발광 소자(350)의 외면을 커버할 수 있다. 이에 따라, 발광 소자(350)는 제1 전극(310)과 제2 전극(320) 사이에서 고정될 수 있다. 또한, 상술한 바와 같이, 제2 절연물층(521)은 제1 절연물층(511)과 다른 식각 선택비를 갖는 재료를 포함할 수 있다. 제2 절연물층(521)은 후술하는 단계에 의해 패터닝되어 제2 절연층(520)을 형성할 수 있는데, 여기서 제1 절연물층(511)은 에칭스토퍼의 기능을 수행하여 제2 절연물층(521)만 선택적으로 패터닝될 수 있다.
또한, 도 10에서는 도시하지 않았으나, 제2 절연물층(521)은 제1 절연물층(511)과 같이 제1 전극 가지부(310B) 및 제2 전극 가지부(320B)를 덮도록 배치될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서는 제1 전극 줄기부(310S)와 제2 전극 줄기부(320S)를 덮을 수도 있다.
상술한 바와 같이, 발광 소자(350)들이 정렬된 형태는 도면에서 도시된 형태에 제한되지 않는다. 발광 소자(350)들은 도면과 같이 서로 이격되어 배치될 수 있고, 몇몇의 발광 소자(350)들은 일 방향으로 부분적으로 중첩되되, 서로 이격되어 배치될 수도 있다.
다음으로, 도 13 내지 도 17을 참조하면, 제1 전극 가지부(310B) 및 제2 전극 가지부(320B) 상에 각각 제1 접촉 전극(361) 및 제2 접촉 전극(362)을 형성하여, 발광 소자(350)의 일 단부와 접촉시킨다. 제1 발광 소자(350a)는 일 단부가 제1 접촉 전극(361)과 접촉하고, 제2 발광 소자(350b)는 일 단부가 제2 접촉 전극(362)과 접촉할 수 있다.
도 14 내지 도 17은 제1 발광 소자(350a)와 제2 발광 소자(350b)의 일 단부와 접촉하는 제1 접촉 전극(361) 및 제2 접촉 전극(362)이 형성되는 순서를 개략적으로 도시하는 단면도들이다.
먼저, 도 14를 참조하면, 제1 전극(310)과 제2 전극(320) 상의 제1 절연물층(511)이 부분적으로 노출되고, 제1 발광 소자(350a) 및 제2 발광 소자(350b)의 일 단부가 노출되도록 제2 절연물층(521)을 패터닝한다. 제2 절연물층(521)은 제1 절연물층(511)과 다른 식각 선택비를 갖는 재료를 포함하므로, 제2 절연물층(521)만을 선택적으로 패터닝할 수 있다. 이에 따라, 제1 발광 소자(350a)와 제2 발광 소자(350b)의 일 단부들을 노출시킬 때, 제1 발광 소자(350a)와 제2 발광 소자(350b)의 하면과 제1 절연물층(511)이 접하는 접촉면은 각 전극(310, 320) 방향으로 수평하게 연장되어, 매끄러운 접촉을 유지할 수 있다.
다음으로, 도 15를 참조하면, 제1 전극(310)과 제2 전극(320)의 일부가 노출되도록 제1 절연물층(511)을 패터닝한다. 도 15에서는 제1 절연물층(511) 중 제1 전극(310) 및 제2 전극(320)의 상부면과 접촉하는 영역이 패터닝된 것을 도시하고 있다. 다만, 이에 제한되는 것은 아니며 제1 절연물층(511)이 제1 전극(310) 및 제2 전극(320)의 경사진 측면과 접촉하는 영역도 패터닝 될 수 있다. 여기서, 제1 절연물층(511)은 일부 영역이 노출됨에 따라 제1 절연층(510)을 형성할 수 있다.
다음으로 도 16을 참조하면, 제1 발광 소자(350a)의 일 단부 측면과 컨택되는 제1 접촉 전극(361)과, 제2 발광 소자(350b)의 일 단부 측면과 컨택되는 제2 접촉 전극(362)을 형성한다. 제1 접촉 전극(361)은 제1 전극(310), 제1 절연물층(511) 및 제2 절연물층(521)의 일부를 덮도록 배치되고, 도 15에서 노출된 제1 전극(310)과도 컨택될 수 있다. 제2 접촉 전극(362)은 제2 전극(320), 제1 절연물층(511) 및 제2 절연물층(521)의 일부를 덮도록 배치되고, 도 15에서 노출된 제2 전극(320)과도 컨택될 수 있다.
상술한 바와 같이, 제1 발광 소자(350a)와 제2 발광 소자(350b)의 하면과 제1 절연물층(511)이 접하는 접촉면은 각 전극(310, 320) 방향으로 수평하게 연장될 수 있으므로, 각 발광 소자(350a, 350b)의 일 단부 측면과 컨택되는 제1 접촉 전극(361) 및 제2 접촉 전극(362)은 전극 재료가 원활하게 연결될 수 있다. 제1 접촉 전극(361) 및 제2 접촉 전극(362)은 제1 도전성 전극층(CEL1) 상에 배치되어 제2 도전성 전극층(CEL2)을 이룰 수 있다.
다음으로, 도 17을 참조하면, 제2 도전성 전극층(CEL2)과 제2 절연물층(521)을 덮도록 배치되는 제3 절연물층(531)을 형성한다. 제3 절연물층(531)은 후술하는 공정에서 패터닝되어 제3 절연층(530)을 형성할 수 있다. 제3 절연물층(531)은 제1 접촉 전극(361)과 제2 접촉 전극(362)을 보호하고, 제3 접촉 전극(363)과 이들을 전기적으로 절연시킬 수 있다. 제3 절연물층(531)은 제2 절연물층(521)과 동시에 패터닝될 수 있도록 동일한 식각 선택비를 갖는 재료를 포함할 수 있으나, 이에 제한되지 않는다.
다음으로, 도 18 내지 도 20을 참조하면, 제1 접촉 전극(361)과 제2 접촉 전극(362) 사이에 배치되는 제3 접촉 전극(363)을 형성한다. 제3 접촉 전극(363)은 제1 발광 소자(350a) 및 제2 발광 소자(350b)의 각 타 단부와 동시에 컨택될 수 있다.
도 19 및 도 20은 제3 접촉 전극(363)이 형성되는 순서를 개략적으로 도시하는 단면도들이다.
먼저, 도 19를 참조하면, 제1 발광 소자(350a)와 제2 발광 소자(350b)가 대향하는 각 단부들과, 이들 사이에 배치된 제1 절연층(510)이 노출되도록 제2 절연물층(521)과 제3 절연물층(531)을 패터닝한다. 여기서, 제2 절연물층(521)과 제3 절연물층(531)은 일부가 패터닝됨에 따라 각각 제2 절연층(520)과 제3 절연층(530)을 형성할 수 있다. 제2 절연물층(521)과 제3 절연물층(531)은 하나의 공정 내에서 동시에 패터닝될 수 있고, 제2 절연층(520)과 제3 절연층(530)은 일 단부가 서로 정렬될 수 있다.
다음으로, 도 20을 참조하면, 제1 발광 소자(350a)의 타 단부 측면 및 제2 발광 소자(350b)의 타 단부 측면에 동시에 컨택되는 제3 접촉 전극(363)을 형성한다. 제3 접촉 전극(363)은 제1 절연층(510), 제3 절연층(530)의 일부를 덮도록 배치되고, 도 19에서 도출된 제1 발광 소자(350a) 및 제2 발광 소자(350b)가 대향하는 각 단부의 측면들과 컨택될 수 있다.
상술한 바와 같이, 제1 발광 소자(350a)와 제2 발광 소자(350b)의 하면과 제1 절연층(510)이 접하는 접촉면은 각 전극(310, 320) 방향의 반대 방향으로도 수평하게 연장될 수 있으므로, 각 발광 소자(350a, 350b)의 대향하는 각 단부 측면과 컨택되는 제3 접촉 전극(363)은 전극 재료가 원활하게 연결될 수 있다. 제3 접촉 전극(363)은 제3 절연층(530) 상에 배치되어, 제3 도전성 전극층(CEL3)을 이룰 수 있다. 제3 도전성 전극층(CEL3)은 제2 도전성 전극층(CEL2) 상에 배치된다.
도면에서는 도시하지 않았으나, 제3 도전성 전극층(CEL3) 상에는 절연기판층(300)상에 배치되는 복수의 부재들을 덮도록 패시베이션층(550)이 배치된다. 패시베이션층(550)의 구조나 배치에 관한 설명은 상술한 바와 동일하다.
마지막으로 도 21을 참조하면, 절단부(CB)를 따라 제1 전극 줄기부(310S)를 전기적으로 분리하여 도 1의 표시 장치(10)를 제조할 수 있다. 제1 전극 줄기부(310S)를 전기적으로 분리하는 방법은 특별히 제한되지 않는다. 일 예로, 레이저를 이용하여 절단부(CB)에 위치한 제1 전극(310)을 단선시킬 수 있다. 이에 따라, 제1 전극 줄기부(310S)는 이웃하는 화소(PX) 간에 전기적으로 분리되어 이격된 상태로 배치될 수 있다.
또한, 제1 전극 줄기부(310S) 상의 제1 전극 컨택홀(CNTD) 및 제2 전극 줄기부(320S) 상의 제2 전극 컨택홀(CNTS)을 통해 제1 전극(310)과 제2 전극(320)은 상술한 제1 박막 트랜지스터(120) 및 전원 전극(162)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(310)과 제2 전극(320) 사이에는 구동 전압과 전원 전압에 의한 전류가 흐를 수 있다. 제1 전극(310)과 제2 전극(320) 사이에 배치된 제1 발광 소자(350a)와 제2 발광 소자(350b)는 직렬로 연결될 수 있다.
이상에서 설명한 바와 같이, 일 실시예에 따른 표시 장치(10)는 제1 전극 가지부(310B)와 제2 전극 가지부(320B) 사이에 제3 접촉 전극(363)을 배치하여, 각 전극들 사이에 배치된 발광 소자(350)의 정렬이 직렬로 연결될 수 있다. 이에 따라, 표시 장치(10)의 구동에 있어서, 전압 분배 효율이나 박막 트랜지스터의 용량 설계, 도선 저항에 따른 손실 등을 개선할 수 있다.
이하에서는, 표시 장치(10)의 다른 실시예에 대하여 설명한다.
제1 접촉 전극(361) 및 제2 접촉 전극(362)이 배치되는 제2 도전성 전극층(CEL2)과 제3 접촉 전극(363)이 배치되는 제3 도전성 전극층(CEL3)의 배치는 도 1의 표시 장치(10)에 제한되지 않는다. 일 예로, 제3 도전성 전극층(CEL3)은 제2 도전성 전극층(CEL2)보다 단면상 하부에 배치될 수도 있고, 제2 도전성 전극층(CEL2)과 제3 도전성 전극층(CEL3)은 실질적으로 동일한 층에 배치될 수도 있다. 이하에서는 또 다른 실시예에 따른 표시 장치(10)에 대하여 설명한다.
도 22는 또 다른 실시예예 따른 표시 장치의 단면도이고, 도 23 내지 도 26은 도 22의 표시 장치의 제조방법 중 일부를 개략적으로 도시하는 단면도이다.
도 22를 참조하면, 표시 장치(10_1)는 제3 도전성 전극층(CEL3_1)이 제2 도전성 전극층(CEL2_1) 보다 단면상 하부에 배치될 수 있다. 다시 말해, 도 22의 표시 장치(10_1)는 제3 접촉 전극(363_1)이 제1 접촉 전극(361_1) 및 제2 접촉 전극(362_1)보다 하부에 배치될 수 있다. 이에 따라, 제3 절연층(530_1)은 제3 접촉 전극(363_1)을 덮도록 배치되며, 제3 절연층(530_1) 상에 제1 접촉 전극(361_1) 및 제2 접촉 전극(362_1)이 배치될 수 있다.
다만, 제3 접촉 전극(363_1)은 제1 도전성 전극층(CEL1_1)인 제1 전극(310) 및 제2 전극(320)과 컨택되지 않는다. 제1 도전성 전극층(CEL1_1)은 제2 도전성 전극층(CEL2_1)과 컨택된다. 이러한 제2 도전성 전극층(CEL2_1)과 제3 도전성 전극층(CEL3_1)의 배치는 표시 장치(10_1)의 제조 시, 제3 도전성 전극층(CEL3_1)이 제2 도전성 전극층(CEL2_1)보다 먼저 배치됨으로써 형성될 수 있다.
먼저, 도 23을 참조하면, 도 12에서 제1 발광 소자(350a)와 제2 발광 소자(350b)가 서로 대향하는 각 단부가 노출되도록 제2 절연물층(521_1)을 패터닝한다. 도 1의 표시 장치(10)와 달리, 제3 도전성 전극층(CEL3_1)이 먼저 배치되도록 제2 절연물층(521_1)의 패터닝 순서가 달라질 수 있다.
다음으로, 도 24를 참조하면, 제1 발광 소자(350a)와 제2 발광 소자(350b)의 노출된 상기 각 단부의 측면과 컨택되고, 제2 절연물층(521_1)의 일부와 접하도록 제3 접촉 전극(363_1)을 형성한다. 제3 접촉 전극(363_1)은 제3 도전성 전극층(CEL3_1)을 이룰 수 있다.
다음으로, 도 25를 참조하면, 제3 접촉 전극(363_1)과 제2 절연물층(521_1)을 덮도록 제3 절연물층(531_1)을 형성한다. 제3 절연물층(531_1)은 제3 도전성 전극층(CEL3_1)과 제2 도전성 전극층(CEL2_1)을 전기적으로 절연시킬 수 있다.
다음으로, 도 26 및 27을 참조하면, 제1 발광 소자(350a)와 제2 발광 소자(350b)의 각 전극(310, 320) 방향의 일 단부가 노출되도록 제2 절연물층(521_1)과 제3 절연물층(531_1)을 패터닝하고, 제1 전극(310)과 제2 전극(320)의 일부가 노출되도록 제1 절연물층(511_1)의 일부를 패터닝한 후 제1 접촉 전극(361_1) 및 제2 접촉 전극(362_1)을 형성한다. 여기서, 제1 접촉 전극(361_1)과 제2 접촉 전극(362_1)은 제2 도전성 전극층(CEL2_1)을 형성하고, 제1 도전성 전극층(CEL1_1)과 컨택될 수 있다.
도 1과 달리, 도 22의 표시 장치(10_1)는 단면상 제3 도전성 전극층(CEL3_1), 제3 절연층(530_1) 및 제2 도전성 전극층(CEL2_1)이 적층될 수 있다. 다만, 상술한 바와 같이, 제1 도전성 전극층(CEL1_1)은 제2 도전성 전극층(CEL2_1)과만 컨택될 수 있으며, 제3 도전성 전극층(CEL3_1)은 각 전극(310, 320)으로부터 직접 전기 신호가 인가되지 않는 플로팅 전극일 수 있다.
또한, 상술한 바와 같이, 제2 도전성 전극층(CEL2)과 제3 도전성 전극층(CEL3)은 실질적으로 동일한 층에 배치될 수도 있다.
도 28은 또 다른 실시예에 따른 표시 장치의 단면도이고, 도 29 및 도 30는 도 28의 표시 장치의 제조방법 중 일부를 개략적으로 도시하는 단면도이다.
도 28을 참조하면, 표시 장치(10_2)는 제3 도전성 전극층(CEL3_2)이 제2 도전성 전극층(CEL2_2)과 실질적으로 동일한 층에 배치될 수 있다. 이 경우, 제3 절연층(530)은 생략될 수 있다. 이러한 제2 도전성 전극층(CEL2_2)과 제3 도전성 전극층(CEL3_2)의 배치는 표시 장치(10_2)의 제조 시, 제3 도전성 전극층(CEL3_2)과 제2 도전성 전극층(CEL2_2)이 동시에 배치됨으로써 형성될 수 있다.
먼저, 도 29를 참조하면, 도 12에서, 제1 발광 소자(350a)와 제2 발광 소자(350b)의 양 단부가 동시에 노출되도록 제2 절연물층(521)을 패터닝하여 제2 절연층(520_2)을 형성한다. 도 1의 표시 장치(10)와 달리, 제3 도전성 전극층(CEL3_2)과 제2 도전성 전극층(CEL2_2)이 동시에 배치되도록 제1 전극(310), 제2 전극(320) 및 이들 사이의 영역에서 제2 절연물층(521)을 함께 패터닝할 수 있다. 제1 절연물층(511)의 경우에도, 제2 절연층(520_2)이 형성된 후, 제1 전극(310)과 제2 전극(320)의 일부가 노출되도록 패터닝되어 제1 절연층(510_2)을 형성할 수 있다.
다음으로, 도 30을 참조하면, 제1 접촉 전극(361_2), 제2 접촉 전극(362_2) 및 제3 접촉 전극(363_2)이 하나의 공정에 동시에 배치될 수 있다. 이에 따라, 제2 도전성 전극층(CEL2_2)과 제3 도전성 전극층(CEL3_2)은 실질적으로 동일한 층에 배치될 수 있다. 다만, 제1 접촉 전극(361_2) 및 제2 접촉 전극(362_2)은 각각 제3 접촉 전극(363_2)과 제2 절연층(520_2) 상에서 이격되도록 배치되고, 상기 이격된 영역에는 도 28과 같이 패시베이션층(550)이 배치될 수 있다. 패시베이션층(550)은 제1 접촉 전극(361_2), 제2 접촉 전극(362_2) 및 제3 접촉 전극(363_2)을 보호하면서, 이들을 전기적으로 절연시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
310: 제1 전극 320: 제2 전극
310S: 제1 전극 줄기부 310B: 제1 전극 가지부
320S: 제2 전극 줄기부 320B: 제2 전극 가지부
350: 발광 소자
361: 제1 접촉 전극 362: 제2 접촉 전극 363: 제3 접촉 전극
410: 제1 격벽 420: 제2 격벽
510: 제1 절연층 520: 제2 절연층 530: 제3 절연층
550: 패시베이션층
CEL: 도전성 전극층

Claims (20)

  1. 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 서로 이격되어 배치되는 적어도 하나의 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 전극 및 상기 제2 전극이 서로 이격된 공간에 배치되는 적어도 하나의 제1 발광 소자 및 제2 발광 소자;
    상기 제1 전극을 부분적으로 덮되, 상기 제1 발광 소자의 제1 단부와 접촉하는 제1 접촉 전극;
    상기 제1 접촉 전극과 이격되어 배치되고 상기 제2 전극을 부분적으로 덮되, 상기 제2 발광 소자의 제3 단부와 접촉하는 제2 접촉 전극;
    상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치되고, 상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제4 단부와 접촉하는 제3 접촉 전극을 포함하되,
    상기 제1 전극과 상기 제2 전극이 이격된 간격은 상기 제1 발광 소자 및 상기 제2 발광 소자의 장축의 길이보다 길며,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 상기 제1 절연층 상에 배치되고,
    상기 제1 발광 소자와 상기 제2 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에서 직렬로 연결되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극이 이격된 간격은 상기 제1 발광 소자 및 상기 제2 발광 소자의 장축의 길이의 1배 내지 2배의 범위를 갖는 표시 장치.
  3. 제2 항에 있어서,
    상기 제3 접촉 전극의 폭은 상기 제1 접촉 전극과 상기 제2 접촉 전극이 이격된 간격보다 짧되, 상기 제1 발광 소자 및 상기 제2 발광 소자의 장축의 길이보다 긴 표시 장치.
  4. 제3 항에 있어서,
    상기 적어도 하나의 제1 발광 소자들은 상기 제1 방향으로 이격되어 배치되고, 상기 적어도 하나의 제2 발광 소자들은 상기 제1 방향으로 이격되어 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 발광 소자와 상기 제2 발광 소자 중 적어도 일부는 상기 제1 발광 소자의 상기 제2 단부와 상기 제2 발광 소자의 상기 제4 단부가 서로 마주보는 방향으로 배치되는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 서로 마주보는 방향으로 정렬되되, 상기 제2 방향으로 연장되며 동일한 행에서 정렬되는 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 발광 소자의 상기 제2 단부와 상기 제2 발광 소자의 상기 제4 단부는 상기 제1 방향으로 정렬되되, 상기 제1 발광 소자 및 상기 제2 발광 소자는 상기 제1 방향의 직선상에서 서로 부분적으로 중첩되도록 배치되는 표시 장치.
  8. 제3 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 중 어느 하나는 p형이고 다른 하나는 n형이고, 상기 제1 발광 소자의 상기 제3 접촉 전극과 접촉하는 상기 제2 단부와 상기 제2 발광 소자의 상기 제4 단부는 각각 서로 다른 형의 도전형 반도체층을 포함하는 표시 장치.
  9. 제1 전극; 및 상기 제1 전극과 이격되어 배치되는 제2 전극을 포함하는 제1 도전성 전극층;
    상기 제1 도전성 전극층 상에 배치된 제1 절연층;
    상기 제1 전극과 일 단이 전기적으로 연결되고 상기 제1 절연층 상에 배치된 제1 발광 소자 및 상기 제2 전극과 일 단이 전기적으로 연결되고 상기 제1 절연층 상에 배치된 제2 발광 소자;
    상기 제1 전극 상에 배치되되, 상기 제1 발광 소자의 상기 일 단과 컨택되는 제1 접촉 전극 및 상기 제2 전극 상에 배치되되, 상기 제2 발광 소자의 상기 일 단과 컨택되는 제2 접촉 전극을 포함하는 제2 도전성 전극층; 및
    상기 제1 발광 소자의 타 단 및 상기 제2 발광 소자의 타 단과 컨택되는 제3 접촉 전극을 포함하는 제3 도전성 전극층을 포함하되,
    상기 제1 도전성 전극층은 상기 제2 도전성 전극층과 컨택되고,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에서 직렬로 연결되는 표시 장치.
  10. 제9 항에 있어서,
    상기 제3 도전성 전극층과 컨택되는 상기 제1 발광 소자의 상기 타 단과 상기 제2 발광 소자의 상기 타 단은 서로 마주보는 방향으로 배치되는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 절연층은 적어도 일부가 상기 제2 도전성 전극층 및 상기 제3 도전성 전극층과 접촉하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 도전성 전극층 및 상기 제3 도전성 전극층은 동일한 층에 배치되는 표시 장치.
  13. 제11 항에 있어서,
    상기 제2 도전성 전극층 및 상기 제3 도전성 전극층 사이에 배치되는 제2 절연층을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 절연층은 하면의 적어도 일부는 상기 제2 도전성 전극층과 접하고, 상면의 적어도 일부는 제3 도전성 전극층과 접하도록 배치되는 표시 장치.
  15. 제13 항에 있어서,
    상기 제2 절연층은 하면의 적어도 일부는 상기 제3 도전성 전극층과 접하고, 상면의 적어도 일부는 제2 도전성 전극층과 접하도록 배치되는 표시 장치.
  16. 박막 트랜지스터에 연결된 제1 전극;
    공통 전원 배선에 연결된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    일 단이 상기 제1 전극에 전기적으로 연결되고 상기 제1 절연층 상에 배치된 적어도 하나의 제1 발광 다이오드;
    일 단이 상기 제2 전극에 전기적으로 연결되고 상기 제1 절연층 상에 배치된 적어도 하나의 제2 발광 다이오드;
    상기 제1 전극을 부분적으로 덮되, 상기 제1 발광 다이오드의 상기 일 단과 컨택되는 제1 접촉 전극;
    상기 제2 전극을 부분적으로 덮되, 상기 제2 발광 다이오드의 상기 일 단과 컨택되는 제2 접촉 전극; 및
    상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치되고, 상기 제1 발광 다이오드의 타 단과 상기 제2 발광 다이오드의 타 단에 컨택되는 플로팅 전극을 포함하되,
    상기 제1 발광 다이오드와 상기 제2 발광 다이오드는 상기 제1 전극과 상기 제2 전극 사이에서 직렬로 연결되는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 접촉 전극, 상기 제2 접촉 전극 및 상기 플로팅 전극은 제1 방향으로 연장되고, 상기 제1 발광 다이오드 및 상기 제2 발광 다이오드는 길이 방향이 상기 제1 방향과 교차하는 제2 방향을 향하도록 배치되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 발광 다이오드 및 상기 제2 발광 다이오드는 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 중 어느 하나는 p형이고 다른 하나는 n형이고, 상기 제1 발광 다이오드의 상기 제1 도전형 반도체층은 상기 제1 전극과 전기적으로 연결되고, 상기 제1 발광 다이오드의 상기 제2 도전형 반도체층은 상기 플로팅 전극과 전기적으로 연결되고, 상기 제2 발광 다이오드의 상기 제1 도전형 반도체층은 상기 플로팅 전극과 전기적으로 연결되고, 상기 제2 발광 다이오드의 상기 제2 도전형 반도체층은 상기 제2 전극과 전기적으로 연결되는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 서로 이격되도록 배치되고, 상기 제1 전극 및 상기 제2 전극이 이격된 간격은 상기 제1 발광 다이오드 및 상기 제2 발광 다이오드의 장축의 길이의 1배 내지 2배의 범위를 갖는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 발광 다이오드 및 상기 제2 발광 다이오드는 상기 길이가 3㎛ 내지 6㎛의 범위를 가지는 표시 장치.
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