KR20220020482A - 표시 장치 - Google Patents

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KR20220020482A
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insulating layer
layer
capacitor electrode
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박도영
우민규
김경배
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자, 순차적으로 적층된 제1 내지 제3 커패시터 전극을 포함하는 커패시터를 포함하는 화소 회로, 상기 제2 커패시터 전극과 상기 제3 커패시터 전극 사이에 배치된 층간 절연층, 및 상기 제1 커패시터 전극과 중첩하는 제1 영역, 및 상기 제1 영역을 제외한 제2 영역을 포함하되, 상기 제1 영역의 상기 층간 절연층의 두께는 상기 제2 영역의 상기 층간 절연층의 두께보다 얇다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 제한된 공간에서 큰 충전 용량을 갖는 커패시터를 포함하는 표시 장치를 제공하는 것이다.
과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자, 순차적으로 적층된 제1 내지 제3 커패시터 전극을 포함하는 커패시터를 포함하는 화소 회로, 상기 제2 커패시터 전극과 상기 제3 커패시터 전극 사이에 배치된 층간 절연층, 및 상기 제1 커패시터 전극과 중첩하는 제1 영역, 및 상기 제1 영역을 제외한 제2 영역을 포함하되, 상기 제1 영역의 상기 층간 절연층의 두께는 상기 제2 영역의 상기 층간 절연층의 두께보다 얇다.
상기 제1 영역의 상기 제1 방향의 폭은 상기 제1 커패시터 전극의 상기 제1 방향의 폭과 실질적으로 동일할 수 있다.
상기 제1 영역의 상기 제1 방향의 폭은 상기 제2 커패시터 전극의 상기 제1 방향의 폭보다 클 수 있다.
상기 제1 영역의 상기 제1 방향의 폭은 상기 제3 커패시터 전극의 상기 제1 방향의 폭보다 작을 수 있다.
상기 층간 절연층은 제1 절연층, 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제1 절연층은 상기 제1 영역과 중첩하는 개구부를 포함할 수 있다.
상기 제1 절연층의 상기 개구부의 상기 제1 방향의 폭은 상기 제1 커패시터 전극의 상기 제1 방향의 폭과 실질적으로 동일할 수 있다.
상기 제1 절연층의 상기 개구부의 상기 제1 방향의 폭은 상기 제2 커패시터 전극의 상기 제1 방향의 폭보다 클 수 있다.
상기 제1 절연층의 상기 개구부는 상기 제2 커패시터 전극을 노출시킬 수 있다.
상기 제2 절연층은 상기 제1 절연층의 상기 개구부를 통해 상기 제2 커패시터 전극과 접촉할 수 있다.
상기 층간 절연층은 제1 절연층, 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제2 절연층은 상기 제1 영역과 중첩하는 개구부를 포함할 수 있다.
상기 제2 절연층의 상기 개구부는 상기 제2 커패시터 전극과 중첩할 수 있다.
상기 제2 절연층의 상기 개구부의 상기 제1 방향의 폭은 상기 제1 커패시터 전극의 상기 제1 방향의 폭과 실질적으로 동일할 수 있다.
상기 표시 장치는 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에 배치된 게이트 절연층을 더 포함하고, 상기 제1 영역의 상기 게이트 절연층의 두께는 상기 제2 영역의 상기 게이트 절연층의 두께보다 얇을 수 있다.
상기 게이트 절연층은 복수의 무기막을 포함하고, 복수의 상기 무기막 중 적어도 하나는 상기 제1 영역과 중첩하는 개구부를 포함할 수 있다.
상기 게이트 절연층의 상기 개구부의 상기 제1 방향의 폭은 상기 제1 커패시터 전극의 상기 제1 방향의 폭과 실질적으로 동일할 수 있다.
상기 제1 커패시터 전극은 제1 도전층으로 이루어지고, 상기 제2 커패시터 전극은 제2 도전층으로 이루어지고, 상기 제1 도전층과 상기 제2 도전층 사이에 배치된 반도체층을 더 포함할 수 있다.
상기 제1 커패시터 전극과 상기 제2 커패시터 전극이 중첩하여 제1 커패시터를 구성하고, 상기 제2 커패시터 전극과 상기 제3 커패시터 전극이 중첩하여 제2 커패시터를 구성할 수 있다.
상기 화소 회로는 상기 발광 소자를 구동하는 복수의 트랜지스터를 포함하고, 상기 트랜지스터는 각각, 상기 제2 영역에 배치된 반도체층, 상기 반도체층 상에 배치된 게이트 전극, 상기 게이트 전극 상에 배치되고, 상기 반도체층에 각각 연결된 소스 전극 및 드레인 전극을 포함할 수 있다.
상기 제2 커패시터 전극은 상기 게이트 전극과 동일한 도전층으로 이루어지고, 상기 제3 커패시터 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 도전층으로 이루어질 수 있다.
상기 커패시터는 상기 게이트 전극과 전기적으로 연결된 노드와 상기 제1 전극 사이에 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예에 의하면, 커패시터가 형성되는 제1 영역의 절연층의 두께를 얇게 형성함으로써 커패시터의 충전 용량을 증가시킬 수 있다. 이에 따라, 발광 소자의 특성 변화로 인한 게이트 전극과 소스 전극 간의 커패시턴스 편차를 최소화할 수 있으므로, 휘도 불균일로 인한 단기 잔상 불량 등을 최소화할 수 있다. 아울러, 제한된 공간에서 큰 충전 용량을 확보할 수 있으므로, 커패시터가 차지하는 면적을 최소화할 수 있다. 즉, 초고해상도 표시 장치를 용이하게 구현할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 5는 또 다른 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 6은 또 다른 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 7은 또 다른 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 8은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 9는 도 8의 화소의 일 예를 나타내는 회로도이다.
도 10은 도 8의 화소들의 일 예를 나타내는 평면도이다.
도 11은 도 10의 화소들 중 제1 화소의 일 예를 나타내는 평면도이다.
도 12 및 도 13은 도 11의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선을 따라 자른 단면도들이다.
도 14 내지 도 17은 도 11의 Ⅲ-Ⅲ' 선 및 Ⅳ-Ⅳ' 선을 따라 자른 단면도들이다.
도 18 내지 도 24는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 원기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13)과, 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale) 정도로 작은 크기, 일 예로 약 100 nm 내지 약 10 um 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)의 크기는 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 다양하게 변경될 수 있다.
제1 반도체층(11)은 적어도 하나의 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11) 및 후술하는 제2 반도체층(13) 사이에 배치될 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)의 타입과 상이한 타입의 반도체 물질을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 실시예에 따라, 제1 반도체층(11)의 제1 길이(L1)는 제2 반도체층(13)의 제2 길이(L2)보다 길 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
다만, 실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다. 몇몇 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부 및 상기 양 단부와 인접한 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일막 또는 다중막(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중막)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13) 및/또는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체 물질 및/또는 전극층을 추가적으로 포함할 수 있다.
도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4를 참조하면, 일 실시예에 의한 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13)과 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함한다. 실시예에 따라, 제1 반도체층(11)은 발광 소자(LD)의 중앙 영역에 배치되고, 활성층(12)은 제1 반도체층(11)의 적어도 일 영역을 감싸도록 제1 반도체층(11)의 표면에 배치될 수 있다. 그리고, 제2 반도체층(13)은 활성층(12)의 적어도 일 영역을 감싸도록 활성층(12)의 표면에 배치될 수 있다.
또한, 발광 소자(LD)는 제2 반도체층(13)의 적어도 일 영역을 감싸는 전극층(14) 및/또는 절연막(INF)을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제2 반도체층(13)의 일 영역을 감싸도록 제2 반도체층(13)의 표면에 배치되는 전극층(14)과, 전극층(14)의 적어도 일 영역을 감싸도록 전극층(14)의 표면에 배치되는 절연막(INF)을 더 포함할 수 있다. 즉, 상술한 실시예에 의한 발광 소자(LD)는 중앙으로부터 외곽 방향으로 순차적으로 배치된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 전극층(14) 및 절연막(INF)을 포함하는 코어-쉘 구조로 구현될 수 있고, 전극층(14) 및/또는 절연막(INF)은 실시예에 따라 생략될 수도 있다.
일 실시예에서, 발광 소자(LD)는 어느 일 방향을 따라 연장된 다각 뿔 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)의 적어도 일 영역은 육각 뿔 형상을 가질 수 있다. 다만, 발광 소자(LD)의 형상이 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
일 실시예에 있어서, 발광 소자(LD)는 다각 기둥 형상, 일 예로, 양측 단부가 돌출된 육각 뿔 형상으로 제조된 코어-쉘 구조의 초소형 발광 다이오드일 수 있다. 예를 들어, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 폭 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)는 이를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 그 크기 및/또는 형상 등이 다양하게 변경될 수 있다.
일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)의 양측 단부는 돌출된 형상을 가질 수 있다. 제1 반도체층(11)의 양측 단부의 돌출된 형상은 서로 상이할 수 있다. 일 예로, 제1 반도체층(11)의 양측 단부 중 상측에 배치된 일 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 접하는 뿔 형상을 가질 수 있다. 또한, 제1 반도체층(11)의 양측 단부 중 하측에 배치된 타 단부는 일정한 폭의 다각 기둥 형상을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 제1 반도체층(11)이 하부로 향할수록 폭이 점진적으로 좁아지는 다각 형상 또는 계단 형상 등의 단면을 가질 수도 있다. 제1 반도체층(11)의 양측 단부의 형상은 실시예에 따라 다양하게 변경될 수 있는 것으로서, 상술한 실시예에 한정되지는 않는다.
실시예에 따라, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(또는, 중앙 영역)에 위치할 수 있다. 또한, 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD)는 육각 뿔 형상을 가질 수 있다.
도 5는 또 다른 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 5에서는 설명의 편의를 위해 절연막(INF)의 일부가 생략되어 도시되었다.
도 5를 참조하면, 발광 소자(LD)는 제2 반도체층(13) 상에 배치된 전극층(14)을 더 포함할 수 있다.
전극층(14)은 제2 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 실시예에 따라, 전극층(14)은 쇼트키(Schottky) 컨택 전극일 수 있다. 전극층(14)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 전극층(14)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)에서 생성되는 광이 전극층(14)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
별도로 도시하진 않았지만, 다른 실시예에서, 발광 소자(LD)는 제2 반도체층(13) 상에 배치된 전극층(14)을 포함하고, 제1 반도체층(11) 상에 배치된 전극층을 더 포함할 수도 있다.
도 6은 또 다른 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 6을 참조하면, 절연막(INF')이 전극층(14)과 인접한 모서리 영역에서 곡면의 형상을 가질 수 있다. 실시예에 따라, 상기 곡면은 발광 소자(LD)가 제조될 때, 에칭(etching)으로 인하여 형성된 것일 수 있다. 별도로 도시하진 않았지만, 상술한 제1 반도체층(11) 상에 배치된 전극층을 더 포함한 구조를 가진 다른 실시예의 발광 소자에서도 절연막(INF')이 상기 전극층과 인접한 영역에서 곡면의 형상을 가질 수도 있다.
도 7은 또 다른 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 7에서는 설명의 편의를 위해 절연막(INF)의 일부가 생략되어 도시되었다.
먼저, 도 7을 참조하면, 일 실시예에 따른 발광 소자(LD)는 제1 반도체층(11)과 활성층(12) 사이에 배치된 제3 반도체층(15), 활성층(12)과 제2 반도체층(13) 사이에 배치된 제4 반도체층(16) 및 제5 반도체층(17)을 더 포함할 수 있다. 도 7의 발광 소자(LD)는 복수의 반도체층(15, 16, 17) 및 전극층(14a, 14b)이 더 배치되고, 활성층(12)이 다른 원소를 함유하는 점에서 도 1의 실시예와 차이가 있다. 그 외에 절연막(INF)의 배치 및 구조는 도 1과 실질적으로 동일하다. 도 7에서는 일부 부재들이 도 1과 동일한 부재이나 설명의 편의를 위해 새로운 도면 부호가 부여되었다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 서술하기로 한다.
도 7의 발광 소자(LD)는 활성층(12) 및 다른 반도체층들이 각각 적어도 인(P)을 포함하는 반도체일 수 있다. 즉, 일 실시예에 따른 발광 소자(LD)는 중심 파장 대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)의 광을 방출할 수 있다. 다만, 적색 광의 중심 파장 대역이 상술한 범위에 제한되는 것은 아니며, 본 기술 분야에서 적색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다.
구체적으로, 도 7의 실시예에 따른 발광 소자(LD)에서, 제1 반도체층(11)은 n형 반도체층으로, 발광 소자(LD)가 적색의 광을 방출하는 경우 제1 반도체층(11)은 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 n형으로 도핑된 InAlGaP, GaP, AlGaP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 제1 반도체층(11)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(11)은 n형 Si로 도핑된 n-AlGaInP일 수 있다. 제1 반도체층(11)의 길이는 1.5um 내지 5um의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(13)은 p형 반도체층으로, 발광 소자(LD)가 적색의 광을 방출하는 경우 제2 반도체층(13)은 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 p형으로 도핑된 InAlGaP, GaP, AlGaNP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 제2 반도체층(13)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(13)은 p형 Mg로 도핑된 p-GaP일 수 있다. 제2 반도체층(13)의 길이는 0.08um 내지 0.25um의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치될 수 있다. 도 1의 활성층(12)과 같이 도 7의 활성층(12)도 단일 또는 다중 양자 우물 구조의 물질을 포함하여 특정 파장대의 광을 방출할 수 있다. 일 예로, 활성층(12)이 적색 파장대의 광을 방출하는 경우, 활성층(12)은 AlGaP, AlInGaP 등의 물질을 포함할 수 있다. 특히, 활성층(12)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaP 또는 AlInGaP, 우물층은 GaP 또는 AlInP 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(12)은 양자층으로 AlGaInP를, 우물층으로 AlInP를 포함하여 620nm 내지 750nm의 중심 파장대역을 갖는 적색 광을 방출할 수 있다.
도 7의 발광 소자(LD)는 활성층(12)과 인접하여 배치되는 클래드층(Clad layer)을 포함할 수 있다. 도면에 도시된 바와 같이, 활성층(12)의 상하에서 제1 반도체층(11) 및 제2 반도체층(13) 사이에 배치된 제3 반도체층(15)과 제4 반도체층(16)은 클래드층일 수 있다.
제3 반도체층(15)은 제1 반도체층(11)과 활성층(12) 사이에 배치될 수 있다. 제3 반도체층(15)은 제1 반도체층(11)과 같이 n형 반도체일 수 있으며, 일 예로 제3 반도체층(15)은 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 제1 반도체층(11)은 n-AlGaInP이고, 제3 반도체층(15)은 n-AlInP일 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 반도체층(16)은 활성층(12)과 제2 반도체층(13) 사이에 배치될 수 있다. 제4 반도체층(16)은 제2 반도체층(13)과 같이 n형 반도체일 수 있으며, 일 예로 제4 반도체층(16)은 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 제2 반도체층(13)은 p-GaP이고, 제4 반도체층(16)은 p-AlInP 일 수 있다.
제5 반도체층(17)은 제4 반도체층(16)과 제2 반도체층(13) 사이에 배치될 수 있다. 제5 반도체층(17)은 제2 반도체층(13) 및 제4 반도체층(16)과 같이 p형으로 도핑된 반도체일 수 있다. 몇몇 실시예에서, 제5 반도체층(17)은 제4 반도체층(16)과 제2 반도체층(13) 사이의 격자 상수(Lattice constant) 차이를 줄여주는 기능을 수행할 수 있다. 즉, 제5 반도체층(17)은 TSBR(Tensile strain barrier reducing)층일 수 있다. 일 예로, 제5 반도체층(17)은 p-GaInP, p-AlInP, p-AlGaInP 등을 포함할 수 있으나, 이에 제한되지 않는다. 또한, 제3 반도체층(15), 제4 반도체층(16) 및 제5 반도체층(17)의 길이는 0.08um 내지 0.25um의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 전극층(14a)과 제2 전극층(14b)은 각각 제1 반도체층(11) 및 제2 반도체층(13) 상에 배치될 수 있다. 제1 전극층(14a)은 제1 반도체층(11)의 하면에 배치되고, 제2 전극층(14b)은 제2 반도체층(13)의 상면에 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 전극층(14a) 및 제2 전극층(14b) 중 적어도 어느 하나는 생략될 수 있다. 예를 들어 발광 소자(LD)는 제1 반도체층(11) 하면에 제1 전극층(14a)이 배치되지 않고, 제2 반도체층(13) 상면에 하나의 제2 전극층(14b)만이 배치될 수도 있다. 제1 전극층(14a)과 제2 전극층(14b)은 각각 도 5의 전극층(14)에서 예시된 재료들 중 적어도 하나를 포함할 수 있다.
이하의 실시예들은 도 1 및 도 2에 도시된 발광 소자(LD)가 적용된 것을 예로서 설명되나, 통상의 기술자라면 도 3 내지 도 7에 도시된 발광 소자(LD)를 포함한 다양한 형상의 발광 소자들을 실시예들에 적용할 수 있다.
도 8은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 8에는 상술한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다.
도 8을 참조하면, 표시 패널(PNL)은 기판(SUB)과, 기판(SUB) 상에 배치된 화소(PXL)(또는, 서브 화소)를 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 기판(SUB)은 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
표시 패널(PNL) 및 기판(SUB)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다. 표시 영역(DA)은 복수의 화소들(PXL)을 포함할 수 있다. 화소들(PXL)은 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1 내지 도 7의 실시예들 중 어느 하나에 의한 적어도 발광 다이오드를 포함할 수 있다. 복수의 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
도 8에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니며, 화소(PXL)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
화소(PXL)는 스캔 라인 및 데이터 라인에 연결되고, 또한, 고전위 전원선 및 저전위 전원선에 연결될 수 있다. 화소(PXL)는 스캔 라인을 통해 전송되는 스캔 신호에 응답하여 데이터 라인을 통해 전송되는 데이터 신호에 대응하는 휘도로 발광할 수 있다. 화소(PXL)는 상호 실질적으로 동일한 화소 구조 또는 화소 회로를 포함할 수 있다.
도 9는 도 8의 화소의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 화소(PXL)는 발광 유닛(EMU) 및 이에 연결되어 발광 유닛(EMU)을 구동하는 화소 구동 회로(DC)를 포함할 수 있다.
발광 유닛(EMU)은 제1 전원(VDD)(또는, 제1 구동 전원)과 제2 전원(VSS)(또는, 제2 구동 전원) 사이에 상호 직렬 연결될 수 있다. 발광 유닛(EMU) 각각은 제1 전원(VDD)(또는, 제1 전원(VDD)이 인가되는 제1 전원 라인(PL1))과 제2 전원(VSS)(또는, 제2 전원(VSS)이 인가되는 제2 전원 라인(PL2)) 사이에 병렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
발광 유닛(EMU)은 화소 구동 회로(DC)를 경유하여 제1 전원(VDD)에 연결된 제1 전극(ELT1, 또는, 제1 정렬 전극), 제2 전원(VSS)에 연결된 제2 전극(ELT2, 또는, 제2 정렬 전극), 및 제1 및 제2 전극들(ELT1, ELT2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 예를 들어, 제1 전극(ELT1)은 발광 유닛(EMU)의 애노드 전극일 수 있고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자(LD)들 각각은 제1 전극(ELT1)을 통해 제1 전원(VDD)에 연결되는 제1 단부 및 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결된 제2 단부를 포함할 수 있다. 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자(LD)들의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 발광 소자(LD)들 각각은 유효 광원을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자(LD)들은 해당 화소 구동 회로(DC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 구동 회로(DC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 동일한 방향으로 연결된 발광 소자(LD)들에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 각각의 유효 광원을 구성하는 발광 소자(LD)들 외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 예를 들어, 제1 발광 유닛(EMU1)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 역방향 발광 소자(LDr)가 더 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자(LD)들과 함께 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결되되, 발광 소자(LD)들과는 반대 방향으로 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결될 수 있다. 역방향 발광 소자(LDr)는 제1 및 제2 전극들(ELT1, ELT2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않을 수 있다.
화소 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 제1 전극은 제1 전원(VDD)에 연결될 수 있고, 제2 전극은 발광 유닛(EMU)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류량을 제어할 수 있다.
또한, 제1 트랜지스터(M1)는 제1 전극(ELT1)에 연결되는 백 게이트 전극을 더 포함할 수 있다. 백 게이트 전극은 절연층을 사이에 두고 게이트 전극과 중첩하여 배치되며, 게이트 전극으로 기능할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다. 여기서, 제2 트랜지스터(M2)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다.
제2 트랜지스터(M2)는 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 타 전극은 발광 유닛(EMU1)의 제1 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다. 한편, 초고해상도 표시 장치를 구현하기 위해 화소(PXL) 면적이 감소함에 따라, 스토리지 커패시터(Cst) 면적을 확보하기 어려우며, 발광 소자(LD)의 특성 변화로 인해 제1 트랜지스터(M1)의 게이트 전극과 소스 전극 간의 커패시턴스 편차가 발생하는 경우, 휘도 불균일로 인한 단기 잔상 불량을 초래할 수 있다. 이에, 일 실시예에 따른 표시 장치는 스토리지 커패시터(Cst)가 형성되는 제1 영역(도 14의 A1)의 제1 층간 절연층(도 14의 ILD1A)의 두께를 얇게 형성함으로써 제한된 공간에서 스토리지 커패시터(Cst) 충전 용량을 증가시킬 수 있다. 이에 대한 상세한 설명은 도 14 등을 참조하여 후술하기로 한다.
제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 타 전극은 발광 유닛(EMU)의 제1 전극(ELT1)과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간에 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 유닛(EMU)의 제1 전극(ELT1)에서의 전압 값을(또는, 발광 소자(LD)의 애노드 전극에서의 전압 값을) 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 컨트롤러)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
설명의 편의상, 도 9에서는 화소(PXL)는 3개의 트랜지스터들 및 하나의 커패시터를 포함하는 것으로 도시되어 있으나, 반드시 이에 제한되는 것은 아니며, 화소 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 구동 회로(DC)는 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 등과 같은 각종 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 9에서는 화소 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 내지 제3 트랜지스터들(M1, M2, M3)이 모두 N타입의 트랜지스터들인 것으로 도시되었으나, 반드시 이에 제한되는 것은 아니다. 즉, 화소 구동 회로(DC)에 포함되는 제1 내지 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P타입의 트랜지스터로 변경될 수도 있다.
도 10은 도 8의 화소들의 일 예를 나타내는 평면도이다. 도 10에는 발광 소자(LD)를 구동하는 화소 구동 회로(도 9의 DC)를 중심으로 화소(PXL)의 구조가 도시되어 있다. 도 11은 도 10의 화소들 중 제1 화소의 일 예를 나타내는 평면도이다. 도 12 및 도 13은 도 11의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선을 따라 자른 단면도들이다.
먼저 도 10을 참조하면, 화소(PXL)는 제1 화소(PXL1)(또는, 제1 화소 영역(PXA1)), 제2 화소(PXL2)(또는, 제2 화소 영역(PXA2)), 및 제3 화소(PXL3)(또는, 제3 화소 영역(PXA3))을 포함할 수 있다. 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 하나의 단위 화소를 구성할 수 있다.
실시예에 따라, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 서로 다른 색상들로 발광할 수 있다. 일 예로, 제1 화소(PXL1)는 적색으로 발광하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색으로 발광하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색으로 발광하는 청색 화소일 수 있다. 다만, 단위 화소를 구성하는 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소들이 발하는 광의 색상은 다양하게 변경될 수 있다. 실시예에 따라, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색상으로 발광할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 청색으로 발광하는 청색 화소일 수 있다. 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 상호 실질적으로 동일하거나 유사할 수 있으므로, 이하에서는 제1 화소(PXL1)를 중심으로 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포괄하여 설명한다.
도 11 및 도 12를 참조하면, 제1 화소(PXL1)는 기판(SUB) 상에 배치된 제1 도전층(BML), 버퍼층(BFL), 반도체층, 게이트 절연층(GI), 제2 도전층(GAT), 제1 층간 절연층(ILD1), 제3 도전층(SD1), 제2 층간 절연층(ILD2), 제4 도전층(SD2), 및 보호층(PW)을 포함할 수 있다.
제1 도전층(BML)은 백 게이트 전극(BGE), 제1 커패시터 전극(Cst_E1), 및 수평 센싱 라인(SENL_H)을 포함할 수 있다.
백 게이트 전극(BGE)은 제1 트랜지스터(M1)를 전체적으로 커버할 수 있다. 백 게이트 전극(BGE)은 도 9를 참조하여 설명한 백 게이트 전극과 실질적으로 동일할 수 있다.
제1 커패시터 전극(Cst_E1)은 백 게이트 전극(BGE)으로부터 제2 방향(Y축 방향)으로 연장할 수 있다. 제1 커패시터 전극(Cst_E1)은 도 9를 참조하여 설명한 스토리지 커패시터(Cst)의 타 전극을 구성할 수 있다.
수평 센싱 라인(SENL_H)은 백 게이트 전극(BGE)으로부터 이격되며, 평면상 제1 화소 영역(PXA1)의 하측에 배치될 수 있다. 수평 센싱 라인(SENL_H)은 제1 방향(X축 방향)으로 연장하며, 도 10에 도시된 바와 같이, 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)을 가로 질러 연장할 수 있다. 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 하나의 수평 센싱 라인(SENL_H)에 연결될 수 있다.
제1 도전층(BML)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(BML)은 단일막 또는 다층막 구조일 수 있다.
버퍼층(BFL)은 기판(SUB)의 전면 상에 배치될 수 있다. 버퍼층(BFL)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiNx), 또는 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다. 버퍼층(BFL)은 기판(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
반도체층은 버퍼층(BFL)(또는, 기판(SUB)) 상에 배치될 수 있다. 반도체층은 제1 내지 제3 트랜지스터들(M1, M2, M3)의 채널을 이루는 액티브층일 수 있다.
반도체층은 상호 이격된 제1 내지 제3 반도체 패턴들(ACT1, ACT2, ACT3)을 포함할 수 있다.
제1 반도체 패턴(ACT1)은 제1 트랜지스터(M1)의 채널을 구성하고, 제2 반도체 패턴(ACT2)은 제2 트랜지스터(M2)의 채널을 구성하고, 제3 반도체 패턴(ACT3)은 제3 트랜지스터(M3)의 채널을 구성할 수 있다.
제1 내지 제3 반도체 패턴들(ACT1, ACT2, ACT3) 각각은 제1 트랜지스터 전극(또는, 소스 전극) 및 제2 트랜지스터 전극(또는, 드레인 전극)에 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층은 산화물 반도체를 포함할 수 있다. 채널 영역은 불순물로 도핑되지 않은 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 n형 불순물이 사용될 수 있다. 실시예에 따라, 반도체층은 실리콘 반도체를 포함할 수도 있다. 예를 들어, 반도체층은 폴리 실리콘, 아몰퍼스 실리콘, LTPS(low temperature poly silicon) 등으로 이루어진 반도체 패턴일 수 있다.
게이트 절연층(GI)은 반도체층 및 버퍼층(BFL)(또는, 기판(SUB)) 상에 배치될 수 있다. 게이트 절연층(GI)은 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다.
게이트 절연층(GI)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(GI)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 도전층(GAT)은 게이트 절연층(GI) 상에 배치될 수 있다. 제2 도전층(GAT)은 스캔 라인(SL), 제2 커패시터 전극(Cst_E2), 센싱 신호 라인(SSL), 제1 전원 라인(PL1)(및/또는, 제2 전원 라인(PL2))을 포함할 수 있다.
스캔 라인(SL)은 제1 방향(X축 방향)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 스캔 라인(SL)은 제1 화소 영역(PXA1)의 가장 상측에 배치될 수 있다. 스캔 라인(SL)은 제2 반도체 패턴(ACT2)과 중첩하며, 제2 트랜지스터(M2)의 게이트 전극을 구성할 수 있다.
제2 커패시터 전극(Cst_E2)은 제2 방향(Y축 방향)으로 연장할 수 있다. 제2 커패시터 전극(Cst_E2)은 제1 커패시터 전극(Cst_E1)과 중첩하며, 스토리지 커패시터(도 9의 Cst)의 일 전극을 구성할 수 있다. 또한, 제2 커패시터 전극(Cst_E2)은 제1 반도체 패턴(ACT1)과 중첩하며, 제1 트랜지스터(M1)의 게이트 전극을 구성할 수 있다.
센싱 신호 라인(SSL)은 제1 방향(X축 방향)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 센싱 신호 라인(SSL)은 제3 반도체 패턴(ACT3)과 중첩하며, 제3 트랜지스터(M3)의 게이트 전극을 구성할 수 있다.
제1 전원 라인(PL1) 및/또는 제2 전원 라인(PL2)은 제1 방향(X축 방향)으로 연장하여 동일 행의 인접하는 화소 영역에 걸쳐 배치될 수 있다. 설명의 편의를 위해 도 10 및 도 11에서는 제1 전원 라인(PL1)과 제2 전원 라인(PL2)을 병기하여 동시에 도시하였으나, 제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 각 화소 행에 제2 방향(Y축 방향)을 따라 교번하여 배치될 수 있다. 이 경우, 제1 전원 라인(PL1) 및/또는 제2 전원 라인(PL2)은 평면상 제1 화소 영역(PXA1)의 가장 하측에 배치될 수 있다. 즉, 제1 화소 행의 가장 하측에는 제1 전원 라인(PL1)이 배치되고, 제2 화소 행의 가장 하측에는 제2 전원 라인(PL2)이 배치될 수 있다. 다만, 제1 전원 라인(PL1)과 제2 전원 라인(PL2)의 배치가 이에 제한되는 것은 아니며, 다양한 레이아웃으로 변경 가능하다.
제2 도전층(GAT)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(GAT)은 단일막 또는 다층막 구조일 수 있다.
제1 층간 절연층(ILD1)은 제2 도전층(GAT) 상에 배치되고, 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다. 제1 층간 절연층(ILD1)은 제2 도전층(GAT)과 제3 도전층(SD1)을 절연시키는 역할을 할 수 있다.
제1 층간 절연층(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx), 아연 산화물(ZnOx) 등의 무기 절연 물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 절연층(ILD2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수도 있다. 제1 층간 절연층(ILD1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 도전층(SD1)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 제3 도전층(SD1)은 제3 커패시터 전극(Cst_E3), 데이터 라인(DL), 수직 센싱 라인(SENL_V), 제1 내지 제5 브리지 패턴들(BRP1, BRP2, BRP3, BRP4, BRP5)을 포함할 수 있다.
제3 커패시터 전극(Cst_E3)은 제2 커패시터 전극(Cst_E2)(및 제1 커패시터 전극(Cst_E1))과 중첩하여 배치될 수 있다. 제3 커패시터 전극(Cst_E3)은 제1 커패시터 전극(Cst_E1)과 함께, 스토리지 커패시터(Cst)의 타 전극을 구성할 수 있다. 즉, 스토리지 커패시터(Cst)는 제2 커패시터 전극(Cst_E2) 및 제1 커패시터 전극(Cst_E1)에 의해 구성되는 제1 커패시터와, 제2 커패시터 전극(Cst_E2) 및 제3 커패시터 전극(Cst_E3)에 의해 구성되는 제2 커패시터를 포함하고, 제1 커패시터 및 제2 커패시터는 상호 병렬 연결될 수 있다. 제1 커패시터 전극(Cst_E1), 제2 커패시터 전극(Cst_E2), 및 제3 커패시터 전극(Cst_E3)의 중첩 구조를 통해, 한정된 공간에서 스토리지 커패시터(Cst)의 충전 용량을 확보할 수 있다. 이에 대한 상세한 설명을 위해 도 14 내지 도 17이 참조된다.
도 14 내지 도 17은 도 11의 Ⅲ-Ⅲ' 선 및 Ⅳ-Ⅳ' 선을 따라 자른 단면도들이다. 도 14 내지 도 17에서는 설명의 편의를 위해 제1 도전층(BML), 제2 도전층(GAT), 및 제3 도전층(SD1)만을 도시하였다.
도 14를 참조하면, 스토리지 커패시터(Cst)는 순차적으로 적층된 제1 내지 제3 커패시터 전극(Cst_E1, Cst_E2, Cst_E3)을 포함할 수 있다. 제1 커패시터 전극(Cst_E1)과 제2 커패시터 전극(Cst_E2) 사이에는 버퍼층(BFL) 및/또는 게이트 절연층(GI)이 배치되고, 제2 커패시터 전극(Cst_E2)과 제3 커패시터 전극(Cst_E3) 사이에는 제1 층간 절연층(ILD1)이 배치될 수 있다.
화소(PXL)는 스토리지 커패시터(Cst)가 형성되는 제1 영역(A1) 및 제1 영역(A1)을 제외한 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)은 제1 커패시터 전극(Cst_E1), 제2 커패시터 전극(Cst_E2), 및/또는 제3 커패시터 전극(Cst_E3)과 중첩할 수 있다.
제1 영역(A1)의 제1 방향(X축 방향)의 폭은 제1 커패시터 전극(Cst_E1)의 제1 방향(X축 방향)의 폭(WE1)과 실질적으로 동일할 수 있다. 또한, 제1 영역(A1)의 제1 방향(X축 방향)의 폭은 제2 커패시터 전극(Cst_E2)의 제1 방향(X축 방향)의 폭(WE2)보다 클 수 있다. 또한, 제1 영역(A1)의 제1 방향(X축 방향)의 폭은 제3 커패시터 전극(Cst_E3)의 제1 방향(X축 방향)의 폭(WE3)보다 작을 수 있다. 즉, 제3 커패시터 전극(Cst_E3)은 하부에 배치되는 제1 커패시터 전극(Cst_E1) 및 제2 커패시터 전극(Cst_E2)을 커버하도록 배치될 수 있다. 이 경우, 인접한 도전층과의 기생 커패시턴스가 형성되는 것을 방지할 수 있다.
일 실시예에서, 제1 영역(A1)의 제1 층간 절연층(ILD1)의 두께(HI1)는 제2 영역(A2)의 제1 층간 절연층(ILD1)의 두께(HI2)보다 얇을 수 있다. 여기서 제1 영역(A1)의 제1 층간 절연층(ILD1)의 두께(HI1)는 제2 커패시터 전극(Cst_E2)의 상면으로부터 제3 커패시터 전극(Cst_E3)의 하면까지의 제3 방향(Z축 방향)으로의 두께를 의미할 수 있다. 제1 영역(A1)의 제1 층간 절연층(ILD1)은 스토리지 커패시터(Cst)의 유전체에 해당할 수 있다. 따라서, 제1 영역(A1)의 제1 층간 절연층(ILD1)의 두께(HI1)를 얇게 형성함으로써 스토리지 커패시터(Cst)의 충전 용량을 증가시킬 수 있다. 이에 따라, 발광 소자(LD)의 특성 변화로 인한 게이트 전극과 소스 전극 간의 커패시턴스 편차를 최소화할 수 있으므로, 휘도 불균일로 인한 단기 잔상 불량 등을 최소화할 수 있다.
일 실시예에서, 제1 층간 절연층(ILD1)은 제1 절연층(ILD1A) 및 제2 절연층(ILD1B)을 포함할 수 있다. 제1 절연층(ILD1A)은 제1 영역(A1)과 중첩하는 제1 개구부(OP1)를 포함할 수 있다. 즉, 제1 절연층(ILD1A)은 제1 영역(A1)에서 부분적으로 제거되어 하부에 배치된 제2 커패시터 전극(Cst_E2)을 노출시킬 수 있다. 제1 절연층(ILD1A)의 제1 개구부(OP1)에 의해 노출된 제2 커패시터 전극(Cst_E2)은 제2 절연층(ILD1B)과 직접 접할 수 있다. 제1 절연층(ILD1A)이 제1 영역(A1)에서 부분적으로 제거됨에 따라, 제1 영역(A1)의 제1 층간 절연층(ILD1)의 두께(HI1)를 얇게 형성하여 스토리지 커패시터(Cst)의 충전 용량을 증가시킬 수 있다. 아울러, 제한된 공간에서 큰 충전 용량을 확보할 수 있으므로 스토리지 커패시터(Cst)가 차지하는 면적을 최소화할 수 있다. 즉, 초고해상도 표시 장치를 용이하게 구현할 수 있다.
제1 절연층(ILD1A)의 제1 개구부(OP1)의 제1 방향(X축 방향)의 폭은 제1 커패시터 전극(Cst_E1)의 제1 방향(X축 방향)의 폭(WE1)과 실질적으로 동일할 수 있다. 예를 들어, 제1 절연층(ILD1A)의 제1 개구부(OP1)는 제1 커패시터 전극(Cst_E1) 형성에 이용되는 마스크와 동일한 마스크를 이용하여 패터닝될 수 있다. 이에 대한 상세한 설명은 도 18 내지 도 24를 참조하여 후술하기로 한다. 또한, 제1 절연층(ILD1A)의 제1 개구부(OP1)의 제1 방향(X축 방향)의 폭은 제2 커패시터 전극(Cst_E2)의 제1 방향(X축 방향)의 폭(WE2)보다 클 수 있다. 또한, 제1 절연층(ILD1A)의 제1 개구부(OP1)의 제1 방향(X축 방향)의 폭은 제3 커패시터 전극(Cst_E3)의 제1 방향(X축 방향)의 폭(WE3)보다 작을 수 있다. 한편, 도 14에서는 제1 절연층(ILD1A)이 제1 개구부(OP1)를 포함하는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다.
도 15를 참조하면, 제1 절연층(ILD1A)은 제2 커패시터 전극(Cst_E2)을 커버하되, 제2 절연층(ILD1B)이 제1 영역(A1)과 중첩하는 제1 개구부(OP1)를 포함할 수 있다. 제2 절연층(ILD1B)의 제1 개구부(OP1)는 제2 커패시터 전극(Cst_E2)과 중첩하도록 형성될 수 있다. 즉, 제2 절연층(ILD1B)은 제1 영역(A1)에서 부분적으로 제거되어 하부에 배치된 제1 절연층(ILD1A)을 노출시킬 수 있다. 제2 절연층(ILD1B)이 제1 영역(A1)에서 부분적으로 제거되어 제1 영역(A1)의 제1 층간 절연층(ILD1)의 두께(HI1)가 얇아짐에 따라, 스토리지 커패시터(Cst)는 제한된 공간에서 큰 충전 용량을 가질 수 있다. 이에 따라, 발광 소자(LD)의 특성 변화로 인한 단기 잔상 불량 등을 방지함과 동시에, 스토리지 커패시터(Cst)가 차지하는 면적을 최소화하여 초고해상도 표시 장치를 용이하게 구현할 수 있음은 앞서 설명한 바와 같다.
제2 절연층(ILD1B)의 제1 개구부(OP1)의 제1 방향(X축 방향)의 폭은 제1 커패시터 전극(Cst_E1)의 제1 방향(X축 방향)의 폭(WE1)과 실질적으로 동일할 수 있다. 예를 들어, 제2 절연층(ILD1B)의 제1 개구부(OP1)는 제1 커패시터 전극(Cst_E1) 형성에 이용되는 마스크와 동일한 마스크를 이용하여 패터닝될 수 있다. 또한, 제2 절연층(ILD1B)의 제1 개구부(OP1)의 제1 방향(X축 방향)의 폭은 제2 커패시터 전극(Cst_E2)의 제1 방향(X축 방향)의 폭(WE2)보다 클 수 있다. 또한, 제2 절연층(ILD1B)의 제1 개구부(OP1)의 제1 방향(X축 방향)의 폭은 제3 커패시터 전극(Cst_E3)의 제1 방향(X축 방향)의 폭(WE3)보다 작을 수 있다. 한편, 도 14 및 도 15에서는 제2 커패시터 전극(Cst_E2)과 제3 커패시터 전극(Cst_E3) 사이에 배치되는 제1 층간 절연층(ILD1)의 두께가 얇게 형성되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다.
도 16을 참조하면, 제1 영역(A1)의 게이트 절연층(GI)의 두께(HG1)는 제2 영역(A2)의 게이트 절연층(GI)의 두께(HG2)보다 얇을 수 있다. 게이트 절연층(GI)은 제1 게이트 절연층(GIA) 및 제2 게이트 절연층(GIB)을 포함할 수 있다. 제1 게이트 절연층(GIA)은 제1 영역(A1)과 중첩하는 제2 개구부(OP2)를 포함할 수 있다. 즉, 제1 게이트 절연층(GIA)은 제1 영역(A1)에서 부분적으로 제거되어 하부에 배치된 버퍼층(BFL)을 노출시킬 수 있다. 제1 게이트 절연층(GIA)의 제2 개구부(OP2)에 의해 노출된 버퍼층(BFL)은 제2 게이트 절연층(GIB)과 직접 접할 수 있다. 제1 게이트 절연층(GIA)이 제1 영역(A1)에서 부분적으로 제거되어 제1 영역(A1)의 게이트 절연층(GI)의 두께(HG1)가 얇아짐에 따라, 스토리지 커패시터(Cst)의 충전 용량을 증가시킬 수 있다. 이에 따라, 발광 소자(LD)의 특성 변화로 인한 단기 잔상 불량 등을 방지함과 동시에, 스토리지 커패시터(Cst)가 차지하는 면적을 최소화하여 초고해상도 표시 장치를 용이하게 구현할 수 있음은 앞서 설명한 바와 같다.
제1 게이트 절연층(GIA)의 제2 개구부(OP2)의 제1 방향(X축 방향)의 폭은 제1 커패시터 전극(Cst_E1)의 제1 방향(X축 방향)의 폭(WE1)과 실질적으로 동일할 수 있다. 또한, 제1 게이트 절연층(GIA)의 제2 개구부(OP2)의 제1 방향(X축 방향)의 폭은 상술한 제1 층간 절연층(ILD1)의 제1 개구부(OP1)의 제1 방향(X축 방향)의 폭과 실질적으로 동일할 수 있다. 예를 들어, 제1 게이트 절연층(GIA)의 제2 개구부(OP2)는 제1 커패시터 전극(Cst_E1) 및/또는 제1 층간 절연층(ILD1)의 제1 개구부(OP1) 형성에 이용되는 마스크와 동일한 마스크를 이용하여 패터닝될 수 있다. 또한, 제1 게이트 절연층(GIA)의 제2 개구부(OP2)의 제1 방향(X축 방향)의 폭은 제2 커패시터 전극(Cst_E2)의 제1 방향(X축 방향)의 폭(WE2)보다 클 수 있다. 또한, 제1 게이트 절연층(GIA)의 제2 개구부(OP2)의 제1 방향(X축 방향)의 폭은 제3 커패시터 전극(Cst_E3)의 제1 방향(X축 방향)의 폭(WE3)보다 작을 수 있다. 한편, 별도로 도시하지 않았지만, 제1 커패시터 전극(Cst_E1)과 제2 커패시터 전극(Cst_E2) 간의 거리가 작아질 수 있는 범위에서 제2 게이트 절연층(GIB)이 제2 개구부(OP2)를 포함할 수도 있다.
또한, 도 17에 도시된 바와 같이, 버퍼층(BFL)이 제1 영역(A1)과 중첩하는 제3 개구부(OP3)를 포함할 수 있다. 즉, 버퍼층(BFL)은 제1 영역(A1)에서 부분적으로 제거되어 하부에 배치된 제1 커패시터 전극(Cst_E1)을 노출시킬 수 있다. 버퍼층(BFL)의 제3 개구부(OP3)에 의해 노출된 제1 커패시터 전극(Cst_E1)은 게이트 절연층(GI)과 직접 접할 수 있다. 버퍼층(BFL)이 제1 영역(A1)에서 부분적으로 제거됨에 따라, 스토리지 커패시터(Cst)의 충전 용량을 증가시킬 수 있다. 즉, 발광 소자(LD)의 특성 변화로 인한 게이트 전극과 소스 전극 간의 커패시턴스 편차를 최소화할 수 있으므로, 휘도 불균일로 인한 단기 잔상 불량 등을 최소화할 수 있다. 아울러, 제한된 공간에서 큰 충전 용량을 확보할 수 있으므로 스토리지 커패시터(Cst)가 차지하는 면적을 최소화하여 초고해상도 표시 장치를 용이하게 구현할 수 있음은 앞서 설명한 바와 같다.
버퍼층(BFL)의 제3 개구부(OP3)의 제1 방향(X축 방향)의 폭은 제1 커패시터 전극(Cst_E1)의 제1 방향(X축 방향)의 폭(WE1)과 실질적으로 동일할 수 있다. 또한, 버퍼층(BFL)의 제3 개구부(OP3)의 제1 방향(X축 방향)의 폭은 상술한 제1 층간 절연층(ILD1)의 제1 개구부(OP1)의 제1 방향(X축 방향)의 폭과 실질적으로 동일할 수 있다. 예를 들어, 버퍼층(BFL)의 제3 개구부(OP3)는 제1 커패시터 전극(Cst_E1) 및/또는 제1 층간 절연층(ILD1)의 제1 개구부(OP1) 형성에 이용되는 마스크와 동일한 마스크를 이용하여 패터닝될 수 있다. 또한, 버퍼층(BFL)의 제3 개구부(OP3)의 제1 방향(X축 방향)의 폭은 제2 커패시터 전극(Cst_E2)의 제1 방향(X축 방향)의 폭(WE2)보다 클 수 있다. 또한, 버퍼층(BFL)의 제3 개구부(OP3)의 제1 방향(X축 방향)의 폭은 제3 커패시터 전극(Cst_E3)의 제1 방향(X축 방향)의 폭(WE3)보다 작을 수 있다.
다시 도 11을 참조하면, 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 데이터 라인(DL)은 제2 반도체 패턴(ACT2)의 일부 영역(또는, 제2 트랜지스터(M2)의 소스 영역)과 중첩하며, 컨택홀을 통해 노출된 제2 반도체 패턴(ACT2)의 일부 영역과 접속할 수 있다. 데이터 라인(DL)의 일부는 제2 트랜지스터(M2)의 제1 트랜지스터 전극을 구성할 수 있다.
수직 센싱 라인(SENL_V)은 제2 방향(Y축 방향)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 수직 센싱 라인(SENL_V)은 데이터 라인(DL)의 좌측에 배치되며, 도 10에 도시된 바와 같이, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)을 포함하는 단위 화소마다 배치될 수 있다. 수직 센싱 라인(SENL_V)은 수평 센싱 라인(SENL_H)과 중첩하며, 컨택홀을 통해 노출된 수평 센싱 라인(SENL_H)과 접속할 수 있다.
제1 브리지 패턴(BRP1)은 제2 반도체 패턴(ACT2)의 일부 영역(또는, 제2 트랜지스터(M2)의 소스 영역)과 중첩하며, 컨택홀을 통해 노출된 제2 반도체 패턴(ACT2)의 일부 영역과 접속하고, 제2 트랜지스터(M2)의 제2 트랜지스터 전극을 구성할 수 있다. 또한, 제1 브리지 패턴(BRP1)은 제2 커패시터 전극(Cst_E2)과 중첩하며, 컨택홀을 통해 제2 커패시터 전극(Cst_E2)과 접속할 수 있다. 따라서, 제1 트랜지스터(M1)의 제1 트랜지스터 전극은 제2 커패시터 전극(Cst_E2)(즉, 스토리지 커패시터(도 9의 Cst)의 일 전극)에 연결될 수 있다.
제2 브리지 패턴(BRP2)은 제3 커패시터 전극(Cst_E3)으로부터 하측으로 연장하며, 제1 반도체 패턴(ACT1)의 일부 영역(또는, 제1 트랜지스터(M1)의 드레인 영역) 및 제3 반도체 패턴(ACT3)의 일부 영역(또는, 제3 트랜지스터(M3)의 소스 영역)과 중첩할 수 있다. 제2 브리지 패턴(BRP2)은 컨택홀을 통해 노출된 제1 반도체 패턴(ACT1)의 일부 영역과 접속하며, 제1 트랜지스터(M1)의 제1 트랜지스터 전극을 구성할 수 있다. 또한, 제2 브리지 패턴(BRP2)은 컨택홀을 통해 노출된 제3 반도체 패턴(ACT3)의 일부 영역과 접속하며, 제3 트랜지스터(M3)의 제1 트랜지스터 전극을 구성할 수 있다.
또한, 제2 브리지 패턴(BRP2)은 컨택홀을 통해 노출된 제1 커패시터 전극(Cst_E1)과 접속할 수 있다. 제2 브리지 패턴(BRP2)은 제3 커패시터 전극(Cst_E3)과 일체로 형성되고, 따라서, 제3 커패시터 전극(Cst_E3)은 제1 커패시터 전극(Cst_E1)과 연결되며, 스토리지 커패시터(도 9의 Cst)의 타 전극을 구성할 수 있다.
제3 브리지 패턴(BRP3)은 제1 반도체 패턴(ACT1)의 일부 영역(또는, 제1 트랜지스터(M1)의 드레인 영역)과 중첩하며, 컨택홀을 통해 노출된 제1 반도체 패턴(ACT1)의 일부 영역과 접속하고, 제1 트랜지스터(M1)의 제2 트랜지스터 전극을 구성할 수 있다.
제4 브리지 패턴(BRP4)은 제3 반도체 패턴(ACT3)의 일부 영역(또는, 제3 트랜지스터(M3)의 드레인 영역)과 중첩하며, 컨택홀을 통해 노출된 제3 반도체 패턴(ACT3)의 일부 영역과 접속하고, 제3 트랜지스터(M3)의 제2 트랜지스터 전극을 구성할 수 있다. 또한, 제4 브리지 패턴(BRP4)은 수평 센싱 라인(SENL_H)과 중첩하며, 컨택홀을 통해 수평 센싱 라인(SENL_H)과 접속할 수 있다. 따라서, 제3 트랜지스터(M3)는 수평 센싱 라인(SENL_H)을 통해 수직 센싱 라인(SENL_V)에 연결될 수 있다.
제5 브리지 패턴(BRP5)은 제1 전원 라인(PL1)(및/또는, 제2 전원 라인(PL2))과 중첩하며, 컨택홀을 통해 제1 전원 라인(PL1)(및/또는, 제2 전원 라인(PL2))과 접속할 수 있다.
제3 도전층(SD1)은 제2 도전층(GAT)과 유사하게, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(SD1)은 단일막 또는 다층막 구조일 수 있다.
제2 층간 절연층(ILD2)은 제3 도전층(SD1) 상에 배치되고, 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다. 제2 층간 절연층(ILD2)은 제3 도전층(SD1)과 제4 도전층(SD2)을 절연시키는 역할을 할 수 있다.
제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 유사하게, 무기 절연 물질을 포함할 수 있으며, 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제4 도전층(SD2)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 제4 도전층(SD2)은 제1 수직 전원 라인(PL1_V), 제2 수직 전원 라인(PL2_V), 및 제6 브리지 패턴(BRP6)을 포함할 수 있다.
제1 수직 전원 라인(PL1_V)은 제2 방향(Y축 방향)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 제1 수직 전원 라인(PL1_V)은 제3 브리지 패턴(BRP3)과 중첩하는 돌출부를 포함하고, 컨택홀(및 돌출부)을 통해 제3 브리지 패턴(BRP3)과 접속할 수 있다. 따라서, 제1 수직 전원 라인(PL1_V)은 제3 브리지 패턴(BRP3)을 통해 제1 트랜지스터(M1)에 연결될 수 있다.
또한, 제1 수직 전원 라인(PL1_V)은 제5 브리지 패턴(BRP5)과 중첩하고, 컨택홀을 통해 제5 브리지 패턴(BRP5)과 접속할 수 있다. 따라서, 제1 수직 전원 라인(PL1_V)은 제5 브리지 패턴(BRP5)을 통해 제1 전원 라인(PL1)과 연결될 수 있다. 따라서, 제1 수직 전원 라인(PL1_V) 및 제1 전원 라인(PL1)은 표시 장치 전체에 걸쳐 메쉬 구조를 가질 수 있다.
제2 수직 전원 라인(PL2_V)은 제2 방향(Y축 방향)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 제2 수직 전원 라인(PL2_V)은 컨택홀을 통해 후술할 제2 전극(도 12의 ELT2)에 연결될 수 있다.
제6 브리지 패턴(BRP6)은 제3 커패시터 전극(Cst_E3)과 중첩할 수 있다. 제6 브리지 패턴(BRP6)은 컨택홀을 통해 노출된 제3 커패시터 전극(Cst_E3)과 접속할 수 있다. 제6 브리지 패턴(BRP6)은 컨택홀을 통해 후술하는 제1 전극(도 12의 ELT1)에 접속할 수 있다. 따라서, 제1 전극(ELT1)은 제6 브리지 패턴(BRP6) 및 제3 커패시터 전극(Cst_E3)(및 제2 브리지 패턴(BRP2))을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극에 연결될 수 있다.
보호층(PW)은 제4 도전층(SD2) 상에 배치될 수 있다. 보호층(PW)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 보호층(PW)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 보호층(PW)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 보호층(PW)의 구성 물질은 다양하게 변경될 수 있다.
실시예들에서, 보호층(PW)은 제2 층간 절연층(ILD2)을 노출시키는 개구를 포함할 수 있다. 보호층(PW)의 개구의 폭(즉, 제1 방향(X축 방향)으로의 폭)은 발광 소자(LD)의 길이보다 길 수 있다.
일 실시예에서, 보호층(PW)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 형상의 단면을 가질 수 있다. 이 경우, 보호층(PW)의 측면은 곡면을 가질 수 있다. 다만, 보호층(PW)의 형상이 이에 한정되는 것은 아니며, 보호층(PW)은 상부로 갈수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있다. 즉, 본 발명에서 보호층(PW)의 형상이 특별히 한정되지는 않으며, 다양하게 변경될 수 있다.
일 실시예에서, 보호층(PW)은 반사 부재로 기능할 수 있다. 일 예로, 보호층(PW)은 그 상부에 제공된 제1 전극(ELT1) 및 제2 전극(ELT2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 제1 화소(PXL1)(또는, 화소들))의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
보호층(PW) 상에는 제1 전극(ELT1) 및 제2 전극(ELT2)이 배치될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 이격되어 배치될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 보호층(PW)의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 보호층(PW)(예를 들어, 보호층(PW)의 제1 부분(PW_S1) 및 제2 부분(PW_S2))에 대응하는 경사면 또는 곡면을 각각 가지면서, 두께 방향(또는, 제3 방향(Z축 방향))으로 돌출될 수 있다.
제1 전극(ELT1)은 제6 브리지 패턴(BRP6)과 중첩하며, 제6 브리지 패턴(BRP6)을 노출시키는 컨택홀을 통해 제6 브리지 패턴(BRP6)에 접속할 수 있다. 따라서, 제1 전극(ELT1)은 제6 브리지 패턴(BRP6) 및 제3 커패시터 전극(Cst_E3)(및 제2 브리지 패턴(BRP2))을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극에 연결될 수 있다.
제2 전극(ELT1)은 제2 수직 전원 라인(PL2_V)과 중첩하며, 제2 수직 전원 라인(PL2_V)을 노출시키는 컨택홀을 통해 제2 수직 전원 라인(PL2_V)에 접속할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2)의 일 영역 상에는 제3 층간 절연층(INS1)이 배치될 수 있다. 예를 들어, 제3 층간 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 커버하도록 형성되며, 제1 및 제2 전극들(ELT1, ELT2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제3 층간 절연층(INS1)은 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 제3 층간 절연층(INS1) 상에 발광 소자(LD)들이 공급 및 정렬된 이후, 제3 층간 절연층(INS1)은 소정의 제1 및 제2 컨택부들에서 제1 및 제2 전극들(ELT1, ELT2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제3 층간 절연층(INS1)은 발광 소자(LD)들이 공급 및 정렬이 완료된 이후, 발광 소자(LD)들의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제3 층간 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자(LD)들의 사이에 개재되되, 제1 및 제2 전극들(ELT1, ELT2) 각각의 적어도 일 영역을 노출할 수 있다. 제3 층간 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록 형성되어, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제3 층간 절연층(INS1)은 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다. 실시예에 따라서는 제3 층간 절연층(INS1)은 생략될 수도 있다.
제3 층간 절연층(INS1) 상에는 발광 소자(LD)들이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 소자(LD)들이 공급되고, 발광 소자(LD)들은 제1 및 제2 전극들(ELT1, ELT2)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
제4 층간 절연층(INS2)은 발광 소자(LD)들, 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 발광 소자(LD)들의 상부에 배치되며, 발광 소자(LD)들의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제4 층간 절연층(INS2)은 발광 소자(LD)들의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 발광 소자(LD)들의 일 영역 상부에만 부분적으로 배치될 수 있다. 제4 층간 절연층(INS2)은 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 및 제2 전극들(ELT1, ELT2)과, 발광 소자(LD)들의 제1 및 제2 단부들(EP1, EP2) 상에 배치될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 12에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있다.
다른 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 복수의 그룹으로 나뉘어 각 그룹 별로 서로 다른 층에 순차적으로 형성될 수도 있다. 예를 들어, 도 13에 도시된 바와 같이 이웃한 한 쌍의 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 상기 한 쌍의 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에는 제6 층간 절연층(INS4)이 추가적으로 배치될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 발광 소자(LD)들의 제1 및 제2 단부들(EP1, EP2)을 제1 및 제2 전극들(ELT1, ELT2)에 각각 전기적으로 연결할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제3 층간 절연층(INS1)에 의해 커버되지 않은 제1 전극(ELT1)의 일 영역 상에서 제1 전극(ELT1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)에 인접한 적어도 하나의 발광 소자, 일 예로 복수의 발광 소자(LD)들 각각의 제1 단부(EP1)와 접촉되도록 제1 단부(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자(LD)들 각각의 제1 단부(EP1)와 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자(LD)들 각각의 제1 단부(EP1)가 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제3 층간 절연층(INS1)에 의해 커버되지 않은 제2 전극(ELT2)의 일 영역 상에서 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)에 인접한 적어도 하나의 발광 소자, 일 예로 복수의 발광 소자(LD)들 각각의 제2 단부(EP2)와 접촉되도록 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자(LD)들 각각의 제2 단부(EP2)와 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자(LD)들 각각의 제2 단부(EP2)가 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
제5 층간 절연층(INS3)은 보호층(PW), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자(LD)들, 및 제1 및 제2 컨택 전극들(CNE1, CNE2)를 커버하도록, 보호층(PW), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자(LD)들, 및 제1 및 제2 컨택 전극들(CNE1, CNE2)가 형성된 기판(SUB)의 일면 상에 형성 및/또는 배치될 수 있다. 제5 층간 절연층(INS3)은 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라, 제5 층간 절연층(INS3)의 상부에는 도시되지 않은 적어도 한 층의 오버코트층이 더 배치될 수도 있다.
실시예에 따라, 제3 내지 제5 층간 절연층들(INS1, INS2, INS3) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제3 내지 제5 층간 절연층들(INS1, INS2, INS3) 각각은 실리콘 질화물(SiNx)을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제3 내지 제5 층간 절연층들(INS1, INS2, INS3) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 제3 내지 제5 층간 절연층들(INS1, INS2, INS3)은 서로 다른 절연 물질을 포함하거나, 또는 제3 내지 제5 층간 절연층들(INS1, INS2, INS3) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
상술한 실시예에 의하면, 제1 영역(A1)의 제1 층간 절연층(ILD1), 게이트 절연층(GI), 및/또는 버퍼층(BFL)의 두께를 얇게 형성함으로써 스토리지 커패시터(Cst)의 충전 용량을 증가시킬 수 있다. 이에 따라, 발광 소자(LD)의 특성 변화로 인한 게이트 전극과 소스 전극 간의 커패시턴스 편차를 최소화할 수 있으므로, 휘도 불균일로 인한 단기 잔상 불량 등을 최소화할 수 있다. 아울러, 제한된 공간에서 큰 충전 용량을 확보할 수 있으므로, 스토리지 커패시터(Cst)가 차지하는 면적을 최소화할 수 있다. 즉, 초고해상도 표시 장치를 용이하게 구현할 수 있다.
계속해서, 상술한 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다. 다양한 실시예에 따른 표시 장치들 중에서, 도 14의 표시 장치를 제조하는 방법을 예로 하여 설명하기로 한다. 도 14와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 18 내지 도 24는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 18을 참조하면, 먼저 기판(SUB)을 준비하고, 기판(SUB) 상에 제1 도전층(BML)을 형성한다. 제1 도전층(BML)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함하여 단일막 또는 다층막 구조로 형성될 수 있다.
도 19를 참조하면, 이어서 제1 마스크(MSK1)를 이용하여 제1 도전층(BML)을 패터닝하여 제1 영역(A1)에 제1 커패시터 전극(Cst_E1)을 형성한다. 제1 마스크(MSK1)는 상술한 제1 영역(A1)에 대응되는 차광부(M11)와 제2 영역(A2)에 대응되는 투광부(M12)를 포함할 수 있다.
도 20을 참조하면, 이어서 제1 커패시터 전극(Cst_E1) 상에 버퍼층(BFL), 게이트 절연층(GI), 및 제2 도전층(GAT)을 형성한다. 버퍼층(BFL) 및/또는 게이트 절연층(GI)은 연속적인 증착 공정에 의해 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 제2 도전층(GAT)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함하여 단일막 또는 다층막 구조로 형성될 수 있다.
도 21을 참조하면, 이어서 제2 마스크(MSK2)를 이용하여 제2 도전층(GAT)을 패터닝하여 제2 커패시터 전극(Cst_E2)을 형성한다. 제2 마스크(MSK2)는 차광부(M21)와 투광부(M22)를 포함하고, 제2 마스크(MSK2)의 차광부(M21)는 제2 커패시터 전극(Cst_E2)이 형성될 영역과 중첩될 수 있다.
도 22를 참조하면, 이어서 제2 커패시터 전극(Cst_E2) 상에 제1 절연층(ILD1A')을 형성한다. 제1 절연층(ILD1A')은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx), 아연 산화물(ZnOx) 등의 무기 절연 물질로 형성될 수 있다.
도 23을 참조하면, 이어서 상술한 제1 마스크(MSK1)를 이용하여 제1 절연층(ILD1A')을 패터닝하여 제1 개구부(OP1)를 형성한다. 이 경우, 제1 절연층(ILD1A)의 제1 개구부(OP1)의 제1 방향(X축 방향)의 폭은 제1 커패시터 전극(Cst_E1)의 제1 방향(X축 방향)의 폭(WE1)과 실질적으로 동일할 수 있다. 이와 같이 제1 커패시터 전극(Cst_E1) 형성에 이용되는 마스크와 동일한 마스크를 이용하여 제1 절연층(ILD1A)의 제1 개구부(OP1)를 패터닝함으로써 마스크 수를 유지하여 제조 비용을 절감할 수 있다.
도 24를 참조하면, 이어서 제1 절연층(ILD1A) 상에 제2 절연층(ILD1B)을 형성한다. 제2 절연층(ILD1B)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx), 아연 산화물(ZnOx) 등의 무기 절연 물질로 형성될 수 있다. 제2 절연층(ILD1B)은 상술한 제1 절연층(ILD1A)의 제1 개구부(OP1)에 의해 노출된 제2 커패시터 전극(Cst_E2) 상에 직접 형성될 수 있다. 제1 절연층(ILD1A)의 제1 개구부(OP1)로 인해 제1 영역(A1)의 제1 층간 절연층(ILD1)의 두께(HI1)를 얇게 형성할 수 있으므로, 제한된 공간에서 스토리지 커패시터(Cst)의 충전 용량을 증가시킬 수 있다. 이에 따라, 발광 소자(LD)의 특성 변화로 인한 단기 잔상 불량 등을 최소화하고, 스토리지 커패시터(Cst)가 차지하는 면적을 최소화할 수 있으므로, 초고해상도 표시 장치를 용이하게 구현할 수 있음은 앞서 설명한 바와 같다. 이어서 제1 층간 절연층(ILD1) 상에 제3 커패시터 전극(Cst_E3) 및 제2 층간 절연층(ILD2)을 형성하여 도 14에 도시된 표시 장치가 완성될 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
PXL: 화소
ELT1: 제1 전극
ELT2: 제2 전극
LD: 발광 소자
A1: 제1 영역
A2: 제2 영역
Cst_E1: 제1 커패시터 전극
Cst_E2: 제2 커패시터 전극
Cst_E3: 제3 커패시터 전극
ILD1: 제1 층간 절연층
ILD2: 제2 층간 절연층
OP1, OP2, OP3: 개구부

Claims (20)

  1. 제1 방향으로 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자;
    순차적으로 적층된 제1 내지 제3 커패시터 전극을 포함하는 커패시터를 포함하는 화소 회로;
    상기 제2 커패시터 전극과 상기 제3 커패시터 전극 사이에 배치된 층간 절연층; 및
    상기 제1 커패시터 전극과 중첩하는 제1 영역, 및 상기 제1 영역을 제외한 제2 영역을 포함하되,
    상기 제1 영역의 상기 층간 절연층의 두께는 상기 제2 영역의 상기 층간 절연층의 두께보다 얇은 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 영역의 상기 제1 방향의 폭은 상기 제1 커패시터 전극의 상기 제1 방향의 폭과 실질적으로 동일한 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 영역의 상기 제1 방향의 폭은 상기 제2 커패시터 전극의 상기 제1 방향의 폭보다 큰 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 영역의 상기 제1 방향의 폭은 상기 제3 커패시터 전극의 상기 제1 방향의 폭보다 작은 표시 장치.
  5. 제1 항에 있어서,
    상기 층간 절연층은 제1 절연층, 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고,
    상기 제1 절연층은 상기 제1 영역과 중첩하는 개구부를 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 절연층의 상기 개구부의 상기 제1 방향의 폭은 상기 제1 커패시터 전극의 상기 제1 방향의 폭과 실질적으로 동일한 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 절연층의 상기 개구부의 상기 제1 방향의 폭은 상기 제2 커패시터 전극의 상기 제1 방향의 폭보다 큰 표시 장치.
  8. 제5 항에 있어서,
    상기 제1 절연층의 상기 개구부는 상기 제2 커패시터 전극을 노출시키는 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 절연층은 상기 제1 절연층의 상기 개구부를 통해 상기 제2 커패시터 전극과 접촉하는 표시 장치.
  10. 제1 항에 있어서,
    상기 층간 절연층은 제1 절연층, 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고,
    상기 제2 절연층은 상기 제1 영역과 중첩하는 개구부를 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 절연층의 상기 개구부는 상기 제2 커패시터 전극과 중첩하는 표시 장치.
  12. 제10 항에 있어서,
    상기 제2 절연층의 상기 개구부의 상기 제1 방향의 폭은 상기 제1 커패시터 전극의 상기 제1 방향의 폭과 실질적으로 동일한 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에 배치된 게이트 절연층을 더 포함하고,
    상기 제1 영역의 상기 게이트 절연층의 두께는 상기 제2 영역의 상기 게이트 절연층의 두께보다 얇은 표시 장치.
  14. 제13 항에 있어서,
    상기 게이트 절연층은 복수의 무기막을 포함하고, 복수의 상기 무기막 중 적어도 하나는 상기 제1 영역과 중첩하는 개구부를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 게이트 절연층의 상기 개구부의 상기 제1 방향의 폭은 상기 제1 커패시터 전극의 상기 제1 방향의 폭과 실질적으로 동일한 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 커패시터 전극은 제1 도전층으로 이루어지고,
    상기 제2 커패시터 전극은 제2 도전층으로 이루어지고,
    상기 제1 도전층과 상기 제2 도전층 사이에 배치된 반도체층을 더 포함하는 표시 장치.
  17. 제1 항에 있어서,
    상기 제1 커패시터 전극과 상기 제2 커패시터 전극이 중첩하여 제1 커패시터를 구성하고,
    상기 제2 커패시터 전극과 상기 제3 커패시터 전극이 중첩하여 제2 커패시터를 구성하는 표시 장치.
  18. 제1 항에 있어서,
    상기 화소 회로는 상기 발광 소자를 구동하는 복수의 트랜지스터를 포함하고,
    상기 트랜지스터는 각각,
    상기 제2 영역에 배치된 반도체층;
    상기 반도체층 상에 배치된 게이트 전극;
    상기 게이트 전극 상에 배치되고, 상기 반도체층에 각각 연결된 소스 전극 및 드레인 전극을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 커패시터 전극은 상기 게이트 전극과 동일한 도전층으로 이루어지고,
    상기 제3 커패시터 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 도전층으로 이루어진 표시 장치.
  20. 제18 항에 있어서,
    상기 커패시터는 상기 게이트 전극과 전기적으로 연결된 노드와 상기 제1 전극 사이에 연결된 표시 장치.
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