KR20210102560A - 표시 장치 - Google Patents

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우민규
김경배
김진영
채종철
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삼성디스플레이 주식회사
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Abstract

표시 장치는 기판을 포함한다. 제1 전극, 제2 전극, 및 제3 전극은 기판 상에 제공되고, 제1 방향을 따라 순차적으로 배열된다. 제1 발광 소자는 제1 전극 및 제2 전극 사이에 배치된다. 제2 발광 소자는 제2 전극 및 제3 전극 사이에 배치된다. 제1 컨택 전극은 제1 전극 및 제1 발광 소자의 일단과 중첩하며, 제1 전극 및 제1 발광 소자의 일단과 접촉한다. 제2 컨택 전극은 제1 발광 소자의 타단과 중첩하며, 제1 발광 소자의 타단과 접촉한다. 제3 컨택 전극은 제2 전극 및 제2 발광 소자의 타단과 중첩하며, 제2 전극 및 제2 발광 소자의 타단과 접촉한다. 제2 컨택 전극은 제3 컨택 전극을 우회하여 연장하며, 제3 전극 및 제2 발광 소자의 일단과 중첩하고, 제2 발광 소자의 일단과 접촉한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 이용하여 발광 장치의 광원을 구성하는 기술이 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치에 이용될 수 있다.
표시 장치의 발광 효율(또는, 발광 소자들의 출광량, 화소당 입력 전류)를 높이기 위해, 각각 상호 병렬 연결된 발광 소자들을 포함하는 광원들이 직렬 연결되는 구조, 즉, 직렬 연결 및 병렬 연결이 혼합된 연결 구조를 가지고, 발광 소자들이 상호 연결될 수 있다.
다만, 2개의 화소 전극들 사이에 발광 소자들이 직렬로 배열되는 비율이 높지 않아, 표시 장치의 발광 효율이 향상되지 못하고 있다.
본 발명의 일 목적은, 발광 효율이 향상된 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 기판; 상기 기판 상에 제공되고, 제1 방향을 따라 순차적으로 배열되는 제1 전극, 제2 전극, 및 제3 전극; 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 적어도 하나의 제1 발광 소자; 상기 제2 전극 및 상기 제3 전극 사이에 배치되는 적어도 하나의 제2 발광 소자; 상기 제1 전극 및 상기 적어도 하나의 제1 발광 소자의 일단과 중첩하며, 상기 제1 전극 및 상기 제1 발광 소자의 일단과 접촉하는 제1 컨택 전극; 상기 적어도 하나의 제1 발광 소자의 타단과 중첩하며, 상기 적어도 하나의 제1 발광 소자의 타단과 접촉하는 제2 컨택 전극; 및 상기 제2 전극 및 상기 적어도 하나의 제2 발광 소자의 타단과 중첩하며, 상기 제2 전극 및 상기 적어도 하나의 제2 발광 소자의 타단과 접촉하는 제3 컨택 전극을 포함한다. 여기서, 상기 제2 컨택 전극은 상기 제3 컨택 전극을 우회하여 연장하며, 상기 제3 전극 및 상기 적어도 하나의 제2 발광 소자의 일단과 중첩하고, 상기 적어도 하나의 제2 발광 소자의 일단과 접촉한다.
일 실시예에 의하면, 상기 적어도 하나의 제1 발광 소자의 타단과 상기 적어도 하나의 제2 발광 소자의 타단은 동일한 타입의 반도체층을 포함하며, 상기 제2 전극을 사이에 두고 상호 마주할 수 있다.
일 실시예에 의하면, 상기 적어도 하나의 제1 발광 소자 및 상기 적어도 하나의 제2 발광 소자는 상기 제1 전극 및 상기 제2 전극 사이에서 직렬 연결될 수 있다.
일 실시예에 의하면, 평면도 상에서, 상기 제2 컨택 전극은 상기 제3 컨택 전극으로부터 이격되되, 상기 제3 컨택 전극의 적어도 일부를 에워쌀 수 있다.
일 실시예에 의하면, 상기 제2 컨택 전극은 폐루프를 가질 수 있다.
일 실시예에 의하면, 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장하며, 상기 제2 전극의 상기 제2 방향으로의 길이는 상기 제1 전극의 상기 제2 방향으로의 길이보다 길 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 기판의 발광 영역의 가장자리를 따라 연장하며 상기 발광 영역을 정의하는 뱅크를 더 포함하고, 상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 제3 컨택 전극은 상기 발광 영역 내에 제공되며, 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극은 상기 뱅크와 중첩할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 기판 상에 배치되는 트랜지스터; 및 상기 기판 상에 배치되는 전원선을 더 포함하고, 상기 제1 전극은 상기 트랜지스터와 중첩하고 상기 트랜지스터의 일 전극과 연결되며, 상기 제2 전극은 상기 전원선과 중첩하고 상기 전원선과 연결되며, 상기 제3 전극은 상기 트랜지스터 및 상기 전원선과 절연일 수 있다.
일 실시예에 의하면, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은 적어도 하나의 절연층을 사이에 두고 상호 다른 층들에 배치되고, 상기 제1 컨택 전극 및 상기 제3 컨택 전극은 상호 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 제3 컨택 전극은 상호 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 기판 상에 배치되는 트랜지스터; 및 상기 기판 상에 배치되는 전원선을 더 포함하고, 상기 제1 전극은 상기 전원선과 중첩하고 상기 전원선과 연결되며, 상기 제2 전극은 상기 트랜지스터와 중첩하고 상기 트랜지스터의 일 전극과 연결되며, 상기 제3 전극은 상기 트랜지스터 및 상기 전원선과 절연일 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 제4 전극을 더 포함하고, 상기 적어도 하나의 제1 발광 소자는 상기 제1 전극 및 상기 제4 전극 사이에 배치되며, 상기 제2 컨택 전극은 상기 제4 전극과 중첩할 수 있다.
일 실시예에 의하면, 상기 제2 전극 및 상기 제4 전극 각각의 상기 제1 방향으로의 폭은 상기 제1 전극의 상기 제1 방향으로의 폭보다 작을 수 있다.
일 실시예에 의하면, 상기 제2 컨택 전극은 상기 제4 전극과 접촉할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는, 기판; 상기 기판 상에 제공되고, 제1 방향을 따라 순차적으로 배열되는 제1 전극, 제2 전극, 제3 전극, 및 제4 전극; 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 적어도 하나의 제1 발광 소자; 상기 제2 전극 및 상기 제3 전극 사이에 배치되는 적어도 하나의 제2 발광 소자; 상기 제3 전극 및 상기 제4 전극 사이에 배치되는 적어도 하나의 제3 발광 소자; 상기 제1 전극 및 상기 적어도 하나의 제1 발광 소자의 일단과 중첩하며, 상기 제1 전극 및 상기 제1 발광 소자의 일단과 접촉하는 제1 컨택 전극; 상기 적어도 하나의 제1 발광 소자의 타단과 중첩하며, 상기 적어도 하나의 제1 발광 소자의 타단과 접촉하는 제2 컨택 전극; 상기 제2 전극 및 상기 적어도 하나의 제2 발광 소자의 타단과 중첩하며, 상기 제2 전극 및 상기 적어도 하나의 제2 발광 소자의 타단과 접촉하는 제3 컨택 전극; 및 상기 제4 전극 및 상기 적어도 하나의 제3 발광 소자의 타단과 중첩하며, 상기 적어도 하나의 제3 발광 소자의 타단과 접촉하는 제4 컨택 전극을 포함한다. 여기서, 상기 제2 컨택 전극은 상기 제3 컨택 전극을 우회하여 연장하며, 상기 적어도 하나의 제3 발광 소자의 일단과 중첩하고, 상기 적어도 하나의 제3 발광 소자의 일단과 접촉한다. 상기 제4 컨택 전극은 상기 제2 컨택 전극을 우회하여 연장하며, 상기 적어도 하나의 제2 발광 소자의 일단과 중첩하고, 상기 적어도 하나의 제2 발광 소자의 일단과 접촉한다.
일 실시예에 의하면, 상기 적어도 하나의 제1 발광 소자의 타단과 상기 적어도 하나의 제2 발광 소자의 타단은 동일한 타입의 반도체층을 포함하며, 상기 제2 전극을 사이에 두고 상호 마주하고, 상기 적어도 하나의 제2 발광 소자의 일단과 상기 적어도 하나의 제3 발광 소자의 일단은 동일한 타입의 반도체층을 포함하며, 상기 제3 전극을 사이에 두고 상호 마주할 수 있다.
일 실시예에 의하면, 상기 적어도 하나의 제1 발광 소자, 상기 적어도 하나의 제2 발광 소자, 및 상기 적어도 하나의 제3 발광 소자는 상기 제1 전극 및 상기 제2 전극 사이에서 직렬 연결될 수 있다.
일 실시예에 의하면, 상기 제2 컨택 전극은 상기 제3 컨택 전극의 일단과 인접하여 상기 제2 전극으로부터 상기 제3 전극까지 연장하며, 상기 제4 컨택 전극은 상기 제3 컨택 전극의 타단과 인접하여 상기 제4 전극으로부터 상기 제3 전극까지 연장할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 제5 전극을 더 포함하고, 상기 적어도 하나의 제1 발광 소자는 상기 제1 전극 및 상기 제5 전극 사이에 배치되며, 상기 제2 컨택 전극은 상기 제5 전극과 중첩할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제3 전극 및 상기 제4 전극 사이에 배치되는 제6 전극을 더 포함하고, 상기 적어도 하나의 제3 발광 소자는 상기 제6 전극 및 상기 제4 전극 사이에 배치되며, 상기 제2 컨택 전극은 상기 제6 전극과 중첩할 수 있다.
본 발명의 실시예에 따른 표시 장치는, 순차적으로 배열된 제1 전극, 제2 전극, 및 제3 전극들 사이에 각각 배치된 제1 발광 소자 및 제2 발광 소자를 포함하고, 제1 발광 소자 및 제2 발광 소자 각각의 제2 단부가 제2 전극을 사이에 두고 상호 마주보도록 제1 발광 소자 및 제2 발광 소자가 배치되며, 제1 발광 소자의 제2 단부와 제2 발광 소자의 제1 단부는 제2 발광 소자의 적어도 일부를 에워싸는 형태로 배치된 컨택 전극을 통해 연결될 수 있다. 따라서, 상호 다른 방향으로 배열된 제1 발광 소자 및 제2 발광 소자가 직렬 연결되고, 표시 장치의 발광 효율이 향상될 수 있다.
또한, 제2 전극은 상호 이격된 2개의 서브 전극들로 분리 구성되므로, 상기 컨택 전극과 제2 전극이 단락되더라도, 제1 발광 소자 및 제2 발광 소자는 원하는 휘도를 가지고 발광할 수 있다. 따라서, 표시 장치의 표시 불량이 감소될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 도면이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다.
도 2b는 도 2a의 발광 소자의 단면도이다.
도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다.
도 3b는 도 3a의 발광 소자의 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 발광 소자를 나타내는 도면이다.
도 4b는 도 4a의 발광 소자의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 6a 내지 도 6e는 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도들이다.
도 7은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 8a 및 도 8b는 도 7의 Ⅰ-Ⅰ'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다.
도 9a 내지 도 9c는 도 5의 표시 장치에 포함된 화소의 다른 예를 나타내는 평면도들이다.
도 10은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 11a 및 도 11b는 도 10의 Ⅱ-Ⅱ'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다.
도 12a 및 도 12b는 도 5의 표시 장치에 포함된 화소의 다른 예를 나타내는 평면도들이다.
도 13은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 14a 및 도 14b는 도 13의 Ⅲ-Ⅲ'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다.
도 15는 도 5의 표시 장치에 포함된 화소의 다른 예를 나타내는 평면도이다.
도 16은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 17a 및 도 17b는 도 16의 Ⅳ-Ⅳ'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다.
도 18은 도 5의 표시 장치에 포함된 화소의 다른 예를 나타내는 평면도이다.
도 19는 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 20a 및 도 20b는 도 19의 Ⅴ-Ⅴ'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 도면이다. 도 1b는 도 1a의 발광 소자의 단면도이다. 도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다. 도 2b는 도 2a의 발광 소자의 단면도이다. 도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다. 도 3b는 도 3a의 발광 소자의 단면도이다. 도 4a는 본 발명의 또 다른 실시예에 따른 발광 소자를 나타내는 도면이다. 도 4b는 도 4a의 발광 소자의 단면도이다.
식각 방식으로 제조된 발광 소자를 도시한 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b를 설명한 후, 성장 방식으로 제조된 발광 소자를 도시한 도 4a 및 도 4b에 대해 설명한다. 발광 소자의 종류 및/또는 형상이 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b에 도시된 실시예들에 한정되지는 않는다.
우선, 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b를 참조하면, 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13), 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체로 구현될 수 있다.
일 실시예에서, 발광 소자(LD)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층이 배치될 수 있고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나의 반도체층이 배치될 수 있다.
발광 소자(LD)는 다양한 형상을 가질 수 있다. 예를 들어, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 가질 수 있다. 예를 들어, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다. 발광 소자(LD)는 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double heterostructure)를 사용할 수 있다. 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 폭(혹은 두께)을 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 넓은 폭(또는 두꺼운 두께)을 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 도 1a 내지 도 3b에 도시된 바와 같이 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
일 실시예에서, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도, 제2 반도체층(13) 상부에 배치되는 추가 전극(15)을 더 포함할 수 있다. 또한, 실시예에 따라, 도 3a 및 도 3b에 도시된 바와 같이 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(16)을 더 포함할 수도 있다.
추가 전극들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 쇼트키(Schottky) 컨택 전극일 수 있다. 추가 전극들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
추가 전극들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다. 추가 전극들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 추가 전극들(15, 16)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 추가 전극들(15, 16)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 추가 전극들(15, 16)은 불투명 금속을 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 도전성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 도 1a 및 도 1b에 도시된 바와 같이, 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다. 설명의 편의상, 도 1a에서는 절연막(14)의 일부를 삭제한 모습을 도시하였고, 실제 발광 소자(LD)에 포함된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)은 절연막(14)에 의해 둘러싸일 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 절연막(14)은 도 2a 및 도 2b에 도시된 바와 같이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 둘러싸고 상기 제2 반도체층(13) 상에 배치된 추가 전극(15)의 외주면을 전체적으로 둘러싸지 않거나, 추가 전극(15)의 외주면의 일부만을 둘러싸고 추가 전극(15)의 외주면의 나머지를 둘러싸지 않을 수도 있다. 다만, 절연막(14)은 적어도 발광 소자(LD)의 양 단부를 노출하며, 일 예로, 제2 반도체층(13)의 일 단측에 배치된 추가 전극(15)과 더불어, 제1 반도체층(11)의 일 단부를 노출할 수 있다. 또한, 실시예에 따라, 도 3a 및 도 3b에 도시된 바와 같이 발광 소자(LD)의 양 단부에 추가 전극들(15, 16)이 배치될 경우, 절연막(14)은 상기 추가 전극들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 SiO2 또는 Si3N4로 확정되지 않은 SiOx, SiNx 등으로 형성될 수 있으므로, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 발광 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
다음으로, 도 4a 및 도 4b를 참조하여 성장 방식으로 제조된 발광 소자(LD)에 대해 설명한다.
성장 방식으로 제조된 발광 소자(LD)에 대해 설명함에 있어서, 상술한 일 실시예와 상이한 점을 중심으로 설명하며, 성장 방식으로 제조된 발광 소자(LD)에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 상술한 일 실시예와 유사 및/또는 동일한 구성 요소에 대해서는 동일한 번호를 부여한다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 발광 소자(LD)는 중앙에 위치한 제1 반도체층(11), 상기 제1 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 상기 활성층(12)의 적어도 일측을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 구비하는 코어-쉘(core-shell) 구조의 발광 패턴(10)을 포함할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 다각 뿔 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 육각 뿔 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 가질 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에서 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층의 일부가 노출되고, 발광 소자(LD)의 타 단부(또는 상 단부)에서 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층의 일부가 노출될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에서 제1 반도체층(11)의 일부가 노출되고, 상기 발광 소자(LD)의 타 단부(또는 상 단부)에서 제2 반도체층(13)의 일부가 노출될 수 있다. 이러한 경우, 발광 소자(LD)가 표시 장치의 광원으로 적용될 때 노출된 제1 반도체층(11)의 일부가 상기 발광 소자(LD)를 구동하는 구동 전극들 중 하나의 구동 전극에 접촉되고 노출된 제2 반도체층(13)의 일부가 다른 구동 전극에 접촉될 수 있다.
실시예에 따라, 발광 소자(LD)가 추가 전극(15)을 포함하는 경우, 발광 소자(LD)의 타 단부(또는 상 단부)에서 제2 반도체층(13)의 적어도 일측을 감싸는 추가 전극(15)의 일부가 노출될 수 있다. 이러한 경우 발광 소자(LD)가 표시 장치의 광원으로 적용될 때 노출된 추가 전극(15)의 일부가 상기 다른 구동 전극에 접촉되어 하나의 전극과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 중심(혹은 가운데)에 위치할 수 있다. 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD) 및 발광 패턴(10)도 육각 뿔 형상을 가질 수 있다.
활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 구체적으로, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 양측 단부 중 하측에 배치된 타측 단부를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 포함할 수 있다. 추가 전극(15)은 제2 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극이거나 쇼트키(Schottky) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 육각 뿔 형태로 구성될 수 있으며, 그 중심에 제공된 제1 반도체층(11), 상기 제1 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)을 둘러싸는 추가 전극(15)을 포함하는 코어-쉘 구조의 발광 패턴(10)으로 구현될 수 있다. 육각 뿔 형상을 갖는 발광 소자(LD)의 일 단부(또는 하단부)에는 제1 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타 단부(또는 상단부)에는 추가 전극(15)이 배치될 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴(10)의 외주면에 제공된 절연막(14)을 더 포함할 수 있다. 절연막(14)은 투명한 절연 물질을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 5에는 도 1a 내지 도 4b에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다. 실시예에 따라, 도 5에는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조가 간략하게 도시되어 있다. 다만, 실시예에 따라서는 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 5를 참조하면, 표시 패널(PNL)은, 베이스 층(SUB)(또는, 기판)과, 베이스 층(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 베이스 층(SUB)은, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
베이스 층(SUB)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 베이스 층(SUB)은 하부 패널(예를 들어, 표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 베이스 층(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 베이스 층(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 베이스 층(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
베이스 층(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소(PXL)가 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 베이스 층(SUB)은, 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소(PXL)는 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1a 내지 도 4b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 서로 병렬 또는 직렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
도 5에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
도 6a 내지 도 6e는 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도들이다.
먼저 도 6a를 참조하면, 화소(PXL)는 발광 유닛들(EMU1, EMU2) 및 이에 연결되어 발광 유닛들(EMU1, EMU2)를 구동하는 화소 구동 회로(DC)를 포함할 수 있다.
발광 유닛들(EMU1, EMU2)은 제1 전원(VDD)(또는, 제1 구동 전원)과 제2 전원(VSS)(또는, 제2 구동 전원) 사이에 상호 직렬 연결될 수 있다. 발광 유닛들(EMU1, EMU2) 각각은 제1 전원(VDD)(또는, 제1 전원(VDD)이 인가되는 제1 전원선)과 제2 전원(VSS)(또는, 제2 전원(VSS)이 인가되는 제2 전원선) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 발광 유닛(EMU1)은, 화소 구동 회로(DC)를 경유하여 제1 전원(VDD)에 연결된 제1 전극(EL1, 또는, 제1 정렬 전극)과, 제2 발광 유닛(EMU2)을 경유하여 제2 전원(VSS)에 연결된 제2 전극(EL2, 또는, 제2 정렬 전극)과, 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 전극(EL1)은 애노드 전극일 수 있고, 제2 전극(EL2)은 캐소드 전극일 수 있다.
유사하게, 제2 발광 유닛(EMU2)은, 제1 발광 유닛(EMU1) 및 화소 구동 회로(DC)를 경유하여 제1 전원(VDD)에 연결된 제3 전극(EL3, 또는, 제3 정렬 전극)과, 제2 전원(VSS)에 연결된 제4 전극(EL4, 또는, 제4 정렬 전극)과, 제3 및 제4 전극들(EL3, EL4) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제3 전극(EL3)은 애노드 전극일 수 있고, 제4 전극(EL4)은 캐소드 전극일 수 있다.
발광 유닛들(EMU1, EMU2)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)(또는, 제3 전극(EL3))을 통해 제1 전원(VDD)에 연결되는 제1 단부 및 제2 전극(EL2)(또는, 제4 전극(EL4))을 통해 제2 전원(VSS)에 연결된 제2 단부를 포함할 수 있다. 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 발광 소자들(LD) 각각은 유효 광원을 구성할 수 있다.
발광 유닛들(EMU1, EMU2)의 발광 소자들(LD)은 해당 화소 구동 회로(DC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 구동 회로(DC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛들(EMU1, EMU2)로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 동일한 방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛들(EMU1, EMU2)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
실시예에 따라, 발광 유닛들(EMU1, EMU2)은, 각각의 유효 광원을 구성하는 발광 소자들(LD)외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 예를 들어, 제1 발광 유닛(EMU1)의 제1 및 제2 전극들(EL1, EL2)의 사이에는, 적어도 역방향 발광 소자(LDr)가 더 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 발광 소자들(LD)과는 반대 방향으로 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않을 수 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 제1 전극은 제1 전원(VDD)에 연결될 수 있고, 제2 전극은 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류량을 제어할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다. 여기서, 제2 트랜지스터(M2)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다.
제2 트랜지스터(M2)는, 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 연결될 수 있고, 다른 전극은 제1 노드(N1)에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
설명의 편의상, 도 6a에서는 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 제2 트랜지스터(M2)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(M1)를 포함한 비교적 단순한 구조의 구동 회로(DC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(DC)는 제1 트랜지스터(M1)의 문턱전압을 보상하기 위한 보상 트랜지스터, 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 등과 같은 각종 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 6a에서는 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)이 모두 P타입의 트랜지스터들인 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 즉, 구동 회로(DC)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 6b에 도시된 바와 같이, 구동 회로(DC)의 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 6b에 도시된 구동 회로(DC)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 연결 위치 변경을 제외하고는 그 구성이나 동작이 도 6a의 구동 회로(DC)와 유사할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
또한, 다른 예로, 도 6c를 참조하면, 화소(PXL)는 제3 트랜지스터(M3, 센싱 트랜지스터)를 더 포함할 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 타 전극은 발광 소자(LD)의 애노드 전극과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간에 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 소자(LD)의 애노드 전극에서의 전압 값을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 컨트롤러)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
또한, 제1 트랜지스터(M1)는 제1 전극(EL1)에 연결되는 백 게이트 전극을 더 포함할 수 있다. 백 게이트 전극은 절연층을 사이에 두고 게이트 전극과 중첩하여 배치되며, 제1 트랜지스터(M1)의 몸체를 구성하며, 게이트 전극으로 기능할 수 있다.
한편, 도 6c(및 도 6a, 도 6b)에서 화소(PXL)는 2개의 발광 유닛들(EMU1, EMU2)를 포함하는 것으로 도시되어 있으나, 화소(PXL)가 이에 한정되는 것은 아니다.
예를 들어, 도 6d에 도시된 바와 같이, 화소(PXL)는 제1 및 제2 발광 유닛들(EMU1, EMU2) 이외에 제3 발광 유닛(EMU3)을 더 포함할 수 있다. 제1 내지 제3 발광 유닛들(EMU1, EMU2, EMU3)은 제1 전원(VDD)과 제2 전원(VSS) 사이에서 상호 직렬 연결될 수 있다.
제3 발광 유닛(EMU3)은, 화소 구동 회로(DC)를 경유하여 제1 전원(VDD)에 연결된 제5 전극(EL5, 또는, 제5 정렬 전극)과, 제2 전원(VSS)에 연결된 제6 전극(EL6, 또는, 제6 정렬 전극)과, 제5 및 제6 극들(EL5, EL6) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제5 전극(EL5)은 애노드 전극일 수 있고, 제6 전극(EL6)은 캐소드 전극일 수 있다.
도 6e를 참조하면, 본 발명의 다른 실시예에 따른 화소(PXL)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 연결되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 구동 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1, 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(VDD)에 연결될 수 있고, 다른 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 연결될 수 있다. 이와 같은 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제2 트랜지스터(T2)는 제1 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제3 트랜지스터(T3)는 제1 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 연결될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제2 스캔 라인(SL-1)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는 제2 스캔 라인(SL-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 제2 스캔 라인(SL-1)에 공급되는 스캔 신호는 이전단 화소의 제1 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제5 트랜지스터(T5)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제6 트랜지스터(T6)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극) 사이에 연결될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제3 스캔 라인(SL+1)에 연결될 수 있다. 이와 같은 제7 트랜지스터(T7)는 제3 스캔 라인(SL+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다. 제3 스캔 라인(SL+1)에 공급되는 스캔 신호는 이후단 화소의 제1 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
도 6e에는 제7 트랜지스터(T7)의 게이트 전극이 제3 스캔 라인(SL+1)에 연결된 경우가 도시된다. 그러나 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 제1 스캔 라인(SL) 또는 제2 스캔 라인(SL-1)에 연결될 수도 있다. 이 경우, 초기화 전원(Vint)의 전압은 제1 스캔 라인(SL) 또는 제2 스캔 라인(SL-1)으로 게이트-온 전압의 스캔 신호가 공급될 때, 제7 트랜지스터(T7)를 경유하여 발광 소자(LD)의 애노드 전극으로 공급될 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 저장될 수 있다.
한편, 도 6e에서는 구동 회로(DC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 7은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다. 도 7에는 발광 소자(LD)가 배치되는 발광 소자층(LDL, 도 8a 참조)(또는, 도 6c를 참조하여 설명한 광원들(EMU1, EMU2)을 중심으로 화소(PXL)의 구조가 도시되어 있다.
도 7을 참조하면, 화소(PXL)는 베이스 층(SUB) 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은 발광 영역(EMA)을 포함할 수 있다. 실시예에 따라, 화소(PXL)는 뱅크(BANK)(또는, 격벽)를 포함하고, 발광 영역(EMA)은 발광 영역(EMA)을 둘러싸는 뱅크(BANK)에 의해 정의될 수 있다.
화소(PXL)는 제1 방향(DR1)을 따라 순차적으로 배열된 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)을 포함할 수 있다. 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3) 각각은 도 6a, 도 6b, 도 6c, 및 도 6e를 참조하여 설명한 제1 내지 제4 전극들(EL1 내지 EL4) 중 하나에 대응할 수 있다.
제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장하며, 1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)은 제1 방향(DR1)을 따라 상호 이격되어 배치될 수 있다. 다만, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)이 이에 한정되지는 않는다. 예를 들어, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
실시예에 따라, 제2 전극(ELT2)의 제2 방향(DR2)으로의 길이는 제1 전극(ELT1) 및 제3 전극(ELT3) 각각의 제2 방향(DR2)으로의 길이보다 길 수 있다. 도 7에 도시된 바와 같이, 제1 전극(ELT1) 및 제3 전극(ELT3)은 화소 영역(PXA) 내에 배치되고, 제2 전극(ELT2)은 화소 영역(PXA)에 인접한 다른 화소 영역까지 연장할 수 있다. 후술하여 설명하겠지만, 제1 전극(ELT1)은 도 6a 등을 참조하여 설명한 제1 트랜지스터(M1)와 연결되고, 제2 전극(ELT2)은 도 6a 등을 참조하여 설명한 제2 전원(VSS)(또는, 제2 전원선)에 연결될 수 있다. 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)은 뱅크(BANK)와 중첩하며, 제1 전극(ELT1) 및 제3 전극(ELT3) 각각의 단부는 뱅크(BANK)보다 화소 영역(PXA)의 가장자리에 인접할 수 있다. 참고로, 제1 전극(ELT1) 및 제3 전극(ELT3)은 발광 소자들(LD1, LD2)이 공급되기 전에는 인접 화소 영역들까지 연장하고, 발광 소자들(LD1, LD2)이 화소 영역(PXA)에 공급 및 배열된 이후에는 뱅크(BANK)의 외측에서 절단(또는, 부분적으로 제거)될 수 있다.
실시예에 따라, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)은 반사 전극 및 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다. 또한, 반사 전극은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 반사 전극은 적어도 하나의 반사성 도전층을 포함하며, 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함할 수 있다.
실시예에 따라, 화소(PXL)는 제1 전극(ELT1)의 일 영역과 중첩하는 제1 뱅크 패턴(PW1), 제2 전극(ELT2)의 일 영역과 중첩하는 제2 뱅크 패턴(PW2), 및 제3 전극(ELT3)의 일 영역과 중첩하는 제3 뱅크 패턴(PW3)을 포함할 수 있다.
제1 뱅크 패턴(PW1), 제2 뱅크 패턴(PW2), 및 제3 뱅크 패턴(PW3)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3) 각각의 일 영역을 상부 방향으로 돌출시킬 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 뱅크 패턴(PW1) 상에 배치되어 제1 뱅크 패턴(PW1)에 의해 베이스 층(SUB)의 높이 방향(또는, 두께 방향)으로 돌출되고, 제2 전극(ELT2)은 제2 뱅크 패턴(PW2) 상에 배치되어 제2 뱅크 패턴(PW2)에 의해 베이스 층(SUB)의 높이 방향으로 돌출되며, 제3 전극(ELT3)은 제3 뱅크 패턴(PW3) 상에 배치되어 제3 뱅크 패턴(PW3)에 의해 베이스 층(SUB)의 높이 방향으로 돌출될 수 있다.
화소(PXL)는 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 화소(PXL)는 도 6a 등을 참조하여 설명한 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 발광 소자(LD1)는 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 배치될 수 있다. 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(ELT1)과 마주하며, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 전극(ELT2)과 마주할 수 있다. 제1 발광 소자(LD1)가 복수 개로 제공되는 경우, 복수의 제1 발광 소자들은 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 상호 병렬로 연결되고, 도 6a 등을 참조하여 설명한 제1 광원(EMU1)을 구성할 수 있다.
유사하게, 제2 발광 소자(LD2)는 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 전극(ELT3)과 마주하며, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 전극(ELT2)과 마주할 수 있다. 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제2 단부(EP2)는 상호 동일한 타입의 반도체층(예를 들어, 도 1a를 참조하여 설명한 제1 반도체층(11))을 포함하고, 제2 전극(ELT2)을 사이에 두고 상호 마주할 수 있다. 제2 발광 소자(LD2)가 복수 개로 제공되는 경우, 복수의 제2 발광 소자들은 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 상호 병렬로 연결되고, 도 6a 등을 참조하여 설명한 제2 광원(EMU2)을 구성할 수 있다.
한편, 도 7에서 발광 소자들(LD1, LD2)이 제1 전극(ELT1), 제2 전극(ELT2) 및 제3 전극(ELT3)의 사이에서 제1 방향(DR1), 일 예로 가로 방향으로 정렬된 것으로 도시하였으나, 발광 소자들(LD1, LD2)의 배열 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD1, LD2) 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 전기적으로 연결될 수 있다. 예컨대, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(ELT1)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(ELT1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 유사하게, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 전극(ELT2) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제3 컨택 전극(CNE3)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 발광 소자(LD1)의 제1 단부(EP1)가 제1 전극(ELT1)과 직접적으로 접촉되어, 제1 전극(ELT1)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 소자들(LD1, LD2) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 각각은, 도 1a 내지 도 4b 중 어느 하나에 도시된 발광 소자(LD)일 수 있다.
실시예에 따라, 발광 소자들(LD1, LD2)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 화소 영역(PXA)의 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자들(LD1, LD2)은 휘발성 용매에 섞여 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에, 또한, 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 소정의 전압이 걸리면, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에, 또한, 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 전계가 형성되면서, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이와 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 발광 소자들(LD1, LD2)이 자가 정렬하게 된다. 발광 소자들(LD1, LD2)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)의 사이에 발광 소자들(LD1, LD2)을 안정적으로 배열할 수 있다.
실시예들에 따라, 화소(PXL)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제3 컨택 전극(CNE3)을 포함할 수 있다.
제1 컨택 전극(CNE1)은, 제1 발광 소자(LD1)의 제1 단부(EP1) 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 제1 발광 소자(LD1)의 제1 단부(EP1)를 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제3 컨택 전극(CNE3) 또는 제2 발광 소자(LD2)를 우회하여 연장하며, 제2 발광 소자(LD2)의 제1 단부(EP1) 및 이에 대응하는 제3 전극(ELT3)의 적어도 일 영역 상에 형성될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
도 7에 도시된 바와 같이, 제2 컨택 전극(CNE2)은 제3 컨택 전극(CNE3)으로부터 이격되되, 제3 컨택 전극(CNE3)을 에워싸는 폐루프 형태를 가질 수 있다.
제3 컨택 전극(CNE3)은, 제2 발광 소자(LD2)의 제2 단부(EP2) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 제2 발광 소자(LD2)의 제2 단부(EP2)를 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결할 수 있다. 따라서, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제3 컨택 전극(CNE3)을 통해 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 직렬 연결될 수 있다.
화소 영역(PXA)에 발광 소자들(LD1, LD2)이 모여 해당 화소(PXL)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 화소(PXL)에 제1 경로(PATH1) 등을 따라 구동 전류가 흐르게 되면, 화소(PXL)의 제1 전극(ELT1) 및 제2 전극(ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD1, LD2)이 발광하면서 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
도 8a 및 도 8b는 도 7의 Ⅰ-Ⅰ'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다.
도 8a를 참조하면, 베이스 층(SUB) 상에 화소 회로층(PCL) 및 발광 소자층(LDL)이 순차적으로 배치될 수 있다. 실시예에 따라, 화소 회로층(PCL) 및 발광 소자층(LDL)은 표시 패널(PNL, 도 6 참조)의 표시 영역(DA)에 전면적으로 형성될 수 있다.
화소 회로층(PCL)은, 제1 도전층, 제1 절연층(INS1), 반도체층, 제2 절연층(INS2), 제2 도전층, 제3 절연층(INS3), 제3 도전층, 제4 절연층(INS4), 제4 도전층, 및 보호층(PSV)을 포함할 수 있다. 도 8a에 도시된 바와 같이, 제1 도전층, 제1 절연층(INS1), 반도체층, 제2 절연층(INS2), 제2 도전층, 제3 절연층(INS3), 제3 도전층, 제4 절연층(INS4), 제4 도전층, 및 보호층(PSV)은 베이스 층(SUB) 상에 순차적으로 적층될 수 있다.
제1 도전층은 베이스 층(SUB) 상에 배치되며, 백 게이트 전극(BML1)을 포함할 수 있다. 백 게이트 전극(BML1)은 도 6c를 참조하여 설명한 백 게이트 전극과 실질적으로 동일하며, 제1 트랜지스터(T1)의 백 게이트 전극을 구성할 수 있다. 여기서, 제1 트랜지스터(T1)는 도 6a 내지 도 6d를 참조하여 설명한 제1 트랜지스터(M1) 또는 도 6e를 참조하여 설명한 제1 트랜지스터(T1)일 수 있다. 한편, 제2 트랜지스터(T2)는 도 6a 내지 도 6d를 참조하여 설명한 제2 트랜지스터(M2) 또는 도 6e를 참조하여 설명한 제2 트랜지스터(T2)이며, 백 게이트 전극을 제외하고 제1 트랜지스터(T1)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 제1 트랜지스터(T1)를 중심으로 화소 회로층(PCL)을 설명하기로 한다.
실시예에 따라, 제1 도전층 및 베이스 층(SUB) 사이에는 버퍼층이 배치될 수 있다. 버퍼층은 베이스 층(SUB)의 전체 면 상에 배치될 수 있다. 버퍼층은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
제1 절연층(INS1)은 베이스 층(SUB) 및 제1 도전층 상에 배치될 수 있다. 제1 절연층(INS1)은 대체로 베이스 층(SUB)의 전체 면에 걸쳐 배치될 수 있다.
제1 절연층(INS1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제1 절연층(INS1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
반도체층은 제1 절연층(INS1) 상에 배치될 수 있다. 반도체층은 제1 트랜지스터(T1)의 채널을 이루는 액티브층일 수 있다. 반도체층은 후술할 제1 트랜지스터 전극(또는, 소스 전극) 및 제2 트랜지스터 전극(또는, 드레인 전극)에 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층은 반도체 패턴(SCL)을 포함할 수 있다. 반도체 패턴(SCL)은 제1 트랜지스터(T1)(또는, 제2 트랜지스터(T2))의 채널을 구성할 수 있다.
반도체 패턴(SCL)은 산화물 반도체를 포함할 수 있다. 반도체 패턴(SCL)의 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 반도체 패턴(SCL)의 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 n형 불순물이 사용될 수 있다.
제2 절연층(INS2)(또는, 게이트 절연층)은 반도체층 및 제1 절연층(INS1) 상에 배치될 수 있다. 제2 절연층(INS2)은 대체로 베이스 층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(INS2)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제2 절연층(INS2)은, 제1 절연층(INS1)과 유사하게, 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다.
제2 도전층은 제2 절연층(INS2) 상에 배치될 수 있다. 제2 도전층은 게이트 전극(GE)(또는, 제1 도전 패턴) 및 제1 서브 전원선(PL2_1)을 포함할 수 있다. 또한, 제2 도전층은 트랜지스터의 게이트 전극(GE)과 연결되거나 게이트 전극(GE)을 구성하는 배선들(예를 들어, 주사선, 게이트선), 커패시터 전극들 등을 더 포함할 수도 있다.
게이트 전극(GE)은 반도체 패턴(SCL)과 중첩하여 배치되고, 제1 트랜지스터(T1)의 게이트 전극을 구성할 수 있다.
제1 서브 전원선(PL2_1)에는 도 6a 등을 참조하여 설명한 제2 전원(VSS)이 인가될 수 있다.
제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층은 단일막 또는 다층막 구조일 수 있다.
제3 절연층(INS3)(또는, 층간 절연층)은 제2 도전층 상에 배치되고, 대체로 베이스 층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제3 절연층(INS3)은 제2 도전층과 제3 도전층을 절연시키는 역할을 하며, 층간 절연막일 수 있다.
제3 절연층(INS3)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제3 절연층(INS3)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 도전층은 제3 절연층(INS3) 상에 배치될 수 있다. 제3 도전층은 제1 트랜지스터 전극(ET1)(또는, 제2 도전 패턴), 제2 트랜지스터 전극(ET2)(또는, 제3 도전 패턴), 제2 서브 전원선(PL2_2)을 포함할 수 있다. 또한, 제3 도전층은 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2) 중 적어도 하나와 연결되는 배선들(예를 들어, 데이터선), 전원선들을 더 포함할 수도 있다.
제1 트랜지스터 전극(ET1)은 반도체 패턴(SCL)의 일부 영역(예를 들어, 제1 트랜지스터(T1)의 소스 영역)과 중첩하며, 컨택홀을 통해 노출된 반도체 패턴(SCL)의 일부 영역과 접속할 수 있다. 제1 트랜지스터 전극(ET1)은 제1 트랜지스터(T1)의 제1 전극(예를 들어, 소스 전극)을 구성할 수 있다.
유사하게, 제2 트랜지스터 전극(ET2)은 반도체 패턴(SCL)의 일부 영역(예를 들어, 제1 트랜지스터(T1)의 드레인 영역)과 중첩하며, 컨택홀을 통해 노출된 반도체 패턴(SCL)의 일부 영역과 접속할 수 있다. 제2 트랜지스터 전극(ET2)은 제1 트랜지스터(T1)의 제2 전극(예를 들어, 드레인 전극)을 구성할 수 있다.
제2 서브 전원선(PL2_2)은 컨택홀을 통해 노출된 제1 서브 전원선(PL2_1)과 접속할 수 있다. 제2 서브 전원선(PL2_2)은 제1 서브 전원선(PL2_1)과 함께, 화소(PXL, 도 6a 참조)에 제2 전원(VSS)을 공급하는 전원선을 구성할 수 있다.
제3 도전층은, 제2 도전층과 유사하게, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층은 단일막 또는 다층막 구조일 수 있다.
제4 절연층(INS4)은 제3 도전층 상에 배치되고, 대체로 베이스 층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제4 절연층(INS4)은 제3 도전층과 제4 도전층을 절연시키는 역할을 하며, 층간 절연막일 수 있다.
제4 절연층(INS4)은, 제3 절연층(INS3)과 유사하게, 무기 절연 물질이나 유기 절연 물질을 포함할 수 있다.
제4 도전층은 제4 절연층(INS4) 상에 배치될 수 있다. 제4 도전층은 제1 브리지 패턴(BRP1) 및 제2 브리지 패턴(BRP2)을 포함할 수 있다.
제1 브리지 패턴(BRP1)은 제1 트랜지스터(T1)의 제1 트랜지스터 전극(ET1)과 중첩하며, 컨택홀을 통해 노출된 제1 트랜지스터 전극(ET1)과 접속할 수 있다. 제1 브리지 패턴(BRP1)은 후술하는 제1 전극(ELT1)(즉, 발광 소자층(LDL)의 제1 전극(ELT1))과 제1 트랜지스터(T1)를 연결할 수 있다.
제2 브리지 패턴(BRP2)은 제2 서브 전원선(PL2_2)과 중첩하며, 컨택홀을 통해 노출된 제2 서브 전원선(PL2_2)과 접속할 수 있다. 제2 브리지 패턴(BRP2)은 후술하는 제2 전극(ELT2)(즉, 발광 소자층(LDL)의 제2 전극(ELT2))과 제2 서브 전원선(PL2_2)을 연결할 수 있다.
보호층(PSV)은 제4 도전층 및 제4 절연층(INS4) 상에 배치될 수 있다. 보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다.
보호층(PSV)에는 제1 브리지 패턴(BRP1)을 노출시키는 제1 컨택홀(CNT1) 및 제2 브리지 패턴(BRP2)을 노출시키는 제2 컨택홀(CNT2)이 형성될 수 있다.
발광 소자층(LDL)은 화소 회로층(PCL) 상에 순차적으로 배치 및/또는 형성된 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3), 제1 내지 제3 전극들(ELT1, ELT2, ELT3), 제1 패시베이션층(PAS1)(또는, 제5 절연층), 제1 및 제2 발광 소자들(LD1, LD2), 제2 패시베이션층(PAS2)(또는, 제6 절연층), 제3 컨택 전극(CNE3), 제3 패시베이션층(PAS3)(또는, 제7 절연층), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 화소 회로층(PCL)(또는, 보호층(PSV)) 상에 배치될 수 있다. 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 발광 영역(EMA, 도 7 참조)에 서로 이격되어 배치될 수 있다. 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 화소 회로층(PCL) 상에서 높이 방향(즉, 제3 방향(DR3))으로 돌출될 수 있다. 실시예에 따라, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 뱅크 패턴(PW1)은, 화소 회로층(PCL)과 제1 전극(ELT1)의 사이에 배치될 수 있다. 제1 뱅크 패턴(PW1)은, 제1 발광 소자(LD1)의 제1 단부(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 뱅크 패턴(PW1)의 일 측면은, 제1 발광 소자(LD1)의 제1 단부(EP1)와 인접한 거리에 위치되어, 제1 발광 소자(LD1)의 제1 단부(EP1)와 마주하도록 배치될 수 있다.
실시예에 따라, 제2 뱅크 패턴(PW2)은, 화소 회로층(PCL)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 제2 뱅크 패턴(PW2)은, 제1 발광 소자(LD1)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 뱅크 패턴(PW2)의 일 측면은, 제1 발광 소자(LD1)의 제2 단부(EP2)와 인접한 거리에 위치되어, 제2 발광 소자(LD2)의 제2 단부(EP2)와 마주하도록 배치될 수 있다. 또한, 제2 뱅크 패턴(PW2)은, 제2 발광 소자(LD2)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 뱅크 패턴(PW2)의 타 측면은, 제2 발광 소자(LD2)의 제2 단부(EP2)와 인접한 거리에 위치되어, 제2 발광 소자(LD2)의 제2 단부(EP2)와 마주하도록 배치될 수 있다.
실시예에 따라, 제3 뱅크 패턴(PW3)은, 화소 회로층(PCL)과 제3 전극(ELT3)의 사이에 배치될 수 있다. 제3 뱅크 패턴(PW3)은, 제2 발광 소자(LD2)의 제1 단부(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제3 뱅크 패턴(PW3)의 일 측면은, 제2 발광 소자(LD2)의 제1 단부(EP1)와 인접한 거리에 위치되어, 제2 발광 소자(LD2)의 제1 단부(EP1)와 마주하도록 배치될 수 있다.
실시예에 따라, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 다양한 형상을 가질 수 있다. 일 예로, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 도 8a에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다른 예로, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3) 각각은 적어도 일 측면에서 곡면을 가질 수 있다. 즉, 본 발명에서 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 실리콘질화물(SiNx) 또는 실리콘산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 반사 부재로 기능할 수 있다. 일 예로, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 그 상부에 제공된 제1 내지 제3 전극들(ELT1, ELT2, ELT3)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)의 상부에는 제1 내지 제3 전극들(ELT1, ELT2, ETL3)이 각각 배치될 수 있다. 제1 내지 제3 전극들(ELT1, ELT2, ELT3)은 발광 영역(EMA, 도 7 참조)에서 서로 이격되어 배치될 수 있다.
실시예에 따라, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)의 상부에 각각 배치되는 제1 내지 제3 전극들(ELT1, ELT2, ETL3) 등은 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 전극들(ELT1, ELT2, ELT3)은, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)에 대응하는 경사면 또는 곡면을 각각 가지면서, 발광 소자층(LDL)의 높이 방향(또는, 두께 방향)으로 돌출될 수 있다.
제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각이 반사 전극층을 포함할 경우, 제1 및 제2 발광 소자들(LD1, LD2) 각각의 양단, 즉, 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 영상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 내지 제3 전극들(ELT1, ELT2, ELT3)이 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD1, LD2)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD1, LD2) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 내지 제3 전극들(ELT1, ELT2, ELT3)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(SUB)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 내지 제3 전극들(ELT1, ELT2, ELT3)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 내지 제3 전극들(ELT1, ELT2, ELT3)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 내지 제3 전극들(ELT1, ELT2, ELT3)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각의 구성 요소로 간주되거나, 또는 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 내지 제3 전극들(ELT1, ELT2, ELT3)의 일 영역 상에는 제1 패시베이션층(PAS1)이 배치될 수 있다. 예를 들어, 제1 패시베이션층(PAS1)은, 제1 내지 제3 전극들(ELT1, ELT2, ELT3)의 일 영역을 커버하도록 형성되며, 제1 내지 제3 전극들(ELT1, ELT2, ELT3)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 패시베이션층(PAS1)은, 일차적으로 제1 내지 제3 전극들(ELT1, ELT2, ELT3)을 전면적으로 커버하도록 형성될 수 있다. 제1 패시베이션층(PAS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 패시베이션층(PAS1)은 도 8a에 도시된 바와 같이 소정의 제1 및 제2 컨택부들에서 제1 내지 제3 전극들(ELT1, ELT2, ELT3)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 패시베이션층(PAS1)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 패시베이션층(PAS1)은, 제1 및 제2 전극들(ELT1, ELT2)과 제1 발광 소자(LD1)의 사이에 또한, 제2 및 제3 전극들(ELT2, ELT3)과 제2 발광 소자(LD2)의 사이에 개재되되, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각의 적어도 일 영역을 노출할 수 있다. 제1 패시베이션층(PAS1)은 제1 내지 제3 전극들(ELT1, ELT2, ELT3)이 형성된 이후 제1 내지 제3 전극들(ELT1, ELT2, ELT3)을 커버하도록 형성되어, 후속 공정에서 제1 내지 제3 전극들(ELT1, ELT2, ELT3)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 패시베이션층(PAS1)은, 발광 소자들(LD1, LD2)을 안정적으로 지지할 수 있다. 실시예에 따라서는 제1 패시베이션층(PAS1)은 생략될 수도 있다.
실시예에 따라, 제1 패시베이션층(PAS1) 상에는 뱅크(BANK, 도 7)이 배치될 수 있다. 일 예로, 뱅크(BANK)는 화소(PXL)의 발광 영역(EMA)을 둘러싸도록 다른 화소들 사이에 형성되어, 화소(PXL)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다. 뱅크(BANK)는, 발광 영역(EMA)에 발광 소자들(LD1, LD2)을 공급하는 단계에서, 발광 소자들(LD1, LD2)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
제1 패시베이션층(PAS1)이 형성된 발광 영역(EMA, 도 7 참조)에는 발광 소자들(LD1, LD2)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 영역(EMA)에 발광 소자들(LD1, LD2)이 공급되고, 발광 소자들(LD1, LD2)은 제1 내지 제3 전극들(ELT1, ELT2, ELT3)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이 및 제2 및 제3 전극들(ELT2, ELT3)의 사이에 정렬될 수 있다.
제2 패시베이션층(PAS2)은, 발광 소자들(LD1, LD2), 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 제1 발광 소자(LD1)의 상부에 및 제2 및 제3 전극들(ELT2, ELT3)의 사이에 정렬된 제2 발광 소자(LD2)의 상부에 각각 배치되며, 발광 소자들(LD1, LD2) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제2 패시베이션층(PAS2)은 제1 발광 소자(LD1)의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 제1 발광 소자(LD1)의 일 영역 상부에만 부분적으로 배치될 수 있다. 제2 패시베이션층(PAS2)은 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 제2 패시베이션층(PAS2)의 형성 이전에 제1 패시베이션층(PAS1)과 발광 소자들(LD1, LD2)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 패시베이션층(PAS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD1, LD2)은 보다 안정적으로 지지될 수 있다.
제2 컨택 전극(CNE2)은, 제2 및 제3 전극들(ELT2, ELT3)과, 제1 발광 소자(LD1)의 제2 단부(EP2)와, 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)은, 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은, 제2 전극(ELT2) 상에 배치되되, 제1 패시베이션층(PAS1)에 의해 제2 전극(ELT2)과 절연일 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)에 인접한 제1 발광 소자(LD1)의 제2 단부(EP2)와 접촉되도록 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치될 수 있다. 나아가, 제2 컨택 전극(CNE2)은, 제3 전극(ELT3)과 접촉되도록 제3 전극(ELT3) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 패시베이션층(PAS1)에 의해 커버되지 않은 제3 전극(ELT3)의 일 영역 상에서 제3 전극(ELT3)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제3 전극(ELT3)에 인접한 제2 발광 소자(LD2)의 제1 단부(EP1)와 접촉되도록 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치될 수 있다.
제3 패시베이션층(PAS3)은 제2 컨택 전극(CNE2) 상에 배치될 수 있다. 제3 패시베이션층(PAS3)은 제2 컨택 전극(CNE2)을 커버할 수 있다.
제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)은, 제1 전극(ELT1), 제2 전극(ELT2), 제1 발광 소자(LD1)의 제1 단부(EP1), 및 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 배치될 수 있다. 제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)은, 도 8a에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제1 전극(ELT1)을 전기적으로 연결할 수 있다. 제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제2 단부(EP2) 및 제2 전극(ELT2)을 전기적으로 연결할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은, 제1 전극(ELT1)과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 패시베이션층(PAS1)에 의해 커버되지 않은 제1 전극(ELT1)의 일 영역 상에서 제1 전극(ELT1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)에 인접한 제1 발광 소자(LD1)의 제1 단부(EP1)와 접촉되도록 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1)와 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 배치될 수 있다.
유사하게, 제3 컨택 전극(CNE3)은, 제2 전극(ELT2)과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 일 예로, 제3 컨택 전극(CNE3)은 제1 패시베이션층(PAS1)에 의해 커버되지 않은 제2 전극(ELT2)의 일 영역 상에서 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 제3 컨택 전극(CNE3)은 제2 전극(ELT2)에 인접한 제2 발광 소자(LD2)의 제2 단부(EP2)와 접촉되도록 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제2 단부(EP2)와 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 배치될 수 있다.
실시예에 따라, 제1 내지 제3 패시베이션층들(PAS1, PAS2, PAS3) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제3 패시베이션층들(PAS1, PAS2, PAS3) 각각은, 실리콘 질화물(SiNx)을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 내지 제3 패시베이션층들(PAS1, PAS2, PAS3) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 내지 제3 패시베이션층들(PAS1, PAS2, PAS3)은 서로 다른 절연 물질을 포함하거나, 또는 제1 내지 제3 패시베이션층들(PAS1, PAS2, PAS3) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
한편, 도 8a에서 제1 컨택 전극(CNE1)(또는 제3 컨택 전극(CNE3)) 및 제2 컨택 전극(CNE2)은 제3 패시베이션층(PAS3)을 사이에 두고, 상호 다른 층들에 배치되는 것으로 도시되어 있으나, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3)이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)(또는, 제2 및 제3 컨택 전극들(CNE2, CNE3))이 상호 중첩하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)(또는, 제2 및 제3 컨택 전극들(CNE2, CNE3))은 상호 중첩하지 않을 수도 있다.
실시예들에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)(또는, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3))은 상호 동일한 층에 배치될 수 있다.
도 8b를 참조하면, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3)은 제1 패시베이션층(PAS1)(및 제2 패시베이션층(PAS2)) 상에 배치될 수 있다. 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3), 제1 내지 제3 전극들(ELT1, ELT2, ELT3), 및 발광 소자들(LD1, LD2) 간의 배치 관계(또는, 중첩 관계)는 도 8a를 참조하여 설명한 배치 관계와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1) 상에서 상호 이격되어 배치되며, 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3)은 제2 발광 소자(LD2) 상에서 상호 이격되어 배치될 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 상호 중첩하지 않으며, 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3)은 상호 중첩하지 않을 수 있다.
제4 패시베이션층(PAS4)은, 제1 내지 제3 전극들(ELT1, ELT2, ELT3), 발광 소자들(LD1, LD2), 및 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3)을 커버하도록, 제1 내지 제3 전극들(ELT1, ELT2, ELT3), 발광 소자들(LD1, LD2), 및 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3)가 형성된 베이스 층(SUB)의 일면 상에 형성 및/또는 배치될 수 있다. 제4 패시베이션층(PAS4)은, 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라, 제4 패시베이션층(PAS4)의 상부에는 적어도 한 층의 오버코트층(예를 들어, 발광 소자층(LDL)의 상면을 평탕화하는 층)이 더 배치될 수도 있다.
도 9a 내지 도 9c는 도 5의 표시 장치에 포함된 화소의 다른 예를 나타내는 평면도들이다. 도 9a 내지 도 9c에는 도 7에 대응하는 화소(PXL)가 도시되어 있다.
도 7, 도 9a, 도 9b, 및 도 9c를 참조하면, 제2 전극(ELT2) 또는 제2 컨택 전극(CNE2_1, 또는, CNE2_2)를 제외하고, 도 9a, 도 9b, 및 도 9c 각각에 도시된 화소(PXL)는 도 7의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 9a에 도시된 바와 같이, 제2 전극(ELT2)의 길이는 제1 전극(ELT1)(또는, 제3 전극(ELT3))의 길이와 같을 수 있다. 제2 전극(ELT2)은, 제1 전극(ELT1) 및 제3 전극(ELT3)과 유사하게, 화소 영역(PXA) 내에 배치될 수 있다. 발광 소자들(LD1, LD2)이 화소 영역(PXA)(또는, 발광 영역(EMA))에 공급 및 배열된 이후에, 제1 내지 제3 전극들(ELT1, ELT2, ELT3)은 뱅크(BANK)의 외측에서 절단(또는, 부분적으로 제거)될 수도 있다.
실시예들에서, 제2 컨택 전극(CNE2_1 또는, CNE2_2)은 제3 컨택 전극(CNE3)(또는, 제2 발광 소자(LD2))의 일부만을 에워쌀 수 있다.
도 9b에 도시된 바와 같이, 제2 컨택 전극(CNE2_1)은 제3 컨택 전극(CNE3)의 일단과 인접하여, 제2 전극(ELT2)로부터 제3 전극(ELT3)까지 연장하며, 제3 컨택 전극(CNE3)의 타단과 인접하여 개방된 공간을 포함할 수 있다.
이와 달리, 도 9c에 도시된 바와 같이, 제2 컨택 전극(CNE2_2)은 제3 컨택 전극(CNE3)의 타단과 인접하여, 제2 전극(ELT2)로부터 제3 전극(ELT3)까지 연장하며, 제3 컨택 전극(CNE3)의 일단과 인접하여 개방된 공간을 포함할 수 있다. 이 경우, 제1 경로(PATH1_1)를 따라 구동 전류가 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 흐를 수 있다.
즉, 제2 컨택 전극(CNE2_1, CNE2_2)는 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에서 연장되는 부분을 포함하는 경우라면, 연장되는 부분의 배치 위치는 다양하게 변형될 수 있다.
도 10은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다. 도 10에는 도 7에 대응하는 화소(PXL)가 도시되어 있다.
도 7 및 도 10을 참조하면, 제1 내지 제3 전극들(ELT1_1, ELT2_1, ELT3_1) 및 제1 및 제2 발광 소자들(LD1, LD2)의 배열 방향을 제외하고, 도 10의 화소(PXL)는 도 7의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 전극(ELT1_1), 제2 전극(ELT2_1), 및 제3 전극(ELT3_1) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장하며, 제2 방향(DR2)을 따라 상호 이격되어 배치될 수 있다.
제1 전극(ELT1_1)의 제2 방향(DR2)으로의 길이는 제2 전극(ELT2_1) 및 제3 전극(ELT3_1) 각각의 제2 방향(DR2)으로의 길이보다 길 수 있다. 도 10에 도시된 바와 같이, 제2 전극(ELT2_1) 및 제3 전극(ELT3_1)은 화소 영역(PXA) 내에 배치되고, 제1 전극(ELT1_1)은 화소 영역(PXA)에 인접한 다른 화소 영역까지 연장할 수 있다. 도 11a를 참조하여 후술하겠지만, 제1 전극(ELT1_1)은 도 6a 등을 참조하여 설명한 제2 전원(VSS)(또는, 제2 전원선)에 연결되고, 제2 전극(ELT2_1)은 도 6a 등을 참조하여 설명한 제1 트랜지스터(M1)와 연결될 수 있다.
발광 소자들(LD1, LD2)의 배열을 위해, 표시 장치의 제조 과정에서, 제1 전극(ELT1_1) 및 제3 전극(ELT3_1)에 교류 전압이, 제2 전극(ELT2_1)에 기준 전압(예를 들어, 접지)이 인가될 수 있다. 이에 따라, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제2 전극(ELT2_1)과 마주하고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제1 전극(ELT1_1)과 마주하도록, 제1 발광 소자(LD1)가 배열될 수 있다. 유사하게, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제2 전극(ELT2_1)과 마주하고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 전극(ELT3_1)과 마주하도록, 제2 발광 소자(LD2)가 배열될 수 있다.
제1 컨택 전극(CNE1)은, 제1 발광 소자(LD1)의 제2 단부(EP2) 및 이에 대응하는 제1 전극(ELT1_1)의 적어도 일 영역 상에 형성되어, 제1 발광 소자(LD1)의 제2 단부(EP2)를 제1 전극(ELT1_1)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 이에 대응하는 제2 전극(ELT2_1)의 적어도 일 영역 상에 형성될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제3 컨택 전극(CNE3) 또는 제2 발광 소자(LD2)를 우회하여 연장하며, 제2 발광 소자(LD2)의 제2 단부(EP2) 및 이에 대응하는 제3 전극(ELT3_1)의 적어도 일 영역 상에 형성될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 발광 소자(LD2)의 제2 단부(EP2)를 전기적으로 연결할 수 있다.
제3 컨택 전극(CNE3)은, 제2 발광 소자(LD2)의 제1 단부(EP1) 및 이에 대응하는 제2 전극(ELT2_1)의 적어도 일 영역 상에 형성되어, 제2 발광 소자(LD2)의 제1 단부(EP1)를 제2 전극(ELT2_1)에 물리적 및/또는 전기적으로 연결할 수 있다.
따라서, 화소(PXL)를 구동하는 구동 전류는 제2 발광 소자(LD2) 및 제1 발광 소자(LD1)를 경유하는 제2 경로(PATH2)를 따라 흐를 수 있다.
도 11a 및 도 11b는 도 10의 Ⅱ-Ⅱ'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다. 도 11a 및 도 11b에는 도 8a 및 도 8b에 각각 대응하는 도면들이 도시되어 있다.
먼저, 도 8a 및 도 11a를 참조하면, 제1 트랜지스터(T1) 및 제1 및 제2 서브 전원선들(PL2_1, PL2_2)의 배치 위치들(및 연결 관계)를 제외하고, 도 11a의 화소는 도 8a의 화소와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 11a에 도시된 바와 같이, 제1 및 제2 서브 전원선들(PL2_1, PL2_2)은 제1 전극(ELT1_1)과 중첩하여 배치되고, 제2 컨택홀(CNT2)을 통해 제1 전극(ELT1_1)과 연결될 수 있다.
제1 트랜지스터(T1)는 제2 전극(ELT2_1)과 중첩하여 배치되고, 제1 컨택홀(CNT2)을 통해 제2 전극(ELT2_1)과 연결될 수 있다.
한편, 도 11a에서 제1 컨택 전극(CNE1)(또는 제3 컨택 전극(CNE3)) 및 제2 컨택 전극(CNE2)은 제3 패시베이션층(PAS3)을 사이에 두고, 상호 다른 층들에 배치되는 것으로 도시되어 있으나, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3)이 이에 한정되는 것은 아니다.
도 11b에 도시된 바와 같이, 즉, 도 8b를 참조하여 설명한 바와 같이, 제1 및 제2 컨택 전극들(CNE1, CNE2)(또는, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3))은 상호 동일한 층에 배치될 수도 있다.
도 12a 및 도 12b는 도 5의 표시 장치에 포함된 화소의 다른 예를 나타내는 평면도들이다. 도 12a 내지 도 12c에는 도 10에 대응하는 화소(PXL)가 도시되어 있다.
도 10, 도 12a, 및 도 12b를 참조하면, 제2 컨택 전극(CNE2_1, 또는, CNE2_2)를 제외하고, 도 12a 및 도 12b 각각에 도시된 화소(PXL)는 도 10의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 9b 및 도 9c를 참조하여 설명한 바와 같이, 제2 컨택 전극(CNE2_1 또는, CNE2_2)은 제3 컨택 전극(CNE3)(또는, 제2 발광 소자(LD2))의 일부만을 에워쌀 수 있다.
도 12a에 도시된 바와 같이, 제2 컨택 전극(CNE2_1)은 제3 컨택 전극(CNE3)의 일단과 인접하여, 제2 전극(ELT2_1)로부터 제3 전극(ELT3_1)까지 연장하며, 제3 컨택 전극(CNE3_1)의 타단과 인접하여 개방된 공간을 포함할 수 있다.
이와 달리, 도 12b에 도시된 바와 같이, 제2 컨택 전극(CNE2_2)은 제3 컨택 전극(CNE3_1)의 타단과 인접하여, 제2 전극(ELT2_1)로부터 제3 전극(ELT3_1)까지 연장하며, 제3 컨택 전극(CNE3_1)의 일단과 인접하여 개방된 공간을 포함할 수 있다. 이 경우, 제2 경로(PATH2_1)를 따라 구동 전류가 제2 전극(ELT2_1)으로부터 제1 전극(ELT1_1)으로 흐를 수 있다.
도 13은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다. 도 13에는 도 7에 대응하는 화소(PXL)가 도시되어 있다.
도 7 및 도 13을 참조하면, 제2 전극(ELT2_3) 및 제4 전극(ELT4)을 제외하고, 도 13의 화소(PXL)는 도 7의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
화소(PXL)는 제1 전극(ELT1), 제2 전극(ELT2_3), 및 제3 전극(ELT3) 이외에 제4 전극(ELT4)을 더 포함할 수 있다.
제4 전극(ELT4)은 제2 방향(DR2)으로 연장하며, 제1 전극(ELT1) 및 제2 전극(ELT2_3) 사이에 배치될 수 있다. 제4 전극(ELT4)의 제2 방향(DR2)으로의 길이는 제1 전극(ELT1)(또는, 제3 전극(ELT3))의 제2 방향(DR2)으로의 길이와 같거나 유사하며, 제2 전극(ELT2_3)의 제2 방향(DR2)으로의 길이보다 짧을 수 있다.
제4 전극(ELT4)은 제2 뱅크 패턴(PW2)과 중첩할 수 있다. 제2 전극(ELT2_3) 및 제4 전극(ELT4)은 제2 뱅크 패턴(PW2) 상에 상호 마주보는 형태로 배치되고, 제2 뱅크 패턴(PW2)에 의해 베이스 층(SUB)의 높이 방향으로 돌출될 수 있다.
일 실시예에서, 발광 영역(EMA)(또는, 화소 영역(PXA) 내에서, 제1 전극(ETL1)의 제1 선폭(W_L1)(즉, 제1 방향(DR1)으로의 폭)은 제3 전극(ELT3)의 제3 선폭(W_L3)과 같거나 유사하며, 제2 전극(ELT2_3)의 제2 선폭(W_L2) 및 제4 전극(ELT4)의 제4 선폭(W_L4) 각각은 제1 전극(ELT1)의 제1 선폭(W_L1)보다 작을 수 있다. 예를 들어, 제2 전극(ELT2_3)의 제2 선폭(W_L2) 및 제4 전극(ELT4)의 제4 선폭(W_L4)의 총 합은 제1 전극(ELT1)의 제1 선폭(W_L1)과 같거나 유사할 수 있다.
즉, 도 7을 참조하여 설명한 제2 전극(ELT2)이 제2 전극(ELT2_3) 및 제4 전극(ELT4)으로, 즉 2개의 전극들(또는, 서브 전극들)로 분리될 수 있다. 도 8a를 참조하여 예를 들어, 제1 패시베이션층(PAS1)의 두께가 감소되는 경우, 제2 컨택 전극(CNE2)과 제2 전극(ELT2) 사이에 단락(short)이 발생할 수 있다. 이 경우, 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 배열된 제2 발광 소자(LD2)가 발광하지 못할 수 있다. 따라서, 도 7에 도시된 제2 전극(ELT2)을 제2 전극(ELT2_3) 및 제4 전극(ELT4), 즉 2개의 전극들로 분리함으로써, 제2 컨택 전극(CNE2)과 제2 전극(ELT2_3) 사이에 단락이 발생하더라도, 제2 발광 소자(LD2)(및 제1 발광 소자(LD1))가 원하는 휘도를 가지고 정상적으로 발광할 수 있다.
참고로, 제2 전극(ELT2_3) 및 제4 전극(ELT4)은 발광 소자들(LD1, LD2)이 공급되기 전에는 상호 연결되고, 발광 소자들(LD1, LD2)이 화소 영역(PXA)에 공급 및 배열된 이후에, 제4 전극(ELT4)은 뱅크(BANK)의 외측에서 제2 전극(ELT2_3)으로부터 분리될 수 있다.
제1 발광 소자(LD1)는 제1 전극(ELT1) 및 제4 전극(ELT4) 사이에 배치되고, 제2 발광 소자(LD2)는 제2 전극(ELT2_3) 및 제3 전극(ELT3) 사이에 배치될 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 이에 대응하는 제4 전극(ELT4)의 적어도 일 영역 상에 형성될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제3 컨택 전극(CNE3) 또는 제2 발광 소자(LD2)를 우회하여 연장하며, 제2 발광 소자(LD2)의 제1 단부(EP1) 및 이에 대응하는 제3 전극(ELT3)의 적어도 일 영역 상에 형성될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
도 14a 및 도 14b는 도 13의 Ⅲ-Ⅲ'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다. 도 14a 및 도 14b에는 도 8a 및 도 8b에 각각 대응하는 도면들이 도시되어 있다.
먼저, 도 8a 및 도 14a를 참조하면, 제2 전극(ELT2_3) 및 제4 전극(ELT4)을 제외하고, 도 14a의 화소는 도 8a의 화소와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제2 뱅크 패턴(PW2)의 상부에는 제2 전극(ELT2_3) 및 제4 전극(ELT4)이 배치될 수 있다.
제2 전극(ELT2_3)은 제2 뱅크 패턴(PW2)의 일 측면(예를 들어, 우측면)과 중첩하며, 제2 뱅크 패턴(PW2)의 일 측면의 형상과 동일한 형상을 가질 수 있다. 유사하게, 제4 전극(ELT4)은 제2 뱅크 패턴(PW2)의 타 측면(예를 들어, 좌측면)과 중첩하며, 제2 뱅크 패턴(PW2)의 타 측면의 형상과 동일한 형상을 가질 수 있다.
제4 전극(ELT4)은 제1 내지 제3 전극들(ELT1, ELT2_3, ELT3)과 동일하게, 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제4 전극(ELT4)은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제4 전극(ELT4)은 제1 내지 제3 전극들(ELT1, ELT2_3, ELT3)과 유사한 구조를 가지며, 예를 들어, 제4 전극(ELT4)은 적어도 한 층의 반사 전극층과, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 포함할 수 있다.
제1 패시베이션층(PAS1)은 제1 내지 제4 전극들(ELT1, ELT2_3, ELT3, ELT4)의 일 영역 상에 배치될 수 있다. 예를 들어, 제1 패시베이션층(PAS1)은, 제1 내지 제4 전극들(ELT1, ELT2_3, ELT3, ELT4)의 일 영역을 커버하도록 형성되며, 제1 내지 제4 전극들(ELT1, ELT2_3, ELT3, ELT4)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 또한, 제1 패시베이션층(PAS1)은 상호 마주하는 제2 전극(ELT2_3)의 일 측면과 제4 전극(ELT4)의 일 측면을 커버하며, 또한, 제2 전극(ELT2_3) 및 제4 전극(ELT4) 사이에도 배치될 수 있다.
제2 패시베이션층(PAS2)은, 발광 소자들(LD1, LD2) 각각의 상부에 배치되며, 발광 소자들(LD1, LD2) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 또한, 제2 패시베이션층(PAS2)은 제2 전극(ELT2_3) 및 제4 전극(ELT4) 사이에 배치된 제1 패시베이션층(PAS1) 상에도 배치될 수 있다. 이 경우, 제2 패시베이션층(PAS2)은 상호 인접한 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3) 사이에 배치되어, 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3)을 상호 절연시킬 수 있다.
제2 컨택 전극(CNE2)은, 제3 전극(ELT3), 제4 전극(ELT4), 제1 발광 소자(LD1)의 제2 단부(EP2), 및 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)은, 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은, 제4 전극(ELT4)과 접촉되도록 제4 전극(ELT4) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 패시베이션층(PAS1)에 의해 커버되지 않은 제4 전극(ELT4)의 일 영역 상에서 제4 전극(ELT4)과 접촉되도록 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 컨택 전극(CNE2)은 제1 패시베이션층(PAS1)에 의해 제4 전극(ELT4)과 절연일 수도 있다. 또한, 제2 컨택 전극(CNE2)은 제4 전극(ELT4)에 인접한 제1 발광 소자(LD1)의 제2 단부(EP2)와 접촉되도록 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치될 수 있다. 나아가, 제2 컨택 전극(CNE2)은, 제3 전극(ELT3)과 접촉되도록 제3 전극(ELT3) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 패시베이션층(PAS1)에 의해 커버되지 않은 제3 전극(ELT3)의 일 영역 상에서 제3 전극(ELT3)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제3 전극(ELT3)에 인접한 제2 발광 소자(LD2)의 제1 단부(EP1)와 접촉되도록 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치될 수 있다.
제3 패시베이션층(PAS3)은 제2 컨택 전극(CNE2) 상에 배치될 수 있다. 또한, 제3 패시베이션층(PAS3)은 제2 패시베이션층(PAS2) 상에 배치될 수 있다. 제3 패시베이션층(PAS3)은 제2 컨택 전극(CNE2) 및 제2 패시베이션층(PAS2)을 커버할 수 있다.
제3 컨택 전극(CNE3)은, 제2 전극(ELT2_3)과 접촉되도록 제2 전극(ELT2_3) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 패시베이션층(PAS1)에 의해 커버되지 않은 제2 전극(ELT2_3)의 일 영역 상에서 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ELT2_3)에 인접한 제2 발광 소자(LD2)의 제2 단부(EP2)와 접촉되도록 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 제2 발광 소자(LD2)의 제2 단부(EP2)와 이에 대응하는 제2 전극(ELT2_3)의 적어도 일 영역을 커버하도록 배치될 수 있다.
한편, 도 14a에서 제1 컨택 전극(CNE1)(또는 제3 컨택 전극(CNE3)) 및 제2 컨택 전극(CNE2)은 제3 패시베이션층(PAS3)을 사이에 두고, 상호 다른 층들에 배치되는 것으로 도시되어 있으나, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3)이 이에 한정되는 것은 아니다.
도 14b에 도시된 바와 같이, 즉, 도 8b를 참조하여 설명한 바와 같이, 제1 및 제2 컨택 전극들(CNE1, CNE2)(또는, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3))은 상호 동일한 층에 배치될 수도 있다.
도 15는 도 5의 표시 장치에 포함된 화소의 다른 예를 나타내는 평면도이다. 도 15에는 도 13에 대응하는 화소(PXL)가 도시되어 있다.
도 13 및 도 15를 참조하면, 제2 전극(ELT2_3)을 제외하고, 도 15에 도시된 화소(PXL)는 도 13의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 15에 도시된 바와 같이, 제2 전극(ELT2_3)의 길이는 제1 전극(ELT1)(또는, 제3 전극(ELT3), 제4 전극(ELT4))의 길이와 같을 수 있다. 제2 전극(ELT2_3)은, 제1 전극(ELT1), 제3 전극(ELT3), 및 제4 전극(ELT4)과 유사하게, 화소 영역(PXA) 내에 배치될 수 있다. 발광 소자들(LD1, LD2)이 화소 영역(PXA)(또는, 발광 영역(EMA))에 공급 및 배열된 이후에, 제1 내지 제4 전극들(ELT1, ELT2_3, ELT3, ELT4)은 뱅크(BANK)의 외측에서 절단(또는, 부분적으로 제거)될 수도 있다.
도 16은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다. 도 7에는 발광 소자(LD)가 배치되는 발광 소자층(LDL, 도 8a 참조)(또는, 도 6d를 참조하여 설명한 광원들(EMU1, EMU2, EMU3)을 중심으로 화소(PXL)의 구조가 도시되어 있다.
도 16을 참조하면, 화소(PXL)는 베이스 층(SUB) 상에 규정된 화소 영역(PXA)에 형성될 수 있다.
화소(PXL)는 제1 방향(DR1)을 따라 순차적으로 배열된 제1 전극(ELT1), 제2 전극(ELT2), 제3 전극(ELT3), 및 제4 전극(ELT4_1)을 포함할 수 있다.
제1 전극(ELT1), 제2 전극(ELT2), 제3 전극(ELT3), 및 제4 전극(ELT4_1) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장하며, 제1 전극(ELT1), 제2 전극(ELT2), 제3 전극(ELT3), 및 제4 전극(ELT4_1)은 제2 방향(DR2)을 따라 상호 이격되어 배치될 수 있다.
제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)은 도 7을 참조하여 설명한 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다. 또한, 제4 전극(ELT4_1)은 그 배치 위치를 제외하고, 제3 전극(ELT3)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
실시예에 따라, 화소(PXL)는 제1 전극(ELT1)의 일 영역과 중첩하는 제1 뱅크 패턴(PW1), 제2 전극(ELT2)의 일 영역과 중첩하는 제2 뱅크 패턴(PW2), 제3 전극(ELT3)의 일 영역과 중첩하는 제3 뱅크 패턴(PW3), 및 제4 전극(ELT4_1)의 일 영역과 중첩하는 제4 뱅크 패턴(PW4)을 포함할 수 있다. 제1 뱅크 패턴(PW1), 제2 뱅크 패턴(PW2), 및 제3 뱅크 패턴(PW3)은 도 7을 참조하여 설명한 제1 뱅크 패턴(PW1), 제2 뱅크 패턴(PW2), 및 제3 뱅크 패턴(PW3)과 각각 실질적으로 동일하거나 유사할 수 있다. 제4 전극(ELT4_1)은 제4 뱅크 패턴(PW4) 상에 배치되어 제4 뱅크 패턴(PW4)에 의해 베이스 층(SUB)의 높이 방향으로 돌출될 수 있다.
화소(PXL)는 제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3)를 포함할 수 있다. 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 도 7을 참조하여 설명한 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)와 각각 실질적으로 동일하거나 유사하며, 제3 발광 소자(LD3)는 그 배치 위치를 제외하고, 제1 발광 소자(LD1) 또는 제2 발광 소자(LD2)와 실질적으로 동일하거나 유사할 수 있다.
제3 발광 소자(LD3)는 제3 전극(ELT3) 및 제4 전극(ELT4_1) 사이에 배치될 수 있다. 제3 발광 소자(LD3)의 제1 단부(EP1)는 제3 전극(ELT3)과 마주하며, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제4 전극(ELT4_1)과 마주할 수 있다. 제4 발광 소자(LD4)가 복수 개로 제공되는 경우, 복수의 제4 발광 소자들은 제3 전극(ELT3) 및 제4 전극(ELT4_1) 사이에 상호 병렬로 연결되고, 도 6d를 참조하여 설명한 제2 광원(EMU2)을 구성할 수 있다.
실시예들에 따라, 화소(PXL)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2_2), 제3 컨택 전극(CNE3_2), 및 제4 컨택 전극(CNE4)을 포함할 수 있다.
제1 컨택 전극(CNE1)은, 제1 발광 소자(LD1)의 제1 단부(EP1) 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 제1 발광 소자(LD1)의 제1 단부(EP1)를 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2_2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성될 수 있다. 또한, 제2 컨택 전극(CNE2_2)은 제4 컨택 전극(CNE4) 또는 제2 발광 소자(LD2)를 우회하여 제3 전극(ELT3)까지 연장하며, 제3 발광 소자(LD3)의 제1 단부(EP1) 및 이에 대응하는 제3 전극(ELT3)의 적어도 일 영역 상에 형성될 수 있다. 제2 컨택 전극(CNE2_2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제3 발광 소자(LD3)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
도 16에 도시된 바와 같이, 제2 컨택 전극(CNE2_2)은 제4 컨택 전극(CNE4)의 하측 단부와 인접하여 제2 전극(ETL2)으로부터 제3 전극(ELT3)까지 연장할 수 있다.
제3 컨택 전극(CNE3_2)은 제2 발광 소자(LD2)의 제1 단부(EP1) 및 이에 대응하는 제3 전극(ELT3)의 적어도 일 영역 상에 형성될 수 있다. 또한, 제3 컨택 전극(CNE3_2)은 제2 컨택 전극(CNE2_2) 또는 제3 발광 소자(LD3)를 우회하여 제4 전극(ELT4_1)까지 연장하며, 제3 발광 소자(LD3)의 제2 단부(EP2) 및 이에 대응하는 제4 전극(ELT4_1)의 적어도 일 영역 상에 형성될 수 있다. 제3 컨택 전극(CNE3_2)은 제3 발광 소자(LD3)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
도 16에 도시된 바와 같이, 제3 컨택 전극(CNE3_2)은 제3 전극(ELT3) 상의 제2 컨택 전극(CNE2_2)의 상측 단부와 인접하여 제3 전극(ETL3)으로부터 제4 전극(ELT4_1)까지 연장할 수 있다.
제4 컨택 전극(CNE4)은, 제2 발광 소자(LD2)의 제2 단부(EP2) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 제2 발광 소자(LD2)의 제2 단부(EP2)를 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결할 수 있다. 따라서, 제1 발광 소자(LD1), 제3 발광 소자(LD3), 및 제2 발광 소자(LD2)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2_2), 제3 컨택 전극(CNE3_2), 및 제4 컨택 전극(CNE4)을 통해 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 직렬 연결될 수 있다.
화소 영역(PXA)에 발광 소자들(LD1, LD2, LD3)이 모여 해당 화소(PXL)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 화소(PXL)에 제3 경로(PATH3) 등을 따라 구동 전류가 흐르게 되면, 화소(PXL)의 제1 전극(ELT1) 및 제2 전극(ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD1, LD2, LD3)이 발광하면서 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
도 17a 및 도 17b는 도 16의 Ⅳ-Ⅳ'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다. 도 17a 및 도 17b에는 도 8a 및 도 8b에 각각 대응하는 도면들이 도시되어 있다.
먼저, 도 8a 및 도 17a를 참조하면, 도 17a에 도시된 화소 회로층(즉, 베이스 층(SUB)으로부터 보호층(PSV)까지의 구조)은 도 8a를 참조하여 설명한 화소 회로층(PCL)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 내지 제4 뱅크 패턴들(PW1, PW2, PW3, PW4)은 화소 회로층(PCL)(또는, 보호층(PSV)) 상에 배치될 수 있다.
제1 내지 제4 뱅크 패턴들(PW1, PW2, PW3, PW4)의 상부에는 제1 내지 제4 전극들(ELT1, ELT2, ETL3, ELT4_1)이 각각 배치될 수 있다.
제1 내지 제4 전극들(ELT1, ELT2, ETL3, ELT4_1)의 일 영역 상에는 제1 패시베이션층(PAS1)이 배치될 수 있다. 예를 들어, 제1 패시베이션층(PAS1)은, 제1 내지 제4 전극들(ELT1, ELT2, ETL3, ELT4_1)의 일 영역을 커버하도록 형성되며, 제1 내지 제4 전극들(ELT1, ELT2, ETL3, ELT4_1)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 패시베이션층(PAS1)은, 일차적으로 제1 내지 제4 전극들(ELT1, ELT2, ETL3, ELT4_1)을 전면적으로 커버하도록 형성될 수 있다. 제1 패시베이션층(PAS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 패시베이션층(PAS1)은 도 17a에 도시된 바와 같이 소정의 제1 및 제2 컨택부들에서 제1 전극(ELT1) 및 제2 전극(ELT2)을 노출하도록 부분적으로 개구될 수 있다. 필요에 따라, 제1 패시베이션층(PAS1)은 제3 전극(ELT3) 및 제4 전극(ELT4_1)을 노출하도록 부분적으로 개구될 수도 있다.
즉, 제1 패시베이션층(PAS1)은, 제1 및 제2 전극들(ELT1, ELT2)과 제1 발광 소자(LD1)의 사이에, 제2 및 제3 전극들(ELT2, ELT3)과 제2 발광 소자(LD2)의 사이에, 또한, 제3 및 제4 전극들(ELT3, ELT4_1)과 제3 발광 소자(LD3)의 사이에 개재되되, 제1 내지 제4 전극들(ELT1, ELT2, ELT3, ELT4_1) 각각의 적어도 일 영역을 노출할 수 있다.
제1 내지 제3 발광 소자들(LD1, LD2, LD3)은 제1 내지 제4 전극들(ELT1, ELT2, ELT3, ELT4_1) 사이의 영역들에 각각 배치될 수 있다.
제2 패시베이션층(PAS2)은, 제1 내지 제3 발광 소자들(LD1, LD2, LD3), 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 제1 발광 소자(LD1)의 상부에, 제2 및 제3 전극들(ELT2, ELT3)의 사이에 정렬된 제2 발광 소자(LD2)의 상부에, 제3 및 제4 전극들(ELT3, ELT4_1)의 사이에 정렬된 제3 발광 소자(LD3)의 상부에 각각 배치되며, 제1 내지 제3 발광 소자들(LD1, LD2, LD3) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다.
제2 컨택 전극(CNE2_2)은, 제2 및 제3 전극들(ELT2, ELT3)과, 제1 발광 소자(LD1)의 제2 단부(EP2)와, 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치될 수 있다. 제2 컨택 전극(CNE2_2)은, 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2_2)은, 제2 전극(ELT2) 상에 배치되되, 제1 패시베이션층(PAS1)에 의해 제2 전극(ELT2)과 절연일 수 있다. 또한, 제2 컨택 전극(CNE2_2)은 제2 전극(ELT2)에 인접한 제1 발광 소자(LD1)의 제2 단부(EP2)와 접촉되도록 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치될 수 있다. 나아가, 제2 컨택 전극(CNE2_2)은, 제3 전극(ELT3) 상에 배치될 수 있다. 또한, 제2 컨택 전극(CNE2_2)은 제3 전극(ELT3)에 인접한 제3 발광 소자(LD3)의 제1 단부(EP1)와 접촉되도록 제3 발광 소자(LD3)의 제1 단부(EP1) 상에 배치될 수 있다.
제4 컨택 전극(CNE4)은, 제2 전극(ELT2)과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 일 예로, 제4 컨택 전극(CNE4)은 제1 패시베이션층(PAS1)에 의해 커버되지 않은 제2 전극(ELT2)의 일 영역 상에서 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 제4 컨택 전극(CNE4)은 제2 전극(ELT2)에 인접한 제2 발광 소자(LD2)의 제2 단부(EP2)와 접촉되도록 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제4 컨택 전극(CNE4)은 제2 발광 소자(LD2)의 제2 단부(EP2)와 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제3 패시베이션층(PAS3)은 제2 컨택 전극(CNE2_2) 및 제4 컨택 전극(CNE4) 상에 배치될 수 있다. 제3 패시베이션층(PAS3)은 제2 컨택 전극(CNE2_2) 및 제4 컨택 전극(CNE4)을 커버할 수 있다.
제1 컨택 전극(CNE1)은, 제1 전극(ELT1)과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 패시베이션층(PAS1)에 의해 커버되지 않은 제1 전극(ELT1)의 일 영역 상에서 제1 전극(ELT1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)에 인접한 제1 발광 소자(LD1)의 제1 단부(EP1)와 접촉되도록 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1)와 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제3 컨택 전극(CNE3_2)은, 제3 전극(ELT3) 상에 배치될 수 있다. 또한, 제3 컨택 전극(CNE3_2)은 제3 전극(ELT3)에 인접한 제2 발광 소자(LD2)의 제1 단부(EP1)와 접촉되도록 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치될 수 있다. 나아가, 제3 컨택 전극(CNE3_2)은, 제4 전극(ELT4_1) 상에 배치되고, 또한, 제4 전극(ELT4_1)에 인접한 제3 발광 소자(LD3)의 제2 단부(EP2)와 접촉되도록 제3 발광 소자(LD3)의 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제3 컨택 전극(CNE3_2)은 제3 발광 소자(LD3)의 제2 단부(EP2)와 제2 발광 소자(LD2)의 제1 단부(EP1)를 커버하도록 배치될 수 있다.
한편, 도 17a에서 제2 및 제4 컨택 전극들(CNE2_2, CNE4) 및 제1 및 제3 컨택 전극들(CNE1, CNE3_2)은 제3 패시베이션층(PAS3)을 사이에 두고, 상호 다른 층들에 배치되는 것으로 도시되어 있으나, 제1 내지 제4 컨택 전극들(CNE1, CNE2_2, CNE3_2, CNE4)이 이에 한정되는 것은 아니다.
실시예들에서, 제1 내지 제4 컨택 전극들(CNE1, CNE2_2, CNE3_2, CNE4)은 상호 동일한 층에 배치될 수 있다.
도 17b를 참조하면, 제1 내지 제4 컨택 전극들(CNE1, CNE2_2, CNE3_2, CNE4)은 제1 패시베이션층(PAS1)(및 제2 패시베이션층(PAS2)) 상에 배치될 수 있다. 제1 내지 제4 컨택 전극들(CNE1, CNE2_2, CNE3_2, CNE4), 제1 내지 제4 전극들(ELT1, ELT2, ELT3, ETL4_1), 및 발광 소자들(LD1, LD2, LD3) 간의 배치 관계(또는, 중첩 관계)는 도 17a를 참조하여 설명한 배치 관계와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2_2)은 제1 발광 소자(LD1) 상에서 상호 이격되어 배치되며, 제4 컨택 전극(CNE4) 및 제3 컨택 전극(CNE3_2)은 제2 발광 소자(LD2) 상에서 상호 이격되어 배치되고, 제2 컨택 전극(CNE2_2) 및 제3 컨택 전극(CNE3_2)은 제3 발광 소자(LD3) 상에서 상호 이격되어 배치될 수 있다.
제4 패시베이션층(PAS4)은, 제1 내지 제4 전극들(ELT1, ELT2, ELT3, ELT4_1), 발광 소자들(LD1, LD2, LD3), 및 제1 내지 제4 컨택 전극들(CNE1, CNE2_2, CNE3_2, CNE4)을 커버하도록, 제1 내지 제4 전극들(ELT1, ELT2, ELT3, ELT4_1), 발광 소자들(LD1, LD2, LD3), 및 제1 내지 제4 컨택 전극들(CNE1, CNE2_2, CNE3_2, CNE4)가 형성된 베이스 층(SUB)의 일면 상에 형성 및/또는 배치될 수 있다.
도 18은 도 5의 표시 장치에 포함된 화소의 다른 예를 나타내는 평면도이다. 도 18에는 도 16에 대응하는 화소(PXL)가 도시되어 있다.
도 16 및 도 18을 참조하면, 제1 내지 제3 전극들(ELT1_1, ELT2_1, ELT3_1) 및 제1 내지 제3 발광 소자들(LD1, LD2, LD3)의 배열 방향을 제외하고, 도 18의 화소(PXL)는 도 16의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 전극(ELT1_1), 제2 전극(ELT2_1), 제3 전극(ELT3_1), 및 제4 전극(ELT4_1) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장하며, 제2 방향(DR2)을 따라 상호 이격되어 배치될 수 있다.
제1 전극(ELT1_1)의 제2 방향(DR2)으로의 길이는 제2 전극(ELT2_1) 및 제3 전극(ELT3_1) 각각의 제2 방향(DR2)으로의 길이보다 길 수 있다. 도 18에 도시된 바와 같이, 제1 전극(ELT1_1)은 화소 영역(PXA)에 인접한 다른 화소 영역까지 연장할 수 있다. 도 19a를 참조하여 후술하겠지만, 제1 전극(ELT1_1)은 도 6a 등을 참조하여 설명한 제2 전원(VSS)(또는, 제2 전원선)에 연결되고, 제2 전극(ELT2_1)은 도 6a 등을 참조하여 설명한 제1 트랜지스터(M1)와 연결될 수 있다.
발광 소자들(LD1, LD2, LD3)의 배열을 위해, 표시 장치의 제조 과정에서, 제1 전극(ELT1_1) 및 제3 전극(ELT3_1)에 교류 전압이 제2 전극(ELT2_1) 및 제4 전극(ELT4_1)에 기준 전압(예를 들어, 접지)이 인가될 수 있다. 이에 따라, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제2 전극(ELT2_1)과 마주하고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제1 전극(ELT1_1)과 마주하도록, 제1 발광 소자(LD1)가 배열될 수 있다. 유사하게, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제2 전극(ELT2_1)과 마주하고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 전극(ELT3_1)과 마주하도록, 제2 발광 소자(LD2)가 배열될 수 있다. 제3 발광 소자(LD3)의 제1 단부(EP1)는 제4 전극(ELT4_1)과 마주하고, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제3 전극(ELT3_1)과 마주하도록, 제3 발광 소자(LD3)가 배열될 수 있다.
제1 컨택 전극(CNE1)은, 제1 발광 소자(LD1)의 제2 단부(EP2) 및 이에 대응하는 제1 전극(ELT1_1)의 적어도 일 영역 상에 형성되어, 제1 발광 소자(LD1)의 제2 단부(EP2)를 제1 전극(ELT1_1)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2_2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 이에 대응하는 제2 전극(ELT2_1)의 적어도 일 영역 상에 형성될 수 있다. 또한, 제2 컨택 전극(CNE2_2)은 제4 컨택 전극(CNE4) 또는 제2 발광 소자(LD2)를 우회하여 제3 전극(ELT3_1)까지 연장하며, 제3 발광 소자(LD3)의 제2 단부(EP2) 및 이에 대응하는 제3 전극(ELT3_1)의 적어도 일 영역 상에 형성될 수 있다. 제2 컨택 전극(CNE2_2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제3 발광 소자(LD3)의 제2 단부(EP2)를 전기적으로 연결할 수 있다.
제3 컨택 전극(CNE3_2)은 제2 발광 소자(LD2)의 제2 단부(EP2) 및 이에 대응하는 제3 전극(ELT3_1)의 적어도 일 영역 상에 형성될 수 있다. 또한, 제3 컨택 전극(CNE3_2)은 제2 컨택 전극(CNE2_2) 또는 제3 발광 소자(LD3)를 우회하여 제4 전극(ELT4_1)까지 연장하며, 제3 발광 소자(LD3)의 제1 단부(EP1) 및 이에 대응하는 제4 전극(ELT4_1)의 적어도 일 영역 상에 형성될 수 있다. 제3 컨택 전극(CNE3_2)은 제3 발광 소자(LD3)의 제1 단부(EP1) 및 제2 발광 소자(LD2)의 제2 단부(EP2)를 전기적으로 연결할 수 있다.
제4 컨택 전극(CNE4)은, 제2 발광 소자(LD2)의 제1 단부(EP1) 및 이에 대응하는 제2 전극(ELT2_1)의 적어도 일 영역 상에 형성되어, 제2 발광 소자(LD2)의 제1 단부(EP1)를 제2 전극(ELT2_1)에 물리적 및/또는 전기적으로 연결할 수 있다. 따라서, 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 제1 발광 소자(LD1)는 제4 컨택 전극(CNE4), 제3 컨택 전극(CNE3_2), 제2 컨택 전극(CNE2_2), 및 제1 컨택 전극(CNE1)을 통해 제2 전극(ELT2_1) 및 제1 전극(ELT1_1) 사이에 직렬 연결될 수 있다.
따라서, 화소(PXL)를 구동하는 구동 전류는 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 제1 발광 소자(LD1)를 경유하는 제4 경로(PATH4)를 따라 흐를 수 있다.
도 19는 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다. 도 19에는 도 16에 대응하는 화소(PXL)가 도시되어 있다.
도 16 및 도 19를 참조하면, 제2 전극(ELT2_3), 제3 전극(ELT3_2), 제5 전극(ELT5), 및 제6 전극(ELT6)을 제외하고, 도 19의 화소(PXL)는 도 16의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제5 전극(ELT5)은 제2 방향(DR2)으로 연장하며, 제1 전극(ELT1) 및 제2 전극(ELT2_3) 사이에 배치될 수 있다. 제5 전극(ELT5)은 도 13을 참조하여 설명한 제4 전극(ELT4_1)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 13을 참조하여 설명한 바와 같이, 도 16에 도시된 제2 전극(ELT2)을 제2 전극(ELT2_3) 및 제5 전극(ELT5)으로 분리함으로써, 제2 컨택 전극(CNE2)과 제2 전극(ELT2_3) 사이에 단락이 발생하더라도, 제1 내지 제3 발광 소자(LD1, LD2, LD3)가 원하는 휘도를 가지고 정상적으로 발광할 수 있다.
제6 전극(ELT6)은 제2 방향(DR2)으로 연장하며, 제3 전극(ELT3_2) 및 제4 전극(ELT4_1) 사이에 배치될 수 있다. 제6 전극(ELT6)은 그 배치 위치를 제외하고, 제5 전극(ELT5)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제6 전극(ELT6)은 제3 뱅크 패턴(PW3)과 중첩할 수 있다. 제6 전극(ELT6) 및 제3 전극(ELT3_2)은 제3 뱅크 패턴(PW3) 상에 상호 마주보는 형태로 배치되고, 제3 뱅크 패턴(PW3)에 의해 베이스 층(SUB)의 높이 방향으로 돌출될 수 있다.
제5 전극(ELT5)과 유사하게, 도 16에 도시된 제3 전극(ELT3_2)을 제3 전극(ELT3_2) 및 제6 전극(ELT6)으로 분리함으로써, 제2 컨택 전극(CNE2_2)과 제6 전극(ELT6) 사이에, 또는 제3 컨택 전극(CEN3_2)과 제3 전극(ELT3_2) 사이에 단락이 발생하더라도, 제1 내지 제3 발광 소자(LD1, LD2, LD3)가 원하는 휘도를 가지고 정상적으로 발광할 수 있다.
도 20a 및 도 20b는 도 19의 Ⅴ-Ⅴ'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다. 도 20a 및 도 20b에는 도 17a 및 도 17b에 각각 대응하는 도면들이 도시되어 있다.
먼저, 도 17a 및 도 20a를 참조하면, 제2 전극(ELT2_3), 제3 전극(ELT3_2), 제5 전극(ELT5), 및 제6 전극(ELT6)을 제외하고, 도 20a의 화소는 도 17a의 화소와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제2 뱅크 패턴(PW2)의 상부에는 제2 전극(ELT2_3) 및 제5 전극(ELT5)이 배치될 수 있다. 제2 전극(ELT2_3)은 제2 뱅크 패턴(PW2)의 일 측면(예를 들어, 우측면)과 중첩하며, 제2 뱅크 패턴(PW2)의 일 측면의 형상과 동일한 형상을 가질 수 있다. 유사하게, 제5 전극(ELT5)은 제2 뱅크 패턴(PW2)의 타 측면(예를 들어, 좌측면)과 중첩하며, 제2 뱅크 패턴(PW2)의 타 측면의 형상과 동일한 형상을 가질 수 있다.
제3 뱅크 패턴(PW3)의 상부에는 제3 전극(ELT3_2) 및 제6 전극(ELT6)이 배치될 수 있다. 제3 전극(ELT3_2)은 제3 뱅크 패턴(PW3)의 일 측면(예를 들어, 좌측면)과 중첩하며, 제2 뱅크 패턴(PW2)의 일 측면의 형상과 동일한 형상을 가질 수 있다. 제6 전극(ELT6)은 제3 뱅크 패턴(PW3)의 타 측면(예를 들어, 우측면)과 중첩하며, 제3 뱅크 패턴(PW3)의 타 측면의 형상과 동일한 형상을 가질 수 있다.
제1 패시베이션층(PAS1)은 제1 내지 제6 전극들(ELT1, ELT2_3, ELT3_2, ELT4_1, ELT5, ELT6)의 일 영역 상에 배치될 수 있다. 예를 들어, 제1 패시베이션층(PAS1)은, 제1 내지 제6 전극들(ELT1, ELT2_3, ELT3_2, ELT4_1, ELT5, ELT6)의 일 영역을 커버하도록 형성되며, 제1 내지 제6 전극들(ELT1, ELT2_3, ELT3_2, ELT4_1, ELT5, ELT6)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 또한, 제1 패시베이션층(PAS1)은 상호 마주하는 제2 전극(ELT2_3)의 일 측면과 제5 전극(ELT5)의 일 측면을 커버하며, 제2 전극(ELT2_3) 및 제5 전극(ELT5) 사이에도 배치될 수 있다. 나아가, 제1 패시베이션층(PAS1)은 상호 마주하는 제3 전극(ELT3_2)의 일 측면과 제6 전극(ELT6)의 일 측면을 커버하며, 제3 전극(ELT3_2) 및 제6 전극(ELT6) 사이에도 배치될 수 있다.
제2 패시베이션층(PAS2)은, 발광 소자들(LD1, LD2, LD3) 각각의 상부에 배치되며, 발광 소자들(LD1, LD2, LD3) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 또한, 제2 패시베이션층(PAS2)은 제2 전극(ELT2_3) 및 제5 전극(ELT5) 사이에 배치된 제1 패시베이션층(PAS1) 상에도 배치될 수 있다. 이 경우, 제2 패시베이션층(PAS2)은 상호 인접한 제2 컨택 전극(CNE2_2) 및 제4 컨택 전극(CNE4) 사이에 배치되어, 제2 컨택 전극(CNE2_2) 및 제4 컨택 전극(CNE4)을 상호 절연시킬 수 있다. 나아가, 제2 패시베이션층(PAS2)은 제3 전극(ELT3_2) 및 제6 전극(ELT6) 사이에 배치된 제1 패시베이션층(PAS1) 상에도 배치될 수 있다. 이 경우, 제2 패시베이션층(PAS2)은 상호 인접한 제2 컨택 전극(CNE2_2) 및 제3 컨택 전극(CNE3_2) 사이에 배치되어, 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3_2)을 상호 절연시킬 수 있다.
한편, 도 20a에서 제2 및 제4 컨택 전극들(CNE2_2, CNE4) 및 제1 및 제3 컨택 전극들(CNE1, CNE3_2)은 제3 패시베이션층(PAS3)을 사이에 두고, 상호 다른 층들에 배치되는 것으로 도시되어 있으나, 제1 내지 제4 컨택 전극들(CNE1, CNE2_2, CNE3_2, CNE4)이 이에 한정되는 것은 아니다.
예를 들어, 도 20b에 도시된 바와 같이, 제1 내지 제4 컨택 전극들(CNE1, CNE2_2, CNE3_2, CNE4)은 상호 동일한 층에 배치될 수 있다. 제1 내지 제4 컨택 전극들(CNE1, CNE2_2, CNE3_2, CNE4) 및 제4 패시베이션층(PAS4)은 도 17b를 참조하여 설명한 제1 내지 제4 컨택 전극들(CNE1, CNE2_2, CNE3_2, CNE4) 및 제4 패시베이션층(PAS4)과 각각 실질적으로 동일하거나 유사할 수 있다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
CNE1, CNE2, CNE3, CNE4: 제1 내지 제4 컨택 전극들
ELT1, ELT2, ELT3, ELT4, ELT5, ELT6: 제1 내지 제6 전극들
INS: 절연층
LD1, LD2, LD3: 제1 내지 제3 발광 소자들
PAS: 패시베이션층
PL2_1, PL2_2: 서브 전원선들
PNL: 표시 패널
PSV: 보호층
PW: 뱅크 패턴
PXL: 화소
SUB: 베이스층
T1: 제1 트랜지스터

Claims (20)

  1. 기판;
    상기 기판 상에 제공되고, 제1 방향을 따라 순차적으로 배열되는 제1 전극, 제2 전극, 및 제3 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 적어도 하나의 제1 발광 소자;
    상기 제2 전극 및 상기 제3 전극 사이에 배치되는 적어도 하나의 제2 발광 소자;
    상기 제1 전극 및 상기 적어도 하나의 제1 발광 소자의 일단과 중첩하며, 상기 제1 전극 및 상기 제1 발광 소자의 일단과 접촉하는 제1 컨택 전극;
    상기 적어도 하나의 제1 발광 소자의 타단과 중첩하며, 상기 적어도 하나의 제1 발광 소자의 타단과 접촉하는 제2 컨택 전극; 및
    상기 제2 전극 및 상기 적어도 하나의 제2 발광 소자의 타단과 중첩하며, 상기 제2 전극 및 상기 적어도 하나의 제2 발광 소자의 타단과 접촉하는 제3 컨택 전극을 포함하고,
    상기 제2 컨택 전극은 상기 제3 컨택 전극을 우회하여 연장하며, 상기 제3 전극 및 상기 적어도 하나의 제2 발광 소자의 일단과 중첩하고, 상기 적어도 하나의 제2 발광 소자의 일단과 접촉하는, 표시 장치.
  2. 제1 항에 있어서, 상기 적어도 하나의 제1 발광 소자의 타단과 상기 적어도 하나의 제2 발광 소자의 타단은 동일한 타입의 반도체층을 포함하며, 상기 제2 전극을 사이에 두고 상호 마주하는, 표시 장치.
  3. 제1 항에 있어서, 상기 적어도 하나의 제1 발광 소자 및 상기 적어도 하나의 제2 발광 소자는 상기 제1 전극 및 상기 제2 전극 사이에서 직렬 연결되는, 표시 장치.
  4. 제1 항에 있어서, 평면도 상에서, 상기 제2 컨택 전극은 상기 제3 컨택 전극으로부터 이격되되, 상기 제3 컨택 전극의 적어도 일부를 에워싸는, 표시 장치.
  5. 제4 항에 있어서, 상기 제2 컨택 전극은 폐루프를 가지는, 표시 장치.
  6. 제1 항에 있어서, 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장하며,
    상기 제2 전극의 상기 제2 방향으로의 길이는 상기 제1 전극의 상기 제2 방향으로의 길이보다 긴, 표시 장치.
  7. 제6 항에 있어서,
    상기 기판의 발광 영역의 가장자리를 따라 연장하며 상기 발광 영역을 정의하는 뱅크를 더 포함하고,
    상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 제3 컨택 전극은 상기 발광 영역 내에 제공되며,
    상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극은 상기 뱅크와 중첩하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 기판 상에 배치되는 트랜지스터; 및
    상기 기판 상에 배치되는 전원선을 더 포함하고,
    상기 제1 전극은 상기 트랜지스터와 중첩하고 상기 트랜지스터의 일 전극과 연결되며,
    상기 제2 전극은 상기 전원선과 중첩하고 상기 전원선과 연결되며,
    상기 제3 전극은 상기 트랜지스터 및 상기 전원선과 절연인, 표시 장치.
  9. 제8 항에 있어서, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은 적어도 하나의 절연층을 사이에 두고 상호 다른 층들에 배치되는, 표시 장치.
  10. 제8 항에 있어서, 상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 제3 컨택 전극은 상호 동일한 층에 배치되는, 표시 장치.
  11. 제1 항에 있어서,
    상기 기판 상에 배치되는 트랜지스터; 및
    상기 기판 상에 배치되는 전원선을 더 포함하고,
    상기 제1 전극은 상기 전원선과 중첩하고 상기 전원선과 연결되며,
    상기 제2 전극은 상기 트랜지스터와 중첩하고 상기 트랜지스터의 일 전극과 연결되며,
    상기 제3 전극은 상기 트랜지스터 및 상기 전원선과 절연인, 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 제4 전극을 더 포함하고,
    상기 적어도 하나의 제1 발광 소자는 상기 제1 전극 및 상기 제4 전극 사이에 배치되며,
    상기 제2 컨택 전극은 상기 제4 전극과 중첩하는, 표시 장치.
  13. 제12 항에 있어서, 상기 제2 전극 및 상기 제4 전극 각각의 상기 제1 방향으로의 폭은 상기 제1 전극의 상기 제1 방향으로의 폭보다 작은, 표시 장치.
  14. 제12 항에 있어서, 상기 제2 컨택 전극은 상기 제4 전극과 접촉하는, 표시 장치.
  15. 기판;
    상기 기판 상에 제공되고, 제1 방향을 따라 순차적으로 배열되는 제1 전극, 제2 전극, 제3 전극, 및 제4 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 적어도 하나의 제1 발광 소자;
    상기 제2 전극 및 상기 제3 전극 사이에 배치되는 적어도 하나의 제2 발광 소자;
    상기 제3 전극 및 상기 제4 전극 사이에 배치되는 적어도 하나의 제3 발광 소자;
    상기 제1 전극 및 상기 적어도 하나의 제1 발광 소자의 일단과 중첩하며, 상기 제1 전극 및 상기 제1 발광 소자의 일단과 접촉하는 제1 컨택 전극;
    상기 적어도 하나의 제1 발광 소자의 타단과 중첩하며, 상기 적어도 하나의 제1 발광 소자의 타단과 접촉하는 제2 컨택 전극;
    상기 제2 전극 및 상기 적어도 하나의 제2 발광 소자의 타단과 중첩하며, 상기 제2 전극 및 상기 적어도 하나의 제2 발광 소자의 타단과 접촉하는 제3 컨택 전극; 및
    상기 제4 전극 및 상기 적어도 하나의 제3 발광 소자의 타단과 중첩하며, 상기 적어도 하나의 제3 발광 소자의 타단과 접촉하는 제4 컨택 전극을 포함하고,
    상기 제2 컨택 전극은 상기 제3 컨택 전극을 우회하여 연장하며, 상기 적어도 하나의 제3 발광 소자의 일단과 중첩하고, 상기 적어도 하나의 제3 발광 소자의 일단과 접촉하며,
    상기 제4 컨택 전극은 상기 제2 컨택 전극을 우회하여 연장하며, 상기 적어도 하나의 제2 발광 소자의 일단과 중첩하고, 상기 적어도 하나의 제2 발광 소자의 일단과 접촉하는, 표시 장치.
  16. 제15 항에 있어서, 상기 적어도 하나의 제1 발광 소자의 타단과 상기 적어도 하나의 제2 발광 소자의 타단은 동일한 타입의 반도체층을 포함하며, 상기 제2 전극을 사이에 두고 상호 마주하고,
    상기 적어도 하나의 제2 발광 소자의 일단과 상기 적어도 하나의 제3 발광 소자의 일단은 동일한 타입의 반도체층을 포함하며, 상기 제3 전극을 사이에 두고 상호 마주하는, 표시 장치.
  17. 제16 항에 있어서, 상기 적어도 하나의 제1 발광 소자, 상기 적어도 하나의 제2 발광 소자, 및 상기 적어도 하나의 제3 발광 소자는 상기 제1 전극 및 상기 제2 전극 사이에서 직렬 연결되는, 표시 장치.
  18. 제15 항에 있어서, 상기 제2 컨택 전극은 상기 제3 컨택 전극의 일단과 인접하여 상기 제2 전극으로부터 상기 제3 전극까지 연장하며,
    상기 제4 컨택 전극은 상기 제3 컨택 전극의 타단과 인접하여 상기 제4 전극으로부터 상기 제3 전극까지 연장하는, 표시 장치.
  19. 제15 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 제5 전극을 더 포함하고,
    상기 적어도 하나의 제1 발광 소자는 상기 제1 전극 및 상기 제5 전극 사이에 배치되며,
    상기 제2 컨택 전극은 상기 제5 전극과 중첩하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제3 전극 및 상기 제4 전극 사이에 배치되는 제6 전극을 더 포함하고,
    상기 적어도 하나의 제3 발광 소자는 상기 제6 전극 및 상기 제4 전극 사이에 배치되며,
    상기 제2 컨택 전극은 상기 제6 전극과 중첩하는, 표시 장치.
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