KR20210107208A - 표시 장치 - Google Patents

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KR20210107208A
KR20210107208A KR1020200021714A KR20200021714A KR20210107208A KR 20210107208 A KR20210107208 A KR 20210107208A KR 1020200021714 A KR1020200021714 A KR 1020200021714A KR 20200021714 A KR20200021714 A KR 20200021714A KR 20210107208 A KR20210107208 A KR 20210107208A
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insulating layer
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layer
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우민규
김경배
채종철
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삼성디스플레이 주식회사
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Abstract

표시 장치는 베이스 층을 포함한다. 베이스 층은 제1 영역, 및 제1 영역의 적어도 일부를 에워싸는 제2 영역을 포함한다. 도전 패턴들 및 도전 패턴들 중 적어도 일부와 연결되는 반도체 패턴이 제2 영역 상에 제공된다. 유기 절연층은 제2 영역에서 도전 패턴들 상에 배치된다. 제1 전극 및 제2 전극은 유기 절연층 상에 배치되되, 제1 영역 상에서 상호 이격되며, 유기 절연층을 관통하는 컨택홀들을 통해 도전 패턴들과 일부에 각각 접속한다. 복수의 발광 소자들은 제1 영역 상에서 제1 전극 및 제2 전극 사이에 배치되며, 제1 전극 및 제2 전극 사이에 연결된다. 발광 소자들은 도전 패턴들 및 유기 절연층과 중첩하지 않는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 이용하여 발광 장치의 광원을 구성하는 기술이 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치에 이용될 수 있다.
초소형의 발광 소자들을 정렬하기 위해 발광 소자들을 구동하는 화소 회로층을 평탄화시키는 평탄화층이 형성되고, 또한, 발광 소자들로부터 발산되는 광을 전면으로 출사시키기 위해, 평탄화된 화소회로층 상에 격벽들이 형성될 수 있다. 즉, 초소형의 발광 소자들의 정렬 및 출광을 위한 공정들이 추가로 요구되고, 표시 장치의 제조 공정이 복잡해 질 수 있다.
본 발명의 일 목적은, 보다 단순화된 공정을 통해 제조될 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 제1 영역, 및 상기 제1 영역의 적어도 일부를 에워싸는 제2 영역을 포함하는 베이스 층; 상기 제2 영역 상에 제공되는 도전 패턴들; 상기 제2 영역에서, 상기 도전 패턴들 상에 배치되는 유기 절연층; 상기 유기 절연층 상에 배치되되, 상기 제1 영역 상에서 상호 이격되며, 상기 유기 절연층을 관통하는 컨택홀들을 통해 상기 도전 패턴들과 일부에 각각 접속하는 제1 전극 및 제2 전극; 및 상기 제1 영역 상에서, 상기 제1 전극 및 상기 제2 전극 사이에 배치되며, 상기 제1 전극 및 상기 제2 전극 사이에 연결되는 복수의 발광 소자들을 포함한다. 여기서, 상기 발광 소자들은 상기 도전 패턴들 및 상기 유기 절연층과 중첩하지 않는다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 전극 및 상기 발광 소자들의 일 단부들 상에 배치되어 상기 제1 전극 및 상기 발광 소자들의 일 단부들과 접속하는 제3 전극; 및 상기 제2 전극 및 상기 발광 소자들의 타 단부들 상에 배치되어 상기 제2 전극 및 상기 발광 소자들의 타 단부들과 접속하는 제4 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 베이스 층 상에 배치되는 적어도 하나의 무기 절연층을 더 포함하고, 상기 도전 패턴들 중 적어도 하나는 상기 적어도 하나의 무기 절연층 상에 배치되며, 상기 유기 절연층은 상기 적어도 하나의 무기 절연층을 노출시키는 개구를 포함하고, 상기 발광 소자는 상기 개구 내에 위치할 수 있다.
일 실시예에 의하면, 상기 베이스 층 및 상기 발광 소자 사이에는 유기 절연층이 배치되지 않을 수 있다.
일 실시예에 의하면, 상기 베이스 층을 기준으로, 제1 영역에서의 상기 적어도 하나의 무기 절연층의 상면의 높이는 상기 제2 영역에서의 상기 적어도 하나의 무기 절연층의 상면의 높이보다 낮을 수 있다.
일 실시예에 의하면, 상기 적어도 하나의 무기 절연층은, 상기 베이스 층 상에 순차 적층된 제1 무기 절연층, 제2 무기 절연층, 및 제3 무기 절연층을 포함하고, 상기 도전 패턴들은, 상기 베이스 층 및 상기 제1 무기 절연층 사이에 배치되며 반도체 패턴과 중첩하는 백 게이트 전극, 상기 무기 절연층 상에 배치되고 상기 반도체 패턴과 중첩하는 게이트 전극, 상기 제1 무기 절연층 상에 배치되고 상기 백 게이트 전극과 중첩하는 제1 커패시터 전극, 상기 제2 무기 절연층 상에 배치되고 상기 제2 무기 절연층을 관통하는 컨택홀을 통해 상기 반도체 패턴의 일 영역과 접속되며 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극, 및 상기 제3 무기 절연층 상에 배치되며 상기 제3 무기 절연층을 관통하는 컨택홀을 통해 상기 제2 커패시터 전극과 접속하며 상기 유기 절연층을 관통하는 컨택홀을 통해 상기 제1 전극과 접속하는 브리지 패턴을 포함할 수 있다.
일 실시예에 의하면, 상기 백 게이트 전극 및 상기 제1 커패시터 전극이 중첩하여 제1 커패시터를 구성하고, 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극이 중첩하여 제2 커패시터를 구성할 수 있다.
일 실시예에 의하면, 상기 제3 전극 및 상기 제4 전극은 동일한 층 상에 형성될 수 있다.
일 실시예에 의하면, 상기 제3 전극 및 상기 제4 전극은 적어도 하나의 절연층을 사이에 두고 구분된 상호 다른 층들에 포함될 수 있다.
일 실시예에 의하면, 상기 도전 패턴들은, 평면도 상에서 제1 방향을 따라 이격되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 전원 라인 및 제2 전원 라인을 포함하고, 상기 제1 전원 라인 및 상기 제2 전원 라인 중 하나는 상기 제1 전극 및 상기 제2 전극 중 하나에 연결되며, 상기 제1 영역의 적어도 일부는 상기 제1 전원 라인 및 상기 제2 전원 라인에 의해 정의될 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 도전 패턴들 중 적어도 일부와 접속되는 반도체 패턴을 더 포함하고, 상기 반도체 패턴은 평면도 상에서 상기 제1 영역을 기준으로 상기 제2 방향에 위치하며, 상기 제1 영역의 나머지 일부는 상기 반도체 패턴에 의해 정의될 수 있다.
일 실시예에 의하면, 상기 제1 전극 및 상기 제2 전극 각각은, 평면도 상에서 상기 제2 방향으로 연장하며, 상기 제1 영역으로 돌출된 돌출부를 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드이며, 상기 발광 소자들은 평면도 상에서 상기 제1 방향을 따라 배열될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 베이스 층 상에 배치되는 적어도 하나의 무기 절연층을 더 포함하고, 상기 도전 패턴들 중 적어도 하나는 상기 무기 절연층 상에 배치되며, 상기 유기 절연층은 상기 제1 영역을 사이에 두고 상호 이격된 제1 격벽 및 제2 격벽을 포함하고, 상기 제1 격벽 및 상기 제2 격벽 사이의 공간을 통해 상기 적어도 하나의 무기 절연층이 노출될 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 복수의 화소 영역들을 포함하고, 상기 화소 영역들 각각은 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역을 포함하는 기판; 상기 제2 영역에 제공되는 배선들로서, 제1 방향으로 연장하며 상기 제1 방향과 교차하는 제2 방향으로 상호 이격된 제1 배선 및 제2 배선을 포함하는 도전 패턴들; 및 상기 제1 영역에 제공되며 상기 제1 배선 및 상기 제2 배선 사이에 연결되는 발광 소자들을 포함한다. 여기서, 상기 제1 영역의 적어도 일부는 상기 제1 배선 및 상기 제2 배선에 의해 정의되며, 상기 발광 소자들은 상기 도전 패턴들과 중첩하지 않는다.
일 실시예에 의하면, 상기 표시 장치는 상기 도전 패턴들을 커버하는 유기 절연층을 더 포함하고, 상기 발광 소자는 상기 유기 절연층과 중첩하지 않을 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제1 방향으로 연장하며, 상기 제1 영역 내에서 상호 이격되는 제1 전극 및 제2 전극을 더 포함하고, 상기 발광 소자들은 상기 제1 전극 및 상기 제2 전극 사이에 연결되며, 상기 제1 배선 및 상기 제2 배선 중 하나는 상기 제1 전극 및 상기 제2 전극 중 하나에 연결될 수 있다.
일 실시예에 의하면, 상기 제1 전극 및 상기 발광 소자들의 일 단부들와 중첩하며 상기 제1 전극 및 상기 발광 소자들의 일 단부들을 연결하는 제3 전극; 및 상기 제2 전극 및 상기 발광 소자들의 타 단부들와 중첩하며 상기 제2 전극 및 상기 발광 소자들의 타 단부들을 연결하는 제4 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드이며, 상기 발광 소자들은 평면도 상에서 상기 제1 방향을 따라 배열될 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제1 영역을 기준으로 상기 제2 방향에 위치하며 상기 제1 배선 및 상기 제2 배선 중 다른 하나에 연결되는 트랜지스터를 더 포함하고, 상기 제1 영역은 상기 트랜지스터에 의해 더 정의될 수 있다.
본 발명의 실시예들에 따른 표시 장치에서, 발광 소자들은 제1 영역에 제공되며, 화소 구동 회로를 구성하는 도전 패턴들은 제1 영역(발광 소자들이 제공되는 제1 영역)을 에워싸는 제2 영역에만 제공되며, 제1 영역(또는, 발광 영역)에는 절연층들 만이 제공되고, 제1 영역은 전원 라인들 및 반도체 패턴에 의해 정의될 수 있다. 따라서, 제1 영역에서 도전 패턴들에 의한 단차가 발생하지 않고, 발광 소자가 제공되는 표면을 평탄화하는 유기 절연층을 형성할 필요가 없고, 표시 장치의 제조 공정이 보다 단순화될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 도면이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다.
도 2b는 도 2a의 발광 소자의 단면도이다.
도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다.
도 3b는 도 3a의 발광 소자의 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 발광 소자를 나타내는 도면이다.
도 4b는 도 4a의 발광 소자의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 6은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 7은 도 5의 표시 장치에 포함된 화소들의 일 예를 나타내는 평면도이다.
도 8은 도 7의 화소들 중 제1 화소의 일 예를 나타내는 평면도이다.
도 9a 내지 도 9e는 도 8의 제1 화소에 포함된 도전층들 및 반도체층을 나타내는 평면도들이다.
도 9f는 도 7의 화소들 중 제1 화소의 일 예를 나타내는 평면도이다.
도 10은 도 9f의 제1 영역을 확대한 평면도이다.
도 11a 및 도 11b는 도 8의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 제1 화소의 일 예를 나타내는 단면도들이다.
도 11c 내지 도 11e는 도 8의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 제1 화소의 다른 예를 나타내는 단면도들이다.
도 12는 도 8의 Ⅱ-Ⅱ'선을 따라 자른 제1 화소의 다른 예를 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 도면이다. 도 1b는 도 1a의 발광 소자의 단면도이다. 도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다. 도 2b는 도 2a의 발광 소자의 단면도이다. 도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다. 도 3b는 도 3a의 발광 소자의 단면도이다. 도 4a는 본 발명의 또 다른 실시예에 따른 발광 소자를 나타내는 도면이다. 도 4b는 도 4a의 발광 소자의 단면도이다.
식각 방식으로 제조된 발광 소자를 도시한 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b를 설명한 후, 성장 방식으로 제조된 발광 소자를 도시한 도 4a 및 도 4b에 대해 설명한다. 발광 소자의 종류 및/또는 형상이 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b에 도시된 실시예들에 한정되지는 않는다.
우선, 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b를 참조하면, 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13), 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체로 구현될 수 있다.
일 실시예에서, 발광 소자(LD)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층이 배치될 수 있고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나의 반도체층이 배치될 수 있다.
발광 소자(LD)는 다양한 형상을 가질 수 있다. 예를 들어, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 가질 수 있다. 예를 들어, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다. 발광 소자(LD)는 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double heterostructure)를 사용할 수 있다. 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 폭(혹은 두께)을 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 넓은 폭(또는 두꺼운 두께)을 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 도 1a 내지 도 3b에 도시된 바와 같이 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
일 실시예에서, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도, 제2 반도체층(13) 상부에 배치되는 추가 전극(15)을 더 포함할 수 있다. 또한, 실시예에 따라, 도 3a 및 도 3b에 도시된 바와 같이 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(16)을 더 포함할 수도 있다.
추가 전극들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 쇼트키(Schottky) 컨택 전극일 수 있다. 추가 전극들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
추가 전극들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다. 추가 전극들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 추가 전극들(15, 16)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 추가 전극들(15, 16)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 추가 전극들(15, 16)은 불투명 금속을 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 도전성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 도 1a 및 도 1b에 도시된 바와 같이, 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다. 설명의 편의상, 도 1a에서는 절연막(14)의 일부를 삭제한 모습을 도시하였고, 실제 발광 소자(LD)에 포함된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)은 절연막(14)에 의해 둘러싸일 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 절연막(14)은 도 2a 및 도 2b에 도시된 바와 같이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 둘러싸고 상기 제2 반도체층(13) 상에 배치된 추가 전극(15)의 외주면을 전체적으로 둘러싸지 않거나, 추가 전극(15)의 외주면의 일부만을 둘러싸고 추가 전극(15)의 외주면의 나머지를 둘러싸지 않을 수도 있다. 다만, 절연막(14)은 적어도 발광 소자(LD)의 양 단부를 노출하며, 일 예로, 제2 반도체층(13)의 일 단측에 배치된 추가 전극(15)과 더불어, 제1 반도체층(11)의 일 단부를 노출할 수 있다. 또한, 실시예에 따라, 도 3a 및 도 3b에 도시된 바와 같이 발광 소자(LD)의 양 단부에 추가 전극들(15, 16)이 배치될 경우, 절연막(14)은 상기 추가 전극들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자(LD)들의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자(LD)들을 유동성의 용액(또는 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자(LD)들이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 발광 영역 내에 복수 개의 발광 소자(LD)들을 배치하는 경우, 발광 소자(LD)들은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
다음으로, 도 4a 및 도 4b를 참조하여 성장 방식으로 제조된 발광 소자(LD)에 대해 설명한다.
성장 방식으로 제조된 발광 소자(LD)에 대해 설명함에 있어서, 상술한 일 실시예와 상이한 점을 중심으로 설명하며, 성장 방식으로 제조된 발광 소자(LD)에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 상술한 일 실시예와 유사 및/또는 동일한 구성 요소에 대해서는 동일한 번호를 부여한다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 발광 소자(LD)는 중앙에 위치한 제1 반도체층(11), 상기 제1 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 상기 활성층(12)의 적어도 일측을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 구비하는 코어-쉘(core-shell) 구조의 발광 패턴(10)을 포함할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 다각 뿔 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 육각 뿔 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 가질 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에서 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층의 일부가 노출되고, 발광 소자(LD)의 타 단부(또는 상 단부)에서 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층의 일부가 노출될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에서 제1 반도체층(11)의 일부가 노출되고, 상기 발광 소자(LD)의 타 단부(또는 상 단부)에서 제2 반도체층(13)의 일부가 노출될 수 있다. 이러한 경우, 발광 소자(LD)가 표시 장치의 광원으로 적용될 때 노출된 제1 반도체층(11)의 일부가 상기 발광 소자(LD)를 구동하는 구동 전극들 중 하나의 구동 전극에 접촉되고 노출된 제2 반도체층(13)의 일부가 다른 구동 전극에 접촉될 수 있다.
실시예에 따라, 발광 소자(LD)가 추가 전극(15)을 포함하는 경우, 발광 소자(LD)의 타 단부(또는 상 단부)에서 제2 반도체층(13)의 적어도 일측을 감싸는 추가 전극(15)의 일부가 노출될 수 있다. 이러한 경우 발광 소자(LD)가 표시 장치의 광원으로 적용될 때 노출된 추가 전극(15)의 일부가 상기 다른 구동 전극에 접촉되어 하나의 전극과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 중심(혹은 가운데)에 위치할 수 있다. 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD) 및 발광 패턴(10)도 육각 뿔 형상을 가질 수 있다.
활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 구체적으로, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 양측 단부 중 하측에 배치된 타측 단부를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 포함할 수 있다. 추가 전극(15)은 제2 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극이거나 쇼트키(Schottky) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 육각 뿔 형태로 구성될 수 있으며, 그 중심에 제공된 제1 반도체층(11), 상기 제1 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)을 둘러싸는 추가 전극(15)을 포함하는 코어-쉘 구조의 발광 패턴(10)으로 구현될 수 있다. 육각 뿔 형상을 갖는 발광 소자(LD)의 일 단부(또는 하단부)에는 제1 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타 단부(또는 상단부)에는 추가 전극(15)이 배치될 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴(10)의 외주면에 제공된 절연막(14)을 더 포함할 수 있다. 절연막(14)은 투명한 절연 물질을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 5에는 도 1a 내지 도 4b에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다. 실시예에 따라, 도 5에는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조가 간략하게 도시되어 있다. 실시예에 따라서는 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 5를 참조하면, 표시 패널(PNL)은, 베이스 층(SUB)(또는, 기판)과, 베이스 층(SUB) 상에 배치된 화소(PXL)(또는, 서브 화소)를 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 베이스 층(SUB)은, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
베이스 층(SUB)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 베이스 층(SUB)은 하부 패널(예를 들어, 표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 베이스 층(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 베이스 층(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 베이스 층(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
베이스 층(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소(PXL)가 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 베이스 층(SUB)은, 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소(PXL)는 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1a 내지 도 4b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
도 5에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
도 6은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 6을 참조하면, 화소(PXL)는 발광 유닛(EMU) 및 이에 연결되어 발광 유닛(EMU)을 구동하는 화소 구동 회로(DC)를 포함할 수 있다.
발광 유닛(EMU)은 제1 전원(VDD)(또는, 제1 구동 전원)과 제2 전원(VSS)(또는, 제2 구동 전원) 사이에 상호 직렬 연결될 수 있다. 발광 유닛(EMU) 각각은 제1 전원(VDD)(또는, 제1 전원(VDD)이 인가되는 제1 전원 라인(PL1))과 제2 전원(VSS)(또는, 제2 전원(VSS)이 인가되는 제2 전원 라인(PL2)) 사이에 병렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
발광 유닛(EMU)은, 화소 구동 회로(DC)를 경유하여 제1 전원(VDD)에 연결된 제1 전극(ELT1, 또는, 제1 정렬 전극)과, 제2 전원(VSS)에 연결된 제2 전극(ELT2, 또는, 제2 정렬 전극)과, 제1 및 제2 전극들(ELT1, ELT2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 예를 들어, 제1 전극(ELT1)은 발광 유닛(EMU)의 애노드 전극일 수 있고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자(LD)들 각각은, 제1 전극(ELT1)을 통해 제1 전원(VDD)에 연결되는 제1 단부 및 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결된 제2 단부를 포함할 수 있다. 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자(LD)들의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 발광 소자(LD)들 각각은 유효 광원을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자(LD)들은 해당 화소 구동 회로(DC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 구동 회로(DC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 동일한 방향으로 연결된 발광 소자(LD)들에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자(LD)들 외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 예를 들어, 제1 발광 유닛(EMU1)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는, 적어도 역방향 발광 소자(LDr)가 더 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자(LD)들과 함께 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결되되, 발광 소자(LD)들과는 반대 방향으로 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결될 수 있다. 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(ELT1, ELT2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않을 수 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 제1 전극은 제1 전원(VDD)에 연결될 수 있고, 제2 전극은 발광 유닛(EMU)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류량을 제어할 수 있다.
또한, 제1 트랜지스터(M1)는 제1 전극(ELT1)에 연결되는 백 게이트 전극을 더 포함할 수 있다. 백 게이트 전극은 절연층을 사이에 두고 게이트 전극과 중첩하여 배치되며, 제1 트랜지스터(M1)의 몸체를 구성하며, 게이트 전극으로 기능할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다. 여기서, 제2 트랜지스터(M2)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다.
제2 트랜지스터(M2)는, 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 발광 유닛(EMU1)의 제1 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 타 전극은 발광 유닛(EMU)의 제1 전극(ELT1)과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간에 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 유닛(EMU)의 제1 전극(ELT1)에서의 전압 값을(또는, 발광 소자(LD)의 애노드 전극에서의 전압 값을) 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 컨트롤러)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
설명의 편의상, 도 6에서는 화소(PXL)는 3개의 트랜지스터들 및 하나의 커패시터를 포함하는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 화소 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 구동 회로(DC)는 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 등과 같은 각종 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 6에서는 화소 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 내지 제3 트랜지스터들(M1, M2, M3)이 모두 N타입의 트랜지스터들인 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 구동 회로(DC)에 포함되는 제1 내지 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P타입의 트랜지스터로 변경될 수도 있다.
도 7은 도 5의 표시 장치에 포함된 화소들의 일 예를 나타내는 평면도이다. 도 7에는 도 5의 AA 영역을 중심으로, 발광 소자(LD)를 구동 하는 화소 구동 회로(DC, 도 6 참조)를 중심으로 화소(PXL)의 구조가 도시되어 있다. 도 8은 도 7의 화소들 중 제1 화소의 일 예를 나타내는 평면도들이다. 도 9a 내지 도 9e는 도 8의 제1 화소에 포함된 도전층들 및 반도체층을 나타내는 평면도들이다. 도 9e는 도 7의 화소들 중 제1 화소의 일 예를 나타내는 평면도이다. 도 10은 도 9f의 제1 영역(A1)을 확대한 평면도이다. 도 10에는 발광 소자(LD)를 중심으로 화소의 구조가 도시되어 있다. 도 11a 및 도 11b는 도 8의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 제1 화소의 일 예를 나타내는 단면도들이다.
먼저 도 7을 참조하면, AA 영역은 제1 화소(PXL1)(또는, 제1 화소 영역(PXA1)), 제2 화소(PXL2)(또는, 제2 화소 영역(PXA2)), 및 제3 화소(PXL3)(또는, 제3 화소 영역(PXA3))을 포함할 수 있다. 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 하나의 단위 화소를 구성할 수 있다.
실시예에 따라, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 서로 다른 색상들로 발광할 수 있다. 일 예로, 제1 화소(PXL1)는 적색으로 발광하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색으로 발광하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색으로 발광하는 청색 화소일 수 있다. 다만, 단위 화소를 구성하는 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소들이 발하는 광의 색상은 다양하게 변경될 수 있다. 실시예에 따라, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색상으로 발광할 수 있다. 예를 들어, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 청색으로 발광하는 청색 화소일 수 있다.
제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 상호 실질적으로 동일하거나 유사하므로, 이하에서는, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포괄하여, 제1 화소(PXL1)를 설명한다.
도 8 및 도 11a를 참조하면, 제1 화소(PXL1)(또는, 베이스 층(SUB))는 제1 화소 영역(PXA1)의 중앙 부분에 위치하는 제1 영역(A1) 및 제1 영역(A1)을 에워싸는 제2 영역(A2)을 포함할 수 있다.
제1 화소(PXL1)는, 제1 도전층(BML), 버퍼층(BFL), 반도체층, 제1 절연층(GI), 제2 도전층(GAT), 제2 절연층(ILD1), 제3 도전층(SD1), 제3 절연층(ILD2), 제4 도전층(SD2), 및 제4 절연층(PW, 또는, 보호층)을 포함할 수 있다. 도 11a에 도시된 바와 같이, 제1 도전층(BML), 버퍼층(BFL), 반도체층, 제1 절연층(GI), 제2 도전층(GAT), 제2 절연층(ILD1), 제3 도전층(SD1), 제3 절연층(ILD2), 제4 도전층(SD2), 및 제4 절연층(PW)은 베이스 층(SUB) 상에 순차적으로 적층될 수 있다. 또한, 제1 도전층(BML), 반도체층, 제2 도전층(GAT), 제3 도전층(SD1), 제4 도전층(SD2)은 베이스 층(SUB)의 제2 영역(A2) 상에만 제공되며, 제1 영역(A1)과 중첩하지 않을 수 있다.
제1 도전층(BML)은 베이스 층(SUB)의 제2 영역(A2) 상에 배치되며, 백 게이트 전극(BGE), 제1 커패시터 전극(Cst_E1), 및 수평 센싱 라인(SENL_H)을 포함할 수 있다.
도 8 및 도 9a에 도시된 바와 같이, 백 게이트 전극(BGE)은 평면상 제1 영역(A1)의 하측에 위치하며, 후술하는 제1 트랜지스터(M1)를 전체적으로 커버할 수 있다. 백 게이트 전극(BGE)은 도 6를 참조하여 설명한 백 게이트 전극과 실질적으로 동일하며, 제1 트랜지스터(M1)의 백 게이트 전극을 구성할 수 있다.
제1 커패시터 전극(Cst_E1)은 백 게이트 전극(BGE)으로부터 제2 방향(DR2)으로 연장하며, 평면상 제1 영역(A1)의 우측에 배치될 수 있다. 제1 커패시터 전극(Cst_E1)은 도 6을 참조하여 설명한 스토리지 커패시터(Cst)의 타 전극을 구성할 수 있다.
수평 센싱 라인(SENL_H)은 백 게이트 전극(BGE)으로부터 이격되며, 평면상 제1 화소 영역(PXA1)의 가장 하측에 배치될 수 있다. 수평 센싱 라인(SEN_H)은 제1 방향(DR1)으로 연장하며, 도 7에 도시된 바와 같이, 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)을 가로 질러 연장하며, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 하나의 수평 센싱 라인(SENL_H)에 연결될 수 있다.
제1 도전층(BML)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(GAT)은 단일막 또는 다층막 구조일 수 있다.
다시 도 11a를 참조하면, 버퍼층(BFL)은 베이스 층(SUB)의 전체 면 상에 배치될 수 있다. 버퍼층(BFL)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BFL)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(BFL)은 베이스 층(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
반도체층은 버퍼층(BFL)(또는, 베이스 층(SUB)) 상에 배치될 수 있다. 반도체층은 제1 내지 제3 트랜지스터들(M1, M2, M3)의 채널을 이루는 액티브층일 수 있다.
반도체층은 상호 이격된 제1 내지 제3 반도체 패턴들(ACT1, ACT2, ACT3)을 포함할 수 있다.
도 8 및 도 9b를 참조하면, 제1 반도체 패턴(ACT1)은 평면상 제1 영역(A1)의 하측에 위치하며, 제1 트랜지스터(M1)의 채널을 구성할 수 있다.
제2 반도체 패턴(ACT2)은 평면상 제1 영역(A1)의 상측에 위치하며, 제2 트랜지스터(M2)의 채널을 구성할 수 있다. 제2 반도체 패턴(ACT2)은 제1 영역(A1)의 상측변에 인접하며, 제1 영역(A1)의 상측변을 정의할 수 있다.
제3 반도체 패턴(ACT3)은 제1 영역(A1)의 하측에 위치하되, 제1 반도체 패턴(ACT1)의 하측에 위치하며, 제3 트랜지스터(M3)의 채널을 구성할 수 있다.
제1 내지 제3 반도체 패턴들(ACT1, ACT2, ACT3) 각각은 제1 트랜지스터 전극(또는, 소스 전극) 및 제2 트랜지스터 전극(또는, 드레인 전극)에 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층은 산화물 반도체를 포함할 수 있다. 반도체 패턴의 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 n형 불순물이 사용될 수 있다. 실시예에 따라, 반도체층은 실리콘 반도체를 포함할 수도 있다. 예를 들어, 반도체층은 폴리 실리콘, 아몰퍼스 실리콘, LTPS(low temperature poly silicon) 등으로 이루어진 반도체 패턴일 수 있다.
다시 도 11a를 참조하면, 제1 절연층(GI)(또는, 게이트 절연층)은 반도체층 및 버퍼층(BFL)(또는, 베이스 층(SUB)) 상에 배치될 수 있다. 제1 절연층(GI)은 대체로 베이스 층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(GI)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(GI)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 제1 절연층(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 제1 절연층(GI)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 도전층(GAT)은 제1 절연층(GI) 상에 배치될 수 있다. 제2 도전층(GAT)은 스캔 라인(SL), 제2 커패시터 전극(Cst_E2), 센싱 신호 라인(SSL), 제1 전원 라인(PL1)(및/또는, 제2 전원 라인(PL2))을 포함할 수 있다.
도 8 및 도 9c를 참조하면, 스캔 라인(SL)은 제1 방향(DR1)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 스캔 라인(SL)은 평면상 제1 영역(A1)의 상측에 위치하되, 제1 화소 영역(PXA1)의 가장 상측에 배치될 수 있다. 스캔 라인(SL)은 제1 반도체 패턴(ACT1)과 중첩하며, 제1 트랜지스터(M1)의 게이트 전극을 구성할 수 있다.
제2 커패시터 전극(Cst_E2)은 제2 방향(DR2)으로 연장하며, 평면상 제1 영역(A1)의 우측에 배치될 수 있다. 제2 커패시터 전극(Cst_E2)은 제1 커패시터 전극(Cst_E1)과 중첩하며, 스토리지 커패시터(Cst, 도 6 참조)의 일 전극을 구성할 수 있다. 또한, 제2 커패시터 전극(Cst_E2)은 제2 반도체 패턴(ACT2)과 중첩하며, 제2 트랜지스터(M2)의 게이트 전극을 구성할 수 있다.
센싱 신호 라인(SSL)은 제1 방향(DR1)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 센싱 신호 라인(SSL)은 평면상 제1 영역(A1)의 하측에 배치될 수 있다. 센싱 신호 라인(SSL)은 제3 반도체 패턴(ACT3)과 중첩하며, 제3 트랜지스터(M3)의 게이트 전극을 구성할 수 있다.
제1 전원 라인(PL1)(및/또는, 제2 전원 라인(PL2))은 제1 방향(DR1)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 제1 전원 라인(PL1)(및/또는, 제2 전원 라인(PL2))은 평면상 제1 영역(A1)의 하측에 배치되며, 제1 화소 영역(PXA1)의 가장 하측에 배치될 수 있다.
제1 전원 라인(PL1)(또는, 제1 수평 전원 라인) 및 제2 전원 라인(PL2, 도 6 참조)(또는, 제2 수평 전원 라인)은 제2 방향(DR2)을 따라 교번하여, 반복적으로 배치될 수 있다. 예를 들어, 제1 전원 라인(PL1)은 제1 화소 영역(PXA1) 내 하측 부분에 배치되고, 제2 전원 라인(PL2)은 제1 화소 영역(PXA1)의 상측 부분에 인접하여 제1 화소 영역(PXA1)의 외부에 위치할 수 있다.
제1 전원 라인(PL1) 및 제2 전원 라인(PL2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)은 단일막 또는 다층막 구조일 수 있다.
다시 도 11a를 참조하면, 제2 절연층(ILD1)(또는, 층간 절연층)은 제2 도전층(GAT) 상에 배치되고, 대체로 베이스 층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(ILD1)은 제2 도전층(GAT)과 제3 도전층(SD1)을 절연시키는 역할을 하며, 층간 절연막일 수 있다.
제2 절연층(ILD1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 절연층(ILD2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수도 있다. 제2 절연층(ILD1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 도전층(SD1)은 제2 절연층(ILD1) 상에 배치될 수 있다. 제3 도전층(SD1)은 제3 커패시터 전극(Cst_E3), 데이터 라인(DL), 수직 센싱 라인(SENL_V), 제1 내지 제5 브리지 패턴들(BRP1, BRP2, BRP3, BRP4, BRP5)을 포함할 수 있다.
도 8 및 도 9d를 참조하면, 제3 커패시터 전극(Cst_E3)은 제2 커패시터 전극(Cst_E2)(및 제1 커패시터 전극(Cst_E1))과 중첩하여 배치될 수 있다. 제3 커패시터 전극(Cst_E3)은 제1 커패시터 전극(Cst_B1)과 함께, 스토리지 커패시터(Cst)의 타 전극을 구성할 수 있다. 즉, 스토리지 커패시터(Cst)는 제2 커패시터 전극(Cst_E2) 및 제1 커패시터 전극(Cst_E1)에 의해 구성되는 제1 커패시터와, 제2 커패시터 전극(Cst_E2) 및 제3 커패시터 전극(Cst_E3)에 의해 구성되는 제2 커패시터를 포함하고, 제1 커패시터 및 제2 커패시터는 상호 병렬 연결될 수 있다. 제1 커패시터 전극(Cst_E1), 제2 커패시터 전극(Cst_E2), 및 제3 커패시터 전극(Cst_E3)의 중첩 구조를 통해, 제1 영역(A1)을 제외한 한정된 공간 내에서, 스토리지 커패시터(Cst)의 용량이 충분히 확보될 수 있다.
데이터 라인(DL)은 제2 방향(DR2)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 데이터 라인(DL)은 제1 영역(A1)의 좌측에 배치될 수 있다. 데이터 라인(DL)은 제2 반도체 패턴(ACT2)의 일부 영역(또는, 제2 트랜지스터(M2)의 소스 영역)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제2 반도체 패턴(ACT2)의 일부 영역과 접속할 수 있다. 데이터 라인(DL)의 일부는 제2 트랜지스터(M2)의 제1 트랜지스터 전극을 구성할 수 있다.
수직 센싱 라인(SENL_V)은 제2 방향(DR2)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 수직 센싱 라인(SENL_V)은 제1 영역(A1)(및 데이터 라인(DL))의 좌측에 배치되며, 도 7에 도시된 바와 같이, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)을 포함하는 단위 화소마다 배치될 수 있다. 수직 센싱 라인(SENL_V)은 수평 센싱 라인(SENL_H)과 중첩하며, 컨택홀(CNT)을 통해 노출된 수평 센싱 라인(SENL_H)과 접속할 수 있다.
제1 브리지 패턴(BRP1)은 제1 영역(A1)의 상측에 배치될 수 있다. 제2 반도체 패턴(ACT2)의 일부 영역(또는, 제2 트랜지스터(M2)의 소스 영역)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제2 반도체 패턴(ACT2)의 일부 영역과 접속하고, 제2 트랜지스터(M2)의 제2 트랜지스터 전극을 구성할 수 있다. 또한, 제1 브리지 패턴(BRP1)은 제2 커패시터 전극(Cst_E2)과 중첩하며, 컨택홀(CNT)을 통해 제2 커패시터 전극(Cst_E2)과 접속할 수 있다. 따라서, 제1 트랜지스터(M1)의 제1 트랜지스터 전극은 제2 커패시터 전극(Cst_E2)(즉, 스토리지 커패시터(Cst, 도 6 참조)의 타 전극)에 연결될 수 있다.
제2 브리지 패턴(BRP2)은 제3 커패시터 전극(Cst_E3)으로부터 하측으로 연장하며, 제1 반도체 패턴(ACT1)의 일부 영역(또는, 제1 트랜지스터(M1)의 드레인 영역) 및 제3 반도체 패턴(ACT3)의 일부 영역(또는, 제3 트랜지스터(M3)의 소스 영역)과 중첩할 수 있다. 제2 브리지 패턴(BRP2)은 컨택홀(CNT)을 통해 노출된 제1 반도체 패턴(ACT1)의 일부 영역과 접속하며, 제1 트랜지스터(M12)의 제1 트랜지스터 전극을 구성할 수 있다. 또한, 제2 브리지 패턴(BRP2)은 컨택홀(CNT)을 통해 노출된 제3 반도체 패턴(ACT3)의 일부 영역과 접속하며, 제3 트랜지스터(M3)의 제1 트랜지스터 전극을 구성할 수 있다.
또한, 제2 브리지 패턴(BRP2)은 컨택홀(CNT)을 통해 노출된 제1 커패시터 전극(Cst_E1)과 접속할 수 있다. 제2 브리지 패턴(BRP2)은 제3 커패시터 전극(Cst_E3)과 일체로 형성되고, 따라서, 제3 커패시터 전극(Cst_E3)은 제1 커패시터 전극(Cst_E1)과 연결되며, 스토리지 커패시터(Cst, 도 6 참조)의 타 전극을 구성할 수 있다.
제3 브리지 패턴(BRP3)은 제1 영역(A1)의 하측에 배치되며, 제1 반도체 패턴(ACT1)의 일부 영역(또는, 제1 트랜지스터(M1)의 드레인 영역)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제1 반도체 패턴(ACT1)의 일부 영역과 접속하고, 제1 트랜지스터(M1)의 제2 트랜지스터 전극을 구성할 수 있다.
제4 브리지 패턴(BRP4)은 제3 반도체 패턴(ACT3)의 일부 영역(또는, 제3 트랜지스터(M3)의 드레인 영역)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제3 반도체 패턴(ACT3)의 일부 영역과 접속하고, 제3 트랜지스터(M3)의 제2 트랜지스터 전극을 구성할 수 있다. 또한, 제4 브리지 패턴(BRP4)은 수평 센싱 라인(SENL_H)과 중첩하며, 컨택홀(CNT)을 통해 수평 센싱 라인(SENL_H)과 접속할 수 있다. 따라서, 제3 트랜지스터(M3)는 수평 센싱 라인(SENL_H)을 통해 수직 센싱 라인(SENL_V)에 연결될 수 있다.
제5 브리지 패턴(BRP5)은 제1 전원 라인(PL1)(및/또는, 제2 전원 라인(PL2))과 중첩하며, 컨택홀(CNT)을 통해 제1 전원 라인(PL1)(및/또는, 제2 전원 라인(PL2))과 접속할 수 있다.
제3 도전층(SD1)은, 제2 도전층(GAT)과 유사하게, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(SD3)은 단일막 또는 다층막 구조일 수 있다.
다시 도 11a를 참조하면, 제3 절연층(ILD3)(또는, 층간 절연층)은 제3 도전층(SD1) 상에 배치되고, 대체로 베이스 층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제3 절연층(ILD3)은 제3 도전층(SD1)과 제4 도전층(SD2)을 절연시키는 역할을 하며, 층간 절연막일 수 있다.
제3 절연층(ILD2)은 제2 절연층(ILD1)과 유사하게, 무기 절연 물질을 포함할 수 있으며, 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
한편, 베이스 층(SUB)의 제1 영역(A1) 상에는 도전 패턴들이 배치되지 않으므로, 제1 영역(A1)에서의 제3 절연층(ILD2)의 상면은 평탄하며, 베이스 층(SUB)을 기준으로 제1 영역(A1)에서의 제3 절연층(ILD2)의 상면의 높이는 제2 영역(A2)에서의 제3 절연층(ILD2)의 상면의 높이보다 낮을 수 있다.
제4 도전층(SD2)은 제3 절연층(ILD2) 상에 배치될 수 있다. 제4 도전층(SD2)은 제1 수직 전원 라인(PL1_V), 제2 수직 전원 라인(PL2_V), 및 제6 브리지 패턴(BRP6)을 포함할 수 있다.
도 8 및 도 9e를 참조하면, 제1 수직 전원 라인(PL1_V)은 제2 방향(DR2)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 제1 수직 전원 라인(PL1_V)은 제1 영역(A1)의 우측에 배치되며, 제1 영역(A1)의 우측변을 정의할 수 있다. 제1 수직 전원 라인(PL1_V)은 제3 브리지 패턴(BRP3)과 중첩하는 돌출부를 포함하고, 컨택홀(CNT)(및 돌출부)을 통해 제3 브리지 패턴(BRP3)과 접속할 수 있다. 따라서, 제1 수직 전원 라인(PL1_V)은 제3 브리지 패턴(BRP3)을 통해 제1 트랜지스터(M1)에 연결될 수 있다.
또한, 제1 수직 전원 라인(PL1_V)은 제5 브리지 패턴(BRP5)과 중첩하고, 컨택홀(CNT)을 통해 제5 브리지 패턴(BRP5)과 접속할 수 있다. 따라서, 제1 수직 전원 라인(PL1_V)은 제5 브리지 패턴(BRP5)을 통해 제1 전원 라인(PL1)과 연결될 수 있다. 따라서, 제1 수직 전원 라인(PL1_V) 및 제1 전원 라인(PL1)은 표시 장치 전체에 걸쳐 메쉬 구조를 가질 수 있다.
제2 수직 전원 라인(PL2_V)은 제2 방향(DR2)으로 연장하며, 다른 단위 화소 영역까지 연장할 수 있다. 제2 수직 전원 라인(PL2_V)은 제1 영역(A1)의 좌측에 배치될 수 있다. 제2 수직 전원 라인(PL2_V)은 제1 영역(A1)의 좌측에 인접하며, 제1 영역(A1)의 좌측변을 정의할 수 있다. 제2 수직 전원 라인(PL2_V)은 제2 컨택홀(CNT2)을 통해 후술하는 제2 전극(ELT2, 도 9f 참조)에 연결될 수 있다.
제6 브리지 패턴(BRP6)은 제1 영역(A1)의 우측(또는, 우측 상부(upper right side))에 배치되며, 제3 커패시터 전극(Cst_E3)과 중첩할 수 있다. 제6 브리지 패턴(BRP6)은 컨택홀(CNT)을 통해 노출된 제3 커패시터 전극(Cst_E3)과 접속할 수 있다. 제6 브리지 패턴(BRP6)은 제1 컨택홀(CNT1)을 통해 후술하는 제1 전극(ELT1, 도 9f 참조)에 접속할 수 있다. 따라서, 제1 전극(ELT1, 도 9f 참조)은 제6 브리지 패턴(BRP6) 및 제3 커패시터 전극(Cst_E3)(및 제2 브리지 패턴(BRP2))을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극에 연결될 수 있다.
다시 도 11a를 참조하면, 제4 절연층(PW)은 제4 도전층(SD2) 상에 배치되고, 대체로 베이스 층(SUB)의 전체 면에 걸쳐 배치될 수 있다.
제4 절연층(PW)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 실리콘질화물(SiNx) 또는 실리콘산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제4 절연층(PW)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제4 절연층(PW)의 구성 물질은 다양하게 변경될 수 있다.
실시예들에서, 제4 절연층(PW)은 제1 영역(A1)에서 제3 절연층(ILD2)을 노출시키는 개구를 포함할 수 있다.
도 10에 도시된 바와 같이, 제4 절연층(PW)은 제1 영역(A1)에 일치하는 개구를 포함하며, 평면상 제1 영역(A1)을 에워쌀 수 있다. 제1 영역(A1)은 제4 절연층(PW)에 의해 정의될 수도 있다.
제4 절연층(PW)의 개구의 폭(즉, 제1 방향(DR1)으로의 폭)은 발광 소자(LD)의 길이 보다 길 수 있다.
일 실시예에서, 제4 절연층(PW)은 제1 개구에서(즉, 제1 영역(A1)과 인접하는 부분에서), 상부로 갈수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있다. 이 경우, 제4 절연층(PW)은 제1 영역(A1)과 인접하는 측면에서 경사면을 가질 수 있다. 다만, 제4 절연층(PW)의 형상이 이에 한정되는 것은 아니며, 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 형상의 단면을 가질 수도 있다. 이 경우, 제4 절연층(PW)은 제1 영역(A1)과 인접하는 측면에서 곡면을 가질 수 있다. 즉, 본 발명에서 제4 절연층(PW)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
일 실시예에서, 제4 절연층(PW)은 반사 부재로 기능할 수 있다. 일 예로, 제4 절연층(PW)은 그 상부에 제공된 제1 전극(ELT1) 및 제2 전극(ELT2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 제1 화소(PXL1)(또는, 화소들))의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
다시 도 11a를 참조하면, 제4 절연층(PW) 상에는 제1 전극(ELT1) 및 제2 전극(ELT2)이 배치될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 제1 영역(A1)에서 서로 이격되어 배치될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 제4 절연층(PW)의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 제4 절연층(PW)(예를 들어, 제4 절연층(PW)의 제1 부분(PW_S1) 및 제2 부분(PW_S2))에 대응하는 경사면 또는 곡면을 각각 가지면서, 두께 방향(또는, 제3 방향(DR3))으로 돌출될 수 있다.
도 9f를 참조하면, 제1 전극(ELT1)은 대체적으로 제2 방향(DR2)으로 연장하며, 제1 영역(A1)의 우측에 배치될 수 있다. 제1 전극(ELT1)은 제6 브리지 패턴(BRP6)과 중첩하며, 제6 브리지 패턴(BRP6)을 노출시키는 제1 컨택홀(CNT1)을 통해 제6 브리지 패턴(BRP6)에 접속할 수 있다. 따라서, 제1 전극(ELT1)은 제6 브리지 패턴(BRP6) 및 제3 커패시터 전극(Cst_E3)(및 제2 브리지 패턴(BRP2))을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극에 연결될 수 있다.
제1 전극(ELT1)은 제2 영역(A2)에서 제1 방향(DR1)으로 돌출된 제1 돌출부를 포함할 수 있다. 제1 돌출부의 제2 방향(DR2)으로의 길이는 제1 영역(A1)의 제2 방향(DR2)으로의 길이와 유사하며, 예를 들어, 제1 돌출부의 제2 방향(DR2)으로의 길이는 제1 영역(A1)의 제2 방향(DR2)으로의 길이보다 클 수 있다.
제2 전극(ELT2)은 대체적으로 제2 방향(DR2)으로 연장하며, 제1 영역(A1)의 좌측에 배치될 수 있다. 또한, 제2 전극(ELT2)은 다른 화소 영역까지 연장할 수 있다.
제2 전극(ELT1)은 제2 수직 전원 라인(PL2_V)과 중첩하며, 제2 수직 전원 라인(PL2_V)을 노출시키는 제2 컨택홀(CNT2)을 통해 제2 수직 전원 라인(PL2_V)에 접속할 수 있다.
제2 전극(ELT2)은 제2 영역(A2)에서 제1 방향(DR1)으로 돌출된 제2 돌출부를 포함할 수 있다. 제2 돌출부는 제1 전극(ELT1)의 제1 돌출부와 마주하며, 제1 전극(ELT1)의 제1 돌출부로부터 이격될 수 있다. 제2 돌출부의 제2 방향(DR2)으로의 길이는 제1 영역(A1)의 제2 방향(DR2)으로의 길이와 유사하며, 제2 돌출부의 제2 방향(DR2)으로의 길이는 제1 전극(ELT1)의 제1 돌출부의 제2 방향(DR2)으로의 길이와 같을 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 각각이 반사 전극층을 포함할 경우, 발광 소자(LD)들 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 영상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 전극들(ELT1, ELT2)이 제4 절연층(PW)의 형상(즉, 제1 영역(A1)에서의 측면의 형상)에 대응되는 경사면 또는 곡면을 가지면서 발광 소자(LD)들의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자(LD)들 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 전극들(ELT1, ELT2)에 의해 반사되어 더욱 표시 패널(PNL, 도 5 참조)의 정면 방향(일 예로, 베이스 층(SUB)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자(LD)들에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자(LD)들로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 전극들(ELT1, ELT2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 전극들(ELT1, ELT2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 전극들(ELT1, ELT2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)의 일 영역 상에는 제5 절연층(INS1)이 배치될 수 있다. 예를 들어, 제5 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 커버하도록 형성되며, 제1 및 제2 전극들(ELT1, ELT2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제5 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 제5 절연층(INS1) 상에 발광 소자(LD)들이 공급 및 정렬된 이후, 제5 절연층(INS1)은 소정의 제1 및 제2 컨택부들에서 제1 및 제2 전극들(ELT1, ELT2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제5 절연층(INS1)은, 발광 소자(LD)들이 공급 및 정렬이 완료된 이후, 발광 소자(LD)들의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제5 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자(LD)들의 사이에 개재되되, 제1 및 제2 전극들(ELT1, ELT2) 각각의 적어도 일 영역을 노출할 수 있다. 제5 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록 형성되어, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제5 절연층(INS1)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다. 실시예에 따라서는 제5 절연층(INS1)은 생략될 수도 있다.
제5 절연층(INS1)이 형성된 발광 영역(EMA)(또는, 제1 영역(A1))에는 발광 소자(LD)들이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 영역(EMA)에 발광 소자(LD)들이 공급되고, 발광 소자(LD)들은 제1 및 제2 전극들(ELT1, ELT2)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다. 도 10에 도시된 바와 같이, 발광 소자(LD)들은 제2 방향(DR2)을 따라 정렬될 수 있다.
제6 절연층(INS2)은, 발광 소자(LD)들, 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 발광 소자(LD)들의 상부에 배치되며, 발광 소자(LD)들의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제6 절연층(INS2)은 발광 소자(LD)들의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 발광 소자(LD)들의 일 영역 상부에만 부분적으로 배치될 수 있다. 제6 절연층(INS2)은 각각의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 도 11b에 도시된 바와 같이, 제6 절연층(INS2)의 형성 이전에 제5 절연층(INS1)과 발광 소자(LD)들의 사이에 이격 공간이 존재하였을 경우, 공간은 제6 절연층(INS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자(LD)들은 보다 안정적으로 지지될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 전극들(ELT1, ELT2)과, 발광 소자(LD)들의 제1 및 제2 단부들(EP1, EP2) 상에 배치될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 11a에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자(LD)들의 제1 및 제2 단부들(EP1, EP2)을 제1 및 제2 전극들(ELT1, ELT2)에 각각 전기적으로 연결할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은, 제1 전극(ELT1)과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제5 절연층(INS1)에 의해 커버되지 않은 제1 전극(ELT1)의 일 영역 상에서 제1 전극(ELT1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)에 인접한 적어도 하나의 발광 소자, 일 예로 복수의 발광 소자(LD)들 각각의 제1 단부(EP1)와 접촉되도록 제1 단부(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자(LD)들 각각의 제1 단부(EP1)와 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자(LD)들 각각의 제1 단부(EP1)가 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 제2 전극(ELT2)과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제5 절연층(INS1)에 의해 커버되지 않은 제2 전극(ELT2)의 일 영역 상에서 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)에 인접한 적어도 하나의 발광 소자, 일 예로 복수의 발광 소자(LD)들 각각의 제2 단부(EP2)와 접촉되도록 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자(LD)들 각각의 제2 단부(EP2)와 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자(LD)들 각각의 제2 단부(EP2)가 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
제7 절연층(INS3)은, 제4 절연층(PW), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자(LD)들, 및 제1 및 제2 컨택 전극들(CNE1, CNE2)를 커버하도록, 제4 절연층(PW), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자(LD)들, 및 제1 및 제2 컨택 전극들(CNE1, CNE2)가 형성된 베이스 층(SUB)의 일면 상에 형성 및/또는 배치될 수 있다. 제7 절연층(INS3)은, 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라, 제7 절연층(INS3)의 상부에는 도시되지 않은 적어도 한 층의 오버코트층이 더 배치될 수도 있다.
실시예에 따라, 제5 내지 제7 절연층들(INS1, INS2, INS3) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제5 내지 제7 절연층들(INS1, INS2, INS3) 각각은, 실리콘질화물(SiNx)을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제5 내지 제7 절연층들(INS1, INS2, INS3) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 제5 내지 제7 절연층들(INS1, INS2, INS3)은 서로 다른 절연 물질을 포함하거나, 또는 제5 내지 제7 절연층들(INS1, INS2, INS3) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
도 7 내지 도 11b를 참조하여 설명한 바와 같이, 베이스 층(SUB) 또는 화소 영역(예를 들어, 제1 화소 영역(PXA1))은 제1 영역(A1) 및 제1 영역(A1)을 에워싸는 제2 영역(A2)을 포함하고, 화소 구동 회로(DC, 도 6 참조)를 구성하는 도전 패턴들(즉, 반도체 패턴, 배선, 브리지 패턴 등)은 제2 영역(A2) 상에만 제공되며, 제1 영역(A1) 상에는 절연층들(즉, 제1 내지 제3 절연층들(GI, ILD1, ILD2)) 만이 제공될 수 있다. 제1 영역(A1)은 제2 수직 전원 라인(PL2_V), 제2 반도체 패턴(ACT2), 및 커패시터 전극(예를 들어, 제3 커패시터 전극(Cst_E3) 및/또는 제1 커패시터 전극(Cst_E1))(또는, 제1 수직 전원 라인(PL1_V))에 의해 정의될 수 있다. 따라서, 제1 영역(A1)에는 도전 패턴들에 의한 단차가 발생하지 않고, 발광 소자(LD)가 제공되는 표면(예를 들어, 제3 절연층(ILD2)의 상면)을 평탄화하는 유기 절연층을 형성할 필요가 없고, 표시 장치의 제조 공정이 보다 단순화될 수 있다.
한편, 도 11a 및 도 11b에서, 제4 절연층(PW)의 개구는 사다리꼴 형상의 단면을 가지며, 또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 동일한 층에 배치되는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 11c 내지 도 11e는 도 8의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 제1 화소의 다른 예를 나타내는 단면도들이다. 도 11c 내지 도 11e에는 도 11b에 대응하는 도면들이 도시되어 있다.
먼저 도 11c를 참조하면, 제4 절연층(PW)은, 제1 영역(A1)에 형성된 개구에서, 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 형상의 단면(즉, 곡선 형태의 측면)을 가질 수도 있다.
도 11d를 참조하면, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)의 일 영역과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 발광 소자(LD)의 제1 단부(EP1)와 접촉되도록 상기 제1 단부(EP1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)에 의해, 발광 소자(LD)의 제1 단부(EP1)가, 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1) 상에 제8 절연층(INS4)이 배치될 수 있다. 실시예에 따라, 제8 절연층(INS4)은 제6 절연층(INS2) 및 제1 컨택 전극(CNE1)을 커버할 수 있다.
실시예에 따라, 제5 내지 제7 절연층들(INS1, INS2, INS3)과 유사하게, 제8 절연층(INS4)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제8 절연층(INS4)은, 실리콘질화물(SiNx)을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 또한, 제8 절연층(INS4)은 제5 내지 제7 절연층들(INS1, INS2, INS3)과 다른 절연 물질을 포함하거나, 또는 제5 내지 제7 절연층들(INS1, INS2, INS3) 중 적어도 일부와 동일한 절연 물질을 포함할 수도 있다.
제8 절연층(INS4) 상에 제2 컨택 전극(CNE2)이 배치될 수 있다. 실시예에 따라, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)의 일 영역과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2)와 접촉되도록 제2 단부(EP2) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)에 의해, 발광 소자(LD)의 제2 단부(EP2)가, 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
실시예에 따라, 제4 절연층(PW)의 개구는 다양한 다면 형상을 가질 수 있다. 일 예로, 제4 절연층(PW)(또는, 제4 절연층(PW)의 제1 부분(PW_S1) 및 제2 부분(PW_S2))은, 도 11d에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있다. 다른 예로, 도 11e에 도시된 바와 같이, 제4 절연층(PW)(또는, 제4 절연층(PW)의 제1 부분(PW_S1) 및 제2 부분(PW_S2))은, 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 형상의 면(즉, 곡선 형태의 측면)을 가질 수도 있다.
도 12는 도 8의 Ⅱ-Ⅱ'선을 따라 자른 제1 화소의 다른 예를 나타내는 단면도이다. 도 12에는 도 11a에 대응하는 도면이 도시되어 있으며, 설명의 편의상, 제4 절연층(PW, 도 11a 참조)의 하부 구성이 간략하게 도시되었다.
도 11a 및 도 12를 참조하면, 제1 화소(PXL1)은 제4 절연층(PW) 대신 제1 격벽(PW1)(또는, 제1 뱅크 패턴) 및 제2 격벽(PW2)(또는, 제2 뱅크 패턴)을 포함한다는 점을 제외하고, 제1 화소(PXL1)는 도 11a에 도시된 제1 화소(PXL1)와 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 격벽(PW1)은 제1 전극(ELT1)의 일 영역과 중첩하여 제1 전극(ELT1)의 하부에 배치되고, 제2 격벽(PW2)은 제2 전극(ELT2)의 일 영역과 중첩하여 제2 전극(ELT2)의 하부에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 제1 영역(A1)(또는, 발광 영역(EMA))을 사이에 두고 서로 이격되어 배치될 수 있다. 예를 들어, 제1 격벽(PW1)은, 도 9e에 도시된 제1 수직 전원 라인(PL1_V)을 커버하며, 제2 격벽(PW2)은, 도 9e에 도시된 제2 수직 전원 라인(PL2_V)을 커버할 수 있다. 제1 격벽(PW1) 및 제2 격벽(PW2) 사이의 공간을 통해 제3 무기 절연층(ILD2)이 노출될 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 상부 방향으로 돌출시킬 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 격벽(PW1) 상에 배치되어 제1 격벽(PW1)에 의해 베이스 층(SUB)의 높이 방향(또는, 두께 방향)으로 돌출되고, 제2 전극(ELT2)은 제2 격벽(PW2) 상에 배치되어 제2 격벽(PW2)에 의해 베이스 층(SUB)의 높이 방향으로 돌출될 수 있다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ACT1, ACT2, ACT3: 제1 내지 제3 반도체 패턴들
CNE1, CNE2: 제1 및 제2 컨택 전극들
Cst: 스토리지 커패시터
Cst_E1, Cst_E2, Cst_E3: 제1 내지 제3 커패시터 전극들
ELT1, ELT2: 제1 및 제2 전극들
GI: 제1 절연층
ILD2, ILD3: 제2 및 제3 절연층들
INS1, INS2, INS3, INS4: 제5 내지 제8 절연층들
LD: 발광 소자
M1, M2, M3: 제1 내지 제3 트랜지스터들
PL1, PL2: 제1 및 제2 전원 라인들
PNL: 표시 패널
PW: 제4 절연층
PXL: 화소
SUB: 베이스 층

Claims (20)

  1. 제1 영역, 및 상기 제1 영역의 적어도 일부를 에워싸는 제2 영역을 포함하는 베이스 층;
    상기 제2 영역 상에 제공되는 도전 패턴들;
    상기 제2 영역에서, 상기 도전 패턴들 상에 배치되는 유기 절연층;
    상기 유기 절연층 상에 배치되되, 상기 제1 영역 상에서 상호 이격되며, 상기 유기 절연층을 관통하는 컨택홀들을 통해 상기 도전 패턴들과 일부에 각각 접속하는 제1 전극 및 제2 전극; 및
    상기 제1 영역 상에서, 상기 제1 전극 및 상기 제2 전극 사이에 배치되며, 상기 제1 전극 및 상기 제2 전극 사이에 연결되는 복수의 발광 소자들을 포함하고,
    상기 발광 소자들은 상기 도전 패턴들 및 상기 유기 절연층과 중첩하지 않는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전극 및 상기 발광 소자들의 일 단부들 상에 배치되어 상기 제1 전극 및 상기 발광 소자들의 일 단부들과 접속하는 제3 전극; 및
    상기 제2 전극 및 상기 발광 소자들의 타 단부들 상에 배치되어 상기 제2 전극 및 상기 발광 소자들의 타 단부들과 접속하는 제4 전극을 더 포함하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 베이스 층 상에 배치되는 적어도 하나의 무기 절연층을 더 포함하고,
    상기 도전 패턴들 중 적어도 하나는 상기 적어도 하나의 무기 절연층 상에 배치되며,
    상기 유기 절연층은 상기 적어도 하나의 무기 절연층을 노출시키는 개구를 포함하고,
    상기 발광 소자는 상기 개구 내에 위치하는, 표시 장치.
  4. 제3 항에 있어서, 상기 베이스 층 및 상기 발광 소자 사이에는 유기 절연층이 배치되지 않는, 표시 장치.
  5. 제3 항에 있어서, 상기 베이스 층을 기준으로, 제1 영역에서의 상기 적어도 하나의 무기 절연층의 상면의 높이는 상기 제2 영역에서의 상기 적어도 하나의 무기 절연층의 상면의 높이보다 낮은, 표시 장치.
  6. 제3 항에 있어서, 상기 적어도 하나의 무기 절연층은, 상기 베이스 층 상에 순차 적층된 제1 무기 절연층, 제2 무기 절연층, 및 제3 무기 절연층을 포함하고,
    상기 도전 패턴들은,
    상기 베이스 층 및 상기 제1 무기 절연층 사이에 배치되며 반도체 패턴과 중첩하는 백 게이트 전극,
    상기 무기 절연층 상에 배치되고 상기 반도체 패턴과 중첩하는 게이트 전극,
    상기 제1 무기 절연층 상에 배치되고 상기 백 게이트 전극과 중첩하는 제1 커패시터 전극,
    상기 제2 무기 절연층 상에 배치되고 상기 제2 무기 절연층을 관통하는 컨택홀을 통해 상기 반도체 패턴의 일 영역과 접속되며 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극, 및
    상기 제3 무기 절연층 상에 배치되며 상기 제3 무기 절연층을 관통하는 컨택홀을 통해 상기 제2 커패시터 전극과 접속하며 상기 유기 절연층을 관통하는 컨택홀을 통해 상기 제1 전극과 접속하는 브리지 패턴을 포함하는, 표시 장치.
  7. 제6 항에 있어서, 상기 백 게이트 전극 및 상기 제1 커패시터 전극이 중첩하여 제1 커패시터를 구성하고,
    상기 제1 커패시터 전극 및 상기 제2 커패시터 전극이 중첩하여 제2 커패시터를 구성하는, 표시 장치.
  8. 제2 항에 있어서, 상기 제3 전극 및 상기 제4 전극은 동일한 층 상에 형성되는, 표시 장치.
  9. 제2 항에 있어서, 상기 제3 전극 및 상기 제4 전극은 적어도 하나의 절연층을 사이에 두고 구분된 상호 다른 층들에 포함되는, 표시 장치.
  10. 제1 항에 있어서, 상기 도전 패턴들은, 평면도 상에서 제1 방향을 따라 이격되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 전원 라인 및 제2 전원 라인을 포함하고,
    상기 제1 전원 라인 및 상기 제2 전원 라인 중 하나는 상기 제1 전극 및 상기 제2 전극 중 하나에 연결되며,
    상기 제1 영역의 적어도 일부는 상기 제1 전원 라인 및 상기 제2 전원 라인에 의해 정의되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 도전 패턴들 중 적어도 일부와 접속되는 반도체 패턴을 더 포함하고,
    상기 반도체 패턴은 평면도 상에서 상기 제1 영역을 기준으로 상기 제2 방향에 위치하며,
    상기 제1 영역의 나머지 일부는 상기 반도체 패턴에 의해 정의되는, 표시 장치.
  12. 제11 항에 있어서, 상기 제1 전극 및 상기 제2 전극 각각은, 평면도 상에서 상기 제2 방향으로 연장하며, 상기 제1 영역으로 돌출된 돌출부를 포함하는, 표시 장치.
  13. 제12 항에 있어서, 상기 발광 소자들 각각은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드이며,
    상기 발광 소자들은 평면도 상에서 상기 제1 방향을 따라 배열되는, 표시 장치.
  14. 제2 항에 있어서,
    상기 베이스 층 상에 배치되는 적어도 하나의 무기 절연층을 더 포함하고,
    상기 도전 패턴들 중 적어도 하나는 상기 무기 절연층 상에 배치되며,
    상기 유기 절연층은 상기 제1 영역을 사이에 두고 상호 이격된 제1 격벽 및 제2 격벽을 포함하고,
    상기 제1 격벽 및 상기 제2 격벽 사이의 공간을 통해 상기 적어도 하나의 무기 절연층이 노출되는, 표시 장치.
  15. 복수의 화소 영역들을 포함하고, 상기 화소 영역들 각각은 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역을 포함하는 기판;
    상기 제2 영역에 제공되는 배선들로서, 제1 방향으로 연장하며 상기 제1 방향과 교차하는 제2 방향으로 상호 이격된 제1 배선 및 제2 배선을 포함하는 도전 패턴들; 및
    상기 제1 영역에 제공되며 상기 제1 배선 및 상기 제2 배선 사이에 연결되는 발광 소자들을 포함하고,
    상기 제1 영역의 적어도 일부는 상기 제1 배선 및 상기 제2 배선에 의해 정의되며, 상기 발광 소자들은 상기 도전 패턴들과 중첩하지 않는, 표시 장치.
  16. 제15 항에 있어서,
    상기 도전 패턴들을 커버하는 유기 절연층을 더 포함하고,
    상기 발광 소자는 상기 유기 절연층과 중첩하지 않는, 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 방향으로 연장하며, 상기 제1 영역 내에서 상호 이격되는 제1 전극 및 제2 전극을 더 포함하고,
    상기 발광 소자들은 상기 제1 전극 및 상기 제2 전극 사이에 연결되며,
    상기 제1 배선 및 상기 제2 배선 중 하나는 상기 제1 전극 및 상기 제2 전극 중 하나에 연결되는, 표시 장치.
  18. 제17 항에 있어서, 상기 제1 전극 및 상기 발광 소자들의 일 단부들와 중첩하며 상기 제1 전극 및 상기 발광 소자들의 일 단부들을 연결하는 제3 전극; 및 상기 제2 전극 및 상기 발광 소자들의 타 단부들와 중첩하며 상기 제2 전극 및 상기 발광 소자들의 타 단부들을 연결하는 제4 전극을 더 포함하는, 표시 장치.
  19. 제18 항에 있어서, 상기 발광 소자들 각각은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드이며,
    상기 발광 소자들은 평면도 상에서 상기 제1 방향을 따라 배열되는, 표시 장치.
  20. 제17 항에 있어서,
    상기 제1 영역을 기준으로 상기 제2 방향에 위치하며 상기 제1 배선 및 상기 제2 배선 중 다른 하나에 연결되는 트랜지스터를 더 포함하고,
    상기 제1 영역은 상기 트랜지스터에 의해 더 정의되는, 표시 장치.
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