KR20240031524A - 표시 장치 - Google Patents

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KR20240031524A KR1020220109462A KR20220109462A KR20240031524A KR 20240031524 A KR20240031524 A KR 20240031524A KR 1020220109462 A KR1020220109462 A KR 1020220109462A KR 20220109462 A KR20220109462 A KR 20220109462A KR 20240031524 A KR20240031524 A KR 20240031524A
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dummy
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박도영
신동희
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 화소들을 포함하는 표시 영역 및 표시 영역의 적어도 일 측에 인접하며, 더미 화소들을 포함하는 더미 영역을 포함하는 기판; 트랜지스터 및 트랜지스터 상에 배치되는 비아층을 포함하는 화소 회로층; 비아층 상에 배치되는 뱅크 패턴들; 평면 상에서 뱅크 패턴들 사이에 배치되는 발광 소자들; 뱅크 패턴들의 일부 상에 배치되고, 제1 방향 및 제1 방향과 교차하는 제2 방향으로 연장되는 제1 뱅크; 제1 뱅크 상에 배치되고, 제1 뱅크와 함께 발광 영역들 및 더미 개구 영역들을 구획하는 제2 뱅크; 및 제2 뱅크의 개구들에 상응하는 발광 영역들 및 더미 개구 영역들에 채워지는 색변환층을 포함한다.
제2 뱅크는 더미 영역의 가장 바깥쪽 경계를 정의하는 에지 뱅크를 포함하며, 에지 뱅크는 뱅크 패턴들 중 에지 뱅크에 중첩하는 에지 뱅크 패턴의 내측면 및 에지 뱅크에 중첩하는 제1 뱅크의 일부의 내측면을 커버한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 에지 뱅크 패턴의 내측면 및 제1 뱅크의 일부의 내측면을 커버하는 에지 뱅크를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 테이퍼 면만을 갖는 외측 경사면 및 테이퍼면과 역테이퍼 면을 갖는 내측 경사면을 포함하는 에지 뱅크를 구비하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 화소들을 포함하는 표시 영역 및 상기 표시 영역의 적어도 일 측에 인접하며, 더미 화소들을 포함하는 더미 영역을 포함하는 기판; 트랜지스터 및 상기 트랜지스터 상에 배치되는 비아층을 포함하는 화소 회로층; 상기 비아층 상에 배치되는 뱅크 패턴들; 평면 상에서 상기 뱅크 패턴들 사이에 배치되는 발광 소자들; 상기 뱅크 패턴들의 일부 상에 배치되고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 뱅크; 상기 제1 뱅크 상에 배치되고, 상기 제1 뱅크와 함께 발광 영역들 및 더미 개구 영역들을 구획하는 제2 뱅크; 및 상기 제2 뱅크의 개구들에 상응하는 상기 발광 영역들 및 상기 더미 개구 영역들에 채워지는 색변환층을 포함할 수 있다. 상기 제2 뱅크는 상기 더미 영역의 가장 바깥쪽 경계를 정의하는 에지 뱅크를 포함하며, 상기 에지 뱅크는 상기 뱅크 패턴들 중 상기 에지 뱅크에 중첩하는 에지 뱅크 패턴의 내측면 및 상기 에지 뱅크에 중첩하는 상기 제1 뱅크의 일부의 내측면을 커버할 수 있다.
일 실시예에 의하면, 상기 에지 뱅크와 상기 제1 방향으로 이격하는 상기 제2 뱅크의 다른 부분은 상기 제1 뱅크에 중첩하고, 상기 제1 뱅크 상에 배치될 수 있다.
일 실시예에 의하면, 상기 에지 뱅크의 외측 경사면은 상기 제1 뱅크 상에서 배치되며, 테이퍼 면(tapered face)만을 가지고, 상기 에지 뱅크의 내측 경사면은 역테이퍼 면(reverse tapered face)을 가질 수 있다.
일 실시예에 의하면, 상기 에지 뱅크의 상기 외측 경사면의 끝단은 상기 에지 뱅크의 상기 내측 경사면의 끝단보다 높이 위치될 수 있다.
일 실시예에 의하면, 상기 에지 뱅크의 상면의 높이는 상기 제2 뱅크의 상기 다른 부분의 상면의 높이보다 낮을 수 있다.
일 실시예에 의하면, 상기 에지 뱅크에 중첩하는 에지 뱅크 영역은 상기 비아층이 제거된 부분을 포함하며, 상기 에지 뱅크는 상기 비아층의 측면의 일부를 커버할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 뱅크 패턴들 상에서 상기 비아층으로 연장되는 정렬 전극들; 및 상기 뱅크 패턴들과 상기 제1 뱅크 사이에 배치되며, 상기 정렬 전극들을 커버하는 제1 절연층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 에지 뱅크는 상기 제1 절연층에 접촉할 수 있다.
일 실시예에 의하면, 상기 제1 절연층은 상기 비아층으로부터 노출된 하부의 패시베이션층 상으로 연장될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 뱅크와 상기 제2 뱅크 사이 및 상기 발광 소자들 상에 배치되고, 상기 발광 소자들의 측면을 노출하는 제2 절연층; 및 상기 제2 절연층 상에 배치되며, 상기 발광 소자들 각각의 일 단부에 접촉하는 화소 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 더미 개구 영역들 중 상기 에지 뱅크에 접하는 제1 더미 개구 영역은 상기 비아층이 제거되어 노출된 패시베이션층을 포함할 수 있다.
일 실시예에 의하면, 상기 더미 개구 영역들 중 상기 에지 뱅크에 접하는 제1 더미 개구 영역의 상기 제1 방향으로의 폭은 상기 화소들 각각의 발광 영역의 상기 제1 방향으로의 폭보다 클 수 있다.
일 실시예에 의하면, 상기 더미 개구 영역들 중 상기 에지 뱅크에 접하는 제1 더미 개구 영역의 상기 제1 방향으로의 폭은 상기 제1 더미 개구 영역보다 내측에 배치된 제2 더미 개구 영역의 상기 제1 방향으로의 폭보다 클 수 있다.
일 실시예에 의하면, 상기 제1 더미 개구 영역에 채워진 색변환층은 표시 영역의 서로 다른 색상의 화소들에 포함되는 색 변환 입자들을 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 화소들을 포함하는 표시 영역 및 상기 표시 영역의 적어도 일 측에 인접하며, 더미 화소들을 포함하는 더미 영역을 포함하는 기판; 트랜지스터 및 상기 트랜지스터 상에 배치되는 비아층을 포함하는 화소 회로층; 상기 비아층 상에 배치되는 뱅크 패턴들; 평면 상에서 상기 뱅크 패턴들 사이에 배치되는 발광 소자들; 및 상기 뱅크 패턴들의 일부 상에 배치되고, 발광 영역들 및 더미 개구 영역들을 구획하는 뱅크를 포함할 수 있다. 상기 뱅크는 상기 더미 영역의 가장 바깥쪽 경계를 정의하는 에지 뱅크를 포함하며, 상기 에지 뱅크의 외측 경사면은 상기 뱅크 패턴 상에 중첩하는 테이퍼 면(tapered face)만을 가지고, 상기 에지 뱅크의 내측 경사면은 테이퍼 면 및 역테이퍼 면(reverse tapered face)을 가질 수 있다.
일 실시예에 의하면, 상기 에지 뱅크는 상기 뱅크 패턴들 중 상기 에지 뱅크에 중첩하는 에지 뱅크 패턴의 내측면을 커버할 수 있다.
일 실시예에 의하면, 상기 에지 뱅크의 상기 외측 경사면의 끝단은 상기 에지 뱅크의 상기 내측 경사면의 끝단보다 높이 위치될 수 있다.
일 실시예에 의하면, 상기 에지 뱅크의 상면의 높이는 상기 뱅크의 상기 다른 부분의 상면의 높이보다 낮을 수 있다.
일 실시예에 의하면, 상기 에지 뱅크에 중첩하는 에지 뱅크 영역은 상기 비아층이 제거된 부분을 포함하며, 상기 에지 뱅크는 상기 비아층의 측면의 일부를 커버할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 뱅크의 개구들에 상응하는 상기 발광 영역들 및 상기 더미 개구 영역들에 채워지는 색변환층을 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 제2 뱅크의 다른 부분들과 다르게 역테이퍼 면이 제거된 외측 경사면을 갖는 에지 뱅크를 포함할 수 있다. 따라서, 하부 캡핑을 위한 제4 절연층 및 제5 절연층이 실질적으로 균일한 두께로 안정적으로 배치될 수 있다. 그러므로, 에지 뱅크를 통한 투습이 개선 내지 방지될 수 있고, 이로 인한 신뢰성 저하가 개선될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 4는 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 5는 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 6은 도 3의 표시 장치에 포함되는 제2 뱅크의 일 예를 나타내는 개략적인 평면도이다.
도 7은 도 3의 표시 장치에 포함되는 제2 뱅크 및 뱅크 패턴의 일 예를 나타내는 개략적인 평면도이다.
도 8은 도 6 및 도 7의 I-I'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 9는 도 6 및 도 7의 II-II'선 및 III-III'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 10은 도 6의 제1 더미 개구 영역의 일 예를 설명하기 위한 개략적인 단면도이다.
도 11은 도 6 및 도 7의 II-II'선 및 III-III'선을 따른 다른 일 예를 나타내는 개략적인 단면도이다.
도 12는 도 6 및 도 7의 II-II'선 및 III-III'선을 따른 또 다른 일 예를 나타내는 개략적인 단면도이다.
도 13은 도 3의 표시 장치에 포함되는 제2 뱅크의 일 예를 나타내는 개략적인 평면도이다.
도 14a 및 도 14b는 더미 개구 영역의 폭에 따라 제2 뱅크를 형성하기 위한 포토레지스트가 배치되는 일 예들을 나타내는 개략적인 단면도들이다.
도 15는 도 3의 표시 장치에 포함되는 제2 뱅크의 일 예를 나타내는 개략적인 평면도이다.
도 16은 도 15의 더미 개구 영역의 일 예를 나타내는 개략적인 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이고, 도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다. 일 실시예에서, 발광 소자(LD)는 전극층(14)을 더 포함할 수 있다.
발광 소자(LD)는 다양한 형상을 갖을 수 있다. 예를 들어, 발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상을 갖을 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 인접할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 인접할 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)이 인접하고, 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(13)이 인접할 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 한정되는 것은 아니다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 p형 반도체층을 포함할 수 있다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치될 수 있다. 활성층(12)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(multi quantum well, MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 활성층(12)은 GaN, InGaN, InAlGaN, AlGaN, 또는 AlN 등을 포함할 수 있으며, 이외에도 다양한 물질이 활성층(12)에 포함될 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 n형 반도체층을 포함할 수 있다.
전극층(14)은 발광 소자(LD)의 제1 단부(EP1) 및/또는 제2 단부(EP2) 상에 배치될 수 있다. 도 2에서는 제1 반도체층(11) 상에 전극층(14)이 형성되는 경우를 예시하였으나, 본 개시가 반드시 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체층(13) 상에 별도의 전극층이 더 배치될 수 있다. 전극층(14)은 투명한 금속 또는 투명한 금속 산화물을 포함할 수 있다.
발광 소자(LD)의 표면 상에는 절연막(INF)이 제공될 수 있다. 절연막(INF)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)의 표면 상에 직접 배치될 수 있다. 절연막(INF)은 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 실시예에 따라, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 인접한 전극층(14) 및/또는 제2 반도체층(13)의 측부를 노출할 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx)의 그룹 중 선택된 하나 이상을 포함할 수 있다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 평면도이다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
도 1, 도 2, 및 도 3을 참조하면, 표시 장치(DD)는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 화소들(PXL1, PXL2, PXL3), 기판(SUB) 상에 제공되며 화소들(PXL1, PXL2, PXL3)을 구동하는 구동부, 및 화소들(PXL1, PXL2, PXL3)과 구동부를 연결하는 배선부를 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL1, PXL2, PXL3)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL1, PXL2, PXL3)을 구동하기 위한 구동부 및 화소들(PXL1, PXL2, PXL3)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하게 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다.
배선부는 구동부와 화소들(PXL1, PXL2, PXL3)을 전기적으로 연결할 수 있다. 배선부는 화소들(PXL1, PXL2, PXL3)에 신호를 제공하며 화소들(PXL1, PXL2, PXL3) 각각에 연결된 신호선들, 일 예로, 주사선, 데이터선, 및 이들 각각과 연결된 팬아웃선을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
화소들(PXL1, PXL2, PXL3) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다.
화소들(PXL1, PXL2, PXL3)은 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포함할 수 있다. 일 실시예에서, 제1 화소(PXL1)는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색 화소일 수 있다. 다만, 이에 한정되는 것은 아니며, 화소들(PXL1, PXL2, PXL3)은 각각 적색, 녹색, 및 청색이 아닌 다른 색으로 발광할 수도 있다.
화소들(PXL1, PXL2, PXL3) 각각은 대응되는 주사 신호 및 데이터 신호에 의해 구동되는 복수의 발광 소자(LD)들을 포함할 수 있다. 발광 소자(LD)는 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 화소들(PXL1, PXL2, PXL3) 각각의 광원을 구성할 수 있다.
도 4는 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
이하의 실시예에서는, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포괄하여 명명할 때에는 화소(PXL)라고 한다.
도 1, 도 2, 도 3, 및 도 4를 참조하면, 화소(PXL)는 화소 회로(PXC) 및 발광부(EMU)를 포함할 수 있다.
일 실시예에서, 발광부(EMU)는 제1 전원선(PL1)과 제2 전원선(PL2) 사이에 병렬 연결된 발광 소자(LD)들을 포함할 수 있다. 발광 소자(LD)들 각각은 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)에 연결될 수 있다. 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 동일한 방향(예를 들어, 순방향)으로 병렬 연결된 발광 소자(LD)들 각각은 유효 광원일 수 있다.
일 실시예에서, 발광부(EMU)는 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 역방향 발광 소자(LDr)는 발광 소자(LD)들과는 반대 방향으로 상기 제1 및 제2 화소 전극들(PE1, PE2)의 사이에 연결될 수 있다. 역방향 발광 소자(LDr)를 통해서는 실질적으로 전류가 흐르지 않게 된다.
제1 전원선(PL1)으로는 제1 전원(VDD)의 전압이 공급되고, 제2 전원선(PL2)으로는 제2 전원(VSS)의 전압이 공급될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들의 문턱 전압 이상으로 설정될 수 있다.
화소 회로(PXC)는 화소(PXL)의 주사선(Si, 단, i는 양의 정수) 및 데이터선(Dj, 단, j는 양의 정수)에 접속될 수 있다. 또한, 화소 회로(PXC)는 제3 전원선(PL3) 및 제어선(CLi)에 더 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 화소(PXL)의 화소 회로(PXC)는 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다.
일 실시예에서, 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 내지 T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 제1 전원선(PL1)과 발광부(EMU, 예를 들어, 발광 소자(LD)들) 사이에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)로 인가되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2)는 주사 신호에 응답하여 화소(PXL)를 선택하는 스위칭 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 i번째 데이터선(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 i번째 주사선(Si)에 연결될 수 있다.
제2 트랜지스터(T2)는 i번째 주사선(Si)으로 공급되는 주사 신호에 의해 턴-온되고, 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제3 전원선(PL3)과 제1 트랜지스터(T1)의 제2 전극(예를 들어, 제2 노드(N2)) 사이에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어선(CLi)에 연결될 수 있다. 일 실시예에서, 제어 신호는 i번째 주사선(Si)으로 공급되는 주사 신호와 동일한 시점에 i번째 제어선(CLi)으로 공급될 수 있다.
제3 전원선(PL3)은 제3 전원(Vint, 예를 들어, 초기화 전원)의 전압을 제공할 수 있다. 예를 들어, 제3 전원선(PL3)은 복수의 화소(PXL)들에 공통으로 연결될 수 있다. 제3 전원(Vint)의 전압은 제1 전원(VDD)의 전압 및 제2 전원(VSS)의 전압과 다를 수 있다.
제3 트랜지스터(T3)가 턴-온되면, 제3 전원(Vint)의 전압이 제2 노드(N2)에 제공될 수 있다. 데이터 신호가 화소(PXL)에 공급될 때 제2 노드(N2)로 제3 전원(Vint)의 전압이 공급됨으로써, 스토리지 커패시터(Cst)에는 데이터 신호와 제3 전원(Vint)의 차이에 상응하는 전압이 저장될 수 있다. 따라서, 화소(PXL)의 안정적인 구동이 가능해진다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전할 수 있다.
도 4에서는, 화소 회로(PXC)에 포함된 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3)이 모두 N타입 트랜지스터인 실시예를 개시하였으나, 이에 한정되지는 않는다. 예를 들어, 상술한 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 화소 회로(PXC)의 구조는 공지된 다양한 구조로 변형될 수 있다.
도 5는 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 5에 있어서, 도 4를 참조하여 설명된 동일 또는 유사한 구성 요소는 동일한 참조 부호를 사용하며, 중복되는 설명은 생략하기로 한다. 도 5의 화소(PXL)는 발광부(EMU)의 구성을 제외하면, 도 4의 화소(PXL) 구조와 실질적으로 동일하거나 유사할 수 있다.
도 1, 도 2, 도 3, 및 도 5를 참조하면, 화소(PXL)는 화소 회로(PXC) 및 발광부(EMU)를 포함할 수 있다.
일 실시예에서, 발광부(EMU)는 서로 병렬로 연결된 복수의 발광 소자(LD)들을 포함하는 발광 스테이지들(SET1, SET2, 직렬단들)을 포함할 수 있다. 예를 들어, 발광부(EMU)는 도 5에 도시된 바와 같이 직/병렬 혼합 구조로 구성될 수 있다.
발광부(EMU)는 제1 및 제2 전원들(VDD, VSS) 사이에 직렬 연결된 제1 및 제2 발광 스테이지들(SET1, SET2)을 포함할 수 있다. 제1 및 제2 발광 스테이지들(SET1, SET2) 각각은, 해당 스테이지의 전극 쌍을 구성하는 두 개의 전극들(PE1 및 CTE, 또는 CTE 및 PE2)과, 이들 사이에 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
제1 발광 스테이지(SET1, 또는, 제1 직렬단)는 제1 화소 전극(PE1)과 중간 전극(CTE)을 포함하고, 제1 화소 전극(PE1)과 중간 전극(CTE) 사이에 연결된 복수의 제1 발광 소자(LD1)들을 포함할 수 있다. 또한, 제1 발광 스테이지(SET1)는 제1 화소 전극(PE1)과 중간 전극(CTE) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수도 있다.
제2 발광 스테이지(SET2, 또는, 제2 직렬단)는 중간 전극(CTE)과 제2 화소 전극(PE2)을 포함하고, 중간 전극(CTE)과 제2 화소 전극(PE2) 사이에 연결된 제2 발광 소자(LD2)들을 포함할 수 있다.
중간 전극(CTE)은 제1 발광 스테이지(SET1)와 제2 발광 스테이지(SET2)에 공통으로 포함될 수 있다. 예를 들어, 제1 발광 스테이지(SET1)와 제2 발광 스테이지(SET2)는 중간 전극(CTE)을 공유할 수 있다. 다만, 이는 예시적인 것으로서, 중간 전극(CTE)은 제1 발광 스테이지(SET1)에 연결되는 제1 중간 전극과 제2 발광 스테이지(SET2)에 연결되는 제2 중간 전극으로 구분될 수 있다. 이 경우, 제1 중간 전극과 제2 중간 전극은 전기적 및/또는 물리적으로 연결될 수 있다.
또한, 제2 발광 스테이지(SET2)는 중간 전극(CTE)과 제2 화소 전극(PE2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수도 있다.
일 실시예에서, 제1 화소 전극(PE1)이 화소(PXL)의 애노드이고, 제2 화소 전극(PE2)이 화소(PXL)의 캐소드일 수 있다. 다만, 이는 예시적인 것으로서, 제1 화소 전극(PE1)이 캐소드이고, 제2 화소 전극(PE2)이 애노드일 수도 있다.
도 5의 직/병렬 혼합 구조의 발광부(EMU)는 발광 소자(LD)들을 병렬로만 연결한 구조의 발광부에 비하여 구동 전류를 감소시킬 수 있다. 또한, 도 5의 직/병렬 혼합 구조의 발광부(EMU)는 동일한 개수의 발광 소자(LD)들을 모두 직렬 연결한 구조의 발광부에 비하여 발광부(EMU)의 양단에 인가되는 구동 전압을 감소시키고, 발광 소자(LD)들의 출광 효율이 향상될 수 있다.
도 6은 도 3의 표시 장치에 포함되는 제2 뱅크의 일 예를 나타내는 개략적인 평면도이다.
도 3 및 도 6을 참조하면, 표시 장치(DD)는 화소(PXL)들 및 더미 화소(DPXL)들을 구성하기 위해 뱅크를 포함할 수 있다. 도 6에는 설명의 편의를 위해 제2 뱅크(BNK2)가 개략적으로 도시된다.
제2 뱅크(BNK2)는 제1 방향(DR1) 및 제1 방향(DR2)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제2 뱅크(BNK2)는 화소(PXL)의 발광 영역(EMA)들과 더미 화소(DPXL)의 더미 개구 영역들(DOA1, DOA2)을 구획할 수 있다. 예를 들어, 제2 뱅크(BNK2)가 배치되는 부분은 비발광 영역이고, 제2 뱅크(BNK2)의 개구는 발광 영역(EMA)들 또는 더미 개구 영역들(DOA1, DOA2)일 수 있다. 제2 뱅크(BNK2)의 개구 내에 발광 소자들이 배치될 수 있다.
일 실시예에서, 제2 뱅크(BNK2)의 개구 내에 화소(PXL)의 발광 색을 제어하는 광 변환층이 채워질 수 있다. 제2 뱅크(BNK2)는 광 변환층이 공급되어야 할 위치를 정의하는 구조물일 수 있다.
제2 뱅크(BNK2)는 표시 영역(DA) 및 표시 영역(DA)에 인접한 비표시 영역(NDA)의 일부인 더미 영역(DMA)에 형성될 수 있다. 화소 영역(DA)의 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 각각 서로 다른 색으로 발광하는 발광 영역(EMA)들을 포함할 수 있다. 발광 영역(EMA)에는 발광 소자(LD)들이 포함될 수 있다.
더미 영역(DMA)의 제1 더미 화소(DPXL1), 제2 더미 화소(DPXL2), 및 제3 더미 화소(DPXL3)는 발광하지 않는다. 예를 들어, 제1 더미 화소(DPXL1), 제2 더미 화소(DPXL2), 및 제3 더미 화소(DPXL3)로는 전기적 신호가 제공되지 않을 수 있다. 표시 영역(DA)과 비표시 영역(NDA) 간의 표시 소자층의 급격한 레이아웃 변화로 인한 화면 에지 영역의 표시 불량을 방지하기 위해 화소(PXL)들과 유사한 구조의 더미 화소(DPXL)들을 포함하는 더미 영역(DMA)이 표시 영역(DA)의 외측에 배치될 수 있다.
실시예에 따라, 더미 영역(DMA)에서는 발광 소자들이 정렬되지 않으며, 랜덤한 배열로 배치될 수 있다.
일 실시예에서, 제2 뱅크(BNK2)는 제1 방향(DR1)으로 연장되는 수평 연장부들(H_BNK2) 및 제2 방향(DR2)으로 연장되는 수직 연장부들(V_BNK2)을 포함할 수 있다. 일 실시예에서, 수직 연장부들(H_BNK2) 중 가장 바깥쪽에 배치되는 부분은 에지 뱅크(EBNK)이고, 에지 뱅크(EBNK)는 더미 영역(DMA)의 가장 바깥쪽 경계를 정의할 수 있다.
에지 뱅크(EBNK)는 그 내측의 제2 뱅크(BNK2)의 수직 연장부들(V_BNK2)과 다른 형상을 가질 수 있다.
더미 영역(DMA)의 가장 바깥쪽에 배치되는 제1 더미 화소(DPXL1)는 제1 더미 개구 영역(DOA1)을 포함할 수 있다. 제1 더미 화소(DPXL1)보다 내측에 배치되는 제2 더미 화소(DOA2)는 제2 더미 개구 영역(DOA2)을 포함할 수 있다. 일 실시예에서, 제1 더미 개구 영역(DOA1)은 제2 더미 개구 영역(DOA2)과 다른 단면 형상을 가질 수 있다.
일 실시예에서, 제2 뱅크(BNK2) 하부에 제1 뱅크가 배치되며, 제1 뱅크는 제2 뱅크와 중첩하고, 제2 뱅크와 유사한 평면 형상을 가질 수 있다.
도 7은 도 3의 표시 장치에 포함되는 제2 뱅크 및 뱅크 패턴의 일 예를 나타내는 개략적인 평면도이다.
도 3, 도 6, 및 도 7을 참조하면, 표시 장치(DD)는 발광 소자들의 정렬을 보조하기 위한 뱅크 패턴(BNP)을 포함할 수 있다.
뱅크 패턴(BNP)은 제2 뱅크(BNK2)보다 아래에 배치될 수 있다. 평면 상에서 볼 때, 제1 방향(DR1)으로 상호 인접한 뱅크 패턴(BNP)들 사이에 발광 소자들이 정렬될 수 있다.
일 실시예에서, 뱅크 패턴(BNP)의 일부는 제1 방향(DR1)으로 인접한 화소(PXL)들/더미 화소(DPXL)들에 걸쳐 배치될 수 있다. 예를 들어, 뱅크 패턴(BNP)의 일부는 제2 뱅크(BNK2)와 중첩할 수 있다.
도 7에 도시된 뱅크 패턴(BNP)의 평면 형상은 예시적인 것으로서, 이에 한정되지 않는다.
도 8은 도 6 및 도 7의 I-I'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 3, 도 4, 도 6, 도 7, 및 도 8을 참조하면, 표시 장치(DD) 또는 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 컬러 필터층(CFL)을 포함할 수 있다. 일 실시예에서, 표시 장치(PXL)는 저굴절층(LRL) 및 봉지층을 더 포함할 수 있다.
도 8은 표시 영역(DA)의 화소(PXL)의 단면 구조의 일 예를 개략적으로 보여주는 것이다. 제2 더미 화소(DPXL2) 및 제3 더미 화소(DPXL3)는 발광을 하지 않는 구성을 제외하면 도 8의 구조와 유사할 수 있다.
기판(SUB)은 단단한(rigid) 기판이거나, 유연한(flexible) 필름 형태의 기판일 수 있다. 기판(SUB)은 단일 층 또는 다중 층의 기판 또는 필름일 수 있다.
화소 회로층(PCL)은 화소(PXL)의 화소 회로(PXC)를 포함할 수 있다. 도 8에서는 설명의 편의 상 개념적으로 제1 트랜지스터(T1)가 도시된다. 제1 트랜지스터(T1)의 드레인 전극(DE)은 컨택홀을 통해 화소 회로층(PCL) 내에 배치되는 제1 전원선(PL1)와 연결될 수 있다. 제1 트랜지스터(T1)의 소스 전극(SE)은 컨택홀을 통해 제1 화소 전극(PE1)과 전기적으로 연결될 수 있다.
화소 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 제1 기판(SUB1)의 일면 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 패시베이션층(PSV), 및 비아층(VIA)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 배치되며, 하부 금속층(BML)을 포함한 제1 도전층을 포함할 수 있다.
제1 도전층은 하부 금속층(BML), 제1 전원선(PL1), 제2 전원선(PL2)을 포함할 수 있다. 하부 금속층(BML)과 제1 트랜지스터(T1)의 게이트 전극(GE)은 버퍼층(BFL)을 사이에 두고 서로 중첩할 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브 패턴(ACT)의 하부에 배치될 수 있다. 예를 들어, 하부 금속층(BML)은 차광 패턴 역할을 하여, 제1 트랜지스터(T1)의 동작 특성을 안정화할 수 있다.
일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(T1)의 소스 전극(SE)과 컨택홀을 통해 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)의 문턱 전압을 음의 방향 또는 양의 방향으로 시프트할 수 있다.
제1 도전층을 포함한 기판(SUB)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL)은 무기 물질을 포함할 수 있다. 예를 들어, 무기 물질은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 액티브 패턴(ACT)을 포함할 수 있다. 예를 들어, 액티브 패턴(ACT)은 제1 트랜지스터(T1)의 게이트 전극(GE)과 중첩하는 채널 영역, 채널 영역의 양측에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 액티브 패턴(ACT)은 다결정 실리콘(poly silicon), 비정질 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI)은 무기 물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 게이트 절연층(GI)은 유기 물질을 포함할 수도 있다. 예를 들어, 유기 물질은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다. 제2 도전층은 게이트 전극(GE)을 포함할 수 있다.
제2 도전층 상에는 층간 절연층(ILD)이 배치될 수 있다. 층간 절연층(ILD)은 무기 물질을 포함할 수 있다. 층간 절연층(ILD)은 유기 물질을 포함할 수도 있다.
층간 절연층(ILD) 상에는 제3 도전층이 배치될 수 있다. 제3 도전층은 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 예를 들어, 제1 트랜지스터(T1)의 소스 전극(SE)은 컨택홀을 통해 액티브 패턴(ACT)의 소스 영역에 연결될 수 있고, 제1 트랜지스터(T1)의 드레인 전극(DE)은 컨택홀을 통해 액티브 패턴(ACT)의 드레인 영역에 연결될 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 이외에도 다양한 종류의 도전 물질을 포함할 수 있다.
제3 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 패시베이션층(PSV)은 무기 물질을 포함할 수 있다. 실시예에 따라, 패시베이션층(PSV)은 생략될 수도 있다.
버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
패시베이션층(PSV) 상에는 비아층(VIA)(또는, 패시베이션층)이 전면적으로 배치될 수 있다. 비아층(VIA)은 유기 물질을 포함할 수 있다. 비아층(VIA)은 상부에 평탄면을 제공할 수 있다.
비아층(VIA) 상에는 표시 소자층(DPL)이 위치할 수 있다.
표시 소자층(DPL)은, 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은 정렬 전극들(ALE1, ALE2, ALE3), 발광 소자들(LD1, LD2) 및 전극들(PE1, PE2, CTE)을 포함할 수 있다.
표시 소자층(DPL)은 뱅크 패턴(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 및 제3 절연층(INS3)을 포함할 수 있다. 표시 소자층(DPL)은 제2 뱅크(BNK2) 및 광 변환층(CCL)을 더 포함할 수 있다.
뱅크 패턴(BNP)은 비아층(VIA) 상에 제공될 수 있다. 뱅크 패턴(BNP)은 정렬 전극들(ALE)과 중첩할 수 있고, 제1 방향(DR1)으로 이격하여 배열될 수 있다.
뱅크 패턴(BNP)에 의해 정렬 전극들(ALE1, ALE2, ALE3) 각각의 일 부분이 발광 소자들(LD1, LD2)의 주변에서 상부 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 뱅크 패턴(BNP)과 그 상부의 정렬 전극들(ALE1, ALE2, ALE3)에 의해, 발광 소자들(LD)의 주변에 반사성의 돌출 패턴이 형성되며, 화소(PXL)의 광 효율이 향상될 수 있다.
뱅크 패턴(BNP)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 뱅크 패턴(BNP) 상에는, 정렬 전극들(ALE1, ALE2, ALE3)이 형성될 수 있다.
정렬 전극들(ALE1, ALE2, ALE3)은 적어도 하나의 도전 물질을 포함할 수 있다. 또한, 정렬 전극들(ALE1, ALE2, ALE3)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
정렬 전극들(ALE1, ALE2, ALE3) 각각은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 정렬 전극들(ALE1, ALE2, ALE3)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 또한, 정렬 전극들(ALE)은, 반사 전극층의 상부 및/또는 하부에 배치되는 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
도 8에는 제1 정렬 전극(ALE1) 및 제3 정렬 전극(ALE3)이 제1 뱅크(BNK1) 하부까지 연장되지 않는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 정렬 전극(ALE1) 및 제3 정렬 전극(ALE3)의 적어도 하나는 제1 뱅크(BNK1) 하부로 연장될 수 있다.
정렬 전극들(ALE1, ALE2, ALE3) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 정렬 전극들(ALE1, ALE2, ALE3)이 형성된 표시 영역(DA) 상에 전면적으로 형성되될 수 있다. 또 다른 실시예에서, 제1 절연층(INS1)은 발광 소자들(LD1, LD2)이 배열된 영역의 하부에만 국부적으로 배치될 수도 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다.
정렬 전극들(ALE1, ALE2, ALE3)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 정렬 전극들(ALE1, ALE2, ALE3)이 손상되는 것을 방지할 수 있다. 또한, 정렬 전극들(ALE1, ALE2, ALE3)의 전기적 안정성을 확보할 수 있다.
제1 절연층(INS1) 상에 제1 뱅크(BNK1)가 배치될 수 있다. 일 실시예에서, 제1 뱅크(BNK1)는 각각의 발광 영역(EMA) 또는 더미 개구 영역(예를 들어, DOA1, DOA2)에 대응하는 개구를 포함하며, 발광 영역(EMA) 또는 더미 개구 영역(예를 들어, DOA1, DOA2)을 둘러쌀 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EMA)에는 발광 소자들(LD1, LD2)이 공급될 수 있다. 발광 소자들(LD1, LD2)은 정렬 전극들(ALE1, ALE2, ALE3)에 인가된 정렬 신호들에 의해 정렬 전극들(ALE1, ALE2, ALE3)의 사이에 정렬될 수 있다.
일 실시예에서, 발광 소자들(LD1, LD2)은 서로 동일한 제1 색의 발광 소자들일 수 있다. 예를 들어, 발광 소자들(LD1, LD2)은 모두 청색의 빛을 방출하는 청색 발광 소자들일 수 있다.
제1 화소(PXL1)가 적색 화소인 경우, 제1 화소(PXL1)의 발광 소자들(LD1, LD2) 상에는 적색의 광 변환 입자(QD, 예를 들어, 적색 퀀텀 닷)을 포함하는 광 변환층(CCL)이 배치될 수 있다.
제2 화소(PXL2)가 녹색 화소인 경우, 제2 화소(PXL2)의 발광 소자들(LD1, LD2) 상에는 녹색의 광 변환 입자(QD, 예를 들어, 녹색 퀀텀 닷)을 포함하는 광 변환층(CCL)이 배치될 수 있다.
제3 화소(PXL3)가 청색 화소인 경우, 제3 화소(PXL3)의 발광 소자들(LD1, LD2) 상에는 광 산란 입자들(SCT)이 배치될 수 있다.
발광 소자들(LD1, LD2)의 일 부분 상에는, 제2 절연층(INS2)(또는, "절연 패턴"이라고도 함)이 배치될 수 있다. 일 실시예에서, 제2 절연층(INS2)은, 발광 소자들(LD1, LD2)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 일 부분 상에 국부적으로 배치될 수 있다.
제2 절연층(INS2)은 발광 소자들(LD)을 안정적으로 고정하고, 인접한 화소 전극들(PE) 사이의 단락을 방지할 수 있다.
제2 절연층(INS2)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
일 실시예에서, 제2 절연층(INS2)은 발광 소자들(LD1, LD2)의 제1 및 제2 단부들(EP1, EP2)을 포함하는 측면을 노출하며, 제1 절연층(INS1) 및 제1 뱅크(BNK1) 상에 배치되도록 연장될 수 있다.
발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는, 전극들(PE1, PE2, CTE)이 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 화소 전극(PE1)이 배치될 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 중간 전극(CTE)이 배치될 수 있다. 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제2 화소 전극(PE2)이 배치될 수 있다.
전극들(PE1, PE2, CTE)은 서로 동일 또는 상이한 층에 형성될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 제2 절연층(INS2) 상에 중간 전극(CTE)이 먼저 형성된 후, 중간 전극(CTE)을 덮는 제3 절연층(INS3)이 형성되고, 제3 절연층(INS3) 상에 제1 및 제2 화소 전극들(PE1, PE2)이 형성될 수 있다. 다만, 이는 예시적인 것으로서, 제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 중간 전극(CTE)의 상호 위치, 및/또는 형성 순서는 실시예에 따라 다양하게 변경될 수 있다.
제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 발광 소자들(LD1, LD2)로부터 방출된 광이 투과할 수 있도록 투명 도전 물질을 포함할 수 있다.
일 실시예에서, 중간 전극(CTE)을 커버하는 제3 절연층(INS3)은 제2 절연층(INS2) 상에서 제1 뱅크(BNK1)를 커버하도록 연장될 수도 있다. 다만, 이는 예시적인 것으로서, 제3 절연층(INS3)은 중간 전극(CTE)만을 커버하는 패턴 형태로 제공될 수도 있다.
일 실시예에서, 제2 화소 전극(PE2) 및 제1 발광 소자(LD1)에 접촉하는 중간 전극(CTE)은 각각 인접한 제1 뱅크(BNK1) 상으로 연장될 수도 있다.
광 변환층(CCL)은 발광 소자들(LD1, LD2)의 상부에 위치하도록 발광 영역(EMA)에 제공될 수 있다. 광 변환층(CCL)은 화소(PXL)의 발광 색에 대응하여 광 변환 입자들(QD) 및/또는 광 산란 입자들(SCT) 중 적어도 하나를 포함할 수 있다.
제2 뱅크(BNK2)는 제1 뱅크(BNK1)에 중첩하여 배치될 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제3 절연층(INS3) 상에 배치될 수 있다. 제2 뱅크(BNK2)는 발광 영역(EMA)에 대응하는 개구를 가질 수 있다. 제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 발광 영역(EMA)을 규정 및/또는 구획할 수 있다.
제2 뱅크(BNK2)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다. 제2 뱅크(BNK2)에 중첩하는 부분은 비발광 영역(NEA)일 수 있다.
일 실시예에서, 제2 뱅크(BNK2)는 전면에 도포된 차광성 포토레지스트에 대한 포토 마스크 공정으로 형성될 수 있다. 광 변환층(CCL)을 정의하기 위해 형성되는 제2 뱅크(BNK2)는 약 10um 이상의 높은 높이로 형성될 수 있다. 다만, 포토 노광 시 포토레지스트의 높이(또는, 깊이)에 따라 경화 프로파일이 달라질 수 있다. 또한, 제2 뱅크(BNK2)의 에지 부분에 대응하는 마스크의 에지 부분을 통해 조사되는 광량이 다른 부분에 비해 상대적으로 적어 역테이퍼 면(RTAP)이 형성될 수밖에 없다. 예를 들어, 제2 뱅크(BNK2)의 상면으로부터 약 4um까지의 깊이는 하부로 갈수록 단면적이 넓어지는 테이퍼 면(TAP)을 가지나, 그 아래의 깊이로는 역테이퍼 면(RTAP)이 형성될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 제2 뱅크(BNK2)는 역테이퍼 면(RTAP)을 가질 수 있다.
제2 뱅크(BNK2) 및 광 변환층(CCL) 상에는 제4 절연층(INS4)이 배치될 수 있다. 일 실시예에서, 제4 절연층(INS4)은 무기 절연막을 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 포함할 수 있다. 일 실시예에서, 실리콘 질화물(SiNx)은 광효율을 저하시킬 수 있으므로, 제4 절연층(INS4)의 재료로서 배제될 수 있다.
제4 절연층(INS4)은 캡핑층으로서 발광부(EMU) 및 광 변환층(CCL)을 보호할 수 있다. 또한, 제4 절연층(INS4)은 발광부(EMU) 및 광 변환층(CCL)으로 수분이 침투되는 것을 방지할 수 있다.
제4 절연층(INS4) 상에 저굴절층(LRL)이 배치될 수 있다. 저굴절층(LRL)은 제4 절연층(INS4) 상에 전면적으로 배치될 수 있다. 저굴절층(LRL)은 무기 물질 또는 유기 물질을 포함할 수 있다.
실시예에 따라, 저굴절층(LRL)은 인접한 구성과의 굴절률 차이를 이용하여 광 변환층(CCL)로부터 방출되는 광(예를 들어, 사선 방향으로 진행하는 광)을 전반사시키고, 화소(PXL)의 출광 효율을 향상시킬 수 있다. 이를 위해, 저굴절층(LRL)은 광 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다.
제5 절연층(INS5)은 저굴절층(LRL) 상에 배치되며, 무기 물질을 포함할 수 있다. 제5 절연층(INS5)은 저굴절층(LRL)으로 수분이 침투되는 것을 방지할 수 있다. 예를 들어, 제5 절연층(INS5)은 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 포함할 수 있다. 일 실시예에서, 실리콘 질화물(SiNx)은 광효율을 저하시킬 수 있으므로, 제5 절연층(INS5)의 재료로서 배제될 수 있다.
제5 절연층(INS5) 상에는 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)가 배치될 수 있다. 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)은 대응하는 화소(PXL)의 색을 가질 수 있다.
예를 들어, 제1 화소(PXL1)의 발광 영역(EMA)에는 제1 컬러 필터(CF1)가 배치되고, 제2 화소(PXL2)의 발광 영역(EMA)에는 제2 컬러 필터(CF2)가 배치되며, 제3 화소(PXL3)의 발광 영역(EMA)에는 제3 컬러 필터(CF3)가 배치될 수 있다. 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각은 광 변환층(CCL)에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있고, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있으며, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다.
제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역에서 서로 중첩되도록 배치되어, 인접한 서브 화소들 사이의 광 간섭을 차단할 수 있다. 실시예에 따라, 비발광 영역에서 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)의 적층 구조물 대신에, 별도의 차광 패턴이 배치될 수도 있다.
도 9는 도 6 및 도 7의 II-II'선 및 III-III'선을 따른 일 예를 나타내는 개략적인 단면도이고, 도 10은 도 6의 제1 더미 개구 영역의 일 예를 설명하기 위한 개략적인 단면도이다.
도 3, 도 4, 도 6, 도 7, 도 8, 도 9, 및 도 10을 참조하면, 제2 뱅크(BNK2)는 더미 영역(DMA)의 가장 바깥쪽 경계를 정의하는 에지 뱅크(EBNK)를 포함할 수 있다.
도 9 및 도 10에서는 설명의 편의를 위해 패시베이션층(PSV) 하부 구성의 도시는 생략하였으며, 표시 소자층(DPL)에서의 에지 뱅크(EBNK) 주변의 구성 및 제1 더미 개구 영역(DOA1)의 적층 구조의 구체적인 도시 또한 생략하였다. 또한, III-III'선에 따른 표시 소자층(DPL) 및 제2 뱅크(BNK2)는 도 8에 도시된 비발광 영역(EMA)의 적층 구조와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 생략하기로 한다.
에지 뱅크(EBNK)가 배치되는 영역 또는 에지 뱅크(EBNK)에 중첩하는 영역은 에지 뱅크 영역(EBA)일 수 있다. 또한, 에지 뱅크(EBNK)에 중첩하는 뱅크 패턴(BNP)은 에지 뱅크 패턴(EBNP)일 수 있다.
일 실시예에서, 에지 뱅크(EBNK)가 배치되는 영역에는 비아층(VIA) 상에 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 및 제3 절연층(INS3)이 순차적으로 적층될 수 있다. 도 9에는 에지 뱅크 패턴(EBNP) 상에 정렬 전극(ALE)이 배치되는 것으로 도시되었으나 이에 한정되는 것은 아니다. 예를 들어, 에지 뱅크 영역(EBA) 내에는 표시 소자층(DPL)의 도전층들이 모두 제거될 수 있다. 또는, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE) 중 적어도 하나가 에지 뱅크 영역(EBA)으로 연장될 수도 있다.
에지 뱅크(EBNK) 외곽은 비표시 영역(NDA)으로서 더미 영역(DMA)의 측면에서 표시 소자층(DPL)을 밀봉할 수 있다. 에지 뱅크(EBNK)가 내측의 다른 제2 뱅크(BNK2)와 동일한 형상으로 배치되는 경우, 도 8을 참조하여 설명된 바와 같은 역테이퍼 면(RTAP)이 형성될 수 있다. 이러한 기존의 에지 뱅크 형상에 캡핑층인 제4 절연층(INS4)이 배치되는 경우, 에지 뱅크의 외측 역테이퍼 면(RTAP)에 대한 제4 절연층(INS4)의 캡핑이 취약해질 수밖에 없다.
예를 들어, 에지 뱅크의 외측 역테이퍼 면(RTAP)에 의해 제4 절연층(INS4)이 끊어지는 부분 및/또는 제4 절연층(INS4)의 두께가 얇아지는 부분 등의 캡핑 취약부가 존재할 수 있다. 제4 절연층(INS4)의 캡핑 취약부는 외측으로부터 투습에 취약할 수밖에 없으며, 투습으로 인해 표시 영역(DA) 내의 전극들(PE1, PE2, CTE)은 데미지를 입을 수 있다.
이러한 문제점을 해결하기 위해 에지 뱅크(EBNK)는 도 9에 도시된 바와 같은 형상을 가질 수 있다. 예를 들어, 에지 뱅크(EBNK)의 외측 경사면은 제1 뱅크(BNK1)의 일부 상에 배치되고, 테이퍼 면(TAP)만을 가질 수 있다. 즉, 에지 뱅크(EBNK)의 외측 경사면은 역테이퍼 면(RTAP)을 갖지 않도록 형성될 수 있다. 따라서, 도 9에 도시된 바와 같이, 제4 절연층(INS4)은 두께가 얇아지거나 하는 캡핑 취약부 없이 안정적으로 에지 뱅크(EBNK) 상에 형성될 수 있다. 나아가, 제4 절연층(INS4) 상의 저굴절층(LRL) 및 저굴절층(LRL)을 캡핑하는 제5 절연층(INS5)까지 안정적으로 형성될 수 있다.
다시 말하면, 에지 뱅크(EBNK)의 외측면은 역테이퍼 면(RTAP)을 갖지 않기 위해 상대적으로 얇은 두께를 가질 수 있다. 앞서 설명된 바와 같이, 제2 뱅크(BNK2) 형성을 위한 포토레지스트가 소정 값 이상 두꺼운 경우, 포토 공정의 한계에 의해 하부의 역테이퍼 면(RTAP)이 발생될 수 있다. 투습에 취약할 수 있는 에지 뱅크(EBNK)의 외측면의 두께를 역테이퍼 면(RTAP)이 발생하지 않을 정도로 얇게 함으로써, 투습에 의한 신뢰성 저하가 개선될 수 있다.
일 실시예에서, 에지 뱅크(EBNK)는 에지 뱅크 패턴(EBNP)의 내측면 및 에지 뱅크(EBNK)에 중첩하는 제1 뱅크(BNK1)의 일부의 내측면을 커버할 수 있다. 에지 뱅크(EBNK)의 내측 경사면은 역테이퍼 면(RTAP)을 가질 수 있다. 예를 들어, 에지 뱅크(EBNK)의 내측면을 포함하는 일부는 제3 절연층(INS3)으로부터 비아층(VIA)까지 커버하도록 배치될 수 있다. 따라서, 에지 뱅크(EBNK)의 내측 경사면은 포토 공정 시 테이퍼 면(TAP) 및 역테이퍼 면(RTAP)을 갖도록 형성될 수 있다.
이와 같은 에지 뱅크(EBNK)의 형상을 형성하기 위해 에지 뱅크 영역(EBA)에 대응하는 비아층(VIA)의 일부가 제거될 수 있다. 예를 들어, 에지 뱅크 영역(EBA)은 비아층(VIA)이 제거된 부분을 포함할 수 있다. 에지 뱅크 영역(EBA)은 비아층(VIA)의 일 측면을 커버할 수 있다.
비아층(VIA)이 제거된 부분에서 하부의 패시베이션층(PSV)은 비아층(VIA)으로부터 노출될 수 있다. 이에 따라, 에지 뱅크(EBNK)의 내측면의 두께는 다른 제2 뱅크(BNK2)의 두께와 유사할 수 있다.
도 9에는 패시베이션층(PSV)이 노출되도록 비아층(VIA)의 일부가 완전히 제거된 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 에지 뱅크(EBNK)의 두께를 결정하기 위해 비아층(VIA)의 일부 두께만이 제거될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은 제거된 비아층(VIA)을 따라 노출된 패시베이션층(PSV) 상에 배치될 수 있다. 일 실시예에서, 제2 절연층(INS2) 및 제3 절연층(INS3)은 비아층(VIA)에 중첩하여 배치될 수 있다. 에지 뱅크(EBNK)는 제1 절연층(INS1)에 접촉할 수 있다.
이와 같이, 에지 뱅크 영역(EBA)에는 비아층(VIA), 에지 뱅크 패턴(EBNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 및 제3 절연층(INS3)의 배치 구조에 따른 외측과 내측 간의 단차가 형성될 수 있다. 에지 뱅크(EBNK)는 이러한 단차를 커버하도록 배치될 수 있다. 일 실시예에서, 에지 뱅크(EBNK)의 외측 경사면의 끝단은 에지 뱅크(EBNK)의 내측 경사면의 끝단보다 높은 곳에 위치될 수 있다. 예를 들어, 에지 뱅크(EBNK)의 외측 경사면의 끝단은 제3 절연층(INS3) 상에 배치되고, 에지 뱅크(EBNK)의 내측 경사면의 끝단은 제1 절연층(INS3) 상에 배치될 수 있다.
일 실시예에서, 에지 뱅크(EBNK)의 상면의 높이는 제2 뱅크(BNK2)의 다른 부분의 상면의 높이보다 낮을 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 에지 뱅크(EBNK)의 상면과 제2 뱅크(BNK2)의 다른 부분의 상면은 기 설정된 높이 차(HD)를 가질 수 있다.
도 10에 도시된 바와 같이, 에지 뱅크(EBNK)에 의해 형성(정의)되는 제1 더미 개구 영역(DOA1)에는 광 변환층(CCL)이 채워질 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치(DD)는 제2 뱅크(BNK2)의 내측의 다른 부분들과 다르게 역테이퍼 면(RTAP)이 제거된 외측 경사면을 갖는 에지 뱅크(EBNK)를 포함함으로써 하부 캡핑을 위한 제4 절연층(INS4) 및 제5 절연층(INS5)이 실질적으로 균일한 두께로 안정적으로 배치될 수 있다. 따라서, 에지 뱅크(EBNK)를 통한 투습이 개선 내지 방지될 수 있고, 이로 인한 신뢰성 저하가 개선될 수 있다.
도 11은 도 6 및 도 7의 II-II'선 및 III-III'선을 따른 다른 일 예를 나타내는 개략적인 단면도이고, 도 12는 도 6 및 도 7의 II-II'선 및 III-III'선을 따른 또 다른 일 예를 나타내는 개략적인 단면도이다.
도 11 및 도 12에서 도 9를 참조하여 설명된 내용과 중복되는 내용의 반복은 생략하기로 한다.
도 6, 도 11, 및 도 12를 참조하면, 제2 뱅크(BNK2)는 더미 영역(DMA)의 가장 바깥쪽 경계를 정의하는 에지 뱅크(EBNK)를 포함할 수 있다.
일 실시예에서, 도 11 및 도 12에 도시된 바와 같이, 에지 뱅크 영역(EBNK)에는 정렬 전극이 생략될 수 있다. 또는, 도 12에 도시된 바와 같이, 제2 절연층(INS2) 상의 제3 절연층(INS3)이 생략될 수도 있다. 즉, 더미 영역(DMA)에서의 불필요한 구성들이 생략됨으로써 제조 비용이 절감될 수 있다.
도 13은 도 3의 표시 장치에 포함되는 제2 뱅크의 일 예를 나타내는 개략적인 평면도이고, 도 14a 및 도 14b는 더미 개구 영역의 폭에 따라 제2 뱅크를 형성하기 위한 포토레지스트가 배치되는 일 예들을 나타내는 개략적인 단면도들이다.
도 3, 도 10, 도 13, 도 14a, 및 도 14b를 참조하면, 제1 더미 개구 영역(DOA1)의 제1 방향(DR1)으로의 폭(예를 들어, 제2 폭(W2))은 화소(PXL)들 각각의 발광 영역(EMA)의 제1 방향(DR1)으로의 폭(예를 들어, 제1 폭(W1))보다 클 수 있다. 또한, 제2 폭(W2)은 제2 더미 개구 영역(DOA2)의 제1 방향(DR1)으로의 폭보다 클 수 있다.
실시예에 따라, 제2 더미 개구 영역(DOA2)의 제1 방향(DR1)으로의 폭은 제1 폭(W1)과 실질적으로 동일할 수도 있다.
도 14a 및 도 14b는 제2 뱅크(BNK2) 형성을 위한 포토레지스트(BNK2_PR)가 도포된 예들을 보여준다. 도 14a는 도 6의 제2 뱅크(BNK2)의 구조에 따른 포토레지스트(BNK2_PR)의 단면 프로파일을 나타낼 수 있다. 도 14b는 도 13의 제2 뱅크(BNK2)의 구조에 따른 포토레지스트(BNK2_PR)의 단면 프로파일을 나타낼 수 있다.
예를 들어, 제1 더미 개구 영역(DOA1)의 제1 방향(DR1)으로의 폭(W1, W2)이 클수록 제1 더미 개구 영역(DOA1)에 대한 포토레지스트(BNK2_PR)의 하부 추종성이 클 수 있다. 따라서, 에지 뱅크 패턴(EBA)이 형성되는 영역(즉, 에지 뱅크 영역(EBA))에서의 포토레지스트(BNK2_PR)의 높이가 제1 더미 개구 영역(DOA1)의 제1 방향(DR1)으로의 폭(W1, W2)에 따라 달라질 수 있다.
예를 들어, 도 14a에 도시된 바와 같이, 더미 개구 영역(DOA1)이 제1 폭(W1)을 갖는 경우, 에지 뱅크 영역(EBA)의 제1 뱅크(BNK1)에 중첩하는 부분에 포토레지스트(BNK2_PR)가 제1 두께(H1)로 증착될 수 있다. 도 14b에 도시된 바와 같이, 더미 개구 영역(DOA1)이 제2 폭(W2)을 갖는 경우, 에지 뱅크 영역(EBA)의 제1 뱅크(BNK1)에 중첩하는 부분에 포토레지스트(BNK2_PR)가 제1 두께(H1)보다 작은 제2 두께(H2)로 증착될 수 있다.
앞서 설명된 바와 같이, 제1 뱅크(BNK1) 상의 포토레지스트(BNK2_PR)의 두께가 작을수록, 에지 뱅크(EBNK)의 외측면에 역테이퍼 면(RTAP)이 형성될 가능성이 낮아질 수 있다. 따라서, 도 13에 도시된 바와 같이, 제2 폭(W2)이 제1 폭(W1)보다 클 수 있다.
도 15는 도 3의 표시 장치에 포함되는 제2 뱅크의 일 예를 나타내는 개략적인 평면도이고, 도 16은 도 15의 더미 개구 영역의 일 예를 나타내는 개략적인 단면도이다.
도 15 및 도 16을 참조하면, 제1 더미 개구 영역(DOA1)의 제1 방향(DR1)으로의 폭(예를 들어, 제3 폭(W3))은 화소(PXL)들 각각의 발광 영역(EMA)의 제1 방향(DR1)으로의 폭(예를 들어, 제1 폭(W1))보다 클 수 있다.
일 실시예에서, 더미 영역(DMA)의 더미 화소(DPXL')는 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3)이 통합된 형태로 형성될 수 있다. 예를 들어, 도 6의 제2 뱅크(BNK2)와 대비하여, 제1, 제2, 및 제3 더미 화소들(DPXL1, DPXL2, DPXL3)을 구획하는 제2 뱅크(BNK2)의 수직 연장부들(V_BNK2)이 생략될 수 있다. 이와 같은 구조로 최외곽의 더미 화소(DPXL')의 폭(예를 들어, 제3 폭(W3))이 충분히 확보될 수 있다.
일 실시예에서, 도 16에 도시된 바와 같이, 더미 화소(DPXL')의 더미 개구 영역(DOA)에 채워지는 광 변환층(CCL)에는 적색의 광 변환 입자들(QD1), 녹색의 광 변환 입자들(QD2), 및 광 산란 입자들(SCT)이 포함될 수 있다. 다만, 이는 예시적인 것으로서, 더미 화소(DPXL')의 광 변환층(CCL)에는 적색의 광 변환 입자들(QD1), 녹색의 광 변환 입자들(QD2), 및 광 산란 입자들(SCT) 중 일부만이 포함될 수도 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치는 제2 뱅크의 내측의 다른 부분들과 다르게 역테이퍼 면이 제거된 외측 경사면을 갖는 에지 뱅크를 포함할 수 있다. 따라서, 하부 캡핑을 위한 제4 절연층 및 제5 절연층이 실질적으로 균일한 두께로 안정적으로 배치될 수 있다. 그러므로, 에지 뱅크를 통한 투습이 개선 내지 방지될 수 있고, 이로 인한 신뢰성 저하가 개선될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
SUB: 기판 PXL: 화소
DPXL: 더미 화소 T1~T3: 트랜지스터
PCL: 화소 회로층 VIA: 비아층
PSV: 패시베이션층 BNP: 뱅크 패턴
LD: 발광 소자 BNK1: 제1 뱅크
BNK2: 제2 뱅크 EMA: 발광 영역
DOA, DOA1, DOA2L: 더미 개구 영역 CCL: 색변환층
EBNK: 에지 뱅크 ALE1, ALE2, ALE3: 정렬 전극
INS1: 제1 절연층 INS2: 제2 절연층
PE1, PE2: 화소 전극

Claims (20)

  1. 화소들을 포함하는 표시 영역 및 상기 표시 영역의 적어도 일 측에 인접하며, 더미 화소들을 포함하는 더미 영역을 포함하는 기판;
    트랜지스터 및 상기 트랜지스터 상에 배치되는 비아층을 포함하는 화소 회로층;
    상기 비아층 상에 배치되는 뱅크 패턴들;
    평면 상에서 상기 뱅크 패턴들 사이에 배치되는 발광 소자들;
    상기 뱅크 패턴들의 일부 상에 배치되고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 뱅크;
    상기 제1 뱅크 상에 배치되고, 상기 제1 뱅크와 함께 발광 영역들 및 더미 개구 영역들을 구획하는 제2 뱅크; 및
    상기 제2 뱅크의 개구들에 상응하는 상기 발광 영역들 및 상기 더미 개구 영역들에 채워지는 색변환층을 포함하고,
    상기 제2 뱅크는 상기 더미 영역의 가장 바깥쪽 경계를 정의하는 에지 뱅크를 포함하며,
    상기 에지 뱅크는 상기 뱅크 패턴들 중 상기 에지 뱅크에 중첩하는 에지 뱅크 패턴의 내측면 및 상기 에지 뱅크에 중첩하는 상기 제1 뱅크의 일부의 내측면을 커버하는, 표시 장치.
  2. 제 1 항에 있어서, 상기 에지 뱅크와 상기 제1 방향으로 이격하는 상기 제2 뱅크의 다른 부분은 상기 제1 뱅크에 중첩하고, 상기 제1 뱅크 상에 배치되는, 표시 장치.
  3. 제 2 항에 있어서, 상기 에지 뱅크의 외측 경사면은 상기 제1 뱅크 상에서 배치되며, 테이퍼 면(tapered face)만을 가지고,
    상기 에지 뱅크의 내측 경사면은 역테이퍼 면(reverse tapered face)을 갖는, 표시 장치.
  4. 제 3 항에 있어서, 상기 에지 뱅크의 상기 외측 경사면의 끝단은 상기 에지 뱅크의 상기 내측 경사면의 끝단보다 높이 위치되는, 표시 장치.
  5. 제 2 항에 있어서, 상기 에지 뱅크의 상면의 높이는 상기 제2 뱅크의 상기 다른 부분의 상면의 높이보다 낮은, 표시 장치.
  6. 제 2 항에 있어서, 상기 에지 뱅크에 중첩하는 에지 뱅크 영역은 상기 비아층이 제거된 부분을 포함하며,
    상기 에지 뱅크는 상기 비아층의 측면의 일부를 커버하는, 표시 장치.
  7. 제 6 항에 있어서,
    상기 뱅크 패턴들 상에서 상기 비아층으로 연장되는 정렬 전극들; 및
    상기 뱅크 패턴들과 상기 제1 뱅크 사이에 배치되며, 상기 정렬 전극들을 커버하는 제1 절연층을 더 포함하는, 표시 장치.
  8. 제 7 항에 있어서, 상기 에지 뱅크는 상기 제1 절연층에 접촉하는, 표시 장치.
  9. 제 8 항에 있어서, 상기 제1 절연층은 상기 비아층으로부터 노출된 하부의 패시베이션층 상으로 연장되는, 표시 장치.
  10. 제 7 항에 있어서, 상기 제1 뱅크와 상기 제2 뱅크 사이 및 상기 발광 소자들 상에 배치되고, 상기 발광 소자들의 측면을 노출하는 제2 절연층; 및
    상기 제2 절연층 상에 배치되며, 상기 발광 소자들 각각의 일 단부에 접촉하는 화소 전극을 더 포함하는, 표시 장치.
  11. 제 7 항에 있어서, 상기 더미 개구 영역들 중 상기 에지 뱅크에 접하는 제1 더미 개구 영역은 상기 비아층이 제거되어 노출된 패시베이션층을 포함하는, 표시 장치.
  12. 제 1 항에 있어서, 상기 더미 개구 영역들 중 상기 에지 뱅크에 접하는 제1 더미 개구 영역의 상기 제1 방향으로의 폭은 상기 화소들 각각의 발광 영역의 상기 제1 방향으로의 폭보다 큰, 표시 장치.
  13. 제 12 항에 있어서, 상기 더미 개구 영역들 중 상기 에지 뱅크에 접하는 제1 더미 개구 영역의 상기 제1 방향으로의 폭은 상기 제1 더미 개구 영역보다 내측에 배치된 제2 더미 개구 영역의 상기 제1 방향으로의 폭보다 큰, 표시 장치.
  14. 제 12 항에 있어서, 상기 제1 더미 개구 영역에 채워진 색변환층은 표시 영역의 서로 다른 색상의 화소들에 포함되는 색 변환 입자들을 포함하는, 표시 장치.
  15. 화소들을 포함하는 표시 영역 및 상기 표시 영역의 적어도 일 측에 인접하며, 더미 화소들을 포함하는 더미 영역을 포함하는 기판;
    트랜지스터 및 상기 트랜지스터 상에 배치되는 비아층을 포함하는 화소 회로층;
    상기 비아층 상에 배치되는 뱅크 패턴들;
    평면 상에서 상기 뱅크 패턴들 사이에 배치되는 발광 소자들; 및
    상기 뱅크 패턴들의 일부 상에 배치되고, 발광 영역들 및 더미 개구 영역들을 구획하는 뱅크를 포함하고,
    상기 뱅크는 상기 더미 영역의 가장 바깥쪽 경계를 정의하는 에지 뱅크를 포함하며,
    상기 에지 뱅크의 외측 경사면은 상기 뱅크 패턴 상에 중첩하는 테이퍼 면(tapered face)만을 가지고,
    상기 에지 뱅크의 내측 경사면은 테이퍼 면 및 역테이퍼 면(reverse tapered face)을 갖는, 표시 장치.
  16. 제 15 항에 있어서, 상기 에지 뱅크는 상기 뱅크 패턴들 중 상기 에지 뱅크에 중첩하는 에지 뱅크 패턴의 내측면을 커버하는, 표시 장치.
  17. 제 15 항에 있어서, 상기 에지 뱅크의 상기 외측 경사면의 끝단은 상기 에지 뱅크의 상기 내측 경사면의 끝단보다 높이 위치되는, 표시 장치.
  18. 제 15 항에 있어서, 상기 에지 뱅크의 상면의 높이는 상기 뱅크의 상기 다른 부분의 상면의 높이보다 낮은, 표시 장치.
  19. 제 15 항에 있어서, 상기 에지 뱅크에 중첩하는 에지 뱅크 영역은 상기 비아층이 제거된 부분을 포함하며,
    상기 에지 뱅크는 상기 비아층의 측면의 일부를 커버하는, 표시 장치.
  20. 제 15 항에 있어서,
    상기 뱅크의 개구들에 상응하는 상기 발광 영역들 및 상기 더미 개구 영역들에 채워지는 색변환층을 더 포함하는, 표시 장치.
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