KR20230010157A - 화소 및 이를 구비한 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 화소는, 제1 방향을 따라 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이의 제1 영역에서 제2 방향을 따라 배열되며, 각각이 상기 제1 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제1 발광 소자들; 상기 제1 발광 소자들의 제1 단부들 상에 배치되며, 투명 전극층을 포함한 제1 컨택 전극; 상기 제1 발광 소자들의 제2 단부들 상에 배치되며, 반사 전극층을 포함한 제2 컨택 전극; 상기 제1 전극의 일 부분과 중첩되며, 상기 제1 전극의 하부에 배치된 제1 뱅크 패턴; 및 상기 제2 전극의 일 부분과 중첩되며, 상기 제2 전극의 하부에 배치된 제2 뱅크 패턴을 포함할 수 있다. 상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 서로 다른 거리만큼 이격될 수 있다.

Description

화소 및 이를 구비한 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 화소 및 이를 구비한 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 광 효율이 향상될 수 있고, 보다 균일하게 발광할 수 있는 화소 및 이를 구비한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 화소는, 제1 방향을 따라 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이의 제1 영역에서 제2 방향을 따라 배열되며, 각각이 상기 제1 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제1 발광 소자들; 상기 제1 발광 소자들의 제1 단부들 상에 배치되며, 투명 전극층을 포함한 제1 컨택 전극; 상기 제1 발광 소자들의 제2 단부들 상에 배치되며, 반사 전극층을 포함한 제2 컨택 전극; 상기 제1 전극의 일 부분과 중첩되며, 상기 제1 전극의 하부에 배치된 제1 뱅크 패턴; 및 상기 제2 전극의 일 부분과 중첩되며, 상기 제2 전극의 하부에 배치된 제2 뱅크 패턴을 포함할 수 있다. 상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 서로 다른 거리만큼 이격될 수 있다.
실시예에 따라, 상기 제1 방향에서, 상기 제1 뱅크 패턴은 상기 제1 영역으로부터 제1 거리만큼 이격될 수 있고, 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 상기 제1 거리보다 짧은 제2 거리만큼 이격될 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 방향에서 서로 다른 폭을 가질 수 있다.
실시예에 따라, 상기 제1 방향에서, 상기 제1 뱅크 패턴은 제1 폭을 가질 수 있고, 상기 제2 뱅크 패턴은 상기 제1 폭보다 좁은 제2 폭을 가질 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서 서로 다른 높이로 돌출될 수 있다.
실시예에 따라, 상기 제3 방향에서, 상기 제1 뱅크 패턴은 제1 높이를 가질 수 있고, 상기 제2 뱅크 패턴은 상기 제1 높이보다 낮은 제2 높이를 가질 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴은, 상기 제1 뱅크 패턴의 중간 높이 이하의 하단 영역을 포함한 제1 부분; 및 상기 제1 뱅크 패턴의 중간 높이 이상의 상단 영역을 포함한 제2 부분을 포함할 수 있다. 상기 제1 뱅크 패턴이 상기 제1 발광 소자들과 마주하는 표면에서, 상기 제1 뱅크 패턴의 제1 부분은 상기 제1 뱅크 패턴의 제2 부분보다 큰 기울기 또는 경사를 가질 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴은, 상기 제1 뱅크 패턴의 중간 높이 이하의 하단 영역을 포함한 제1 부분; 및 상기 제1 뱅크 패턴의 중간 높이 이상의 상단 영역을 포함한 제2 부분을 포함할 수 있다. 상기 제1 뱅크 패턴이 상기 제1 발광 소자들과 마주하는 표면에서, 상기 제1 뱅크 패턴의 제2 부분은 상기 제1 뱅크 패턴의 제1 부분보다 큰 기울기 또는 경사를 가질 수 있다.
실시예에 따라, 상기 화소는, 상기 제1 방향에서 상기 제2 전극을 사이에 두고 상기 제1 전극과 마주하는 제3 전극; 상기 제2 전극과 상기 제3 전극 사이의 제2 영역에서 상기 제2 방향을 따라 배열되며, 각각이 상기 제3 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제2 발광 소자들; 상기 제2 발광 소자들의 제1 단부들 상에 배치되며, 투명 전극층을 포함한 제3 컨택 전극; 및 상기 제3 전극의 일 부분과 중첩되며, 상기 제3 전극의 하부에 배치된 제3 뱅크 패턴을 더 포함할 수 있다. 상기 제2 뱅크 패턴과 상기 제3 뱅크 패턴은 상기 제2 영역으로부터 서로 다른 거리만큼 이격될 수 있다.
실시예에 따라, 상기 제1 방향에서, 상기 제1 뱅크 패턴은 상기 제2 뱅크 패턴보다 상기 제1 영역으로부터 먼 거리에 배치되고, 상기 제3 뱅크 패턴은 상기 제2 뱅크 패턴보다 상기 제2 영역으로부터 먼 거리에 배치될 수 있다.
실시예에 따라, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서, 상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴 각각은 상기 제2 뱅크 패턴보다 높은 높이로 돌출될 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴은 상기 제2 뱅크 패턴을 사이에 두고 서로 대칭일 수 있다.
실시예에 따라, 상기 화소는, 상기 제1, 제2 및 제3 전극들, 상기 제1, 제2 및 제3 컨택 전극들 및 상기 제2 뱅크 패턴 각각의 적어도 일 부분, 및 상기 제1 및 제2 발광 소자들이 배치된 발광 영역을 포함할 수 있다. 상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴은 하나의 통합 뱅크 패턴으로 통합될 수 있다.
실시예에 따라, 상기 통합 뱅크 패턴은 상기 제1 방향 및 상기 제2 방향에 의해 규정되는 평면 상에서 상기 발광 영역을 완전히 둘러쌀 수 있다.
실시예에 따라, 상기 제2 컨택 전극은 상기 제1 발광 소자들의 제2 단부들 및 상기 제2 발광 소자들의 제2 단부들 상에 공통으로 배치될 수 있다.
실시예에 따라, 상기 화소는, 상기 제2 발광 소자들의 제2 단부들 상에 배치되며 반사 전극층을 포함한 제4 컨택 전극을 더 포함할 수 있다. 상기 제2 컨택 전극은 상기 제4 컨택 전극으로부터 분리될 수 있고, 상기 제3 컨택 전극에 전기적으로 연결될 수 있다.
실시예에 따라, 상기 제1 발광 소자들 각각은, 상기 제1 단부 및 상기 제2 단부의 사이에 위치한 활성층을 포함할 수 있다. 상기 활성층은 상기 제2 단부보다 상기 제1 단부에 더 가깝게 배치될 수 있다.
실시예에 따라, 상기 화소는, 상기 제1 발광 소자들의 상부에 위치하도록 상기 제1 영역을 포함한 발광 영역에 제공되며 파장 변환 입자들 및 광 산란 입자들 중 적어도 하나를 포함한 광 변환층을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 포함할 수 있다. 상기 화소는, 제1 방향을 따라 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이의 제1 영역에서 제2 방향을 따라 배열되며, 각각이 상기 제1 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제1 발광 소자들; 상기 제1 발광 소자들의 제1 단부들 상에 배치되며, 투명 전극층을 포함한 제1 컨택 전극; 상기 제1 발광 소자들의 제2 단부들 상에 배치되며, 반사 전극층을 포함한 제2 컨택 전극; 상기 제1 전극의 일 부분과 중첩되며, 상기 제1 전극의 하부에 배치된 제1 뱅크 패턴; 및 상기 제2 전극의 일 부분과 중첩되며, 상기 제2 전극의 하부에 배치된 제2 뱅크 패턴을 포함할 수 있다. 상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 서로 다른 거리만큼 이격될 수 있다.
실시예에 따라, 상기 제1 방향에서, 상기 제1 뱅크 패턴은 상기 제1 영역으로부터 상기 제2 뱅크 패턴보다 먼 거리만큼 이격될 수 있다. 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서, 상기 제1 뱅크 패턴은 상기 제2 뱅크 패턴보다 높은 높이로 돌출될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 화소의 발광 소자들에서 생성된 빛의 출광 효율을 높일 수 있다. 이에 따라, 화소의 광 효율을 높일 수 있다.
또한, 본 발명의 실시예들에 따르면, 화소의 발광 영역에서 빛이 보다 균일하게 방출되도록 할 수 있다. 이에 따라, 화소의 발광 특성을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도들이다.
도 6은 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 7 내지 도 9는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도들이다.
도 10 내지 도 12는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도들이다.
도 13은 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 14는 본 발명의 일 실시예에 의한 화소를 나타내는 단면도이다.
도 15는 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 16은 본 발명의 일 실시예에 의한 화소를 나타내는 단면도이다.
도 17은 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 18은 본 발명의 일 실시예에 의한 화소를 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 발명의 실시예들을 설명함에 있어서, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적인 연결(또는, 접속) 및 간접적인 연결(또는, 접속)을 포괄적으로 의미할 수 있고, 일체형 연결(또는, 접속) 및 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 2는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도이다. 예를 들어, 도 1은 본 발명의 일 실시예에 의한 표시 장치의 광원으로서 이용될 수 있는 발광 소자(LD)의 일 예를 나타내고, 도 2는 도 1의 Ⅰ~Ⅰ'선에 대응하는 발광 소자(LD)의 단면에 대한 일 예를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 일 방향(일 예로, 길이 방향)을 따라 순차적으로 배치된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)과, 상기 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)의 외주면(일 예로, 옆면)을 감싸는 절연 피막(INF)을 포함할 수 있다. 또한, 발광 소자(LD)는, 제2 반도체층(SCL2) 상에 배치된 전극층(ETL)을 선택적으로 더 포함할 수 있다. 이 경우, 절연 피막(INF)은 전극층(ETL)의 외주면을 적어도 부분적으로 감싸거나 감싸지 않을 수 있다. 또한, 실시예에 따라서는 발광 소자(LD)가 제1 반도체층(SCL1)의 일면(일 예로, 하부면) 상에 배치된 다른 전극층을 더 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 일 방향을 따라 연장된 막대(또는, 봉) 형상으로 제공되며, 길이 방향(또는, 두께 방향)의 양단에서 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 제1 단부(EP1)는 발광 소자(LD)의 제1 밑면(또는, 상부면) 및/또는 그 주변 영역을 포함할 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 제2 밑면(또는, 하부면) 및/또는 그 주변 영역을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL) 및/또는 제2 반도체층(SCL2)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1) 및/또는 상기 제1 반도체층(SCL1)에 연결된 적어도 하나의 전극층이 배치될 수 있다.
본 발명의 실시예를 설명함에 있어서, 막대 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 봉 형상(rod-like shape) 또는 바 형상(bar-like shape)을 포함할 수 있으며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치되고, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL)이 배치될 수 있다. 또는, 발광 소자(LD)의 제2 단부(EP2)에 적어도 하나의 다른 전극층이 배치될 수도 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도펀트가 도핑된 N형 반도체층일 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 일 실시예에서, 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 가질 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 선택적으로 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(ACT)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 제2 도전형의 반도체층일 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 도펀트가 도핑된 P형 반도체층일 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SCL2)을 구성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이 방향에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 활성층(ACT)은 제2 단부(EP2)(일 예로, N형 단부)보다 제1 단부(EP1)(일 예로, P형 단부)에 더 가깝게 위치할 수 있다.
전극층(ETL)은 제2 반도체층(SCL2) 상에 배치될 수 있다. 전극층(ETL)은 제2 반도체층(SCL2)을 보호하며, 상기 제2 반도체층(SCL2)을 소정의 전극 또는 배선 등에 원활히 연결하기 위한 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
일 실시예에서, 전극층(ETL)은 실질적으로 투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 제1 단부(EP1)로부터 방출될 수 있다.
일 실시예에서, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 각각 전극층(ETL)(또는, 제2 반도체층(SCL2)) 및 제1 반도체층(SCL1)(또는, 발광 소자(LD)의 제2 단부(EP2)에 제공된 다른 전극층)을 노출할 수 있다. 예를 들어, 절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 대응하는 두 밑면들에는 제공되지 않을 수 있다.
발광 소자(LD)의 표면, 특히 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면을 커버하도록 절연 피막(INF)이 제공되면, 발광 소자(LD)를 통한 쇼트 결함을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 소수성 재료를 이용하여 발광 소자들(LD)을 표면 처리함으로써, 다수의 발광 소자들(LD)을 유동성의 용액(이하, "발광 소자 혼합액" 또는 "발광 소자 잉크"라고 함)에 혼합하여 각각의 발광 영역(일 예로, 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 발광 소자 혼합액 내에 불균일하게 응집하지 않고 균일하게 분산되도록 할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 활성층(ACT)에서 생성되는 빛이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, 실리콘 산화물(SiOx)(일 예로, SiO2), 실리콘 질화물(SiNx)(일 예로, Si3N4), 알루미늄 산화물(AlxOy)(일 예로, Al2O3), 타이타늄 산화물(TixOy)(일 예로, TiO2) 및 하프늄 산화물(HfOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
절연 피막(INF)은 단일 층 또는 다중 층으로 구성될 수 있다. 예를 들어, 절연 피막(INF)은 이중막으로 이루어질 수 있다.
일 실시예에서, 절연 피막(INF)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 중 적어도 하나의 단부에 대응하는 영역에서 일부 식각(또는, 제거)될 수 있다. 일 예로, 절연 피막(INF)은 제1 단부(EP1)에서 라운드(round) 형태를 가지도록 식각될 수 있으나, 절연 피막(INF)의 형상이 이에 한정되지는 않는다.
일 실시예에서, 발광 소자(LD)는 나노미터(nm) 내지 마이크로미터(㎛) 범위의 작은 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노미터 내지 마이크로미터 범위의 직경(D)(또는, 횡단면의 폭) 및/또는 길이(L)를 가질 수 있다. 일 예로, 발광 소자(LD)는 대략 수십 나노미터 내지 수십 마이크로미터 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기는 변경될 수 있다.
발광 소자(LD)의 구조, 형상, 크기 및/또는 종류는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 소자(LD)는 코어-쉘 구조와 같은 다른 구조 및/또는 형상으로 형성될 수도 있다.
발광 소자(LD)를 포함한 발광 장치는, 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 장치의 화소에 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 화소의 광원으로 이용할 수 있다. 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다. 도 3에서는 표시 영역(DA)을 포함한 표시 패널(DP)을 중심으로 표시 장치(DD)의 구조를 간략하게 도시하기로 한다. 표시 장치(DD)는 화소들(PXL)을 구동하기 위한 구동 회로(일 예로, 주사 구동부, 데이터 구동부, 및 타이밍 제어부 등)를 더 포함할 수 있다.
도 3을 참조하면, 표시 장치(DD)는, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 화소들(PXL)을 포함할 수 있다. 베이스 층(BSL) 및 이를 포함한 표시 장치(DD)는, 다양한 형상으로 제공될 수 있다. 예를 들어, 베이스 층(BSL) 및 표시 장치(DD)는, 평면 상에서 보았을 때 실질적으로 사각 형상을 가지는 판 형태로 제공되며 각지거나 둥근 코너 부분을 포함할 수 있다. 베이스 층(BSL) 및 표시 장치(DD)의 형상은 변경될 수 있다. 일 예로, 베이스 층(BSL) 및 표시 장치(DD)는, 평면 상에서 보았을 때 육각형 또는 팔각형 등과 같은 다른 다각 형상을 가지거나 원형 또는 타원형 등과 같이 곡선형의 둘레를 포함하는 형상을 가질 수도 있다.
도 3에서는 표시 장치(DD)가 사각 형상의 판 형태를 가지는 것으로 도시하기로 한다. 또한, 표시 장치(DD)의 가로 방향(일 예로, 행 방향 또는 수평 방향)을 제1 방향(DR1)으로, 표시 장치(DD)의 세로 방향(일 예로, 열 방향 또는 수직 방향)을 제2 방향(DR2)으로, 표시 장치(DD)의 두께 방향(또는, 높이 방향)을 제3 방향(DR3)으로 규정하기로 한다.
베이스 층(BSL)은, 표시 장치(DD)를 구성하기 위한 베이스 부재로서, 일 예로 표시 장치(DD)의 기저면을 구성할 수 있다. 베이스 층(BSL)은, 단단한 재질의 경성 기판(일 예로, 유리 기판 또는 강화 유리 기판)이거나, 구부리거나 접거나 휘어지는 등의 변형이 가능할 정도로 유연한 재질 및/또는 두께의 연성 기판 또는 필름일 수 있다. 베이스 층(BSL)의 재료 및 물성은 실시예에 따라 변경될 수 있다.
베이스 층(BSL) 및 이를 포함한 표시 장치(DD)는, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 위치한 비표시 영역(NA)을 포함할 수 있다.
표시 영역(DA)은 화소들(PXL)이 배치되는 영역으로서, 화소들(PXL)에 의해 영상이 표시되는 영역일 수 있다. 일 실시예에서, 표시 영역(DA)은 베이스 층(BSL) 및 표시 장치(DD)의 중앙 영역(일 예로, 표시 패널(DP)의 중앙 영역)에 배치될 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직사각형, 원형 또는 타원형 등을 비롯하여 다양한 형상을 가질 수 있다. 일 실시예에서, 표시 영역(DA)은 베이스 층(BSL)의 형상에 상응하는 형상을 가질 수 있으나, 이에 한정되지는 않는다.
비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다. 일 실시예에서, 비표시 영역(NA)은 표시 영역(DA)을 둘러싸도록 베이스 층(BSL) 및 표시 장치(DD)의 에지 영역에 배치될 수 있다. 비표시 영역(NA)의 일 부분은, 패드들(P)이 배치되는 패드 영역(PA)일 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 제공 및/또는 배치되는 복수의 화소 영역들을 포함할 수 있다. 화소들(PXL)은 표시 영역(DA)에 규칙적으로 배열될 수 있다. 화소들(PXL)은 스트라이프(Stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 표시 영역(DA)에 배열되거나, 이외에 다른 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
일 실시예에서, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하기 위한 적어도 두 종류의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는, 제1 색 화소들(PXL1), 제2 색 화소들(PXL2), 및 제3 색 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 색 화소(PXL1), 적어도 하나의 제2 색 화소(PXL2) 및 적어도 하나의 제3 색 화소(PXL3)는, 하나의 화소 그룹(PXG)을 구성할 수 있다. 각 화소 그룹(PXG)에 포함된 제1 색, 제2 색 및 제3 색 화소들(PXL1, PXL2, PXL3)의 휘도를 개별적으로 제어함으로써, 상기 화소 그룹(PXG)에서 방출되는 빛의 색을 다양하게 변화시킬 수 있다.
일 실시예에서, 제1 방향(DR1)을 따라 연속적으로 배열된 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)가 하나의 화소 그룹(PXG)을 구성할 수 있다. 다만, 각각의 화소 그룹(PXG)을 구성하는 화소들(PXL)의 개수, 종류 및/또는 상호 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1 색 화소(PXL1)는 적색의 빛을 방출하기 위한 적색 화소일 수 있고, 제2 색 화소(PXL2)는 녹색의 빛을 방출하기 위한 녹색 화소일 수 있다. 또한, 제3 색 화소(PXL3)는 청색의 빛을 방출하기 위한 청색 화소일 수 있다. 이외에도 각각의 화소 그룹(PXG)을 구성하는 화소들(PXL)에서 방출되는 빛의 색은 다양하게 변경될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 적어도 하나의 유기 발광 소자 및/또는 적어도 하나의 무기 발광 소자를 포함할 수 있다. 예를 들어, 화소(PXL)는 도 1 및 도 2의 실시예에 의한 발광 소자(LD)를 포함할 수 있다. 일 예로, 화소(PXL)는, 각각이 단일 또는 다중 양자 우물을 포함하며, 대략 나노미터 내지 마이크로미터 범위에 속하는 크기의 막대 형상으로 제조된 발광 소자들(LD)을 포함할 수 있다. 화소(PXL)의 광원을 구성하는 발광 소자(LD)의 개수, 종류, 구조, 및/또는 크기 등은 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 각각 제1 색 발광 소자, 제2 색 발광 소자 및 제3 색 발광 소자를 광원으로 구비할 수 있다. 이에 따라, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 각각 제1 색의 빛, 제2 색의 빛 및 제3 색의 빛을 방출할 수 있다.
다른 실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 서로 동일한 색의 빛을 방출하는 발광 소자들을 포함할 수 있고, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및/또는 제3 색 화소(PXL3)의 발광 영역에는, 파장 변환 입자들(일 예로, 퀀텀 닷(QD)과 같이 빛의 색 및/또는 파장을 변환하는 입자들)을 포함한 광 변환층이 배치될 수 있다. 이에 따라, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 각각 제1 색의 빛, 제2 색의 빛 및 제3 색의 빛을 방출할 수 있다.
예를 들어, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 청색 발광 소자들을 포함하되, 제1 색 화소(PXL1)의 발광 영역에는 적색 퀀텀 닷을 포함한 광 변환층이 배치될 수 있고, 제2 색 화소(PXL2)의 발광 영역에는 녹색 퀀텀 닷을 포함한 광 변환층이 배치될 수 있다. 이에 따라, 제1 색 화소(PXL1)는 적색 빛을 방출할 수 있고, 제2 색 화소(PXL2)는 녹색 빛을 방출할 수 있다.
화소들(PXL)은 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 화소들(PXL)은 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소(PXL)가 수동형 화소로 구성될 수도 있다.
비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 배선들 및/또는 내장 회로부가 배치될 수 있다. 또한, 비표시 영역(NA)의 일 부분은 패드 영역(PA)으로 설정될 수 있고, 패드 영역(PA)에는 패드들(P)이 배치될 수 있다. 패드들(P)은, 화소들(PXL)을 구동에 필요한 각종 구동 신호들 및/또는 전원들을 표시 장치(DD)로 공급하기 위한 신호 패드들 및/또는 전원 패드들을 포함할 수 있다.
일 실시예에서, 비표시 영역(NA)은 좁은 폭을 가질 수 있다. 일 예로, 비표시 영역(NA)은 대략 100 마이크로미터 이하의 폭을 가질 수 있다. 이에 따라, 표시 장치(DD)는 베젤리스 표시 장치로 구현될 수 있다.
비표시 영역(NA)이 축소된 표시 장치(DD)는 전체 크기(일 예로, 면적)에 비해 보다 큰 화면을 제공할 수 있다. 또한, 비표시 영역(NA)이 축소 및/또는 제거된 표시 장치(DD)는 타일링 표시 장치 등을 구성하는 데에 유용하게 이용될 수 있다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 4 및 도 5는 서로 다른 구조의 발광부들(EMU)을 포함한 화소들(PXL)을 나타낸다.
실시예에 따라, 도 4 및 도 5에 도시된 각각의 화소(PXL)는 도 3의 표시 영역(DA)에 배치된 화소들(PXL) 중 어느 하나일 수 있다. 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4 및 도 5를 참조하면, 화소(PXL)는, 주사선(SL)("제1 주사선"이라고도 함), 데이터선(DL), 제1 전원선(PL1) 및 제2 전원선(PL2)에 연결될 수 있다. 또한, 화소(PXL)는 적어도 하나의 다른 전원선 및/또는 신호선에 더 연결될 수도 있다. 예를 들어, 화소(PXL)는 센싱선(SENL)("초기화 전원선"이라고도 함) 및/또는 제어선(SSL)("제2 주사선"이라고도 함)에 더 연결될 수 있다.
화소(PXL)는 각각의 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는, 주사선(SL) 및 데이터선(DL)에 연결될 수 있고, 제1 전원선(PL1)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 제1 주사 신호가 공급되는 주사선(SL), 데이터 신호가 공급되는 데이터선(DL), 제1 전원(VDD)이 공급되는 제1 전원선(PL1), 및 발광부(EMU)에 전기적으로 연결될 수 있다.
화소 회로(PXC)는, 제2 주사 신호가 공급되는 제어선(SSL), 및 표시 기간 또는 센싱 기간에 대응하여 레퍼런스 전원(또는, 초기화 전원) 또는 센싱 회로에 연결되는 센싱선(SENL)에 선택적으로 더 연결될 수 있다. 일 실시예에서, 제2 주사 신호는 제1 주사 신호와 동일하거나 상이한 신호일 수 있다. 제2 주사 신호가 제1 주사 신호와 동일한 신호인 경우, 제어선(SSL)은 주사선(SL)과 통합될 수도 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터(M) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원선(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는, 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)과 발광부(EMU)가 서로 전기적으로 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 화소(PXL)의 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("백 게이트 전극" 또는 "제2 게이트 전극"이라고도 함)을 더 포함할 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 로직 하이 전압 또는 하이 레벨 전압)의 제1 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 제1 주사 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)의 제1 전극은 제1 노드(N1)에 연결될 수 있고, 커패시터(Cst)의 제2 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱선(SENL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어선(SSL)(또는, 주사선(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어선(SSL)으로부터 게이트-온 전압(일 예로, 로직 하이 전압 또는 하이 레벨 전압)의 제2 주사 신호(또는, 제1 주사 신호)가 공급될 때 턴-온되어, 센싱선(SENL)으로 공급되는 레퍼런스 전압(또는, 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱선(SENL)으로 전달할 수 있다. 일 실시예에서, 제2 노드(N2)의 전압은 센싱선(SENL)을 통해 센싱 회로로 전달될 수 있고, 구동 회로(일 예로, 타이밍 제어부)에 제공되어 화소들(PXL)의 특성 편차를 보상하는 등에 이용될 수 있다.
도 4 및 도 5에서는 화소 회로(PXC)에 포함되는 트랜지스터들(M)을 모두 N형 트랜지스터들로 도시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 화소(PXL)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광부(EMU)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 일 실시예에서, 발광부(EMU)는 발광 소자(LD)에 연결되는 전극들(일 예로, 발광 소자(LD)의 제1 단부(EP1)에 연결되는 적어도 하나의 전극 및 발광 소자(LD)의 제2 단부(EP2)에 연결되는 적어도 하나의 전극)을 더 포함할 수 있다.
일 실시예에서, 발광부(EMU)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 발광 소자들(LD)은 화소(PXL)의 유효 광원을 구성할 수 있다.
일 실시예에서, 발광부(EMU)는, 도 4에 도시된 바와 같이 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 서로 병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 발광 소자들(LD)의 제1 단부들(EP1)은, 화소 회로(PXC)에 전기적으로 연결될 수 있고, 화소 회로(PXC)를 통해 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 발광 소자들(LD)의 제2 단부들(EP2)은 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
화소(PXL)의 유효 광원을 구성하는 발광 소자들(LD)(일 예로, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 발광 소자들(LD))의 개수, 종류, 및/또는 구조는 실시예에 따라 변경될 수 있다. 또한, 발광 소자들(LD)의 배열 및/또는 연결 구조도 실시예에 따라 변경될 수 있다.
일 실시예에서, 발광부(EMU)는, 도 5에 도시된 바와 같이 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 직-병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 소자들(LD)은 화소 회로(PXC)와 제2 전원선(PL2)의 사이에서 적어도 두 개의 직렬 단들에 배열 및/또는 연결될 수 있고, 각각의 직렬 단은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 화소 전원일 수 있고, 제2 전원(VSS)은 저전위 화소 전원일 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상일 수 있다.
발광 소자들(LD)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 각각의 프레임 기간 동안 화소 회로(PXC)는 데이터 신호에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 발광 소자들(LD)에 흐르면서 발광 소자들(LD)을 발광시킬 수 있다. 이에 따라, 발광부(EMU)가 구동 전류에 대응하는 휘도로 발광할 수 있다.
도 4 및 도 5에서는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 발광 소자들(LD)(즉, 유효 광원들)만을 도시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 발광부(EMU)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 역방향으로 배열되거나, 적어도 일 단부가 플로팅(floating)된 적어도 하나의 비유효 발광 소자를 더 포함할 수 있다.
도 6은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 도 6에서는 발광부(EMU)를 중심으로 화소(PXL)의 구조를 도시하기로 한다. 예를 들어, 도 6에서는 도 4의 실시예에서와 같이 서로 병렬로 연결된 발광 소자들(LD)을 포함한 발광부(EMU)를 도시하기로 한다.
도 3 내지 도 6을 참조하면, 화소(PXL)는, 발광 소자들(LD)과, 상기 발광 소자들(LD)에 전기적으로 연결된 복수의 전극들을 포함할 수 있다. 예를 들어, 화소(PXL)는, 제1 방향(DR1)을 따라 서로 이격된 적어도 한 쌍의 정렬 전극들(ALE), 상기 정렬 전극들(ALE)의 사이에 배치 및/또는 정렬된 발광 소자들(LD), 상기 발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에 배치된 적어도 한 쌍의 컨택 전극들(CNE)을 포함할 수 있다. 일 실시예에서, 화소(PXL)는, 제1 방향(DR1)을 따라 서로 이격된 제1 정렬 전극(ALE1)("제1 전극"이라고도 함) 및 제2 정렬 전극(ALE2)("제2 전극"이라고도 함), 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 제1 영역(AR1)에서 제2 방향(DR2)을 따라 배열된 발광 소자들(LD)("제1 발광 소자들"이라고도 함), 발광 소자들(LD)의 제1 단부들(EP1) 상에 배치된 제1 컨택 전극(CNE1), 및 발광 소자들(LD)의 제2 단부들(EP2) 상에 배치된 제2 컨택 전극(CNE2)을 포함할 수 있다. 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)에 전기적으로 연결될 수 있고, 제1 정렬 전극(ALE1)에 선택적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)에 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)에 선택적으로 연결될 수 있다.
또한, 화소(PXL)는, 정렬 전극들(ALE) 각각의 하부에 배치된 뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함), 및 화소(PXL)의 발광 영역(EA)을 규정하는 제1 뱅크(BNK1)를 포함할 수 있다. 예를 들어, 화소(PXL)는, 제1 정렬 전극(ALE1)의 하부에 배치된 제1 뱅크 패턴(BNP1), 제2 정렬 전극(ALE2)의 하부에 배치된 제2 뱅크 패턴(BNP2), 및 화소(PXL)의 발광 영역(EA)을 둘러싸는 제1 뱅크(BNK1)를 포함할 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제1 및 제2 뱅크 패턴들(BNP1, BNP2) 각각의 적어도 일 부분은 화소(PXL)의 발광 영역(EA)에 배치될 수 있다.
화소(PXL)의 발광 영역(EA) 주변에는 비발광 영역(NEA)이 배치될 수 있고, 비발광 영역(NEA)에는 제1 뱅크(BNK1)가 배치될 수 있다. 예를 들어, 제1 뱅크(BNK1)는 각 화소(PXL)의 발광 영역(EA)에 대응하는 제1 개구부(OPA1)를 가질 수 있고, 상기 발광 영역(EA)을 둘러쌀 수 있다. 또한, 제1 뱅크(BNK1)는 비발광 영역(NEA)의 일 영역 및/또는 그 주변에 위치한 분리 영역들(SPA)에 대응하는 제2 개구부들(OPA2)을 더 포함할 수 있다. 제2 개구부들(OPA2)에는, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 중 적어도 한 전극의 단부들이 배치될 수 있다.
제1 뱅크 패턴(BNP1)은 제1 정렬 전극(ALE1)의 일 부분과 중첩될 수 있고, 제1 정렬 전극(ALE1)의 하부에 배치될 수 있다. 제1 뱅크 패턴(BNP1)은 발광 소자들(LD)의 제1 단부들(EP1)의 주변에 배치될 수 있다. 예를 들어, 제1 뱅크 패턴(BNP1)은, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 규정되는 평면(일 예로, XY 평면) 상에서 보았을 때, 제1 영역(AR1)으로부터 제1 거리(d1)만큼 이격된 지점에 위치할 수 있고, 발광 소자들(LD)로부터 이격될 수 있다. 제1 뱅크 패턴(BNP1)은 발광 소자들(LD)의 제1 단부들(EP1)과 마주할 수 있다.
제1 뱅크 패턴(BNP1)은 제1 뱅크(BNK1)와 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제1 뱅크 패턴(BNP1)의 일 부분은 발광 영역(EA)에 배치될 수 있고, 제1 뱅크 패턴(BNP1)의 다른 일 부분(일 예로, 제1 뱅크 패턴(BNP1)의 적어도 일 단부)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치될 수 있다. 또는, 제1 뱅크 패턴(BNP1)은 제1 뱅크(BNK1)와 중첩되지 않도록 발광 영역(EA)의 내부에만 배치될 수 있다.
제2 뱅크 패턴(BNP2)은 제2 정렬 전극(ALE2)의 일 부분과 중첩될 수 있고, 제2 정렬 전극(ALE2)의 하부에 배치될 수 있다. 제2 뱅크 패턴(BNP2) 및 제2 정렬 전극(ALE2)은 발광 소자들(LD)의 제2 단부들(EP2)의 주변에 배치될 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)은, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 규정되는 평면 상에서 보았을 때, 제1 영역(AR1)으로부터 제2 거리(d2)만큼 이격된 지점에 위치할 수 있고, 발광 소자들(LD)로부터 이격될 수 있다. 제2 뱅크 패턴(BNP2)은 발광 소자들(LD)의 제2 단부들(EP2)과 마주할 수 있다.
제2 뱅크 패턴(BNP2)은 제1 뱅크(BNK1)와 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)의 일 부분은 발광 영역(EA)에 배치될 수 있고, 제2 뱅크 패턴(BNP2)의 다른 일 부분(일 예로, 제2 뱅크 패턴(BNP2)의 적어도 일 단부)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치될 수 있다. 또는, 제2 뱅크 패턴(BNP2)은 제1 뱅크(BNK1)와 중첩되지 않도록 발광 영역(EA)의 내부에만 배치될 수 있다.
제1 정렬 전극(ALE1)은 발광 소자들(LD)의 제1 단부들(EP1)의 주변에 배치될 수 있다. 제1 정렬 전극(ALE1)은 발광 소자들(LD) 각각의 제1 단부(EP1)와 중첩되거나 중첩되지 않을 수 있다.
제2 정렬 전극(ALE2)은 발광 소자들(LD)의 제2 단부들(EP2)의 주변에 배치될 수 있다. 제2 정렬 전극(ALE2)은 발광 소자들(LD) 각각의 제2 단부(EP2)와 중첩되거나 중첩되지 않을 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 다양한 형상을 가질 수 있고, 서로 이격될 수 있다. 일 실시예에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격될 수 있고, 각각이 제2 방향(DR2)을 따라 연장되는 형상(일 예로, 바 형상)을 가질 수 있다. 또한, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 서로 유사 또는 동일한 형상 및/또는 크기를 가지거나, 서로 다른 형상 및 크기를 가질 수 있다. 제1 및 제2 정렬 전극들(ALE1, ALE2)의 형상, 크기, 개수 및/또는 상호 배치 구조는 실시예에 따라 변경될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 발광 영역(EA)에 배치될 수 있다. 일 실시예에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 발광 영역(EA)으로부터 비발광 영역(NEA)으로 연장될 수 있다. 일 실시예에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 제1 뱅크(BNK1)의 제2 개구부들(OPA2)에 대응하는 분리 영역들(SPA)로 연장될 수 있고, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 양 단부들은 분리 영역들(SPA)에 배치될 수 있다.
제1 정렬 전극(ALE1)은 화소(PXL)별로 분리된 패턴을 가질 수 있다. 제2 정렬 전극(ALE2)은 화소(PXL)별로 분리된 패턴을 가지거나, 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 인접한 적어도 두 화소들(PXL)의 제2 정렬 전극들(ALE2)이 일체로 연결될 수 있다.
한편, 화소들(PXL)을 형성하기 위한 화소 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 화소들(PXL)의 제1 정렬 전극들(ALE1)이 서로 연결되어 있을 수 있고, 화소들(PXL)의 제2 정렬 전극들(ALE2)이 서로 연결되어 있을 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료되기 이전에, 화소들(PXL)의 제1 정렬 전극들(ALE1)은 서로 일체 또는 비일체로 형성되며 서로 전기적으로 연결되어 제1 정렬 배선을 구성할 수 있고, 화소들(PXL)의 제2 전극들(ALE2)은 서로 일체 또는 비일체로 형성되며 서로 전기적으로 연결되어 제2 정렬 배선을 구성할 수 있다.
제1 정렬 배선 및 제2 정렬 배선은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호 및 제2 정렬 신호를 공급받을 수 있다. 제1 및 제2 정렬 신호들은 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 및 제2 정렬 배선들의 사이에 전계가 형성되어, 제1 및 제2 정렬 배선들의 사이에 발광 소자들(LD)이 정렬할 수 있게 된다.
예를 들어, 발광 소자들(LD)은 발광 소자 정렬 단계에서 제1 및 제2 정렬 배선들에 인가된 제1 및 제2 정렬 신호들에 의해 제1 및 제2 정렬 배선들 사이의 영역(일 예로, 제1 영역(AR1)을 포함한 영역)에 제2 방향(DR2)을 따라 배열될 수 있다. 또한, 각각의 발광 소자(LD)는, 제1 단부(EP1)가 제1 정렬 전극(ALE1)과 인접하고, 제2 단부(EP2)가 제2 정렬 전극(ALE2)과 인접하도록 제1 영역(AR1)에 정렬될 수 있다. 일 예로, 각각의 발광 소자(LD)는 제1 방향(DR1)으로 가로 정렬될 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후에는, 각각의 분리 영역(SPA)에서 제1 정렬 배선을 끊을 수 있다. 이에 따라, 화소들(PXL)의 제1 정렬 전극들(ALE1)을 서로 분리하고, 화소들(PXL)을 개별적으로 구동할 수 있다.
일 실시예에서, 화소들(PXL)의 제1 정렬 전극들(ALE1)을 분리함과 동시에, 화소들(PXL)의 제2 정렬 전극들(ALE2)을 분리할 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료된 이후에, 각각의 분리 영역(SPA)에서 제1 및 제2 정렬 배선들을 끊을 수 있다. 이에 따라, 화소들(PXL)의 제1 및 제2 정렬 전극들(ALE1, ALE2)을 각각의 개별 패턴들로 형성할 수 있다.
제1 정렬 전극(ALE1)은 제1 뱅크 패턴(BNP1)과 중첩될 수 있고, 제1 뱅크 패턴(BNP1)과 중첩되는 영역에서 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는(일 예로, 직교하는) 제3 방향(DR3)(일 예로, 높이 방향)으로 돌출될 수 있다. 제2 정렬 전극(ALE2)은 제2 뱅크 패턴(BNP2)과 중첩될 수 있고, 제2 뱅크 패턴(BNP2)과 중첩되는 영역에서 제3 방향(DR3)으로 돌출될 수 있다.
제1 정렬 전극(ALE1) 및 제1 뱅크 패턴(BNP1)에 의해 제1 영역(AR1)의 일 측(일 예로, 우측)에 제1 돌출 패턴이 형성될 수 있고, 제2 정렬 전극(ALE2) 및 제2 뱅크 패턴(BNP2)에 의해 제1 영역(AR1)의 다른 일 측(일 예로, 좌측)에 제2 돌출 패턴이 형성될 수 있다. 제1 및 제2 돌출 패턴들에 의해, 발광 소자들(LD)이 정렬 및/또는 배열되는 위치를 보다 용이하게 제어할 수 있다.
또한, 제1 및 제2 돌출 패턴들 중 적어도 하나의 돌출 패턴은 발광 소자들(LD)로부터 방출되는 빛을 반사시켜 상부 방향으로 출광시키기 위한 반사성의 벽 구조물을 형성할 수 있다. 예를 들어, 발광 소자들(LD)이 각각의 제1 단부들(EP1)을 통해 빛을 방출한다고 할 때, 제1 정렬 전극(ALE1) 및 제1 뱅크 패턴(BNP1)에 의해 형성된 제1 돌출 패턴에 의해, 발광 소자들(LD)의 제1 단부들(EP1)로부터 제1 돌출 패턴을 향해 측면 방향으로 방출된 빛이 제1 돌출 패턴에서 반사되어 화소(PXL)의 상부 방향으로 방출될 수 있다. 이에 따라, 화소(PXL)의 광 효율을 높일 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1)은 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 발광 영역(EA)의 내부 및/또는 외부에서 제1 컨택 전극(CNE1)과 직접적으로 접촉됨으로써 제1 컨택 전극(CNE1)에 전기적으로 연결되거나, 적어도 하나의 컨택홀 등을 통해 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있다. 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 화소(PXL)의 화소 회로(PXC)에 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 회로층(일 예로, 도 7의 회로층(PCL))에 배치된 제1 트랜지스터(M1) 등에 전기적으로 연결될 수 있다. 제1 정렬 전극(ALE1)을 통해 제1 컨택 전극(CNE1)이 화소 회로(PXC)에 전기적으로 연결될 수 있다.
제1 컨택부(CNT1)는 적어도 하나의 컨택홀 및/또는 비아홀을 포함할 수 있다. 일 실시예에서, 제1 컨택부(CNT1)는 발광 영역(EA)의 외부에 배치될 수 있다. 예를 들어, 제1 컨택부(CNT1)는 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치되거나, 제1 뱅크(BNK1)와 중첩되지 않도록 분리 영역(SPA)에 배치될 수 있다. 제1 컨택부(CNT1)의 위치는 변경될 수 있다.
일 실시예에서, 제2 정렬 전극(ALE2)은 제2 컨택 전극(CNE2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 정렬 전극(ALE2)은 발광 영역(EA)의 내부 및/또는 외부에서 제2 컨택 전극(CNE2)과 직접적으로 접촉됨으로써 제2 컨택 전극(CNE2)에 전기적으로 연결되거나, 적어도 하나의 컨택홀 등을 통해 제2 컨택 전극(CNE2)에 전기적으로 연결될 수 있다. 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통해 회로층(일 예로, 도 7의 회로층(PCL))에 배치된 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
제2 컨택부(CNT2)는 적어도 하나의 컨택홀 및/또는 비아홀을 포함할 수 있다. 일 실시예에서, 제2 컨택부(CNT2)는 발광 영역(EA)의 외부에 배치될 수 있다. 예를 들어, 제2 컨택부(CNT2)는 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치되거나, 제1 뱅크(BNK1)와 중첩되지 않도록 분리 영역(SPA)에 배치될 수 있다. 제2 컨택부(CNT2)의 위치는 변경될 수 있다.
발광 소자들(LD)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이의 제1 영역(AR1)에 배치될 수 있다. 여기서, 발광 소자들(LD)이 제1 영역(AR1)에 배치된다 함은, 발광 소자들(LD) 각각의 적어도 일 부분이 제1 영역(AR1)에 배치됨을 의미할 수 있다. 각각의 발광 소자(LD)는, 제1 정렬 전극(ALE1)에 인접한 제1 단부(EP1), 및 제2 정렬 전극(ALE2)에 인접한 제2 단부(EP2)를 포함할 수 있다.
예를 들어, 발광 소자들(LD)은 제1 영역(AR1)에서 제2 방향(DR2)을 따라 배열될 수 있다. 또한, 발광 소자들(LD) 각각은, 제1 단부(EP1)가 제1 정렬 전극(ALE1)과 인접하고 제2 단부(EP2)가 제2 정렬 전극(ALE2)과 인접하도록, 제2 방향(DR2)과 교차하는 방향(일 예로, 제1 방향(DR1) 또는 사선 방향 등)으로 정렬될 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)은 제1 컨택 전극(CNE1)과 중첩될 수 있고, 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있다. 발광 소자들(LD)의 제2 단부들(EP2)은 제2 컨택 전극(CNE2)과 중첩될 수 있고, 제2 컨택 전극(CNE2)에 전기적으로 연결될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의(일 예로, 나노미터 내지 마이크로미터 범위의 크기를 가지는) 무기 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 질화물계 반도체를 성장시켜 나노미터 내지 마이크로미터 크기의 봉(rod) 형상으로 식각함에 의해 제조된 무기 발광 소자(일 예로, 도 1 및 도 2의 실시예에 의한 발광 소자(LD))일 수 있다. 다만, 각각의 발광부(EMU)를 구성하는 발광 소자(들)(LD)의 종류, 크기, 형상, 구조 및/또는 개수 등은 변경될 수 있다.
발광 소자들(LD)은 유동성의 용액 내에 분산된 형태로 준비될 수 있고, 잉크젯 방식 또는 슬릿 코팅 방식 등을 통해 각 화소(PXL)의 발광 영역(EA)에 공급될 수 있다. 발광 소자들(LD)의 공급과 동시에 또는 그 이후에 제1 및 제2 정렬 배선들에 제1 및 제2 정렬 신호들을 인가하여 발광 소자들(LD)을 제1 영역(AR1)에 정렬 및/또는 배열할 수 있다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1) 및 발광 소자들(LD)의 제1 단부들(EP1) 상에 배치될 수 있다. 일 실시예에서, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)과 접촉되도록 발광 소자들(LD)의 제1 단부들(EP1) 상에 직접적으로 배치될 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있고, 제1 정렬 전극(ALE1)을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1)을 통하지 않고, 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2) 및 발광 소자들(LD)의 제2 단부들(EP2) 상에 배치될 수 있다. 일 실시예에서, 제2 컨택 전극(CNE2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)과 접촉되도록 발광 소자들(LD)의 제2 단부들(EP2) 상에 직접적으로 배치될 수 있다.
일 실시예에서, 제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2)을 통하지 않고, 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 발광 영역(EA)의 내부에서 각각 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있으나, 실시예들이 이에 한정되지는 않는다. 정렬 전극들(ALE) 및 컨택 전극들(CNE)의 배치 구조, 연결 여부, 연결 위치 및/또는 개수 등은 실시예에 따라 변경될 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1)은 적어도 하나의 투명 전극층을 포함한 투명 전극일 수 있고, 제2 컨택 전극(CNE2)은 적어도 하나의 반사 전극층을 포함한 반사 전극일 수 있다. 예를 들어, 제1 컨택 전극(CNE1)은 적어도 하나의 투명 도전 물질을 포함한 단일 층 또는 다중 층의 투명 전극으로 형성될 수 있고, 제2 컨택 전극(CNE2)은 적어도 하나의 반사성 도전 물질(일 예로, 금속)을 포함한 단일 층 또는 다중 층의 반사 전극으로 형성될 수 있다. 이에 따라, 발광 소자들(LD)은 주로 제1 단부들(EP1)을 통해 빛을 방출할 수 있다. 예를 들어, 발광 소자들(LD)은 제1 및 제2 단부들(EP1, EP2) 중 제1 단부들(EP1)을 통해서만 빛을 방출할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)을 통해 방출된 빛 중 적어도 일부는 제1 뱅크 패턴(BNP1)이 형성된 영역에서 제1 뱅크 패턴(BNP1) 및 제1 정렬 전극(ALE1)에 의해 형성된 제1 돌출 패턴에 의해 반사되어, 제3 방향(DR3)을 포함한 화소(PXL)의 상부 방향으로 방출될 수 있다. 이에 따라, 화소(PXL)에서 생성된 빛의 출광 효율을 높일 수 있다.
일 실시예에서, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 서로 비대칭적인 구조를 가질 수 있다. 예를 들어, 제1 뱅크 패턴(BNP1)과 제1 영역(AR1) 사이의 이격 거리와 제2 뱅크 패턴(BNP2)과 제1 영역(AR1) 사이의 이격 거리, 및/또는 제1 뱅크 패턴(BNP1)의 크기(일 예로, 폭, 면적, 높이 및/또는 부피)와 제2 뱅크 패턴(BNP2)의 크기는 서로 다를 수 있다. 일 실시예에서, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 서로 다른 표면 프로파일을 가질 수 있다.
일 실시예에서, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 제1 영역(AR1)으로부터 서로 다른 거리만큼 이격된 위치에 배치될 수 있다. 예를 들어, 제1 방향(DR1)에서, 제1 뱅크 패턴(BNP1)은 제1 영역(AR1)으로부터 제1 거리(d1)만큼 이격될 수 있고, 제2 뱅크 패턴(BNP2)은 제1 영역(AR1)으로부터 제1 거리(d1)보다 짧은 제2 거리(d2)만큼 이격될 수 있다.
일 실시예에서, 제1 거리(d1)는, 발광 소자들(LD)로부터 방출되는 빛의 경로 및/또는 분포에 따라 결정될 수 있다. 예를 들어, 제1 거리(d1)는 발광 소자들(LD)의 제1 단부들(EP1)로부터 방출되는 빛 중 화소(PXL)의 상부 방향으로 향하지 않고 상대적으로 낮은 각도로 방출되는 측면 방향의 빛을, 제1 돌출 패턴에 의해 효과적으로 반사시킬 수 있는 범위의 값으로 설정될 수 있다.
일 실시예에서, 제2 거리(d2)는, 제한된 화소 영역을 고려하여 제1 거리(d1)보다 작은 값으로 설정될 수 있다. 일 예로, 제1 방향(DR1)을 따른 발광 영역(EA)의 폭 및/또는 발광 영역(EA)의 전체 면적을 고려하여, 제2 거리(d2)가 축소 또는 최소화되도록 제2 뱅크 패턴(BNP2)을 제1 영역(AR1)에 가깝게 배치할 수 있다. 이에 따라, 제한된 화소 영역을 효율적으로 활용하고, 제1 뱅크 패턴(BNP1)과 제1 영역(AR1) 사이의 이격 거리를 충분히 확보할 수 있다.
예를 들어, 제1 뱅크 패턴(BNP1)은 발광 소자들(LD)의 제1 단부들(EP1)로부터 방출되는 낮은 각도의 빛 중 보다 많은 비율의 빛을 효과적으로 반사시킬 수 있는 위치에, 충분한 크기로 형성될 수 있다. 제2 뱅크 패턴(BNP2)은 제1 뱅크 패턴(BNP2)에 비해 제1 영역(AR1)에 가깝게 배치될 수 있고, 보다 작은 크기로 형성될 수 있다.
일 실시예에서, 제1 뱅크 패턴(BNP1)은 제2 뱅크 패턴(BNP2)에 비해 높게 형성될 수 있고, 제1 방향(DR1)을 따라 보다 큰 폭을 가질 수 있다. 예를 들어, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 제1 방향(DR1)에서 서로 다른 폭을 가질 수 있다. 일 예로, 제1 방향(DR1)에서, 제1 뱅크 패턴(BNP1)은 제1 폭(w1)을 가질 수 있고, 제2 뱅크 패턴(BNP2)은 제1 폭(w1)보다 좁은 제2 폭(w2)을 가질 수 있다. 이에 따라, 화소(PXL)에서 생성된 빛의 출광 효율을 높이면서도, 화소 영역(일 예로, 발광 영역(EA))의 공간 활용률을 높일 수 있다.
제1 뱅크(BNK1)는 화소들(PXL) 각각의 발광 영역(EA)을 둘러싸도록 상기 발광 영역(EA) 주변의 비발광 영역(NEA)에 배치될 수 있다. 예를 들어, 제1 뱅크(BNK1)는 각각의 발광 영역(EA)을 둘러싸도록, 화소들(PXL) 각각의 외곽 영역 및/또는 인접한 화소들(PXL) 사이의 영역에 배치될 수 있다.
제1 뱅크(BNK1)는, 화소들(PXL)의 발광 영역들(EA)에 대응하는 제1 개구부들(OPA1)을 포함할 수 있다. 또한, 제1 뱅크(BNK1)는 분리 영역들(SPA)에 대응하는 제2 개구부들(OPA2)을 더 포함할 수 있다. 예를 들어, 제1 뱅크(BNK1)는, 표시 영역(DA)의 전반에서, 발광 영역들(EA) 및 분리 영역들(SPA)에 대응하는 개구부들(OPA)을 포함하며 메쉬 형상을 가질 수 있다. 제1 뱅크(BNK1)가 분리 영역들(SPA)에 대응하는 제2 개구부들(OPA2)을 포함함에 따라, 발광 소자들(LD)의 정렬이 완료된 이후 제1 및 제2 정렬 배선들(또는, 제1 정렬 배선)을 제1 및 제2 정렬 전극들(ALE1, ALE2)(또는, 제1 정렬 전극들(ALE1))로 용이하게 분리할 수 있다.
제1 뱅크(BNK1)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 예를 들어, 제1 뱅크(BNK1)는, 적어도 하나의 블랙 매트릭스 물질, 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 이에 따라, 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다.
또한, 제1 뱅크(BNK1)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정할 수 있다. 예를 들어, 제1 뱅크(BNK1)에 의해 화소들(PXL)의 발광 영역들(EA)이 분리되어 구획됨으로써, 각각의 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 다이오드 혼합액(일 예로, 적어도 한 종류 및/또는 색의 발광 소자들(LD)을 포함한 발광 소자 잉크)를 공급할 수 있다.
도 7 내지 도 9는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도들이다. 예를 들어, 도 7 내지 도 9는 도 6의 Ⅱ~Ⅱ'선에 대응하는 화소(PXL)의 단면을 나타내며, 제1 뱅크 패턴(BNP1)과 관련하여 서로 다른 실시예들을 나타낸다. 도 7 내지 도 9의 실시예들에서, 서로 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 부분들에 대한 상세한 설명은 생략하기로 한다.
도 7 내지 도 9에서는 화소(PXL) 및 이를 포함한 표시 장치(DD)의 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 각각의 화소 회로(PXC)에 구비된 어느 하나의 트랜지스터(M)(일 예로, 하부 금속층(BML)을 포함한 제1 트랜지스터(M1))의 단면을 예시적으로 도시하기로 한다. 회로층(PCL)에는 각각의 화소 회로(PXC)에 구비된 회로 소자들 외에도 각종 신호선들 및/또는 전원선들이 더 배치될 수 있다.
먼저 도 1 내지 도 7을 참조하면, 화소(PXL) 및 이를 포함한 표시 장치(DD)는, 베이스 층(BSL), 회로층(PCL), 및 표시층(DPL)을 포함할 수 있다. 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL) 상에 서로 중첩되도록 배치될 수 있다. 일 예로, 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치될 수 있다.
또한, 화소(PXL) 및 이를 포함한 표시 장치(DD)는, 표시층(DPL) 상에 배치된 컬러 필터층(CFL) 및/또는 봉지층(ENC)(또는, 보호층)을 더 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL) 및/또는 봉지층(ENC)은, 회로층(PCL) 및 표시층(DPL)이 형성된 베이스 층(BSL)의 일면 상에 직접적으로 형성될 수 있으나, 이에 한정되지는 않는다.
베이스 층(BSL)은 단단한(rigid) 기판이거나, 유연한(flexible) 기판 또는 필름일 수 있고, 그 재료나 구조가 특별히 한정되지는 않는다. 예를 들어, 베이스 층(BSL)은 투명 또는 불투명한 적어도 하나의 절연 물질을 포함하며, 단일 층 또는 다중 층의 기판 또는 필름일 수 있다.
회로층(PCL)은 베이스 층(BSL)의 일면 상에 제공될 수 있다. 회로층(PCL)은, 각 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다. 예를 들어, 회로층(PCL)의 각 화소 영역에는 제1 트랜지스터(M1)를 포함한 복수의 회로 소자들이 형성될 수 있다. 또한, 회로층(PCL)은, 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 신호선들 및 전원선들을 포함할 수 있다.
추가적으로, 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및/또는 패시베이션층(PSV)을 포함할 수 있다.
회로층(PCL)은 베이스 층(BSL) 상에 배치되며, 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함한 제1 도전층을 포함할 수 있다. 일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치될 수 있고, 각 화소(PXL)에 구비된 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함할 수 있다. 제1 트랜지스터(M1)의 하부 금속층(BML)은, 제1 트랜지스터(M1)의 게이트 전극(GE) 및 반도체 패턴(SCP)과 중첩될 수 있다.
또한, 제1 도전층은 소정의 배선들을 더 포함할 수 있다. 예를 들어, 제1 도전층은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제1 도전층은, 센싱선(SENL), 데이터선(DL), 제1 전원선(PL1)(또는, 제2 방향 제1 서브 전원선) 및/또는 제2 전원선(PL2)(또는, 제2 방향 제2 서브 전원선)을 포함할 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 트랜지스터(M)의 반도체 패턴(SCP)을 포함할 수 있다. 반도체 패턴(SCP)은 해당 트랜지스터(M)의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다. 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 또한, 제2 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 일 전극 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선이 다중 층으로 구성될 경우, 제2 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제2 도전층 상에는 층간 절연층(ILD)이 배치될 수 있다. 그리고, 층간 절연층(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 소스 전극(SE)은 적어도 하나의 컨택홀(CHs)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 일 영역(일 예로, 소스 영역)에 연결될 수 있고, 드레인 전극(DE)은 적어도 하나의 다른 컨택홀(CHd)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 다른 일 영역(일 예로, 드레인 영역)에 연결될 수 있다. 또한, 제3 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 다른 일 전극, 소정의 배선들, 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 예를 들어, 제3 도전층은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제3 도전층은, 화소들(PXL)에 연결되는 주사선들(SL), 제어선들(SSL), 제1 전원선(PL1)(또는, 제1 방향 제1 서브 전원선) 및/또는 제2 전원선(PL2)(또는, 제1 방향 제2 서브 전원선)을 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선이 다중 층으로 구성될 경우, 제3 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 이외에도 다양한 종류의 도전 물질을 포함할 수 있다.
제3 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 유기 절연층을 포함할 수 있고, 회로층(PCL)의 표면을 평탄화할 수 있다.
패시베이션층(PSV) 상에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 각 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 발광 영역(EA)에 배치된 발광 소자들(LD)과, 상기 발광 소자들(LD)의 주변에 배치된 전극들을 포함할 수 있다. 일 실시예에서, 상기 전극들은, 도 6의 실시예에서와 같이 제1 및 제2 정렬 전극들(ALE1, ALE2)과 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
또한, 표시층(DPL)은, 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 순차적으로 배치된, 절연 패턴들 및/또는 절연층들을 더 포함할 수 있다. 예를 들어, 표시층(DPL)은, 정렬 전극들(ALE) 각각의 하부에 배치된 뱅크 패턴들(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 제3 절연층(INS3), 제2 뱅크(BNK2) 및/또는 제4 절연층(INS4)을 포함할 수 있다. 또한, 표시층(DPL)은, 광 변환층(CCL)을 선택적으로 더 포함할 수 있다.
뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함)은 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다. 일 실시예에서, 뱅크 패턴들(BNP)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일 부분과 중첩되도록 제1 및 제2 정렬 전극들(ALE1, ALE2)의 하부에 개별적으로 배치되는 분리형 패턴들로 형성될 수 있다. 예를 들어, 뱅크 패턴들(BNP)은 제1 정렬 전극(ALE1)의 하부에 배치된 제1 뱅크 패턴(BNP1)과, 제2 정렬 전극(ALE2)의 하부에 배치된 제2 뱅크 패턴(BNP2)을 포함할 수 있다.
일 실시예에서, 뱅크 패턴들(BNP)은 적어도 하나의 유기 절연 물질을 포함한 적어도 하나의 유기 절연층을 포함할 수 있다. 예를 들어, 뱅크 패턴들(BNP)은 폴리아크릴레이트, 폴리이미드 또는 이외의 다른 유기 절연 물질 중 적어도 하나를 포함한 유기 절연 패턴들로 형성될 수 있다. 이에 따라, 뱅크 패턴들(BNP)을 원하는 크기 및/또는 높이로 용이하게 형성할 수 있다.
일 실시예에서, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 서로 다른 폭 및/또는 면적을 가질 수 있다. 예를 들어, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 규정되는 평면 상에서 서로 다른 면적을 가질 수 있다. 실시예에 따라, 제1 방향(DR1)에서, 제1 뱅크 패턴(BNP)은 제1 폭(w1)을 가질 수 있고, 제2 뱅크 패턴(BNP)은 제1 폭(w1)보다 작은 제2 폭(w2)을 가질 수 있다.
일 실시예에서, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)에서, 회로층(PCL)을 포함한 베이스 층(BSL)의 일면으로부터 서로 다른 높이로 돌출될 수 있다. 일 예로, 제3 방향(DR3)에서, 제1 뱅크 패턴(BNP)은 제1 높이(h1)를 가질 수 있고, 제2 뱅크 패턴(BNP)은 제1 높이(h1)보다 낮은 제2 높이(h2)를 가질 수 있다.
제1 높이(h1)는 발광 소자들(LD)의 출광 프로파일에 따라, 상기 발광 소자들(LD)의 제1 단부들(EP1)로부터 방출되는 낮은 각도의 빛을 화소(PXL)의 상부 방향으로 효과적으로 반사시키기에 충분한 높이일 수 있다. 제2 높이(h2)는 제2 폭(w2)을 가지는 제2 뱅크 패턴(BNP2)을 용이하게 형성할 수 있을 정도의 높이일 수 있고, 제1 높이(h1)보다는 낮을 수 있다. 제1 높이(h1) 및 제2 높이(h2)는 화소(PXL) 및 이를 포함한 표시 장치(DD)의 설계 조건 등에 따라 달라질 수 있다.
뱅크 패턴들(BNP) 상에는 적어도 한 쌍의 정렬 전극들(ALE)이 형성될 수 있다. 예를 들어, 뱅크 패턴들(BNP) 상에는 제1 및 제2 정렬 전극들(ALE1, ALE2)이 형성될 수 있다. 각각의 발광 영역(EA)에 배치되는 정렬 전극들(ALE)의 개수, 형상, 크기, 및/또는 위치 등은 실시예에 따라 변경될 수 있다.
정렬 전극들(ALE)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 정렬 전극들(ALE)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질, 또는 이외의 다른 도전 물질을 포함할 수 있다. 정렬 전극들(ALE)을 형성하는 데에 이용되는 물질이 특별히 한정되지는 않는다. 정렬 전극들(ALE)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
각각의 정렬 전극(ALE)은 단일 층 또는 다중 층으로 구성될 수 있다. 일 실시예에서, 정렬 전극들(ALE)은 가시광선 파장 대역에서의 반사율이 높은 반사성의 도전 물질(일 예로, 알루미늄(Al), 금(Au), 및/또는 은(Ag) 등과 같은 금속)을 포함한 반사 전극층을 포함할 수 있다. 이에 따라, 발광 소자들(LD)에서 방출되는 빛을 보다 화소(PXL)의 상부 방향으로 반사시켜 화소(PXL)의 출광 효율을 높일 수 있다. 정렬 전극들(ALE)은, 반사 전극층의 상부 및/또는 하부에 배치되는 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
정렬 전극들(ALE) 상에는 제1 절연층(INS1)이 배치될 수 있다. 일 실시예에서, 제1 절연층(INS1)은 각각의 정렬 전극(ALE)과 이에 대응하는 각각의 컨택 전극(CNE)이 중첩되는 영역에서 개구될 수 있고, 제1 절연층(INS1)이 개구된 영역에서 각각의 정렬 전극(ALE)과 이에 대응하는 각각의 컨택 전극(CNE)이 서로 전기적으로 연결될 수 있다. 또는, 제1 절연층(INS1)은 각각의 정렬 전극(ALE)과 이에 대응하는 각각의 컨택 전극(CNE)이 중첩되는 영역에서 적어도 하나의 컨택홀을 포함할 수 있고, 상기 적어도 하나의 컨택홀을 통해 각각의 정렬 전극(ALE)과 이에 대응하는 각각의 컨택 전극(CNE)이 서로 전기적으로 연결될 수 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
정렬 전극들(ALE)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 정렬 전극들(ALE)이 손상되는 것을 방지할 수 있다. 또한, 정렬 전극들(ALE)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
정렬 전극들(ALE) 및 제1 절연층(INS1)이 형성된 표시 영역(DA)에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 각 화소(PXL)의 발광 영역(EA)에 대응하는 제1 개구부(OPA1)를 가질 수 있고, 상기 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 형성될 수 있다. 이에 따라, 발광 소자들(LD)이 공급될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제1 뱅크(BNK1)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다.
일 실시예에서, 제1 뱅크(BNK1)는 적어도 하나의 유기 절연 물질을 포함한 적어도 하나의 유기 절연층을 포함할 수 있다. 이에 따라, 제1 뱅크(BNK1)를 원하는 크기 및/또는 높이로 용이하게 형성할 수 있다. 제1 뱅크(BNK1)는 뱅크 패턴들(BNP)과 동일한 유기 절연 물질을 포함하거나, 뱅크 패턴들(BNP)과 상이한 유기 절연 물질을 포함할 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EA)에는 발광 소자들(LD)이 배치될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이의 제1 영역(AR1)에서 제2 방향(DR2)을 따라 배열될 수 있고, 각각이 제2 방향(DR2)과 교차하는 제1 방향(DR1) 또는 사선 방향 등으로 정렬될 수 있다. 일 예로, 각각의 발광 소자(LD)는 제1 단부(EP1)가 제1 정렬 전극(ALE1)에 인접하고, 제2 단부(EP2)가 제2 정렬 전극(ALE2)에 인접하도록 제1 영역(AR1)에 가로 방향으로 배치될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는, 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로 순차적으로 배치된, 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)을 포함할 수 있다. 또한, 각각의 발광 소자(LD)는, 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면(일 예로, 원기둥의 측면)을 감싸는 절연 피막(INF)을 더 포함할 수 있다.
일 실시예에서, 활성층(ACT)은 제1 단부(EP1) 및 제2 단부(EP2) 사이의 중앙 영역에 위치하되, 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 배치될 수 있다. 이에 따라, 활성층(ACT)에서 생성된 빛은 제2 단부(EP2)보다 제1 단부(EP1)로 더 많이 방출될 수 있다.
일 실시예에서, 발광 소자들(LD)의 제1 단부들(EP1) 상에는 실질적으로 투명한 제1 컨택 전극(CNE1)이 배치될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 단부들(EP1)로 방출되는 빛은 제1 컨택 전극(CNE1)을 투과할 수 있다. 발광 소자들(LD)의 제2 단부들(EP2) 상에는 실질적으로 불투명한 반사성의 제2 컨택 전극(CNE2)이 배치될 수 있다. 이에 따라, 발광 소자들(LD)의 활성층(ACT)에서 제2 단부들(EP2)로 향한 빛의 적어도 일 부분은 제2 컨택 전극(CNE2)에 의해 반사되어 제1 단부들(EP1) 등을 비롯한 다른 부분을 통해 발광 소자들(LD)로부터 방출될 수 있다.
발광 소자들(LD)의 일 부분 상에는, 제2 절연층(INS2)(또는, "절연 패턴"이라고도 함)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 각 화소(PXL)의 발광 영역(EA)에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에 국부적으로 배치될 수 있다. 제2 절연층(INS2)에 의해, 발광 소자들(LD)을 안정적으로 고정할 수 있고, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 보다 안정적으로 분리할 수 있다.
제2 절연층(INS2)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유기 및/또는 무기 절연 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는, 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 배치될 수 있다. 일 실시예에서, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)과 직접적으로 접촉될 수 있고, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)과 직접적으로 접촉될 수 있다.
제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1)의 적어도 일 부분과 중첩되도록 제1 정렬 전극(ALE1)의 상부에 배치될 수 있다. 일 실시예에서, 제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은, 제1 절연층(INS1)이 개구되어 있는 영역(일 예로, 제1 뱅크 패턴(BNP1)의 상부)에서 제1 정렬 전극(ALE1)에 접촉됨으로써, 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2)의 적어도 일 부분과 중첩되도록 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다. 일 실시예에서, 제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은, 제1 절연층(INS1)이 개구되어 있는 영역(일 예로, 제2 뱅크 패턴(BNP2)의 상부)에서 제2 정렬 전극(ALE2)에 접촉됨으로써, 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)은 적어도 하나의 투명 전극층을 포함한 투명 전극으로 형성될 수 있고, 제2 컨택 전극(CNE2)은 적어도 하나의 반사 전극층을 포함한 반사 전극으로 형성될 수 있다. 예를 들어, 제1 컨택 전극(CNE1)은 ITO, IZO, ITZO, ZnO, AZO, GZO, ZTO, GTO, FTO, 및 이외의 다른 투명 도전 물질 중 적어도 하나를 포함할 수 있고, 실질적으로 투명할 수 있다. 제2 컨택 전극(CNE2)은 가시광선 파장 대역에서의 반사율이 높은 반사성의 도전 물질, 일 예로, 알루미늄(Al), 금(Au), 은(Ag), 및 이외의 다른 반사성의 금속 중 적어도 하나를 포함할 수 있고, 실질적으로 불투명할 수 있다. 이에 따라, 발광 소자들(LD)이 제1 단부들(EP1)로 빛을 방출할 수 있다.
일 실시예에서, 제2 컨택 전극(CNE2)은 발광 소자들(LD)과의 접촉면에서 컨택 저항을 저감할 수 있는 도전 물질로 형성될 수 있다. 일 실시예에서, 발광 소자들(LD)의 제2 단부들(EP2)에 배치된 제1 반도체층(SCL1) 또는 상기 제1 반도체층(SCL1)에 인접하도록 발광 소자들(LD)의 제2 단부들(EP2)에 배치된 적어도 하나의 전극층과의 일함수 차이가 0.5eV 이내인 도전 물질을 사용하여, 제2 컨택 전극(CNE2)을 형성할 수 있다. 이에 따라, 발광 소자들(LD)과 제2 컨택 전극(CNE2) 사이의 컨택 저항을 낮출 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 서로 다른 공정을 통해 서로 다른 층에 형성될 수 있다. 예를 들어, 제2 컨택 전극(CNE2)이 먼저 형성된 이후, 제2 컨택 전극(CNE2) 상에 제3 절연층(INS3)이 형성될 수 있다. 이후, 제1 컨택 전극(CNE1)이 형성될 수 있다. 제1 컨택 전극(CNE1)은 제3 절연층(INS3)의 일 부분과 중첩되거나 중첩되지 않을 수 있다.
제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 배치 및/또는 형성 순서는 변경될 수 있다. 예를 들어, 다른 실시예에서는 제1 컨택 전극(CNE1)이 먼저 형성된 이후, 제1 컨택 전극(CNE1) 상에 제3 절연층(INS3)이 형성될 수 있다. 이후, 제2 컨택 전극(CNE2)이 형성될 수 있다. 또 다른 실시예에서는 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)이 동일 층에 형성될 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1) 또는 제2 컨택 전극(CNE2) 상에 제3 절연층(INS3)이 형성될 수 있다. 다른 실시예에서, 제3 절연층(INS3)은 형성되지 않을 수 있다. 예를 들어, 화소(PXL)는 제3 절연층(INS3)을 포함하지 않을 수도 있다.
일 실시예에서, 화소(PXL) 및 이를 포함한 표시 장치(DD)는, 각 화소(PXL)의 발광 영역(EA)에 배치 및/또는 제공된 광 변환층(CCL)을 포함할 수 있다. 예를 들어, 광 변환층(CCL)은 각각의 발광 영역(EA)에 배치된 발광 소자들(LD)의 상부에 위치하도록 제1 영역(AR1)을 포함한 발광 영역(EA)에 제공 및/또는 배치될 수 있다.
또한, 화소(PXL) 및 이를 포함한 표시 장치(DD)는, 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치된 제2 뱅크(BNK2)를 더 포함할 수 있다. 제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 통합될 수도 있다.
제2 뱅크(BNK2)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 예를 들어, 제2 뱅크(BNK2)는, 적어도 하나의 블랙 매트릭스 물질, 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 이에 따라, 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다.
광 변환층(CCL)은, 발광 소자들(LD)로부터 방출되는 빛의 파장 및/또는 색을 변환하기 위한 파장 변환 입자들(일 예로, 컬러 변환 입자들), 및 발광 소자들(LD)로부터 방출된 빛을 산란시켜 화소(PXL)의 출광 효율을 높이기 위한 광 산란 입자들(SCT) 중 적어도 하나를 포함할 수 있다. 일 예로, 각 화소(PXL)의 발광 영역(EA)에는, 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷)을 포함한 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함한 광 변환층(CCL)이 제공될 수 있다.
예를 들어, 어느 하나의 화소(PXL)가 적색(또는, 녹색)의 화소로 설정되고, 상기 화소(PXL)의 발광 영역(EA)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 화소(PXL)의 발광 영역(EA)에는, 청색의 빛을 적색(또는, 녹색)의 빛으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 배치될 수 있다. 광 변환층(CCL)은 광 산란 입자들(SCT)을 선택적으로 더 포함할 수 있다.
화소들(PXL)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 포함한 베이스 층(BSL)의 일면 상에는 제4 절연층(INS4)이 배치될 수 있다.
일 실시예에서, 제4 절연층(INS4)은 적어도 하나의 유기 절연층을 포함할 수 있고, 표시층(DPL)의 표면을 실질적으로 평탄화할 수 있다. 제4 절연층(INS4)은 화소들(PXL)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 보호할 수 있다.
제4 절연층(INS4) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 화소들(PXL)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 색 화소(PXL1)의 발광 영역(EA)에 배치된 제1 컬러 필터(CF1), 제2 색 화소(PXL2)의 발광 영역(EA)에 배치된 제2 컬러 필터(CF2), 및 제3 색 화소(PXL3)의 발광 영역(EA)에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다. 일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩되도록 배치되어, 비발광 영역(NEA)에서 차광 패턴을 구성할 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 각각 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)의 발광 영역들(EA)에 서로 분리되어 형성될 수 있고, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 별도의 차광 패턴 등이 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제5 절연층(INS5)을 포함한 적어도 하나의 유기 절연층 및/또는 무기 절연층을 포함할 수 있다. 제5 절연층(INS5)은, 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록 표시 영역(DA)에 전면적으로 형성될 수 있다. 일 실시예에서, 제5 절연층(INS5)은, 적어도 하나의 유기 절연층을 포함할 수 있고, 표시 영역(DA)의 표면을 평탄화할 수 있다.
도 6 및 도 7의 실시예에 따르면, 발광 소자들(LD) 각각의 제1 단부(EP1)가 제1 정렬 전극(ALE1) 및/또는 제1 뱅크 패턴(BNP1)을 향하고, 발광 소자들(LD) 각각의 제2 단부(EP2)가 제2 정렬 전극(ALE2) 및/또는 제2 뱅크 패턴(BNP2)을 향하도록 발광 소자들(LD)을 정렬할 수 있고, 다수의 발광 소자들(LD)을 제1 영역(AR1)에서 제2 방향(DR2)을 따라 배열할 수 있다. 또한, 발광 소자들(LD)의 제1 단부들(EP1) 상에 투명 전극으로 형성되는 제1 컨택 전극(CNE1)을 배치하고, 발광 소자들(LD)의 제2 단부들(EP2) 상에 반사 전극으로 형성되는 제2 컨택 전극(CNE2)을 배치함으로써, 발광 소자들(LD)이 제1 단부들(EP1)을 통해 편측으로 발광하도록 발광 소자들(LD)의 출광 프로파일을 제어할 수 있다.
이에 따라, 각각의 발광부(EMU)가 면 광원의 형태로 발광하도록 발광부(EMU)의 발광 특성을 제어할 수 있고, 각 화소(PXL)의 발광 영역(EA)에서 빛이 보다 균일하게 방출될 수 있다. 발광 영역(EA)에서 빛이 보다 균일하게 방출되면, 발광 소자들(LD)이 개별적인 점 광원들의 형태로 빛을 방출하는 경우에 비해 특정 영역의 파장 변환 입자들(일 예로, 퀀텀 닷(QD))에 빛이 집중되는 것을 방지할 수 있다. 이에 따라, 빛이 집중되는 영역에서 OPD(Optical Power Density) 증가에 따라 발생할 수 있는 광 변환층(CCL)(또는, 광 변환층(CCL)에 포함된 파장 변환 입자들)의 열화를 방지할 수 있다.
발광 소자들(LD)의 제2 단부들(EP2) 상에 금속 등의 반사성 도전 물질로 형성된 제2 컨택 전극(CNE2)을 배치할 경우, 발광 소자들(LD)의 제2 단부들(EP2)에서의 컨택 저항을 낮출 수 있다. 이에 따라, 발광 소자들(LD)의 특성(일 예로, 발광 특성)을 보다 균일화할 수 있다.
또한, 상술한 실시예에서는 발광 소자들(LD)의 제1 단부들(EP1)과 마주하는 제1 뱅크 패턴(BNP1)을, 상기 발광 소자들(LD)로부터 충분히 이격된 거리(일 예로, 발광 소자들(LD)의 출광 프로파일에 따라, 상기 발광 소자들(LD)의 제1 단부들(EP1)로부터 측면 방향으로 방출되는 낮은 각도의 빛을 보다 많이 수용 및/또는 반사시킬 수 있는 거리)에, 상기 발광 소자들(LD)로부터 방출되는 측면 방향의 빛을 보다 상부 방향으로 효과적으로 반사시키기에 충분한 크기로 형성 및/또는 배치할 수 있다. 이에 따라, 화소(PXL)의 출광 효율을 높일 수 있다.
또한, 상술한 실시예에서는 제2 뱅크 패턴(BNP2)의 크기를 축소 또는 최소화하고, 제2 뱅크 패턴(BNP2)을 발광 소자들(LD)에 보다 가깝게 배치할 수 있다. 이에 따라, 제한된 화소 영역을 보다 효율적으로 활용할 수 있고, 제1 뱅크 패턴(BNP1)의 형성에 필요한 공간을 확보할 수 있다.
추가적으로, 상술한 실시예에서는 발광 소자들(LD)이, 제2 단부들(EP2)(일 예로, N형 단부)에 비해 각각의 활성층(ACT)에 보다 가까운 제1 단부들(EP1)(일 예로, P형 단부)을 통해 빛을 방출할 수 있도록, 상기 발광 소자들(LD)의 제1 단부들(EP1) 상에 투명한 제1 컨택 전극(CNE1)을 형성 및/또는 배치할 수 있다. 이에 따라, 각각의 발광 소자(LD)에서 생성된 빛의 출광 효율을 높이고, 화소(PXL)의 광 효율을 보다 높일 수 있다.
도 8 및 도 9를 참조하면, 발광 소자들(LD)의 출광 특성(일 예로, 출광 프로파일)에 최적화되도록 제1 뱅크 패턴(BNP1)의 표면 프로파일을 영역별로 제어할 수 있다. 이에 따라, 화소(PXL)의 출광 효율을 보다 높일 수 있다. 예를 들어, 각각의 발광 영역(EA)에 배치된 발광 소자들(LD)의 출광 특성에 따라, 측면 방향으로의 빛이 집중되는 특정 범위의 빛을 보다 효과적으로 반사시킬 수 있도록, 발광 소자들(LD)과 마주하는 제1 뱅크 패턴(BNP1)의 표면(일 예로, 발광 소자들(LD)의 제1 단부들(EP1)과 마주하는 제1 뱅크 패턴(BNP1)의 좌측 측벽)에 대하여 영역별 및/또는 높이별로 기울기 또는 경사를 조절할 수 있다.
예를 들어, 제1 뱅크 패턴(BNP1)은, 상기 제1 뱅크 패턴(BNP1)의 중간 높이 이하의 하단 영역을 포함한 제1 부분(BNP1_1), 및 상기 제1 뱅크 패턴(BNP1)의 중간 높이 이상의 상단 영역을 포함한 제2 부분(BNP1_2)을 포함할 수 있다. 제1 뱅크 패턴(BNP1)이 발광 소자들(LD)과 마주하는 표면에서, 제1 뱅크 패턴(BNP1)의 제1 부분(BNP1_1)과 제2 부분(BNP1_2)은 서로 다른 표면 프로파일을 가지도록 형성될 수 있다. 일 실시예에서, 슬릿 마스크 또는 하프톤 마스크 등을 이용하여 제1 뱅크 패턴(BNP1)을 형성함으로써, 제1 뱅크 패턴(BNP1)의 제1 부분(BNP1_1)과 제2 부분(BNP1_2)의 표면 프로파일을 서로 상이하게 형성할 수 있다.
일 실시예에서, 발광 소자들(LD)에서 방출되는 빛이 제1 뱅크 패턴(BNP1)의 제2 부분(BNP1_2)보다 제1 부분(BNP1_1)을 향하도록 발광 소자들(LD)의 출광 프로파일이 보다 낮은 각도 범위에 집중될 수 있다. 이 경우, 도 8의 실시예에서와 같이, 제1 뱅크 패턴(BNP1)이 발광 소자들(LD)과 마주하는 표면에서, 제1 뱅크 패턴(BNP1)의 제1 부분(BNP1_1)의 기울기 또는 경사를 증가시킬 수 있다. 일 예로, 제1 뱅크 패턴(BNP1)이 발광 소자들(LD)과 마주하는 표면에서, 제1 뱅크 패턴(BNP1)의 제1 부분(BNP1_1)은 제1 뱅크 패턴(BNP1)의 제2 부분(BNP1_2)보다 큰 기울기 또는 경사를 가질 수 있다. 이에 따라, 발광 소자들(LD)에서 방출된 빛이 보다 화소(PXL)의 상부 방향으로 향하도록 제어할 수 있다.
일 실시예에서, 발광 소자들(LD)에서 방출되는 빛이 제1 뱅크 패턴(BNP1)의 제2 부분(BNP1_2)보다 제1 부분(BNP1_1)을 향하도록 발광 소자들(LD)의 출광 프로파일이 중간 각도 범위에 집중될 수 있다. 이 경우, 도 9의 실시예에서와 같이, 제1 뱅크 패턴(BNP1)이 발광 소자들(LD)과 마주하는 표면에서, 제1 뱅크 패턴(BNP1)의 제2 부분(BNP1_2)의 기울기 또는 경사를 증가시킬 수 있다. 일 예로, 제1 뱅크 패턴(BNP1)이 발광 소자들(LD)과 마주하는 표면에서, 제1 뱅크 패턴(BNP1)의 제2 부분(BNP1_2)은 제1 뱅크 패턴(BNP1)의 제1 부분(BNP1_1)보다 큰 기울기 또는 경사를 가질 수 있다. 이에 따라, 발광 소자들(LD)에서 방출된 빛이 보다 화소(PXL)의 상부 방향으로 향하도록 제어할 수 있다.
상술한 실시예들에 따르면, 화소(PXL)의 광 효율을 높이고, 발광 소자들(LD) 및 이를 포함한 화소(PXL)의 발광 특성을 균일화할 수 있다. 또한, 광 변환층(CCL)의 열화를 방지 또는 저감할 수 있다.
도 10 내지 도 12는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 10 내지 도 12는 도 6의 실시예에 대한 서로 다른 변경 실시예들을 나타낸다. 도 10 내지 도 12의 실시예들에서, 서로 유사 또는 동일하거나, 앞서 설명한 실시예들(일 예로, 도 6 내지 도 9의 실시예들)과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 부분들에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 분리 영역(SPA)으로 연장될 수 있고, 분리 영역(SPA)에서 각각 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)에 연결될 수 있다. 예를 들어, 분리 영역(SPA)에서, 제1 컨택 전극(CNE1)은 제1 컨택홀(CH1)을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있고, 제2 컨택 전극(CNE2)은 제2 컨택홀(CH2)을 통해 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 컨택홀(CH1)은 제1 정렬 전극(ALE1)과 제1 컨택 전극(CNE1)의 사이에 배치된 절연층(일 예로, 도 7 내지 도 9의 제1 절연층(INS1))에 형성될 수 있다. 제2 컨택홀(CH2)은 제2 정렬 전극(ALE2)과 제2 컨택 전극(CNE2)의 사이에 배치된 절연층(일 예로, 도 7 내지 도 9의 제1 절연층(INS1))에 형성될 수 있다. 일 실시예에서, 상기 절연층은, 발광 영역(EA)에서는 개구되지 않을 수 있고, 이에 따라 발광 영역(EA)에서 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 완전히 커버할 수 있다.
도 11을 참조하면, 적어도 하나의 뱅크 패턴(BNP)은 제1 방향(DR1)에서 제1 뱅크(BNK1)와 중첩될 수 있다. 예를 들어, 도 10의 실시예와 비교하여, 제1 방향(DR1)에서의 제1 뱅크 패턴(BNP1) 및 제2 뱅크 패턴(BNP2) 외측 가장자리 영역을 포함한 일 부분은 제1 뱅크(BNK1)와 중첩될 수 있다.
도 12를 참조하면, 제1 정렬 전극(ALE1) 및/또는 제1 컨택 전극(CNE1)은, 제1 방향(DR1)에서 제1 뱅크 패턴(BNP1)의 일 부분에만 중첩될 수 있고, 제1 뱅크 패턴(BNP1)의 다른 일 부분에는 중첩되지 않을 수 있다. 예를 들어, 도 11의 실시예와 비교하여, 제1 방향(DR1)에서의 제1 정렬 전극(ALE1) 및 제1 컨택 전극(CNE1)의 폭은 감소할 수 있다. 또한, 제1 정렬 전극(ALE1) 및 제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부들(EP1)과 마주하는 제1 뱅크 패턴(BNP1)의 측벽(일 예로, 좌측 측벽)을 포함한 제1 뱅크 패턴(BNP1)의 일 부분 상에만 배치될 수 있다. 이 경우, 각각의 화소 영역 및/또는 분리 영역(SPA)의 폭을 축소할 수 있다.
도 13은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 예를 들어, 도 13은 도 6의 실시예에 대한 변경 실시예를 나타낸다. 도 14는 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도이다. 예를 들어, 도 14는 도 13의 Ⅲ~Ⅲ'선에 대응하는 화소(PXL)의 단면을 나타낸다. 도 13 및 도 14의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 부분들에 대한 상세한 설명은 생략하기로 한다.
도 13 및 도 14를 참조하면, 화소(PXL)는 제3 뱅크 패턴(BNP3), 제3 정렬 전극(ALE3)("제3 전극"이라고도 함) 및 제3 컨택 전극(CNE3)을 더 포함할 수 있다. 화소(PXL)의 유효 광원을 구성하는 발광 소자들(LD)은, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 제1 영역(AR1)에 배치 및/또는 배열된 발광 소자들(LD)(이하, "제1 발광 소자들(LD1)"이라 함), 및 제2 정렬 전극(ALE2)과 제3 정렬 전극(ALE3) 사이의 제2 영역(AR2)에 배치 및/또는 배열된 발광 소자들(LD)(이하, "제2 발광 소자들(LD2)"이라 함)을 포함할 수 있다.
제3 뱅크 패턴(BNP3)은 제3 정렬 전극(ALE3)의 일 부분과 중첩될 수 있고, 제3 정렬 전극(ALE3)의 하부에 배치될 수 있다. 제3 뱅크 패턴(BNP3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)의 주변에 배치될 수 있고, 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 마주할 수 있다.
제3 뱅크 패턴(BNP3)은 제1 뱅크(BNK1)와 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제3 뱅크 패턴(BNP3)의 일 부분은 발광 영역(EA)에 배치될 수 있고, 제3 뱅크 패턴(BNP3)의 다른 일 부분(일 예로, 제3 뱅크 패턴(BNP3)의 적어도 일 단부)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치될 수 있다. 또는, 제3 뱅크 패턴(BNP3)은 제1 뱅크(BNK1)와 중첩되지 않도록 발광 영역(EA)의 내부에만 배치될 수 있다.
제3 뱅크 패턴(BNP3)은 제2 뱅크 패턴(BNP2)을 사이에 두고, 제1 뱅크 패턴(BNP1)과 마주할 수 있다. 일 실시예에서, 제1 뱅크 패턴(BNP1)과 제3 뱅크 패턴(BNP3)은 제2 뱅크 패턴(BNP2)을 사이에 두고 (일 예로, 제2 뱅크 패턴(BNP2)을 기준으로) 서로 대칭으로 형성될 수 있다.
제2 뱅크 패턴(BNP2)과 제3 뱅크 패턴(BNP3)은 제2 영역(AR2)을 중심으로 서로 비대칭으로 형성될 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)과 제3 뱅크 패턴(BNP3)은, 제2 영역(AR2)으로부터 서로 다른 거리만큼 이격되거나, 및/또는 서로 다른 크기로 형성될 수 있다.
제3 뱅크 패턴(BNP3)은 제2 영역(AR2)으로부터 제3 거리(d3)만큼 이격될 수 있다. 일 실시예에서, 제3 거리(d3)는 제1 거리(d1)와 실질적으로 동일 또는 유사할 수 있다.
제2 뱅크 패턴(BNP2)은 제2 영역(AR2)으로부터 제4 거리(d4)만큼 이격될 수 있다. 일 실시예에서, 제4 거리(d4)는 제3 거리(d3)보다 작을 수 있고, 제2 거리(d2)와 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)은 제1 및 제2 영역들(AR1, AR2)에 보다 가깝게 배치될 수 있고, 제1 뱅크 패턴(BNP1) 및 제3 뱅크 패턴(BNP3)은 각각 제1 영역(AR1) 및 제2 영역(AR2)으로부터 제2 뱅크 패턴(BNP2)보다 먼 거리에 배치될 수 있다.
일 실시예에서, 제3 거리(d3)는, 제2 발광 소자들(LD2)로부터 방출되는 빛의 경로 및/또는 분포에 따라 결정될 수 있다. 예를 들어, 제3 거리(d3)는 제2 발광 소자들(LD2)의 제1 단부들(EP1)로부터 방출되는 빛 중 화소(PXL)의 상부 방향으로 향하지 않고 상대적으로 낮은 각도로 향하는 측면 방향의 빛을 효과적으로 반사시킬 수 있는 범위의 값으로 설정될 수 있다.
일 실시예에서, 제4 거리(d4)는, 제한된 화소 영역을 고려하여 제3 거리(d3)보다 작은 값으로 설정될 수 있다. 이에 따라, 제한된 화소 영역을 효율적으로 활용할 수 있고, 제3 뱅크 패턴(BNP3)과 제2 영역(AR2) 사이의 이격 거리를 충분히 확보할 수 있다.
제3 뱅크 패턴(BNP3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)로부터 방출되는 낮은 각도의 빛 중 보다 많은 비율의 빛을 효과적으로 반사시킬 수 있도록, 충분한 크기로 형성될 수 있다. 일 실시예에서, 제3 뱅크 패턴(BNP3)은 제2 뱅크 패턴(BNP2)보다 큰 크기(일 예로, 보다 큰 폭, 면적, 높이 및/또는 부피)를 가질 수 있다. 예를 들어, 제3 뱅크 패턴(BNP3)은 제1 방향(DR1)에서 제3 폭(w3)을 가질 수 있고, 제3 폭(w3)은 제2 폭(w2)보다 클 수 있다. 또한, 제3 뱅크 패턴(BNP3)은 제3 방향(DR3)에서 제3 높이(h3)를 가질 수 있고, 제3 높이(h3)는 제2 높이(h2)보다 클 수 있다.
일 실시예에서, 제1 뱅크 패턴(BNP1)과 제3 뱅크 패턴(BNP3)이 서로 대칭일 경우, 제1 뱅크 패턴(BNP1)과 제3 뱅크 패턴(BNP3)은, 제1 방향(DR1)에서 실질적으로 서로 동일 또는 유사한 폭을 가질 수 있고, 제3 방향(DR3)에서 실질적으로 서로 동일 또는 유사한 높이를 가질 수 있다. 예를 들어, 제1 폭(w1)과 제3 폭(w3)은 실질적으로 동일 또는 유사할 수 있고, 제1 높이(h1)와 제3 높이(h3)는 실질적으로 동일 또는 유사할 수 있다. 제3 방향(DR3)에서, 제1 뱅크 패턴(BNP1)과 제3 뱅크 패턴(BNP3) 각각은, 제2 뱅크 패턴(BNP2)보다 높은 높이로 돌출될 수 있다. 이에 따라, 제1 및 제2 발광 소자들(LD1, LD2)로부터 방출되는 빛의 출광 효율을 높일 수 있다.
일 실시예에서, 제1 뱅크 패턴(BNP1)은 제1 발광 소자들(LD1)과 마주하는 표면(일 예로, 제1 뱅크 패턴(BNP1)의 좌측 측벽)에서 제1 발광 소자들(LD1)로부터 방출되는 빛을 화소(PXL)의 상부 방향으로 효과적으로 반사시킬 수 있는 프로파일을 가지도록 형성될 수 있다. 제3 뱅크 패턴(BNP3)은 제2 발광 소자들(LD2)과 마주하는 표면(일 예로, 제3 뱅크 패턴(BNP3)의 우측 측벽)에서 제2 발광 소자들(LD2)로부터 방출되는 빛을 화소(PXL)의 상부 방향으로 효과적으로 반사시킬 수 있는 프로파일을 가지도록 형성될 수 있다. 일 실시예에서, 제1 뱅크 패턴(BNP1)과 제3 뱅크 패턴(BNP3)은 실질적으로 서로 대칭인 형상을 가질 수 있다.
제3 정렬 전극(ALE3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)의 주변에 배치될 수 있다. 제3 정렬 전극(ALE3)은 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)와 중첩되거나 중첩되지 않을 수 있다.
화소들(PXL)을 형성하기 위한 화소 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 화소들(PXL)의 제3 정렬 전극들(ALE3)이 서로 연결되어 제3 정렬 배선을 구성할 수 있다. 제3 정렬 배선은 발광 소자들(LD)의 정렬 단계에서 제2 정렬 신호와 상이한 제3 정렬 신호를 공급받을 수 있다. 이에 따라, 제2 및 제3 정렬 배선들의 사이에 전계가 형성되어, 제2 및 제3 정렬 배선들의 사이에 제2 발광 소자들(LD2)이 정렬할 수 있게 된다.
예를 들어, 제2 발광 소자들(LD2)은 발광 소자 정렬 단계에서 제2 및 제3 정렬 배선들에 인가된 제2 및 제3 정렬 신호들에 의해 제2 및 제3 정렬 배선들 사이의 영역(일 예로, 제2 영역(AR2))에 제2 방향(DR2)을 따라 배열될 수 있다. 각각의 제2 발광 소자(LD2)는 제1 단부(EP1)가 제3 정렬 전극(ALE3)과 인접하고, 제2 단부(EP2)가 제2 정렬 전극(ALE2)과 인접하도록 제2 영역(AR2)에 가로 방향으로 정렬될 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후에는, 각각의 분리 영역(SPA)에서 제3 정렬 배선을 끊어서 화소들(PXL)의 제3 정렬 전극들(ALE3)을 서로 분리할 수 있다.
일 실시예에서, 제1 정렬 배선과 제3 정렬 배선은 서로 전기적으로 연결될 수 있고, 동일한 정렬 신호를 공급받을 수 있다. 예를 들어, 제3 정렬 신호는 제1 정렬 신호와 동일한 신호일 수 있다. 다른 실시예에서, 제1 정렬 배선과 제3 정렬 배선은 서로 전기적으로 분리될 수 있고, 서로 다른 정렬 신호를 공급받을 수 있다.
제3 정렬 전극(ALE3)은 제3 뱅크 패턴(BNP3)과 중첩될 수 있고, 제3 뱅크 패턴(BNP3)과 중첩되는 영역에서 제3 방향(DR3)으로 돌출될 수 있다. 제3 정렬 전극(ALE3) 및 제3 뱅크 패턴(BNP3)에 의해 제2 영역(AR2)의 일 측(일 예로, 좌측)에 제3 돌출 패턴이 형성될 수 있다. 또한, 제2 정렬 전극(ALE2) 및 제2 뱅크 패턴(BNP2)에 의해 제2 영역(AR2)의 다른 일 측(일 예로, 우측)에 제2 돌출 패턴이 형성될 수 있다. 제2 및 제3 돌출 패턴들에 의해, 제2 발광 소자들(LD2)이 정렬 및/또는 배열되는 위치를 용이하게 제어할 수 있다.
또한, 제3 돌출 패턴은 반사성의 벽 구조물을 형성할 수 있다. 이에 따라, 화소(PXL)의 광 효율을 높일 수 있다.
일 실시예에서, 제3 정렬 전극(ALE3)은 제3 컨택 전극(CNE3)에 전기적으로 연결될 수 있다. 예를 들어, 제3 정렬 전극(ALE3)은 발광 영역(EA)의 내부 및/또는 외부에서 제3 컨택 전극(CNE3)과 직접적으로 접촉됨으로써 제3 컨택 전극(CNE3)에 전기적으로 연결되거나, 적어도 하나의 컨택홀 등을 통해 제3 컨택 전극(CNE3)에 전기적으로 연결될 수 있다. 또한, 제3 정렬 전극(ALE3)은 제3 컨택부(CNT3)를 통해 회로층(PCL)의 회로 소자, 브릿지 패턴 및/또는 배선 등에 연결될 수 있다.
제3 컨택부(CNT3)는 적어도 하나의 컨택홀 및/또는 비아홀을 포함할 수 있다. 일 실시예에서, 제3 컨택부(CNT3)는 발광 영역(EA)의 외부에 배치될 수 있다. 예를 들어, 제3 컨택부(CNT3)는 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치되거나, 제1 뱅크(BNK1)와 중첩되지 않도록 분리 영역(SPA)에 배치될 수 있다. 제3 컨택부(CNT3)의 위치는 변경될 수 있다.
제1 발광 소자들(LD1)은 제1 영역(AR1)에 제2 방향(DR2)을 따라 배열될 수 있고, 제2 발광 소자들(LD2)은 제2 영역(AR2)에 제2 방향(DR2)을 따라 배열될 수 있다. 각각의 제1 발광 소자(LD1)는, 제1 정렬 전극(ALE1)에 인접한 제1 단부(EP1), 및 제2 정렬 전극(ALE2)에 인접한 제2 단부(EP2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는, 제3 정렬 전극(ALE3)에 인접한 제1 단부(EP1), 및 제2 정렬 전극(ALE2)에 인접한 제2 단부(EP2)를 포함할 수 있다. 일 실시예에서, 제1 발광 소자들(LD1)은 도 6 내지 도 12의 실시예들에서 설명한, 제1 영역(AR1)에 배열된 발광 소자들(LD)에 대응할 수 있다.
일 실시예에서, 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)은 서로 병렬로 연결될 수 있다. 예를 들어, 제1 발광 소자들(LD1)의 제1 단부들(EP1)은 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있고, 제1 컨택 전극(CNE1)을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 제2 발광 소자들(LD2)의 제1 단부들(EP1)은 제3 컨택 전극(CNE3)에 전기적으로 연결될 수 있고, 제3 컨택 전극(CNE3)을 통해 제3 정렬 전극(ALE3)에 전기적으로 연결될 수 있다. 제3 정렬 전극(ALE3)은, 제3 컨택부(CNT3) 및 화소 회로(PXC) 등을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결되거나, 제1 정렬 전극(ALE1)과 통합되어 형성됨으로써 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2)은, 제2 컨택 전극(CNE2)에 공통으로 연결될 수 있고, 제2 컨택 전극(CNE2) 및/또는 제2 정렬 전극(ALE2)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 공통으로 배치되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)(일 예로, 각각의 제1 발광 소자(LD1) 또는 각각의 제2 발광 소자(LD2))는, 무기 결정 구조의 재료를 이용한 초소형의(일 예로, 나노미터 내지 마이크로미터 범위의 크기를 가지는) 무기 발광 소자일 수 있다. 일 실시예에서, 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)은 실질적으로 서로 동일 또는 유사한 종류, 구조 및/또는 크기의 발광 소자들(LD)일 수 있다.
제3 컨택 전극(CNE3)은 제3 정렬 전극(ALE3) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치될 수 있다. 일 실시예에서, 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 일 예로, 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 접촉되도록 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 직접적으로 배치될 수 있다.
일 실시예에서, 제3 컨택 전극(CNE3)은 제3 정렬 전극(ALE3)에 전기적으로 연결될 수 있고, 제3 정렬 전극(ALE3)을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제3 컨택 전극(CNE3)은 제3 정렬 전극(ALE3)을 통하지 않고, 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다.
일 실시예에서, 제3 컨택 전극(CNE3)은 적어도 하나의 투명 전극층을 포함한 투명 전극일 수 있고, 제2 컨택 전극(CNE2)은 앞서 설명한 실시예에서와 같이 적어도 하나의 반사 전극층을 포함한 반사 전극일 수 있다. 예를 들어, 제3 컨택 전극(CNE3)은 적어도 하나의 투명 도전 물질을 포함한 단일 층 또는 다중 층의 투명 전극으로 형성될 수 있고, 제2 컨택 전극(CNE2)은 적어도 하나의 반사성 도전 물질을 포함한 단일 층 또는 다중 층의 반사 전극으로 형성될 수 있다. 이에 따라, 제2 발광 소자들(LD2)은 제1 및 제2 단부들(EP1, EP2) 중 제1 단부들(EP1)을 통해 편측으로 빛을 방출할 수 있다.
일 실시예에서, 제3 컨택 전극(CNE3)은, 제1 컨택 전극(CNE1)과 동일한 물질을 사용하여 제1 컨택 전극(CNE1)과 동시에 형성될 수 있다. 제3 컨택 전극(CNE3)은 제1 컨택 전극(CNE1)과 연결되도록 형성되거나, 제1 컨택 전극(CNE1)으로부터 분리되도록 형성될 수 있다.
제2 발광 소자들(LD2)의 제1 단부들(EP1)을 통해 방출된 빛 중 적어도 일부는 제3 뱅크 패턴(BNP3)이 형성된 영역에서 제3 뱅크 패턴(BNP3) 및 제3 정렬 전극(ALE3)에 의해 형성된 제3 돌출 패턴에 의해 반사되어 제3 방향(DR3)을 포함한 화소(PXL)의 상부 방향으로 방출될 수 있다. 이에 따라, 화소(PXL)에서 생성된 빛의 출광 효율을 높일 수 있다.
도 15는 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 예를 들어, 도 15는 도 13의 실시예에 대한 변경 실시예를 나타낸다. 도 16은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도이다. 예를 들어, 도 16은 도 15의 Ⅳ~Ⅳ'선에 대응하는 화소(PXL)의 단면을 나타낸다. 도 15 및 도 16의 실시예에서, 앞서 설명한 실시예들(일 예로, 도 13 및 도 14의 실시예)과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 부분들에 대한 상세한 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 화소(PXL)는, 컨택 전극들(CNE)을 통해 서로 직렬로 연결된 제1 발광 소자들(LD1) 및 제2 발광 소자들(LD2)을 포함할 수 있다. 예를 들어, 화소(PXL)는, 직-병렬 구조의 발광부(EMU)를 포함할 수 있다.
컨택 전극들(CNE)은, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2'), 제3 컨택 전극(CNE3) 및 제4 컨택 전극(CNE4)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 배치될 수 있고, 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 제1 컨택 전극(CNE1)은 제1 컨택홀(CH1) 등을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있고, 제1 정렬 전극(ALE1) 및/또는 화소 회로(PXC)를 통해 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 제1 컨택 전극(CNE1)은 투명 전극층을 포함한 투명 전극일 수 있다.
제2 컨택 전극(CNE2')은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에 배치될 수 있고, 제1 발광 소자들(LD1)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2')은 제4 컨택 전극(CNE4)으로부터 분리될 수 있고, 제3 컨택 전극(CNE3)에 전기적으로 연결될 수 있다. 예를 들어, 제2 컨택 전극(CNE2')은 제4 컨택 전극(CNE4)으로부터 이격되어 형성될 수 있고, 제2 컨택홀(CH2') 등을 통해 제3 컨택 전극(CNE3)에 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2')은 제2 정렬 전극(ALE2)에는 바로 연결되지 않을 수 있다. 제2 컨택 전극(CNE2')은 반사 전극층을 포함한 반사 전극일 수 있다.
제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치될 수 있고, 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 제3 컨택 전극(CNE3)은 제3 정렬 전극(ALE3)에 바로 연결되지 않을 수 있다. 제3 컨택 전극(CNE3)은 투명 전극층을 포함한 투명 전극일 수 있다.
제4 컨택 전극(CNE4)은 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치될 수 있고, 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 제4 컨택 전극(CNE4)은 제3 컨택홀(CH3) 등을 통해 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 제4 컨택 전극(CNE4)은 반사 전극층을 포함한 반사 전극일 수 있다.
도 17은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 예를 들어, 도 17은 도 15의 실시예에 대한 변경 실시예를 나타낸다. 도 18은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도이다. 예를 들어, 도 18은 도 17의 Ⅴ~Ⅴ'선에 대응하는 화소(PXL)의 단면을 나타낸다. 도 17 및 도 18의 실시예에서, 앞서 설명한 실시예들(일 예로, 도 15 및 도 16의 실시예)과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 부분들에 대한 상세한 설명은 생략하기로 한다.
도 17 및 도 18을 참조하면, 앞서 설명한 실시예들(일 예로, 도 13 내지 도 16의 실시예들)에 개시된 제1 뱅크 패턴(BNP1), 제3 뱅크 패턴(BNP3) 및 제1 뱅크(BNK1)는 하나의 뱅크 패턴(IBNP)(이하, "통합 뱅크 패턴"이라 함)으로 통합될 수 있다.
예를 들어, 화소(PXL)는, 정렬 전극들(ALE)(일 예로, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)), 컨택 전극들(CNE)(일 예로, 제1, 제2 및 제3 컨택 전극들(CNE1, CNE2, CNE3)) 및/또는 제2 뱅크 패턴(BNP2) 각각의 적어도 일 부분, 및 발광 소자들(LD)(일 예로, 제1 및 제2 발광 소자들(LD1, LD2))이 배치된 발광 영역(EA)을 포함할 수 있다. 제1 뱅크 패턴(BNP1), 제3 뱅크 패턴(BNP3) 및 제1 뱅크(BNK1)을 포함한 통합 뱅크 패턴(IBNP)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 규정되는 평면 상에서, 화소(PXL)의 발광 영역(EA)을 완전히 둘러쌀 수 있다.
상술한 실시예에 따르면, 표시 장치(DD)의 제조에 이용되는 마스크(일 예로, 화소 공정에 이용되는 마스크)를 저감할 수 있다. 이에 따라, 표시 장치(DD)의 제조 공정을 간소화하고, 제조 효율을 높일 수 있다.
전술한 바와 같은 본 발명의 다양한 실시예들에 따르면, 적어도 한 쌍의 정렬 전극들(ALE)의 사이에 발광 소자들(LD)을 제2 방향(DR2)을 따라 배열할 수 있다. 각각의 발광 소자(LD)는 제2 방향(DR2)과 교차하는 방향(일 예로, 제1 방향(DR1))에서 제1 단부(EP1) 및 제2 단부(EP2)를 가질 수 있다. 발광 소자들(LD)의 제1 단부들(EP1) 상에는 투명 전극층을 포함한 제1 컨택 전극(CNE1)이 배치될 수 있고, 발광 소자들(LD)의 제2 단부들(EP2) 상에는 반사 전극층을 포함한 제2 컨택 전극(CNE2)이 배치될 수 있다. 이에 따라, 발광 소자들(LD)은 제1 및 제2 단부들(EP1, EP2) 중 제1 단부들(EP1)로 빛을 방출할 수 있고, 발광부(EMU)는 면 광원의 형태로 빛을 방출할 수 있다. 이에 따라, 각 화소(PXL)의 발광 특성을 균일화하고, 광 변환층(CCL)의 열화를 방지할 수 있다.
상술한 실시예들에서, 발광 소자들(LD)의 제1 단부들(EP1)의 주변에는, 상기 제1 단부들(EP1)과 마주하며, 상기 발광 소자들(LD)로부터 방출되는 측면 방향의 빛(일 예로, 소정 범위의 낮은 각도로 방출되는 빛)이 화소(PXL)의 상부로 방출될 수 있도록 상기 측면 방향의 빛을 반사시키기 위한 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)이 배치될 수 있다. 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)은 그 상부에 배치된 제1 및/또는 제3 정렬 전극들(ALE1, ALE3)과 함께, 발광 소자들(LD)의 제1 단부들(EP1)과 마주하는 제1 및/또는 제3 돌출 패턴들을 형성할 수 있다. 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)은 발광 소자들(LD)로부터 방출되어 화소(PXL)의 측면 방향으로 향하는 빛을 효과적으로 반사시킬 수 있을 정도의 위치에 충분한 크기(일 예로, 충분한 높이)로 설계될 수 있다. 이에 따라, 화소(PXL)의 광 효율(일 예로, 발광 소자들(LD)에서 생성된 빛의 출광 효율)을 높일 수 있다.
상술한 실시예들에서, 발광 소자들(LD)의 제2 단부들(EP2)의 주변에는, 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)과 함께 발광 소자들(LD)의 배열 위치를 가이드하는 제2 뱅크 패턴(BNP2)이 배치될 수 있다. 제2 뱅크 패턴(BNP2)은 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)에 비해 작은 크기를 가질 수 있고, 발광 소자들(LD)에 보다 가깝게 배치될 수 있다. 이에 따라, 제한된 화소 영역을 효율적으로 활용할 수 있고, 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)의 형성에 필요한 공간을 확보할 수 있다.
일 실시예에서, 발광 소자들(LD)의 제1 단부들(EP1)은 각각의 활성층(ACT)에 보다 가까운 P형 단부들일 수 있다. 이에 따라, 발광 소자들(LD) 에서 생성된 빛의 출광 효율을 높일 수 있다.
일 실시예에서, 발광 소자들(LD)의 출광 특성에 최적화되도록 (일 예로, 발광 소자들(LD)로부터 측면 방향으로 방출되는 빛의 반사에 최적화되도록) 제1 뱅크 패턴(BNP1)의 표면 프로파일을 영역별로 제어할 수 있다. 화소(PXL)가 제3 뱅크 패턴(BNP3)을 더 포함하는 경우, 제3 뱅크 패턴(BNP3)에 대해서도 발광 소자들(LD)의 출광 특성에 최적화되도록 제3 뱅크 패턴(BNP3)의 표면 프로파일을 영역별로 제어할 수 있다. 이에 따라, 화소(PXL)의 광 효율을 더욱 효과적으로 높일 수 있다.
일 실시예에서, 화소(PXL)는, 발광 영역(EA)의 양측 에지 영역에 배치되며 발광 소자들(LD)에서 생성되는 빛을 반사시키는 돌출 패턴들을 형성하는 제1 및 제3 뱅크 패턴들(BNP1, BNP3)을 포함할 수 있다. 일 실시예에서, 제1 및 제3 뱅크 패턴들(BNP1, BNP3)은 실질적으로 서로 유사 또는 동일한 크기를 가질 수 있고, 서로 대칭적으로 형성될 수 있다. 제1 및 제3 뱅크 패턴들(BNP1, BNP3)은, 각 화소(PXL)의 발광 영역(EA) 등을 규정하기 위한 제1 뱅크(BNK1)와 통합될 수 있다. 이에 따라, 화소들(PXL)의 형성에 이용되는 마스크를 저감할 수 있고, 표시 장치(DD)의 제조 효율을 높일 수 있다.
본 발명의 기술 사상은 전술한 실시예들에 따라 구체적으로 기술되었으나, 상기 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ACT: 활성층 ALE1: 제1 정렬 전극(제1 전극)
ALE2: 제2 정렬 전극(제2 전극) ALE3: 제3 정렬 전극(제3 전극)
AR1: 제1 영역 AR2: 제2 영역
BNK1: 제1 뱅크 BNK2: 제2 뱅크
BNP1: 제1 뱅크 패턴 BNP2: 제2 뱅크 패턴
BNP3: 제3 뱅크 패턴 CCL: 광 변환층
CNE1: 제1 컨택 전극 CNE2, CNE2': 제2 컨택 전극
CNE3: 제3 컨택 전극 CNE4: 제4 컨택 전극
DD: 표시 장치 DA: 표시 영역
EA: 발광 영역 EMU: 발광부
EP1: 제1 단부 EP2: 제2 단부
IBNP: 통합 뱅크 패턴 LD: 발광 소자
PXC: 화소 회로 PXL: 화소
SCT: 광 산란 입자 QD: 퀀텀 닷

Claims (20)

  1. 제1 방향을 따라 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이의 제1 영역에서 제2 방향을 따라 배열되며, 각각이 상기 제1 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제1 발광 소자들;
    상기 제1 발광 소자들의 제1 단부들 상에 배치되며, 투명 전극층을 포함한 제1 컨택 전극;
    상기 제1 발광 소자들의 제2 단부들 상에 배치되며, 반사 전극층을 포함한 제2 컨택 전극;
    상기 제1 전극의 일 부분과 중첩되며, 상기 제1 전극의 하부에 배치된 제1 뱅크 패턴; 및
    상기 제2 전극의 일 부분과 중첩되며, 상기 제2 전극의 하부에 배치된 제2 뱅크 패턴을 포함하고,
    상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 서로 다른 거리만큼 이격되는, 화소.
  2. 제1 항에 있어서,
    상기 제1 방향에서, 상기 제1 뱅크 패턴은 상기 제1 영역으로부터 제1 거리만큼 이격되고, 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 상기 제1 거리보다 짧은 제2 거리만큼 이격되는, 화소.
  3. 제1 항에 있어서,
    상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 방향에서 서로 다른 폭을 가지는, 화소.
  4. 제3 항에 있어서,
    상기 제1 방향에서, 상기 제1 뱅크 패턴은 제1 폭을 가지고, 상기 제2 뱅크 패턴은 상기 제1 폭보다 좁은 제2 폭을 가지는, 화소.
  5. 제1 항에 있어서,
    상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서 서로 다른 높이로 돌출되는, 화소.
  6. 제5 항에 있어서,
    상기 제3 방향에서, 상기 제1 뱅크 패턴은 제1 높이를 가지고, 상기 제2 뱅크 패턴은 상기 제1 높이보다 낮은 제2 높이를 가지는, 화소.
  7. 제1 항에 있어서,
    상기 제1 뱅크 패턴은,
    상기 제1 뱅크 패턴의 중간 높이 이하의 하단 영역을 포함한 제1 부분; 및
    상기 제1 뱅크 패턴의 중간 높이 이상의 상단 영역을 포함한 제2 부분을 포함하고,
    상기 제1 뱅크 패턴이 상기 제1 발광 소자들과 마주하는 표면에서, 상기 제1 뱅크 패턴의 제1 부분은 상기 제1 뱅크 패턴의 제2 부분보다 큰 기울기 또는 경사를 가지는, 화소.
  8. 제1 항에 있어서,
    상기 제1 뱅크 패턴은,
    상기 제1 뱅크 패턴의 중간 높이 이하의 하단 영역을 포함한 제1 부분; 및
    상기 제1 뱅크 패턴의 중간 높이 이상의 상단 영역을 포함한 제2 부분을 포함하고,
    상기 제1 뱅크 패턴이 상기 제1 발광 소자들과 마주하는 표면에서, 상기 제1 뱅크 패턴의 제2 부분은 상기 제1 뱅크 패턴의 제1 부분보다 큰 기울기 또는 경사를 가지는, 화소.
  9. 제1 항에 있어서,
    상기 제1 방향에서 상기 제2 전극을 사이에 두고 상기 제1 전극과 마주하는 제3 전극;
    상기 제2 전극과 상기 제3 전극 사이의 제2 영역에서 상기 제2 방향을 따라 배열되며, 각각이 상기 제3 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제2 발광 소자들;
    상기 제2 발광 소자들의 제1 단부들 상에 배치되며, 투명 전극층을 포함한 제3 컨택 전극; 및
    상기 제3 전극의 일 부분과 중첩되며, 상기 제3 전극의 하부에 배치된 제3 뱅크 패턴을 더 포함하고,
    상기 제2 뱅크 패턴과 상기 제3 뱅크 패턴은 상기 제2 영역으로부터 서로 다른 거리만큼 이격되는, 화소.
  10. 제9 항에 있어서,
    상기 제1 방향에서, 상기 제1 뱅크 패턴은 상기 제2 뱅크 패턴보다 상기 제1 영역으로부터 먼 거리에 배치되고, 상기 제3 뱅크 패턴은 상기 제2 뱅크 패턴보다 상기 제2 영역으로부터 먼 거리에 배치되는, 화소.
  11. 제9 항에 있어서,
    상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서, 상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴 각각은 상기 제2 뱅크 패턴보다 높은 높이로 돌출되는, 화소.
  12. 제9 항에 있어서,
    상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴은 상기 제2 뱅크 패턴을 사이에 두고 서로 대칭인, 화소.
  13. 제9 항에 있어서,
    상기 제1, 제2 및 제3 전극들, 상기 제1, 제2 및 제3 컨택 전극들 및 상기 제2 뱅크 패턴 각각의 적어도 일 부분, 및 상기 제1 및 제2 발광 소자들이 배치된 발광 영역을 포함하고,
    상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴은 하나의 통합 뱅크 패턴으로 통합되는, 화소.
  14. 제13 항에 있어서,
    상기 통합 뱅크 패턴은 상기 제1 방향 및 상기 제2 방향에 의해 규정되는 평면 상에서 상기 발광 영역을 완전히 둘러싸는, 화소.
  15. 제9 항에 있어서,
    상기 제2 컨택 전극은 상기 제1 발광 소자들의 제2 단부들 및 상기 제2 발광 소자들의 제2 단부들 상에 공통으로 배치되는, 화소.
  16. 제9 항에 있어서,
    상기 제2 발광 소자들의 제2 단부들 상에 배치되며, 반사 전극층을 포함한 제4 컨택 전극을 더 포함하고,
    상기 제2 컨택 전극은 상기 제4 컨택 전극으로부터 분리되며, 상기 제3 컨택 전극에 전기적으로 연결되는, 화소.
  17. 제1 항에 있어서,
    상기 제1 발광 소자들 각각은, 상기 제1 단부 및 상기 제2 단부의 사이에 위치한 활성층을 포함하며,
    상기 활성층은 상기 제2 단부보다 상기 제1 단부에 더 가깝게 배치되는, 화소.
  18. 제1 항에 있어서,
    상기 제1 발광 소자들의 상부에 위치하도록 상기 제1 영역을 포함한 발광 영역에 제공되며, 파장 변환 입자들 및 광 산란 입자들 중 적어도 하나를 포함한 광 변환층을 더 포함하는, 화소.
  19. 표시 영역에 배치된 화소를 포함하며,
    상기 화소는,
    제1 방향을 따라 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이의 제1 영역에서 제2 방향을 따라 배열되며, 각각이 상기 제1 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제1 발광 소자들;
    상기 제1 발광 소자들의 제1 단부들 상에 배치되며, 투명 전극층을 포함한 제1 컨택 전극;
    상기 제1 발광 소자들의 제2 단부들 상에 배치되며, 반사 전극층을 포함한 제2 컨택 전극;
    상기 제1 전극의 일 부분과 중첩되며, 상기 제1 전극의 하부에 배치된 제1 뱅크 패턴; 및
    상기 제2 전극의 일 부분과 중첩되며, 상기 제2 전극의 하부에 배치된 제2 뱅크 패턴을 포함하고,
    상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 서로 다른 거리만큼 이격되는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 방향에서, 상기 제1 뱅크 패턴은 상기 제1 영역으로부터 상기 제2 뱅크 패턴보다 먼 거리만큼 이격되고,
    상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서, 상기 제1 뱅크 패턴은 상기 제2 뱅크 패턴보다 높은 높이로 돌출되는, 표시 장치.
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