KR20240053726A - 발광 소자, 이를 포함한 표시 장치, 및 발광 소자의 제조 방법 - Google Patents

발광 소자, 이를 포함한 표시 장치, 및 발광 소자의 제조 방법 Download PDF

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Abstract

표시 장치는 발광 소자를 포함한다. 발광 소자는, 제1 반도체층, 제1 반도체층 상에 배치된 발광층, 및 발광층 상에 배치된 제2 반도체층, 절연 피막, 및 전극층을 포함한다. 절연 피막은 제1 반도체층, 발광층 및 제2 반도체층의 측면을 감싼다. 전극층은 제2 반도체층 및 절연 피막 상에 배치된다. 절연 피막은 전극층을 감싸지 않는다.

Description

발광 소자, 이를 포함한 표시 장치, 및 발광 소자의 제조 방법{LIGHT EMITTING ELEMENT, DISPLAY DEVICE INCLUDING THE SAME, AND METHOD OF FABRICATING LIGHT EMITTING ELEMENT}
본 발명의 실시예는 발광 소자 및 이를 포함한 표시 장치, 및 발광 소자의 제조 방법에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 향상된 광 특성을 가지며 쇼트 결함을 방지할 수 있는 발광 소자, 이를 포함한 표시 장치, 및 발광 소자의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 발광 소자는, 제1 반도체층; 상기 제1 반도체층 상에 배치된 발광층; 상기 발광층 상에 배치된 제2 반도체층; 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면을 감싸는 절연 피막; 및 상기 제2 반도체층 및 상기 절연 피막 상에 배치된 전극층을 포함한다. 상기 절연 피막은 상기 전극층을 감싸지 않는다.
상기 제2 반도체층의 상부면 및 상기 절연 피막의 상부면은 실질적으로 동일 평면에 위치하며, 상기 전극층은 상기 절연 피막의 상기 상부면 상에 직접 배치될 수 있다.
상기 제1 반도체층의 직경 및 상기 제2 반도체층의 직경은 실질적으로 동일할 수 있다.
상기 제2 반도체층과 접하는 상기 절연 피막의 일부의 두께와 상기 제1 반도체층과 접하는 상기 절연 피막의 다른 일부의 두께는 실질적으로 동일할 수 있다.
상기 전극층은 병 뚜껑(bottle cap) 형상을 가질 수 있다.
평면도 상에서, 상기 전극층은 상기 발광 소자에 대응하는 육각형의 변보다 돌출된 돌기들을 가질 수 있다.
상기 육각형의 일 변을 기준으로, 상기 전극층은 적어도 2개의 돌기들을 가질 수 있다.
평면도 상에서, 상기 전극층의 직경은 상기 절연 피막의 직경보다 클 수 있다.
상기 전극층은 상기 절연 피막의 상부면과 인접한 상기 절연 피막의 측면을 부분적으로 커버할 수 있다.
상기 제2 반도체층의 상부면을 기준으로, 상기 전극층은 90도 이하의 경사각을 가질 수 있다.
상기 제2 반도체층의 상부면을 기준으로, 상기 전극층은 90도 이상의 경사각을 가질 수 있다.
상기 절연 피막 및 상기 전극층의 경계에서, 상기 전극층의 직경은, 상기 제2 반도체층의 직경보다 크되, 상기 절연 피막의 직경보다 작을 수 있다.
본 발명의 실시예들에 따른 표시 장치는, 제1 전극 및 제2 전극과, 상기 제1 전극에 전기적으로 연결되는 제1 단부 및 상기 제2 전극에 전기적으로 연결되는 제2 단부를 포함한 발광 소자를 포함하는 화소를 포함한다. 상기 발광 소자는, 상기 제2 단부로부터 상기 제1 단부의 방향으로 순차적으로 배치된, 제1 반도체층, 발광층, 제2 반도체층, 및 전극층; 및 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면을 감싸는 절연 피막을 포함한다. 상기 전극층은 상기 절연 피막을 부분적으로 커버하며, 상기 절연 피막은 상기 전극층을 감싸지 않는다.
상기 제1 반도체층의 직경 및 상기 제2 반도체층의 직경은 실질적으로 동일할 수 있다.
상기 전극층은 병 뚜껑(bottle cap) 형상을 가지며, 상기 발광 소자의 폭 방향으로 돌출된 돌기들을 포함할 수 있다.
본 발명의 실시예들에 따른 발광 소자의 제조 방법은, 기판 상에 제1 반도체층, 발광층, 및 제2 반도체층을 순차적으로 형성하는 단계; 상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층을 포함한 적층체를 로드 형상으로 패터닝하는 단계; 상기 적층체의 측면에 절연 피막을 형성하는 단계; 상기 제2 반도체층 및 상기 절연 피막 상에 전극층을 형성하는 단계; 및 상기 적층체, 상기 절연 피막, 및 상기 전극층을 포함하는 발광 소자를 상기 기판으로부터 분리하는 단계를 포함한다.
상기 전극층을 형성하는 단계는, 스퍼터링 기술을 이용하여 상기 적층체의 상단부만을 커버하는 상기 전극층을 1차적으로 형성하는 단계; 및 습식 식각 기술을 이용하여 1차적으로 형성된 상기 전극층을 식각하는 단계를 포함할 수 있다.
상기 제1 반도체층의 직경 및 상기 제2 반도체층의 직경은 실질적으로 동일할 수 있다.
상기 전극층은 병 뚜껑(bottle cap) 형상을 가지며, 상기 발광 소자의 폭 방향으로 돌출된 돌기들을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 발광 소자의 제2 반도체층과 제1 반도체층은 동일한 직경(또는, 폭)을 가지므로, 제2 반도체층의 돌출에 기인한 광 특성 저하가 발생하지 않을 수 있다. 즉, 발광 소자의 광 특성이 향상될 수 있다.
또한, 발광 소자의 제2 반도체층과 제1 반도체층은 동일한 직경(또는, 폭)을 가지므로, 절연 피막은 제2 반도체층, 발광층 및 제1 반도체층을 둘러싸는 전체 영역에서 균일한 두께를 가질 수 있다. 나아가, 전극층이 절연 피막을 부분적으로 커버함으로써, 후속 공정에서 절연 피막이 제거되지 않고, 제2 반도체층 및 발광층이 노출되지 않을 수 있다. 따라서, 노출된 제2 반도체층 및 발광층에 기인한 발광 소자의 쇼트 결함이 방지될 수 있다.
발광 소자의 전극층은 병 뚜껑의 형상을 가지거나 돌기를 포함하므로, 전극층은 보다 큰(또는, 넓은) 표면적(또는, 접촉 면적)을 가질 수 있다. 따라서, 전극층은 보다 큰 접촉 면적을 통해 전극 또는 배선과 보다 안정적으로 연결될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 발광 소자의 일 실시예를 나타내는 단면도이다.
도 3은 도 1의 발광 소자의 일 실시예를 나타내는 평면도이다.
도 4는 발광 소자의 비교예를 나타내는 도면이다.
도 5는 도 1의 발광 소자의 일 실시예를 나타내는 도면이다.
도 6 내지 도 9는 각각 도 1의 발광 소자의 다른 실시예를 나타내는 단면도들이다.
도 10 내지 도 18은 실시예들에 따른 발광 소자의 제조 방법을 나타내는 단면도들이다.
도 19는 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 20 및 도 21은 도 19의 표시 장치에 포함된 화소의 일 실시예를 나타내는 회로도들이다.
도 22는 도 21의 화소의 일 실시예를 나타내는 평면도이다.
도 23은 도 19의 표시 장치의 일 실시예를 나타내는 단면도이다.
도 24는 도 23의 일 영역을 확대한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 본 발명의 일 실시예에 있어서 두 구성들 간의 “연결”이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
이하에서는, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1은 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 발광 소자의 일 실시예를 나타내는 단면도이다. 예를 들어, 도 2는 도 1의 Ⅰ-Ⅰ'선에 대응하는 발광 소자(LD)의 단면에 대한 일 실시예를 나타낸다. 도 3은 도 1의 발광 소자의 일 실시예를 나타내는 평면도이다. 도 3은 발광 소자(LD)의 길이 방향을 따라 내려다 본 발광 소자(LD), 일 예로, 전극층(ETL)의 평면도의 일 실시예를 나타낸다.
먼저 도 1 및 도 2를 참조하면, 발광 소자(LD)는, 일 방향(일 예로, 길이 방향 또는 두께 방향)을 따라 순차적으로 배치 및/또는 적층된 제1 반도체층(SCL1), 발광층(EML), 제2 반도체층(SCL2) 및 전극층(ETL)을 포함할 수 있다. 일 실시예에서, 발광 소자(LD)는 적어도 하나의 다른 반도체층(일 예로, 발광층(EML)의 상부 및/또는 하부에 배치된 적어도 하나의 다른 반도체층) 및/또는 적어도 하나의 전극층(일 예로, 제1 반도체층(SCL1)의 주변에 배치된 전극층)을 더 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 로드(rod) 형상으로 제공될 수 있다. 본 발명의 실시예를 설명함에 있어서, 로드 형상이라 함은 원 기둥 형상 또는 다각 기둥 형상 등을 비롯한 다양한 형태의 로드 형상(rod-like shape) 또는 바 형상(bar-like shape)을 포함할 수 있고, 그 단면의 형상이 특별히 한정되지는 않는다. 일 실시예에서, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
일 실시예에서, 발광 소자(LD)는 나노미터 내지 마이크로미터 범위의 작은 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노미터 내지 마이크로미터 범위의 직경(D)(또는, 횡단면의 폭) 및/또는 길이(L)를 가질 수 있다. 일 예로, 발광 소자(LD)는 대략 수십 나노미터 내지 수십 마이크로미터 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 예를 들어, 발광 소자(LD)의 길이(L)는 약 1μm 내지 약 10μm, 또는, 약 3.5μm 내지 약 4μm이고, 발광 소자(LD)의 직경(D)은 약 0.1μm 내지 약 1μm, 또는 약 500nm 내지 약 600nm일 수 있다. 다만, 발광 소자(LD)의 크기는 변경될 수 있다.
발광 소자(LD)는, 서로 대향하는 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다. 예를 들어, 발광 소자(LD)는 길이 방향(또는, 두께 방향)의 양단에서 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)는 상기 발광 소자(LD)의 제1 밑면(일 예로, 상부면) 및/또는 그 주변 영역을 포함할 수 있다. 발광 소자(LD)의 제2 단부(EP2)는 상기 발광 소자(LD)의 제2 밑면(일 예로, 하부면) 및/또는 그 주변 영역을 포함할 수 있다.
일 실시예에서, 제1 반도체층(SCL1), 발광층(EML), 제2 반도체층(SCL2) 및 전극층(ETL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL)이 배치될 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)(또는, 제1 반도체층(SCL1)에 인접하며 제1 반도체층(SCL1)에 전기적으로 연결되는 다른 전극층)이 배치될 수 있다.
발광 소자(LD)는, 제1 반도체층(SCL1), 발광층(EML) 및 제2 반도체층(SCL2)의 측면을 감싸는 절연 피막(INF)을 더 포함할 수 있다. 절연 피막(INF)은 전극층(ETL)을 감싸지 않는다.
제1 반도체층(SCL1)은 제1 도전형의 도펀트를 포함한 제1 도전형의 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다.
일 실시예에서, 제1 반도체층(SCL1)은 질화물계 반도체 물질 또는 인화물계 반도체 물질을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은, GaN, AlGaN, InGaN, InAlGaN, AlN 및 InN 중 적어도 하나의 물질을 포함한 질화물계 반도체 물질, 또는 GaP, InGaP, AlGaP, InAlGaP, AlP 및 InP 중 적어도 하나의 물질을 포함한 인화물계 반도체 물질을 포함할 수 있다. 일 실시예에서, 제1 반도체층(SCL1)은 Si, Ge, Sn 등과 같은 N형의 도펀트를 포함할 수 있다. 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질을 사용하여 제1 반도체층(SCL1)을 형성할 수 있다.
발광층(EML)("활성층"이라고도 함)은 제1 반도체층(SCL1) 상에 배치될 수 있다. 발광층(EML)은 단일 또는 다중의 양자 우물(QW: Quantum Well) 구조를 포함할 수 있다. 발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 발광층(EML)에서 전자-정공 쌍이 재결합하면서 빛이 방출될 수 있다.
일 실시예에서, 발광층(EML)은 가시광선 파장 대역의 빛, 일 예로 대략 400nm 내지 900nm 파장 대역의 빛을 방출할 수 있다. 예를 들어, 발광층(EML)은, 대략 450nm 내지 480nm 범위의 파장을 가지는 청색의 빛, 대략 480nm 내지 560nm 범위의 파장을 가지는 녹색의 빛, 또는 대략 620nm 내지 750nm 범위의 파장을 가지는 적색의 빛을 방출할 수 있다. 이외에도 발광층(EML)에서 생성되는 빛의 색 및/또는 파장 대역은 변경될 수 있다.
일 실시예에서, 발광층(EML)은 질화물계 반도체 물질 또는 인화물계 반도체 물질을 포함할 수 있다. 일 예로, 발광층(EML)은, GaN, AlGaN, InGaN, InGaAlN, AlN, InN, 및 AlInN 중 적어도 하나의 물질을 포함한 질화물계 반도체 물질, 또는 GaP, InGaP, AlGaP, InAlGaP, AlP 및 InP 중 적어도 하나의 물질을 포함한 인화물계 반도체 물질을 포함할 수 있다. 발광층(EML)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질을 사용하여 발광층(EML)을 형성할 수 있다.
일 실시예에서, 발광층(EML)은, 빛의 색(또는, 파장 대역)에 관여하는 원소를 포함할 수 있고, 상기 원소의 함량 및/또는 조성비를 조절함에 의해 발광층(EML)에서 생성되는 빛의 색을 제어할 수 있다. 일 예로, 발광층(EML)은, GaN층과 InGaN층이 서로 교번적으로 및/또는 반복적으로 적층된 구조의 다중 층으로 형성될 수 있고, InGaN층에 포함되는 인듐(In)의 함량 및/또는 조성비에 따라 특정 색의 빛을 방출할 수 있다. 따라서, 발광층(EML)에 포함되는 인듐(In)의 함량 및/또는 조성비를 조절함에 의해 원하는 색의 발광 소자(LD)를 제조할 수 있다.
제2 반도체층(SCL2)은 발광층(EML) 상에 배치될 수 있다. 제2 반도체층(SCL2)은 제2 도전형의 도펀트를 포함한 제2 도전형의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층일 수 있다.
일 실시예에서, 제2 반도체층(SCL2)은 질화물계 반도체 물질 또는 인화물계 반도체 물질을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은, GaN, AlGaN, InGaN, InAlGaN, AlN 및 InN 중 적어도 하나의 물질을 포함한 질화물계 반도체 물질, 또는 GaP, InGaP, AlGaP, InAlGaP, AlP 및 InP 중 적어도 하나의 물질을 포함한 인화물계 반도체 물질을 포함할 수 있다. 일 실시예에서, 제2 반도체층(SCL2)은 Mg 등과 같은 P형의 도펀트를 포함할 수 있다. 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질을 사용하여 제2 반도체층(SCL2)을 형성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 서로 동일한 반도체 물질을 포함하되, 서로 다른 도전형의 도펀트를 포함할 수 있다. 다른 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 서로 다른 반도체 물질을 포함하며, 서로 다른 도전형의 도펀트를 포함할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이 방향에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광층(EML)은 제2 단부(EP2)(일 예로, N형 단부)보다 제1 단부(EP1)(일 예로, P형 단부)에 더 가깝게 위치할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 동일한 폭(또는, 직경)을 가질 수 있다. 예를 들어, 제1 반도체층(SCL1)은 발광 소자(LD)의 길이 방향을 따라 균일한 제1 폭(W1)을 가지며, 제2 반도체층(SCL2)은 발광 소자(LD)의 길이 방향을 따라 균일한 제2 폭(W2)을 가지고, 상기 제1 폭(W1) 및 상기 제2 폭(W2)은 실질적으로 동일할 수 있다.
절연 피막(INF)은 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)의 측면을 감싸도록 발광 소자(LD)의 표면에 제공될 수 있다.
발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)를 통한 쇼트 결함(또는, short circuit)을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 발광층(EML)에서 생성되는 빛이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, 실리콘 산화물(SiOx)(일 예로, SiO2), 실리콘 질화물(SiNx)(일 예로, Si3N4), 알루미늄 산화물(AlxOy)(일 예로, Al2O3), 타이타늄 산화물(TixOy)(일 예로, TiO2) 및 하프늄 산화물(HfOx) 중 적어도 하나의 절연 물질, 또는 이외의 다른 절연 물질을 포함할 수 있다.
절연 피막(INF)은 단일 층 또는 다중 층으로 구성될 수 있다. 예를 들어, 절연 피막(INF)은 이중막으로 이루어질 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)에서, 각각 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)을 노출할 수 있다. 예를 들어, 절연 피막(INF)은, 제2 반도체층(SCL2)의 상부면 상에는 제공되지 않고, 이에 따라 발광 소자(LD)의 제1 단부(EP1)에서 제2 반도체층(SCL2)의 상부면을 노출할 수 있다. 또한, 절연 피막(INF)은, 제1 반도체층(SCL1)의 하부면(일 예로, 발광 소자(LD)의 바닥면) 상에는 제공되지 않고, 이에 따라 발광 소자(LD)의 제2 단부(EP2)에서 제1 반도체층(SCL1)의 하부면을 노출할 수 있다. 이에 따라, 상기 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)을 적어도 하나의 전극, 배선 및/또는 도전 패턴 등에 연결하여 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)에 구동 전원 및/또는 신호를 인가할 수 있다.
절연 피막(INF)은 제2 반도체층(SCL2)의 측면을 완전히 감쌀 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있고, 발광 소자(LD)를 통한 쇼트 결함을 방지할 수 있다.
일 실시예에서, 절연 피막(INF)은 전반적으로 균일한 두께로 형성될 수 있다. 예를 들어, 절연 피막(INF)은, 제2 반도체층(SCL2), 발광층(EML) 및 제1 반도체층(SCL1)을 둘러싸는 전체 영역에서 균일한 두께(일 예로, 제1 두께(TH1))를 가질 수 있다. 예를 들어, 제2 반도체층(SCL2)과 접하는 절연 피막(INF)의 일부의 두께는 상기 제1 반도체층(SCL1)과 접하는 절연 피막(INF)의 다른 일부의 두께와 실질적으로 동일할 수 있다. 일 예로, 절연 피막(INF)은 제2 반도체층(SCL2), 발광층(EML) 및 제1 반도체층(SCL1)을 둘러싸는 전체 영역에서는 10nm 이상의 제1 두께(TH1)를 가질 수 있다. 절연 피막(INF)은 전반적으로 균일한 두께를 가지므로, 절연 피막(INF)은 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)의 측면 형상에 대응하는 표면 프로파일을 가질 수 있다.
또한, 절연 피막(INF)은, 제1 단부(EP1)에서 전극층(ETL)을 노출하기 위하여 절연 피막(INF)을 식각하는 공정 및/또는 이외의 다른 후속 공정(일 예로, 발광 소자(LD)를 이용하여 화소를 형성하기 위한 화소 공정)에서 발생할 수 있는 과식각에 의해 제2 반도체층(SCL2) 및/또는 발광층(EML)의 주변에서 일부 두께만큼 식각되는 경우에도, 제2 반도체층(SCL2) 및 발광층(EML)의 측면 상에 잔류할 수 있을 정도의 두께로 형성될 수 있다. 예를 들어, 절연 피막(INF)은, 후속 공정에서 발생할 수 있는 과식각 마진을 포함하여, 제2 반도체층(SCL2) 및 발광층(EML)을 안정적으로 감쌀 수 있을 정도의 두께(일 예로, 대략 10nm 이상의 두께)로 형성될 수 있다.
절연 피막(INF)의 두께 및/또는 표면 프로파일 등은 실시예에 따라 달라질 수 있다. 예를 들어, 절연 피막(INF)을 형성하는 데에 적용되는 공정 방식, 공정 조건, 및/또는 물질 등에 따라 절연 피막(INF)의 두께 및/또는 표면 프로파일은 달라질 수 있다. 일 실시예에서, 스텝 커버리지(step coverage)가 높은 피막을 형성할 수 있는 ALD 공정 기술 등을 활용하여 절연 피막(INF)을 형성할 경우, 절연 피막(INF)은, 제1 반도체층(SCL1), 발광층(EML), 제2 반도체층(SCL2) 및 전극층(ETL)의 측면 형상에 대응하는 (일 예로, 상기 측면 형상을 따라가는) 표면 프로파일을 가질 수 있고, 전반적으로 균일한 두께로 형성될 수 있다.
전극층(ETL)은 발광 소자(LD)의 길이 방향으로 제2 반도체층(SCL2) 및 절연 피막(INF) 상에 배치될 수 있다. 예를 들어, 전극층(ETL)은 제1 면(S1)에서 제2 반도체층(SCL2) 및 절연 피막(INF)의 상부면과 접하도록 제2 반도체층(SCL2) 및 절연 피막(INF) 상에 직접 배치될 수 있다. 제2 반도체층(SCL2)의 상부면 및 절연 피막(INF)의 상부면은 실질적으로 동일 평면(예를 들어, 제1 면(S1)과 동일 평면)에 위치할 수 있다.
전극층(ETL)은, 제2 반도체층(SCL2)을 보호하며 제2 반도체층(SCL2)을 소정의 전극 또는 배선 등에 원활히 연결하기 위한 전극을 구성할 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
일 실시예에서, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO2(Tin dioxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다. 전극층(ETL)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 도전 물질을 사용하여 전극층(ETL)을 형성할 수 있다.
일 실시예에서, 전극층(ETL)은 실질적으로 투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 제1 단부(EP1)로부터 방출될 수 있다.
전극층(ETL)은, 서로 대향하는 제1 면(S1)(일 예로, 전극층(ETL)의 하부면) 및 제2 면(S2)(일 예로, 전극층(ETL)의 상부면)을 포함할 수 있다. 또한, 전극층(ETL)은, 상기 제1 면(S1)과 제2 면(S2)을 연결하는 측면(전극층(ETL)의 "제3 면"이라고도 함)을 포함할 수 있다. 전극층(ETL)의 제1 면(S1) 및 제2 면(S2)은 서로 다른 폭 및/또는 면적을 가질 수 있다. 예를 들어, 전극층(ETL)의 제1 면(S1)은 전극층(ETL)의 제2 면(S2)보다 큰(일 예로, 넓은) 폭 및/또는 면적을 가질 수 있다. 전극층(ETL)의 제1 면(S1)의 폭 및/또는 면적은 제2 반도체층(SCL2)의 폭 및/또는 면적보다 클 수 있다. 전극층(ETL)의 제2 면(S2)의 폭 및/또는 면적은 제2 반도체층(SCL2)의 폭 및/또는 면적보다 작거나 같을 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 전극층(ETL)의 제2 면(S2)의 폭 및/또는 면적은 제2 반도체층(SCL2)의 폭 및/또는 면적보다 클 수도 있다. 전극층(ETL)의 측면(S3)은 전극층(ETL)의 제1 면(S1)(또는, 발광 소자(LD)의 바닥면)에 대하여 소정 범위의 각도만큼 기울어진 경사(slope)를 가질 수 있다. 예를 들어, 전극층(ETL)의 측면(S3)은 전극층(ETL)의 제1 면(S1)에 대하여 대략 45° 내지 90° 범위의 각도에 대응하는 경사를 가질 수 있다. 전극층(ETL)은 테이퍼진(tapered) 단면 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 전극층(ETL)은 절연 피막(INF)의 상부면을 완전히 감싸거나 커버할 수 있다. 다만, 이에 한정되는 것은 아니며, 전극층(ETL)은 절연 피막(INF)의 상부면의 일부만을 커버할 수도 있다.
일 실시예에서, 전극층(ETL)은 대략 100nm 내지 200nm 범위의 두께를 가질 수 있고, 이외에도 전극층(ETL)의 두께는 실시예에 따라 다양하게 변경될 수 있다. 전극층(ETL)이 비교적 작은 두께(일 예로, 예시된 100nm 내지 200nm 범위의 두께)를 가질 경우, 전극층(ETL)이 제공됨에 따른 발광 소자(LD)의 출광 효율 감소는 방지 또는 최소화될 수 있다.
실시예들에서, 전극층(ETL)은 병 뚜껑(bottle cap)의 형상(또는 프로파일)을 가지며, 발광 소자(LD)의 폭 방향으로 돌출된 돌기(PRT)를 포함할 수 있다. 원형에 비해, 병 뚜껑 형상의 전극층(ETL)은 크거나 증가된 러프니스(roughness)를 가질 수 있다.
도 1 내지 도 3을 참조하면, 전극층(ETL)은 육각형(Hexagon)의 변보다 돌출된 돌기(PRT)를 포함할 수 있다. 여기서, 육각형은 발광 소자(LD)(또는, 절연 피막(INF), 제2 반도체층(SCL2))의 외주면에 대응하며, 육각형의 직경은 발광 소자(LD)의 직경(D)과 같을 수 있다. 육각형의 면적 중심은 발광 소자(LD)의 면적 중심에 대응할 수 있다. 설명의 편의상, 육각형이 이용된 것이며, 발광 소자(LD)의 평면 형상이 육각형으로 한정되는 것은 아니다.
일 실시예에서, 육각형의 한 변을 기준으로, 전극층(ETL)은 적어도 하나의 돌기(PRT)를 포함할 수 있다. 예를 들어, 전극층(ETL)은 육각형의 한 변을 기준으로 2개의 돌기(PRT)를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 전극층(ETL)은 육각형의 한 변을 기준으로 3개 이상의 돌기(PRT)를 포함할 수도 있다.
도 16 및 도 17을 참조하여 설명하겠지만, 전극층(ETL)은 스퍼터링 기술을 통해 제2 반도체층(SCL2) 및 절연 피막(INF)을 감싸는 구 형상으로 증착될 수 있고, 식각(예를 들어, 습식 식각) 공정을 거치면서 전극층(ETL)은 병 뚜껑의 형상(또는 프로파일)을 가질 수 있다.
전극층(ETL)이 병 뚜껑의 형상을 가지거나 돌기(PRT)를 포함하는 경우, 전극층(ETL)은 보다 큰(또는, 넓은) 표면적(또는, 접촉 면적)을 가질 수 있다. 예를 들어, 전극층(ETL)이 전극 또는 배선(예를 들어, 구동 전원 및/또는 신호 인가를 위한 전극 또는 배선)에 연결되는 경우, 전극층(ETL)은 보다 큰 접촉 면적을 통해 전극 또는 배선과 보다 안정적으로 연결될 수 있다.
발광 소자(LD)의 구조, 형상, 크기 및/또는 종류는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 소자(LD)의 구조, 형상, 크기 및/또는 종류는 발광 소자(LD)를 이용한 발광 장치의 설계 조건이나 확보하고자 하는 발광 특성 등에 따라 다양하게 변경될 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 장치의 화소에 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 화소의 광원으로 이용할 수 있다. 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 발광 소자의 비교예를 나타내는 도면이다. 도 4에는 발광 소자(LD_C)의 사시도, 평면도, 단면도(또는, 측면도)에 대응하는 이미지들(또는, 촬상 이미지들)이 도시되었다. 도 5는 도 1의 발광 소자의 일 실시예를 나타내는 도면이다. 도 5에는 발광 소자(LD)의 사시도 및 평면도에 대응하는 이미지들이 도시되었다.
먼저 도 1 내지 도 4를 참조하면, 형상을 제외하고, 비교예에 따른 발광 소자(LD_C)는 도 1 및 도 2의 발광 소자(LD)와 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 4의 발광 소자(LD_C)에서, 전극층(ETL_C)은 제2 반도체층(SCL2_C) 상에 배치되며, 절연 피막(INF_C)은 전극층(ETL_C)의 측면의 적어도 일부를 커버하거나 감쌀 수 있다. 즉, 전극층(ETL_C)은 절연 피막(INF_C)을 커버하지 않으며, 절연 피막(INC_C)이 전극층(ETL_C)을 부분적으로 커버할 수 있다. 전극층(ETL_C)의 원형의 평면 형상을 가질 수 있다.
참고로, 제1 반도체층(SCL1) 상에 제2 반도체층(SCL2_C) 및 전극층(ETL_C)이 순차 적층되고, 제1 반도체층(SCL1) 내지 전극층(ETL_C)을 일괄 식각하여 로드 형상의 적층체가 형성되며, 적층체(즉, 제1 반도체층(SCL1) 내지 전극층(ETL_C))의 외주면을 감싸도록 절연 피막(INF_C)이 형성될 수 있다. 전극층(ETL_C)과 제1 및 제2 반도체층들(SLC1, SCL2_C)은 다른 식각비(etch rate)(또는, 식각 선택비(etch selectivity), 식각 속도)를 가질 수 있는데, 이 경우, 전극층(ETL_C)의 하부에 인접한 제2 반도체층(SCL2_C)이 전극층(ETL_C)에 대응하여 상대적으로 식각되지 않고, 이에 따라, 제2 반도체층(SCL2_C)의 직경은 제1 반도체층(SCL1)의 직경보다 커질 수 있다. 예를 들어, 제2 반도체층(SLC2_C)은 제1 반도체층(SLC1)보다 발광 소자(LD_C)의 폭 방향으로 특정 크기(DIFF)만큼 돌출될 수 있다. 제2 반도체층(SCL2_C)의 돌출된 부분에서 발광 소자(LD_C)의 광 특성이 달라질 수 있다. 예를 들어, 주사 전자 현미경(scanning electron microscope, SEM)을 이용하여 발광 소자(LC_C)의 광 특성을 분석해 보면, 제2 반도체층(SCL2_C)의 돌출된 부분을 통해, 의도치 않은 노란색 휘도(yellow luminance)가 확인될 수 있다. 즉, 제2 반도체층(SCL2_C)의 돌출된 부분에 의해 발광 소자(LD_C)의 광 특성이 저하될 수 있다.
또한, 제2 반도체층(SCL2_C)의 돌출된 부분에 의해, 제2 반도체층(SCL2_C)에 인접한 절연 피막(INF_C)이 다른 부분(예를 들어, 제1 반도체층(SCL1)에 인접한 부분)보다 얇게 형성될 수 있다. 예를 들어, 적층체를 커버하도록 절연층이 형성되고, 그 이후에 전극층(ETL_C)을 노출하기 위해 적층체의 상부면에 위치한 절연층을 제거함으로써 절연 피막(INF_C)이 형성될 수 있다. 상기 절연층을 제거하는 과정에서, 제2 반도체층(SCL2_C)의 돌출된 부분에서 절연층이 과식각되면서 절연 피막(INF_C)(즉, 제2 반도체층(SCL2_C)에 인접한 절연 피막(INF_C))의 두께가 얇아질 수 있다. 절연 피막(INF_C)이 얇은 두께를 가지는 경우, 다른 후속 공정(일 예로, 발광 소자(LD)를 이용하여 화소(도 24 참고)를 형성하기 위한 화소 공정)에서 발생할 수 있는 과식각에 의해 제2 반도체층(SCL2) 및/또는 발광층(EML, 도 2 참고)의 주변에서 절연 피막(INF_C)이 제거될 수 있고, 이 경우, 노출된 제2 반도체층(SCL2) 및 발광층(EML)에 의해 발광 소자(LD_C)에 쇼트 결함이 발생할 수 있다.
도 1 내지 도 3 및 도 5를 참조하면, 발광 소자(LD)의 제2 반도체층(SCL2)과 제1 반도체층(SCL1)(및 이들 사이의 발광층(EML))은 동일한 직경(또는, 폭)을 가지므로, 도 4의 제2 반도체층(SCL2_C)의 돌출된 부분에 의한 광 특성 저하가 발생하지 않을 수 있다. 즉, 발광 소자(LD)의 광 특성이 향상될 수 있다.
또한, 발광 소자(LD)의 제2 반도체층(SCL2)과 제1 반도체층(SCL1)(및 이들 사이의 발광층(EML))은 동일한 직경(또는, 폭)을 가지므로, 절연 피막(INF)은 제2 반도체층(SCL2), 발광층(EML) 및 제1 반도체층(SCL1)을 둘러싸는 전체 영역에서 균일한 두께를 가질 수 있다. 나아가, 전극층(ETL)이 절연 피막(INF)을 부분적으로 커버함으로써, 후속 공정에서 절연 피막(INF)이 제거되지 않고, 제2 반도체층(SCL2) 및 발광층(EML)이 노출되지 않을 수 있다. 따라서, 발광 소자(LD)의 쇼트 결함이 방지될 수 있다.
이외에, 도 5에 도시된 바와 같이, 전극층(ETL)은 병 뚜껑의 형상을 가지거나 돌기(PRT)를 포함하므로, 전극층(ETL)은 보다 큰(또는, 넓은) 표면적(또는, 접촉 면적)을 가질 수 있다. 따라서, 전극층(ETL)이 전극 또는 배선(예를 들어, 구동 전원 및/또는 신호 인가를 위한 전극 또는 배선)에 연결되는 경우, 전극층(ETL)은 보다 큰 접촉 면적을 통해 전극 또는 배선과 보다 안정적으로 연결될 수 있다.
도 6 내지 도 9는 각각 도 1의 발광 소자의 다른 실시예를 나타내는 단면도들이다. 예를 들어, 도 6 내지 도 9는 도 1의 Ⅰ-Ⅰ'선에 대응하는 발광 소자(LD)의 단면과 관련하여, 도 2의 실시예에 대한 서로 다른 변경 실시예들을 나타낸다.
도 1 내지 도 9를 참조하면, 전극층(ETL)의 형상을 제외하고, 도 6 내지 도 9의 발광 소자(LD)는 도 1 내지 도 3을 참조하여 설명한 발광 소자(LD)와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
도 6에 도시된 바와 같이, 전극층(ETL)은 발광 소자(LD)의 제1 단부(EP1)에서 절연 피막(INF)을 부분적으로 커버할 수 있다. 달리 말해, 전극층(ETL)은 절연 피막(INF)의 상부면과 인접한 절연 피막(INF)의 측면을 부분적으로 커버할 수 있다. 평면도 상에서, 전극층(ETL)의 직경(또는, 면적)은 제2 반도체층(SCL2)의 직경보다 크며, 또한, 절연 피막(INF)의 직경보다 클 수 있다. 전극층(ETL)은 발광 소자(LD)의 폭 방향으로 절연 피막(INF)과 중첩하며, 또한, 제2 반도체층(SCL2)과 중첩할 수 있다. 실시예에 따라, 전극층(ETL)은 발광층(EML)과 중첩하거나 중첩하지 않을 수 있다. 예를 들어, 전극층(ETL)에 대한 식각 시간(etching time)을 감소시키는 경우, 전극층(ETL)은 절연 피막(INF)을 부분적으로 커버하는 형태로 형성될 수 있다.
일 실시예에서, 전극층(ETL)은 타원형의 단면 형상을 가질 수 있다. 제2 반도체층(SCL2)의 상부면을 기준으로(또는, 절연 피막(INF)을 기준으로), 전극층(ETL)의 측면은 90도 이하의 경사각을 가지거나, 테이퍼진(tapered, 또는 forward tapered) 단면 형상을 가질 수 있다.
다른 실시예에서, 전극층(ETL)은 역사다리꼴의 단면 형상을 가질 수도 있다. 달리 말해, 전극층(ETL)은 역테이퍼진(reversed tapered) 단면 형상을 가질 수 있다. 도 7에 도시된 바와 같이, 제2 반도체층(SCL2)의 상부면을 기준으로, 전극층(ETL)의 측면은 90도 이상의 경사각을 가질 수 있다. 예를 들어, 전극층(ETL)에 열처리가 수행된 경우, 외부로 노출되어 직접적으로 열처리된 전극층(ETL)의 상부 부분은 상대적으로 식각되지 않고, 전극층(ETL)의 하부 부분은 상대적으로 빠르게 식각될 수 있다. 즉, 열처리된 전극층(ETL)의 위치별로 식각비가 달라져, 전극층(ETL)은 역테이퍼진 단면 형상을 가질 수도 있다.
도 8에 도시된 바와 같이, 발광 소자(LD)의 제1 단부(EP1)에서, 전극층(ETL)은 절연 피막(INF)을 부분적으로 커버할 수 있다. 달리 말해, 전극층(ETL)은 절연 피막(INF)의 상부면의 일부만을 커버하고, 절연 피막(INF)의 상부면의 다른 일부를 노출시킬 수도 있다. 전극층(ETL)과 절연 피막(INF)의 경계에서, 전극층(ETL)의 직경은 제2 반도체층(SCL2)의 직경보다 크되, 절연 피막(INF)의 직경보다 작을 수 있다. 예를 들어, 전극층(ETL)에 대한 식각 시간을 증가시키는 경우, 전극층(ETL)은 절연 피막(INF)의 상부면을 부분적으로 노출시키는 형태로 형성될 수 있다.
일 실시예에서, 전극층(ETL)은 반원 또는 반 타원의 단면 형상을 가질 수 있다. 제2 반도체층(SCL2)의 상부면을 기준으로(또는, 절연 피막(INF)을 기준으로), 전극층(ETL)의 측면은 90도 이하의 경사를 가지거나, 테이퍼진 단면 형상을 가질 수 있다.
다른 실시예에서, 전극층(ETL)은 역테이퍼진 단면 형상을 가질 수도 있다. 도 9에 도시된 바와 같이, 제2 반도체층(SCL2)의 상부면을 기준으로, 전극층(ETL)의 측면은 90도 이상의 경사를 가질 수 있다. 예를 들어, 전극층(ETL)에 열처리가 수행된 경우, 전극층(ETL)은 역테이퍼진 단면 형상을 가질 수도 있다. 전극층(ETL)의 상부면의 직경은 절연 피막(INF)의 직경보다 크거나 같을 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 전극층(ETL)은 절연 피막(INF)의 상부면을 적어도 부분적으로 커버하는 범위 내에서, 다양한 형상을 가질 수 있다.
도 10 내지 도 18은 실시예들에 따른 발광 소자의 제조 방법을 나타내는 단면도들이다. 예를 들어, 도 10 내지 도 18은 도 1 및 도 2의 실시예에 의한 발광 소자(LD)의 제조 방법을 순차적으로 나타낸다. 도 6 내지 도 9의 실시예들에 의한 발광 소자(LD)는 도 1 및 도 2의 실시예에 의한 발광 소자(LD)와 실질적으로 동일 또는 유사한 제조 방법을 통해 제조될 수 있다. 도 10 내지 도 18에서는 하나의 기판(SB) 상에서 다수의 발광 소자들(LD)을 제조하는 실시예를 나타내기로 한다.
먼저 도 10을 참조하면, 기판(SB)("성장 기판" 또는 "제조 기판"이라고도 함)이 준비될 수 있다.
기판(SB)은 반도체의 에피택셜 성장(또는, 에피택시)에 적합한 제조용 기판 또는 웨이퍼 등일 수 있다. 예를 들어, 기판(SB)은, 실리콘(Si), 사파이어(Sapphire), SiC, GaN, GaAs 또는 ZnO 등의 물질을 포함한 기판일 수 있다. 이외에도, 기판(SB)은 다양한 종류 및/또는 물질의 기판일 수 있다. 예를 들어, 발광 소자(LD)를 제조하기 위한 에피택셜 성장이 원활히 이루어질 수 있는 경우, 기판(SB)의 종류나 물질이 특별히 한정되지는 않는다. 기판(SB)은 발광 소자들(LD)의 제조를 위한 에피택셜 성장용 기판으로 사용된 이후, 최종적으로는 발광 소자들(LD)로부터 분리될 수 있다.
일 실시예에서, 기판(SB) 상에는 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 기판(SB) 상에서 에피택셜 성장을 통해 형성될 수 있고, 최종적으로는 발광 소자들(LD)로부터 분리될 수 있다. 버퍼층(BF)은 발광 소자들(LD)을 제조하는 과정에서 발광 소자들(LD)과 기판(SB)의 사이에 위치하여, 발광 소자들(LD)과 기판(SB)을 물리적으로 이격시킬 수 있다. 일 실시예에서, 버퍼층(BF)은 불순물이 도핑되지 않은 진성 반도체층을 포함할 수 있고, 제1 반도체층(SCL1)과 동일한 반도체 물질을 포함할 수 있다. 일 실시예에서, 버퍼층(BF)은 다중 층의 반도체층들을 포함할 수 있다. 상기 다중 층의 반도체층들 중 하나는 진성 반도체층일 수 있다. 상기 다중 층의 반도체층들 중 다른 하나는 제1 또는 제2 도전형의 도펀트를 포함하도록 도핑된 반도체층일 수 있고, 기판(SB)과 제1 반도체층(SCL1)의 사이에서 스트레인(strain)을 완화할 수 있다.
이후, 기판(SB) 상에 제1 반도체층(SCL1), 발광층(EML) 및 제2 반도체층(SCL2)이 순차적으로 형성될 수 있다. 예를 들어, 버퍼층(BF)이 형성된 기판(SB) 상에서, 에피택셜 성장을 통해 제1 반도체층(SCL1), 발광층(EML) 및 제2 반도체층(SCL2)이 순차적으로 형성될 수 있다.
제1 반도체층(SCL1)은 도 1 및 도 2의 실시예에서 예시한 제1 반도체층(SCL1)의 물질, 또는 이외의 다른 반도체 물질로 형성될 수 있다. 제1 반도체층(SCL1)은 Si, Ge, Sn 등과 같은 N형의 도펀트를 포함하도록 도핑될 수 있다.
제1 반도체층(SCL1)은 MOVPE(Metal-organic Vapor Phase Epitaxy), MOCVD(Metal-organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), LPE(Liquid Phase Epitaxy), 또는 VPE(Vapor Phase Epitaxy) 등과 같은 공정 기술을 활용한 에피택셜 성장을 통해 형성될 수 있으나, 제1 반도체층(SCL1)의 형성 방법이 이에 한정되지는 않는다.
발광층(EML)은 도 1 및 도 2의 실시예에서 예시한 발광층(EML)의 물질, 또는 이외의 다른 반도체 물질로 형성될 수 있다. 일 실시예에서, 발광층(EML)은 MOVPE, MOCVD, MBE, LPE, 또는 VPE 등과 같은 공정 기술을 활용한 에피택셜 성장을 통해 형성될 수 있으나, 발광층(EML)의 형성 방법이 이에 한정되지는 않는다.
제2 반도체층(SCL2)은 도 1 및 도 2의 실시예에서 예시한 제2 반도체층(SCL2)의 물질, 또는 이외의 다른 반도체 물질로 형성될 수 있다. 제2 반도체층(SCL2)은 Mg 등과 같은 P형의 도펀트를 포함하도록 도핑될 수 있다. 일 실시예에서, 제2 반도체층(SCL2)은 MOVPE, MOCVD, MBE, LPE, 또는 VPE 등과 같은 공정 기술을 활용한 에피택셜 성장을 통해 형성될 수 있으나, 제2 반도체층(SCL2)의 형성 방법이 이에 한정되지는 않는다.
도 10 내지 도 13을 참조하면, 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)을 기판(SB)에 대하여 실질적으로 수직인 방향으로 식각함에 의해, 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)을 포함한 다중 층의 적층체(LES)("발광 적층체" 또는 "발광 코어"라고도 함)가 로드 형상으로 패터닝될 수 있다. 이에 따라, 로드 형상의 발광 소자(LD)가 제조될 수 있다.
일 실시예에서, 나노 임프린트 리소그래피 공정 기술 또는 포토 리소그래피 공정 기술 등을 활용한 패터닝 공정에 의해 발광 소자(LD)가 패터닝될 수 있다. 일 예로, 나노 임프린트 리소그래피 공정 기술을 활용하여 발광 소자(LD)가 패터닝될 수 있다.
예를 들어, 도 10에 도시된 바와 같이 제2 반도체층(SCL2) 상에 마스크층(MK)을 형성한 이후, 도 11에 도시된 바와 같이 마스크층(MK) 상에 식각 패턴들(PT)(일 예로, 나노 패턴들)이 형성될 수 있다. 이후, 마스크층(MK) 및 식각 패턴들(PT)을 이용한 식각 공정에 의해 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)을 포함한 적층체(LES)가 로드 형상 등의 원하는 형태로 식각될 수 있다. 예를 들어, 마스크층(MK) 및 식각 패턴들(PT)을 이용한 건식 식각 공정을 진행하여 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)을 수직 방향으로 식각함으로써, 도 12에 도시된 바와 같이 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)을 포함한 적층체(LES)가 대략적으로 로드 형상으로 식각될 수 있다. 이후, 추가적인 식각 공정(일 예로, 습식 식각 공정 등)을 진행하여, 도 13에 도시된 바와 같이 일차적으로 식각된 각각의 적층체(LES)가 로드 형상으로 패터닝될 수 있다.
일 실시예에서, 마스크층(MK)은, 후속 공정에서 실시될 층별 및/또는 막질별 선택적 건식 식각을 위해, 서로 다른 물질들로 형성된 적어도 두 개의 마스크층들을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2) 상에 절연 물질을 포함하는 제1 마스크층(MK1)(일 예로, 제1 하드 마스크층)을 먼저 형성하고, 이후 상기 제1 마스크층(MK1) 상에 도전 물질을 포함하는 제2 마스크층(MK2)(일 예로, 제2 하드 마스크층)을 형성할 수 있다.
제1 마스크층(MK1)은, 실리콘 산화물(SiOx)(일 예로, SiO2), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 또는 이외의 다른 절연 물질을 포함할 수 있다.
제2 마스크층(MK2)은, 알루미늄(Al), 타이타늄(Ti) 및 크롬(Cr) 중 적어도 하나의 금속, 또는 이외의 다른 금속을 포함할 수 있다. 일 실시예에서, 제2 마스크층(MK2)은, 서로 다른 금속을 포함한 다중 층의 금속층들(MK2_1, MK2_2)을 포함할 수 있다. 예를 들어, 제2 마스크층(MK2)은, 타이타늄(Ti)을 포함한 제1 금속층(MK2_1) 및 알루미늄(Al)을 포함한 제2 금속층(MK2_2)을 포함할 수 있다. 제2 마스크층(MK2)의 물질 및 적층 구조가 특별히 한정되지는 않는다. 예를 들어, 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)의 연속적인 식각을 위해 마스크의 역할을 수행할 수 있는 물질이면, 제2 마스크층(MK2)의 재료로 사용될 수 있다. 또한, 제2 마스크층(MK2)은 단일 층 또는 다중 층으로 형성될 수 있다. 제2 마스크층(MK2)을 형성함에 따라, 후속 공정에서 식각 패턴들(PT)을 제거할 때 제1 마스크층(MK1)을 보호할 수 있다.
식각 패턴들(PT)은 마스크층(MK) 상에 서로 이격되어 배치될 수 있다. 식각 패턴들(PT)은 기판(SB) 상에서 각각의 발광 소자들(LD)을 패터닝하기 위하여, 상기 발광 소자들(LD)에 대응하는 형상, 크기 및/또는 간격으로 형성될 수 있다. 예를 들어, 식각 패턴들(PT)은, 제조하고자 하는 발광 소자들(LD)의 형상 및 직경(D)에 대응하는 형상 및 크기를 가질 수 있고, 발광 소자들(LD)을 용이하게 분리할 수 있을 정도의 거리만큼 서로 이격될 수 있다.
식각 패턴들(PT)은 폴리머, 또는 이외의 다른 물질을 포함할 수 있다. 일 실시예에서, 식각 패턴들(PT)은 나노 임프린트 수지를 포함할 수 있고, 나노 임프린트 리소그래피 공정 기술을 활용하여 형성될 수 있다.
일 실시예에서, 식각 패턴들(PT)을 이용한 단계적 건식 식각 공정에 의해, 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)을 일차적으로 식각할 수 있다. 예를 들어, 식각 패턴들(PT)을 이용하여 제2 마스크층(MK2)을 먼저 식각한 이후, 제1 마스크층(MK1)을 식각할 수 있다. 또한, 제1 마스크층(MK1)의 식각 이후 제2 반도체층(SCL2), 발광층(EML) 및 제1 반도체층(SCL1)을 연속적으로 식각할 수 있다. 일 실시예에서, 제2 반도체층(SCL2), 발광층(EML) 및 제1 반도체층(SCL1)은, 건식 식각 공정에 의해 실질적으로 수직인 방향으로 식각되어 도 12에 도시된 바와 같이 대략적으로 로드 형상을 가질 수 있다. 제1 마스크층(MK1)이 식각 패턴들(PT)에 대응하는 패턴으로 식각되어 형성된 제1 마스크 패턴(MK1')은, 제2 반도체층(SCL2), 발광층(EML) 및 제1 반도체층(SCL1)에 대한 건식 식각 공정이 완료된 이후에도 제2 반도체층(SCL2) 상에 남아있을 수 있다.
이후, 습식 식각 공정 등의 추가적인 식각 공정을 진행하여, 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)을 포함한 적층체(LES)가 로드 형상으로 식각될 수 있다.
마스크층(MK), 식각 패턴들(PT) 및/또는 제1 마스크 패턴들(MK1')은 이들을 활용하는 각각의 식각 공정이 완료된 이후 제거될 수 있다.
제2 반도체층(SCL2) 상에 전극층(ETL)이 배치되지 않은 상태에서, 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)에 대한 식각 공정이 수행되므로, 적층체(LES)의 직경(또는, 폭)은 전체 영역에서 균일할 수 있다. 즉, 적층체(LES)의 제2 반도체층(SCL2)과 제1 반도체층(SCL1)(및 이들 사이의 발광층(EML))은 동일한 직경(또는, 폭)을 가질 수 있다.
도 14를 참조하면, 로드 형상의 적층체들(LES)을 포함한 기판(SB)의 일면(일 예로, 상부면) 상에 절연 피막(INF)을 전면적으로 형성할 수 있다. 절연 피막(INF)은 적층체들(LES)의 표면으로부터 균일한 두께를 가지고 형성될 수 있다. 일 실시예에서, 절연 피막(INF)은 도 1 및 도 2의 실시예에서 예시한 절연 피막(INF)의 물질, 또는 이외의 다른 절연 물질로 형성될 수 있다. 일 실시예에서, 절연 피막(INF)은 ALD 공정 기술 또는 CVD 공정 기술 등을 활용하여 형성될 수 있으나, 절연 피막(INF)의 형성 방법이 이에 한정되지는 않는다.
도 15를 참조하면, 제2 반도체층(SCL2)의 상부면이 노출되도록 절연 피막(INF)을 식각할 수 있다. 이에 따라, 로드 형상의 적층체들(LES) 각각의 측면(일 예로, 각각의 로드형 적층체(LES)를 구성하는 제1 반도체층(SCL1), 발광층(EML), 및 제2 반도체층(SCL2)의 측면)에 절연 피막(INF)을 형성할 수 있고, 적층체들(LES) 각각의 상부면에서 제2 반도체층(SCL2)을 노출할 수 있다.
적층체(LES)의 직경(또는, 폭)이 전체 영역에서 균일하므로, 절연 피막(INF)은 전체 영역에서 균일하게 식각되거나 식각되지 않으며, 이에 따라, 절연 피막(INF)은 제2 반도체층(SCL2), 발광층(EML) 및 제1 반도체층(SCL1)을 둘러싸는 전체 영역에서 균일한 두께를 가지거나 유지할 수 있다.
도 16을 참조하면, 로드 형상의 적층체들(LES)의 상부에 전극층(ETL)을 1차적으로 형성할 수 있다. 전극층(ETL)은 스퍼터링 공정 기술을 통해 형성될 수 있으며, 이 경우, 적층체들(LES)의 상단부를 감싸는 구 형상을 가지도록 형성될 수 있다. 다만, 전극층(ETL)의 형상 방법이 이에 한정되는 것은 아니며, 예를 들어, 전극층(ETL)은 ALD 공정 기술 또는 CVD 공정 기술 등을 활용하여 형성될 수도 있다. 또한, 전극층(ETL)은 적층체들(LES)을 포함한 기판(SB)의 일면(일 예로, 상부면) 상에 전면적으로 형성될 수도 있다. 전극층(ETL)은 도 1 및 도 2의 실시예에서 예시한 전극층(ETL)의 물질, 또는 이외의 다른 도전 물질로 형성될 수 있다.
이후, 습식 식각 기술을 이용하여 전극층(ETL)(예를 들어, 전극층(ETL)의 측부)을 식각할 수 있다. 이 경우, 도 17에 도시된 바와 같이 제2 반도체층(SCL2) 및 절연 피막(INF)의 상부에만 전극층(ETL)이 남을 수 있다. 특히, 구 형상의 전극층(ETL)을 건식 식각하는 경우, 전극층(ETL)은 도 3을 참조하여 설명한 병 뚜껑의 형상(또는 프로파일)을 가질 수 있다. 전극층(ETL)에 대한 식각 시간 등을 조절함으로써, 도 6 내지 도 9에 도시된 다양한 형상의 전극층(ETL)이 형성될 수도 있다.
도 18을 참조하면, 발광 소자들(LD)을 기판(SB)으로부터 분리할 수 있다. 일 실시예에서, 전기적 및/또는 화학적 식각 방식, 또는 이외의 다른 방식에 의해 발광 소자들(LD)을 기판(SB)으로부터 분리할 수 있다.
상술한 바와 같이, 각각의 적층체(LES), 상기 적층체(LES)의 측면에 제공된 절연 피막(INF), 및 상기 적층체(LES) 및 절연 피막(INF)의 상부면을 커버하는 전극층(ETL)을 포함하는 각각의 발광 소자(LD)가 제조될 수 있다.
도 19는 실시예들에 따른 표시 장치를 나타내는 평면도이다. 도 19에서는 표시 영역(DA)을 포함한 표시 패널(DP)을 중심으로 표시 장치(DD)의 구조를 간략하게 도시하기로 한다. 표시 장치(DD)는 화소들(PXL)을 구동하기 위한 구동 회로(일 예로, 주사 구동부, 데이터 구동부, 및 타이밍 제어부 등)를 더 포함할 수 있다.
도 19를 참조하면, 표시 장치(DD)는, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 화소들(PXL)을 포함할 수 있다. 베이스 층(BSL) 및 이를 포함한 표시 장치(DD)는, 다양한 형상으로 제공될 수 있다. 예를 들어, 베이스 층(BSL) 및 표시 장치(DD)는, 평면 상에서 보았을 때 실질적으로 사각 형상을 가지는 판 형태로 제공될 수 있고, 각지거나 둥근 코너 부분을 포함할 수 있다. 베이스 층(BSL) 및 표시 장치(DD)의 형상은 변경될 수 있다. 일 예로, 베이스 층(BSL) 및 표시 장치(DD)는, 평면 상에서 보았을 때 육각형 또는 팔각형 등과 같은 다른 다각 형상을 가지거나 원형 또는 타원형 등과 같이 곡선형의 둘레를 포함하는 형상을 가질 수도 있다.
도 19에서는 표시 장치(DD)가 사각 형상의 판 형태를 가지는 것으로 도시하기로 한다. 또한, 표시 장치(DD)의 가로 방향(일 예로, 행 방향 또는 수평 방향)을 제1 방향(DR1)으로, 표시 장치(DD)의 세로 방향(일 예로, 열 방향 또는 수직 방향)을 제2 방향(DR2)으로, 표시 장치(DD)의 두께 방향(또는, 높이 방향)을 제3 방향(DR3)으로 규정하기로 한다.
베이스 층(BSL)은, 표시 장치(DD)를 구성하기 위한 베이스 부재일 수 있다. 예를 들어, 베이스 층(BSL)은 표시 장치(DD)의 기저면을 구성할 수 있다.
베이스 층(BSL) 및 이를 포함한 표시 장치(DD)는, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 위치한 비표시 영역(NA)을 포함할 수 있다.
표시 영역(DA)은 화소들(PXL)이 배치되는 영역으로서, 화소들(PXL)에 의해 영상이 표시되는 영역일 수 있다. 일 실시예에서, 표시 영역(DA)은 베이스 층(BSL) 및 표시 장치(DD)의 중앙 영역(일 예로, 표시 패널(DP)의 중앙 영역)에 배치될 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직사각형, 원형 또는 타원형 등을 비롯하여 다양한 형상을 가질 수 있다. 일 실시예에서, 표시 영역(DA)은 베이스 층(BSL)의 형상에 상응하는 형상을 가질 수 있으나, 이에 한정되지는 않는다.
비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다. 일 실시예에서, 비표시 영역(NA)은 표시 영역(DA)을 둘러싸도록 베이스 층(BSL) 및 표시 장치(DD)의 가장자리 영역에 배치될 수 있다. 비표시 영역(NA)의 일 부분은, 패드들(P)이 배치되는 패드 영역(PA)일 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 제공 및/또는 배치되는 복수의 화소 영역들을 포함할 수 있다.
일 실시예에서, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하기 위한 적어도 두 종류의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는, 제1 색 화소들(PXL1), 제2 색 화소들(PXL2), 및 제3 색 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 색 화소(PXL1), 적어도 하나의 제2 색 화소(PXL2) 및 적어도 하나의 제3 색 화소(PXL3)는, 하나의 화소 그룹(PXG)을 구성할 수 있다. 각 화소 그룹(PXG)에 포함된 제1 색, 제2 색 및 제3 색 화소들(PXL1, PXL2, PXL3)의 휘도를 개별적으로 제어함으로써, 상기 화소 그룹(PXG)에서 방출되는 빛의 색을 다양하게 변화시킬 수 있다.
일 실시예에서, 제1 방향(DR1)을 따라 연속적으로 배열된 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)가 하나의 화소 그룹(PXG)을 구성할 수 있다. 이외에도 각각의 화소 그룹(PXG)을 구성하는 화소들(PXL)의 개수, 종류 및/또는 상호 배치 구조 등은 다양하게 변경될 수 있다.
일 실시예에서, 제1 색 화소(PXL1)는 적색의 빛을 방출하기 위한 적색 화소일 수 있고, 제2 색 화소(PXL2)는 녹색의 빛을 방출하기 위한 녹색 화소일 수 있다. 또한, 제3 색 화소(PXL3)는 청색의 빛을 방출하기 위한 청색 화소일 수 있다. 이외에도 각각의 화소 그룹(PXG)을 구성하는 화소들(PXL)에서 방출되는 빛의 색은 다양하게 변경될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 화소(PXL)는 도 1 내지 도 9의 실시예들 중 적어도 하나의 실시예에 의한 발광 소자(LD)를 포함할 수 있다. 일 실시예에서, 각각의 발광 소자(LD)는 대략 나노미터 내지 마이크로미터 범위의 크기를 가지며 로드 형상을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 각 화소(PXL)에 제공되는 발광 소자(LD)의 개수, 종류, 구조, 및/또는 크기 등은 실시예에 따라 변경될 수 있다.
일 실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 각각 제1 색, 제2 색 및 제3 색의 발광 소자들(LD)을 광원으로 구비할 수 있다. 이에 따라, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 각각 제1 색의 빛, 제2 색의 빛 및 제3 색의 빛을 방출할 수 있다.
다른 실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 서로 동일한 색의 빛을 방출하는 발광 소자들(LD)을 포함할 수 있고, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및/또는 제3 색 화소(PXL3)의 발광 영역에는, 파장 변환 입자들(일 예로, 퀀텀 닷(QD)과 같이 빛의 색 및/또는 파장을 변환하는 입자들)을 포함한 광 변환층이 배치될 수 있다. 이에 따라, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 각각 제1 색의 빛, 제2 색의 빛 및 제3 색의 빛을 방출할 수 있다.
예를 들어, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 청색 발광 소자들을 포함하되, 제1 색 화소(PXL1)의 발광 영역에는 제1 색의 파장 변환 입자들(일 예로, 적색 퀀텀 닷)을 포함한 광 변환층이 배치될 수 있고, 제2 색 화소(PXL2)의 발광 영역에는 제2 색의 파장 변환 입자들(일 예로, 녹색 퀀텀 닷)을 포함한 광 변환층이 배치될 수 있다. 이에 따라, 제1 색 화소(PXL1)는 제1 색의 빛(일 예로, 적색 빛)을 방출할 수 있고, 제2 색 화소(PXL2)는 제2 색의 빛(일 예로, 녹색 빛)을 방출할 수 있다.
화소들(PXL)은 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 화소들(PXL)은 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소(PXL)가 수동형 화소로 구성될 수도 있다.
비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 배선들 및/또는 내장 회로부가 배치될 수 있다. 또한, 비표시 영역(NA)의 일 부분은 패드 영역(PA)으로 설정될 수 있고, 패드 영역(PA)에는 패드들(P)이 배치될 수 있다. 패드들(P)은, 화소들(PXL)의 구동에 필요한 각종 구동 신호들 및/또는 전원들이 인가되는 신호 패드들 및/또는 전원 패드들을 포함할 수 있다.
일 실시예에서, 비표시 영역(NA)은 좁은 폭을 가질 수 있다. 일 예로, 비표시 영역(NA)은 대략 100㎛ 이하의 폭을 가질 수 있다. 이에 따라, 표시 장치(DD)는 베젤리스 표시 장치로 구현될 수 있다.
도 20 및 도 21은 도 19의 표시 장치에 포함된 화소의 일 실시예를 나타내는 회로도들이다. 예를 들어, 도 20 및 도 21은 서로 다른 구조의 발광부들(EMU)을 포함한 화소들(PXL)을 나타낸다.
실시예에 따라, 도 20 및 도 21에 도시된 각각의 화소(PXL)는 도 19의 표시 영역(DA)에 배치된 화소들(PXL) 중 어느 하나일 수 있다. 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 20 및 도 21을 참조하면, 화소(PXL)는, 주사선(SL)("제1 주사선"이라고도 함), 데이터선(DL), 제1 전원선(PL1) 및 제2 전원선(PL2)에 연결될 수 있다. 또한, 화소(PXL)는 적어도 하나의 다른 전원선 및/또는 신호선에 더 연결될 수도 있다. 예를 들어, 화소(PXL)는 센싱선(SENL)("초기화 전원선"이라고도 함) 및/또는 제어선(SSL)("제2 주사선"이라고도 함)에 더 연결될 수 있다.
화소(PXL)는 각각의 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는, 주사선(SL) 및 데이터선(DL)에 연결될 수 있고, 제1 전원선(PL1)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 제1 주사 신호가 공급되는 주사선(SL), 데이터 신호가 공급되는 데이터선(DL), 제1 전원(VDD)의 전압이 인가되는 제1 전원선(PL1), 및 발광부(EMU)에 전기적으로 연결될 수 있다.
화소 회로(PXC)는, 제2 주사 신호가 공급되는 제어선(SSL), 및 표시 기간 또는 센싱 기간에 대응하여 레퍼런스 전원(또는, 초기화 전원) 또는 센싱 회로에 연결되는 센싱선(SENL)에 선택적으로 더 연결될 수 있다. 일 실시예에서, 제2 주사 신호는 제1 주사 신호와 동일하거나 상이한 신호일 수 있다. 제2 주사 신호가 제1 주사 신호와 동일한 신호인 경우, 제어선(SSL)은 주사선(SL)과 통합될 수도 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터(M) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원선(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는, 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)과 발광부(EMU)가 서로 전기적으로 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 화소(PXL)의 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("백 게이트 전극" 또는 "제2 게이트 전극"이라고도 함)을 더 포함할 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴(일 예로, 도 23의 반도체 패턴(SCP))의 하부에 하부 금속층(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 로직 하이 전압 또는 하이 레벨 전압)의 제1 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급될 수 있고, 상기 데이터 신호는 게이트-온 전압의 제1 주사 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)의 제1 전극은 제1 노드(N1)에 연결될 수 있고, 커패시터(Cst)의 제2 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱선(SENL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어선(SSL)(또는, 주사선(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어선(SSL)으로부터 게이트-온 전압(일 예로, 로직 하이 전압 또는 하이 레벨 전압)의 제2 주사 신호(또는, 제1 주사 신호)가 공급될 때 턴-온되어, 센싱선(SENL)으로 공급되는 레퍼런스 전압(또는, 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱선(SENL)으로 전달할 수 있다. 일 실시예에서, 제2 노드(N2)의 전압은 센싱선(SENL)을 통해 센싱 회로로 전달될 수 있고, 구동 회로(일 예로, 타이밍 제어부)에 제공되어 화소들(PXL)의 특성 편차를 보상하는 등에 이용될 수 있다.
도 20 및 도 21에서는 화소 회로(PXC)에 포함되는 트랜지스터들(M)을 모두 N형 트랜지스터들로 도시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 화소(PXL)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광부(EMU)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 일 실시예에서, 발광부(EMU)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 단일의 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 발광부(EMU)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)는 화소(PXL)의 유효 광원을 구성할 수 있다.
일 실시예에서, 발광부(EMU)는, 도 20의 실시예에서와 같이 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 서로 병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 발광 소자들(LD)의 제1 단부들(EP1)은, 화소 회로(PXC)에 전기적으로 연결될 수 있고, 화소 회로(PXC)를 통해 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 발광 소자들(LD)의 제2 단부들(EP2)은 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 제2 전원선(PL2)에는 제2 전원(VSS)의 전압이 인가될 수 있다.
화소(PXL)의 유효 광원을 구성하는 발광 소자들(LD)의 개수, 종류, 및/또는 구조는 실시예에 따라 변경될 수 있다. 또한, 발광 소자들(LD)의 배열 및/또는 연결 구조도 실시예에 따라 변경될 수 있다.
일 실시예에서, 발광부(EMU)는, 도 21의 실시예에서와 같이 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 직-병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 소자들(LD)은 화소 회로(PXC)와 제2 전원선(PL2)의 사이에서 적어도 두 개의 직렬 단들에 배열 및/또는 연결될 수 있고, 각각의 직렬 단은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 화소 전원일 수 있고, 제2 전원(VSS)은 저전위 화소 전원일 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상일 수 있다.
발광 소자들(LD)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 각각의 프레임 기간 동안 화소 회로(PXC)는 데이터 신호에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 발광 소자들(LD)에 흐르면서 발광 소자들(LD)을 발광시킬 수 있다. 이에 따라, 발광부(EMU)가 구동 전류에 대응하는 휘도로 발광할 수 있다.
도 20 및 도 21에서는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 발광 소자들(LD)(즉, 유효 광원들)만을 도시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 발광부(EMU)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 역방향으로 배열되거나, 적어도 일 단부가 플로팅(floating)된 적어도 하나의 비유효 발광 소자를 더 포함할 수 있다.
도 22는 도 21의 화소의 일 실시예를 나타내는 평면도이다. 예를 들어, 도 22는, 발광부(EMU)를 중심으로 화소(PXL)의 구조를 나타내며, 도 21의 실시예에서와 같이 서로 직-병렬로 연결된 발광 소자들(LD)을 포함한 발광부(EMU)의 일 실시예를 나타낸다.
도 1 내지 도 22를 참조하면, 화소(PXL)는, 적어도 하나의 발광 소자(LD)가 배치된 발광 영역(EA)을 포함할 수 있다. 일 실시예에서, 발광 영역(EA)은, 적어도 두 개의 발광 소자들(LD), 및 상기 발광 소자들(LD)에 전기적으로 연결되는 전극들을 포함할 수 있다. 일 실시예에서, 상기 전극들은, 정렬 전극들(ALE) 및 화소 전극들(ELT)("컨택 전극들"이라고도 함)을 포함할 수 있다. 또한, 화소(PXL)는, 정렬 전극들(ALE)의 하부에 배치된 뱅크 패턴들(BNP)을 더 포함할 수 있다.
정렬 전극들(ALE)은 다양한 형상을 가질 수 있고, 서로 이격될 수 있다. 일 실시예에서, 정렬 전극들(ALE)은 제1 방향(DR1)을 따라 서로 이격될 수 있고, 각각이 제2 방향(DR2)을 따라 연장된 형상(일 예로, 바 형상)을 가질 수 있다.
정렬 전극들(ALE)의 형상, 크기, 개수, 위치 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다. 또한, 정렬 전극들(ALE)은 서로 유사 또는 동일한 형상 및/또는 크기를 가지거나, 서로 다른 형상 및 크기를 가질 수 있다.
정렬 전극들(ALE)은 서로 이격된 적어도 두 개의 전극들을 포함할 수 있다. 예를 들어, 정렬 전극들(ALE)은, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 포함할 수 있고, 제3 정렬 전극(ALE3)을 선택적으로 더 포함할 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1)은 발광 영역(EA)의 중앙에 위치하고, 제2 정렬 전극(ALE2) 및 제3 정렬 전극(ALE3)은 제1 정렬 전극(ALE1)의 양측에 배치될 수 있다. 예를 들어, 제2 정렬 전극(ALE2)은 제1 정렬 전극(ALE1)의 우측에 배치될 수 있고, 제3 정렬 전극(ALE3)은 제1 정렬 전극(ALE1)의 좌측에 배치될 수 있다.
정렬 전극들(ALE)(또는, 화소들(PXL) 각각의 정렬 전극들(ALE)로 분리되기 이전의 정렬 배선들)은, 발광 소자들(LD)의 정렬 단계에서 상기 발광 소자들(LD)의 정렬에 필요한 정렬 신호들을 공급받을 수 있다. 이에 따라, 정렬 전극들(ALE)의 사이에 전계가 형성되어 발광 소자들(LD)이 정렬 전극들(ALE)의 사이에 정렬 및/또는 배열될 수 있다. 여기서, 발광 소자들(LD)이 정렬 전극들(ALE)의 사이에 정렬 및/또는 배열된다 함은, 발광 소자들(LD) 각각의 적어도 일 부분이 정렬 전극들(ALE)의 사이에 배치됨을 의미할 수 있다.
예를 들어, 제1 정렬 전극(ALE1), 제2 정렬 전극(ALE2) 및 제3 정렬 전극(ALE3)(또는, 화소들(PXL)의 제1 정렬 전극들(ALE1)이 연결된 상태의 제1 정렬 배선, 화소들(PXL)의 제2 정렬 전극들(ALE2)이 연결된 상태의 제2 정렬 배선, 및 화소들(PXL)의 제3 정렬 전극들(ALE3)이 연결된 상태의 제3 정렬 배선)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호, 제2 정렬 신호 및 제3 정렬 신호를 공급받을 수 있다. 제1 정렬 신호와 제2 정렬 신호는 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에 전계가 형성되어 상기 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에 발광 소자들(LD)(일 예로, 제1 발광 소자들(LD1))이 정렬될 수 있다. 제1 정렬 신호와 제3 정렬 신호는 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 정렬 전극(ALE1)과 제3 정렬 전극(ALE3)의 사이에 전계가 형성되어 상기 제1 정렬 전극(ALE1)과 제3 정렬 전극(ALE3)의 사이에 발광 소자들(LD)(일 예로, 제2 발광 소자들(LD2))이 정렬될 수 있다. 제3 정렬 신호는, 제2 정렬 신호와 동일하거나 상이한 신호일 수도 있다.
정렬 전극들(ALE)은 각 화소(PXL)의 발광 영역(EA)에 배치될 수 있다. 일 실시예에서, 정렬 전극들(ALE)은 발광 영역(EA) 주변의 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장될 수 있다. 분리 영역(SPA)은, 발광 소자들(LD)의 정렬이 완료된 이후, 각각의 정렬 배선(일 예로, 제1 정렬 배선, 제2 정렬 배선, 또는 제3 정렬 배선)이, 화소들(PXL)의 정렬 전극들(ALE)(일 예로, 화소들(PXL)의 제1 정렬 전극들(ALE1), 제2 정렬 전극들(ALE2) 또는 제3 정렬 전극들(ALE3))로 분리되는 영역일 수 있고, 각 발광 영역(EA)의 적어도 일 측에 배치될 수 있다.
예를 들어, 각각의 화소(PXL)는 발광 영역(EA)의 주변에 배치된 적어도 하나의 분리 영역(SPA)(일 예로, 각 발광 영역(EA)의 상측 및 하측에 배치된 두 개의 분리 영역들(SPA))을 포함할 수 있다. 또한, 각각의 분리 영역(SPA)에는 발광부(EMU)를 구성하는 적어도 한 전극의 단부(일 예로, 정렬 전극들(ALE)의 단부들)가 배치될 수 있다.
일 실시예에서, 각각의 정렬 전극(ALE)은 화소(PXL)별로 분리된 패턴을 가질 수 있다. 예를 들어, 화소들(PXL) 각각의 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은 각각이 개별적으로 분리된 패턴을 가질 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)의 제2 화소 전극들(ELT2)이 제2 전원선(PL2)에 공통으로 연결되는 구조에서, 상기 제2 화소 전극들(ELT2)에 연결되는 정렬 전극들(ALE)(일 예로, 화소들(PXL)의 제3 정렬 전극들(ALE3))은, 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 인접한 화소들(PXL)의 사이에서 끊기지 않고 서로 일체로 형성되어 있을 수도 있다.
일 실시예에서, 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 회로층(일 예로, 도 23의 회로층(PCL))에 위치한 화소 회로(PXC)(일 예로, 해당 화소(PXL)의 화소 회로(PXC)) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 이 경우, 회로층에 위치한 적어도 하나의 배선(일 예로, 제1 전원선(PL1))을 통해 제1 정렬 전극(ALE1)(또는, 제1 정렬 배선)으로 제1 정렬 신호를 공급할 수 있다.
제1 컨택부(CNT1)는 적어도 하나의 컨택홀 및/또는 비아홀을 포함할 수 있다. 일 실시예에서, 제1 컨택부(CNT1)는 각각의 발광 영역(EA)의 주변에 위치한 비발광 영역(NEA)에 위치할 수 있으나, 제1 컨택부(CNT1)의 위치는 변경될 수 있다. 예를 들어, 제1 컨택부(CNT1)는 각각의 발광 영역(EA) 또는 분리 영역(SPA)에 배치될 수도 있다.
일 실시예에서, 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통해 회로층에 위치한 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 이 경우, 제2 전원선(PL2)을 통해 제2 정렬 전극(ALE2)(또는, 제2 정렬 배선)으로 제2 정렬 신호를 공급할 수 있다.
유사하게, 제3 정렬 전극(ALE3)은 제3 컨택부(CNT3)를 통해 회로층에 위치한 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 이 경우, 제2 전원선(PL2)을 통해 제3 정렬 전극(ALE3)(또는, 제3 정렬 배선)으로도 제2 정렬 신호를 공급할 수 있다.
제2 컨택부(CNT2) 및 제3 컨택부(CNT3)는 각각 적어도 하나의 컨택홀 및/또는 비아홀을 포함할 수 있다. 일 실시예에서, 제2 컨택부(CNT2) 및 제3 컨택부(CNT3)는 각각의 발광 영역(EA)의 주변에 위치한 비발광 영역(NEA)에 위치할 수 있으나, 제2 컨택부(CNT2) 및 제3 컨택부(CNT3)의 위치는 변경될 수 있다. 예를 들어, 제2 컨택부(CNT2) 및 제3 컨택부(CNT3)는 각각의 발광 영역(EA) 또는 분리 영역(SPA)에 배치될 수도 있다.
제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에는 적어도 하나의 제1 발광 소자(LD1)가 배치될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에는 복수의 제1 발광 소자들(LD1)이 배열될 수 있다.
각각의 제1 발광 소자(LD1)는 제1 정렬 전극(ALE1) 및/또는 제2 정렬 전극(ALE2)과 중첩되거나 중첩되지 않을 수 있다. 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 정렬 전극(ALE1)에 인접하도록 배치될 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 정렬 전극(ALE2)에 인접하도록 배치될 수 있다.
제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)을 통해 제1 정렬 전극(ALE1)(또는, 제1 정렬 전극(ALE1)에 대응하는 브릿지 전극)에 전기적으로 연결될 수 있고, 상기 제1 정렬 전극(ALE1)을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수도 있다. 다만, 이에 한정되는 것은 아니다.
제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3) 및/또는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다. 또한, 제1 발광 소자(LD1)의 제2 단부(EP2)는, 제3 화소 전극(ELT3), 적어도 하나의 제2 발광 소자(LD2), 제2 화소 전극(ELT2) 및 제3 정렬 전극(ALE3)을 차례로 경유하여 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
제1 정렬 전극(ALE1)과 제3 정렬 전극(ALE3)의 사이에는 적어도 하나의 제2 발광 소자(LD2)가 배치될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)과 제3 정렬 전극(ALE3)의 사이에는 복수의 제2 발광 소자들(LD2)이 배열될 수 있다.
각각의 제2 발광 소자(LD2)는 제1 정렬 전극(ALE1) 및/또는 제3 정렬 전극(ALE3)과 중첩되거나 중첩되지 않을 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1)는 제1 정렬 전극(ALE1)에 인접하도록 배치될 수 있고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 정렬 전극(ALE3)에 인접하도록 배치될 수 있다.
제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다. 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 일 실시예에서, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 화소 전극(ELT2)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 화소 전극(ELT2)을 통해 제3 정렬 전극(ALE3)에 전기적으로 연결될 수 있고, 상기 제3 정렬 전극(ALE3)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수도 있다. 다만, 이에 한정되는 것은 아니다.
예를 들어, 각각의 발광 소자(LD)(예를 들어, 각각의 제1 발광 소자(LD1) 또는 제2 발광 소자(LD2))는, 제1 화소 전극(ELT1)에 전기적으로 연결되는 제1 단부(EP1) 및 제2 화소 전극(ELT2)에 전기적으로 연결되는 제2 단부(EP2)를 포함할 수 있다. 일 실시예에서, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의(일 예로, 나노미터 내지 마이크로미터 범위의 작은 크기를 가지는) 무기 발광 소자일 수 있다. 일 예로, 각각의 발광 소자(LD)는 질화물계 반도체 또는 인화물계 반도체를 성장시켜 제조된 초소형의 무기 발광 소자일 수 있다. 다만, 각각의 발광부(EMU)를 구성하는 발광 소자들(LD)의 종류, 크기, 형상, 구조 및/또는 개수 등은 변경될 수 있다.
발광 소자들(LD)은 용액 내에 분산되어 발광 소자 혼합액(또는, 발광 소자 잉크)의 형태로 준비될 수 있고, 잉크젯 방식 또는 슬릿 코팅 방식 등에 의해 각각의 발광 영역(EA)에 공급될 수 있다. 발광 소자들(LD)의 공급과 동시에 또는 그 이후에 화소들(PXL)의 정렬 전극들(ALE)(또는, 정렬 배선들)에 정렬 신호들을 인가하면, 정렬 전극들(ALE)의 사이에 전기장이 형성되어 발광 소자들(LD)이 정렬할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
제1 화소 전극(ELT1)("제1 전극"이라고도 함)은 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 배치될 수 있고, 상기 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 일 예로, 제1 화소 전극(ELT1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1)과 접촉되도록 상기 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 직접적으로 배치될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은, 제1 정렬 전극(ALE1)과 중첩될 수 있고, 제4 컨택부(CNT4)를 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 또한, 제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)을 통하지 않고, 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수도 있다.
제3 화소 전극(ELT3)은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치될 수 있고, 상기 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 일 예로, 제3 화소 전극(ELT3)은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 접촉되도록 상기 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 직접적으로 배치될 수 있다. 제3 화소 전극(ELT3)은 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)을 전기적으로 연결하기 위한 중간 전극일 수 있다. 일 실시예에서, 제3 화소 전극(ELT3)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일 부분과 중첩될 수 있으나, 이에 한정되지는 않는다.
제2 화소 전극(ELT2)("제2 전극"이라고도 함)은 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치될 수 있고, 상기 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 일 예로, 제2 화소 전극(ELT2)은 제2 발광 소자들(LD2)의 제2 단부들(EP2)과 접촉되도록 상기 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 직접적으로 배치될 수 있다.
일 실시예에서, 제2 화소 전극(ELT2)은, 제3 정렬 전극(ALE3)과 중첩될 수 있고, 제5 컨택부(CNT5)를 통해 제3 정렬 전극(ALE3)에 전기적으로 연결될 수 있다. 또한, 제2 화소 전극(ELT2)은 제3 정렬 전극(ALE3)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 화소 전극(ELT2)은 제3 정렬 전극(ALE3)을 통하지 않고, 제2 전원선(PL2)에 전기적으로 연결될 수도 있다.
화소 전극들(ELT)(일 예로, 제1 화소 전극(ELT1), 제2 화소 전극(ELT2) 및 제3 화소 전극(ELT3))은 각각의 발광 영역(EA)에 서로 분리되어 형성될 수 있다. 일 실시예에서, 적어도 하나의 화소 전극(ELT)은 각각의 발광 영역(EA)으로부터 비발광 영역(NEA) 및/또는 분리 영역(SPA)으로 연장될 수 있다. 예를 들어, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 각각의 발광 영역(EA)으로부터 비발광 영역(NEA) 및 분리 영역(SPA)으로 연장될 수 있고, 상기 분리 영역(SPA)에서 각각 제1 정렬 전극(ALE1) 및 제3 정렬 전극(ALE3)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은 각각의 발광 영역(EA)에만 형성되거나, 일 부분이 비발광 영역(NEA)에 위치할 수 있다. 화소 전극들(ELT)의 위치, 크기, 형상, 상호 배치 구조, 및/또는 제4 및 제5 컨택부들(CNT4, CNT5)의 위치 등은 실시예에 따라 다양하게 변경될 수 있다.
뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함)은, 정렬 전극들(ALE)의 일 부분과 중첩되도록 상기 정렬 전극들(ALE)의 하부에 배치될 수 있다. 예를 들어, 뱅크 패턴들(BNP)은, 각각 제1 정렬 전극(ALE1), 제2 정렬 전극(ALE2) 및 제3 정렬 전극(ALE3)의 일 부분과 중첩되는 제1 뱅크 패턴(BNP1), 제2 뱅크 패턴(BNP2) 및 제3 뱅크 패턴(BNP3)을 포함할 수 있다. 일 실시예에서, 적어도 하나의 뱅크 패턴(BNP)은 발광 영역(EA) 주변의 비발광 영역(NEA)으로 확장될 수 있으나, 이에 한정되지는 않는다.
뱅크 패턴들(BNP)에 의해 정렬 전극들(ALE)의 일 부분이 화소(PXL)의 상부 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 이에 따라, 발광 소자들(LD)이 정렬되는 영역을 용이하게 제어할 수 있고, 발광 소자들(LD)에서 방출되는 빛 중 뱅크 패턴들(BNP)을 향해 저각도로 방출되는 빛을 화소(PXL)의 상부 방향으로 반사시켜 화소(PXL)의 광 효율을 높일 수 있다.
일 실시예에서, 이웃한 적어도 두 개의 화소들(PXL)은 적어도 하나의 뱅크 패턴(BNP)을 공유할 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)은 제1 방향(DR1)에서 이웃한 화소(PXL)(일 예로, 우측의 이웃 화소)의 제3 뱅크 패턴(BNP3)과 일체로 형성될 수 있다. 유사하게, 제3 뱅크 패턴(BNP3)은 제1 방향(DR1)에서 이웃한 다른 화소(일 예로, 좌측의 이웃 화소)의 제2 뱅크 패턴(BNP2)과 일체로 형성될 수 있다. 뱅크 패턴들(BNP)의 위치, 구조, 개수 및/또는 형상 등은 실시예에 따라 다양하게 변경될 수 있다.
각각의 발광 영역(EA) 및/또는 각각의 분리 영역(SPA)의 주변에는 비발광 영역(NEA)이 배치될 수 있다. 비발광 영역(NEA)에는 제1 뱅크(BNK1)가 배치될 수 있다.
제1 뱅크(BNK1)는 각각의 발광 영역(EA)에 대응하는 제1 개구부(OPA1)를 포함할 수 있고, 상기 발광 영역(EA)을 둘러쌀 수 있다. 또한, 제1 뱅크(BNK1)는 분리 영역들(SPA)에 대응하는 제2 개구부들(OPA2)을 포함할 수 있고, 분리 영역들(SPA)을 둘러쌀 수 있다. 예를 들어, 제1 뱅크(BNK1)는 각각의 발광 영역(EA) 및 각각의 분리 영역(SPA)에 대응하는 복수의 개구부들(OPA)을 포함할 수 있다.
제1 뱅크(BNK1)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 예를 들어, 제1 뱅크(BNK1)는, 적어도 하나의 블랙 매트릭스 물질, 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 이에 따라, 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다.
제1 뱅크(BNK1)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정할 수 있다. 예를 들어, 제1 뱅크(BNK1)에 의해 화소들(PXL)의 발광 영역들(EA)이 분리되어 구획됨으로써, 각각의 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 혼합액을 공급할 수 있다.
일 실시예에서, 제1 뱅크(BNK1)는 소수성의 표면을 포함할 수 있다. 예를 들어, 소수성 재료를 이용하여 제1 뱅크(BNK1) 자체를 소수성 패턴으로 형성하거나, 제1 뱅크(BNK1) 상에 소수성 재료로 이루어진 소수성 피막을 형성함으로써, 제1 뱅크(BNK1)가 소수성의 표면을 가지도록 형성할 수 있다. 일 예로, 폴리아크릴레이트(Polyacrylate) 등과 같이 접촉각이 큰 소수성의 유기 절연 물질을 이용하여 제1 뱅크(BNK1)를 형성할 수 있고, 이에 따라 제1 뱅크(BNK1)가 소수성의 패턴으로 형성될 수 있다. 이에 따라, 발광 소자 혼합액이 발광 영역(EA)의 내부로 안정적으로 흘러 들어갈 수 있다.
도 23은 도 19의 표시 장치의 일 실시예를 나타내는 단면도이다. 예를 들어, 도 23은 도 22의 Ⅱ-Ⅱ'선에 대응하는 화소(PXL)의 단면을 중심으로, 표시 장치(DD)의 단면에 대한 일 실시예를 나타낸다.
도 1 내지 도 23을 참조하면, 표시 장치(DD)는, 베이스 층(BSL), 회로층(PCL), 및 표시층(DPL)을 포함할 수 있다. 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL) 상에 서로 중첩되도록 제공될 수 있다. 일 예로, 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치될 수 있다.
표시 장치(DD)는, 표시층(DPL) 상에 배치된 컬러 필터층(CFL) 및/또는 봉지층(ENC)(또는, 보호층)을 더 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL) 및/또는 봉지층(ENC)은, 회로층(PCL) 및 표시층(DPL)이 형성된 베이스 층(BSL)의 일면 상에 직접적으로 형성될 수 있으나, 이에 한정되지는 않는다.
베이스 층(BSL)은 단단하거나 유연한 재질의 기판 또는 필름일 수 있다. 일 실시예에서, 베이스 층(BSL)은 투명 또는 불투명한 적어도 하나의 절연 물질을 포함할 수 있고, 단일 층 또는 다중 층의 구조를 가질 수 있다.
회로층(PCL)은 베이스 층(BSL)의 일면 상에 제공될 수 있다. 회로층(PCL)은, 각 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다. 예를 들어, 회로층(PCL)의 각 화소 영역에는 복수의 회로 소자들(일 예로, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(M) 및 커패시터(Cst))이 형성될 수 있다.
도 23에서는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 각각의 화소 회로(PXC)에 구비된 어느 하나의 트랜지스터(M)(일 예로, 하부 금속층(BML)을 포함한 제1 트랜지스터(M1))를 예시적으로 도시하기로 한다.
또한, 회로층(PCL)은, 화소들(PXL)에 연결되는 각종 신호선들 및 전원선들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 화소들(PXL)에 연결된 주사선들(SL), 제어선들(SSL), 데이터선들(DL), 센싱선들(SENL), 및/또는 제1 및 제2 전원선들(PL1, PL2)을 포함할 수 있다. 도 23에서는 회로층(PCL)에 배치될 수 있는 배선들의 일 예로서, 하부 금속층(BML)과 동일한 층(일 예로, 제1 도전층)에 위치된 배선들(LI)을 예시적으로 도시하기로 한다. 각각의 배선(LI)은, 화소들(PXL)에 연결되는 신호선들 및 전원선들 중 어느 하나일 수 있다. 일 실시예에서, 회로층(PCL)의 다른 층에도 적어도 하나의 신호선 및/또는 전원선이 배치될 수 있다.
추가적으로, 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및/또는 패시베이션층(PSV)을 포함할 수 있다.
회로층(PCL)은, 베이스 층(BSL) 상에 배치되며 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함한 제1 도전층을 포함할 수 있다. 일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치될 수 있고, 각각의 화소 회로(PXC)에 구비되는 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함할 수 있다. 제1 트랜지스터(M1)의 하부 금속층(BML)은, 상기 제1 트랜지스터(M1)의 게이트 전극(GE) 및 반도체 패턴(SCP)과 중첩될 수 있다.
또한, 제1 도전층은 적어도 하나의 배선(LI)을 더 포함할 수 있다. 예를 들어, 제1 도전층은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장되는 배선들 중 적어도 일부의 배선들(LI)을 포함할 수 있다. 일 예로, 제1 도전층은, 화소들(PXL)에 연결되는 센싱선들(SENL) 및 데이터선들(DL)과, 제1 전원선(PL1)(또는, 메쉬형 제1 전원선(PL1)을 구성하는 제2 방향 제1 서브 전원선) 및/또는 제2 전원선(PL2)(또는, 메쉬형 제2 전원선(PL2)을 구성하는 제2 방향 제2 서브 전원선)을 포함할 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP)을 포함할 수 있다. 반도체 패턴(SCP)은 해당 트랜지스터(M)의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다. 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 또한, 제2 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 일 전극 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선이 다중 층으로 구성될 경우, 제2 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제2 도전층 상에는 층간 절연층(ILD)이 배치될 수 있다. 그리고, 층간 절연층(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 소스 전극(SE)은 적어도 하나의 컨택홀(CH)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 일 영역(일 예로, 소스 영역)에 연결될 수 있고, 드레인 전극(DE)은 적어도 하나의 다른 컨택홀(CH)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 다른 일 영역(일 예로, 드레인 영역)에 연결될 수 있다. 또한, 제3 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 다른 일 전극, 소정의 배선들, 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 예를 들어, 제3 도전층은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제3 도전층은, 화소들(PXL)에 연결되는 주사선들(SL), 제어선들(SSL), 제1 전원선(PL1)(또는, 메쉬형 제1 전원선(PL1)을 구성하는 제1 방향 제1 서브 전원선) 및/또는 제2 전원선(PL2)(또는, 메쉬형 제2 전원선(PL2)을 구성하는 제1 방향 제2 서브 전원선)을 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선이 다중 층으로 구성될 경우, 제3 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 이외에도 다양한 종류의 도전 물질을 포함할 수 있다.
제3 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 적어도 하나의 유기 절연 물질을 포함한 적어도 한 층의 유기 절연층을 포함할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 적어도 표시 영역(DA)에 전면적으로 배치될 수 있고, 회로층(PCL)의 표면을 평탄화할 수 있다.
패시베이션층(PSV) 상에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 각 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 발광 영역(EA)에 배치된 정렬 전극들(ALE), 적어도 하나의 발광 소자(LD), 및 화소 전극들(ELT)을 포함할 수 있다. 일 실시예에서, 각각의 발광부(EMU)는 복수의 발광 소자들(LD)을 포함할 수 있다.
또한, 표시층(DPL)은, 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 순차적으로 배치된, 절연 패턴들 및/또는 절연층들을 더 포함할 수 있다. 예를 들어, 표시층(DPL)은, 뱅크 패턴들(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 제3 절연층(INS3), 제2 뱅크(BNK2) 및/또는 제4 절연층(INS4)을 포함할 수 있다. 또한, 표시층(DPL)은, 광 변환층(CCL)을 선택적으로 더 포함할 수 있다.
뱅크 패턴들(BNP)은 패시베이션층(PSV) 상에 배치될 수 있다. 뱅크 패턴들(BNP)은 정렬 전극들(ALE) 각각의 일 부분과 중첩되도록 정렬 전극들(ALE)의 하부에 배치될 수 있다.
뱅크 패턴들(BNP)에 의해 정렬 전극들(ALE)이 발광 소자들(LD)의 주변에서 화소(PXL)의 상부 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 뱅크 패턴들(BNP)과 그 상부의 정렬 전극들(ALE)은, 발광 소자들(LD)의 주변에서 반사성의 돌출 패턴을 형성할 수 있다. 이에 따라, 화소(PXL)의 광 효율을 향상시킬 수 있다.
뱅크 패턴들(BNP)은 무기 절연 물질 및/또는 유기 절연 물질을 포함한 단일 층 또는 다중 층의 절연 패턴들일 수 있다. 뱅크 패턴들(BNP) 상에는, 정렬 전극들(ALE)이 배치될 수 있다.
정렬 전극들(ALE)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 각각의 정렬 전극(ALE)은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 정렬 전극들(ALE)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 다른 도전 물질을 포함할 수도 있다. 즉, 정렬 전극들(ALE)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있다. 또한, 정렬 전극들(ALE)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
각각의 정렬 전극(ALE)은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 각각의 정렬 전극(ALE)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있고, 단일 층 또는 다중 층의 전극으로 구성될 수 있다.
정렬 전극들(ALE) 상에는 제1 절연층(INS1)이 배치될 수 있다. 일 실시예에서, 제1 절연층(INS1)은 정렬 전극들(ALE) 중 적어도 하나를 어느 하나의 화소 전극(ELT)에 연결하기 위한 컨택홀을 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은 도 21의 제4 내지 제5 컨택부들(CNT4, CNT5)을 구성하기 위한 컨택홀들을 포함할 수 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층으로 구성될 수 있으며, 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
정렬 전극들(ALE)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 정렬 전극들(ALE)이 손상되는 것을 방지할 수 있다. 또한, 정렬 전극들(ALE)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
정렬 전극들(ALE) 및 제1 절연층(INS1)이 형성된 표시 영역(DA)에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 각 화소(PXL)의 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 형성될 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EA)에는 발광 소자들(LD)이 공급될 수 있다. 발광 소자들(LD)은 정렬 전극들(ALE)(또는, 각 화소(PXL)의 정렬 전극들(ALE)로 분리되기 이전의 정렬 배선들)에 인가되는 정렬 신호들에 의해 정렬 전극들(ALE)의 사이에 정렬될 수 있다. 예를 들어, 화소(PXL)가 중앙에 위치한 제1 정렬 전극(ALE1)과, 상기 제1 정렬 전극(ALE1)의 양측에 위치한 제2 및 제3 정렬 전극들(ALE2, ALE3)을 포함한다고 할 때, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에 적어도 하나의 제1 발광 소자(LD1)가 정렬될 수 있고, 제1 정렬 전극(ALE1)과 제3 정렬 전극(ALE3)의 사이에 적어도 하나의 제2 발광 소자(LD2)가 정렬될 수 있다.
발광 소자들(LD)의 일 부분 상에는, 제2 절연층(INS2)이 배치될 수 있다. 일 실시예에서, 제2 절연층(INS2)은, 해당 화소(PXL)의 발광 영역(EA)에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에 국부적으로 배치될 수 있다. 다른 실시예에서, 제2 절연층(INS2)은, 다수의 화소 영역들을 포함한 표시 영역(DA)에 전면적으로 형성될 수 있고, 발광 소자들(LD) 각각의 제1 단부(EP1) 및 제2 단부(EP2)를 노출하는 컨택홀들을 포함할 수 있다. 발광 소자들(LD)의 상부에 제2 절연층(INS2)을 형성하게 되면, 발광 소자들(LD)을 안정적으로 고정할 수 있다.
제2 절연층(INS2)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트 물질 등을 비롯한 다양한 종류의 유기 및/또는 무기 절연 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에는, 서로 다른 화소 전극들(ELT)이 배치 및/또는 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 화소 전극(ELT1)이 배치될 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에는 제3 화소 전극(ELT3)의 일 부분이 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 제3 화소 전극(ELT3)의 다른 일 부분이 배치될 수 있고, 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제2 화소 전극(ELT2)이 배치될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 적어도 하나의 컨택부(일 예로, 도 22의 제4 컨택부(CNT4))를 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 유사하게, 제2 화소 전극(ELT2)은 적어도 하나의 컨택부(일 예로, 도 21의 제5 컨택부(CNT5))를 통해 제3 정렬 전극(ALE3)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은, 적어도 하나의 제1 발광 소자(LD1)와 적어도 하나의 제2 발광 소자(LD2)를 서로 전기적으로 연결할 수 있다.
일 실시예에서, 각 화소(PXL)의 제1 정렬 전극(ALE1)은 적어도 하나의 컨택부(일 예로, 도 21의 제1 컨택부(CNT1))를 통해 해당 화소(PXL)의 제1 트랜지스터(M1)에 전기적으로 연결될 수 있다. 유사하게, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 각각 적어도 하나의 컨택부(일 예로, 도 22의 제2 컨택부(CNT2) 및 제3 컨택부(CNT3))를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)의 일 부분과 중첩되도록 상기 제1 정렬 전극(ALE1)의 상부에 배치될 수 있고, 제2 화소 전극(ELT2)은 제3 정렬 전극(ALE3)의 일 부분과 중첩되도록 상기 제3 정렬 전극(ALE3)의 상부에 배치될 수 있다. 제3 화소 전극(ELT3)은 제1 정렬 전극(ALE1)의 다른 일 부분 및 제2 정렬 전극(ALE2)과 중첩되도록 상기 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부(EP1)에 전기적으로 연결될 수 있고, 제2 화소 전극(ELT2)은 제2 발광 소자(LD2)의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)에 전기적으로 연결될 수 있다.
제1 화소 전극(ELT1), 제2 화소 전극(ELT2), 및/또는 제3 화소 전극(ELT3)은 서로 동일 또는 상이한 층에 형성될 수 있다. 일 실시예에서, 제1 및 제2 화소 전극들(ELT1, ELT2)은 서로 동일한 층에 형성될 수 있고, 제3 화소 전극(ELT3)은 제1 및 제2 화소 전극들(ELT1, ELT2)과 상이한 층에 형성될 수 있다. 예를 들어, 제1 및 제2 화소 전극들(ELT1, ELT2)과 제3 화소 전극(ELT3)은 제3 절연층(INS3)을 사이에 개재하고 서로 다른 층에 배치될 수 있다. 다른 실시예에서는 제1 내지 제3 전극들(ELT1 내지 ELT3)이 모두 동일한 층에 형성될 수 있다. 이 경우, 화소(PXL)는 제3 절연층(INS3)을 포함하지 않을 수 있다. 화소 전극들(ELT)의 상호 위치, 및/또는 형성 순서 등은 실시예에 따라 다양하게 변경될 수 있다.
한편, 도 20의 실시예 등에서와 같이 각각의 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하거나 각각의 화소(PXL)가 단일의 발광 소자(LD)를 포함할 경우, 화소(PXL)는 제3 화소 전극(ELT3)을 포함하지 않을 수 있다. 이 경우, 제1 화소 전극(ELT1)은 발광 소자들(LD)의 제1 단부들(EP1) 상에 배치될 수 있고, 제2 화소 전극(ELT2)은 발광 소자들(LD)의 제2 단부들(EP2) 상에 배치될 수 있다.
화소 전극들(ELT)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 화소 전극들(ELT)은, 발광 소자들(LD)로부터 방출된 빛이 투과할 수 있도록 투명한 도전 물질을 포함할 수 있다.
일 실시예에서, 표시 장치(DD)는 각 화소(PXL)의 발광부(EMU) 상에 배치된 광 변환층(CCL)을 포함할 수 있다. 예를 들어, 각 화소(PXL)의 발광 소자들(LD)의 상부에 위치하도록 각각의 발광 영역(EA)에 광 변환층(CCL)이 제공될 수 있다.
또한, 표시 장치(DD)는 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치된 제2 뱅크(BNK2)를 더 포함할 수 있다. 제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 통합될 수도 있다.
제2 뱅크(BNK2)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다.
광 변환층(CCL)은, 발광 소자들(LD)로부터 방출된 빛의 파장 및/또는 색을 변환하기 위한 파장 변환 입자들(또는, 색 변환 입자들), 및 발광 소자들(LD)로부터 방출된 빛을 산란시켜 화소(PXL)의 출광 효율을 높이기 위한 광 산란 입자들(SCT) 중 적어도 하나를 포함할 수 있다. 일 예로, 각각의 발광부(EMU) 상에는 각각의 광 변환층(CCL)이 배치될 수 있다. 각각의 광 변환층(CCL)은, 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷) 등과 같은 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함할 수 있다.
예를 들어, 어느 하나의 화소(PXL)가 적색(또는, 녹색)의 화소로 설정되고, 상기 화소(PXL)의 발광부(EMU)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 화소(PXL)의 발광부(EMU) 상에는, 청색의 빛을 적색(또는, 녹색)의 빛으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 배치될 수 있다. 또한, 상기 광 변환층(CCL)은 광 산란 입자들(SCT)을 더 포함할 수 있다.
화소들(PXL)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 포함한 베이스 층(BSL)의 일면 상에는 제4 절연층(INS4)이 형성될 수 있다.
일 실시예에서, 제4 절연층(INS4)은 적어도 한 층의 유기 절연층을 포함할 수 있다. 제4 절연층(INS4)은 적어도 표시 영역(DA)에 전면적으로 배치될 수 있고, 표시층(DPL)의 표면을 실질적으로 평탄화할 수 있다. 또한, 제4 절연층(INS4)은 화소들(PXL)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 보호할 수 있다.
제4 절연층(INS4) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 화소들(PXL)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 색 화소(PXL1)의 발광 영역(EA)에 배치된 제1 컬러 필터(CF1), 제2 색 화소(PXL2)의 발광 영역(EA)에 배치된 제2 컬러 필터(CF2), 및 제3 색 화소(PXL3)의 발광 영역(EA)에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다. 각각의 컬러 필터(CF)는, 해당 화소(PXL)의 발광부(EMU)와 중첩되도록 제4 절연층(INS4) 상에 제공될 수 있다.
일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩되도록 배치될 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 각 화소(PXL)의 발광 영역(EA) 상부에 서로 분리되어 형성되고, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 별도의 차광 패턴 등이 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제5 절연층(INS5)을 포함할 수 있다. 일 실시예에서, 제5 절연층(INS5)은, 적어도 하나의 유기 절연 물질을 포함한 적어도 한 층의 유기 절연층을 포함할 수 있고, 단일 층 또는 다중 층으로 구성될 수 있다. 제5 절연층(INS5)은, 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록 적어도 표시 영역(DA)에 전면적으로 형성될 수 있고, 표시 장치(DD)의 표면을 평탄화할 수 있다.
도 24는 도 23의 일 영역을 확대한 단면도이다. 예를 들어, 도 24는 제1 발광 소자(LD1)를 중심으로 화소(PXL)의 일 영역(일 예로, 도 23의 AR 영역)을 확대한 단면도이다. 일 실시예에서, 화소들(PXL)에 포함되는 발광 소자들(LD)은 실질적으로 서로 동일 또는 유사한 종류 및/또는 구조의 발광 소자들(LD)일 수 있다. 예를 들어, 제2 발광 소자(LD2)는 제1 발광 소자(LD1)와 동일한 종류 및/또는 구조의 발광 소자(LD)일 수 있다.
도 24에서는 도 23의 화소(PXL)가 도 1 및 도 2의 실시예에 의한 발광 소자(LD)를 포함하는 실시예를 도시하기로 하나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 도 6 내지 도 9의 실시예들 중 어느 하나의 실시예에 의한 발광 소자(LD), 또는 도 1 내지 도 9의 실시예들 중 적어도 두 개의 실시예들이 복합적으로 적용된 형상 및/또는 구조를 가지는 발광 소자(들)(LD)를 포함할 수도 있다. 도 24의 실시예를 설명함에 있어서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 1 내지 도 24를 참조하면, 화소(PXL)에 포함되는 각각의 발광 소자(LD)는, 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로 순차적으로 배치된 제1 반도체층(SCL1), 발광층(EML), 제2 반도체층(SCL2) 및 전극층(ETL)을 포함할 수 있다. 도 1 및 도 2를 참조하여 설명한 바와 같이, 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)은 동일한 직경(또는, 폭)을 가질 수 있다. 또한, 각각의 발광 소자(LD)는, 제1 반도체층(SCL1), 발광층(EML), 제2 반도체층(SCL2)의 측면을 감싸는 절연 피막(INF)을 포함할 수 있다. 전극층(ETL)은 제2 반도체층(SCL2) 및 절연 피막(INF)의 일부를 커버할 수 있다.
전극층(ETL)은 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 일 예로, 전극층(ETL)은 제2 절연층(INS2)이 제공되지 않은 발광 소자(LD)의 제1 단부(EP1)에서 제1 화소 전극(ELT1)에 직접적으로 접촉되어 상기 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다.
일 실시예에서, 전극층(ETL)은 병 뚜껑의 형상을 가지거나 돌기(PRT)를 포함할 수 있다. 이 경우, 전극층(ETL)과 제1 화소 전극(ELT1) 간의 접촉 면적이 커질 수 있다. 따라서, 전극층(ETL)과 제1 화소 전극(ELT1) 간의 접촉 저항이 낮아질 수 있으며, 전극층(ETL)은 제1 화소 전극(ELT1)에 보다 안정적으로 연결될 수 있다.
일 실시예에서, 절연 피막은 발광 소자(LD)의 외주면을 따라 균일한 두께를 가질 수 있다. 발광 소자들(LD)의 양 단부들을 노출하는 제2 절연층(INS2)을 형성하는 과정에서 발광 소자(LD)의 양 단부, 특히, 양 단부의 절연 피막(INF)에 식각이 발생하더라도, 발광 소자(LD)의 제2 반도체층(SCL2)(및 발광층(EML))이 노출되지 않을 수 있다. 따라서, 발광 소자(LD)의 쇼트 결함이 방지될 수 있다. 전극층(ETL)이 절연 피막(INF)의 일부를 커버하는 경우, 절연 피막(INF)이 식각되지 않을 수 있으며, 발광 소자(LD)의 쇼트 결함이 더욱 방지될 수 있다.
제1 반도체층(SCL1)은 제3 화소 전극(ELT3)(및/또는 제2 화소 전극(ELT2))에 전기적으로 연결될 수 있다. 일 예로, 제1 반도체층(SCL1)은 제2 절연층(INS2)이 제공되지 않은 발광 소자(LD)의 제2 단부(EP2)에서 제3 화소 전극(ELT3)에 직접적으로 접촉되어 상기 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 EML: 발광층
EP1: 제1 단부 EP2: 제2 단부
ETL: 전극층 INF: 절연 피막
LES: 적층체 LD: 발광 소자
MK: 마스크층 PT: 식각 패턴
PXL: 화소 SB: 기판
SCL1: 제1 반도체층 SCL2: 제2 반도체층

Claims (21)

  1. 제1 반도체층;
    상기 제1 반도체층 상에 배치된 발광층;
    상기 발광층 상에 배치된 제2 반도체층;
    상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면을 감싸는 절연 피막; 및
    상기 제2 반도체층 및 상기 절연 피막 상에 배치된 전극층을 포함하며,
    상기 절연 피막은 상기 전극층을 감싸지 않는, 발광 소자.
  2. 제1 항에 있어서, 상기 제2 반도체층의 상부면 및 상기 절연 피막의 상부면은 실질적으로 동일 평면에 위치하며,
    상기 전극층은 상기 절연 피막의 상기 상부면 상에 직접 배치된, 발광 소자.
  3. 제1 항에 있어서, 상기 제1 반도체층의 직경 및 상기 제2 반도체층의 직경은 실질적으로 동일한, 발광 소자.
  4. 제3 항에 있어서, 상기 제2 반도체층과 접하는 상기 절연 피막의 일부의 두께와 상기 제1 반도체층과 접하는 상기 절연 피막의 다른 일부의 두께는 실질적으로 동일한, 발광 소자.
  5. 제1 항에 있어서, 상기 전극층은 병 뚜껑(bottle cap) 형상을 가지는, 발광 소자.
  6. 제5 항에 있어서, 평면도 상에서, 상기 전극층은 상기 발광 소자에 대응하는 육각형의 변보다 돌출된 돌기들을 가지는, 발광 소자.
  7. 제6 항에 있어서, 상기 육각형의 일 변을 기준으로, 상기 전극층은 적어도 2개의 돌기들을 가지는, 발광 소자.
  8. 제1 항에 있어서, 평면도 상에서, 상기 전극층의 직경은 상기 절연 피막의 직경보다 큰, 발광 소자.
  9. 제8 항에 있어서, 상기 전극층은 상기 절연 피막의 상부면과 인접한 상기 절연 피막의 측면을 부분적으로 커버하는, 발광 소자.
  10. 제9 항에 있어서, 상기 제2 반도체층의 상부면을 기준으로, 상기 전극층은 90도 이하의 경사각을 가지는, 발광 소자.
  11. 제9 항에 있어서, 상기 제2 반도체층의 상부면을 기준으로, 상기 전극층은 90도 이상의 경사각을 가지는, 발광 소자.
  12. 제1 항에 있어서, 상기 절연 피막 및 상기 전극층의 경계에서, 상기 전극층의 직경은, 상기 제2 반도체층의 직경보다 크되, 상기 절연 피막의 직경보다 작은, 발광 소자.
  13. 제12 항에 있어서, 상기 제2 반도체층의 상부면을 기준으로, 상기 전극층은 90도 이하의 경사각을 가지는, 발광 소자.
  14. 제12 항에 있어서, 상기 제2 반도체층의 상부면을 기준으로, 상기 전극층은 90도 이상의 경사각을 가지는, 발광 소자.
  15. 제1 전극 및 제2 전극과, 상기 제1 전극에 전기적으로 연결되는 제1 단부 및 상기 제2 전극에 전기적으로 연결되는 제2 단부를 포함한 발광 소자를 포함하는 화소를 포함하며,
    상기 발광 소자는,
    상기 제2 단부로부터 상기 제1 단부의 방향으로 순차적으로 배치된, 제1 반도체층, 발광층, 제2 반도체층, 및 전극층; 및
    상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 측면을 감싸는 절연 피막을 포함하고,
    상기 전극층은 상기 절연 피막을 부분적으로 커버하며,
    상기 절연 피막은 상기 전극층을 감싸지 않는, 표시 장치.
  16. 제15 항에 있어서, 상기 제1 반도체층의 직경 및 상기 제2 반도체층의 직경은 실질적으로 동일한, 표시 장치.
  17. 제15 항에 있어서, 상기 전극층은 병 뚜껑(bottle cap) 형상을 가지며, 상기 발광 소자의 폭 방향으로 돌출된 돌기들을 포함하는, 표시 장치.
  18. 기판 상에 제1 반도체층, 발광층, 및 제2 반도체층을 순차적으로 형성하는 단계;
    상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층을 포함한 적층체를 로드 형상으로 패터닝하는 단계;
    상기 적층체의 측면에 절연 피막을 형성하는 단계;
    상기 제2 반도체층 및 상기 절연 피막 상에 전극층을 형성하는 단계; 및
    상기 적층체, 상기 절연 피막, 및 상기 전극층을 포함하는 발광 소자를 상기 기판으로부터 분리하는 단계를 포함하는, 발광 소자의 제조 방법.
  19. 제18 항에 있어서, 상기 전극층을 형성하는 단계는,
    스퍼터링 기술을 이용하여 상기 적층체의 상단부만을 커버하는 상기 전극층을 1차적으로 형성하는 단계; 및
    습식 식각 기술을 이용하여 1차적으로 형성된 상기 전극층을 식각하는 단계를 포함하는, 발광 소자의 제조 방법.
  20. 제18 항에 있어서, 상기 제1 반도체층의 직경 및 상기 제2 반도체층의 직경은 실질적으로 동일한, 발광 소자의 제조 방법.
  21. 제18 항에 있어서, 상기 전극층은 병 뚜껑(bottle cap) 형상을 가지며, 상기 발광 소자의 폭 방향으로 돌출된 돌기들을 포함하는, 발광 소자의 제조 방법.
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