KR20220019902A - 발광 소자 및 이를 이용한 표시 장치와 그의 제조 방법 - Google Patents

발광 소자 및 이를 이용한 표시 장치와 그의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 의한 발광 소자는, 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 상기 제2 반도체층 상에 배치된 전극층; 상기 전극층 상에 배치된 보호층; 및 적어도 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층 및 상기 전극층의 외주면을 감싸며 상기 제1 반도체층 및 상기 보호층 각각의 일면을 노출하는 절연 피막을 포함한다.

Description

발광 소자 및 이를 이용한 표시 장치와 그의 제조 방법{LIGHT EMITTING ELEMENT, DISPLAY DEVICE USING THE LIGHT EMITTING ELEMENT, AND METHOD OF FABRICATING THE DISPLAY DEVICE}
본 발명의 실시예는 발광 소자 및 이를 이용한 표시 장치와 그의 제조 방법에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 보호층을 포함한 발광 소자 및 이를 이용한 표시 장치와 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 발광 소자는, 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 상기 제2 반도체층 상에 배치된 전극층; 상기 전극층 상에 배치된 보호층; 및 적어도 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층 및 상기 전극층의 외주면을 감싸며 상기 제1 반도체층 및 상기 보호층 각각의 일면을 노출하는 절연 피막을 포함한다.
일 실시예에서, 상기 보호층은, 상기 절연 피막의 두께 이하의 두께를 가질 수 있다.
일 실시예에서, 상기 보호층은, 상기 절연 피막을 구성하는 절연 물질과 비교하여 식각비가 동일하거나 더 좋은 절연 물질을 포함할 수 있다.
일 실시예에서, 상기 보호층은, 유기 포토 레지스트 물질을 포함할 수 있다.
일 실시예에서, 상기 보호층은, 폴리이미드 및 폴리아크릴레이트 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 제1 반도체층은 N형의 도펀트를 포함한 N형 반도체층이고, 상기 제2 반도체층은 P형의 도펀트를 포함한 P형 반도체층일 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 포함한다. 상기 화소는, 서로 이격되는 제1 전극 및 제2 전극; 상기 제1 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함하며, 상기 제2 단부로부터 상기 제1 단부의 방향으로 순차적으로 배치된 제1 반도체층, 활성층, 제2 반도체층 및 전극층을 포함한 발광 적층체를 포함하는 발광 소자; 상기 제1 및 제2 단부들을 노출하도록 상기 발광 소자의 일 영역 상에 배치된 절연 패턴; 및 상기 제1 및 제2 단부들을 각각 상기 제1 전극 및 상기 제2 전극에 연결하는 제1 컨택 전극 및 제2 컨택 전극을 포함한다. 상기 발광 소자는, 상기 발광 적층체의 외주면을 둘러싸되 상기 제1 및 제2 단부들에서 각각 상기 전극층 및 상기 제1 반도체층의 일면을 노출하는 절연 피막을 더 포함한다. 상기 절연 피막은, 상기 절연 패턴과 접하는 상부면과, 상기 상부면에 대향되는 하부면이 서로 다른 길이 또는 폭을 가지는 비대칭 구조를 가진다.
일 실시예에서, 상기 제1 단부에서, 상기 절연 피막의 하부면은 상기 전극층의 외측으로 돌출될 수 있다.
일 실시예에서, 상기 제1 단부에서, 상기 절연 피막의 하부면은 상기 전극층보다 상기 절연 피막의 두께 이하에 해당하는 길이만큼 상기 전극층의 외측으로 돌출될 수 있다.
일 실시예에서, 상기 절연 피막의 하부면은, 상기 제1 단부에서 상기 제2 단부로 이어지는 상기 발광 적층체의 길이 방향 상에서, 상기 절연 피막의 상부면보다 긴 길이 또는 큰 폭을 가질 수 있다.
일 실시예에서, 상기 제1 컨택 전극은 상기 제1 단부에서 상기 전극층의 일면에 직접적으로 접촉되고, 상기 제2 컨택 전극은 상기 제2 단부에서 상기 제1 반도체층의 일면에 직접적으로 접촉될 수 있다.
본 발명의 일 실시예에 의한 표시 장치의 제조 방법은, 제1 단부 및 제2 단부를 포함하며, 상기 제2 단부에서 상기 제1 단부의 방향으로 순차적으로 배치된 제1 반도체층, 활성층, 제2 반도체층, 전극층 및 보호층과, 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층 및 상기 전극층의 외주면을 감싸며 상기 제1 반도체층 및 상기 보호층의 일면을 노출하는 절연 피막을 포함한 발광 소자를 준비하는 단계; 베이스 층의 일면 상에 제1 전극 및 제2 전극을 형성하는 단계; 상기 베이스 층의 일면 상에 상기 발광 소자를 공급하고, 상기 발광 소자를 상기 제1 및 제2 전극들의 사이에 정렬하는 단계; 상기 베이스 층의 일면 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여, 상기 발광 소자의 일 영역 상에 상기 발광 소자의 제1 및 제2 단부들을 노출하는 절연 패턴을 형성하는 단계; 및 상기 발광 소자의 제1 및 제2 단부들을 각각 상기 제1 전극 및 상기 제2 전극에 연결하는 단계를 포함한다. 상기 절연 패턴을 형성하는 단계에서, 상기 발광 소자의 제1 단부에 상기 전극층이 노출되도록 상기 보호층을 제거한다.
일 실시예에서, 상기 발광 소자를 준비하는 단계는, 기판 상에, 제1 반도체층, 활성층, 제2 반도체층 및 전극층을 순차적으로 형성하여 발광 적층체를 형성하는 단계; 상기 발광 적층체를 수직 방향으로 식각하여 로드형 발광 적층체를 형성하는 단계; 상기 로드형 발광 적층체 상에 보호층을 형성하는 단계; 상기 로드형 발광 적층체 및 상기 보호층의 표면에 절연 피막을 형성하는 단계; 상기 보호층이 노출되도록 상기 절연 피막을 식각하는 단계; 및 상기 로드형 발광 적층체, 상기 보호층 및 상기 절연 피막을 포함한 상기 발광 소자를 상기 기판으로부터 분리하는 단계를 포함할 수 있다.
일 실시예에서, 상기 절연 피막을 식각하는 단계에서, 상기 보호층이 상기 절연 피막의 두께 이하의 두께를 가지도록 상기 보호층을 일부 두께만큼 식각할 수 있다.
일 실시예에서, 상기 절연 피막을 구성하는 절연 물질과 비교하여 식각비가 동일하거나 더 좋은 절연 물질을 이용하여 상기 보호층을 형성할 수 있다.
일 실시예에서, 원자층 증착 공정을 통해 상기 절연 피막을 형성하며, 상기 원자층 증착 공정 온도에서 변형되지 않는 재료를 이용하여 상기 보호층을 형성할 수 있다.
일 실시예에서, 상기 보호층을 형성하는 단계는, 상기 로드형 발광 적층체가 형성된 상기 기판의 일면 상에 유기 포토 레지스트 물질을 도포하는 단계; 및 마스크를 이용한 포토 공정을 통해 상기 유기 포토 레지스트 물질을 패터닝하여 상기 보호층을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 발광 소자의 제1 및 제2 단부들을 각각 상기 제1 전극 및 상기 제2 전극에 연결하는 단계는, 상기 발광 소자의 제1 단부 및 상기 제1 전극 상에 제1 컨택 전극을 형성하고, 상기 발광 소자의 제2 단부 및 상기 제2 전극 상에 제2 컨택 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 발광 소자의 전극층 상에 보호층을 형성함으로써, 상기 발광 소자 및 이를 이용한 표시 장치의 제조 과정에서 상기 전극층 및 이를 감싸는 절연 피막의 손상을 방지 또는 최소화할 수 있다. 이에 따라, 발광 소자를 각 화소의 제1 전극과 제2 전극의 사이에 안정적으로 연결할 수 있다. 또한, 발광 소자의 발광 적층체를 감싸는 절연 피막의 손상이 방지됨에 따라, 발광 소자를 통한 쇼트 결함을 방지할 수 있다.
또한, 본 발명의 실시예들에 따르면, 보호층을 포함한 발광 소자를 이용하여 표시 장치를 제조하는 과정에서, 추가적인 공정 없이 상기 보호층을 용이하게 제거할 수 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도들이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 의한 발광 소자의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 의한 표시 장치의 화소를 나타내는 회로도이다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 표시 장치의 화소를 나타내는 나타내는 평면도들이다.
도 7a 및 도 7b는 각각 본 발명의 일 실시예에 의한 표시 장치의 화소를 나타내는 단면도들이다.
도 8은 도 7a의 EA 영역을 확대한 단면도이다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 2a 및 도 2b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도들이다. 예를 들어, 도 2a 및 도 2b는 도 1의 Ⅰ~Ⅰ' 선에 따른 발광 소자(LD)의 단면에 대한 서로 다른 실시예들을 나타낸다. 도 2a의 실시예와 비교하여, 도 2b의 실시예는 절연 피막(INF)의 형상이 일부 상이하다.
도 1, 도 2a 및 도 2b를 참조하면, 발광 소자(LD)는, 일 방향을 따라 순차적으로 배치된 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)을 포함한 발광 적층체(LEL)와, 전극층(ETL)의 일면 상에 배치되도록 발광 적층체(LEL) 상에 배치된 보호층(PRL)을 포함한다. 또한, 발광 소자(LD)는, 발광 적층체(LEL) 및/또는 보호층(PRL)의 외주면(일 예로, 옆면)을 감싸는 절연 피막(INF)을 포함한다. 일 예로, 절연 피막(INF)은, 적어도 발광 적층체(LEL)의 외주면을 감싸며, 보호층(PRL)의 외주면을 선택적으로 감쌀 수 있다.
일 실시예에서, 발광 소자(LD)는 일 방향을 따라 연장된 막대(또는, 로드) 형상으로 제공되며, 길이(L) 방향(또는, 두께 방향)의 양단에서 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 제1 단부(EP1)는 발광 소자(LD)의 제1 밑면(또는, 상부면)일 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 제2 밑면(또는, 하부면)일 수 있다.
본 발명의 실시예를 설명함에 있어서, 막대 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2), 전극층(ETL) 및 보호층(PRL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 배치될 수 있다. 즉, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치되고, 발광 소자(LD)의 제1 단부(EP1)에는 보호층(PRL)이 배치될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도펀트가 도핑된 N형 반도체층일 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 선택적으로 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(ACT)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 제2 도전형의 반도체층일 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 도펀트가 도핑된 P형 반도체층일 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SCL2)을 구성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
전극층(ETL)은 제2 반도체층(SCL2) 상에 배치된다. 전극층(ETL)은 제2 반도체층(SCL2)을 보호하며, 상기 제2 반도체층(SCL2)을 소정의 전극 또는 배선 등에 원활히 연결하기 위한 컨택 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
전극층(ETL)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층(ETL)을 투과하지 않고 상기 전극층(ETL)이 배치된 발광 소자(LD)의 일 단부를 제외한 영역을 통해 발광 소자(LD)의 외부로 방출되는 경우 전극층(ETL)은 불투명 금속을 포함할 수도 있다.
일 실시예에서, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO, IZO, ITZO, 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 형성될 수 있다.
보호층(PRL)은 전극층(ETL) 상에 배치되며, 발광 소자(LD)의 제1 단부(EP1)에서 일면(일 예로, 상부면)이 노출될 수 있다. 보호층(PRL)은 식각비(식각 선택비)가 우수한 유기 절연 물질을 포함할 수 있다. 예를 들어, 보호층(PRL)은 유기 포토 레지스트 물질을 포함할 수 있으며, 일 예로 폴리이미드 및 폴리아크릴레이트 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 보호층(PRL)은, 절연 피막(INF)의 두께(TH2) 이하의 두께(TH1)를 가지거나, 및/또는 절연 피막(INF)을 구성하는 절연 물질과 비교하여 식각비가 동일하거나 더 좋은 절연 물질을 포함할 수 있다. 이에 따라, 발광 소자(LD)의 구동을 위해 상기 발광 소자(LD)의 양 단부를 소정의 전극 및/또는 배선 등에 연결하는 과정에서, 보호층(PRL)을 용이하게 제거할 수 있게 된다.
절연 피막(INF)은 적어도 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)의 외주면(일 예로, 옆면)을 감싸며, 제1 반도체층(SCL1) 및 보호층(PRL) 각각의 일면을 노출할 수 있다. 또한, 절연 피막(INF)은 보호층(PRL)의 외주면을 감싸거나 감싸지 않을 수 있다. 일 예로, 절연 피막(INF)은 보호층(PRL)의 옆면을 적어도 부분적으로 감쌀 수 있다.
일 실시예에서, 절연 피막(INF)은, 도 2a에 도시된 바와 같이, 제1 단부(EP1)에 위치한 보호층(PRL)의 일면(일 예로, 상부면)을 제외하고 상기 보호층(PRL)의 옆면을 완전히 감쌀 수 있다. 이 경우, 절연 피막(INF)은 보호층(PRL)이 형성된 높이까지 발광 적층체(LEL)의 외주면을 감쌀 수 있다. 다른 실시예에서, 절연 피막(INF)은, 도 2b에 도시된 바와 같이, 보호층(PRL)의 옆면 중 일부를 감싸며, 상기 보호층(PRL)의 옆면 중 상단 영역과 상기 보호층(PRL)의 상부면을 노출할 수 있다.
또한, 절연 피막(INF)은, 도 2a에 도시된 바와 같이, 상부면(일 예로, 발광 소자(LD)의 제1 단부(EP1))에서 실질적으로 평평한 표면을 가지거나, 도 2b에 도시된 바와 같이, 상부면에서 경사를 가질 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 각각 보호층(PRL) 및 제1 반도체층(SCL1)을 노출할 수 있다.
발광 소자(LD)의 표면, 특히 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면을 커버하도록 절연 피막(INF)이 제공되면, 상기 발광 소자(LD)를 통한 쇼트 결함을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연 피막(INF) 자체를 소수성막으로 형성하거나, 절연 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 발광 적층체(LEL)에서 생성되는 빛이, 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
예를 들어, 절연 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 알루미늄 산화물(AlxOy), 및 TiO2 또는 이로 확정되지 않은 타이타늄 산화물(TixOy) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연 피막(INF)은 다양한 절연 물질을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 의한 발광 소자(LD)의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 3a를 참조하면, 먼저 기판(SB)을 준비한다. 그리고, 상기 기판(SB) 상에 희생층(L1)을 형성한다.
기판(SB)은 GaAs, GaP 또는 InP 기판일 수 있다. 기판(SB)은 에피택셜 성장을 위한 웨이퍼일 수 있다. 기판(SB)은 표면 상에 GaAs 층을 갖는 ZnO 기판을 포함할 수 있다. 또한, 표면 상에 GaAs 층을 갖는 Ge 기판 및 Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs 층을 갖는 Si 기판도 적용될 수 있다.
기판(SB)은 공지의 제법으로 제작된 시판품의 단결정 기판을 사용할 수 있다. 발광 소자(LD)를 제조하기 위한 선택비를 만족하고 에피택셜 성장이 원활히 이루어질 수 있는 경우, 기판(SB)의 재료는 이에 제한되지 않는다. 이하의 실시예에서, 기판(SB)은 GaAs로 이루어진 GaAs 기판인 것으로 설명한다. 여기서, GaAs는 온도에 따라 파장이 변하는 물질일 수 있다.
기판(SB)과 희생층(L1)은 서로 접촉하여 배치될 수 있다. 희생층(L1)은 발광 소자(LD)를 제조하는 과정에서 발광 소자(LD)와 기판(SB) 사이에 위치하여 상기 발광 소자(LD)와 기판(SB)을 물리적으로 이격시킬 수 있다. 희생층(L1)은 발광 소자(LD)의 제조 공정에서 최종적으로는 발광 소자(LD)로부터 분리되는 층일 수 있다.
일 실시예에서, 희생층(L1)은 GaAs, AlAs 또는 AlGaAs로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라서는 희생층(L1)이 생략될 수도 있다.
도 3b를 참조하면, 희생층(L1)이 선택적으로 형성된 기판(SB) 상에, 제1 반도체층(SCL1'), 활성층(ACT'), 제2 반도체층(SCL2') 및 전극층(ETL')을 순차적으로 형성한다. 이에 따라, 일차적으로 발광 적층체(LEL')를 형성할 수 있다.
제1 반도체층(SCL1')은 희생층(L1) 상에 형성된다. 제1 반도체층(SCL1')은 희생층(L1)과 마찬가지로 에피택셜 성장을 통하여 형성될 수 있고, MOCVD 방법, MBE 방법, VPE 방법, LPE 방법 등으로 형성될 수 있다. 실시예에 따라, 제1 반도체층(SCL1')과 희생층(L1)의 사이에는 버퍼층, 비도핑 반도체층 등 결정성 향상을 위한 추가적인 반도체층이 더 형성될 수도 있다. 제1 반도체층(SCL1')은 Ⅲ(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Si, Ge, Sn 등과 같은 제1 도전형의 도펀트가 도핑된 반도체층을 포함할 수 있다.
활성층(ACT')은 제1 반도체층(SCL1') 상에 형성된다. 활성층(ACT')은 전자와 정공이 재결합되는 영역으로, 상기 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 광을 방출할 수 있다. 활성층(ACT')은 단일 또는 다중 양자 우물 구조로 형성될 수 있고, GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, InAs 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
제2 반도체층(SCL2')은 활성층(ACT') 상에 형성된다. 제2 반도체층(SCL2')은 제1 반도체층(SCL1')과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(SCL2')은 Ⅲ(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Mg 등과 같은 제2 도전형의 도펀트가 도핑된 반도체층을 포함할 수 있다.
전극층(ETL')은 제2 반도체층(SCL2') 상에 형성된다. 전극층(ETL')은 금속 또는 금속 산화물을 포함할 수 있다. 일 실시예에서, 전극층(ETL')은 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화하며, 상기 발광 소자(LD) 내에서 제2 반도체층(SCL2)으로의 전류 퍼짐(spreading) 효과를 향상시키기 위해 ITO와 같이 투명한 금속 산화물로 형성될 수 있다.
도 3c를 참조하면, 상기 발광 적층체(LEL')를 수직 방향으로 식각하여 로드형의 발광 적층체(LEL)를 형성한다. 예를 들어, 기판(SB) 상에 일차적으로 형성된 발광 적층체(LEL')의 상부에 마스크(미도시)를 배치한 후, 상기 발광 적층체(LEL')를 수직 방향으로 패터닝함으로써, 각각의 로드형 발광 적층체(LEL)를 형성할 수 있다. 실시예에 따라, 상기 발광 적층체(LEL')를 전체 두께만큼 식각하거나, 일부 두께만큼 식각하여 로드형 발광 적층체(LEL)를 형성할 수 있다.
일 실시예에서, 발광 적층체(LEL')를 나노 스케일 또는 마이크로 스케일 간격 및/또는 크기로 패터닝할 수 있다. 이에 따라, 나노 또는 마이크로 스케일의 로드형 발광 적층체들(LEL)을 형성할 수 있다.
도 3d를 참조하면, 각각의 로드형 발광 적층체(LEL)를 포함한 기판(SB)의 일면 상에 보호 물질층(PML)을 형성한다. 예를 들어, 복수의 로드형 발광 적층체들(LEL)이 형성된 기판(SB)의 일면 상에 전면적으로 유기 절연 물질(일 예로, 유기 포토 레지스트 물질)을 코팅함으로써, 상기 로드형 발광 적층체들(LEL) 상에 보호 물질층(PML)을 형성할 수 있다.
실시예에 따라, 포토 공정을 통해 보호 물질층(PML)을 식각하여 보호층(PRL)을 형성할 경우, 보호 물질층(PML)은 감광성 물질로 형성될 수 있다. 또한, 후속 공정, 일 예로 절연 피막(INF)의 형성 공정 등에서 원자층 증착 공정(Atomic Layer Deposition; 이하, ALD 공정)을 이용할 경우, 보호 물질층(PML)은 ALD 공정 온도(일 예로, 대략 200~350°C)에서도 변형되지 않는 물질로 형성될 수 있다. 예를 들어, 보호 물질층(PML)은 폴리이미드 및 폴리아크릴레이트 중 적어도 하나의 물질로 형성될 수 있다.
도 3e 및 도 3f를 참조하면, 보호 물질층(PML)을 식각하여 각각의 로드형 발광 적층체(LEL) 상에 보호층(PRL)을 형성한다. 일 실시예에서, 보호 물질층(PML)은 유기 포토 레지스트 물질을 포함하며, 포토 공정을 통해 식각될 수 있다.
예를 들어, 로드형 발광 적층체들(LEL)이 형성된 기판(SB)의 일면 상에 유기 포토 레지스트 물질을 도포(일 예로, 코팅)한 후, 마스크(M)를 이용한 포토 공정을 통해 상기 유기 포토 레지스트 물질을 패터닝함으로써, 보호층(PRL)을 형성할 수 있다.
일 예로, 마스크(M)의 개구부들이 로드형 발광 적층체들(LEL) 사이의 영역을 노출하도록 보호 물질층(PML) 상에 마스크(M)를 배치하고, 노광, 현상 및 하드 베이크(일 예로, 200°C 이상의 베이크) 공정을 진행하여 보호 물질층(PML)을 패터닝함으로써, 각 로드형 발광 적층체(LEL)의 전극층(ETL) 상에 보호층(PRL)을 형성할 수 있다.
도 3g를 참조하면, 로드형 발광 적층체(LEL) 및 보호층(PRL)의 표면에 절연 피막(INF)을 형성한다. 절연 피막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘산 질화물(SiOxNy), 산화 알루미늄(Al2O3) 및 이산화 타이타늄(TiO2) 중 적어도 하나의 절연 물질을 사용하여 형성될 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 절연 피막(INF)은, ALD 공정을 통해, 로드형 발광 적층체들(LEL) 및 보호층(PRL)이 형성된 기판(SB)의 일면 상에 증착될 수 있다.
도 3h를 참조하면, 각각의 로드형 발광 적층체(LEL)의 상부에서 보호층(PRL)이 노출되도록 절연 피막(INF)을 식각한다. 실시예에 따라, 절연 피막(INF)을 식각하는 단계에서, 보호층(PRL)이 절연 피막(INF)의 두께(TH2) 이하의 두께(TH1)를 가지도록 상기 보호층(PRL)을 일부 두께만큼 함께 식각할 수 있다. 일 실시예에서, 보호층(PRL)은 절연 피막(INF)을 구성하는 절연 물질과 비교하여 식각비가 동일하거나 더 좋은 절연 물질로 형성될 수 있고, 이에 따라 보호층(PRL)을 용이하게 식각할 수 있다.
이때, 전극층(ETL)은 보호층(PRL)에 의해 보호되므로, 절연 피막(INF)의 식각 공정에서 전극층(ETL)이 손상되는 것을 방지할 수 있다. 또한, 절연 피막(INF)이 오버 에칭되어 보호층(PRL)의 외주면을 감싸는 영역에서 절연 피막(INF)이 일부 손상되더라도, 전극층(ETL) 등을 포함한 로드형 발광 적층체(LEL)를 감싸는 영역에서는 절연 피막(INF)이 손상되는 것을 방지 또는 최소화할 수 있다.
도 3i를 참조하면, 발광 적층체(LEL), 보호층(PRL) 및 절연 피막(INF)을 포함한 각각의 발광 소자(LD)를 기판(SB)으로부터 분리한다. 이에 따라, 기판(SB) 상에서 복수의 발광 소자들(LD)을 형성할 수 있다. 일 실시예에서, 발광 적층체(LEL')를 일부 두께만큼만 식각하여 각각의 로드형 발광 적층체(LEL)를 형성하였을 경우, 발광 적층체(LEL')의 잔막(RL)은 기판(SB)과 함께 발광 소자들(LD)로부터 분리될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 도 4에서는 도 1, 도 2a 및 도 2b의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 4에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부, 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 화소들을 포함할 수 있다. 상기 화소들은, 제1색 화소들(PXL1), 제2색 화소들(PXL2) 및/또는 제3색 화소들(PXL3)을 포함할 수 있다. 이하에서, 제1색 화소들(PXL1), 제2색 화소들(PXL2) 및 제3색 화소들(PXL3) 중 하나 이상의 화소를 임의로 지칭하거나, 또는 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치는 변경될 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NDA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있다. 베이스 층(BSL)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배열될 수 있다. 일 예로, 표시 영역(DA)에는 스트라이프(Stripe) 또는 펜타일(PenTile) 배열 구조 등에 따라 화소들(PXL)이 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는, 제1색의 빛을 방출하는 제1색 화소들(PXL1), 제2색의 빛을 방출하는 제2색 화소들(PXL2), 및 제3색의 빛을 방출하는 제3색 화소들(PXL3)이 배열될 수 있다. 그리고, 서로 인접하도록 배치된 적어도 하나의 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는, 다양한 색상의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다.
실시예에 따라, 제1색 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2색 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3색 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있다. 일 실시예에서, 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는, 각각 제1색의 발광 소자, 제2색의 발광 소자 및 제3색의 발광 소자를 광원으로 구비함으로써, 각각 제1색, 제2색 및 제3색의 빛을 방출할 수 있다. 다른 실시예에서, 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는, 서로 동일한 색의 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 광 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1색, 제2색 및 제3색의 빛을 방출할 수도 있다.
다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 일 예로, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 1, 도 2a 및 도 2b의 실시예들에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 로드형 발광 소자(LD)를 포함할 수 있다. 또한, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
또한, 화소(PXL)는 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 도 5 내지 도 8에 개시되는 실시예들 중 어느 하나의 실시예에 의한 구조를 가지거나, 상기 실시예들 중 적어도 두 개의 실시예들이 결합된 구조를 가질 수 있을 것이다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 화소(PXL)는 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 5는 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도이다. 예를 들어, 도 5는 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 실시예를 나타낸다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다.
실시예에 따라, 도 5에 도시된 화소(PXL)는 도 4의 표시 패널(PNL)에 구비된 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3) 중 어느 하나일 수 있다. 또한, 상기 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 5를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함한다. 또한, 화소(PXL)는, 상기 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 각 실시예를 설명함에 있어, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함)과, 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2)("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은, 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VDD)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는, 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 발광부(EMU)를 구성하는 발광 소자들(LD)의 제1 단부(EP1)는 발광부(EMU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 그리고, 발광 소자들(LD)의 제2 단부(EP2)는 상기 발광부(EMU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 제1 및 제2 전극들(ELT, ELT2)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
한편, 도 5에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 이 경우, 발광부(EMU)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직렬 구조 또는 직/병렬 구조로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ELT1)의 사이에 연결된다. 이러한 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 연결될 수 있다. 또한, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 발광부(EMU)의 제1 전극(ELT1) 사이에 연결된다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
또한, 제1 트랜지스터(M1)는 제1 전극(ELT1)에 연결되는 백 게이트 전극을 선택적으로 더 포함할 수 있다. 백 게이트 전극은 절연층을 사이에 두고 게이트 전극과 중첩되도록 배치될 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결된다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결된다. 이러한 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 발광부(EMU)의 제1 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)에 연결된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 발광부(EMU)의 제1 전극(ELT1)과 센싱선(SENL)의 사이에 연결된다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 연결된다. 이러한 제3 트랜지스터(M3)는 소정의 센싱 기간 동안 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 발광부(EMU)의 제1 전극(ELT1)에 인가된 전압 값(또는, 발광 소자(LD)의 애노드 전극에 인가된 전압 값)을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 5에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1, 제2 및 제3 트랜지스터들(M1, M2, M3)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또 다른 실시예에서는, 화소 회로(PXC)가 P형 및 N형의 트랜지스터들을 모두 포함할 수도 있다. 예를 들어, 화소 회로(PXC)에 포함되는 트랜지스터들 중 일부는 P형 트랜지스터이고, 나머지는 N형 트랜지스터일 수도 있다. 이 경우, 트랜지스터들의 타입에 따라 각각의 트랜지스터를 구동하기 위한 제어 신호(일 예로, 주사 신호, 데이터 신호 및/또는 센싱 신호)의 전압 레벨이 조절될 수 있다.
또한, 화소(PXL)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 5에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 트랜지스터, 제1 노드(N1) 또는 발광부(EMU)의 제1 전극(ELT1)의 전압을 초기화하기 위한 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또 다른 실시예에서, 각각의 화소(PXL)가 수동형 발광 표시 장치 등에 구성될 경우, 화소 회로(PXC)는 생략될 수 있다. 그리고, 발광부(EMU)의 제1 및 제2 전극들(ELT1, ELT2) 각각은, 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 표시 장치의 화소(PXL)를 나타내는 평면도들이다. 도 6a 및 도 6b에서는 화소(PXL)의 발광부(EMU)을 중심으로 상기 화소(PXL)의 구조를 도시하기로 한다. 예를 들어, 도 6a 및 도 6b는, 도 5의 실시예에서와 같이, 제1 및 제2 전극들(ELT1, ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함한 발광부(EMU)의 실시예적 구조를 나타낸다. 다만, 발광 소자들(LD)의 연결 구조를 비롯하여, 발광부(EMU)의 구조는 다양하게 변경될 수 있다.
또한, 도 6a 및 도 6b에서는 각각의 발광부(EMU)가, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2)), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(SL) 및/또는 데이터선(DL))에 연결되는 실시예를 도시하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
먼저 도 6a를 참조하면, 화소(PXL)는, 각각의 발광 영역(EMA)에 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치된 적어도 하나의 발광 소자(LD)(일 예로, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬 연결된 복수의 발광 소자들(LD))를 포함할 수 있다. 여기서, 발광 소자(LD)가 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치된다 함은, 평면 상에서 보았을 때, 상기 발광 소자(LD)의 적어도 일 영역이 상기 제1 및 제2 전극들(ELT1, ELT2) 사이의 영역에 위치함을 의미할 수 있다. 또한, 화소(PXL)는 상기 발광 소자(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결하는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 더 포함할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 각각의 화소(PXL)가 제공 및/또는 형성되는 각각의 화소 영역에 배치될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각 화소(PXL)의 발광 영역(EMA)에 배치될 수 있다.
실시예에 따라, 각각의 화소 영역은, 해당 화소(PXL)를 구성하기 위한 회로 소자들이 배치되는 화소 회로 영역과, 상기 화소(PXL)의 발광부(EMU)가 배치되는 발광 영역(EMA)을 포괄적으로 의미할 수 있다. 그리고, 발광 영역(EMA)은 각 화소(PXL)의 발광부(EMU)을 구성하는 발광 소자들(LD)(특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 유효 광원들)이 배치되는 영역일 수 있다. 또한, 발광 영역(EMA)에는, 상기 발광 소자들(LD)에 연결되는 소정의 전극들(일 예로, 제1 및 제2 전극들(ELT1, ELT2), 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2)) 또는 상기 전극들의 일 영역이 배치될 수 있다.
이러한 발광 영역(EMA)은, 각각의 화소 영역 및 그 내부의 발광 영역(EMA)을 규정하도록 화소들(PXL)의 사이에 형성되는 차광성 및/또는 반사성의 뱅크 구조물(일 예로, 화소 정의막 및/또는 블랙 매트릭스)에 의해 둘러싸일 수 있다. 예를 들어, 발광 영역(EMA)의 주변에는 상기 발광 영역(EMA)을 둘러싸는 뱅크 구조물(도 6b의 "제2 뱅크(BNK2)"에 대응함)이 배치될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 서로 이격되어 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 소정 간격만큼 이격되어 나란히 배치될 수 있다. 일 실시예에서, 제1 방향(DR1)은 가로 방향(또는, 행 방향)일 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 및/또는 제2 전극들(ELT1, ELT2)은 화소(PXL)별로 분리된 패턴을 가지거나, 복수의 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은, 도 6a에 도시된 바와 같이, 해당 발광 영역(EMA)의 외곽 또는 상기 발광 영역(EMA)의 내부에서 양단이 끊긴 독립된 패턴을 가질 수 있다. 다른 실시예에서, 제1 전극(ELT1)은 해당 발광 영역(EMA)의 외곽 또는 상기 발광 영역(EMA)의 내부에서 끊어진 독립된 패턴을 가지고, 제2 전극(ELT2)은 일 단부가 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장되어 상기 제1 방향(DR1) 또는 제2 방향(DR2) 상에서 이웃한 다른 화소(PXL)의 제2 전극(ELT2)에 일체로 연결될 수 있다. 일 실시예에서, 제2 방향(DR2)은 세로 방향(또는, 열 방향)일 수 있으나, 이에 한정되지는 않는다.
한편, 화소(PXL)를 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 표시 영역(DA)에 배치된 화소들(PXL)의 제1 전극들(ELT1)이 서로 연결되고, 상기 화소들(PXL)의 제2 전극들(ELT2)이 서로 연결되어 있을 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료되기 이전에, 화소들(PXL)의 제1 전극들(ELT1)은 서로 일체 또는 비일체로 형성되며 서로 전기적으로 연결되고, 화소들(PXL)의 제2 전극들(ELT2)은 서로 일체 또는 비일체로 형성되며 서로 전기적으로 연결될 수 있다. 화소들(PXL)의 제1 전극들(ELT1) 또는 제2 전극들(ELT2)이 서로 비일체로 연결될 경우, 상기 제1 전극들(ELT1) 또는 제2 전극들(ELT2)은 적어도 하나의 컨택홀 및/또는 브릿지 패턴 등에 의해 서로 전기적으로 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)(또는, 각각의 제1 및 제2 전극들(ELT1, ELT2)로 분리되기 이전의 정렬 배선들)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 중 어느 하나는 교류 형태의 정렬 신호를 공급받고, 상기 제1 및 제2 전극들(ELT1, ELT2) 중 다른 하나는 일정한 전압 레벨을 가지는 정렬 전압(일 예로, 접지 전압)을 공급받을 수 있다.
즉, 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 신호가 인가될 수 있다. 이에 따라, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성될 수 있다. 상기 전계에 의해 각각의 화소 영역(특히, 각 화소(PXL)의 발광 영역(EMA))에 공급된 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 자가 정렬할 수 있다. 일 예로, 발광 소자들(LD)은 제1 단부(EP1) 및 제2 단부(EP2)가 각각 제1 전극(ELT1) 및 제2 전극(ELT2)에 인접하도록 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후에는, 화소들(PXL)의 사이에서 적어도 제1 전극들(ELT1) 사이의 연결을 끊음으로써, 상기 화소들(PXL)을 개별 구동이 가능한 형태로 형성할 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 다양한 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 각각이 어느 일 방향을 따라 연장되는 바 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 제1 방향(DR1)과 교차하는(일 예로, 직교하는) 제2 방향(DR2)을 따라 연장되는 바 형상을 가질 수 있다. 다른 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)은 적어도 일 영역에서 꺾이거나 구부러진 형상을 가질 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 균일한 폭을 가지거나 영역별로 상이한 폭을 가질 수 있다.
이외에도 제1 및 제2 전극들(ELT1, ELT2)의 형상 및/또는 구조는 다양하게 변경될 수 있다. 예를 들어, 제1 전극(ELT1) 및/또는 제2 전극(ELT2)은 나선형 또는 원형의 전극으로 형성될 수도 있다.
또한, 도 6a에서는 각각의 발광 영역(EMA)에 하나의 제1 전극(ELT1) 및 하나의 제2 전극(ELT2)이 배치되는 실시예를 개시하였지만, 각각의 화소(PXL)에 배치되는 제1 및 제2 전극들(ELT1, ELT2)의 개수 및/또는 상호 배치 구조는 다양하게 변경될 수 있다.
하나의 화소(PXL) 내에 복수의 제1 전극들(ELT1)이 배치될 경우, 상기 제1 전극들(ELT1)은 서로 일체 또는 비일체로 연결될 수 있다. 예를 들어, 상기 제1 전극들(ELT1)은 일체로 연결되거나, 이들과 상이한 층(일 예로, 화소 회로(PXC)가 배치되는 회로층)에 위치한 브릿지 패턴에 의해 서로 연결될 수 있다. 유사하게, 하나의 화소(PXL) 내에 복수의 제2 전극들(ELT2)이 배치될 경우, 상기 제2 전극들(ELT2)은 서로 일체 또는 비일체로 연결될 수 있다.
즉, 본 발명에서, 각 화소(PXL)에 배치되는 제1 및 제2 전극들(ELT1, ELT2)의 형상, 개수, 배열 방향 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
일 실시예에서, 제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극(ELT1)은 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
일 실시예에서, 제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 상기 제1 배선은 제1 전원(VDD)을 공급하기 위한 제1 전원선(PL1)일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 전극(ELT2)은 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
일 실시예에서, 제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 제2 배선에 전기적으로 연결될 수 있다. 상기 제2 배선은 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)일 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 전극(ELT1)은 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다. 유사하게, 제2 전극(ELT2)은 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다. 상기 반사성 도전 물질은 가시광선 파장 대역에서의 반사율이 큰 금속, 일 예로 알루미늄(Al), 금(Au) 및 은(Ag)을 비롯한 다양한 금속 물질 중 적어도 하나일 수 있으나, 이에 한정되지는 않는다.
발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 병렬로 배열될 수 있다. 일 예로, 각각의 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 제1 방향(DR1)으로 정렬되어, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다.
한편, 도 6a에서는 발광 소자들(LD)이 모두 제1 방향(DR1)으로 균일하게 정렬된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에서 제1 및 제2 방향들(DR1, DR2)에 대하여 기울어진 사선 방향 등으로 배열될 수도 있다.
실시예에 따라, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있으나, 이에 한정되지는 않는다. 또한, 각각의 발광 소자(LD)는 도 1, 도 2a 및 도 2b에 도시된 바와 같은, 로드형의 발광 소자일 수 있으나, 이에 한정되지는 않는다.
각각의 발광 소자(LD)는, 제1 전극(ELT1)을 향해 배치된 제1 단부(EP1)와, 제2 전극(ELT2)을 향해 배치된 제2 단부(EP2)를 포함할 수 있다. 일 실시예에서, 각각의 발광 소자(LD)는 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되거나, 또는 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되지 않을 수 있다.
발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 연결되고, 상기 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 연결될 수 있다. 예를 들어, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결되고, 상기 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적으로 접촉됨으로써, 상기 제1 전극(ELT1)에 전기적으로 연결될 수도 있다. 유사하게, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적으로 접촉됨으로써, 상기 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제1 컨택 전극(CNE1) 및/또는 제2 컨택 전극(CNE2)을 선택적으로 형성할 수도 있다.
발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 비롯한 다양한 방식을 통해 각각의 화소 영역(특히, 각 화소(PXL)의 발광 영역(EMA))에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각 화소(PXL)의 발광 영역(EMA)에 공급될 수 있다. 이때, 화소들(PXL)의 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 전압(또는, 정렬 신호)을 인가하게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
발광 소자들(LD)의 양 단부, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 형성될 수 있다. 이에 따라, 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
제1 컨택 전극(CNE1)은, 제1 전극(ELT1) 및 이에 인접한 적어도 한 발광 소자(LD)의 제1 단부(EP1)와 중첩되도록 상기 제1 전극(ELT1) 및 상기 발광 소자(LD)의 제1 단부(EP1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은, 제1 전극(ELT1) 및 이에 인접한 복수의 발광 소자들(LD)의 제1 단부들(EP1)과 중첩되도록 상기 제1 전극(ELT1) 및 상기 발광 소자들(LD)의 제1 단부들(EP1) 상에 배치될 수 있다.
이러한 제1 컨택 전극(CNE1)은, 제1 전극(ELT1)과 발광 소자들(LD)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 또한, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)을 안정적으로 고정할 수 있다.
제2 컨택 전극(CNE2)은, 제2 전극(ELT2) 및 이에 인접한 적어도 한 발광 소자(LD)의 제2 단부(EP2)와 중첩되도록 상기 제2 전극(ELT2) 및 상기 발광 소자(LD)의 제2 단부(EP2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은, 제2 전극(ELT2) 및 이에 인접한 복수의 발광 소자들(LD)의 제2 단부들(EP2)과 중첩되도록 상기 제2 전극(ELT2) 및 상기 발광 소자들(LD)의 제2 단부들(EP2) 상에 배치될 수 있다.
이러한 제2 컨택 전극(CNE2)은, 제2 전극(ELT2)과 발광 소자들(LD)의 제2 단부들(EP2)을 전기적으로 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)을 안정적으로 고정할 수 있다.
한편, 도 6a의 실시예에서는 발광 소자들(LD)이 병렬로 연결된 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는, 적어도 두 개의 직렬 단들에 연결된 복수의 발광 소자들(LD)을 포함한, 직렬 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 이 경우, 발광부(EMU)는, 발광 소자들(LD)을 통해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결되는 적어도 하나의 중간 전극 및/또는 상기 중간 전극을 인접한 발광 소자들(LD)에 연결하기 위한 적어도 하나의 컨택 전극을 더 포함할 수 있다.
상술한 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 해당 화소(PXL)의 유효 광원을 구성할 수 있다. 그리고, 이러한 유효 광원들이 모여 해당 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
도 6b를 참조하면, 화소(PXL)는, 제1 및 제2 전극들(ELT1, ELT2)과 중첩되는 제1 뱅크(BNK1)와, 각각의 발광 영역(EMA)을 둘러싸는 제2 뱅크(BNK2)를 더 포함할 수 있다.
제1 뱅크(BNK1)("격벽"이라고도 함)는 제1 및 제2 전극들(ELT1, ELT2)의 일 영역과 중첩되도록 배치될 수 있다. 예를 들어, 제1 뱅크(BNK1)는, 평면 상에서 보았을 때 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역과 중첩되도록, 상기 제1 및 제2 전극들(ELT1, ELT2)의 하부에 배치될 수 있다.
제1 뱅크(BNK1)는 발광 소자들(LD)의 주변에 벽(wall) 구조물을 형성하기 위한 것으로서, 분리형 또는 일체형의 패턴으로 형성될 수 있다. 예를 들어, 제1 뱅크(BNK1)는, 서로 분리된 제1-1 뱅크(BNK1-1) 및 제1-2 뱅크(BNK1-2)를 포함할 수 있다. 제1-1 뱅크(BNK1-1)는 제1 전극(ELT1) 및 제1 컨택 전극(CNE1)과 중첩되고, 제1-2 뱅크(BNK1-2)는 제2 전극(ELT2) 및 제2 컨택 전극(CNE2)과 중첩될 수 있다. 다른 실시예에서, 제1 뱅크(BNK1)는 발광 소자들(LD)이 배치되는 영역에 대응하는 개구부 또는 홈을 가지면서, 상기 발광 소자들(LD)이 배치된 영역을 둘러싸는 형태의 일체형 뱅크로 구성될 수도 있다.
제1 뱅크(BNK1)가 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역 하부에 배치될 경우, 상기 제1 뱅크(BNK1)가 형성된 영역에서 제1 및 제2 전극들(ELT1, ELT2)이 상부 방향으로 돌출될 수 있다. 이러한 제1 뱅크(BNK1)는 제1 및 제2 전극들(ELT1, ELT2)과 함께 반사성 뱅크("반사 격벽"이라고도 함)를 구성할 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2) 및/또는 제1 뱅크(BNK1)를 반사성을 가지는 물질로 형성하거나, 상기 제1 및 제2 전극들(ELT1, ELT2) 및/또는 제1 뱅크(BNK1)의 돌출된 측벽 상에 반사막을 형성할 수 있다. 이에 따라, 제1 및 제2 전극들(ELT1, ELT2)과 마주하는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 빛이 보다 표시 패널(PNL)의 정면 방향을 향하도록 유도할 수 있다. 여기서, 표시 패널(PNL)의 정면 방향이라 함은, 표시 패널(PNL)에 대해 수직인 방향(일 예로, 화소(PXL)의 상부 방향)을 포함할 수 있으며, 이외에도 소정의 시야각 범위에 속하는 방향을 포괄적으로 의미할 수 있다. 이와 같이, 제1 뱅크(BNK1)를 이용하여 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 상부 방향으로 돌출시킬 경우, 화소(PXL)의 광 효율을 향상시킬 수 있다.
제2 뱅크(BNK2)는 각 화소(PXL)의 발광 영역(EMA)을 규정하는 구조물로서, 일 예로 화소 정의막일 수 있다. 예를 들어, 제2 뱅크(BNK2)는 각 화소(PXL)의 발광 영역(EMA)을 둘러싸도록, 상기 화소(PXL)가 제공되는 각 화소 영역(PXA)의 경계 영역 및/또는 인접한 화소들(PXL) 사이의 영역에 배치될 수 있다.
제2 뱅크(BNK2)는 제1 및/또는 제2 전극들(ELT1, ELT2)과 부분적으로 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제1 및/또는 제2 전극들(ELT1, ELT2)은 제2 뱅크(BNK2)와 중첩되도록 비발광 영역(NEA)까지 연장되거나, 또는 제2 뱅크(BNK2)와 중첩되지 않도록 발광 영역(EMA) 내에서 끊길 수 있다.
또한, 제2 뱅크(BNK2)는 제1 및/또는 제2 컨택홀들(CH1, CH2)과 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제1 및/또는 제2 컨택홀들(CH1, CH2)은 제2 뱅크(BNK2)와 중첩되도록 비발광 영역(NEA)에 형성되거나, 또는 제2 뱅크(BNK2)와 중첩되지 않도록 각각의 발광 영역(EMA) 내에 형성될 수 있다.
제2 뱅크(BNK2)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 제2 뱅크(BNK2)는, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 제2 뱅크(BNK2)는 흑색의 불투명 패턴으로 형성되어 광의 투과를 차단할 수 있다.
또한, 제2 뱅크(BNK2)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 규정하는 댐 구조물로도 기능할 수 있다. 예를 들어, 제2 뱅크(BNK2)에 의해 각각의 발광 영역(EMA)이 구획됨으로써, 상기 발광 영역(EMA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
일 실시예에서, 제2 뱅크(BNK2)는, 화소들(PXL)의 제1 뱅크들(BNK1)을 형성하는 과정에서 상기 제1 뱅크들(BNK1)과 동일한 층에 동시 형성될 수 있다. 다른 실시예에서, 제2 뱅크(BNK2)는, 제1 뱅크들(BNK1)을 형성하는 공정과는 별개의 공정을 통해, 상기 제1 뱅크들(BNK1)과 동일 또는 상이한 층에 형성될 수 있다.
도 7a 및 도 7b는 각각 본 발명의 일 실시예에 의한 표시 장치의 화소(PXL)를 나타내는 단면도들이다. 일 예로, 도 7a 및 도 7b는 도 6b의 Ⅱ~Ⅱ' 선에 따른 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타낸다. 도 7b의 실시예는 도 7a의 실시예와 비교하여, 제1 컨택 전극(CNE1) 상에 배치된 제2 절연층(INS2)을 더 포함한다.
도 7a 및 도 7b에서는, 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 임의의 트랜지스터(TR)(일 예로, 제1 컨택홀(CH1) 및 브릿지 패턴(BRP)을 통해 제1 전극(ELT1)에 연결되는 트랜지스터)를 도시하기로 한다. 또한, 상기 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 연결되는 제2 전원선(PL2)을 도시하기로 한다.
도 4 내지 도 7b를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치는, 베이스 층(BSL)의 일면 상에 서로 중첩되도록 배치된 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 회로층(PCL)과, 상기 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다. 다만, 베이스 층(BSL) 상에서의 회로층(PCL)과 표시층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다.
회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(TR) 및 스토리지 커패시터(Cst)) 및 이에 연결되는 각종 배선들이 배치될 수 있다. 그리고, 표시층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광부(EMU)를 구성하는 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD) 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2)이 배치될 수 있다.
회로층(PCL)은 회로 소자들 및 배선들 외에도 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및/또는 패시베이션층(PSV)을 포함할 수 있다.
또한, 회로층(PCL)은 적어도 일부의 트랜지스터(TR)의 하부에 배치되는 적어도 하나의 차광층(또는, 상기 트랜지스터(TR)의 백 게이트 전극(BGE)) 등을 포함한 제1 도전층을 선택적으로 더 포함할 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체 층이 배치될 수 있다. 반도체층은 각 트랜지스터(TR)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역(일 예로, 소스 및 드레인 영역)을 포함할 수 있다.
반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체 패턴(SCP)의 제1 및 제2 도전 영역은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(M)의 반도체 패턴들(SCP)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 트랜지스터들(M)의 반도체 패턴(SCP)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다.
다른 실시예에서, 상기 트랜지스터들(M) 중 일부와 나머지 일부는, 서로 다른 물질로 이루어진 반도체 패턴들(SCP)을 포함할 수도 있다. 예를 들어, 상기 트랜지스터들(M) 중 일부 트랜지스터의 반도체 패턴(SCP)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 상기 트랜지스터들(M) 중 나머지 트랜지스터의 반도체 패턴(SCP)은 산화물 반도체로 이루어질 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 또한, 제2 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선을 더 포함할 수 있다.
제2 도전층 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 그리고, 제1 층간 절연층(ILD1) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(TR)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들(SE, DE)일 수 있다. 또한, 제3 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선을 더 포함할 수 있다.
제3 도전층 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다. 그리고, 제2 층간 절연층(ILD2) 상에는 제4 도전층이 배치될 수 있다.
버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘산 질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제4 도전층은 회로층(PCL)과 표시층(DPL)을 연결하는 브릿지 패턴(BRP) 및/또는 소정의 배선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2))을 포함할 수 있다. 브릿지 패턴(BRP)은, 제1 컨택홀(CH1) 등을 통해, 각 발광부(EMU)의 제1 전극(ELT1)에 연결될 수 있다. 제2 전원선(PL2)은, 제2 컨택홀(CH2) 등을 통해, 각 발광부(EMU)의 제2 전극(ELT2)에 연결될 수 있다.
제1 내지 제4 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제4 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으나, 이에 한정되지는 않는다.
제4 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 실시예에 따라, 패시베이션층(PSV)은 적어도 유기 절연층을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 상기 패시베이션층(PSV)의 상부에는 표시층(DPL)이 배치될 수 있다.
패시베이션층(PSV)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션층(PSV)은 적어도 한 층의 유기 절연막을 포함하며 화소 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 일 실시예에서, 상기 유기 절연막은, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
표시층(DPL)은, 각 화소(PXL)의 발광부(EMU)을 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 발광 영역들(EMA)에 배치된 제1 및 제2 전극들(ELT1, ELT2), 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 복수의 발광 소자들(LD), 및 상기 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)을 연결하는 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
한편, 도 7a 및 도 7b에서는 각각 하나의 발광 소자(LD)를 도시하였지만, 도 5 내지 도 6b의 실시예들에서와 같이 각각의 화소(PXL)는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다. 따라서, 도 7a 및 도 7b의 실시예들 및 후술할 다른 실시예들을 설명함에 있어, 화소(PXL)가 복수의 발광 소자들(LD)을 포함하는 것으로 가정하여 각각의 실시예를 설명하기로 한다. 다만, 실시예에 따라서는 화소(PXL)가 단일의 발광 소자(LD)만을 포함할 수도 있음에 유의하여야 할 것이다.
또한, 표시층(DPL)은, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 상부 방향으로 돌출시키기 위한 제1 뱅크(BNK1), 및 각각의 발광 영역(EMA)을 둘러싸는 제2 뱅크(BNK2)를 더 포함할 수 있다. 이외에도, 표시층(DPL)은 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
예를 들어, 표시층(DPL)은, 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된, 제1 뱅크(BNK1), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 발광 소자들(LD), 절연 패턴(INP), 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 제3 절연층(INS3)을 포함할 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 7a에 도시된 바와 같이, 서로 동일한 층에 배치될 수 있다. 다른 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 7b에 도시된 바와 같이, 서로 다른 층에 분리되어 배치될 수 있다. 이 경우, 표시층(DPL)은 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 개재된 제2 절연층(INS2)을 더 포함할 수 있다. 일 예로, 제2 절연층(INS2)은 제1 컨택 전극(CNE1)을 커버하며, 상기 제2 절연층(INS2)의 일단은 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 사이에 개재될 수 있다.
한편, 제2 뱅크(BNK2)의 경우, 단면 상에서의 위치가 실시예에 따라 달라질 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제1 절연층(INS1) 상에 형성될 수 있다. 다른 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일한 층에 배치될 수 있다. 또한, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 중첩되거나 중첩되지 않을 수 있다.
제1 뱅크(BNK1)는 회로층(PCL)이 선택적으로 형성된 베이스 층(BSL)의 일면 상에 배치될 수 있다. 이러한 제1 뱅크(BNK1)는 분리형 또는 일체형의 패턴으로 형성될 수 있다. 제1 뱅크(BNK1)는 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에서 상기 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다. 이에 따라, 제1 뱅크(BNK1) 상에 배치된 제1 및 제2 전극들(ELT1, ELT2)의 일 영역이 상부 방향으로 돌출될 수 있다.
제1 뱅크(BNK1)는 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 뱅크(BNK1)는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘산 질화물(SiOxNy) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 뱅크(BNK1)는 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다.
제1 뱅크(BNK1) 및 그 상부에 배치되는 제1 및 제2 전극들(ELT1, ELT2)에 의해, 발광 소자들(LD)의 주변에 반사 격벽이 형성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)이 반사 전극층을 포함할 경우, 발광 소자들(LD)의 양 단부에서 방출되는 빛이 상기 반사 전극층에서 반사되어, 각 화소(PXL)의 상부 방향으로 출광될 수 있다.
제1 뱅크(BNK1)는 다양한 형상을 가질 수 있다. 일 실시예에서, 제1 뱅크(BNK1)는 도 7a 및 도 7b에 도시된 바와 같이 베이스 층(BSL)에 대하여 소정 범위의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다른 실시예에서, 제1 뱅크(BNK1)는 곡면 또는 계단 형상 등의 측벽들을 가질 수도 있다. 일 예로, 제1 뱅크(BNK1)는 반원 또는 반타원 형상 등의 단면을 가질 수도 있다.
제1 뱅크(BNK1)의 상부에는 각 화소(PXL)의 화소 전극들을 구성하는 제1 및 제2 전극들(ELT1, ELT2)이 배치될 수 있다. 실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)은 제1 뱅크(BNK1)에 대응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 제1 뱅크(BNK1)에 의해 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 및 제2 전극들(ELT1, ELT2)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 제1 및 제2 전극들(ELT1, ELT2)의 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은 서로 동일 또는 상이한 도전 물질을 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역을 커버하도록 형성되며, 상기 제1 및 제2 전극들(ELT1, ELT2) 각각의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 일 예로, 제1 절연층(INS1)은, 제1 뱅크(BNK1)의 상부면 상에 형성된 복수의 개구부들을 포함할 수 있다. 다른 실시예에서, 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)을 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)과 연결하기 위한 각각의 연결 지점에 형성된 복수의 컨택홀들을 포함할 수도 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘산 질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함하는 적어도 한 층의 무기 절연막을 포함할 수 있다.
제1 절연층(INS1)이 개구된 영역에서 제1 및 제2 전극들(ELT1, ELT2)이 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 전기적으로 연결될 수 있다. 한편, 실시예에 따라서는 제1 절연층(INS1)이 생략될 수도 있다. 이 경우, 패시베이션층(PSV), 및/또는 제1 및 제2 전극들(ELT1, ELT2) 각각의 일단 상에 발광 소자들(LD)이 바로 배치될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 제1 절연층(INS1) 등에 의해 커버됨에 따라, 후속 공정에서 상기 제1 및 제2 전극들(ELT1, ELT2)이 손상되는 것을 방지할 수 있다.
제1 절연층(INS1) 등이 형성된 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 한편, 발광 소자들(LD)의 공급에 앞서, 발광 영역(EMA)의 주변에는 제2 뱅크(BNK2)가 형성될 수 있다. 예를 들어, 각각의 발광 영역(EMA)을 둘러싸도록 표시 영역(DA)에 제2 뱅크(BNK2)가 형성될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는, 그 길이 방향의 양 단부들(즉, 제1 및 제2 단부들(EP1, EP2))이 이웃한 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)과 중첩되도록 상기 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 가로 방향 또는 사선 방향 등으로 배치될 수 있다. 다른 실시예에서, 발광 소자들(LD) 중 적어도 일부는 이웃한 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 상기 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되지 않도록 배치되되, 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)을 통해 상기 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수도 있다. 즉, 실시예에 따라, 발광 소자들(LD)은 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되거나 중첩되지 않을 수 있으며, 제1 및 제2 컨택 전극들(CNE1, CNE2)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다.
발광 소자들(LD)의 일 영역 상에는, 절연 패턴(INP)이 배치될 수 있다. 예를 들어, 절연 패턴(INP)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 일 영역 상에 배치될 수 있다. 일 예로, 절연 패턴(INP)은, 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에만 국부적으로 배치될 수 있다. 이러한 절연 패턴(INP)은 각 화소(PXL)의 발광 영역(EMA)에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다.
절연 패턴(INP)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 절연 패턴(INP)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘산 질화물(SiOxNy), 산화 알루미늄(Al2O3), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 절연 패턴(INP)을 형성하게 되면, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)에 의해 형성되는 단차에 의해 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간은 절연 패턴(INP)을 형성하는 과정에서 유입된 절연 물질로 채워질 수 있다. 이에 따라, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다. 다만, 실시예에 따라서는 상기 이격 공간이 완전히 채워지지는 않을 수도 있다.
절연 패턴(INP)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은, 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 의해 커버될 수 있다. 상기 제1 및 제2 컨택 전극들(CNE2, CNE2)은 서로 이격되도록 형성된다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 절연 패턴(INP)을 사이에 개재하고, 적어도 하나의 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 서로 이격되어 배치될 수 있다.
또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 및 제2 전극들(ELT1, ELT2) 각각의 노출 영역을 커버하도록 상기 제1 및 제2 전극들(ELT1, ELT2)의 상부에 배치될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 뱅크(BNK1)의 상부 또는 상기 제1 뱅크(BNK1)의 주변에서 제1 및 제2 전극들(ELT1, ELT2) 각각과 직/간접적으로 접촉되도록 상기 제1 및 제2 전극들(ELT1, ELT2) 각각의 적어도 일 영역 상에 배치될 수 있다.
이에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 그리고, 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)을 통해, 제1 및 제2 전극들(ELT1, ELT2) 각각이 인접한 적어도 하나의 발광 소자(LD)의 제1 또는 제2 단부(EP1, EP2)에 전기적으로 연결될 수 있다.
도 7a의 실시예에서와 같이 제1 및 제2 컨택 전극들(CNE1, CNE2)이 동일한 층에 형성될 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서 동시에 형성되거나, 또는 순차적으로 형성될 수 있고, 제2 절연층(INS2)은 생략될 수 있다. 이 경우, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다.
한편, 도 7b의 실시예에서와 같이, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 베이스 층(BSL)의 일면 상에서 서로 다른 층에 형성될 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 보다 안정적으로 분리할 수 있다.
제2 절연층(INS2)은 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 어느 하나(일 예로, 제1 컨택 전극(CNE1))를 커버하도록 배치될 수 있다. 발광 소자들(LD)의 상부에 절연 패턴(INP) 및/또는 제2 절연층(INS2)을 형성하게 되면, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘산 질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함하는 적어도 한 층의 무기 절연막을 포함할 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 ITO, IZO, ITZO, ZnO, AZO, GZO, ZTO, GTO 및 FTO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 빛이, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 투과하여 표시 패널(PNL)의 외부로 방출될 수 있게 된다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 상에는 제3 절연층(INS3)이 배치될 수 있다. 예를 들어, 제3 절연층(INS3)은, 제1 및 제2 뱅크들(BNK1, BNK2), 제1 및 제2 전극들(ELT1, ELT2), 제1 및/또는 제2 절연층들(INS1, INS2), 발광 소자들(LD), 절연 패턴(INP) 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 커버하도록, 표시 영역(DA) 상에 전면적으로 형성 및/또는 배치될 수 있다.
제3 절연층(INS3)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 제3 절연층(INS3)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘산 질화물(SiOxNy) 또는 산화 알루미늄(Al2O3) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
일 실시예에서, 제3 절연층(INS3)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은, 적어도 두 층의 무기 절연층들과, 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 제3 절연층(INS3)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 또한, 실시예에 따라서는, 제3 절연층(INS3)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
도 8은 도 7a의 EA 영역을 확대한 단면도이다. 예를 들어, 도 8은 도 1, 도 2a 및 도 2b의 실시예들에서와 같이 전극층(ETL) 상에 보호층(PRL)을 포함한 적어도 하나의 발광 소자(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결하여 화소(PXL)의 발광부(EMU)를 구성한 실시예에서, 상기 발광 소자(LD) 및 그의 주변에 배치된 전극들 및 절연층들을 나타낸다. 한편, 도 8의 실시예에 의한 화소(PXL)를 제조하는 과정에서 발광 소자(LD)의 보호층(PRL)은 제거될 수 있고, 이에 따라 화소(PXL)는 도 8에 도시된 바와 같이 보호층(PRL)을 포함하지 않을 수 있다.
도 1 내지 도 8을 참조하면, 발광 소자(LD)는, 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로 순차적으로 배치된 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)을 포함한 발광 적층체(LEL)를 포함한다. 또한, 발광 소자(LD)는, 발광 적층체(LEL)의 외주면(일 예로, 원기둥의 옆면)을 둘러싸는 절연 피막(INF)을 더 포함한다.
절연 피막(INF)은 발광 소자(LD)의 양단을 노출하도록 형성될 수 있다. 예를 들어, 절연 피막(INF)은, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)에서 각각 전극층(ETL) 및 제1 반도체층(SCL1)의 일면을 노출할 수 있다.
실시예에 따라, 발광 소자(LD)가 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 제1 방향(DR1) 등으로 가로로 배열되고, 상기 발광 소자(LD)의 일 영역 상에 절연 패턴(INP)이 배치되는 경우, 발광 소자(LD)의 절연 피막(INF)은 제3 방향(DR3)(일 예로, 화소(PXL) 또는 표시 패널(PNL))의 높이 또는 두께 방향) 상에서 서로 대향되는 상부면(INFa)(또는, 상부 영역) 및 하부면(INFb)(또는, 하부 영역)을 포함할 수 있다. 절연 피막의 상부면(INFa)은 절연 패턴(INP)과 접하고, 절연 피막의 하부면(INFb)은 제1 절연층(INS1)과 접할 수 있다.
일 실시예에서, 화소(PXL)는 도 1, 도 2a 및 도 2b 등에 도시된 바와 같이 전극층(ETL) 상에 보호층(PRL)을 포함한 적어도 하나의 발광 소자(LD)를 이용하여 형성될 수 있다. 다만, 상기 보호층(PRL)은, 절연 패턴(INP)의 형성 공정 등에서 제거될 수 있다. 이에 따라, 발광 소자(LD)의 제1 단부(EP1)에서 전극층(ETL)이 노출되면서, 제1 컨택 전극(CNE1)이 전극층(ETL)의 일면에 직접적으로 접촉될 수 있다. 따라서, 전극층(ETL)이 제1 컨택 전극(CNE1)에 연결되고, 상기 전극층(ETL) 및 제1 컨택 전극(CNE1)을 통해 제2 반도체층(SCL2)이 제1 전극(ELT1)에 연결될 수 있다. 발광 소자(LD)의 제1 단부(EP1)에 전극층(ETL)을 배치할 경우, 제2 반도체층(SCL2)을 제1 전극(ELT1)에 안정적으로 연결할 수 있다.
전극층(ETL) 상에 보호층(PRL)을 포함한 발광 소자(LD)를, 제1 및 제2 전극들(ELT1, ELT2) 등이 형성된 각각의 발광 영역(EMA)에 공급 및 정렬한 이후, 절연 패턴(INP)을 형성하는 과정에서 보호층(PRL)을 제거할 경우, 발광 소자(LD) 및/또는 화소(PXL)의 제조 과정에서, 전극층(ETL)이 손상되는 것을 방지 또는 최소화할 수 있다. 예를 들어, 도 3g 및 도 3h에 도시된 바와 같이, 발광 소자(LD)의 상부에서 절연 피막(INF)을 두께 방향으로 식각하는 공정이 진행되는 동안, 전극층(ETL)의 상부에는 보호층(PRL)이 배치되어 전극층(ETL)의 손상을 방지할 수 있다. 이에 따라, 전극층(ETL)의 두께 및/또는 면적의 손실을 방지할 수 있으며, 전극층(ETL)의 표면이 손상되어 거칠어지는 것을 방지할 수 있다. 전극층(ETL)의 손상이 방지 또는 최소화되면, 발광 소자(LD)를 제1 전극(ELT1)에 안정적으로 연결할 수 있고, 전기적 특성을 개선할 수 있다.
또한, 도 3g 및 도 3h에 도시된 바와 같이, 전극층(ETL) 상에 보호층(PRL)을 포함하도록 발광 소자(LD)를 제조하게 되면, 절연 피막(INF)의 식각 공정 등에서 절연 피막(INF)이 오버 에칭되어 보호층(PRL)의 외주면을 감싸는 영역에서 절연 피막(INF)이 일부 손상되더라도, 발광 적층체(LEL)를 감싸는 영역에서 절연 피막(INF)이 손상되는 것을 방지 또는 최소화할 수 있다. 이에 따라, 절연 피막(INF)의 손상으로 인해 발광 소자(LD)를 통한 쇼트 결함이 발생하는 것을 방지 또는 최소화할 수 있다. 일 예로, 절연 피막(INF)이 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 제외한 영역에서 발광 적층체(LEL)를 안정적으로 감싸게 되면, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하는 공정 등에서, 발광 소자(LD)에 쇼트 결함이 발생하는 것을 방지할 수 있다.
발광 소자(LD)의 상부에 절연 패턴(INP)을 형성하는 공정에서, 절연 피막(INF)의 적어도 일 단부도 보호층(PRL)과 함께 식각될 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에서, 절연 피막의 상부면(INFa)의 일단(일 예로, 보호층(PRL) 상에 배치되었던 영역)이 식각될 수 있다. 한편, 일 실시예에서, 발광 소자(LD)의 하부에 형성된 전극들 및/또는 절연층들의 손상을 방지하기 위하여 절연 패턴(INP)의 식각 환경이 제어될 수 있고, 이에 따라 절연 피막의 하부면(INFb)은 식각되지 않거나 상부면(INFa)에 비해 미미한 정도로 식각될 수 있다.
이 경우, 절연 피막(INF)은, 상부면(INFa)과 하부면(INFb)이 서로 다른 길이 또는 폭을 가지는 비대칭 구조를 가질 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에서, 절연 피막의 하부면(INFb)은 전극층(ETL)의 외측으로 돌출될 수 있다.
예를 들어, 발광 소자(LD)의 제1 단부(EP1)에서, 절연 피막의 하부면(INFb)은 보호층(PRL)의 두께(도 2a의 TH1)에 대응하는 길이(△L)만큼 전극층(ETL)의 외측으로 돌출될 수 있다. 실시예에 따라, 보호층(PRL)이 절연 피막(INF)의 두께(도 2a의 TH2) 이하의 두께(TH1)로 형성되었을 경우, 발광 소자(LD)의 제1 단부(EP1)에서, 절연 피막의 하부면(INFb)은 전극층(ETL)보다 절연 피막(INF)의 두께(TH2) 이하에 해당하는 길이(△L)만큼 전극층(ETL)의 외측으로 돌출될 수 있다. 이에 따라, 절연 피막의 하부면(INFb)은, 발광 소자(LD)의 제1 단부(EP1)에서 제2 단부(EP2)로 이어지는 발광 적층체(LEL)의 길이 방향(일 예로, 제1 방향(DR1)) 상에서, 상부면(INFa)의 길이(L1)보다 긴 길이(L2)(또는, 보다 큰 폭)를 가질 수 있다.
한편, 도 8에는 도시하지 않았지만, 발광 소자(LD)의 제2 단부(EP2)에서도, 절연 피막의 상부면(INFa)이 일부 식각될 수도 있다. 다만, 발광 소자(LD)의 제2 단부(EP2)에는 보다 긴 길이(또는 두께)를 가지는 제1 반도체층(SCL1)이 배치되므로, 쇼트 결함 등의 문제 없이 제1 반도체층(SCL1)을 제2 컨택 전극(CNE2)에 안정적으로 연결할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에서, 제2 컨택 전극(CNE2)은 제1 반도체층(SCL1)의 일면에 직접적으로 접촉될 수 있다. 이에 따라, 제1 반도체층(SCL1)이 제2 컨택 전극(CNE2)에 연결되고, 상기 제2 컨택 전극(CNE2)을 통해 제1 반도체층(SCL1)이 제2 전극(ELT2)에 연결될 수 있다. 다만, 다른 실시예에서는 발광 소자(LD)의 제2 단부(EP2)에도 추가적인 전극층이 더 배치될 수도 있다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도들이다. 예를 들어, 도 9a 내지 도 9f는 도 7a의 화소(PXL)를 포함한 표시 장치의 제조 방법을 나타내며, 특히 상기 화소(PXL)의 표시층(DPL)을 형성하는 방법을 단계적으로 나타낸다.
한편, 도 1, 도 2a 및 도 2b의 실시예들에서와 같이 전극층(ETL) 상에 보호층(PRL)을 포함한 적어도 하나의 발광 소자(LD)를 이용하여 화소(PXL)의 발광부(EMU)를 구성할 수 있으며, 이 경우 화소(PXL)의 제조에 앞서, 발광 소자들(LD)을 준비하는 단계가 먼저 진행될 수 있다.
예를 들어, 도 3a 내지 도 3i의 실시예에서와 같이 적어도 하나의 발광 소자(LD)(일 예로, 복수의 발광 소자들(LD))를 제조할 수 있다. 또한, 잉크젯 방식 등을 통해 상기 발광 소자(LD)를 각각의 발광 영역(EMA)에 공급하고자 할 경우, 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 발광 소자 잉크를 제조하는 단계를 추가적으로 진행할 수 있다.
도 1 내지 도 9a를 참조하면, 화소 회로층(PCL) 및/또는 제1 뱅크(BNK1)가 선택적으로 형성된 베이스 층(BSL)의 일면 상에 제1 전극(ELT1) 및 제2 전극(ELT2)을 형성한다. 제1 및 제2 전극들(ELT1, ELT2)은 적어도 하나의 도전성 물질을 이용하여 형성될 수 있으며, 도전막의 성막 공정 및/또는 패터닝 공정을 통해 형성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)의 형성 물질 및/또는 이에 적용되는 공정 방식이 특별히 한정되지는 않는다.
도 1 내지 도 9b를 참조하면, 제1 및 제2 전극들(ELT1, ELT2)을 포함한 베이스 층(BSL)의 일면 상에 제1 절연층(INS1) 및 제2 뱅크(BNK2)를 형성한다. 제2 뱅크(BNK2)가 형성되면, 발광 소자 잉크가 공급될 각각의 발광 영역(EMA)이 구획될 수 있다. 제1 절연층(INS1) 및 제2 뱅크(BNK2) 각각은 적어도 하나의 절연 물질을 이용하여 형성될 수 있으며, 절연막의 성막 공정 및/또는 패터닝 공정을 통해 형성될 수 있다. 제1 절연층(INS1) 및 제2 뱅크(BNK2) 각각의 형성 물질 및/또는 이에 적용되는 공정 방식이 특별히 한정되지는 않는다.
도 1 내지 도 9c를 참조하면, 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1) 및 제2 뱅크(BNK2)를 포함한 베이스 층(BSL)의 일면 상에 발광 소자(LD)를 공급하고, 상기 발광 소자(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬한다. 예를 들어, 제2 뱅크(BNK2)에 의해 구획된 각각의 발광 영역(EMA)에, 도 1, 도 2a, 및 도 2b의 실시예들에서와 같이 보호층(PRL)을 포함한 복수의 발광 소자들(LD)이 혼합된 발광 소자 잉크를 투하 또는 도포하고, 제1 및 제2 전극들(ELT1, ELT2)(또는, 각각의 제1 전극(ELT1) 및 제2 전극(ELT2)으로 분리되기 이전의 정렬 배선들)에 소정의 정렬 신호를 인가하여, 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 가로로 정렬할 수 있다.
도 1 내지 도 9d를 참조하면, 발광 소자(LD)를 포함한 베이스 층(BSL)의 일면 상에 절연층(IML)을 형성한다. 절연층(IML)은 적어도 하나의 절연 물질을 포함한 단일층 또는 다중층으로 형성될 수 있으며, 절연층(IML)의 형성 물질 및/또는 이에 적용되는 공정 방식이 특별히 한정되지는 않는다. 일 실시예에서, 절연층(IML)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘산 질화물(SiOxNy) 등을 포함한 무기 절연층으로 형성될 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)에 의해 형성되는 단차에 의해 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간은 절연층(IML)을 형성하는 과정에서 유입된 절연 물질에 의해 적어도 부분적으로 채워질 수 있다.
도 1 내지 도 9e를 참조하면, 절연층(IML)을 식각함에 의해, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자(LD)의 일 영역 상에 절연 패턴(INP)을 형성한다. 절연 패턴(INP)의 패터닝 방식이 특별히 한정되지는 않는다. 일 실시예에서, 절연 패턴(INP)은 소정의 식각 가스(일 예로, CF4 가스)를 이용한 건식 식각을 통해 패터닝될 수 있다.
한편, 발광 소자(LD)의 제1 단부(EP1)에 형성되었던 보호층(PRL)과, 상기 보호층(PRL) 상에 위치한 절연 피막(INF)의 일 단부(및/또는 제1 반도체층(SCL1) 상에 위치한 절연 피막(INF)의 다른 일 단부)는, 절연 패턴(INP)의 형성 과정에서 절연층(IML)과 함께 식각될 수 있다. 예를 들어, 보호층(PRL)은 절연층(IML)의 식각 단계에서 용이하게 제거될 수 있도록 식각비가 좋은 물질을 이용하여 박막으로 형성될 수 있다. 일 예로, 보호층(PRL)은, 절연 피막(INF)과 비교하여, 식각비가 동일하거나 더 좋은 절연 물질로 형성될 수 있고, 동일한 두께 또는 보다 얇은 두께로 형성될 수 있다. 이에 따라, 절연 패턴(INP)을 형성하는 단계에서, 발광 소자(LD)의 제1 단부(EP1)에 전극층(ETL)이 노출되도록 보호층(PRL)을 완전히 제거할 수 있다.
한편, 전극층(ETL)은 발광 소자(LD)의 제조 공정(일 예로, 절연 피막(INF)의 식각 공정) 및 절연 패턴(INP)의 형성 공정 등에서 전극층(ETL)이 보호층(PRL)에 의해 보호되므로, 상기 전극층(ETL)의 손상이 방지될 수 있다. 이에 따라, 전극층(ETL) 상에 절연층(IML)의 잔막이 남는 것을 방지할 수 있다. 따라서, 후속 공정에서 전극층(ETL)을 제1 컨택 전극(CNE1)에 안정적으로 연결하고, 전극층(ETL)과 제1 컨택 전극(CNE1) 사이의 전기적 특성을 개선할 수 있다.
또한, 보호층(PRL) 및 그 상부의 절연 피막(INF)에 의해, 발광 소자(LD) 및 화소(PXL)의 제조 공정 중에 발광 적층체(LEL)를 감싸는 영역에서의 절연 피막(INF)의 손상을 방지 또는 최소화할 수 있다. 이에 따라, 발광 소자(LD)를 통한 쇼트 결함을 방지할 수 있다.
일 실시예에서, 절연층(IML)의 식각을 통한 절연 패턴(INP)의 형성 공정 및/또는 이에 후속되는 공정에서, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역이 노출되도록 제1 절연층(INS1)을 식각할 수 있다. 일 예로, 제1 뱅크(BNK1)의 상부에서, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역이 노출되도록 제1 절연층(INS1)을 식각할 수 있다.
도 1 내지 도 9f를 참조하면, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하여, 상기 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 각각 제1 및 제2 전극들(ELT1, ELT2)에 연결한다. 예를 들어, 전극층(ETL)과 접촉되도록 발광 소자(LD)의 제1 단부(EP1) 상에 제1 컨택 전극(CNE1)을 형성하고, 제1 반도체층(SCL1)과 접촉되도록 발광 소자(LD)의 제2 단부(EP2) 상에 제2 컨택 전극(CNE2)을 형성할 수 있다. 또한, 제1 뱅크(BNK1)의 상부 등에서 각각 제1 및 제2 전극들(ELT1, ELT2)에 접촉되도록, 각각 상기 제1 및 제2 전극들(ELT1, ELT2) 상에 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성할 수 있다. 이에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 제1 및 제2 전극들(ELT1, ELT2)에 연결될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 적어도 하나의 도전성 물질을 이용하여 형성될 수 있으며, 도전막의 성막 공정 및/또는 패터닝 공정을 통해 형성될 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형성 물질 및/또는 이에 적용되는 공정 방식이 특별히 한정되지는 않는다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 투명 도전 물질을 이용하여 형성될 수 있고, 이에 따라 발광 소자(LD)에서 생성된 빛이 제1 및 제2 컨택 전극들(CNE1, CNE2)을 투과할 수 있다.
이후, 제1 및 제2 컨택 전극들(CNE1, CNE2) 등을 포함한 베이스 층(BSL)의 일면 상에 제3 절연층(INS3)을 형성함으로써, 도 7a에 도시된 화소(PXL) 및 이를 구비한 표시 장치를 제조할 수 있다. 일 예로, 제3 절연층(INS3)은 표시 영역(DA)을 밀봉하도록 베이스 층(BSL)의 일면 상에 형성될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ACT: 활성층 BSL: 베이스 층
CNE1: 제1 컨택 전극 CNE2: 제2 컨택 전극
DA: 표시 영역 ELT1: 제1 전극
ELT2: 제2 전극 EMU: 발광부
EP1: 제1 단부 EP2: 제2 단부
ETL: 전극층 IML: 절연층
INF: 절연 피막 INP: 절연 패턴
LD: 발광 소자 LEL, LEL': 발광 적층체
PML: 보호 물질층 PRL: 보호층
PXL: 화소 SB: 기판
SCL1: 제1 반도체층 SCL2: 제2 반도체층

Claims (18)

  1. 제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층;
    상기 제2 반도체층 상에 배치된 전극층;
    상기 전극층 상에 배치된 보호층; 및
    적어도 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층 및 상기 전극층의 외주면을 감싸며, 상기 제1 반도체층 및 상기 보호층 각각의 일면을 노출하는 절연 피막을 포함하는, 발광 소자.
  2. 제1항에 있어서,
    상기 보호층은, 상기 절연 피막의 두께 이하의 두께를 가지는, 발광 소자.
  3. 제1항에 있어서,
    상기 보호층은, 상기 절연 피막을 구성하는 절연 물질과 비교하여 식각비가 동일하거나 더 좋은 절연 물질을 포함하는, 발광 소자.
  4. 제1항에 있어서,
    상기 보호층은, 유기 포토 레지스트 물질을 포함하는, 발광 소자.
  5. 제4항에 있어서,
    상기 보호층은, 폴리이미드 및 폴리아크릴레이트 중 적어도 하나를 포함하는, 발광 소자.
  6. 제1항에 있어서,
    상기 제1 반도체층은 N형의 도펀트를 포함한 N형 반도체층이고,
    상기 제2 반도체층은 P형의 도펀트를 포함한 P형 반도체층인, 발광 소자.
  7. 표시 영역에 배치된 화소를 포함하며, 상기 화소는,
    서로 이격되는 제1 전극 및 제2 전극;
    상기 제1 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함하며, 상기 제2 단부로부터 상기 제1 단부의 방향으로 순차적으로 배치된 제1 반도체층, 활성층, 제2 반도체층 및 전극층을 포함한 발광 적층체를 포함하는 발광 소자;
    상기 제1 및 제2 단부들을 노출하도록 상기 발광 소자의 일 영역 상에 배치된 절연 패턴; 및
    상기 제1 및 제2 단부들을 각각 상기 제1 전극 및 상기 제2 전극에 연결하는 제1 컨택 전극 및 제2 컨택 전극을 포함하고,
    상기 발광 소자는, 상기 발광 적층체의 외주면을 둘러싸되 상기 제1 및 제2 단부들에서 각각 상기 전극층 및 상기 제1 반도체층의 일면을 노출하는 절연 피막을 더 포함하며,
    상기 절연 피막은, 상기 절연 패턴과 접하는 상부면과, 상기 상부면에 대향되는 하부면이 서로 다른 길이 또는 폭을 가지는 비대칭 구조를 가짐을 특징으로 하는, 표시 장치.
  8. 제7항에 있어서,
    상기 제1 단부에서, 상기 절연 피막의 하부면은 상기 전극층의 외측으로 돌출된, 표시 장치.
  9. 제8항에 있어서,
    상기 제1 단부에서, 상기 절연 피막의 하부면은 상기 전극층보다 상기 절연 피막의 두께 이하에 해당하는 길이만큼 상기 전극층의 외측으로 돌출된, 표시 장치.
  10. 제7항에 있어서,
    상기 절연 피막의 하부면은, 상기 제1 단부에서 상기 제2 단부로 이어지는 상기 발광 적층체의 길이 방향 상에서, 상기 절연 피막의 상부면보다 긴 길이 또는 큰 폭을 가지는, 표시 장치.
  11. 제7항에 있어서,
    상기 제1 컨택 전극은, 상기 제1 단부에서 상기 전극층의 일면에 직접적으로 접촉되고,
    상기 제2 컨택 전극은, 상기 제2 단부에서 상기 제1 반도체층의 일면에 직접적으로 접촉되는, 표시 장치.
  12. 제1 단부 및 제2 단부를 포함하며, 상기 제2 단부에서 상기 제1 단부의 방향으로 순차적으로 배치된 제1 반도체층, 활성층, 제2 반도체층, 전극층 및 보호층과, 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층 및 상기 전극층의 외주면을 감싸며 상기 제1 반도체층 및 상기 보호층의 일면을 노출하는 절연 피막을 포함한 발광 소자를 준비하는 단계;
    베이스 층의 일면 상에 제1 전극 및 제2 전극을 형성하는 단계;
    상기 베이스 층의 일면 상에 상기 발광 소자를 공급하고, 상기 발광 소자를 상기 제1 및 제2 전극들의 사이에 정렬하는 단계;
    상기 베이스 층의 일면 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여, 상기 발광 소자의 일 영역 상에 상기 발광 소자의 제1 및 제2 단부들을 노출하는 절연 패턴을 형성하는 단계; 및
    상기 발광 소자의 제1 및 제2 단부들을 각각 상기 제1 전극 및 상기 제2 전극에 연결하는 단계를 포함하며,
    상기 절연 패턴을 형성하는 단계에서, 상기 발광 소자의 제1 단부에 상기 전극층이 노출되도록 상기 보호층을 제거함을 특징으로 하는, 표시 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 발광 소자를 준비하는 단계는,
    기판 상에, 제1 반도체층, 활성층, 제2 반도체층 및 전극층을 순차적으로 형성하여 발광 적층체를 형성하는 단계;
    상기 발광 적층체를 수직 방향으로 식각하여 로드형 발광 적층체를 형성하는 단계;
    상기 로드형 발광 적층체 상에 보호층을 형성하는 단계;
    상기 로드형 발광 적층체 및 상기 보호층의 표면에 절연 피막을 형성하는 단계;
    상기 보호층이 노출되도록 상기 절연 피막을 식각하는 단계; 및
    상기 로드형 발광 적층체, 상기 보호층 및 상기 절연 피막을 포함한 상기 발광 소자를 상기 기판으로부터 분리하는 단계를 포함하는, 표시 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 절연 피막을 식각하는 단계에서, 상기 보호층이 상기 절연 피막의 두께 이하의 두께를 가지도록 상기 보호층을 일부 두께만큼 식각하는, 표시 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 절연 피막을 구성하는 절연 물질과 비교하여 식각비가 동일하거나 더 좋은 절연 물질을 이용하여 상기 보호층을 형성하는, 표시 장치의 제조 방법.
  16. 제13항에 있어서,
    원자층 증착 공정을 통해 상기 절연 피막을 형성하며,
    상기 원자층 증착 공정 온도에서 변형되지 않는 재료를 이용하여 상기 보호층을 형성하는, 표시 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 보호층을 형성하는 단계는,
    상기 로드형 발광 적층체가 형성된 상기 기판의 일면 상에 유기 포토 레지스트 물질을 도포하는 단계; 및
    마스크를 이용한 포토 공정을 통해 상기 유기 포토 레지스트 물질을 패터닝하여 상기 보호층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  18. 제12항에 있어서,
    상기 발광 소자의 제1 및 제2 단부들을 각각 상기 제1 전극 및 상기 제2 전극에 연결하는 단계는, 상기 발광 소자의 제1 단부 및 상기 제1 전극 상에 제1 컨택 전극을 형성하고, 상기 발광 소자의 제2 단부 및 상기 제2 전극 상에 제2 컨택 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.

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