KR20220080814A - 화소 및 이를 포함한 표시 장치 - Google Patents

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elt2
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조은아
강종혁
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 화소는, 중앙부 및 외곽부를 포함한 발광 영역; 상기 발광 영역을 둘러싸는 비발광 영역; 상기 발광 영역에 서로 이격되어 배치된 제1 전극 및 제2 전극; 및 상기 제1 전극과 상기 제2 전극의 사이에 정렬된 제1 발광 소자를 포함한다. 상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 제1 간격을 두고 서로 이격되고, 상기 외곽부에서 상기 제1 간격보다 큰 간격을 두고 서로 이격되며 상기 중앙부로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격된다.

Description

화소 및 이를 포함한 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 화소 및 이를 포함한 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 발광 소자를 포함한 화소 및 이를 포함한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 화소는, 중앙부 및 외곽부를 포함한 발광 영역; 상기 발광 영역을 둘러싸는 비발광 영역; 상기 발광 영역에 서로 이격되어 배치된 제1 전극 및 제2 전극; 및 상기 제1 전극과 상기 제2 전극의 사이에 정렬된 제1 발광 소자를 포함한다. 상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 제1 간격을 두고 서로 이격되고, 상기 외곽부에서 상기 제1 간격보다 큰 간격을 두고 서로 이격되며 상기 중앙부로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격된다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 선형적으로 증가하는 간격을 두고 서로 이격될 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 비선형적으로 증가하는 간격을 두고 서로 이격될 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 불연속적으로 변화하는 간격을 두고 서로 이격될 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 발광 소자를 사이에 두고 서로 대칭인 형상을 가질 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극 각각은, 상기 중앙부를 중심으로 대칭인 형상을 가질 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 발광 소자를 사이에 두고 서로 좌우 대칭인 형상을 가지며, 각각이 상기 중앙부를 중심으로 상하 대칭인 형상을 가질 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 서로 마주하는 각각의 일면에서 사선 형상, 곡선 형상 또는 계단 형상을 가질 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 발광 영역에서 제1 방향을 따라 서로 이격되며, 각각이 제2 방향을 따라 연장될 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 상기 제1 방향을 따라 상기 제1 간격만큼 서로 이격되고, 상기 외곽부에서 상기 제1 방향을 따라 상기 제1 간격보다 큰 간격만큼 서로 이격되며 상기 중앙부로부터 멀어질수록 상기 제1 방향 상에서의 거리가 점진적으로 증가할 수 있다.
일 실시예에서, 상기 중앙부는, 상기 제2 방향 상에서 상기 발광 영역의 중앙 지점에 해당하는 영역을 포함하며, 상기 중앙 지점으로부터 상기 외곽부를 향해 양방향으로 연장되는 소정 범위의 영역을 포함할 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 상기 제1 간격을 두고 균일한 거리만큼 서로 이격될 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서도 상기 중앙 지점으로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격될 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 서로 마주하는 각각의 일면에서 상기 중앙 지점을 중심으로 일정한 기울기 또는 곡률을 가지며, 연속적으로 증가하는 간격을 두고 서로 이격될 수 있다.
일 실시예에서, 상기 발광 영역은, 상기 외곽부와 상기 비발광 영역의 사이에 위치한 비정렬 영역을 더 포함할 수 있다. 상기 제1 전극 및 상기 제2 전극은, 상기 비정렬 영역에서 상기 중앙부 및 상기 외곽부에 비해 큰 간격을 두고 서로 이격되며 각각이 축소된 폭을 가질 수 있다.
일 실시예에서, 상기 제1 발광 소자는, 상기 제1 전극과 상기 제2 전극의 사이에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 화소는, 상기 발광 영역에 서로 이격되어 배치되며, 상기 제1 전극 및 상기 제2 전극으로부터 분리된 제3 전극 및 제4 전극; 및 상기 제3 전극과 상기 제4 전극의 사이에 정렬된 제2 발광 소자를 더 포함할 수 있다.
일 실시예에서, 상기 제3 전극 및 상기 제4 전극은, 상기 중앙부에서 제2 간격을 두고 서로 이격되고, 상기 외곽부에서 상기 제2 간격보다 큰 간격을 두고 서로 이격되며 상기 중앙부로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격될 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 전극 및 상기 제1 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극; 상기 제2 전극, 상기 제1 발광 소자의 제2 단부, 상기 제3 전극 및 상기 제2 발광 소자의 제1 단부를 전기적으로 연결하는 제2 컨택 전극; 및 상기 제4 전극 및 상기 제2 발광 소자의 제2 단부를 전기적으로 연결하는 제3 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역에 배치된 화소를 포함한다. 상기 화소는, 중앙부 및 외곽부를 포함한 발광 영역; 상기 발광 영역을 둘러싸는 비발광 영역; 상기 발광 영역에 서로 이격되어 배치된 제1 전극 및 제2 전극; 및 상기 제1 전극과 상기 제2 전극의 사이에 정렬된 제1 발광 소자를 포함한다. 상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 제1 간격을 두고 서로 이격되고, 상기 외곽부에서 상기 제1 간격보다 큰 간격을 두고 서로 이격되며 상기 중앙부로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 화소 및 이를 포함한 표시 장치에 의하면, 발광 소자들이 발광 영역의 외곽부에 몰리는 현상을 방지하고, 제1 전극과 제2 전극의 사이에 발광 소자들을 안정적으로 정렬할 수 있다. 이에 따라, 발광 소자들의 활용률을 높이고, 화소의 발광 특성을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도들이다.
도 6a 내지 도 6c는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도들이다.
도 7a 및 도 7b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도들이다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도들이다.
도 9 내지 도 15는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이고, 도 2는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도이다. 예를 들어, 도 1은 본 발명의 일 실시예에 의한 화소의 광원으로서 이용될 수 있는 발광 소자(LD)의 일 예를 나타내고, 도 2는 도 1의 Ⅰ~Ⅰ'선에 따른 발광 소자(LD)의 단면에 대한 일 예를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 일 방향을 따라 순차적으로 배치된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)과, 상기 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)의 외주면(일 예로, 옆면)을 감싸는 절연 피막(INF)을 포함한다. 또한, 발광 소자(LD)는, 제2 반도체층(SCL2) 상에 배치된 전극층(ETL)을 선택적으로 더 포함할 수 있다. 이 경우, 절연 피막(INF)은 전극층(ETL)의 외주면을 적어도 부분적으로 감싸거나 감싸지 않을 수 있다. 또한, 실시예에 따라서는 발광 소자(LD)가 제1 반도체층(SCL1)의 일면(일 예로, 하부면) 상에 배치된 다른 전극층을 더 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 일 방향을 따라 연장된 막대(또는, 로드) 형상으로 제공되며, 길이(L) 방향(또는, 두께 방향)의 양단에서 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 제1 단부(EP1)는 발광 소자(LD)의 제1 밑면(또는 상부면)일 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 제2 밑면(또는 하부면)일 수 있다.
본 발명의 실시예를 설명함에 있어서, 막대 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape) 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 배치될 수 있다. 즉, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치되고, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL)이 배치될 수 있다. 다른 실시예에서는, 발광 소자(LD)의 제2 단부(EP2)에 적어도 하나의 다른 전극층이 배치될 수도 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도펀트가 도핑된 N형 반도체층일 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 선택적으로 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(ACT)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 제2 도전형의 반도체층일 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 도펀트가 도핑된 P형 반도체층일 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SCL2)을 구성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
전극층(ETL)은 제2 반도체층(SCL2) 상에 배치될 수 있다. 전극층(ETL)은 제2 반도체층(SCL2)을 보호하며, 상기 제2 반도체층(SCL2)을 소정의 전극 또는 배선 등에 원활히 연결하기 위한 컨택 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
본 발명의 실시예들을 설명함에 있어, "연결(또는 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
전극층(ETL)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층(ETL)을 투과하지 않고 발광 소자(LD)의 외부로 방출되는 경우 전극층(ETL)은 불투명하게 형성될 수도 있다.
일 실시예에서, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 각각 전극층(ETL) 및 제1 반도체층(SCL1)을 노출할 수 있다.
발광 소자(LD)의 표면, 특히 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면을 커버하도록 절연 피막(INF)이 제공되면, 발광 소자(LD)를 통한 쇼트 결함을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연 피막(INF) 자체를 소수성막으로 형성하거나, 절연 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 활성층(ACT)에서 생성되는 빛이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 알루미늄 산화물(AlxOy), 및 TiO2 또는 이로 확정되지 않은 타이타늄 산화물(TixOy) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
절연 피막(INF)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 절연 피막(INF)은 이중막으로 이루어질 수 있다.
일 실시예에서, 절연 피막(INF)은 적어도 일 영역, 일 예로 상부 영역 및 하부 영역 중 적어도 하나의 영역에서 일부 식각될 수 있다. 이 경우, 절연 피막(INF)은 상기 적어도 하나의 영역에서 라운드진 형태를 가질 수 있으나, 절연 피막(INF)의 형상이 이에 한정되지는 않는다. 예를 들어, 절연 피막(INF)의 상부 영역 및 하부 영역 중 적어도 하나의 영역에서, 상기 절연 피막(INF)이 부분적으로 또는 전체적으로 제거될 수 있다. 이에 따라, 제1 반도체층(SCL1), 제2 반도체층(SCL2), 전극층(ETL) 또는 이외의 다른 전극층(일 예로, 발광 소자(LD)의 제2 단부(EP2)에 배치된 다른 전극층)이 일부 노출될 수 있다.
일 실시예에서, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 횡단면의 폭) 및/또는 길이(L)를 가질 수 있다. 일 예로, 발광 소자(LD)는 수백 나노미터 범위의 직경(D) 및 수 마이크로미터 범위의 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 광원으로 이용하는 각종 발광 장치의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
또한, 발광 소자(LD)의 구조, 형상 및/또는 종류는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 소자(LD)는 전극층(ETL)을 포함하지 않을 수 있다. 또한, 발광 소자(LD)는 제1 반도체층(SCL1)의 일 단부에 배치된 다른 전극층을 더 포함할 수도 있다. 또한, 발광 소자(LD)는 코어-쉘 구조로 형성될 수도 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배열하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다. 일 예로, 도 3에서는 도 1 및 도 2의 실시예에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서 표시 장치(DD)를 개시하며, 특히 표시 패널(DP)을 중심으로 표시 장치(DD)의 구조를 개시하기로 한다. 예를 들어, 표시 패널(DP)의 각 화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
도 3에서는 표시 영역(DA)을 중심으로 표시 패널(DP)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부, 배선들 및/또는 패드들이 표시 패널(DP)에 더 제공될 수 있다.
도 3을 참조하면, 표시 패널(DP)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 제공된 화소들(PXL)을 포함할 수 있다.
표시 패널(DP) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
표시 패널(DP)은 다양한 형상으로 제공될 수 있다. 일 예로, 표시 패널(DP)은 직사각형의 판상으로 제공될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 패널(DP)은 원형 또는 타원형 등의 형상을 가질 수도 있다. 또한, 표시 패널(DP)은 각진 모서리 및/또는 곡선형의 모서리를 포함할 수 있다.
편의상 도 3에서는 표시 패널(DP)이 한 쌍의 단변과 한 쌍의 장변을 포함한 직사각형의 판 형상을 가지는 것으로 도시하기로 하며, 단변의 연장 방향을 제1 방향(DR1)으로, 장변의 연장 방향을 제2 방향(DR2)으로, 단변과 장변의 연장 방향에 수직한 방향(일 예로, 표시 패널(DP)의 두께 또는 높이 방향)을 제3 방향(DR3)으로 표시하기로 한다. 다만, 이는 표시 패널(DP)의 형상에 따라 변경될 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 일 예로, 표시 영역(DA)은 직사각형, 원형 또는 타원형 등을 비롯하여 다양한 형상을 가질 수 있다. 일 실시예에서, 표시 영역(DA)은 표시 패널(DP)의 형상에 부합되는 형상을 가질 수 있으나, 이에 한정되지는 않는다.
베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 배치되는 복수의 화소 영역들을 포함할 수 있다.
표시 영역(DA)의 주변에는 비표시 영역(NA)이 배치될 수 있다. 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 적어도 두 종류의 화소들(PXL)이 배치될 수 있다. 그리고, 서로 인접하게 배치된 서로 다른 색의 화소들(PXL)이, 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 소정 색의 화소(또는, 서브 화소)로 설정되고, 상기 소정 색의 빛을 생성하는 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 적어도 일부의 화소들(PXL)은 제1 색의 빛을 생성하는 발광 소자(LD)를 포함하고, 상기 화소(PXL)의 상부에 제1 색의 빛을 제2 색의 빛으로 변환하는 광 변환층이 배치될 수 있다. 이에 따라, 상기 적어도 일부의 화소들(PXL)을 이용하여 제2 색의 빛을 생성할 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 1 및 도 2의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 막대형 발광 소자(LD)를 포함할 수 있다. 이외에도, 다양한 종류의 발광 소자가 화소(PXL)의 광원으로 이용될 수 있다. 예를 들어, 다른 실시예에서는 코어-쉘 구조의 발광 소자를 이용하여 각 화소(PXL)의 광원을 구성할 수도 있다.
또한, 화소(PXL)는 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
화소(PXL)는 능동형 화소일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 수동형 화소일 수도 있다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 4 및 도 5는 서로 다른 구조의 발광 유닛(EMU)을 포함한 화소들(PXL)을 나타낸다.
실시예에 따라, 도 4 및 도 5에 도시된 각각의 화소(PXL)는 도 3의 표시 영역(DA)에 배치된 화소들(PXL) 중 어느 하나일 수 있다. 또한, 표시 영역(DA)에 배치된 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4 및 도 5를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광 유닛(EMU)을 포함한다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광 유닛(EMU)의 사이에 연결될 수 있다. 또한, 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 연결되어, 상기 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광 유닛(EMU)의 동작을 제어할 수 있다. 또한, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 발광 유닛(EMU)의 제1 전극(ELT1) 사이에 연결된다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결된다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(EMU)으로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("하부 전극", "백 게이트 전극" 또는 "하부 차광층"이라고도 함)을 선택적으로 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 금속층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 전극(또는, 드레인 전극)에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 화소(PXL)의 구동 시에 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 일 예로, 하부 금속층(BML)을 제1 트랜지스터(M1)의 소스 전극에 연결하여 소스-싱크 기술을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 하부 금속층(BML)이 차광 패턴의 역할을 하면서 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다. 다만, 하부 금속층(BML)의 기능 및/또는 활용 방식이 이에 한정되지는 않는다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결된다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결된다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결한다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 연결된다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 제1 트랜지스터(M1)의 제2 전극(및/또는 발광 유닛(EMU)의 제1 전극(ELT1))과 센싱선(SENL)의 사이에 연결된다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 연결된다. 제3 트랜지스터(M3)는 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 제1 트랜지스터(M1)의 제2 전극에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(일 예로, 제1 트랜지스터(M1)의 문턱 전압)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 4 및 도 5에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
또한, 화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 4 및 도 5에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 발광 유닛(EMU)의 제1 전극(ELT1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광 유닛(EMU)으로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
또 다른 실시예에서, 화소(PXL)가 수동형 발광 표시 장치의 화소일 경우, 화소 회로(PXC)는 생략될 수 있다. 이 경우, 발광 유닛(EMU)은 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 및/또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
발광 유닛(EMU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다. 제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다.
일 실시예에서, 발광 유닛(EMU)은, 도 4에 도시된 바와 같이 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
도 4를 참조하면, 발광 유닛(EMU)은, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 제1 전극(ELT1)은 화소 회로(PXC) 및/또는 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되고, 제2 전극(ELT2)은 제2 전원선(PL2)을 경유하여 제2 전원(VSS)에 연결될 수 있다. 각각의 발광 소자(LD)는, 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다.
다른 실시예에서, 발광 유닛(EMU)은, 직렬 또는 직/병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다. 일 예로, 발광 유닛(EMU)은, 도 5에 도시된 바와 같이 두 개의 직렬 단들에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
도 5를 참조하면, 발광 유닛(EMU)은, 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 및 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단을 포함할 수 있다.
제1 직렬 단은, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 예를 들어, 제1 직렬 단은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 병렬로 연결된 제1 발광 소자들(LD1)을 포함할 수 있다.
제1 전극(ELT1)은 화소 회로(PXC) 및/또는 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되고, 제2 전극(ELT2)은 제2 직렬 단 및/또는 제2 전원선(PL2)을 경유하여 제2 전원(VSS)에 연결될 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(ELT1)에 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 전극(ELT2)에 연결될 수 있다.
제2 직렬 단은, 제3 전극(ELT3) 및 제4 전극(ELT4)과, 제3 및 제4 전극들(ELT3, ELT4)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 예를 들어, 제2 직렬 단은 제3 및 제4 전극들(ELT3, ELT4)의 사이에 서로 병렬로 연결된 제2 발광 소자들(LD2)을 포함할 수 있다.
제3 전극(ELT3)은 제2 전극(ELT2)에 일체 또는 비일체로 연결되며, 제2 및 제3 전극들(ELT2, ELT3)은 제1 직렬 단과 제2 직렬 단을 연결하는 하나의 중간 전극(IET)을 구성할 수 있다. 제4 전극(ELT4)은 제2 전원선(PL2)을 경유하여 제2 전원(VSS)에 연결될 수 있다. 각각의 제2 발광 소자(LD2)는 제3 및 제4 전극들(ELT3, ELT4)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 전극(ELT3)에 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제4 전극(ELT4)에 연결될 수 있다.
한편, 각각의 발광 유닛(EMU)을 구성하는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광 유닛(EMU)은 세 개 이상의 직렬 단들에 나뉘어 연결된 발광 소자들(LD)을 포함할 수도 있다.
즉, 본 발명의 실시예들에서, 발광 유닛(EMU)은 적어도 하나의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 전극들과, 상기 한 쌍의 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광 유닛(EMU)을 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있다.
발광 유닛(EMU)의 첫 번째 전극, 일 예로 제1 전극(ELT1)은 상기 발광 유닛(EMU)의 애노드 전극일 수 있다. 발광 유닛(EMU)의 마지막 전극, 일 예로 제2 전극(ELT2) 또는 제4 전극(ELT4)은 상기 발광 유닛(EMU)의 캐소드 전극일 수 있다.
도 4의 실시예에서와 같이 발광 소자들(LD)을 병렬로만 연결할 경우, 화소(PXL)의 구조를 단순화할 수 있다. 도 5의 실시예에서와 같이 발광 소자들(LD)을 직/병렬(또는, 직렬)로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 연결하는 실시예(일 예로, 도 4의 실시예)에 비해 전력 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 결함 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
한편, 도 4 및 도 5에서는 발광 소자들(LD)을 병렬 또는 직/병렬로 연결한 실시예들을 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 발광 소자들(LD)을 직렬로만 연결하여 발광 유닛(EMU)을 구성할 수도 있다.
제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)(또는, 광원부)을 구성할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 한 쌍의 전극들의 사이에 순방향의 구동 전압이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
도 6a 내지 도 6c는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 6a 내지 도 6c는 제1 및 제2 전극들(ELT1, ELT2)과 제1 및 제2 컨택 전극들(CNE1, CNE2) 사이의 연결 구조와 관련하여 서로 다른 실시예들을 나타낸다.
도 6a 내지 도 6c에서는 화소(PXL)의 발광 유닛(EMU)을 중심으로 상기 화소(PXL)의 구조를 도시하기로 한다. 일 예로, 도 6a 내지 도 6c에서는 도 4의 실시예에서와 같이 제1 전극(ELT1) 및 제2 전극(ELT2)과 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 발광 소자들(LD)을 포함한 발광 유닛(EMU)의 실시예적 구조를 도시하기로 한다.
또한, 도 6a 내지 도 6c에서는 각각의 발광 유닛(EMU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2)), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(SL) 및/또는 데이터선(DL))에 연결되는 실시예를 도시하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
도 6a 내지 도 6c를 참조하면, 화소(PXL)는 각각의 화소 영역(PXA)에 제공된다. 화소 영역(PXA)은 해당 화소(PXL)를 구성하기 위한 회로 소자들이 배치되는 화소 회로 영역과 상기 화소(PXL)의 발광 유닛(EMU)이 배치되는 발광 영역(EA)을 포괄적으로 의미할 수 있다.
또한, 화소 영역(PXA)은, 발광 영역(EA)과 상기 발광 영역(EA)을 둘러싸는 비발광 영역(NEA)을 포함하며, 비발광 영역(NEA)을 사이에 개재하고 발광 영역(EA)으로부터 이격된 분리 영역(SPA)을 더 포함할 수 있다. 비발광 영역(NEA)에는 뱅크(BNK)가 제공되며, 발광 영역(EA) 및/또는 분리 영역(SPA)에는 뱅크(BNK)가 제공되지 않을 수 있다.
발광 영역(EA)은 각 화소(PXL)의 발광 유닛(EMU)을 구성하는 적어도 하나의 발광 소자(LD)가 공급 및 정렬되는 영역일 수 있다. 이하에서는 각각의 발광 영역(EA)에 복수의 발광 소자들(LD)이 제공되는 것으로 가정하여 각 실시예의 구성을 설명하기로 한다.
또한, 발광 영역(EA)에는, 발광 소자들(LD)에 연결되는 소정의 전극들(일 예로, 제1 및 제2 전극들(ELT1, ELT2), 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2)) 또는 상기 전극들의 일 영역이 배치될 수 있다. 일 실시예에서, 발광 영역(EA)은 뱅크(BNK)에 의해 둘러싸일 수 있다.
화소(PXL)는, 발광 영역(EA)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치 및/또는 정렬된 발광 소자들(LD)을 포함할 수 있다. 여기서, 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치 및/또는 정렬된다고 함은, 평면 상에서 보았을 때, 발광 소자들(LD) 각각의 적어도 일 영역이 제1 및 제2 전극들(ELT1, ELT2) 사이의 영역에 위치함을 의미할 수 있다.
또한, 화소(PXL)는, 발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2)에 연결되는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 더 포함할 수 있다. 이외에도, 화소(PXL)는 적어도 하나의 다른 전극, 도전 패턴 및/또는 절연 패턴 등을 더 포함할 수 있다. 일 예로, 화소(PXL)는 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역과 중첩되도록 제1 및 제2 전극들(ELT1, ELT2)의 하부에 배치되는 적어도 하나의 패턴(일 예로, 도 7a 내지 도 8b의 제1 및 제2 패턴들(BNP1, BNP2)) 등을 더 포함할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은, 각각의 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격되며, 각각이 제2 방향(DR2)을 따라 연장될 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)은 서로 교차하는(일 예로, 직교하는) 방향들일 수 있다. 일 실시예에서, 제1 방향(DR1)은 표시 영역(DA)의 가로 방향(또는, 행 방향)일 수 있고, 제2 방향(DR2)은 표시 영역(DA)의 세로 방향(또는, 열 방향)일 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 전극들(ELT1, ELT2)은 다양한 형상 및/또는 크기를 가질 수 있다. 한편, 도 6a 내지 도 6c에서는 각각의 발광 영역(EA)에 하나의 제1 전극(ELT1) 및 하나의 제2 전극(ELT2)이 배치되는 실시예를 개시하였지만, 각각의 화소(PXL)에 배치되는 제1 및 제2 전극들(ELT1, ELT2)의 개수는 변경될 수 있다.
하나의 화소(PXL) 내에 복수의 제1 전극들(ELT1)이 배치될 경우, 상기 제1 전극들(ELT1)은 서로 일체 또는 비일체로 연결될 수 있다. 유사하게, 하나의 화소(PXL) 내에 복수의 제2 전극들(ELT2)이 배치될 경우, 상기 제2 전극들(ELT2)은 서로 일체 또는 비일체로 연결될 수 있다.
일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)은 발광 소자들(LD)(또는, 상기 발광 소자들(LD)이 정렬되는 발광 소자 정렬 영역)을 사이에 두고 서로 대칭인 형상을 가질 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 적어도 발광 영역(EA)에서 발광 소자들(LD)을 사이에 두고 서로 좌우 대칭(또는, 가로 대칭)인 형상을 가질 수 있다.
또한, 일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 각각은 발광 영역(EA)의 중앙부(CEA)를 중심으로 대칭인 형상을 가질 수 있다. 예를 들어, 발광 영역(EA)은 제2 방향(DR2) 상에서 중앙부(CEA)와 외곽부(OEA)를 포함하며, 제1 및 제2 전극들(ELT1, ELT2) 각각은 중앙부(CEA)를 중심으로 상하 대칭(또는, 세로 대칭)인 형상을 가질 수 있다. 외곽부(OEA)는 제2 방향(DR2) 상에서 중앙부(CEA)의 양측에 위치하는 제1 및 제2 외곽부들(OEA1, OEA2)을 포함할 수 있다. 예를 들어, 외곽부(OEA)는, 중앙부(CEA)의 상단에 위치한 제1 외곽부(OEA1)와, 중앙부(CEA)의 하단에 위치한 제2 외곽부(OEA2)를 포함할 수 있다.
제1 전극(ELT1) 및/또는 제2 전극(ELT2)은 화소(PXL)별로 분리된 패턴을 가지거나, 복수의 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은, 해당 발광 영역(EA)의 외곽에 위치한 분리 영역(SPA)에서 끊어질 수 있다. 다른 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나의 전극은 발광 영역(EA)의 내부에서 끊어진 독립된 패턴을 가질 수 있다. 일 예로, 제1 전극(ELT1)이 발광 영역(EA)의 내부에서 끊어지거나, 제1 및 제2 전극들(ELT1, ELT2) 모두가 발광 영역(EA)의 내부에서 끊어질 수 있다. 또는, 제1 전극(ELT1)이 분리 영역(SPA)에서 끊어지거나, 제1 및 제2 전극들(ELT1, ELT2) 모두가 분리 영역(SPA)에서 끊어질 수 있다. 또 다른 실시예에서, 제1 전극(ELT1)은 분리 영역(SPA) 또는 발광 영역(EA)의 내부에서 끊어진 독립된 패턴을 가지고, 제2 전극(ELT2)은 일 단부가 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장되어 상기 제1 방향(DR1) 또는 제2 방향(DR2) 상에서 이웃한 다른 화소(PXL)의 제2 전극(ELT2)에 일체로 연결될 수 있다. 즉, 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나의 전극은, 화소(PXL)별로 분리된 패턴을 가질 수 있다.
한편, 화소(PXL)를 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 표시 영역(DA)에 배치된 화소들(PXL)의 제1 전극들(ELT1)이 서로 연결되고, 상기 화소들(PXL)의 제2 전극들(ELT2)이 서로 연결되어 있을 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료되기 이전에, 화소들(PXL)의 제1 전극들(ELT1)은 서로 일체 또는 비일체로 연결되어 제1 정렬 배선을 구성하고, 화소들(PXL)의 제2 전극들(ELT2)은 서로 일체 또는 비일체로 연결되어 제2 정렬 배선을 구성할 수 있다.
제1 정렬 배선 및 제2 정렬 배선은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 일 예로, 제1 및 제2 정렬 배선들 중 어느 하나는 교류 형태의 정렬 신호를 공급받고, 다른 하나는 일정한 전압 레벨을 가지는 정렬 전압(일 예로, 접지 전압)을 공급받을 수 있다.
발광 소자들(LD)의 정렬 단계에서 제1 및 제2 정렬 배선들은 서로 다른 정렬 신호들을 공급받을 수 있다. 이에 따라, 제1 및 제2 정렬 배선들의 사이에 전계가 형성되어 각각의 발광 영역(EA)에 공급된 발광 소자들(LD)이 제1 및 제2 정렬 배선들의 사이에 정렬할 수 있게 된다. 발광 소자들(LD)의 정렬이 완료된 이후에는, 적어도 제1 정렬 배선을 분리 영역(SPA) 등에서 끊어서 각각의 제1 전극들(ELT1)로 분리함으로써, 화소들(PXL)을 개별 구동이 가능한 형태로 형성할 수 있다.
제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극(ELT1)은 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
일 실시예에서, 제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 상기 제1 배선은 제1 전원(VDD)을 공급하기 위한 제1 전원선(PL1)일 수 있으나, 이에 한정되지는 않는다.
제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 전극(ELT2)은 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
일 실시예에서, 제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 제2 배선에 전기적으로 연결될 수 있다. 상기 제2 배선은 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)일 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 컨택홀들(CH1, CH2) 각각은, 뱅크(BNK)와 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 도 6a 내지 도 6c에 도시된 바와 같이 제1 및 제2 컨택홀들(CH1, CH2)은 발광 영역(EA)과 분리 영역(SPA)의 사이의 비발광 영역(NEA)에 배치되며, 뱅크(BNK)와 중첩될 수 있다. 다른 실시예에서, 제1 및 제2 컨택홀들(CH1, CH2) 중 적어도 하나는 발광 영역(EA) 또는 분리 영역(SPA) 내에 배치될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 전극(ELT1)은 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다. 유사하게, 제2 전극(ELT2)은 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다. 상기 반사성 도전 물질은 가시광선 파장 대역에서의 반사율이 큰 금속, 일 예로 알루미늄(Al), 금(Au) 및 은(Ag)을 비롯한 다양한 금속 물질 중 적어도 하나일 수 있으나, 이에 한정되지는 않는다.
발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 배치및/또는 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 병렬로 배열될 수 있다. 일 예로, 각각의 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 제1 방향(DR1)으로 정렬되어, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다.
한편, 도 6a 내지 도 6c에서는 발광 소자들(LD)이 모두 제1 방향(DR1)으로 균일하게 정렬된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에서 제1 및 제2 방향들(DR1, DR2)에 대하여 기울어진 사선 방향 등으로 배열될 수도 있다.
실시예에 따라, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있으나, 이에 한정되지는 않는다. 또한, 각각의 발광 소자(LD)는 도 1 및 도 2에 도시된 바와 같은, 로드형의 발광 소자일 수 있으나, 이에 한정되지는 않는다.
각각의 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)에 인접하도록 배치되고, 제2 단부(EP2)는 제2 전극(ELT2)이 인접하도록 배치될 수 있다. 예를 들어, 제1 단부(EP1)를 향해 배치되고, 제2 단부(EP2)는 제2 전극(ELT2)을 향해 배치될 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나 중첩되지 않을 수 있다. 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나 중첩되지 않을 수 있다.
각각의 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 연결되고, 상기 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 연결될 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은 도 6a에 도시된 바와 같이 발광 소자들(LD)이 배열된 영역의 주변 영역(일 예로, 발광 소자들(LD)의 제1 단부들(EP1)에 인접한 AR1 영역) 등에서 제1 전극(ELT1)에 접촉되어 연결될 수 있다. 또는, 제1 컨택 전극(CNE1)은 도 6b 및 도 6c에 도시된 바와 같이 발광 영역(EA) 및/또는 분리 영역(SPA) 등에 위치한 적어도 하나의 제3 컨택홀(CH3)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 도 6c에 도시된 바와 같이 제3 컨택홀(CH3)이 분리 영역(SPA)에 위치할 경우, 제1 컨택 전극(CNE1)은 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은 도 6a에 도시된 바와 같이 발광 소자들(LD)이 배열된 영역의 주변 영역(일 예로, 발광 소자들(LD)의 제2 단부들(EP2)에 인접한 AR2 영역) 등에서 제2 전극(ELT2)에 접촉되어 연결될 수 있다. 또는, 제2 컨택 전극(CNE2)은 도 6b 및 도 6c에 도시된 바와 같이 발광 영역(EA) 및/또는 분리 영역(SPA) 등에 위치한 적어도 하나의 제4 컨택홀(CH4)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 도 6c에 도시된 바와 같이 제4 컨택홀(CH4)이 분리 영역(SPA)에 위치할 경우, 제2 컨택 전극(CNE2)은 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장될 수 있다.
다른 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적으로 연결되고, 상기 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적으로 연결될 수도 있다. 또 다른 실시예에서는 발광 소자들(LD)의 제1 및/또는 제2 단부들(EP1, EP2)이, 제1 및/또는 제2 컨택 전극들(CNE1, CNE2)에만 연결되고, 제1 및/또는 제2 전극들(ELT1, ELT2)에는 연결되지 않을 수 있다. 이 경우, 제1 및/또는 제2 컨택 전극들(CNE1, CNE2)이 제1 및/또는 제2 전극들(ELT1, ELT2)을 대신하여 각각의 화소 전극을 구성할 수 있다.
발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 비롯한 다양한 방식을 통해 각 화소(PXL)의 발광 영역(EA)에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EA)에 공급될 수 있다. 이때, 화소들(PXL)의 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 정렬 배선들)에 소정의 정렬 신호들을 인가하여 전기장을 형성하게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 진행하여 용매를 제거할 수 있다.
일 실시예에서, 발광 소자들(LD)이 보다 특정 방향으로 정렬될 수 있도록 발광 소자들(LD)을 편향 정렬할 수 있다. 예를 들어, 발광 소자들(LD)의 정렬 단계에서 각각의 발광 영역(EA)에 공급된 발광 소자들(LD) 중 보다 많은 개수 및/또는 비율의 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결될 수 있도록 정렬 신호들을 조정하거나 자기장을 형성함으로써 발광 소자들(LD)의 정렬 방향을 제어할 수 있다. 일 예로, 발광 소자들(LD)의 제1 단부들(EP1)이 보다 제1 전극(ELT1)(또는, 제1 전극(ELT1)으로 분리되기 이전의 제1 정렬 배선)을 향하고, 발광 소자들(LD)의 제2 단부들(EP2)이 보다 제2 전극(ELT2)(또는, 제2 전극(ELT2)으로 분리되기 이전의 제2 정렬 배선)을 향하도록 발광 소자들(LD)을 편향 정렬할 수 있다. 이후, 발광 소자들(LD)이 정렬된 상태에서 용매를 제거하기 위한 건조 공정 등을 진행할 수 있다. 이와 같이 원하는 방향에 맞춰 발광 소자들(LD)을 정렬할 경우, 각각의 발광 영역(EA)에 공급된 발광 소자들(LD)의 활용률을 높일 수 있다. 이에 따라, 화소(PXL)의 제조 비용을 절감하고, 휘도를 개선할 수 있다.
한편, 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 정렬 배선들)에 교류(AC: alternating current) 신호를 포함한 정렬 신호들을 인가하여 발광 소자들(LD)을 정렬할 경우, ACEO(AC electro-osmosis) 효과에 따른 용매 유동에 의해 발광 소자들(LD)이 발광 영역(EA)의 외곽부(OEA)로 몰리거나 정렬된 위치에서 이탈할 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 특성 및 활용도가 저하되고, 화소(PXL)의 발광 특성 및 광 효율이 저하될 수 있다.
이에, 본 발명의 실시예에서는, 발광 영역(EA)의 외곽부(OEA)에서, 중앙부(CEA)에 비해 제1 및 제2 전극들(ELT1, ELT2) 사이의 간격을 넓힘으로써, 발광 소자들(LD)의 정렬 단계에서 외곽부(OEA)에 형성되는 전기장의 세기를 중앙부(CEA)에 비해 약화시킬 수 있다. 이에 따라, ACEO 효과에 의한 용매의 유동을 저감 또는 최소화하며, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지 또는 최소화할 수 있다. 이러한 본 발명의 실시예에 의하면, 발광 영역(EA)의 중앙부(CEA)에 정렬되는 발광 소자들(LD)의 비율이 높아져 발광 소자들(LD)의 정렬 특성 및 활용도가 향상되고, 화소(PXL)의 발광 특성 및 광 효율이 개선될 수 있다.
구체적으로, 본 발명의 실시예에 의한 화소(PXL)에 있어서, 발광 영역(EA)은, 제2 방향(DR2)을 기준으로, 중앙부(CEA)와 상기 중앙부(CEA)의 양측에 위치한 제1 및 제2 외곽부들(OEA1, OEA2)을 포함할 수 있다. 실시예에 따라, 중앙부(CEA)는 제2 방향(DR2) 상에서 발광 영역(EA)의 중앙 지점(CP)에 해당하는 영역을 포함하며, 상기 중앙 지점(CP)으로부터 양측으로 소정 범위의 길이(또는, 거리)에 해당하는 구간의 영역을 포함할 수 있다. 일 예로, 중앙부(CEA)는 제2 방향(DR2) 상에서의 중앙 지점(CP)을 중심으로, 제1 및 제2 외곽부들(OEA1, OEA2)을 향해 양방향으로 연장되는 소정 범위의 영역을 포함할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 중앙부(CEA)와 외곽부(OEA)에서 상이한 간격(또는, 거리)만큼 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 중앙부(CEA)에서 제1 간격(d1)을 두고 서로 이격되고, 발광 영역(EA)의 외곽부(OEA)에서 제1 간격(d1)보다 큰 간격을 두고 서로 이격될 수 있다. 또한, 발광 영역(EA)의 외곽부(OEA)에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 중앙부(CEA)로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격될 수 있다. 이때, 발광 영역(EA)의 외곽부(OEA)에서, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이의 간격은 연속적 또는 불연속적으로 변화할 수 있다.
일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 중앙부(CEA)에서 제1 방향(DR1)을 따라 제1 간격(d1)만큼 서로 이격될 수 있다. 또한, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 외곽부(OEA)에서 제1 방향(DR1)을 따라 제1 간격(d1)보다 큰 간격만큼 서로 이격될 수 있다.
일 실시예에서, 제1 간격(d1)은 일정한 값으로 유지될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 중앙부(CEA)에서 제1 간격(d1)을 두고 균일한 거리만큼 서로 이격될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은, 발광 영역(EA)의 외곽부(OEA)에서는 중앙부(CEA)로부터 멀어질수록 제1 방향(DR1) 상에서의 거리가 점진적으로 증가하도록 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 외곽부(OEA)에서 선형적 및/또는 연속적으로 증가하는 간격을 두고 서로 이격될 수 있다. 일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 발광 영역(EA)의 외곽부(OEA)에서 서로 마주하는 각각의 일면이 사선 형상을 가지며, 중앙부(CEA)에서 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격될 수 있다.
발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 제공될 수 있다. 이에 따라, 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부들(EP1) 및 제1 전극(ELT1) 상에 배치되며, 발광 소자들(LD)의 제1 단부들(EP1)과 제1 전극(ELT1)을 전기적으로 연결할 수 있다. 또한, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)을 안정적으로 고정할 수 있다.
제2 컨택 전극(CNE2)은, 발광 소자들(LD)의 제2 단부들(EP2) 및 제2 전극(ELT2) 상에 배치되며, 발광 소자들(LD)의 제2 단부들(EP2)과 제2 전극(ELT2)을 전기적으로 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)을 안정적으로 고정할 수 있다.
다른 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 적어도 하나가 제공되지 않을 수도 있다. 이 경우, 발광 소자들(LD)은 제1 및/또는 제2 전극들(ELT1, ELT2)에 직접적으로 연결될 수도 있다.
뱅크(BNK)는 각 화소(PXL)의 발광 영역(EA)을 둘러싸도록 상기 발광 영역(EA)의 주변에 배치될 수 있다. 예를 들어, 뱅크(BNK)는 각각의 발광 영역(EA)을 둘러싸도록, 각 화소 영역(PXA)의 외곽 영역 및/또는 인접한 화소 영역들(PXA) 사이의 영역에 배치될 수 있다. 예를 들어, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EA)에 대응하는 제1 개구부(OPA1)를 포함하며, 표시 영역(DA)의 전반에서 메쉬 형상을 가질 수 있다.
일 실시예에서, 뱅크(BNK)는 제1 방향(DR1) 및/또는 제2 방향(DR2) 상에서 이웃한 화소들(PXL) 사이의 분리 영역(SPA)에 대응하는 제2 개구부(OPA2)를 더 포함할 수 있다. 이에 따라, 분리 영역(SPA)에서 정렬 배선들을 용이하게 단선시켜 상기 정렬 배선들을 각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2)로 분리할 수 있다.
뱅크(BNK)는 제1 및/또는 제2 전극들(ELT1, ELT2)과 부분적으로 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제1 및/또는 제2 전극들(ELT1, ELT2)은 뱅크(BNK)와 중첩되도록 비발광 영역(NEA)으로 연장되거나, 뱅크(BNK)와 중첩되지 않도록 발광 영역(EA) 내에서 끊길 수 있다.
또한, 뱅크(BNK)는 제1 및/또는 제2 컨택홀들(CH1, CH2)과 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제1 및/또는 제2 컨택홀들(CH1, CH2)은 뱅크(BNK)와 중첩되도록 비발광 영역(NEA)에 형성되거나, 뱅크(BNK)와 중첩되지 않도록 발광 영역(EA) 또는 분리 영역(SPA)에 형성될 수 있다.
뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는, 적어도 하나의 블랙 매트릭스 물질, 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 흑색의 불투명 패턴으로 형성되어 광의 투과를 차단할 수 있다.
또한, 뱅크(BNK)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정하는 댐 구조물로도 기능할 수 있다. 예를 들어, 뱅크(BNK)에 의해 각각의 발광 영역(EA)이 구획됨으로써, 각각의 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 잉크(일 예로, 적어도 한 종류의 발광 소자들(LD)을 포함한 용액)를 공급할 수 있다.
상술한 실시예에 의하면, 발광 영역(EA)의 외곽부(OEA)에서 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 간격을 넓힘으로써, ACEO 효과에 의해 발광 소자들(LD)이 발광 영역(EA)의 외곽부(OEA)에 몰리는 현상을 방지하고, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 발광 소자들(LD)을 보다 안정적으로 정렬할 수 있다. 예를 들어, 발광 영역(EA)에서 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 간격을 차등적으로 조정함으로써, 발광 소자들(LD)의 정렬 단계에서 발광 영역(EA)의 중앙부(CEA)에 비해 외곽부(OEA)에서 약한 전기장이 형성되도록 할 수 있다. 이에 따라, ACEO(AC electro-osmosis) 효과에 의한 발광 소자들(LD)의 유동 및 뭉침을 방지하고, 발광 소자들(LD)의 활용률 및 정렬 특성을 향상시킬 수 있다.
한편, 도 6a 내지 도 6c에서는, 제2 방향(DR2)을 기준으로, 중앙부(CEA) 및 외곽부(OEA)를 포함한 발광 영역(EA) 전체에서 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 발광 소자들(LD)을 배열하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 발광 영역(EA)의 일부 영역 및/또는 구간만을 발광 소자 배열 영역으로 규정하고, 상기 발광 소자 배열 영역에서만 제1 전극(ELT1)과 제2 전극(ELT2)을 발광 소자들(LD)이 정렬될 수 있을 정도의 간격으로 형성할 수도 있다. 이 경우, 상기 발광 소자 배열 영역을 소정의 중앙부와 외곽부로 구분하여 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 간격을 조정함으로써, 상기 발광 소자 배열 영역 내에서 발광 소자들(LD)의 정렬 및/또는 분포 특성을 제어할 수 있다.
도 7a 및 도 7b, 및 도 8a 및 도 8b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도들이다. 예를 들어, 도 7a 및 도 7b는 도 6a의 Ⅱ~Ⅱ'선에 따른 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타낸다. 도 7a의 실시예와 비교하여, 도 7b의 실시예는 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 사이에 개재된 제3 절연층(INS3)을 더 포함한다. 한편, 도 8a는 도 6b의 Ⅲ~Ⅲ'선에 따른 화소(PXL)의 단면에 대한 일 실시예를 나타내고, 도 8b는 도 6c의 Ⅳ~Ⅳ'선에 따른 화소(PXL)의 단면에 대한 일 실시예를 나타낸다. 예를 들어, 도 8a 및 도 8b는 제1 및 제2 전극들(ELT1, ELT2)과 제1 및 제2 컨택 전극들(CNE1, CNE2) 사이의 연결 구조와 관련하여, 도 7a의 실시예에 대한 서로 다른 변경 실시예들을 나타낸다.
도 7a 내지 도 8b에서는, 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 임의의 트랜지스터(M)(일 예로, 제1 컨택홀(CH1) 및 브릿지 패턴(BRP)을 통해 제1 전극(ELT1)에 연결되며, 하부 금속층(BML)을 포함하는 제1 트랜지스터(M1))를 도시하기로 한다. 또한, 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 연결되는 제2 전원선(PL2)을 도시하기로 한다.
도 3 내지 도 8b를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 포함한 표시 장치(DD)는, 베이스 층(BSL)의 일면 상에 서로 중첩되도록 배치된 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 회로층(PCL)과, 상기 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다. 다만, 베이스 층(BSL) 상에서의 회로층(PCL)과 표시층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다.
회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(M) 및 스토리지 커패시터(Cst)) 및 이에 연결되는 각종 배선들이 배치될 수 있다. 그리고, 표시층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광 유닛(EMU)을 구성하는 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2)이 배치될 수 있다.
회로층(PCL)은 회로 소자들 및 배선들 외에도 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및/또는 패시베이션층(PSV)을 포함할 수 있다.
또한, 회로층(PCL)은 적어도 일부의 트랜지스터(M)의 하부에 배치되는 적어도 하나의 차광층(일 예로, 하부 금속층(BML)) 등을 포함한 제1 도전층을 선택적으로 더 포함할 수 있다.
일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치되며, 적어도 하나의 트랜지스터(M)의 게이트 전극(GE) 및/또는 반도체 패턴(SCP)과 중첩되는 하부 금속층(BML)을 포함할 수 있다.
일 실시예에서, 하부 금속층(BML)은 해당 트랜지스터(M)의 일 전극에 연결될 수 있다. 일 예로, 도 4 및 도 5의 실시예들에서와 같이 제1 트랜지스터(M1)가 하부 금속층(BML)을 포함할 때, 상기 하부 금속층(BML)은 제1 트랜지스터(M1)의 소스 전극(또는, 드레인 전극)에 연결될 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 영역 및 드레인 영역)을 포함할 수 있다.
반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 반도체 패턴(SCP)의 제1 및 제2 도전 영역들에는 각각 소정의 불순물이 도핑될 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(M)의 반도체 패턴들(SCP)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 트랜지스터들(M)의 반도체 패턴(SCP)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다.
다른 실시예에서, 상기 트랜지스터들(M) 중 일부와 나머지 일부는, 서로 다른 물질로 이루어진 반도체 패턴들(SCP)을 포함할 수도 있다. 예를 들어, 상기 트랜지스터들(M) 중 일부 트랜지스터의 반도체 패턴(SCP)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 상기 트랜지스터들(M) 중 나머지 트랜지스터의 반도체 패턴(SCP)은 산화물 반도체로 이루어질 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 또한, 제2 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선(일 예로, 주사선(SL))을 더 포함할 수 있다.
제2 도전층 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 그리고, 제1 층간 절연층(ILD1) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들일 수 있다. 또한, 제3 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선(일 예로, 데이터선(DL))을 더 포함할 수 있다.
제3 도전층 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다. 그리고, 제2 층간 절연층(ILD2) 상에는 제4 도전층이 배치될 수 있다.
버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제4 도전층은 회로층(PCL)과 표시층(DPL)을 연결하는 브릿지 패턴(BRP) 및/또는 소정의 배선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2))을 포함할 수 있다. 브릿지 패턴(BRP)은, 제1 컨택홀(CH1) 등을 통해 발광 유닛(EMU)의 제1 전극(ELT1)에 연결될 수 있다. 제2 전원선(PL2)은, 제2 컨택홀(CH2) 등을 통해 발광 유닛(EMU)의 제2 전극(ELT2)에 연결될 수 있다.
제1 내지 제4 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제4 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으나, 이에 한정되지는 않는다.
다른 실시예에서, 제4 도전층은 생략될 수도 있다. 이 경우, 브릿지 패턴(BRP)은 제공되지 않을 수 있고, 제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 소정의 회로 소자에 직접 연결될 수 있다. 일 예로, 제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TE1)(또는, 제2 트랜지스터 전극(TE2))에 직접 연결될 수 있다.
제4 도전층이 생략될 경우, 제2 층간 절연층(ILD2)은 선택적으로 제공될 수 있다. 예를 들어, 제4 도전층이 생략될 경우, 제2 층간 절연층(ILD2)도 생략되어 제3 도전층 상에 바로 패시베이션층(PSV)이 형성되거나, 제4 도전층이 생략되더라도 제3 도전층 상에 제2 층간 절연층(ILD2) 및 패시베이션층(PSV)이 순차적으로 형성될 수 있다.
또한, 제1 및/또는 제2 전원선들(PL1, PL2)의 위치는 실시예에 따라 다양하게 변경될 수 있다. 일 예로, 제2 층간 절연층(ILD2) 및/또는 제4 도전층이 생략될 경우, 제1 및 제2 전원선들(PL1, PL2) 각각은 제1 도전층, 제2 도전층 또는 제3 도전층에 제공될 수 있다. 또한, 제1 및/또는 제2 전원선들(PL1, PL2)이 다중 층으로 제공될 경우, 상기 제1 및/또는 제2 전원선들(PL1, PL2)은 제1 내지 제3 도전층들(제4 도전층이 제공될 경우에는 제1 내지 제4 도전층들) 중 적어도 두 개의 층에 제공된 다중 층의 배선들을 포함할 수 있다.
제4 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 실시예에 따라, 패시베이션층(PSV)은 적어도 유기 절연층을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 상기 패시베이션층(PSV)의 상부에는 표시층(DPL)이 배치될 수 있다.
패시베이션층(PSV)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션층(PSV)은 적어도 한 층의 유기 절연막을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 일 실시예에서, 상기 유기 절연막은, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
표시층(DPL)은, 각 화소(PXL)의 발광 유닛(EMU)을 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 발광 영역(EA)에 배치된 제1 및 제2 전극들(ELT1, ELT2), 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배열된 복수의 발광 소자들(LD), 및 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)을 연결하는 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
또한, 표시층(DPL)은, 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역을 상부 방향으로 돌출시키기 위한 적어도 하나의 패턴(BNP), 및/또는 각각의 발광 영역(EA)을 둘러싸는 뱅크(BNK)를 더 포함할 수 있다. 이외에도, 표시층(DPL)은 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
예를 들어, 표시층(DPL)은, 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된, 제1 및 제2 패턴들(BNP1, BNP2), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 뱅크(BNK), 발광 소자들(LD), 제2 절연층(INS2), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 또한, 표시층(DPL)은 제3 절연층(INS3)을 선택적으로 포함할 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 7a, 도 8a 및 도 8b에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 다른 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 7b에 도시된 바와 같이 서로 다른 층에 분리되어 배치될 수 있다. 이 경우, 표시층(DPL)은 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 개재된 제3 절연층(INS3)을 더 포함할 수 있다. 일 예로, 제3 절연층(INS3)은 제1 컨택 전극(CNE1)을 커버하며, 제3 절연층(INS3)의 일단은 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 사이에 개재될 수 있다.
한편, 뱅크(BNK)의 경우, 단면 상에서의 위치가 실시예에 따라 달라질 수 있다. 일 실시예에서, 뱅크(BNK)는 제1 절연층(INS1) 상에 형성될 수 있다. 다른 실시예에서, 뱅크(BNK)는 제1 및 제2 패턴들(BNP1, BNP2)과 동일한 층에 배치될 수 있다. 또한, 뱅크(BNK)는, 제1 및/또는 제2 패턴들(BNP1, BNP2) 과 일체 또는 비일체로 형성될 수 있고, 제1 및/또는 제2 패턴들(BNP1, BNP2)과 중첩되거나 중첩되지 않을 수 있다.
제1 및 제2 패턴들(BNP1, BNP2)("월(wall) 패턴들" 또는 "돌출 패턴들"이라고도 함)은 회로층(PCL) 등이 형성된 베이스 층(BSL)의 일면 상에 선택적으로 형성될 수 있다. 제1 및 제2 패턴들(BNP1, BNP2)은 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에서 상기 베이스 층(BSL)의 높이 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 제1 및 제2 패턴들(BNP1, BNP2)은 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역과 중첩되도록 각각 제1 및 제2 전극들(ELT1, ELT2)의 하부에 배치될 수 있다. 이에 따라, 제1 및 제2 전극들(ELT1, ELT2)이 제1 및 제2 패턴들(BNP1, BNP2)과 중첩되는 영역에서 상부로 돌출될 수 있다.
제1 및 제2 패턴들(BNP1, BNP2)은 발광 소자들(LD)의 주변에 반사성의 벽(wall) 구조물을 형성하기 위한 것으로서, 분리형 또는 일체형의 패턴으로 형성될 수 있다. 일 예로, 제1 패턴(BNP1)과 제2 패턴(BNP2)은 서로 분리될 수 있다. 제1 패턴(BNP1)은 제1 전극(ELT1)의 일 영역과 중첩되도록 제1 전극(ELT1)의 하부에 배치되고, 제2 패턴(BNP2)은 제2 전극(ELT2)의 일 영역과 중첩되도록 제2 전극(ELT2)의 하부에 배치될 수 있다. 다른 실시예에서, 제1 및 제2 패턴들(BNP1, BNP2)은 발광 소자들(LD)이 배치되는 영역에 대응하는 개구부 또는 홈을 가지면서 서로 연결되며, 상기 발광 소자들(LD)이 배치된 영역을 둘러싸는 형태의 일체형의 패턴으로 형성될 수도 있다. 이 경우, 제1 및 제2 패턴들(BNP1, BNP2)은 상기 일체형의 패턴의 서로 다른 부분들(또는, 영역들)일 수 있다.
제1 및 제2 패턴들(BNP1, BNP2)이 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역 하부에 배치될 경우, 제1 및 제2 패턴들(BNP1, BNP2)이 형성된 영역에서 제1 및 제2 전극들(ELT1, ELT2)이 상부 방향으로 돌출될 수 있다. 이에 따라, 제1 및 제2 패턴들(BNP1, BNP2)은 제1 및 제2 전극들(ELT1, ELT2)과 함께 반사성의 벽 구조물을 구성할 수 있다.
예를 들어, 제1 및 제2 전극들(ELT1, ELT2) 및/또는 제1 및 제2 패턴들(BNP1, BNP2)을 반사성을 가지는 물질로 형성하거나, 제1 및 제2 전극들(ELT1, ELT2) 및/또는 제1 및 제2 패턴들(BNP1, BNP2)의 돌출된 측벽 상에 반사막을 형성할 수 있다. 이에 따라, 제1 및 제2 전극들(ELT1, ELT2)과 마주하는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 빛이 보다 표시 패널(DP)의 정면 방향을 향하도록 유도할 수 있다. 여기서, 표시 패널(DP)의 정면 방향이라 함은, 표시 패널(DP)에 대해 수직인 방향(일 예로, 제3 방향(DR3))을 포함할 수 있으며, 이외에도 소정의 시야각 범위에 속하는 방향을 포괄적으로 의미할 수 있다. 이와 같이, 제1 및 제2 패턴들(BNP1, BNP2)을 이용하여 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 상부 방향으로 돌출시킬 경우, 화소(PXL)의 광 효율을 향상시킬 수 있다.
한편, 다른 실시예에서는 화소(PXL)가 제1 및/또는 제2 패턴들(BNP1, BNP2)을 포함하지 않을 수도 있다. 이 경우, 제1 및/또는 제2 전극들(ELT1, ELT2)은, 실질적으로 평탄한 표면을 가지거나, 영역별로 상이한 두께로 형성됨으로써 요철 표면을 가질 수 있다.
제1 및 제2 패턴들(BNP1, BNP2)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 패턴들(BNP1, BNP2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 패턴들(BNP1, BNP2)은 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다.
제1 및 제2 패턴들(BNP1, BNP2) 및 그 상부에 배치되는 제1 및 제2 전극들(ELT1, ELT2)에 의해, 발광 소자들(LD)의 주변에 반사성의 벽이 형성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)이 반사 전극층을 포함할 경우, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 빛이 상기 반사 전극층에서 반사되어, 각 화소(PXL)의 상부 방향으로 출광될 수 있다.
제1 및 제2 패턴들(BNP1, BNP2)은 다양한 형상을 가질 수 있다. 일 실시예에서, 제1 및 제2 패턴들(BNP1, BNP2)은 도 7a 내지 도 8b에 도시된 바와 같이 베이스 층(BSL)에 대하여 소정 범위의 각도로 기울어진 측벽을 가지도록 형성될 수 있다. 다른 실시예에서, 제1 및 제2 패턴들(BNP1, BNP2)의 측벽은 곡면 또는 계단 형상 등을 가질 수도 있다. 일 예로, 제1 및 제2 패턴들(BNP1, BNP2) 각각은 반원 또는 반타원 형상 등의 단면을 가질 수도 있다.
제1 및 제2 패턴들(BNP1, BNP2)의 상부에는 제1 및 제2 전극들(ELT1, ELT2)이 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 제1 및 제2 패턴들(BNP1, BNP2)에 대응하는 표면 프로파일을 가지며, 제1 및 제2 패턴들(BNP1, BNP2)과 중첩되는 영역에서 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 및 제2 전극들(ELT1, ELT2)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 제1 및 제2 전극들(ELT1, ELT2)의 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은, 반사 전극층의 상부 및/또는 하부에 배치되는 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역을 커버하도록 형성되며, 상기 제1 및 제2 전극들(ELT1, ELT2) 각각의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 일 예로, 제1 절연층(INS1)은, 도 7a 및 도 7b에 도시된 바와 같이 제1 및 제2 패턴들(BNP1, BNP2)의 상부면 상에 형성된 복수의 개구부들을 포함할 수 있다. 상기 개구부들을 통해 제1 및 제2 컨택 전극들(CNE1, CNE2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 접촉되어 연결될 수 있다. 다른 실시예에서, 제1 절연층(INS1)은, 도 8a 및 도 8b에 도시된 바와 같이 제1 및 제2 전극들(ELT1, ELT2)을 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 연결하기 위한 제3 및 제4 컨택홀들(CH3, CH4)을 포함할 수도 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함하는 적어도 한 층의 무기 절연막을 포함할 수 있다.
제1 절연층(INS1)이 개구된 영역(또는, 제1 절연층(INS1)에 제3 및 제4 컨택홀들(CH3, CH4)이 형성된 영역)에서 제1 및 제2 전극들(ELT1, ELT2)이 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되는 것을 방지할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
제1 절연층(INS1) 등이 형성된 발광 영역(EA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 각각의 발광 소자(LD)는 제1 전극(ELT1) 및/또는 제2 전극(ELT2)과 중첩되거나 중첩되지 않도록, 제1 전극(ELT1) 및 제2 전극(ELT2)의 사이에 정렬될 수 있다.
한편, 발광 소자들(LD)의 공급에 앞서, 발광 영역(EA)의 주변에는 뱅크(BNK)가 형성될 수 있다. 예를 들어, 각각의 발광 영역(EA)을 둘러싸도록 표시 영역(DA)에 뱅크(BNK)가 형성될 수 있다. 이에 따라, 발광 소자들(LD)이 공급될 각각의 발광 영역(EA)이 규정될 수 있다.
발광 소자들(LD)의 일 영역 상에는, 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 일 영역 상에 국부적으로 배치될 수 있다. 제2 절연층(INS2)은 각 화소(PXL)의 발광 영역(EA)에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다.
제2 절연층(INS2)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlXOY), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하게 되면, 발광 소자들(LD)을 안정적으로 고정할 수 있다.
일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)에 의해 형성되는 단차에 의해 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간의 적어도 일부는 제2 절연층(INS2)을 형성하는 과정에서 유입된 절연 물질로 채워질 수 있다. 다만, 실시예에 따라서는 상기 이격 공간이 완전히 채워지지는 않을 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은, 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 의해 커버될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 분리되어 형성될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제2 절연층(INS2)을 사이에 개재하고, 적어도 하나의 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 서로 이격되어 배치될 수 있다.
또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 및 제2 전극들(ELT1, ELT2) 각각의 노출 영역(또는, 제3 및 제4 컨택홀들(CH3, CH4))을 커버하도록 상기 제1 및 제2 전극들(ELT1, ELT2)의 상부에 배치될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 7a 및 도 7b에 도시된 바와 같이 제1 및 제2 패턴들(BNP1, BNP2)의 상부 또는 그 주변에서 각각 제1 및 제2 전극들(ELT1, ELT2)과 접촉되도록 제1 및 제2 전극들(ELT1, ELT2) 상에 배치될 수 있다.
또는, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 8a 및 도 8b에 도시된 바와 같이 각각 제3 및 제4 컨택홀들(CH3, CH4)과 중첩되도록 제1 및 제2 전극들(ELT1, ELT2) 상에 배치되어, 상기 제3 및 제4 컨택홀들(CH3, CH4)에 의해 각각 제1 및 제2 전극들(ELT1, ELT2)에 연결될 수 있다. 일 실시예에서, 화소(PXL)의 광 효율 등을 고려하여 제3 및 제4 컨택홀들(CH3, CH4)의 형성 위치를 선정하고, 상기 제3 및 제4 컨택홀들(CH3, CH4)에 의해 제1 및 제2 컨택 전극들(CNE1, CNE2)을 각각 제1 및 제2 전극들(ELT1, ELT2)에 연결할 수 있다.
이에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 연결될 수 있다. 그리고, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 통해, 제1 및 제2 전극들(ELT1, ELT2) 각각이 인접한 적어도 하나의 발광 소자(LD)의 제1 또는 제2 단부(EP1, EP2)에 연결될 수 있다.
도 7a의 실시예 등에서와 같이 제1 및 제2 컨택 전극들(CNE1, CNE2)이 동일한 층에 형성될 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서 동시에 형성되거나, 순차적으로 형성될 수 있고, 제3 절연층(INS3)은 생략될 수 있다. 이 경우, 화소들(PXL)의 제조 공정을 간소화할 수 있다.
한편, 도 7b의 실시예에서와 같이, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 제3 절연층(INS3)을 사이에 개재하고 서로 다른 층에 형성될 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 보다 안정적으로 분리할 수 있다.
또 다른 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 적어도 하나는 생략될 수 있다. 이 경우, 발광 소자들(LD)의 제1 및/또는 제2 단부들(EP1, EP2)은 제1 및/또는 제2 전극들(ELT1, ELT2)에 직접적으로 접촉 및/또는 연결될 수 있다.
제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제3 절연층(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함하는 적어도 한 층의 무기 절연막을 포함할 수 있다.
발광 소자들(LD)의 상부에 제2 절연층(INS2) 및/또는 제3 절연층(INS3)을 형성하게 되면, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 다양한 투명 도전 물질로 구성될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide)를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 빛이, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 투과하여 표시 패널(DP)의 외부로 방출될 수 있게 된다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 및/또는 제3 절연층(INS3) 상에는, 도시되지 않은 적어도 하나의 절연층 및/또는 광 변환층이 제공될 수 있다. 예를 들어, 제3 절연층(INS3)은, 제1 및 제2 패턴들(BNP1, BNP2), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 뱅크(BNK), 발광 소자들(LD), 제2 절연층(INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2) 및/또는 제3 절연층(INS3)을 커버하도록, 표시 영역(DA) 상에 절연층이 전면적으로 형성될 수 있다.
상기 절연층은 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 상기 절연층은, 단일층 또는 다중층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 상기 절연층은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 산화 알루미늄(AlXOy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
일 실시예에서, 상기 절연층은 단일 층(또는, 다중 층)의 봉지층을 포함할 수 있다. 또한, 실시예에 따라서는, 상기 절연층의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
또한, 각 화소(PXL)의 발광 유닛(EMU) 상에는 광 변환층이 선택적으로 제공될 수 있다. 상기 광 변환층은 소정 색에 대응하는 컬러 변환층(또는, 파장 변환층) 및/또는 컬러 필터층을 포함할 수 있다. 상기 광 변환층은 각 화소(PXL)의 제1 및 제2 컨택 전극들(CNE1, CNE2) 및/또는 제3 절연층(INS3) 상에 바로 형성되거나, 상기 제1 및 제2 컨택 전극들(CNE1, CNE2) 및/또는 제3 절연층(INS3)을 덮는 절연층 상에 형성될 수 있으며, 광 변환층의 종류, 구조, 위치 및 형성 방법 등이 특별히 한정되지는 않는다.
예를 들어, 각각의 화소 영역(PXA)에서, 표시층(DPL)의 상부에는, 발광 소자들(LD)로부터 방출되는 빛의 색(또는, 파장)을 변환하기 위한 광 변환 입자들(일 예로, 소정 색의 퀀텀 닷), 상기 발광 소자들(LD)로부터 방출되는 빛의 활용률을 높이기 위한 광 산란 입자들, 및/또는 소정 색의 컬러 필터 물질 등을 포함한 광 변환층이 선택적으로 더 제공될 수 있다.
도 9 내지 도 15는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 9 내지 도 14는 제1 및 제2 전극들(ELT1, ELT2)의 형상 및/또는 크기 등과 관련하여 도 6a의 실시예에 대한 서로 다른 변경 실시예들을 나타낸다. 도 15는 발광 유닛(EMU)의 구성과 관련하여 도 6a의 실시예에 대한 변경 실시예를 나타내는 것으로서, 일 예로 도 5의 실시예에서와 같이 직/병렬 구조의 발광 유닛(EMU)을 포함한 화소(PXL)의 일 예를 나타낸다. 도 9 내지 도 15의 실시예들을 설명함에 있어서, 앞서 설명한 적어도 하나의 실시예(일 예로, 도 6a의 실시예)와 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 9 및 도 10을 참조하면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 외곽부(OEA)에서 비선형적 및/또는 연속적으로 증가하는 간격을 두고 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 발광 영역(EA)의 외곽부(OEA)에서 서로 마주하는 각각의 일면이 도 9에서와 같이 오목한 곡선 형상을 가지거나 도 10에서와 같이 볼록한 곡선 형상을 가지도록 형성될 수 있다. 또한, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 중앙부(CEA)에서 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격될 수 있다.
도 11 및 도 12를 참조하면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 중앙부(CEA)에서도 중앙 지점(CP)으로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 중앙 지점(CP)에서 최소 간격만큼 서로 이격되고, 중앙 지점(CP)으로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격될 수 있다. 일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 발광 영역(EA)에서 서로 마주하는 각각의 일면이 도 11에서와 같이 중앙 지점(CP)을 중심으로 일정한 기울기를 가지는 사선 형상을 가지거나 도 12에서와 같이 중앙 지점(CP)을 중심으로 일정한 곡률을 가지는 곡선 형상을 가지도록 형성될 수 있다. 또한, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 중앙 지점(CP)에서 멀어질수록 연속적으로 증가하는 간격을 두고 서로 이격될 수 있다.
또 다른 실시예에서, 제1 전극(ELT1) 및/또는 제2 전극(ELT2)은, 발광 영역(EA)에서 서로 마주하는 각각의 일면이 적어도 하나의 변곡점을 가지도록 형성될 수도 있다.
도 13을 참조하면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 외곽부(OEA)에서 불연속적으로 변화하는 간격을 두고 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 발광 영역(EA)의 외곽부(OEA)에서 서로 마주하는 각각의 일면이 계단 형상을 가지며, 중앙부(CEA)에서 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격될 수 있다.
도 14를 참조하면, 발광 영역(EA)은, 외곽부(OEA)와 비발광 영역(NEA)의 사이에 위치한 비정렬 영역(NALA)을 더 포함할 수 있다. 예를 들어, 발광 영역(EA)은, 제1 외곽부(OEA1)와 비발광 영역(NEA)의 사이에 위치한 제1 비정렬 영역(NALA1)과, 제2 외곽부(OEA2)와 비발광 영역(NEA)의 사이에 위치한 제2 비정렬 영역(NALA2)을 포함할 수 있다. 비정렬 영역(NALA)은 제2 방향(DR2) 상에서 발광 영역(EA)의 최외곽 영역일 수 있다. 일 예로, 비정렬 영역(NALA)은 발광 영역(EA)의 상단 영역 및 하단 영역일 수 있으며, 비발광 영역(NEA)과 접할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은, 비정렬 영역(NALA)에서 그 사이에 발광 소자들(LD)이 정렬 및/또는 연결되지 않도록 형성될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 비정렬 영역(NALA)에서 중앙부(CEA) 및 외곽부(OEA)에 비해 상대적으로 큰 간격을 두고 서로 이격되며, 그 사이에 발광 소자들(LD)이 정렬 및/또는 연결되기 어려울 정도로 큰 간격을 두고 서로 이격될 수 있다. 일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 비정렬 영역(NALA)에서 각각이 축소된 폭을 가지거나 및/또는 굴곡된 구조를 가짐으로써, 그 사이에 발광 소자들(LD)이 적절히 정렬 및/또는 연결되기 어려울 정도의 간격을 두고 서로 이격될 수 있다.
도 15를 참조하면, 화소(PXL)는, 발광 영역(EA)에 서로 이격되어 배치된 제1 내지 제4 전극들(ELT1~ELT4)을 포함할 수 있다. 일 예로, 제1 내지 제4 전극들(ELT1~ELT4)은 발광 영역(EA)에서 제1 방향(DR1)을 따라 소정 간격 이상으로 서로 이격되어 배치될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 쌍을 이뤄 인접하도록 배치되며, 발광 소자들(LD)의 정렬 단계에서 서로 다른 정렬 신호들을 공급받을 수 있다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에는 적어도 하나의 제1 발광 소자(LD1)(일 예로, 복수의 제1 발광 소자들(LD1))가 배치 및/또는 정렬될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은, 발광 영역(EA)의 중앙부(CEA)에서 제1 간격(d1)을 두고 서로 이격되며, 발광 영역(EA)의 외곽부(OEA)에서는 제1 간격(d1)보다 큰 간격을 두고 서로 이격되되 중앙부(CEA)로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격될 수 있다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에서 제1 발광 소자들(LD1)이 발광 영역(EA)의 외곽부(OEA)에 몰리는 것을 방지하고, 제1 발광 소자들(LD1)의 활용률 및 정렬 특성을 개선할 수 있다.
제3 전극(ELT3) 및 제4 전극(ELT4)은 서로 쌍을 이뤄 인접하도록 배치되며, 발광 소자들(LD)의 정렬 단계에서 서로 다른 정렬 신호들을 공급받을 수 있다. 이에 따라, 제3 전극(ELT3)과 제4 전극(ELT4)의 사이에는 적어도 하나의 제2 발광 소자(LD2)(일 예로, 복수의 제2 발광 소자들(LD2))가 배치 및/또는 정렬될 수 있다.
제3 전극(ELT3) 및 제4 전극(ELT4)은, 발광 영역(EA)의 중앙부(CEA)에서 제2 간격(d2)을 두고 서로 이격되며, 발광 영역(EA)의 외곽부(OEA)에서는 제2 간격(d2)보다 큰 간격을 두고 서로 이격되되 중앙부(CEA)로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격될 수 있다. 이에 따라, 제3 전극(ELT3)과 제4 전극(ELT4)의 사이에서 제2 발광 소자들(LD2)이 발광 영역(EA)의 외곽부(OEA)에 몰리는 것을 방지하고, 제2 발광 소자들(LD2)의 활용률 및 정렬 특성을 개선할 수 있다.
일 실시예에서, 제1 간격(d1) 및 제2 간격(d2)은 서로 동일할 수 있다. 이 경우, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이, 및 제3 전극(ELT3)과 제4 전극(ELT4)의 사이에 형성되는 전기장의 세기를 균일화하여, 발광 영역(EA)에 발광 소자들(LD)을 보다 균일하게 정렬할 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 발광 소자들(LD)의 정렬 및 분포 특성을 원하는 형태로 조절하기 위하여, 제1 간격(d1) 및 제2 간격(d2)을 서로 다르게 설정할 수도 있다.
제1 내지 제4 전극들(ELT1~ELT4) 각각은 뱅크(BNK)와 중첩되거나 중첩되지 않을 수 있으며, 제1 내지 제4 전극들(ELT1~ELT4) 각각의 크기, 형상 및/또는 위치는 화소(PXL)의 설계 조건 등에 따라 다양하게 변경될 수 있다. 일 예로, 제1 전극(ELT1)은, 도 6a 내지 도 14에 도시된 바와 같이 제1 방향(DR1) 상에서 뱅크(BNK)와 중첩되지 않거나, 도 15에 도시된 바와 같이 제1 방향(DR1) 상에서 뱅크(BNK)와 중첩될 수 있다.
또한, 화소(PXL)는, 제1 및 제2 발광 소자들(LD1, LD2)을 제1 내지 제4 전극들(ELT1~ELT4)의 사이에 안정적으로 연결하기 위한 제1 내지 제3 컨택 전극들(CNE1~CNE3)을 더 포함할 수 있다.
제1 컨택 전극(CNE1)은, 제1 전극(ELT1) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 배치되며, 제1 전극(ELT1) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은, 제2 전극(ELT2), 제1 발광 소자들(LD1)의 제2 단부들(EP2), 제3 전극(ELT3) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치되며, 제2 전극(ELT2), 제1 발광 소자들(LD1)의 제2 단부들(EP2), 제3 전극(ELT3) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다.
제3 컨택 전극(CNE3)은, 제4 전극(ELT4) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치되며, 제4 전극(ELT4) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 전기적으로 연결할 수 있다.
제1 내지 제3 컨택 전극들(CNE1~CNE3) 각각은 제1 내지 제4 전극들(ELT1~ELT4) 각각과 동일하거나 상이한 폭을 가질 수 있으며, 제1 내지 제3 컨택 전극들(CNE1~CNE3) 각각의 크기, 형상 및/또는 위치는 화소(PXL)의 설계 조건 등에 따라 다양하게 변경될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은, 도 6a 내지 도 14에 도시된 바와 같이 제1 전극(ELT1)의 폭보다 큰 폭을 가지거나, 도 15에 도시된 바와 같이 제1 전극(ELT1)의 폭보다 작은 폭을 가질 수 있다.
전술한 바와 같은 본 발명의 다양한 실시예들에 따른 화소(PXL) 및 이를 포함한 표시 장치(DD)에 의하면, 발광 영역(EA)의 외곽부(OEA)에서 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 간격을 점진적으로 넓힘으로써, ACEO 효과에 의해 발광 소자들(LD)이 발광 영역(EA)의 외곽부(OEA)에 몰리는 현상을 방지하고, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 발광 소자들(LD)을 보다 안정적으로 정렬할 수 있다. 이에 따라, 발광 소자들(LD)의 활용률 및 정렬 특성을 개선하고, 화소(PXL)의 발광 특성 및 휘도를 개선할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
BNK: 뱅크 BNP1: 제1 패턴
BNP2: 제2 패턴 CEA: 발광 영역의 중앙부
CNE1: 제1 컨택 전극 CNE2: 제2 컨택 전극
CNE3: 제3 컨택 전극 DA: 표시 영역
DD: 표시 장치 EA: 발광 영역
ELT1: 제1 전극 ELT2: 제2 전극
ELT3: 제3 전극 ELT4: 제4 전극
EMU: 발광 유닛 EP1: 발광 소자의 제1 단부
EP2: 발광 소자의 제2 단부 LD: 발광 소자
NA: 비표시 영역 NALA: 발광 영역의 비정렬 영역
NEA: 비발광 영역 OEA: 발광 영역의 외곽부
PXA: 화소 영역 PXC: 화소 회로
PXL: 화소

Claims (20)

  1. 중앙부 및 외곽부를 포함한 발광 영역;
    상기 발광 영역을 둘러싸는 비발광 영역;
    상기 발광 영역에 서로 이격되어 배치된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극의 사이에 정렬된 제1 발광 소자를 포함하며,
    상기 제1 전극 및 상기 제2 전극은,
    상기 중앙부에서 제1 간격을 두고 서로 이격되고,
    상기 외곽부에서 상기 제1 간격보다 큰 간격을 두고 서로 이격되며, 상기 중앙부로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격되는, 화소.
  2. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 선형적으로 증가하는 간격을 두고 서로 이격되는, 화소.
  3. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 비선형적으로 증가하는 간격을 두고 서로 이격되는, 화소.
  4. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 불연속적으로 변화하는 간격을 두고 서로 이격되는, 화소.
  5. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 제1 발광 소자를 사이에 두고 서로 대칭인 형상을 가지는, 화소.
  6. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은, 상기 중앙부를 중심으로 대칭인 형상을 가지는, 화소.
  7. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 제1 발광 소자를 사이에 두고 서로 좌우 대칭인 형상을 가지며, 각각이 상기 중앙부를 중심으로 상하 대칭인 형상을 가지는, 화소.
  8. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 서로 마주하는 각각의 일면에서 사선 형상, 곡선 형상 또는 계단 형상을 가지는, 화소.
  9. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 발광 영역에서 제1 방향을 따라 서로 이격되며, 각각이 제2 방향을 따라 연장되는, 화소.
  10. 제9 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은,
    상기 중앙부에서 상기 제1 방향을 따라 상기 제1 간격만큼 서로 이격되고,
    상기 외곽부에서 상기 제1 방향을 따라 상기 제1 간격보다 큰 간격만큼 서로 이격되며, 상기 중앙부로부터 멀어질수록 상기 제1 방향 상에서의 거리가 점진적으로 증가하는, 화소.
  11. 제9 항에 있어서,
    상기 중앙부는, 상기 제2 방향 상에서 상기 발광 영역의 중앙 지점에 해당하는 영역을 포함하며, 상기 중앙 지점으로부터 상기 외곽부를 향해 양방향으로 연장되는 소정 범위의 영역을 포함하는, 화소.
  12. 제11 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 상기 제1 간격을 두고 균일한 거리만큼 서로 이격되는, 화소.
  13. 제11 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서도 상기 중앙 지점으로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격되는, 화소.
  14. 제11 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 서로 마주하는 각각의 일면에서 상기 중앙 지점을 중심으로 일정한 기울기 또는 곡률을 가지며, 연속적으로 증가하는 간격을 두고 서로 이격되는, 화소.
  15. 제1 항에 있어서,
    상기 발광 영역은, 상기 외곽부와 상기 비발광 영역의 사이에 위치한 비정렬 영역을 더 포함하며,
    상기 제1 전극 및 상기 제2 전극은, 상기 비정렬 영역에서 상기 중앙부 및 상기 외곽부에 비해 큰 간격을 두고 서로 이격되며 각각이 축소된 폭을 가지는, 화소.
  16. 제1 항에 있어서,
    상기 제1 발광 소자는, 상기 제1 전극과 상기 제2 전극의 사이에 전기적으로 연결되는, 화소.
  17. 제16 항에 있어서,
    상기 발광 영역에 서로 이격되어 배치되며, 상기 제1 전극 및 상기 제2 전극으로부터 분리된 제3 전극 및 제4 전극; 및
    상기 제3 전극과 상기 제4 전극의 사이에 정렬된 제2 발광 소자를 더 포함하는, 화소.
  18. 제17 항에 있어서,
    상기 제3 전극 및 상기 제4 전극은,
    상기 중앙부에서 제2 간격을 두고 서로 이격되고,
    상기 외곽부에서 상기 제2 간격보다 큰 간격을 두고 서로 이격되며, 상기 중앙부로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격되는, 화소.
  19. 제17 항에 있어서,
    상기 제1 전극 및 상기 제1 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극;
    상기 제2 전극, 상기 제1 발광 소자의 제2 단부, 상기 제3 전극 및 상기 제2 발광 소자의 제1 단부를 전기적으로 연결하는 제2 컨택 전극; 및
    상기 제4 전극 및 상기 제2 발광 소자의 제2 단부를 전기적으로 연결하는 제3 컨택 전극을 더 포함하는, 화소.
  20. 표시 영역에 배치된 화소를 포함하며,
    상기 화소는,
    중앙부 및 외곽부를 포함한 발광 영역;
    상기 발광 영역을 둘러싸는 비발광 영역;
    상기 발광 영역에 서로 이격되어 배치된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극의 사이에 정렬된 제1 발광 소자를 포함하며,
    상기 제1 전극 및 상기 제2 전극은,
    상기 중앙부에서 제1 간격을 두고 서로 이격되고,
    상기 외곽부에서 상기 제1 간격보다 큰 간격을 두고 서로 이격되며, 상기 중앙부로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격되는, 표시 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773761B2 (en) * 2013-07-09 2017-09-26 Psi Co., Ltd Ultra-small LED electrode assembly and method for manufacturing same
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR102593430B1 (ko) * 2018-07-09 2023-10-26 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR20200085977A (ko) * 2019-01-07 2020-07-16 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치

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