KR20200145965A - 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소; 상기 화소에 연결된 제1 배선; 및 상기 제1 배선의 주변에 배치된 제1 제어 배선을 구비한다. 상기 화소는, 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 배치된 제1 중간 전극을 포함한 적어도 하나의 중간 전극; 상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 중간 전극 중 이웃한 한 쌍의 전극들의 사이에 각각 연결된 복수의 발광 소자들; 및 상기 제1 중간 전극과 상기 제1 배선의 사이에 연결되며, 상기 제1 제어 배선으로 인가되는 신호에 의해 제어되는 제1 스위칭 소자를 포함한다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명의 실시예는 표시 장치 및 그의 제조 방법에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 다수의 초소형 발광 소자들을 제조하고, 상기 초소형 발광 소자들을 이용하여 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원을 구성하는 기술이 개발되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 발광 소자들을 포함한 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소; 상기 화소에 연결된 제1 배선; 및 상기 제1 배선의 주변에 배치된 제1 제어 배선을 구비한다. 상기 화소는, 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 배치된 제1 중간 전극을 포함한 적어도 하나의 중간 전극; 상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 중간 전극 중 이웃한 한 쌍의 전극들의 사이에 각각 연결된 복수의 발광 소자들; 및 상기 제1 중간 전극과 상기 제1 배선의 사이에 연결되며, 상기 제1 제어 배선으로 인가되는 신호에 의해 제어되는 제1 스위칭 소자를 포함한다.
일 실시예에서, 상기 제1 스위칭 소자는, 상기 제1 제어 배선과 중첩되며 상기 제1 중간 전극과 상기 제1 배선의 사이에 전기적으로 연결된 제1 활성층을 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 배선으로부터 이격된 제2 배선을 더 포함할 수 있다. 또한, 상기 화소는, 상기 제1 전극과 상기 제1 중간 전극의 사이에 배치된 제2 중간 전극; 및 상기 제2 중간 전극과 상기 제2 배선의 사이에 연결된 제2 스위칭 소자를 더 포함할 수 있다.
일 실시예에서, 상기 제2 배선은 상기 제1 제어 배선의 주변에 배치될 수 있다. 또한, 상기 제2 스위칭 소자는, 상기 제1 제어 배선과 중첩되며 상기 제2 중간 전극과 상기 제2 배선의 사이에 전기적으로 연결된 제2 활성층을 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제2 배선의 주변에 배치된 제2 제어 배선을 더 포함할 수 있다. 또한, 상기 제2 스위칭 소자는, 상기 제2 제어 배선과 부분적으로 중첩되며 상기 제2 중간 전극과 상기 제2 배선의 사이에 전기적으로 연결된 제2 활성층을 포함할 수 있다.
일 실시예에서, 상기 제1 배선 및 상기 제1 제어 배선은, 상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 중간 전극의 일 단부에 인접하도록 배치될 수 있다. 또한, 상기 제2 배선 및 상기 제2 제어 배선은, 상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 중간 전극의 다른 단부에 인접하도록 배치될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 및 제2 배선들로부터 이격된 제3 배선을 더 포함할 수 있다. 또한, 상기 화소는, 상기 제1 전극과 상기 제3 배선의 사이에 연결되며 상기 제1 스위칭 소자와 동시에 턴-온되는 제3 스위칭 소자를 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 배선으로부터 이격된 제2 배선을 더 포함할 수 있다. 또한, 상기 화소는, 상기 제1 전극과 상기 제2 배선의 사이에 연결된 제2 스위칭 소자를 더 포함할 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 전극과 상기 제2 전극의 사이에 연결되며 상기 제1 스위칭 소자와 동시에 턴-온되는 제3 스위칭 소자를 더 포함할 수 있다.
일 실시예에서, 상기 제1 전극, 상기 적어도 하나의 중간 전극 및 상기 제2 전극은, 상기 화소의 발광 영역에서 제1 방향을 따라 순차적으로 배열될 수 있다.
일 실시예에서, 상기 제1 배선 및 상기 제1 제어 배선은, 상기 제1 전극, 상기 적어도 하나의 중간 전극 및 상기 제2 전극의 일단에 인접하도록 배치되며, 각각이 상기 제1 방향을 따라 연장되어 상기 화소가 배치된 수평 라인의 화소들에 공통으로 연결될 수 있다.
일 실시예에서, 상기 표시 영역은, 각각 복수의 화소들을 포함한 복수의 수평 라인들을 포함할 수 있다. 또한, 어느 한 수평 라인의 화소들에 연결된 제1 배선 및 제1 제어 배선은, 상기 어느 한 수평 라인의 화소들 및 다음 수평 라인의 화소들을 사이에 개재하고, 상기 다음 수평 라인의 화소들에 연결된 제1 배선 및 제1 제어 배선과 대향되도록 배치될 수 있다.
일 실시예에서, 상기 어느 한 수평 라인의 화소들에 포함된 제1 스위칭 소자들과, 상기 다음 수평 라인의 화소들에 포함된 제1 스위칭 소자들은 서로 대칭인 형상을 가질 수 있다.
일 실시예에서, 상기 어느 한 수평 라인의 화소들에 포함된 제1 전극들, 제2 전극들 및 중간 전극들과, 상기 다음 수평 라인의 화소들에 포함된 제1 전극들, 제2 전극들 및 중간 전극들은, 서로 대칭인 형상을 가질 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 각각 제1 전원 및 제2 전원에 전기적으로 연결되며, 상기 적어도 하나의 중간 전극은, 상기 발광 소자들을 통해 상기 제1 전극과 상기 제2 전극의 사이에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 전원과 상기 제1 전극의 사이에 연결된 화소 회로를 더 포함할 수 있다. 또한, 상기 표시 영역은, 상기 화소 회로의 회로 소자들이 배치되는 회로층; 및 상기 회로층과 중첩되며, 상기 제1 전극, 상기 제2 전극, 상기 적어도 하나의 중간 전극 및 상기 발광 소자들이 배치되는 표시층을 포함할 수 있다.
일 실시예에서, 상기 회로층은, 상기 제1 전원에 연결되는 제1 전원 배선, 상기 제2 전원에 연결되는 제2 전원 배선, 상기 제1 스위칭 소자의 활성층, 상기 제1 배선 및 상기 제1 제어 배선 중 적어도 하나를 더 포함할 수 있다.
일 실시예에서, 상기 표시층은, 상기 제1 배선 및 상기 제1 제어 배선 중 적어도 하나를 더 포함할 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 중간 전극 각각의 하부에 배치된 복수의 뱅크 패턴들; 및 상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 중간 전극 각각의 상부에 배치된 복수의 컨택 전극들; 중 적어도 하나를 더 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 각 화소의 발광 영역에 배치된 복수의 전극들 및 발광 소자들과, 상기 전극들 중 어느 하나에 연결된 스위칭 소자와, 상기 스위칭 소자에 연결된 정렬 배선을 포함한다. 상기 표시 장치의 제조 방법은, 상기 스위칭 소자, 상기 정렬 배선, 및 상기 복수의 전극들을 형성하는 단계; 상기 발광 영역에 상기 발광 소자들을 공급하는 단계; 상기 스위칭 소자를 구동하고, 상기 전극들로 각각의 정렬 신호를 공급하여 상기 발광 소자들을 상기 전극들의 사이에 정렬하는 단계; 및 상기 발광 소자들을 상기 전극들의 사이에 전기적으로 연결하는 단계를 포함한다.
본 발명의 다양한 실시예들에 의하면, 발광 소자들을 포함한 표시 장치의 제조 공정을 간소화할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 5는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 6a 내지 도 6g는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다.
도 7a 내지 도 7f는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도로서, 일 예로 스위치부를 포함한 화소에 대한 서로 다른 실시예들을 나타낸다.
도 8a 내지 도 8c는 각각 본 발명의 일 실시예에 의한 정렬 신호들의 실시예를 나타낸다.
도 9a 내지 도 9d는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 10은 본 발명의 일 실시예에 의한 화소를 나타내는 평면도로서, 일 예로 도 9a의 화소에 대한 변경 실시예를 나타낸다.
도 11a 내지 도 11d는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도로서, 일 예로 도 10의 Ⅰ~Ⅰ’선에 대응하는 화소의 단면에 대한 서로 다른 실시예들을 나타낸다.
도 12a 및 도 12b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도로서, 일 예로 도 10의 Ⅱ~Ⅱ’선에 대응하는 화소의 단면에 대한 서로 다른 실시예들을 나타낸다.
도 13 내지 도 18은 각각 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도로서, 일 예로 정렬 배선들 및 화소들의 상호 배치 구조와 관련한 서로 다른 실시예들을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분 "상에" 있다고 할 경우, 이는 상기 다른 요소 또는 부분 "바로 위에" 있는 경우는 물론, 그 중간에 또 다른 요소 또는 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치나 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)을 포함할 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 상기 제1 및 제2 단부들(EP1, EP2)은 발광 소자(LD)의 길이(L) 방향의 양단에 위치한 표면을 포함하는 영역으로서, 상기 양단의 표면 외에도 그 주변의 일 영역을 포함한 영역일 수 있다.
실시예에 따라, 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 그리고, 상기 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자(“막대형 발광 다이오드”라고도 함)일 수 있다. 본 발명의 실시예를 설명함에 있어서, “막대형”이라 함은 원기둥 또는 다각기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층으로 구성될 수 있다. 예를 들어, 제1 반도체층(11)은 적어도 하나의 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 제2 도전형의 반도체층으로 구성될 수 있다. 예를 들어, 제2 반도체층(13)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단(일 예로, 제1 및 제2 단부들(EP1, EP2))에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부들은 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 단부들(EP1, EP2)(일 예로, 도 1a 및 도 1b에서, 원기둥의 두 밑면에 해당하는 발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3) 및 이산화타이타늄(TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 단부(EP1)에 위치한 전극층(14)을 더 포함할 수 있다.
또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)는 각각 제1 및 제2 단부들(EP1, EP2)에 위치한 전극층들(14, 15)을 포함할 수 있다.
상기 전극층들(14, 15) 각각은 각각의 발광 소자(LD)를 다른 회로 소자, 배선 및/또는 전극 등에 원활히 연결하기 위한 접촉 전극일 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 상기 전극층들(14, 15) 각각은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 상기 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
절연성 피막(INF)은, 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면을 선택적으로 커버하도록 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 도전형(일 예로, 각각 P형 및 N형)을 가지는 발광 소자(LD)의 양단을 노출하도록 형성될 수 있다. 일 예로, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연성 피막(INF)이 제공되면, 상기 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 화소의 제1 또는 제2 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 본 발명의 각 실시예를 설명함에 있어, “연결(또는, 접속)”이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다. 실시예에 따라, 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 또한, 실시예에 따라, 소수성 재료는 자기조립 단분자막(self-assembled monolayer; SAM)의 형태로 발광 소자들(LD)에 적용될 수 있다. 이 경우, 소수성 재료는 옥타데실 트라이클로로실란(octadecyl trichlorosilane), 플루오로알킬 트라이클로로실란(fluoroalkyl trichlorosilane), 퍼플루오로알킬 트라이에톡시실란(perfluoroalkyl triethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(TeflonTM)이나 사이토프(CytopTM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
상술한 발광 소자(LD)는, 표시 장치의 화소를 비롯한 다양한 종류의 발광 장치에서 광원으로 이용될 수 있다. 예를 들어, 표시 장치의 화면을 구성하기 위한 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 다수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 실시예에 따라, 도 4a 및 도 4b에서는 도 1a 내지 도 3b에 도시된 발광 소자들(LD)과 상이한 구조의 발광 소자(LD), 일 예로 코어-쉘 구조의 발광 소자를 도시하였다. 즉, 본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 도 4a 및 도 4b의 실시예에서, 도 1a 내지 도 3b의 실시예들과 유사 또는 동일한 구성 요소(일 예로, 서로 상응하는 구성 요소)에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함한다. 실시예에 따라, 제1 반도체층(11)은 발광 소자(LD)의 중앙 영역에 배치되고, 활성층(12)은 제1 반도체층(11)의 적어도 일 영역을 감싸도록 상기 제1 반도체층(11)의 표면에 배치될 수 있다. 그리고, 제2 반도체층(13)은, 활성층(12)의 적어도 일 영역을 감싸도록 상기 활성층(12)의 표면에 배치될 수 있다.
또한, 발광 소자(LD)는, 제2 반도체층(13)의 적어도 일 영역을 감싸는 전극층(14), 및/또는 상기 발광 소자(LD)의 최외곽 표면에 배치되는 절연성 피막(INF)을 선택적으로 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는, 제2 반도체층(13)의 적어도 일 영역을 감싸도록 상기 제2 반도체층(13)의 표면에 배치되는 전극층(14)과, 상기 전극층(14)의 적어도 일 영역을 감싸도록 상기 전극층(14)의 표면에 배치되는 절연성 피막(INF)을 더 포함할 수 있다.
실시예에 따라, 절연성 피막(INF)은 제1 반도체층(11)의 외주면 일부와 전극층(14)의 외주면을 덮도록 발광 소자(LD)의 표면에 제공될 수 있다. 이러한 절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다.
일 실시예에서, 절연성 피막(INF)은, 먼저 발광 소자(LD)에 포함된 전극층(14)의 외주면 전체를 덮도록 형성된 이후, 도시되지 않은 전극(일 예로, 화소의 제1 전극)과의 전기적인 연결을 위하여 전극층(14)의 일 영역을 노출하도록 부분적으로 제거될 수 있다.
상술한 실시예에 의한 발광 소자(LD)는, 성장 방식 등을 통해 제조된 코어-쉘 구조의 발광 소자(“코어-쉘 발광 다이오드”라고도 함)일 수 있다. 예를 들어, 발광 소자(LD)는, 중앙으로부터 외곽 방향으로 순차적으로 배치된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 전극층(14) 및 절연성 피막(INF)을 포함하는 코어-쉘 구조를 가질 수 있다. 한편, 실시예에 따라서는 발광 소자(LD)가 전극층(14) 및 절연성 피막(INF) 중 적어도 하나를 포함하지 않을 수도 있다.
일 실시예에서, 발광 소자(LD)는 어느 일 방향을 따라 연장된 다각 뿔 형상을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 적어도 일 영역은 육각 뿔 형상을 가질 수 있다. 다만, 발광 소자(LD)의 형상은 실시예에 따라 다양하게 변경될 수 있다.
발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13)(또는, 상기 제1 및 제2 반도체층들(11, 13) 중 어느 하나를 감싸는 전극층) 중 하나가 배치되고, 상기 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나(또는, 상기 제1 및 제2 반도체층들(11, 13) 중 다른 하나를 감싸는 전극층)가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는, 제1 단부(EP1)가 다각 뿔의 형상(일 예로, 육각 뿔의 형상)으로 돌출된 코어-쉘 구조를 가지며, 초소형의 크기를 가지는 발광 다이오드일 수 있다. 예를 들어, 발광 소자(LD)는, 육각 뿔과 육각 기둥이 결합된 형상을 가지며, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 폭(W) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라, 발광 소자(LD)의 크기 및 형상 등은 다양하게 변경될 수 있다.
일 실시예에서, 제1 반도체층(11)의 양측 단부는, 발광 소자(LD)의 길이(L) 방향을 따라 돌출된 형상을 가질 수 있다. 제1 반도체층(11)의 양측 단부의 돌출된 형상은 서로 상이할 수 있다. 일 예로, 제1 반도체층(11)의 양측 단부 중 상측에 배치된 일 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 수렴하는 뿔 형상(일 예로, 육각 뿔 형상)을 가질 수 있다. 또한, 제1 반도체층(11)의 양측 단부 중 하측에 배치된 다른 단부는 일정한 폭의 다각기둥 형상(일 예로, 육각기둥 형상)을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 반도체층(11)이 하부로 향할수록 폭이 점진적으로 좁아지는 다각 형상 또는 계단 형상 등의 단면을 가질 수도 있다. 제1 반도체층(11)의 양측 단부의 형상은 실시예에 따라 다양하게 변경될 수 있다.
제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(또는, 중앙 영역)에 위치할 수 있다. 또한, 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 상측의 일 단부에서 육각 뿔 형상을 갖는 경우, 발광 소자(LD)는 상측의 일 단부(일 예로, 제1 단부(EP1))에서 육각 뿔 형상을 가질 수 있다.
활성층(12)은 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 예를 들어, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 일측 단부(일 예로, 하측의 일 단부)를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 반도체층(13)은 활성층(12)의 외주면을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)이 N형 반도체층을 포함할 경우, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 제2 반도체층(13)의 외주면을 둘러싸는 전극층(14)을 더 포함할 수 있다. 전극층(14)은 제2 반도체층(13)에 전기적으로 연결되는 접촉 전극일 수 있으나, 이에 한정되지는 않는다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 코어-쉘 구조로 형성될 수 있으며, 그 중심에 제공된 제1 반도체층(11), 상기 제1 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 반도체층(13)을 포함한다. 또한, 상기 발광 소자(LD)는, 제2 반도체층(13)을 둘러싸는 전극층(14)을 선택적으로 더 포함할 수 있다. 상기 발광 소자(LD)의 제1 단부(EP1)에는 전극층(14)의 일단이 배치되고, 상기 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)의 일단이 배치될 수 있다.
상술한 발광 소자(LD)는, 화소를 비롯한 다양한 종류의 발광 장치에서 광원으로 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 다수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다.
일 실시예에서, 각각의 화소는, 적어도 하나의 막대형 발광 소자(LD) 또는 적어도 하나의 코어-쉘 구조의 발광 소자(LD)를 포함하거나, 막대형 발광 소자(LD)와 코어-쉘 구조의 발광 소자(LD)를 복합적으로 포함할 수 있다. 다른 실시예에서, 각각의 화소는, 막대형 발광 소자(LD)나 코어-쉘 구조의 발광 소자(LD)와는 상이한 종류 및/또는 형상의 다른 발광 소자를 포함할 수도 있다.
도 5는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 5에서는 도 1a 내지 도 4b의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 화소들(PXL)은 각각 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 5에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 실시예에 따라, 각각의 화소(PXL)는, 제1색(일 예로, 적색)의 빛을 방출하는 제1색 화소, 제2색(일 예로, 녹색)의 빛을 방출하는 제2색 화소, 또는 제3색(일 예로, 청색)의 빛을 방출하는 제3색 화소일 수 있다. 다만, 화소들(PXL)의 종류 및/또는 배열 구조는 실시예에 따라 다양하게 변경될 수 있다.
표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 이러한 표시 영역(DA)은, 영상이 표시되는 화면을 구성할 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
표시 영역(DA)에는 다수의 화소들(PXL)이 분산되어 배치될 수 있다. 일 예로, 표시 영역(DA)에는 스트라이프 또는 펜타일 배열 구조 등에 따라 다수의 화소들(PXL)이 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 각각의 화소(PXL)는 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 식각 방식을 통해 각각이 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지도록 제조된 적어도 하나의 초소형 막대형 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 각각의 화소(PXL)는 도 4a 및 도 4b의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 성장 방식을 통해 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지도록 제조된 적어도 하나의 초소형 코어-쉘 구조의 발광 소자(LD)를 포함할 수 있다. 또한, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 6a 내지 도 6g는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도이다. 예를 들어, 도 6a 내지 도 6g는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다. 실시예에 따라, 도 6a 내지 도 6g에 도시된 각각의 화소(PXL)는 도 5의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 6a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는, 상기 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 화소 회로(PXC) 및 제1 전원 배선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ET1)("제1 화소 전극"이라고도 함)과, 제2 전원 배선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ET1)은 애노드 전극이고, 제2 전극(ET2)은 캐소드 전극일 수 있다.
실시예에 따라, 발광 소자들(LD) 각각은, 제1 전극(ET1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(일 예로, P형 단부)와, 제2 전극(ET2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(일 예로, N형 단부)를 포함할 수 있다. 즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ET1, ET2)의 사이에 순방향으로 병렬 연결될 수 있다. 이와 같이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부(일 예로, 제1 단부)는 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ET1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함))을 통해 화소 회로(PXC)에 공통으로 연결되며, 상기 화소 회로(PXC) 및 제1 전원 배선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부(일 예로, 제2 단부)는 상기 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ET2)("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함)) 및 제2 전원 배선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
광원 유닛(LSU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
일 실시예에서, 광원 유닛(LSU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)의 사이에는, 적어도 하나의 역방향 발광 소자(LDrv)가 더 연결되어 있을 수 있다.
각각의 역방향 발광 소자(LDrv)는, 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(ET1, ET2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 연결될 수 있다. 예를 들어, 역방향 발광 소자(LDrv)의 제2 단부(일 예로, N형 단부)는 제1 전극(ET1) 및 화소 회로(PXC)를 경유하여 제1 전원(VDD)에 연결되고, 상기 역방향 발광 소자(LDrv)의 제1 단부(일 예로, P형 단부)는 제2 전극(ET2)을 경유하여 제2 전원(VSS)에 연결될 수 있다. 이러한 역방향 발광 소자(LDrv)는, 제1 및 제2 전극들(ET1, ET2)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDrv)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)("화소(PXL)의 구동 트랜지스터"라고도 함)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 연결된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 연결된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호(SSi)가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호(DSj)가 공급되고, 상기 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호(DSj)에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 연결되고, 다른 전극은 제1 노드(N1)에 연결된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전한다.
한편, 도 6a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
예를 들면, 도 6b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N형 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간마다 데이터선(Dj)으로 공급되는 데이터 신호(DSj)를 화소(PXL)에 기입하기 위한 주사 신호(SSi)의 게이트-온 전압은 하이 레벨 전압("게이트-하이 전압"이라고도 함)일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호(DSj)의 전압은 도 6a의 실시예에서와 상반된 레벨의 전압일 수 있다. 일 예로, 도 6b의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호(DSj)가 공급될 수 있다. 또 다른 실시예에서는, 제1 및 제2 트랜지스터들(T1, T2)이 서로 다른 도전형의 트랜지스터들일 수 있다. 예를 들어, 제1 및 제2 트랜지스터들(T1, T2) 중 하나는 P형 트랜지스터이고, 나머지 하나는 N형 트랜지스터일 수도 있다.
일 실시예에서, 화소 회로(PXC) 및 광원 유닛(LSU)의 상호 연결 위치는 변경될 수 있다. 예를 들어, 도 6b에 도시된 바와 같이, 화소 회로(PXC)를 구성하는 제1 및 제2 트랜지스터들(T1, T2)이 모두 N형 트랜지스터들일 때, 화소 회로(PXC)는 광원 유닛(LSU)과 제2 전원(VSS)의 사이에 연결되고, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 전원(VSS)의 사이에 연결될 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)가 N형 트랜지스터들로 구성되더라도, 상기 화소 회로(PXC)가 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결될 수도 있다. 유사하게, 화소 회로(PXC)가 N형 트랜지스터들로 구성되더라도 스토리지 커패시터(Cst)가 제1 노드(N1)와 광원 유닛(LSU)의 사이에 연결될 수도 있다.
도 6b에 도시된 화소(PXL)는, 제1 및 제2 트랜지스터들(T1, T2)의 타입 변경에 따라 일부 회로 소자의 연결 위치 및 제어 신호들(일 예로, 주사 신호(SSi) 및 데이터 신호(DSj))의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 6a의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 6b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 6a 및 도 6b에 도시된 실시예에 한정되지는 않는다. 일 예로, 화소 회로(PXC)는 도 6c 및 도 6d에 도시된 실시예들과 같이 구성될 수도 있다. 이외에도, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 6c를 참조하면, 화소 회로(PXC)는 센싱 제어선(SCLi) 및 센싱선(SLj)에 더 연결될 수 있다. 일 예로, 표시 영역(DA)의 i번째 수평 라인 및 j번째 수직 라인에 배치된 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 센싱 제어선(SCLi) 및 j번째 센싱선(SLj)에 연결될 수 있다. 상기 화소 회로(PXC)는, 제3 트랜지스터(T3)를 더 포함할 수 있다. 또는, 다른 실시예에서는 센싱선(SLj)이 생략되고, 데이터선(Dj)을 통해 센싱 신호(SENj)를 검출하여 화소(PXL)의 특성을 검출할 수도 있다. 이 경우, 제3 트랜지스터(T3)는 데이터선(Dj)에 연결될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱선(SLj)의 사이에 연결된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은, 제1 전극(ET1)에 연결된 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)에 연결되고, 제3 트랜지스터(T3)의 다른 전극은, 센싱선(SLj)에 연결될 수 있다. 한편, 센싱선(SLj)이 생략되는 경우 상기 제3 트랜지스터(T3)의 다른 전극은 데이터선(Dj)에 연결될 수도 있다.
실시예에 따라, 제3 트랜지스터(T3)의 게이트 전극은 센싱 제어선(SCLi)에 연결된다. 한편, 센싱 제어선(SCLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어신호(SCSi)에 의해 턴-온되어 센싱선(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안, 데이터선(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어신호(SCSi)를 공급하여 상기 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱선(SLj)에 연결할 수 있다. 상기 센싱선(SLj)을 통해 센싱 신호(SENj)를 획득하고, 상기 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 상기 각 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 6c에서는 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)이 모두 N형 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상기 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 도 6c에서는 광원 유닛(LSU)이 화소 회로(PXC)와 제2 전원(VSS)의 사이에 연결되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 상기 광원 유닛(LSU)이 제1 전원(VDD)과 화소 회로(PXC)의 사이에 연결될 수도 있다.
도 6d를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 연결될 수 있다. 일 예로, 표시 영역(DA)의 i번째 수평 라인에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수도 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원 배선(PL1)을 통해 제1 전원(VDD)에 연결되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극)에 연결될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극) 사이에 연결된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 연결된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호(SSi)가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호(DSj)가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)과 제1 노드(N1) 사이에 연결된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 연결된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호(SSi)가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 연결된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 연결된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호(SSi-1)가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)가 P형 트랜지스터일 때, 상기 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호(DSj)의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 연결된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 연결된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어신호(ESi)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 연결된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 연결된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호(ESi)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극(ET1))과 초기화 전원(Vint) 사이에 연결된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 수평 라인의 화소들(PXL)을 선택하기 위한 주사선, 일 예로 i+1번째 주사선(Si+1)에 연결된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호(SSi+1)가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극(일 예로, 제1 화소 전극(ET1))으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다.
한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉 i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호(SSi)가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 연결된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호(DSj) 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 6d에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
또한, 도 6a 내지 도 6d에서는, 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 도 6e 내지 도 6g에 도시된 바와 같이, 본 발명의 다른 실시예에서는 각 화소(PXL)의 광원 유닛(LSU)이 적어도 2단의 직렬 구조를 포함하도록 구성될 수도 있다. 도 6e 내지 도 6g의 실시예들을 설명함에 있어, 도 6a 내지 도 6d의 실시예들과 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 6e를 참조하면, 광원 유닛(LSU)은 서로 직렬로 연결된 적어도 두 개의 발광 소자들을 포함할 수 있다. 일 예로, 광원 유닛(LSU)은, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 직렬 연결되어 각각의 유효 광원을 구성하는 제1 발광 소자(LD1), 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)를 포함할 수 있다. 이하에서는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 특정 발광 소자를 지칭할 때에는 해당 발광 소자를 "제1 발광 소자(LD1)", "제2 발광 소자(LD2)" 또는 "제3 발광 소자(LD3)"로 명기하기로 한다. 그리고, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 적어도 하나의 발광 소자를 임의로 지칭하거나, 상기 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포괄적으로 지칭할 때에는, "발광 소자(LD)"또는"발광 소자들(LD)"이라 하기로 한다.
제1 발광 소자(LD1)의 제1 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 제1 전극(즉, 제1 화소 전극)(ET1) 등을 경유하여 제1 전원(VDD)에 연결되고, 상기 제1 발광 소자(LD1)의 제2 단부(일 예로, N형 단부)는 제3 전극("제3 화소 전극"이라고도 함)(ET3)을 통해 제2 발광 소자(LD2)의 제1 단부(일 예로, P형 단부)에 연결될 수 있다. 제2 발광 소자(LD2)의 제1 단부는 제1 발광 소자(LD1)의 제2 단부에 연결되고, 상기 제2 발광 소자(LD2)의 제2 단부(일 예로, N형 단부)는 제4 전극("제4 화소 전극"이라고도 함)(ET4)을 통해 제3 발광 소자(LD3)의 제1 단부(일 예로, P형 단부)에 연결될 수 있다. 제3 및 제4 전극들(ET3, ET4) 각각은, 연속된 두 직렬 단들의 사이에 연결되는 각각의 중간 전극을 구성할 수 있다. 제3 발광 소자(LD3)의 제1 단부는 제2 발광 소자(LD2)의 제2 단부에 연결되고, 상기 제3 발광 소자(LD3)의 제2 단부(일 예로, N형 단부)는 광원 유닛(LSU)의 제2 전극(즉, 제2 화소 전극)(ET2) 등을 경유하여 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)의 사이에 순차적으로 직렬 연결될 수 있다.
한편, 도 6e에서는 3단 직렬 구조로 발광 소자들(LD)을 연결하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 두 개의 발광 소자들(LD)을 2단 직렬 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 구조로 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 상기 발광 소자들(LD)을 직렬 연결한 구조의 광원 유닛(LSU)에서는, 상기 발광 소자들(LD)을 병렬 연결한 구조의 광원 유닛(LSU)에 비해 제1 및 제2 전극들(ET1, ET2)의 사이에 인가되는 전압은 증가하고, 상기 광원 유닛(LSU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 직렬 구조를 적용하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 경우, 표시 패널(PNL)에 흐르는 패널 전류를 저감할 수 있다.
일 실시예에서, 적어도 하나의 직렬 단은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다. 이 경우, 광원 유닛(LSU)은 직/병렬 혼합 구조로 구성될 수 있다. 예를 들면, 광원 유닛(LSU)은 도 6f 및 도 6g의 실시예들과 같이 구성될 수도 있다.
도 6f를 참조하면, 광원 유닛(LSU)을 구성하는 적어도 하나의 직렬 단은 순방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 제1 직렬 단("제1 단" 또는 "제1 행"이라고도 함)에 배치된 적어도 하나의 제1 발광 소자(LD1)와, 제1 직렬 단에 후속되는 제2 직렬 단("제2 단" 또는 "제2 행"이라고도 함)에 배치된 적어도 하나의 제2 발광 소자(LD2)와, 제2 직렬 단에 후속되는 제3 직렬 단("제3 단" 또는 "제3 행"이라고도 함)에 배치된 적어도 하나의 제3 발광 소자(LD3)를 포함하며, 상기 제1, 제2 및 제3 직렬 단들 중 적어도 하나는, 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
한편, 도 6f에서는 세 개의 직렬 단들에 배치된 발광 소자들(LD)로 구성된 광원 유닛(LSU)을 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 도 6g에 도시된 바와 같이, 광원 유닛(LSU)은 오직 두 개의 직렬 단들(즉, 제1 직렬 단 및 제2 직렬 단)에 배치된 복수의 발광 소자들(LD)을 포함할 수도 있다. 일 예로, 광원 유닛(LSU)은, 제1 직렬 단에 배치되며 제1 단부 및 제2 단부가 각각 제1 전극(ET1) 및 중간 전극(IET)에 연결되는 적어도 하나의 제1 발광 소자(LD1)와, 제2 직렬 단에 배치되며 제1 단부 및 제2 단부가 각각 상기 중간 전극(IET) 및 제2 전극(ET2)에 연결되는 적어도 하나의 제2 발광 소자(LD2)를 포함하며, 상기 제1 및 제2 직렬 단들 중 적어도 하나는, 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
또한, 이 외에도 광원 유닛(LSU)을 구성하는 직렬 단들의 개수는 다양하게 변경될 수 있다. 예를 들어, 광원 유닛(LSU)은 네 개 이상의 직렬 단들에 분산된 복수의 발광 소자들(LD)을 포함할 수도 있다. 또한, 각각의 직렬 단에 순방향으로 연결되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다. 실시예에 따라, 표시 영역(도 5의 DA)에 배치된 화소들(PXL)은 서로 동일 또는 유사한 개수의 발광 소자들(LD)을 포함할 수 있다. 일 예로, 각 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)을 포함한 발광 소자 잉크(또는, "발광 소자 용액"이라고도 함)가 각 화소(PXL)의 발광 영역에 균일하게 도포되도록 제어함과 더불어, 각 화소(PXL) 내에 균일한 전계가 인가되도록 제어하여 발광 소자들(LD)을 정렬함으로써, 각각의 화소(PXL)에 발광 소자들(LD)을 비교적 균일하게 공급 및 정렬할 수 있다.
일 실시예에서, 각각의 화소(PXL)는, 도 6f 및 도 6g에 도시된 바와 같이, 적어도 하나의 직렬 단에 배치된 적어도 하나의 역방향 발광 소자(LDrv)를 더 포함할 수 있다. 예를 들어, 복수의 직렬 단들 중 적어도 하나는, 발광 소자들(LD)과 반대 방향으로 연결된 적어도 하나의 역방향 발광 소자(LDrv)를 더 포함할 수 있다.
다만, 적어도 하나의 직렬 단에 역방향 발광 소자(LDrv)가 연결되더라도, 상기 직렬 단에 순방향으로 연결된 적어도 하나의 유효 광원(일 예로, 제1, 제2 및/또는 제3 발광 소자들(LD1, LD2, LD3))이 배치될 경우, 화소(PXL)의 구동 전류는 각각의 직렬 단을 순차적으로 경유하여 흐르게 된다. 이에 따라, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도로 발광하게 된다.
상술한 실시예들에서와 같이, 각각의 광원 유닛(LSU)은, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성하는 복수의 발광 소자들(LD)을 포함할 수 있다. 또한, 상기 발광 소자들(LD) 사이의 연결 구조는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 상기 발광 소자들(LD)은, 서로 직렬 또는 병렬로만 연결되거나, 직/병렬 혼합 구조로 연결될 수 있다.
전술한 바와 같이, 화소(PXL)는 다양한 구조의 화소 회로(PXC) 및/또는 광원 유닛(LSU)을 구비할 수 있다. 또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 6a 내지 도 6g에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2) 각각은, 주사선(Si), 데이터선(Dj), 제1 전원 배선(PL1), 제2 전원 배선(PL2), 또는 이외의 다른 신호 배선이나 전원 배선 등에 직접 연결될 수 있다.
도 7a 내지 도 7f는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도로서, 일 예로 스위치부(SWU)를 포함한 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다. 편의상, 도 7a 내지 도 7d에서는 각각의 화소(PXL)에 선택적으로 구비될 수 있는 요소로서 다양한 형태로 실시될 수 있는 화소 회로(PXC)의 세부 구조에 대한 도시는 생략하기로 한다. 그리고, 도 7e 및 도 7f에서는 화소 회로(PXC)에 구비된 일부의 회로 소자를 정렬 신호의 인가에도 이용할 수 있는 실시예의 화소 회로(PXC)(일 예로, 도 6d의 실시예에서와 같이 초기화 전원(Vint)과 같은 제3의 전원에 연결되는 제7 트랜지스터(T7)를 구비한 화소 회로(PXC))를 도시하기로 한다. 도 7a 내지 도 7f의 실시예들을 설명함에 있어, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
한편, 본 발명의 실시예를 설명함에 있어, 각각의 화소(PXL) 내에 스위치부(SWU)가 포함되는 것으로 설명하기로 하나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 스위치부(SWU)는 각각의 화소(PXL)에 연결되되, 상기 화소(PXL)의 주변에 배치된 별개의 구성 요소로서 간주될 수도 있다.
먼저 도 5 내지 도 7a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 광원 유닛(LSU)과, 상기 광원 유닛(LSU)에 연결된 스위치부(SWU)를 포함할 수 있다. 또한, 상기 화소(PXL)는 광원 유닛(LSU)과 제1 전원(VDD)(또는, 제2 전원(VSS))의 사이에 연결된 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
화소 회로(PXC)는 광원 유닛(LSU)의 제1 전극(ET1)과 제1 전원 배선(PL1)의 사이에 연결될 수 있다. 다만, 화소 회로(PXC)의 위치는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)가 광원 유닛(LSU)의 제2 전극(ET2)과 제2 전원 배선(PL2)의 사이에 연결될 수도 있다. 이러한 화소 회로(PXC)는, 각각의 프레임 기간마다 데이터 신호(DSj)에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 한편, 블랙 계조에 대응하는 데이터 신호(DSj)가 공급되는 프레임 기간에는 화소 회로(PXC)가 광원 유닛(LSU)으로 구동 전류를 공급하지 않을 수 있다.
일 실시예에서, 화소 회로(PXC)는 P형 트랜지스터들을 포함한 P형 화소 회로일 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)가 N형 트랜지스터들로 구성되거나, 상기 화소 회로(PXC)가 각각 적어도 하나의 P형 트랜지스터와 N형 트랜지스터를 복합적으로 포함할 수도 있다.
광원 유닛(LSU)은, 적어도 두 개의 직렬 단들에 배치된 복수의 발광 소자들(LD)과, 상기 적어도 두 개의 직렬 단들을 구성하기 위한 적어도 세 개의 전극들을 포함할 수 있다. 일 예로, 광원 유닛(LSU)이 3단의 직렬 구조 또는 직/병렬 혼합 구조로 구성된다고 할 때, 상기 광원 유닛(LSU)은 제1 내지 제4 전극들(ET1~ET4)과, 상기 제1 내지 제4 전극들(ET1~ET4)의 사이에 연결된 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포함할 수 있다.
스위치부(SWU)는, 광원 유닛(LSU)에 구비되는 적어도 하나의 전극에 연결되는 적어도 하나의 스위칭 소자를 포함할 수 있다. 예를 들어, 스위치부(SWU)는, 제4 전극(ET4)("제1 중간 전극(IET1)"이라고도 함)에 연결되는 제1 스위칭 소자(ST1), 제3 전극(ET3)("제2 중간 전극(IET2)"이라고도 함)에 연결되는 제2 스위칭 소자(ST2), 및 제1 전극(ET1)에 연결되는 제3 스위칭 소자(ST3)를 포함할 수 있다. 일 실시예에서, 제1, 제2 및 제3 스위칭 소자들(ST1, ST2, ST3)은 동일한 신호에 의해 구동될 수 있다. 일 예로, 제1, 제2 및 제3 스위칭 소자들(ST1, ST2, ST3)은 동일한 스위치 제어신호(SWS)에 의해 동시에 온/오프될 수 있다. 다만, 다른 실시예에서는, 제1, 제2 및 제3 스위칭 소자들(ST1, ST2, ST3) 중 적어도 하나가, 다른 제어신호에 의해 구동될 수도 있다.
이하에서는, 제1, 제2 및 제3 스위칭 소자들(ST1, ST2, ST3) 중 특정 스위칭 소자를 지칭할 때에는 해당 스위칭 소자를 "제1 스위칭 소자(ST1)", "제2 스위칭 소자(ST2)" 또는 "제3 스위칭 소자(ST3)"로 명기하기로 한다. 그리고, 제1, 제2 및 제3 스위칭 소자들(ST1, ST2, ST3) 중 적어도 하나의 스위칭 소자를 임의로 지칭하거나, 상기 제1, 제2 및 제3 스위칭 소자들(ST1, ST2, ST3)을 포괄적으로 지칭할 때에는, "스위칭 소자(ST)"또는"스위칭 소자들(ST)"이라 하기로 한다.
일 실시예에서, 스위칭 소자들(ST)은, 표시 장치의 제조 공정 중 각 화소(PXL)의 광원 유닛(LSU) 내에 발광 소자들(LD)을 정렬하는 단계(이하, "정렬 단계"라 함)에서 동시에 턴-온되어 소정의 정렬 신호를 각각의 전극에 공급하는 데에 이용될 수 있다. 예를 들어, 상기 정렬 단계에서, 제2 전원 배선(PL2)을 통해 제2 전극(ET2)으로 제1 정렬 신호(AS1)를 공급하거나, 상기 제2 전극(ET2)으로 제2 전원(VSS)의 전압을 전달하여 상기 제2 전원(VSS)의 전압을 제1 정렬 신호(AS1)로서 이용할 수 있다. 또한, 제1 제어 배선(CLI1)을 통해 게이트-온 전압의 스위치 제어 신호(SWS)를 공급하여 스위칭 소자들(ST)을 턴-온시킴과 더불어, 상기 스위칭 소자들(ST)을 통해 제4 전극(ET4), 제3 전극(ET3) 및 제1 전극(ET1)으로 각각 제2 정렬 신호(AS2), 제3 정렬 신호(AS3) 및 제4 정렬 신호(AS4)를 공급할 수 있다. 상기 제1 내지 제4 정렬 신호들(AS1~AS4)은, 각 직렬 단을 구성하는 한 쌍의 전극들의 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 가지는 신호들일 수 있다. 상기 제1 내지 제4 정렬 신호들(AS1~AS4) 중 적어도 일부는 교류 신호일 수 있으나, 이에 한정되지는 않는다.
한편, 표시 장치의 실사용 중에는, 스위칭 소자들(ST)이 오프 상태를 유지하도록 하는 소정의 바이어스 전원을 공급할 수 있다. 예를 들어, 표시 장치의 실제 구동 시에는 스위칭 소자들(ST)의 일 전극들 및 게이트 전극들로 각각 제1 바이어스 전압(VB1) 및 제2 바이어스 전압(VB2)을 공급하여 상기 스위칭 소자들(ST)이 오프 상태를 유지하도록 제어할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 장치의 제조 및/또는 실사용 이후라도 필요에 따라 스위칭 소자들(ST)을 선택적으로 구동함으로써, 광원 유닛(LSU)의 각 전극으로 소정의 신호를 공급할 수도 있을 것이다. 한편, 표시 장치의 실제 구동 시에는 제2 전원 배선(PL2)으로 소정의 제2 전원(VSS)을 공급할 수 있다. 실시예에 따라, 상기 제2 전원(VSS)은 저전위 화소 전원일 수 있다.
제1 스위칭 소자(ST1)는 제4 전극(ET4)과 제1 배선(LI1)의 사이에 연결되며, 제1 제어 배선(CLI1)으로 인가되는 스위치 제어신호(SWS)에 의해 구동될 수 있다. 일 실시예에서, 제1 스위칭 소자(ST1)는 트랜지스터일 수 있고, 상기 제1 스위칭 소자(ST1)의 게이트 전극은 제1 제어 배선(CLI1)에 연결될 수 있다. 예를 들어, 제1 스위칭 소자(ST1)는, 제1 제어 배선(CLI1)으로 게이트-온 전압(일 예로, 로우 전압)의 스위치 제어신호(SWS)가 공급될 때 턴-온되어, 제1 배선(LI1)을 통해 공급되는 제2 정렬 신호(AS2)를 제4 전극(ET4)으로 전달할 수 있다.
제2 스위칭 소자(ST2)는, 제3 전극(ET3)과 제2 배선(LI2)의 사이에 연결되며, 제1 제어 배선(CLI1)으로 인가되는 스위치 제어신호(SWS)에 의해 구동될 수 있다. 일 실시예에서, 제2 스위칭 소자(ST2)는 트랜지스터일 수 있고, 상기 제2 스위칭 소자(ST2)의 게이트 전극은 제1 제어 배선(CLI1)에 연결될 수 있다. 예를 들어, 제2 스위칭 소자(ST2)는, 제1 제어 배선(CLI1)으로 게이트-온 전압의 스위치 제어신호(SWS)가 공급될 때 턴-온되어, 제2 배선(LI2)을 통해 공급되는 제3 정렬 신호(AS3)를 제3 전극(ET3)으로 전달할 수 있다.
제3 스위칭 소자(ST3)는, 제1 전극(ET1)과 제3 배선(LI3)의 사이에 연결되며, 제1 제어 배선(CLI1)으로 인가되는 스위치 제어신호(SWS)에 의해 구동될 수 있다. 일 실시예에서, 제3 스위칭 소자(ST3)는 트랜지스터일 수 있고, 상기 제3 스위칭 소자(ST3)의 게이트 전극은 제1 제어 배선(CLI1)에 연결될 수 있다. 예를 들어, 제3 스위칭 소자(ST3)는, 제1 제어 배선(CLI1)으로 게이트-온 전압의 스위치 제어신호(SWS)가 공급될 때 턴-온되어, 제3 배선(LI3)을 통해 공급되는 제4 정렬 신호(AS4)를 제1 전극(ET1)으로 전달할 수 있다.
실시예에 따라, 스위칭 소자들(ST)은 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터와 동일한 타입의 트랜지스터일 수 있다. 또한, 스위칭 소자들(ST)은 서로 동일한 타입의 트랜지스터일 수 있다. 예를 들어, 화소 회로(PXC)가 P형 트랜지스터들로 구성될 경우, 각각의 스위칭 소자(ST)는 P형 트랜지스터로 형성될 수 있다. 이 경우, 화소 회로(PXC)와 스위치부(SWU)를 동일한 층 상에 동시에 형성할 수 있고, 이에 따라 표시 장치의 제조 공정을 간소화할 수 있다. 다만, 스위칭 소자들(ST) 각각의 종류, 구조 및/또는 위치는 실시예에 따라 다양하게 변경될 수 있을 것이다. 일 예로, 다른 실시예에서는 스위칭 소자들(ST) 중 일부가 서로 다른 종류 및/또는 구조를 가지거나, 서로 다른 층 상에 배치될 수도 있다.
제1 배선(LI1)은, 제1 패드(P1)와 제1 스위칭 소자(ST1)의 사이에 연결된다. 상기 제1 배선(LI1)은 제1 패드(P1)에 인가되는 소정의 전원 및/또는 신호를 제1 스위칭 소자(ST1)로 전달한다.
제2 배선(LI2)은, 제2 패드(P2)와 제2 스위칭 소자(ST2)의 사이에 연결된다. 상기 제2 배선(LI2)은 제2 패드(P2)에 인가되는 소정의 전원 및/또는 신호를 제2 스위칭 소자(ST2)로 전달한다.
제3 배선(LI3)은, 제3 패드(P3)와 제3 스위칭 소자(ST3)의 사이에 연결된다. 상기 제3 배선(LI3)은 제3 패드(P3)에 인가되는 소정의 전원 및/또는 신호를 제3 스위칭 소자(ST3)로 전달한다.
제1 제어 배선(CLI1)은, 제어 패드(CP)와 스위칭 소자들(ST)의 제어 전극(일 예로, 스위칭 소자들(ST) 각각의 게이트 전극)의 사이에 연결된다. 상기 제1 제어 배선(CLI1)은 제어 패드(CP)에 인가되는 소정의 전원 및/또는 신호를 스위칭 소자들(ST)로 전달한다.
제1 패드(P1)는, 제1 배선(LI1)을 통해 제1 스위칭 소자(ST1)에 연결된다. 상기 제1 패드(P1)는 표시 장치(일, 예로 표시 패널(PNL))의 제조 단계 및/또는 실사용 중에 소정의 전원 및/또는 신호를 공급받을 수 있다. 예를 들어, 표시 패널(PNL)의 제조 공정 중 정렬 단계에서는 제1 패드(P1)로 제2 정렬 신호(AS2)가 인가되고, 상기 표시 패널(PNL)의 실사용 중에는 제1 패드(P1)로 소정의 바이어스 신호(일 예로, 제1 바이어스 전압(VB1))가 인가될 수 있다.
제2 패드(P2)는, 제2 배선(LI2)을 통해 제2 스위칭 소자(ST2)에 연결된다. 상기 제2 패드(P2)는 표시 패널(PNL)의 제조 단계 및/또는 실사용 중에 소정의 전원 및/또는 신호를 공급받을 수 있다. 예를 들어, 표시 패널(PNL)의 제조 공정 중 정렬 단계에서는 제2 패드(P2)로 제3 정렬 신호(AS3)가 인가되고, 상기 표시 패널(PNL)의 실사용 중에는 제2 패드(P2)로 소정의 바이어스 신호(일 예로, 제1 바이어스 전압(VB1))가 인가될 수 있다.
제3 패드(P3)는, 제3 배선(LI3)을 통해 제3 스위칭 소자(ST3)에 연결된다. 상기 제3 패드(P3)는 표시 패널(PNL)의 제조 단계 및/또는 실사용 중에 소정의 전원 및/또는 신호를 공급받을 수 있다. 예를 들어, 표시 패널(PNL)의 제조 공정 중 정렬 단계에서는 제3 패드(P3)로 제4 정렬 신호(AS4)가 인가되고, 상기 표시 패널(PNL)의 실사용 중에는 제3 패드(P3)로 소정의 바이어스 신호(일 예로, 제1 바이어스 전압(VB1))가 인가될 수 있다.
제어 패드(CP)는, 제1 제어 배선(CLI1)을 통해 스위칭 소자들(ST)의 게이트 전극에 연결된다. 상기 제어 패드(CP)는 표시 패널(PNL)의 제조 단계 및/또는 실사용 중에 소정의 전원 및/또는 신호를 공급받을 수 있다. 예를 들어, 표시 패널(PNL)의 제조 공정 중 정렬 단계에서는 제어 패드(CP)로 소정의 기간 동안 스위칭 소자들(ST)을 턴-온시키는 스위치 제어신호(SWS)가 인가되고, 상기 표시 패널(PNL)의 실사용 중에는 제어 패드(CP)로 소정의 바이어스 신호(일 예로, 제2 바이어스 전압(VB2))가 인가될 수 있다. 일 실시예에서, 스위칭 소자들(ST)로 공급되는 바이어스 신호(일 예로, 제1 및/또는 제2 바이어스 전압(VB1, VB2))는, 상기 스위칭 소자들(ST)을 오프 상태로 유지하기 위한 신호일 수 있다.
이하에서는, 제1 내지 제3 패드들(P1~P3) 및 제어 패드(CP) 중 특정 패드를 지칭할 때에는 해당 패드를 "제1 패드(P1)", "제2 패드(P2)", "제3 패드(P3)" 또는 "제어 패드(CP)"로 명기하기로 한다. 그리고, 제1 내지 제3 패드들(P1~P3) 및 제어 패드(CP) 중 적어도 하나의 패드를 임의로 지칭하거나 이들을 포괄적으로 지칭할 때에는, "패드(P)"또는"패드들(P)"이라 하기로 한다.
일 실시예에서, 상기 패드들(P)은, 각 표시 패널(PNL)의 비표시 영역(NDA), 및/또는 복수의 표시 패널들(PNL)을 동시에 형성하기 위한 각각의 모기판 상의 외곽 영역에 배치될 수 있다. 또한, 각각의 패드(P)는, 해당 표시 패널(PNL)의 복수의 수평 라인들에 배치된 복수의 제1 배선들(LI1), 제2 배선들(LI2), 제3 배선들(LI3) 또는 제1 제어 배선들(CLI1)에 일괄적으로 연결될 수 있다.
예를 들어, 제1 패드(P1)는 해당 표시 패널(PNL)의 수평 라인들에 배치된 복수의 제1 배선들(LI1)에 공통으로 연결되고, 제2 패드(P2)는 상기 표시 패널(PNL)의 수평 라인들에 배치된 복수의 제2 배선들(LI2)에 공통으로 연결될 수 있다. 유사하게, 제3 패드(P3)는 상기 표시 패널(PNL)의 수평 라인들에 배치된 복수의 제3 배선들(LI3)에 공통으로 연결되고, 제어 패드(CP)는 상기 표시 패널(PNL)의 수평 라인들에 배치된 복수의 제1 제어 배선들(CLI1)에 공통으로 연결될 수 있다. 이에 따라, 각각의 패드(P)로 인가되는 소정의 전원 또는 신호는, 제1 배선들(LI1), 제2 배선들(LI2), 제3 배선들(LI3) 및 제1 제어 배선들(CLI1) 중 어느 한 그룹의 배선들로 일괄적으로 전달될 수 있다.
도 7b를 참조하면, 광원 유닛(LSU)은, 오직 두 개의 직렬 단들(즉, 제1 직렬 단 및 제2 직렬 단)에 배치된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 제1 전극(ET1) 및 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 배치되는 하나의 중간 전극(IET)을 포함하며, 제1 전극(ET1)과 중간 전극(IET)의 사이, 및 상기 중간 전극(IET)과 제2 전극(ET2)의 사이에는 각각 적어도 하나의 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)가 연결될 수 있다.
상기 실시예에서, 스위치부(SWU)는 두 개의 스위칭 소자들(ST)만을 포함할 수 있다. 예를 들어, 스위치부(SWU)는, 중간 전극(IET)과 제1 배선(LI1)의 사이에 연결된 제1 스위칭 소자(ST1)와, 제1 전극(ET1)과 제2 배선(LI2)의 사이에 연결된 제2 스위칭 소자(ST2)를 포함할 수 있다.
실시예에 따라, 제1 및 제2 스위칭 소자들(ST1, ST2)은 제1 제어 배선(CLI1)으로 공급되는 스위치 제어신호(SWS)에 의해 구동될 수 있다. 예를 들어, 제1 및 제2 스위칭 소자들(ST1, ST2)은, 제1 제어 배선(CLI1)으로 게이트-온 전압의 스위치 제어신호(SWS)가 공급될 때 턴-온되어, 중간 전극(IET) 및 제1 전극(ET1)으로 각각 제2 정렬 신호(AS2) 및 제3 정렬 신호(AS3)(또는, 제1 바이어스 전압(VB1))를 공급할 수 있다.
도 7c를 참조하면, 제3 스위칭 소자(ST3)는 제1 전극(ET1)과 제2 전극(ET2)의 사이에 연결되며, 제1 및 제2 스위칭 소자들(ST1, ST2)과 동시에 턴-온될 수 있다. 예를 들어, 제3 스위칭 소자(ST3)의 일 전극은 제1 전극(ET1)에 연결되고, 상기 제3 스위칭 소자(ST3)의 다른 전극은 제2 전극(ET2)과 함께 제2 전원 배선(PL2)에 연결될 수 있다. 그리고, 제3 스위칭 소자(ST3)의 게이트 전극은 제1 제어 배선(CLI1)에 연결될 수 있다. 이러한 제3 스위칭 소자(ST3)는 제1 제어 배선(CLI1)으로 게이트-온 전압의 스위치 제어신호(SWS)가 공급될 때 턴-온되어, 제2 전원 배선(PL2)을 통해 공급되는 제2 전원(VSS)의 전압(또는, 제1 정렬 신호(AS1))를 제1 전극(ET1)으로 전달할 수 있다. 이 경우, 정렬 단계에서 제1 및 제2 전극들(ET1, ET2)에는 실질적으로 동일한 전압이 전달될 수 있다. 다만, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 배치된 적어도 하나의 중간 전극(일 예로, 제3 및/또는 제4 전극들(ET3, ET4))에는 제1 및 제2 전극들(ET1, ET2)과 상이한 전압 및/또는 위상을 가지는 정렬 신호(일 예로, 제2 및/또는 제3 정렬 신호들(AS2, AS3))가 공급될 수 있다. 이에 따라, 각각의 직렬 단을 구성하는 한 쌍의 전극들의 사이에는, 발광 소자들(LD)을 정렬하기에 충분한 전계가 형성될 수 있다.
상기 실시예에 따르면, 화소들(PXL)에 연결되는 배선들 및/또는 패드들(P)의 수를 저감할 수 있다. 예를 들어, 광원 유닛(LSU)의 구조가 실질적으로 동일한 도 7a의 실시예와 비교할 때, 제3 배선(LI3) 및 제3 패드(P3)를 제거할 수 있다. 또한, 광원 유닛(LSU)을 구성하는 전극들의 개수보다 적은 개수의 정렬 신호들만으로도 각 직렬 단의 전극들의 사이에 전계를 형성하여 발광 소자들(LD)을 정렬할 수 있다.
도 7d를 참조하면, 도 7b의 실시예와 같이 광원 유닛(LSU)이 오직 두 개의 직렬 단들(즉, 제1 직렬 단 및 제2 직렬 단)에 배치된 복수의 발광 소자들(LD)을 포함할 경우에도, 도 7c의 실시예와 유사한 방식으로 화소들(PXL)에 연결되는 배선들 및/또는 패드들(P)의 수를 저감할 수 있다. 예를 들어, 제2 스위칭 소자(ST2)를 제1 전극(ET1)과 제2 전극(ET2)의 사이에 연결할 수 있다. 이에 따라, 도 7b의 실시예와 비교할 때, 제2 배선(LI2) 및 제2 패드(P2)를 제거하고, 보다 적은 개수의 정렬 신호들만으로 각 직렬 단의 전극들의 사이에 전계를 형성할 수 있다.
도 7e 및 도 7f를 참조하면, 제1 전극(ET1)에 별도의 스위칭 소자를 연결하여 정렬 신호를 인가하는 대신, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터를 이용하여 제1 전극(ET1)에 정렬 신호를 인가할 수도 있다. 예를 들어, 정렬 단계에서 각 화소(PXL)의 제7 트랜지스터(T7)를 구동하여 제1 전극(ET1)을 초기화 전원(Vint)에 연결하고, 상기 초기화 전원(Vint)의 전압을 제1 전극(ET1)에 인가되는 정렬 신호(일 예로, 제3 또는 제4 정렬 신호(AS3, AS4))로 이용할 수도 있다. 일 예로, 정렬 단계에서, 표시 영역(DA)에 배치된 주사선들(또는, 제7 트랜지스터(T7)에 연결된 별도의 제어선들))에 일괄적으로 게이트-온 전압의 주사 신호(또는, 게이트-온 전압의 제어 신호)를 공급함으로써, 화소들(PXL)의 제1 전극들(ET1)로 초기화 전원(Vint)의 전압을 전달할 수 있다. 한편, 상기 정렬 단계에서, 표시 영역(DA)에 배치된 발광 제어선들로는 일괄적으로 게이트-오프 전압의 발광 제어신호를 공급할 수 있다. 이에 따라, 화소 회로(PXC)가 정렬 공정에 미칠 수 있는 영향성을 최소화할 수 있다. 도 7e 및 도 7f의 실시예들에 따르면, 스위치부(SWU)의 구조를 보다 간소화하고, 정렬 신호들의 수를 보다 저감할 수 있다.
도 7a 내지 도 7f의 실시예들에서와 같이 화소들(PXL)로 정렬 신호를 인가하기 위한 배선들(일 예로, 제1 내지 제3 배선들(LI1~LI3) 및 제1 제어 배선(CLI1) 중 적어도 일부일 수 있으며, 이하 "정렬 배선들"로 통칭함)과 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 적어도 하나의 전극의 사이에 스위칭 소자(ST)를 연결하게 되면, 필요에 따라 화소들(PXL)과 정렬 배선들 사이의 연결 여부를 제어할 수 있게 된다. 예를 들어, 각각의 화소(PXL) 내에 발광 소자들(LD)을 정렬하기 위한 정렬 공정 중에는, 각각의 스위칭 소자(ST)를 턴-온시켜 화소들(PXL) 각각의 광원 유닛(LSU)에 소정의 정렬 신호를 인가할 수 있다. 그리고, 그 외의 기간 동안에는 스위칭 소자(ST)를 오프 상태로 유지함으로써, 정렬 배선들을 화소들(PXL) 각각의 광원 유닛(LSU)으로부터 격리할 수 있다. 이에 따라, 정렬 배선들의 분리를 위한 식각 공정을 수행하지 않고도 화소들(PXL)을 개별 구동이 가능한 형태로 분리할 수 있다. 따라서, 상술한 실시예들에 의하면, 표시 장치(특히, 표시 패널(PNL))의 제조 공정을 보다 간소화할 수 있다.
예를 들어, 스위치부(SWU)가 형성되지 않는 비교 실시예의 경우, 화소들(PXL)의 제1 전극들(ET1) 및 각 직렬 단 사이의 중간 전극들은, 먼저 복수의 화소들(PXL)에 공통으로 연결되도록 형성되어 각각의 정렬 신호를 공급받고, 정렬 공정이 완료된 이후에는 상기 화소들(PXL)이 개별적으로 구동될 수 있도록 화소들(PXL)의 사이에서 단선되어야 한다. 따라서, 정렬 공정이 완료된 이후에는 정렬 배선들의 분리를 위한 마스크 공정 등이 후속되어야 한다. 하지만, 상술한 바와 같은 본 발명의 실시예들에 따르면, 스위치부(SWU)를 이용해 각 화소(PXL)와 정렬 배선들 사이의 연결을 제어함으로써, 정렬 배선들의 분리를 위한 식각 공정을 생략할 수 있게 된다.
또한, 실시예에 따라 도 7a 내지 도 7f에서는 적어도 2개의 직렬 단들을 구비한 광원 유닛(LSU)을 포함한 화소(PXL)에 대한 실시예들을 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 도 6a 내지 도 6d의 실시예들에 개시된 바와 같은 병렬 구조의 광원 유닛(LSU)과, 상기 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2) 중 어느 하나와 소정의 정렬 배선의 사이에 연결되는 스위치부(SWU)를 포함할 수도 있다. 일 예로, 도 7f의 실시예에서 중간 전극(IET)이 제거되고, 발광 소자들(LD)이 제1 전극(ET1)과 제2 전극(ET2)의 사이에 모두 병렬로 연결되며, 제1 스위칭 소자(ST1)는 제1 배선(LI1)과 제1 전극(ET1)의 사이에 연결되어 상기 제1 전극(ET1)으로 제2 정렬 신호(AS2)를 공급할 수도 있다. 이 경우에도, 제1 스위칭 소자(ST1)를 이용해 제1 배선(LI1)과 제1 전극(ET1) 사이의 연결을 제어함으로써, 제1 배선(LI1)의 분리를 위한 식각 공정을 생략할 수 있게 된다.
도 8a 내지 도 8c는 각각 본 발명의 일 실시예에 의한 정렬 신호들의 실시예를 나타낸다. 도 8a 내지 도 8c에서는 3단 구조의 광원 유닛(LSU)을 구성하기 위한 제1 내지 제4 정렬 신호들(AS1~AS4)과 관련한 다양한 실시예들을 개시하기로 한다. 다만, 정렬 신호들의 개수 및/또는 종류는 광원 유닛(LSU)의 구조 등에 따라 다양하게 변경될 수 있음은 물론이다.
먼저 도 7a 내지 도 8a를 참조하면, 광원 유닛(LSU)의 제2 전극(ET2), 제4 전극(ET4), 제3 전극(ET3) 및 제1 전극(ET1) 각각으로 서로 다른 제1 내지 제4 정렬 신호들(AS1~AS4)을 공급할 수 있다. 이에 따라, 각각의 직렬 단을 구성하는 전극들의 사이에 전계가 형성되면서, 상기 전극들의 사이에 발광 소자들(LD)이 정렬될 수 있다.
제1 내지 제4 정렬 신호들(AS1~AS4) 중 일부는 교류 신호일 수 있고, 다른 일부는 직류 신호일 수 있다. 예를 들어, 제1 내지 제3 정렬 신호들(AS1~AS3) 각각은 교류 신호이고, 제4 정렬 신호(AS4)는 직류 신호일 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 내지 제4 정렬 신호들(AS1~AS4) 모두가 교류 신호들일 수도 있다.
일 실시예에서, 제1 내지 제3 정렬 신호들(AS1~AS3)은, 서로 동일한 진폭을 가지되 위상 차이를 가지는 신호들일 수 있다. 일 예로, 제2 및 제3 정렬 신호들(AS2, AS3)은, 페이즈 쉬프터(phase shifter)를 이용해 제1 정렬 신호(AS1)를 위상 변조하여(일 예로, 순차적으로 위상 지연하여) 생성된 신호들일 수 있다. 그리고, 제4 정렬 신호(AS4)는 소정 전위, 일 예로 접지 전위(GND)를 가지는 직류 신호일 수 있다. 이 경우, 제1 내지 제4 정렬 신호들(AS1~AS4)에 의해 제1 내지 제4 전극들(ET1~ET4)의 사이에 전압 차이가 발생하면서, 상기 제1 내지 제4 전극들(ET1~ET4)의 사이에 전계가 형성될 수 있다.
도 8b를 참조하면, 제2 및 제3 정렬 신호들(AS2, AS3)은, 서로 동일한 진폭을 가지되 위상 차이를 가지는 신호들일 수 있다. 그리고, 제1 및 제4 정렬 신호들(AS1, AS4) 각각은 소정의 전위를 가지는 직류 신호일 수 있다. 일 예로, 제1 및 제4 정렬 신호들(AS1, AS4)은 동일하게 접지 전위(GND)를 가지는 직류 신호들로서, 실질적으로 동일한 신호일 수 있다. 상기 제1 및 제4 정렬 신호들(AS1, AS4)이 인가되는 제1 및 제2 전극들(ET1, ET2)의 사이에는 적어도 하나의 중간 전극(일 예로, 제3 및 제4 전극들(ET3, ET4)이 배치되어 있으므로, 제1 및 제4 정렬 신호들(AS1, AS4)이 동일한 전압 레벨을 가지더라도, 각 직렬 단의 전극들의 사이에는 전계가 형성될 수 있다. 또한, 실시예에 따라서는 제4 정렬 신호(AS4)가 불필요할 수도 있다. 예를 들어, 도 7c 및 도 7d의 실시예들의 경우, 제1 및 제2 전극들(ET1, ET2)에 동일하게 제1 정렬 신호(AS1)가 인가될 수 있다. 또한, 도 7e 및 도 7f의 실시예들의 경우, 초기화 전원(Vint)의 전압을 제3 또는 제4 정렬 신호(AS3, AS4)로 이용할 수 있다.
도 8c를 참조하면, 제1 내지 제3 정렬 신호들(AS1~AS3)은, 서로 다른 진폭을 가지는 신호들일 수 있다. 일 예로, 제2 정렬 신호(AS2) 및 제1 정렬 신호(AS1)는, 레벨 쉬프터(level shifter)를 이용해 제3 정렬 신호(AS3)를 진폭 변조하여(일 예로, 순차적으로 진폭을 확장하여) 생성된 신호들일 수 있다. 그리고, 제4 정렬 신호(AS4)는 소정 전위, 일 예로 접지 전위(GND)를 가지는 직류 신호일 수 있다. 이 경우에도 제1 내지 제4 정렬 신호들(AS1~AS4)에 의해 제1 내지 제4 전극들(ET1~ET4)의 사이에 전압 차이가 발생하면서, 상기 제1 내지 제4 전극들(ET1~ET4)의 사이에 전계가 형성될 수 있다.
도 8a 내지 도 8c에서 설명한 바와 같이, 다양한 방식을 통해 정렬 신호들을 생성할 수 있다. 또한, 도 8a 내지 도 8c의 실시예들 중 어느 하나를 개별적으로 적용하거나, 도 8a 내지 도 8c의 실시예들 중 적어도 두 개의 실시예들을 복합적으로 적용하여 다수의 정렬 신호들을 생성할 수 있다. 예를 들어, 위상 변조 및/또는 진폭 변조를 통해 복수의 교류형 정렬 신호들을 생성할 수 있다. 또한, 실시예에 따라서는 적어도 하나의 전극(일 예로, 적어도 제1 전극(ET1))에 직류형 정렬 신호(일 예로, 제4 정렬 신호(AS4))를 인가함으로써, 화소 회로(PXC)의 특성이 발광 소자들(LD)의 정렬에 영향을 미치는 것을 차단할 수 있다.
도 9a 내지 도 9d는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 실시예에 따라, 표시 영역(도 5의 DA)에 배치되는 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
실시예에 따라, 도 9a 내지 도 9d에서는 각각의 실시예에 따른 화소(PXL)의 광원 유닛(LSU) 및 스위치부(SWU)을 중심으로 상기 화소(PXL)의 구조를 도시하기로 한다. 예를 들어, 도 9a 및 도 9b에서는 각각 도 7a 및 도 7b의 화소(PXL)에 구비될 수 있는 광원 유닛(LSU) 및 스위치부(SWU)의 평면 구조에 대한 일 실시예를 도시하고, 도 9c 및 도 9d에서는 각각 도 7e 및 도 7f의 화소(PXL)에 구비될 수 있는 광원 유닛(LSU) 및 스위치부(SWU)의 평면 구조에 대한 일 실시예를 도시하기로 한다.
일 실시예에서, 화소(PXL)는 각각의 화소 회로(일 예로, 도 6a 내지 도 7d의 실시예들 중 어느 하나에 따른 화소 회로(PXC))를 구성하는 회로 소자들을 더 포함할 수 있다. 실시예에 따라, 상기 회로 소자들은 광원 유닛(LSU)과 다른 층에 배치될 수 있다. 예를 들어, 상기 회로 소자들은 베이스 층(BSL)의 일면 상에 위치한 회로층(또는, "화소 회로층"이라고도 함)에 배치되고, 광원 유닛(LSU)은 상기 회로층 상에 위치한 표시층에 배치될 수 있다. 또한, 스위치부(SWU)의 적어도 일부 요소는 상기 회로 소자들과 동일한 층에 동시에 형성될 수 있다. 일 예로, 스위칭 소자들(ST) 각각의 활성층은 화소 회로(PXC)를 구성하는 트랜지스터들의 반도체층(또는, "활성층"이라고도 함)과 동일한 층에 동시에 형성될 수 있다.
먼저 도 7a 및 도 9a를 참조하면, 화소(PXL)는, 발광 영역(EMA)에 배치된 복수의 전극들 및 복수의 발광 소자들(LD)을 포함하며, 상기 화소(PXL)의 주변에는 복수의 정렬 배선들이 배치될 수 있다. 또한, 상기 화소(PXL)는 상기 전극들 중 적어도 일부와 정렬 배선들의 사이에 연결된 스위치부(SWU)를 더 포함할 수 있다.
구체적으로, 화소(PXL)는, 발광 영역(EMA)에 서로 이격되어 배치된 제1 전극(ET1) 및 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 배치된 적어도 하나의 중간 전극(일 예로, 제3 전극(ET3) 및 제4 전극(ET4))을 포함할 수 있다. 예를 들어, 상기 제1 전극(ET1), 적어도 하나의 중간 전극 및 제2 전극(ET2)은 각각의 발광 영역(EMA)에서 어느 일 방향을 따라 순차적으로 배열될 수 있다. 또한, 화소(PXL)는, 상기 제1 전극(ET1), 제2 전극(ET2) 및 적어도 하나의 중간 전극 중 이웃한 한 쌍의 전극들의 사이에 각각 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 실시예에 따라, 상기 발광 영역(EMA)은 도시되지 않은 불투명한 뱅크 구조물(일 예로, 화소 정의막) 등에 의해 둘러싸일 수 있다.
이하에서는, 발광 영역(EMA)에 배치되는 전극들, 일 예로 제1 내지 제4 전극들(ET1~ET4) 중 특정 전극을 지칭할 때에는 해당 전극을, "제1 전극(ET1)", "제2 전극(ET2)", "제3 전극(ET3)" 또는 "제4 전극(ET4)"으로 명기하기로 한다. 그리고, 상기 제1 내지 제4 전극들(ET1~ET4) 중 적어도 하나의 전극을 임의로 지칭하거나, 상기 전극들을 포괄적으로 지칭할 때에는 "전극(ET)" 또는 "전극들(ET)"이라 하기로 한다.
실시예에 따라, 제1 전극(ET1), 제3 전극(ET3), 제4 전극(ET4) 및 제2 전극(ET2)은 기재된 순서로 발광 영역(EMA)에서 제1 방향(DR1)을 따라 순차적으로 배열되며, 각각이 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 일 예로, 제1 전극(ET1), 제3 전극(ET3), 제4 전극(ET4) 및 제2 전극(ET2) 각각은, 제2 방향(DR2)을 따라 연장된 바 형상을 가지면서 제1 방향(DR1)을 따라 순차적으로 배치될 수 있다. 일 실시예에서, 제1 방향(DR1)은 수평 방향(또는, X 방향)이고, 제2 방향(DR2)은 수직 방향(또는, Y 방향)일 수 있으나, 이는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제1 방향(DR1) 및 제2 방향(DR2)이 각각 수직 방향 및 수평 방향이거나, 제1 및 제2 방향들(DR1, DR2) 중 적어도 하나가 사선 방향일 수도 있다. 또 다른 실시예에서는, 상기 전극들(ET)의 적어도 일 영역이 원형 또는 타원형 등의 곡선 형상을 가지면서, 상기 전극들(ET)이 나선형 또는 동심원 형태 등으로 배치될 수도 있다. 즉, 상기 전극들(ET)의 형상 및 상호 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
또한, 일 실시예에서, 상기 전극들(ET)은 서로 균일한 간격으로 이격될 수 있다. 이 경우, 상기 전극들(ET)의 사이에 균일한 전계를 형성하여, 발광 영역(EMA)에 발광 소자들(LD)을 보다 균일하게 배치할 수 있다. 다만, 상기 전극들(ET) 사이의 간격은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광 영역(EMA)의 특정 영역에 발광 소자들(LD)을 집중적으로 배치하고자 할 때, 상기 특정 영역에는 나머지 영역에 비해 조밀한 간격으로 적어도 한 쌍의 전극들을 배치할 수도 있다.
상기 전극들(ET) 중 서로 이웃한 한 쌍의 전극들은 각 직렬 단의 전극들을 구성할 수 있다. 예를 들어, 제1 전극(ET1)과 제3 전극(ET3)은 제1 직렬 단의 전극들을 구성하고, 제3 전극(ET3)과 제4 전극(ET4)은 제2 직렬 단의 전극들을 구성하며, 제4 전극(ET4)과 제2 전극(ET2)은 제3 직렬 단의 전극들을 구성할 수 있다. 한편, 본 실시예에서는 연속된 두 개의 직렬 단들이 하나의 중간 전극을 공유하는 구조로 광원 유닛(LSU)을 구성하였지만, 실시예에 따라서는 연속된 두 직렬 단의 전극들이 서로 분리될 수도 있다.
제1 전극(ET1)은, 제1 컨택홀(CH1), 화소 회로(PXC) 및/또는 제1 전원 배선(PL1) 등을 경유하여 제1 전원(VDD)에 연결될 수 있다. 예를 들어, 제1 전극(ET1)의 일 영역은 발광 영역(EMA)의 외부로 돌출되고, 상기 돌출된 영역에서 제1 컨택홀(CH1)을 통해 그 하부에 형성된 소정의 회로 소자(일 예로, 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터) 및 제1 전원 배선(PL1)에 연결될 수 있다. 다만, 다른 실시예에서는 제1 컨택홀(CH1)이 발광 영역(EMA)의 내부에 위치할 수도 있다. 또한, 실시예에 따라서는, 제1 전극(ET1)이 제1 컨택홀(CH1) 및/또는 회로 소자 등을 경유하지 않고, 제1 전원 배선(PL1) 또는 소정의 신호 배선 등에 직접적으로 연결될 수도 있다.
이러한 제1 전극(ET1)은, 표시 장치의 제조 공정 중 발광 소자들(LD)의 정렬 단계에서는 스위치부(SWU) 등을 통해 소정의 정렬 신호(일 예로, 제4 정렬 신호(AS4))를 공급받을 수 있다. 한편, 표시 장치의 실사용을 위한 구동 기간 동안, 상기 제1 전극(ET1)은 화소 회로(PXC) 등을 통해 제1 전원(VDD)에 연결될 수 있다.
제2 전극(ET2)은, 연결 전극(CNL), 제2 컨택홀(CH2) 및/또는 제2 전원 배선(PL2) 등을 경유하여 제2 전원(VSS)에 연결될 수 있다. 예를 들어, 제2 전극(ET2)은 연결 전극(CNL)에 일체 또는 비일체로 연결되고, 상기 연결 전극(CNL) 및 제2 컨택홀(CH2)을 통해 그 하부에 형성된 제2 전원 배선(PL2)에 연결될 수 있다. 일 실시예에서, 제2 전극(ET2)이 연결 전극(CNL)에 일체로 연결될 경우, 상기 제2 전극(ET2)과 연결 전극(CNL)을 단일 전극의 서로 다른 일 영역으로 간주할 수도 있다. 한편, 다른 실시예에서는 제2 전극(ET2)이 연결 전극(CNL) 및/또는 제2 컨택홀(CH2) 등을 경유하지 않고, 제2 전원 배선(PL2) 또는 소정의 신호 배선 등에 직접적으로 연결될 수도 있다.
이러한 제2 전극(ET2)은, 표시 장치의 제조 공정 중 발광 소자들(LD)의 정렬 단계에서는 제2 전원 배선(PL2) 등을 통해 소정의 정렬 신호(일 예로, 제2 전원(VSS)의 전압 또는 소정의 제1 정렬 신호(AS1))를 공급받을 수 있다. 한편, 표시 장치의 실사용을 위한 구동 기간 동안, 상기 제2 전극(ET2)은 제2 전원(VSS)에 연결될 수 있다.
실시예에 따라, 연결 전극(CNL)은, 복수의 화소들(PXL)에 공통으로 연결될 수 있다. 예를 들어, 연결 전극(CNL)은, 적어도 하나의 수평 라인에 배치된 화소들(PXL)에 공통으로 연결될 수 있다. 이 경우, 상기 화소들(PXL)의 제2 전극들(ET2)은 서로 연결될 수 있다. 일 실시예에서, 연결 전극(CNL)은 각 화소(PXL)의 발광 영역(EMA) 외부에 배치될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 연결 전극(CNL)의 적어도 일 영역은 각 화소(PXL)의 발광 영역(EMA) 내부에 배치될 수도 있다.
제3 전극(ET3) 및 제4 전극(ET4)은, 제1 전극(ET1)과 제2 전극(ET2)의 사이에 순차적으로 배치되어, 각각의 중간 전극을 구성한다. 예를 들어, 제3 및 제4 전극들(ET3, ET4)은 제1 및 제2 전극들(ET1, ET2)의 사이에 서로 이격되도록 배치되어, 발광 소자들(LD)을 통해 제1 및 제2 전극들(ET1, ET2)의 사이에 순차적으로 연결될 수 있다.
이러한 제3 및 제4 전극들(ET3, ET4)은, 표시 장치의 제조 공정 중 발광 소자들(LD)의 정렬 단계에서는 스위치부(SWU) 등을 통해 소정의 정렬 신호(일 예로, 제2 및 제3 정렬 신호들)를 공급받을 수 있다. 한편, 표시 장치의 실사용을 위한 구동 기간 동안, 상기 제3 및 제4 전극들(ET3, ET4)은 발광 소자들(LD)을 통해 제1 및 제2 전극들(ET1, ET2)의 사이에 전기적으로 연결될 수 있다.
발광 소자들(LD)은, 이웃한 한 쌍의 전극들의 사이에 연결될 수 있다. 일 예로, 제1 전극(ET1)과 제3 전극(ET3)의 사이에는 적어도 하나의 제1 발광 소자(LD1)가 연결될 수 있다. 유사하게, 제3 전극(ET3)과 제4 전극(ET4)의 사이에는 적어도 하나의 제2 발광 소자(LD2)가 연결되고, 제4 전극(ET4)과 제2 전극(ET2)의 사이에는 적어도 하나의 제3 발광 소자(LD3)가 연결될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1a 내지 도 3b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형의 막대형 발광 소자일 수 있다. 다만, 발광 소자들(LD)의 크기, 종류 및 형상 등은 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 각각의 발광 소자(LD)가 성장 방식으로 제조된 코어-쉘 구조의 발광 소자일 수도 있다. 상기 코어-쉘 구조의 발광 소자는, 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형 발광 소자일 수 있으나, 이에 한정되지는 않는다.
한편, 도 9a의 실시예 등에서는 각각의 발광 소자(LD)가 제1 방향(DR1)을 따라 균일하게 가로로 배열된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 각각의 직렬 단을 구성하는 한 쌍의 전극들의 사이에 사선 방향 등으로 배열 및/또는 연결될 수도 있다. 또한, 실시예에 따라서는 한 쌍의 전극들의 사이에 순방향으로 온전히 연결되지 않은 적어도 하나의 발광 소자가 발광 영역(EMA)에 더 배치되어 있을 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 각각의 화소 영역(일 예로, 각 화소(PXL)의 발광 영역(EMA))에 공급될 수 있다. 일 실시예에서, 발광 소자들(LD)은 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각각의 화소 영역에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EMA)에 공급될 수 있다. 이때, 전극들(ET)에 각각의 정렬 신호(또는, 정렬 전압)를 인가하게 되면, 이웃한 한 쌍의 전극들의 사이에 전계가 형성되게 된다. 이에 따라, 상기 전극들(ET)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 각 화소(PXL)의 내부에 발광 소자들(LD)을 안정적으로 배치할 수 있다.
각각의 제1 발광 소자(LD1)는, 제1 전극(ET1)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제3 전극(ET3)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 일 실시예에서, 제1 발광 소자(LD1)의 제1 단부(EP1)는, 제1 전극(ET1)에 직접적으로 접촉되어 연결되거나, 별도의 컨택 전극(또는, 도전 패턴)을 통해 상기 제1 전극(ET1)에 연결될 수 있다. 유사하게, 제1 발광 소자(LD1)의 제2 단부(EP2)는, 제3 전극(ET3)에 직접적으로 접촉되어 연결되거나, 별도의 컨택 전극(또는, 도전 패턴)을 통해 상기 제3 전극(ET3)에 연결될 수 있다.
각각의 제2 발광 소자(LD2)는, 제3 전극(ET3)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제4 전극(ET4)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 일 실시예에서, 제2 발광 소자(LD2)의 제1 단부(EP1)는, 제3 전극(ET3)에 직접적으로 접촉되어 연결되거나, 별도의 컨택 전극(또는, 도전 패턴)을 통해 상기 제3 전극(ET3)에 연결될 수 있다. 유사하게, 제2 발광 소자(LD2)의 제2 단부(EP2)는, 제4 전극(ET4)에 직접적으로 접촉되어 연결되거나, 별도의 컨택 전극(또는, 도전 패턴)을 통해 상기 제4 전극(ET4)에 연결될 수 있다.
각각의 제3 발광 소자(LD3)는, 제4 전극(ET4)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 전극(ET2)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 일 실시예에서, 제3 발광 소자(LD3)의 제1 단부(EP1)는, 제4 전극(ET4)에 직접적으로 접촉되어 연결되거나, 별도의 컨택 전극(또는, 도전 패턴)을 통해 상기 제4 전극(ET4)에 연결될 수 있다. 유사하게, 제3 발광 소자(LD3)의 제2 단부(EP2)는, 제2 전극(ET2)에 직접적으로 접촉되어 연결되거나, 별도의 컨택 전극(또는, 도전 패턴)을 통해 상기 제2 전극(ET2)에 연결될 수 있다.
각 화소(PXL)의 주변에는 서로 이격된 복수의 정렬 배선들이 배치될 수 있다. 예를 들어, 각 화소(PXL)의 주변에는 제1 제어 배선(CLI1) 및 제1 내지 제3 배선들(LI1~LI3)이 배치될 수 있다. 일 예로, 제1 제어 배선(CLI1) 및 제1 내지 제3 배선들(LI1~LI3)은 화소들(PXL)의 발광 영역들(EMA)의 상측에 순차적으로 배치될 수 있다. 다만, 제1 제어 배선(CLI1) 및 제1 내지 제3 배선들(LI1~LI3) 각각의 위치 및 이들의 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있을 것이다.
제1 내지 제3 배선들(LI1~LI3)은 스위치부(SWU)를 통해, 인접한 적어도 하나의 화소(PXL)에 연결될 수 있다. 그리고, 제1 제어 배선(CLI1)은 제1 내지 제3 배선들(LI1~LI3)의 주변에 배치될 수 있다. 실시예에 따라, 제1 제어 배선(CLI1)의 일 영역은, 스위치부(SWU)를 구성하는 각각의 스위칭 소자(ST)의 제어 전극(일 예로, 게이트 전극)을 구성할 수도 있다. 이 경우, 제1 제어 배선(CLI1)은, 상기 스위치 소자(ST)를 포함하는 화소(PXL)에 연결된 것으로 간주할 수 있다.
일 실시예에서, 상기 정렬 배선들 중 적어도 하나는 복수의 화소들(PXL)이 배치되는 각각의 수평 라인마다 반복적으로 배치될 수 있다. 예를 들어, 적어도 하나의 정렬 배선은, 각각의 수평 라인과 평행한 제1 방향(DR1)을 따라 연장되면서, 해당 수평 라인에 배치된 복수의 화소들(PXL)에 공통으로 연결될 수 있다. 다른 실시예에서, 상기 정렬 배선들 중 적어도 하나는, 서로 인접한(일 예로, 연속된) 복수의 수평 라인들에 배치된 화소들(PXL)이 공유하는 구조로 배치될 수 있다.
일 실시예에서, 상기 정렬 배선들 중 적어도 하나의 일 영역은 인접한 화소(PXL)가 형성된 화소 영역(일 예로, 각 화소(PXL)의 발광 영역(EMA)과 더불어, 상기 화소(PXL)의 화소 회로(PXC)가 형성되는 화소 회로 영역을 포괄한 영역) 내에 배치될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서 상기 정렬 배선들은 각각의 화소 영역을 지나지 않도록 화소들(PXL)의 사이에 배치될 수도 있다.
상기 정렬 배선들 각각은, 제1 내지 제4 전극들(ET1~ET4)과 동일 또는 상이한 층 상에 배치될 수 있다. 예를 들어, 일 실시예에서 정렬 배선들은 제1 내지 제4 전극들(ET1~ET4)과 동일한 층 상에 배치될 수 있다. 다른 실시예에서, 상기 정렬 배선들은 화소들(PXL) 각각의 화소 회로(PXC)가 형성되는 회로층에 배치될 수 있다. 일 예로, 상기 정렬 배선들은, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들의 제1 및 제2 트랜지스터 전극들(일 예로, 소스 및 드레인 전극들) 또는 상기 트랜지스터들의 게이트 전극들과 동일한 층 상에 배치될 수 있다. 또 다른 실시예에서, 상기 정렬 배선들 중 일부는 제1 내지 제4 전극들(ET1~ET4)과 동일한 층 상에 배치되고, 다른 일부는 상기 회로층에 배치될 수 있다.
스위치부(SWU)는, 발광 영역(EMA)에 배치된 적어도 하나의 전극(ET)에 연결되는 적어도 하나의 스위칭 소자(ST)를 포함할 수 있다. 일 예로, 스위치부(SWU)는, 각각 제4 전극(ET4), 제3 전극(ET3) 및 제1 전극(ET1)에 연결되는 제1 스위칭 소자(ST1), 제2 스위칭 소자(ST2) 및 제3 스위칭 소자(ST3)를 포함할 수 있다.
제1 스위칭 소자(ST1)는, 제4 전극(ET4)(제1 중간 전극(IET1))과 제1 배선(LI1)의 사이에 연결된다. 예를 들어, 제1 스위칭 소자(ST1)는, 제4 전극(ET4)과 제1 배선(LI1)의 사이에 전기적으로 연결되며 일 영역이 제1 제어 배선(CLI1)과 중첩되는 제1 활성층(ACT1)을 포함할 수 있다. 이 경우, 상기 제1 활성층(ACT1)과 중첩되는 제1 제어 배선(CLI1)의 일 영역은 제1 스위칭 소자(ST1)의 게이트 전극을 구성할 수 있다. 이러한 제1 스위칭 소자(ST1)는, 제1 제어 배선(CLI1)으로 인가되는 신호(일 예로, 스위치 제어신호(SWS) 또는 제2 바이어스 전압(VB2))에 의해 제어될 수 있다.
실시예에 따라, 제1 활성층(ACT1)은, 제4 전극(ET4) 및 제1 배선(LI1)과 상이한 층 상에 배치되어, 각각의 컨택홀을 통해 상기 제4 전극(ET4) 및 제1 배선(LI1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 활성층(ACT1)은, 화소들(PXL) 각각의 화소 회로(PXC)를 구성하는 트랜지스터들의 반도체층들과 동일한 층 상에 배치된 반도체 패턴일 수 있다.
제2 스위칭 소자(ST2)는, 제3 전극(ET3)(제2 중간 전극(IET2))과 제2 배선(LI2)의 사이에 연결된다. 예를 들어, 제2 스위칭 소자(ST2)는, 제3 전극(ET3)과 제2 배선(LI2)의 사이에 전기적으로 연결되며 일 영역이 제1 제어 배선(CLI1)과 중첩되는 제2 활성층(ACT2)을 포함할 수 있다. 이 경우, 제2 배선(LI2)은 제1 제어 배선(CLI1)에 인접하도록 상기 제1 제어 배선(CLI1)의 주변에 배치될 수 있다. 예를 들어, 제2 배선(LI2)은, 제1 제어 배선(CLI1) 및 제1 배선(LI1)과 함께, 각 화소(PXL)의 상측 영역에 배치될 수 있다. 또한, 제2 활성층(ACT2)과 중첩되는 제1 제어 배선(CLI1)의 일 영역은 제2 스위칭 소자(ST2)의 게이트 전극을 구성할 수 있다. 이러한 제2 스위칭 소자(ST2)는, 제1 제어 배선(CLI1)으로 인가되는 신호(일 예로, 스위치 제어신호(SWS) 또는 제2 바이어스 전압(VB2))에 의해 제어될 수 있다. 예를 들어, 제2 스위칭 소자(ST2)는, 제1 제어 배선(CLI1)으로 게이트-온 전압의 스위치 제어신호(SWS)가 공급될 때, 제1 스위칭 소자(ST1)와 동시에 턴-온될 수 있다.
실시예에 따라, 제2 활성층(ACT2)은, 제3 전극(ET3) 및 제2 배선(LI2)과 상이한 층 상에 배치되어, 각각의 컨택홀을 통해 상기 제3 전극(ET3) 및 제2 배선(LI2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 활성층(ACT2)은, 화소들(PXL) 각각의 화소 회로(PXC)를 구성하는 트랜지스터들의 반도체층들과 동일한 층 상에 배치된 반도체 패턴일 수 있다.
제3 스위칭 소자(ST3)는, 제1 전극(ET1)과 제3 배선(LI3)의 사이에 연결된다. 예를 들어, 제3 스위칭 소자(ST3)는, 제1 전극(ET1)과 제3 배선(LI3)의 사이에 전기적으로 연결되며 일 영역이 제1 제어 배선(CLI1)과 중첩되는 제3 활성층(ACT3)을 포함할 수 있다. 이 경우, 제3 배선(LI3)은 제1 제어 배선(CLI1)에 인접하도록 상기 제1 제어 배선(CLI1)의 주변에 배치될 수 있다. 예를 들어, 제3 배선(LI3)은, 제1 제어 배선(CLI1), 제1 배선(LI1) 및 제2 배선(LI2)과 함께, 각 화소(PXL)의 상측 영역에 배치될 수 있다. 또한, 제3 활성층(ACT3)과 중첩되는 제1 제어 배선(CLI1)의 일 영역은 제3 스위칭 소자(ST3)의 게이트 전극을 구성할 수 있다. 이러한 제3 스위칭 소자(ST3)는, 제1 제어 배선(CLI1)으로 인가되는 신호(일 예로, 스위치 제어신호(SWS) 또는 제2 바이어스 전압(VB2))에 의해 제어될 수 있다. 예를 들어, 제3 스위칭 소자(ST3)는, 제1 제어 배선(CLI1)으로 게이트-온 전압의 스위치 제어신호(SWS)가 공급될 때, 제1 및 제2 스위칭 소자들(ST1, ST2)과 동시에 턴-온될 수 있다.
실시예에 따라, 제3 활성층(ACT3)은, 제1 전극(ET1) 및 제3 배선(LI3)과 상이한 층 상에 배치되어, 각각의 컨택홀을 통해 상기 제1 전극(ET1) 및 제3 배선(LI3)에 전기적으로 연결될 수 있다. 예를 들어, 제3 활성층(ACT3)은, 화소들(PXL) 각각의 화소 회로(PXC)를 구성하는 트랜지스터들의 반도체층들과 동일한 층 상에 배치된 반도체 패턴일 수 있다.
도 7b 및 도 9b를 참조하면, 발광 소자들(LD)이 오직 2개의 직렬 단들에 배치되는 실시예에서, 제1 및 제2 전극들(ET1, ET2)의 사이에는 제1 및 제2 직렬 단들이 공유하는 하나의 중간 전극(IET)만이 배치될 수 있다. 이 경우, 각각의 제1 발광 소자(LD1)는, 제1 전극(ET1)에 연결되는 제1 단부(EP1)와, 중간 전극(IET)에 연결되는 제2 단부(EP2)를 포함할 수 있다. 유사하게, 각각의 제2 발광 소자(LD2)는, 중간 전극(IET)에 연결되는 제1 단부(EP1)와, 제2 전극(ET2)에 연결되는 제2 단부(EP2)를 포함할 수 있다.
상술한 실시예에서, 스위치부(SWU)는, 중간 전극(IET)과 제1 배선(LI1)의 사이에 연결되는 제1 스위칭 소자(ST1)와, 제1 전극(ET1)과 제2 배선(LI2)의 사이에 연결되는 제2 스위칭 소자(ST2)를 포함할 수 있다. 예를 들어, 제1 스위칭 소자(ST1)는, 제1 제어 배선(CLI1)과 중첩되며 중간 전극(IET)과 제1 배선(LI1)의 사이에 전기적으로 연결되는 제1 활성층(ACT1)을 포함할 수 있다. 그리고, 제2 스위칭 소자(ST2)는, 제1 제어 배선(CLI1)과 중첩되며 제1 전극(ET1)과 제2 배선(LI2)의 사이에 전기적으로 연결되는 제2 활성층(ACT2)을 포함할 수 있다.
도 7e 및 도 7f와, 도 9c 및 도 9d를 참조하면, 화소 회로(PXC)에 구비된 소정의 트랜지스터(일 예로, 제7 트랜지스터(T7))를 이용하여 제1 전극(ET1)에 소정의 정렬 신호(일 예로, 제3 또는 제4 정렬 신호(AS3, AS4))를 인가할 경우, 스위치부(SWU)는 보다 적은 개수의 스위칭 소자(ST)를 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는, 제1 전극(ET1)에 연결되는 스위칭 소자(일 예로, 도 9a의 제3 스위칭 소자(ST3), 또는 도 9b의 제2 스위칭 소자(ST2))는 포함하지 않을 수 있다. 이 경우, 제1 전극(ET1)에 정렬 신호를 인가하기 위한 정렬 배선(일 예로, 도 9a의 제3 배선(LI3), 또는 도 9b의 제2 배선(LI2))도 제거할 수 있으므로, 정렬 배선들의 개수도 저감할 수 있다.
한편, 실시예에 따라서는 스위칭 소자들(ST)의 개수가 유지되더라도 정렬 배선들의 수는 감소할 수 있다. 예를 들어, 도 7c 및 도 7d의 실시예들에서와 같이, 제1 전극(ET1)과 제2 전극(ET2)의 사이에 스위칭 소자(ST)(일 예로, 도 7c의 제3 스위칭 소자(ST3), 또는 도 7d의 제2 스위칭 소자(ST2))를 연결할 경우, 제1 전극(ET1)에 정렬 신호를 인가하기 위한 별도의 정렬 배선을 형성할 필요가 없어지므로, 정렬 배선들의 개수를 저감할 수 있다. 상기 스위칭 소자(ST)의 활성층은, 인접한 어느 하나의 제1 제어 배선(CLI1) 또는 그 외의 다른 제어 배선에 중첩될 수 있을 것이다.
도 10은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 일 예로 도 9a의 화소(PXL)에 대한 변경 실시예를 나타낸다. 도 10의 실시예를 설명함에 있어, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 화소(PXL)는, 각각의 전극(ET)과 중첩되는 복수의 뱅크 패턴들(BNK) 및/또는 컨택 전극들(CE)을 더 포함할 수 있다. 예를 들어, 화소(PXL)는, 제1 내지 제4 전극들(ET1~ET4) 각각의 하부에 배치된 복수의 뱅크 패턴들(BNK)과, 상기 제1 내지 제4 전극들(ET1~ET4) 각각의 상부에 배치된 복수의 컨택 전극들(CE)을 더 포함할 수 있다.
각각의 뱅크 패턴(BNK)은, 각각의 전극(ET)의 일 영역과 중첩되도록 상기 전극(ET)의 하부에 배치될 수 있다. 일 실시예에서, 각각의 뱅크 패턴(BNK)은 서로 분리된 개별 패턴일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 뱅크 패턴들(BNK)이 일체로 연결되되, 각각의 전극(ET)에 대응하는 일 영역에서 높이 방향으로 돌출되는 요철 형상의 표면을 가질 수도 있다. 이에 따라, 전극들(ET)은, 각각의 뱅크 패턴(BNK)에 대응하는 영역에서 상부 방향으로 돌출될 수 있다. 뱅크 패턴들(BNK)을 반사성을 가지는 물질로 형성하거나, 상기 뱅크 패턴들(BNK)의 측벽 상에 반사성을 가지는 적어도 하나의 물질층을 형성할 경우, 발광 소자들(LD)로부터 방출되는 광이 보다 표시 장치의 정면 방향으로 향하도록 제어할 수 있다.
각각의 컨택 전극(CE)은, 각각의 전극(ET)과 상기 전극(ET)에 인접한 적어도 하나의 발광 소자(LD)의 일 단부 상에 배치되어, 상기 전극(ET)을 상기 발광 소자(LD)의 일 단부에 전기적으로 연결할 수 있다. 예를 들어, 제1 전극(ET1) 상에 배치된 컨택 전극(CE)은, 제1 전극(ET1) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결되고, 제2 전극(ET2) 상에 배치된 컨택 전극(CE)은, 제2 전극(ET2) 및 제3 발광 소자들(LD3)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 유사하게, 제3 전극(ET3) 상에 배치된 컨택 전극(CE)은, 제3 전극(ET3), 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결되고, 제4 전극(ET4) 상에 배치된 컨택 전극(CE)은, 제4 전극(ET4), 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 컨택 전극들(CE)을 형성할 경우, 발광 소자들(LD)을 전극들(ET)의 사이에 보다 안정적으로 연결할 수 있게 된다.
도 11a 내지 도 11d는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도로서, 일 예로 도 10의 Ⅰ~Ⅰ’선에 대응하는 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타낸다. 실시예에 따라, 도 11a 내지 도 11d에서는 어느 하나의 제1 발광 소자(LD1) 및 그 주변을 중심으로 각 화소(PXL)의 단면 구조를 도시하기로 하며, 화소(PXL)는 각각의 직렬 단들에서 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 또한, 실시예에 따라, 표시 영역(도 5의 DA)의 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 단면 구조를 가질 수 있다. 이하에서는, 도 11a 내지 도 11d를 도 5 내지 도 10과 결부하여 각 화소(PXL)의 단면 구조에 대한 실시예를 설명하기로 한다.
도 5 내지 도 11d를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치는, 베이스 층(BSL)의 일면 상에 서로 중첩되도록 배치된 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 회로층(PCL)과, 상기 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다. 실시예에 따라, 회로층(PCL)에는 각 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들과 더불어 각종 배선들이 배치되고, 표시층(DPL)에는 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 전극들(ET) 및 발광 소자들(LD)이 배치될 수 있다. 또한, 회로층(PCL) 및/또는 표시층(DPL)에는, 각 화소(PXL)의 스위치부(SWU)를 구성하는 스위칭 소자들(ST)과, 상기 스위칭 소자들(ST)에 연결되는 정렬 배선들이 더 배치될 수 있다. 상기 정렬 배선들 및 스위칭 소자들(ST)의 실시예적 위치 및/또는 단면 구조에 대해서는 도 12a 및 도 12b를 통해 개시하기로 한다.
회로층(PCL)은, 각 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 회로층(PCL)은 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 회로층(PCL)은, 각각의 스위치부(SWU)를 구성하는 스위칭 소자들(ST)(일 예로, 적어도 각 화소(PXL)의 제1 스위칭 소자들(ST1)) 또는 상기 스위칭 소자들(ST)의 적어도 일 부분(일 예로, 상기 스위칭 소자들(ST) 각각의 활성층)을 포함할 수 있다.
추가적으로, 회로층(PCL)은, 각각의 화소 회로(PXC), 광원 유닛(LSU) 및/또는 스위치부(SWU)에 연결되는 적어도 하나의 전원 배선, 정렬 배선, 및/또는 각종 신호 배선들을 더 포함할 수 있다. 예를 들어, 회로층(PCL)은, 제1 전원 배선(PL1), 제2 전원 배선(PL2), 각 화소(PXL)의 주사선(Si) 및 데이터선(Dj), 각 화소(PXL)의 제1 스위칭 소자(ST1)(또는, 상기 제1 스위칭 소자(ST1)에 구비되는 제1 활성층(ACT1)), 상기 제1 스위칭 소자(ST1)에 연결되는 제1 배선(LI1) 및 제1 제어 배선(CLI1) 중 적어도 일부를 포함할 수 있다.
편의상, 도 11a 내지 도 11d에서는 회로층(PCL)에 배치되는 회로 소자들 및 배선들 중 어느 하나의 트랜지스터(T)만을 대표적으로 도시하기로 한다. 다만, 회로층(PCL)의 평면/단면 구조는 다양하게 변경될 수 있는 것으로서, 일 예로 각각의 트랜지스터(T)의 위치 및 단면 구조는 실시예에 따라 다양하게 변경될 수 있다.
또한, 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및/또는 패시베이션층(PSV)을 포함할 수 있다. 또한, 실시예에 따라서는, 회로층(PCL)이 적어도 일부의 트랜지스터(T)의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 더 포함할 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 이러한 버퍼층(BFL) 상에는 트랜지스터들(T) 및 스토리지 커패시터(Cst) 등과 같은 각종 회로 소자와, 상기 회로 소자에 연결되는 각종 배선들이 배치될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있고, 이 경우 적어도 하나의 회로 소자 및/또는 배선이 베이스 층(BSL)의 일면 상에 직접 배치될 수도 있다.
각각의 트랜지스터(T)는, 반도체층(SCL)("반도체 패턴" 또는 "활성층"이라고도 함), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함한다. 한편, 실시예에 따라 도 11a 내지 도 11d에서는 각각의 트랜지스터(T)가, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(BSL)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)의 반도체층(SCL)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 트랜지스터들(T)의 반도체층(SCL)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다. 다른 실시예에서, 상기 트랜지스터들(T) 중 일부와 나머지 일부는 서로 다른 물질로 이루어진 반도체층(SCL)을 포함할 수도 있다. 예를 들어, 상기 트랜지스터들(T) 중 일부의 반도체층(SCL)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 상기 트랜지스터들(T) 중 다른 일부의 반도체층(SCL)은 산화물 반도체로 이루어질 수 있다.
게이트 절연층(GI)은 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체층(SCL)과 게이트 전극(GE)의 사이에 배치될 수 있다. 이러한 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 게이트 절연층(GI)은, 실리콘 질화물(SiNx), 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 게이트 절연층(GI)의 구성 물질이 특별히 한정되지는 않는다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL)과 중첩되도록 배치될 수 있다. 한편, 도 11a 내지 도 11d에서는 탑-게이트 구조의 트랜지스터(T)를 도시하였으나, 다른 실시예에서, 트랜지스터(T)는 바텀-게이트 구조를 가질 수도 있다. 이 경우, 게이트 전극(GE)은, 반도체층(SCL)의 하부에 상기 반도체층(SCL)과 중첩되도록 배치될 수도 있다.
층간 절연층(ILD)은 게이트 전극(GE) 상에 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 이러한 층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 층간 절연층(ILD)은, 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 층간 절연층(ILD)의 구성 물질이 특별히 한정되지는 않는다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 사이에 개재하고, 반도체층(SCL)의 서로 다른 단부들 상에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 상기 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(T)는 적어도 하나의 화소 전극에 연결될 수 있다. 일 예로, 도 6f에 도시된 제1 트랜지스터(T1) 또는 도 7c에 도시된 제6 및 제7 트랜지스터들(T6, T7)은 패시베이션층(PSV)을 관통하는 컨택홀(일 예로, 제1 컨택홀(CH1))을 통해, 해당 화소(PXL)의 제1 전극(ET1)에 전기적으로 연결될 수 있다.
상기 트랜지스터(T)와 함께 회로층(PCL)에 배치되는 적어도 하나의 전원 배선, 신호 배선 및/또는 정렬 배선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 각 화소(PXL)의 주사선(Si)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층 상에 배치되고, 각 화소(PXL)의 데이터선(Dj)은 트랜지스터들(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다. 또한, 제1 전원 배선(PL1), 제2 전원 배선(PL2) 및/또는 적어도 하나의 정렬 배선 각각은, 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다.
또한, 실시예에 따라서는, 회로층(PCL)이 도시되지 않은 적어도 하나의 도전층(일 예로, 스토리지 커패시터(Cst)의 일 전극이 배치되며, 게이트 전극들(GE), 소스 및 드레인 전극들(SE, DE)과 상이한 층에 배치된 어느 하나의 도전층)을 더 포함할 수도 있다. 이 경우, 각각의 화소(PXL)에 연결되는 적어도 하나의 배선은, 상기 도전층에 배치될 수도 있다.
트랜지스터들(T)을 비롯한 회로 소자들 및/또는 배선들의 상부에는 패시베이션층(PSV)이 배치될 수 있다. 패시베이션층(PSV)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 일 예로, 패시베이션층(PSV)은 적어도 하나의 유기 절연층을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 상기 패시베이션층(PSV)의 상부에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 각 화소(PXL)의 광원 유닛(LSU)을 포함하며, 스위치부(SWU) 및/또는 정렬 배선들을 선택적으로 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 발광 영역(EMA)에 배치되어 각각의 광원 유닛(LSU)을 구성하는 복수의 전극들(ET) 및 발광 소자들(LD)을 포함할 수 있다. 일 예로, 표시층(DPL)은 각 화소(PXL)의 제1 전극(ET1), 제2 전극(ET2) 및 적어도 하나의 중간 전극(일 예로, 제3 및 제4 전극들(ET3, ET4))과, 상기 전극들(ET)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
또한, 표시층(DPL)은, 상기 전극들(ET) 각각의 일 영역을 상부 방향으로 돌출시키기 위한 복수의 뱅크 패턴들(BNK), 및/또는 상기 전극들(ET)의 사이에 발광 소자들(LD)을 보다 안정적으로 연결하기 위한 복수의 컨택 전극들(CE)을 선택적으로 더 포함할 수 있다. 또한, 표시층(DPL)은 이외에도 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
일 실시예에서, 표시층(DPL)은, 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된, 뱅크 패턴들(BNK), 각 직렬 단의 전극들(ET), 제1 절연층(INS1), 발광 소자들(LD), 절연 패턴(INP), 컨택 전극들(CE), 및 제2 절연층(INS2)을 포함할 수 있다. 또한, 표시층(DPL)은, 제2 절연층(INS2)의 상부에, 오버 코트층(OC)을 더 포함할 수 있다.
뱅크 패턴들(BNK)은 각 화소(PXL)의 발광 영역에 서로 이격되어 배치될 수 있다. 이러한 뱅크 패턴들(BNK)은 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에서 상기 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다. 실시예에 따라, 뱅크 패턴들(BNK)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 각각의 뱅크 패턴(BNK)은, 각각의 전극(ET)(일 예로, 제1 내지 제4 전극들(ET1~ET4) 중 어느 하나의 전극)과 회로층(PCL)의 사이에 배치될 수 있다. 또한, 각각의 뱅크 패턴(BNK)은, 인접한 적어도 하나의 발광 소자(LD)의 어느 일 단부(일 예로, 제1 내지 제3 발광 소자들(LD) 중 적어도 하나의 제1 또는 제2 단부(EP1, EP2))와 마주하도록 상기 적어도 하나의 발광 소자(LD)의 주변에 배치될 수 있다.
실시예에 따라, 뱅크 패턴들(BNK)은 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크 패턴들(BNK)은 도 11a 및 도 11c에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 이 경우, 각각의 뱅크 패턴(BNK)은 적어도 일 측면에서 경사면을 가질 수 있다. 다른 실시예에서, 뱅크 패턴들(BNK)은 도 11b 및 도 11d에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 각각의 뱅크 패턴(BNK)은 적어도 일 측면에서 곡면을 가질 수 있다. 또한, 뱅크 패턴들(BNK)의 상부에 배치되는 각각의 전극(ET) 및/또는 절연층은 상기 뱅크 패턴들(BNK)에 대응하는 형상을 가질 수 있다. 일 예로, 뱅크 패턴들(BNK)의 상부에 배치되는 각각의 전극(ET) 및/또는 절연층은 상기 뱅크 패턴들(BNK)에 대응하는 영역에서 경사면 또는 곡면을 가질 수 있다. 즉, 본 발명에서 뱅크 패턴들(BNK)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 뱅크 패턴들(BNK) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
뱅크 패턴들(BNK)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 뱅크 패턴들(BNK)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 뱅크 패턴들(BNK)은 현재 공지된 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 본 발명의 실시예에서, 뱅크 패턴들(BNK)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 뱅크 패턴들(BNK)은 반사 부재로 기능할 수 있다. 일 예로, 뱅크 패턴들(BNK)은 그 상부에 제공된 제1 내지 제4 전극들(ET1~ET4)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
뱅크 패턴들(BNK)의 상부에는 광원 유닛(LSU)의 각 직렬 단을 구성하는 전극들(ET)이 배치될 수 있다. 실시예에 따라, 상기 전극들(ET)은 각각의 뱅크 패턴(BNK)에 대응하는 형상을 가질 수 있다. 예를 들어, 각각의 전극(ET)은, 각각의 뱅크 패턴(BNK)에 대응하는 경사면 또는 곡면을 가지면서, 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다. 한편, 뱅크 패턴들(BNK)이 형성되지 않는 실시예의 경우, 각각의 전극(ET)은 패시베이션층(PSV) 상에 실질적으로 평탄하게 형성될 수도 있다.
각각의 전극(ET)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 내지 제4 전극들(ET1~ET4) 각각은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO2(Tin Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 내지 제4 전극들(ET1~ET4) 각각은, 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 내지 제4 전극들(ET1~ET4) 각각은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 내지 제4 전극들(ET1~ET4)은 서로 동일한 도전 물질을 포함할 수 있다. 또는, 상기 제1 내지 제4 전극들(ET1~ET4) 중 일부는, 다른 전극과 상이한 도전 물질을 포함할 수도 있다.
또한, 각각의 전극(ET)은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 내지 제4 전극들(ET1~ET4) 각각은 반사성의 도전 물질을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 내지 제4 전극들(ET1~ET4) 각각은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 상기 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 상기 반사 전극층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금으로 구성될 수 있으나, 이에 한정되지는 않는다. 즉, 각각의 전극(ET)에 포함되는 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 각각의 전극(ET)이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 각각의 전극(ET)이 뱅크 패턴(BNK)에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 인접한 전극(ET)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(BSL)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 상기 투명 전극층은, 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 상기 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 각각의 전극(ET)은 ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 각각의 전극(ET)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 각각의 전극(ET)은 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함할 수 있다. 이 경우, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 각 전극(ET)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 상기 도전성 캡핑층은 각각의 전극(ET)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 상기 도전성 캡핑층은 각 전극(ET)의 구성 요소로 간주되거나, 또는 상기 전극(ET) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
상기 전극들(ET)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 내지 제4 전극들(ET1~ET4) 각각의 일 영역을 커버하도록 형성되며, 상기 제1 내지 제4 전극들(ET1~ET4) 각각의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 일 예로, 제1 절연층(INS1)은, 각각의 뱅크 패턴(BNK) 상에서 전극들(ET)의 일 영역을 노출할 수 있다. 한편, 실시예에 따라 제1 절연층(INS1)은 생략될 수도 있다. 이 경우, 패시베이션층(PSV), 및/또는 전극들(ET) 각각의 일단 상에 바로 발광 소자들(LD)이 배치될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 전극들(ET)을 전면적으로 커버하도록 형성될 수 있다. 이러한 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 각 뱅크 패턴(BNK) 상부의 일 영역에서 각 전극(ET)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 또는, 다른 실시예에서, 제1 절연층(INS1)은, 발광 소자들(LD)의 공급 및 정렬이 완료된 이후, 상기 발광 소자들(LD)의 하부에만 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
이러한 제1 절연층(INS1)은 전극들(ET)이 형성된 이후 상기 전극들(ET)을 커버하도록 형성되어, 후속 공정에서 상기 전극들(ET)이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 산화 알루미늄(Al2O3) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 절연층(INS1)의 구성 물질이 특별히 한정되지는 않는다.
제1 절연층(INS1)이 형성된 각각의 화소 영역, 특히, 각 화소(PXL)의 발광 영역(EMA)에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역에 다수의 발광 소자들(LD)이 공급되고, 상기 발광 소자들(LD)은 전극들(ET) 각각에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 상기 전극들(ET)의 사이에 방향성을 가지고 정렬될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는, 그 길이 방향의 양 단부들, 즉, 제1 및 제2 단부들(EP1, EP2)이 이웃한 한 쌍의 전극들과 중첩되도록 상기 한 쌍의 전극들의 사이에 가로 방향 또는 사선 방향 등으로 배치될 수 있다. 다른 실시예에서, 발광 소자들(LD) 중 적어도 일부는 이웃한 한 쌍의 전극들의 사이에 상기 전극들과 중첩되지 않도록 배치되되, 각각의 컨택 전극(CE)을 통해 상기 한 쌍의 전극들에 전기적으로 연결될 수도 있다. 이와 같이, 각각의 직렬 단을 구성하는 한 쌍의 전극들의 사이에는, 각각 적어도 하나의 발광 소자(LD)가 배치될 수 있다.
발광 소자들(LD)의 일 영역 상에는, 절연 패턴(INP)이 배치될 수 있다. 예를 들어, 절연 패턴(INP)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하면서, 상기 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에만 부분적으로 배치될 수 있다. 이러한 절연 패턴(INP)은 각 화소(PXL)의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 절연 패턴(INP)은 실시예에 따라서는 생략될 수도 있으며, 이 경우 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)상에 인접한 컨택 전극들(CE)의 양단이 바로 배치될 수도 있다.
절연 패턴(INP)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 절연 패턴(INP)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 산화 알루미늄(Al2O3), 포토 레지스트(PR) 물질 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 절연 패턴(INP)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 절연 패턴(INP)을 형성하게 되면, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간은 절연 패턴(INP)을 형성하는 과정에서 유입된 절연 물질로 채워질 수 있다. 이에 따라, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다. 다만, 제1 절연층(INS1)의 물질 등에 따라서는 상기 이격 공간이 완전히 채워지지는 않을 수도 있다. 예를 들어, 절연 패턴(INP)은 발광 소자들(LD)의 상부에만 형성되거나, 또는 발광 소자들(LD)의 상하부에 모두 형성될 수 있다.
절연 패턴(INP)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은, 각각의 컨택 전극(CE)에 의해 커버될 수 있다. 예를 들어, 이웃한 컨택 전극들(CE) 각각의 일단은, 절연 패턴(INP)을 사이에 개재하고, 적어도 하나의 인접한 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 이격되어 배치될 수 있다.
일 실시예에서, 컨택 전극들(CE)은 도 11a 및 도 11b에 도시된 바와 같이 베이스 층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다.
다른 실시예에서, 컨택 전극들(CE)은 복수의 그룹으로 나뉘어 각 그룹 별로 베이스 층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 예를 들어, 도 11c 및 도 11d에 도시된 바와 같이 이웃한 한 쌍의 컨택 전극들(CE)은 베이스 층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 상기 한 쌍의 컨택 전극들(CE)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 즉, 컨택 전극들(CE)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
또한, 컨택 전극들(CE)은 전극들(ET) 각각의 노출 영역을 커버하도록 상기 전극들(ET)의 상부에 배치될 수 있다. 예를 들어, 컨택 전극들(CE)은, 전극들(ET) 각각과 접촉되도록 상기 전극들(ET) 각각의 적어도 일 영역 상에 배치될 수 있다. 이에 따라, 컨택 전극들(CE)이, 각각의 상부에 배치된 전극들(ET)에 전기적으로 연결되고, 상기 컨택 전극들(CE)을 통해 전극들(ET) 각각이 인접한 적어도 하나의 발광 소자(LD)의 제1 또는 제2 단부(EP1, EP2)에 전기적으로 연결될 수 있다.
실시예에 따라, 컨택 전극들(CE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 컨택 전극들(CE)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 빛이 컨택 전극들(CE)을 투과하여 표시 장치의 외부로 방출될 수 있게 된다.
컨택 전극들(CE) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 각각의 발광 영역(EMA)에 형성된 뱅크 패턴들(BNK), 전극들(ET), 발광 소자들(LD), 절연 패턴(INP), 및 컨택 전극들(CE)을 커버하도록, 표시 영역(DA) 상에 전면적으로 형성 및/또는 배치될 수 있다. 이러한 제2 절연층(INS2)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
일 실시예에서, 제2 절연층(INS2)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 적어도 두 층의 무기 절연층들과, 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 제2 절연층(INS2)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 또한, 실시예에 따라서는, 제2 절연층(INS2)의 상부에 적어도 한 층의 오버 코트층(OC) 및/또는 봉지 기판 등이 더 배치될 수도 있다.
실시예에 따라, 제2 절연층(INS2) 및 오버 코트층(OC) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제2 절연층(INS2) 및 오버 코트층(OC) 각각은 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
도 12a 및 도 12b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도로서, 일 예로 도 10의 Ⅱ~Ⅱ’선에 대응하는 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타낸다. 구체적으로, 도 12a의 실시예와 비교할 때, 도 12b의 실시예에서는 일부 정렬 배선들(일 예로, 제1 내지 제3 배선들(LI1~LI3))의 위치가 변경된다. 도 12a 및 도 12b의 실시예들에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 5 내지 도 12b를 참조하면, 정렬 배선들 및 스위칭 소자들(ST)은 회로층(PCL) 및/또는 표시층(DPL)에 배치될 수 있다. 예를 들어, 각 화소(PXL)의 제1 스위칭 소자(ST1)를 비롯한 스위칭 소자들(ST)은 회로층(PCL)에 배치될 수 있다. 그리고, 각각의 정렬 배선은 회로층(PCL) 또는 표시층(DPL)에 배치될 수 있다.
일 실시예에서는, 도 12a에 도시된 바와 같이, 제1 제어 배선(CLI1)이 스위칭 소자들(ST)과 함께 회로층(PCL)에 배치되고, 제1 내지 제3 배선들(LI1~LI3)은 광원 유닛(LSU)의 전극들(ET)과 함께 표시층(DPL)에 배치될 수 있다. 예를 들어, 제1 제어 배선(CLI1)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층 상에 동시에 형성되거나, 상기 트랜지스터들(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 동시에 형성될 수 있다. 또는, 제1 제어 배선(CLI1)은 회로층(PCL) 내의 또 다른 도전층에 형성될 수도 있다.
다른 실시예에서는, 도 12b에 도시된 바와 같이, 제1 제어 배선(CLI1) 및 제1 내지 제3 배선들(LI1~LI3)이 모두 회로층(PCL)에 배치될 수 있다. 또 다른 실시예에서는, 제1 제어 배선(CLI1) 및 제1 내지 제3 배선들(LI1~LI3)이 모두 표시층(DPL)에 배치될 수도 있다. 즉, 정렬 배선들 각각의 위치는 실시예에 따라 다양하게 변경될 수 있다.
회로층(PCL)은, 제1 컨택홀(CH1)을 통해 각 화소(PXL)의 제1 전극(ET1)에 연결되는 트랜지스터(T), 일 예로, 제1 트랜지스터(T1)를 비롯한 복수의 트랜지스터들(T), 및 스토리지 커패시터(Cst)를 비롯한 다수의 회로 소자들을 포함할 수 있다. 또한, 회로층(PCL)은, 각각의 스위치부(SWU)를 구성하는 적어도 하나의 스위칭 소자(일 예로, 적어도 제1 스위칭 소자(ST1))를 더 포함할 수 있다. 예를 들어, 회로층(PCL)은, 화소들(PXL)의 제1 스위칭 소자들(ST1)을 비롯한 다수의 스위칭 소자들(ST)을 포함할 수 있다.
스토리지 커패시터(Cst)는, 서로 중첩되는 제1 커패시터 전극(CET1) 및 제2 커패시터 전극(CET2)을 포함한다. 실시예에 따라, 제1 및 제2 커패시터 전극들(CET1, CET2) 각각은, 단일층 또는 다중층으로 구성될 수 있다. 또한, 제1 및 제2 커패시터 전극들(CET1, CET2) 중 적어도 하나는, 제1 트랜지스터(T1)를 구성하는 적어도 하나의 전극 또는 반도체층(SCL)과 동일한 층에 배치될 수 있다.
예를 들어, 제1 커패시터 전극(CET1)은, 제1 트랜지스터(T1)의 반도체층(SCL)과 동일한 층에 배치되는 하부 전극(LE)과, 상기 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되며 상기 하부 전극(LE)에 전기적으로 연결되는 상부 전극(UE)을 포함한 다중층의 전극으로 구성될 수 있다. 실시예에 따라, 하부 전극(LE)은 소정의 불순물이 도핑된 반도체 패턴일 수 있다. 제2 커패시터 전극(CET2)은, 제1 트랜지스터(T1)의 게이트 전극과 동일한 층에 배치되며, 제1 커패시터 전극(CET1)의 하부 전극(LE) 및 상부 전극(UE)과 중첩되는 단일층의 전극으로 구성될 수 있다. 이 경우, 제1 트랜지스터(T1) 등을 형성하는 단계에서, 스토리지 커패시터(Cst)를 동시에 형성할 수 있다.
다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 커패시터 전극들(CET1, CET2) 각각의 구조 및/또는 위치는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는, 제1 및 제2 커패시터 전극들(CET1, CET2) 중 어느 하나가, 제1 트랜지스터(T1)를 구성하는 전극들(일 예로, 게이트 전극(GE), 및 제1 및 제2 트랜지스터 전극들(TE1, TE2)) 및 반도체층(SCL)과는 상이한 층에 배치된 적어도 한 층의 도전 패턴을 포함할 수도 있다.
스위칭 소자들(ST)은 실질적으로 서로 동일 또는 유사한 단면 구조를 가질 수 있다. 일 실시예에서, 스위칭 소자들(ST)은 화소 회로(PXC)를 구성하는 트랜지스터들(T)과 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 예를 들어, 제1 스위칭 소자(ST1)는, 트랜지스터들(T)의 반도체층들(SCL)과 동일한 층 상에 배치되는 제1 활성층(ACT1)을 포함할 수 있다. 유사하게, 제2 및 제3 스위칭 소자들(ST2, ST3) 각각은, 트랜지스터들(T)의 반도체층들(SCL)과 동일한 층 상에 배치되는 제2 및 제3 활성층들(ACT2, ACT3)을 포함할 수 있다.
제1 활성층(ACT1)은 제1 제어 배선(CLI1)의 일 영역과 중첩될 수 있고, 상기 제1 제어 배선(CLI1)의 일 영역이 제1 스위칭 소자(ST1)의 게이트 전극을 구성할 수 있다. 유사하게, 제2 및 제3 활성층들(ACT2, ACT2)은 제1 제어 배선(CLI1)의 다른 일 영역들과 중첩될 수 있고, 상기 제1 제어 배선(CLI1)의 다른 일 영역들이 제2 및 제3 스위칭 소자들(ST2, ST3) 각각의 게이트 전극을 구성할 수 있다.
제1 활성층(ACT1)의 일 영역은 적어도 하나의 컨택홀 등을 경유하여 표시층(DPL)에 배치된 제4 전극(ET4)에 전기적으로 연결될 수 있다. 그리고, 상기 제1 활성층(ACT1)의 다른 일 영역은 적어도 하나의 다른 컨택홀 등을 경유하여 표시층(DPL)에 배치된 제1 배선(LI1)에 연결될 수 있다.
일 실시예에서는, 도 12a에 도시된 바와 같이, 제1 활성층(ACT1)의 서로 다른 일 영역들이 각각의 브릿지 패턴(BRP)을 경유하여 각각 제4 전극(ET4) 및 제1 배선(LI1)에 연결될 수 있다. 다른 실시예에서는, 도 12b에 도시된 바와 같이, 제1 활성층(ACT1)의 일 영역은 브릿지 패턴(BRP)을 경유하여 제4 전극(ET4)에 연결되고, 상기 제1 활성층(ACT1)의 다른 일 영역은 제1 배선(LI1)에 바로 연결될 수 있다. 실시예에 따라, 브릿지 패턴(BRP)은, 제1 및 제2 트랜지스터들(TE1, TE2)과 동일한 층 상에 배치될 수 있으나, 상기 브릿지 패턴(BRP)의 위치는 다양하게 변경될 수 있다.
유사하게, 제2 및 제3 활성층들(ACT2, ACT3)은, 적어도 하나의 브릿지 패턴(BRP)을 경유하거나 경유하지 않고, 각각 제3 전극(ET3)과 제2 배선(LI2)의 사이 및 제1 전극(ET1)과 제3 배선(LI3)의 사이에 연결될 수 있다. 즉, 각각의 스위칭 소자(ST) 및 이에 대응하는 각각의 전극(ET) 및 정렬 배선 사이의 연결 구조는 다양하게 변경될 수 있다.
도 13 내지 도 18은 각각 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도로서, 일 예로 정렬 배선들 및 화소들(PXL)의 상호 배치 구조와 관련한 서로 다른 실시예들을 나타낸다. 실시예에 따라, 도 13은 도 9a의 실시예에 의한 화소(PXL)를 구비한 표시 영역(DA)의 일 영역을 나타내고, 도 14 내지 도 18은 도 13의 실시예에 대한 변경 실시예를 나타내기로 한다. 다만, 본 발명의 각 실시예는 단독으로 적용되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 적용될 수 있는 것으로서, 앞서 설명한 다양한 실시예들에서와 같이 화소(PXL)의 구조는 다양하게 변경될 수 있다. 도 13 내지 도 18의 실시예들을 설명함에 있어, 앞서 설명한 실시예들과 유사 또는 동일한 구성(일 예로, 각 화소(PXL)의 구조 등)에 대한 상세한 설명은 생략하기로 한다.
먼저 도 5 내지 도 13을 참조하면, 표시 영역(DA)은 각각 복수의 화소들(PXL)을 포함한 복수의 수평 라인들을 포함할 수 있다. 그리고, 표시 영역(DA)은, 각각의 수평 라인마다 동일하게 반복되는 구조를 가질 수 있다.
예를 들어, 화소들(PXL)은 실질적으로 서로 동일한 구조를 가지면서 제1 및 제2 방향(DR1, DR2)을 따라 규칙적으로 배열될 수 있다. 그리고, 정렬 배선들은, 각각의 수평 라인마다 배치될 수 있다. 한편, 발광 소자들(LD)을 정렬하기 위한 정렬 단계에서, 동일한 신호를 공급받는 정렬 배선들은 표시 영역(DA)의 내부 및/또는 외부에서 서로 연결될 수 있다. 예를 들어, 각각의 수평 라인마다 반복적으로 배치되는 제1 제어 배선들(CLI1)은 표시 영역(DA)의 내부 및/또는 외부에서 서로 연결될 수 있다. 유사하게, 각각의 수평 라인마다 반복적으로 배치되는 제1 배선들(LI1), 제2 배선들(LI2) 및 제3 배선들(LI3)도 동일한 신호를 공급받는 배선들끼리 서로 연결될 수 있다.
각각의 정렬 배선은 복수의 화소들(PXL)에 공통으로 연결될 수 있다. 예를 들어, 각각의 수평 라인에 배치되는 제1 제어 배선(CLI1), 제1 배선(LI1), 제2 배선(LI2) 및 제3 배선(LI3) 각각은, 적어도 한 수평 라인의 화소들(PXL)에 공통으로 연결될 수 있다.
일 실시예에서, 상기 정렬 배선들은 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 제1 내지 제4 전극들(ET1~ET4)의 일단(일 예로, 상단)에 인접하도록 배치될 수 있다. 일 예로, 상기 정렬 배선들은 상기 제1 내지 제4 전극들(ET1~ET4)의 일단으로부터 제2 방향(DR2)을 따라 순차적으로 이격되어 배열될 수 있다. 또한, 상기 정렬 배선들 각각은, 각 수평 라인의 화소들(PXL)이 배열되는 제1 방향(DR1)을 따라 연장되어, 해당 수평 라인의 화소들(PXL)에 공통으로 연결될 수 있다.
도 14를 참조하면, 각각의 제3 스위칭 소자(ST3)는 인접한 연결 전극(CNL)과 제1 전극(ET1)의 사이에 연결될 수 있다. 일 예로, 도 7c의 실시예에서와 같이 각각의 제3 스위칭 소자(ST3)가 제1 전극(ET1)과 제2 전극(ET2)의 사이에 연결될 경우, 도 13의 실시예 등에 개시된 제3 배선(LI3)은 생략될 수 있다. 그리고, 상기 제3 스위칭 소자(ST3)가 인접한 어느 하나의 연결 전극(CNL)(일 예로, 직전 수평 라인의 화소들(PXL)에 연결된 연결 전극(CNL), 또는 해당 수평 라인의 화소들(PXL)에 연결된 연결 전극(CNL))에 연결되거나, 인접한 화소(PXL)의 제2 전극(ET2)(일 예로, 직전 수평 라인에 배치된 화소(PXL)의 제2 전극(ET2) 또는 해당 화소(PXL)의 제2 전극(ET2))에 연결될 수 있다. 실시예에 따라, 표시 영역(DA)에 배치된 화소들(PXL)의 제2 전극들(ET2)은 각각의 연결 전극(CNL)을 통해 서로 연결될 수 있으며, 각 수평 라인의 연결 전극들(CNL)은 표시 영역(DA)의 내부 및/또는 외부에서 서로 연결될 수 있다.
도 15를 참조하면, 도 13의 실시예와 비교하여 제3 스위칭 소자(ST3) 및 이에 연결되는 제3 배선(LI3)은 생략될 수도 있다. 일 예로, 도 7e 및 도 9c의 실시예에서와 같이 각각의 화소 회로(PXC)에 구비된 소정의 트랜지스터(일 예로, 제7 트랜지스터(T7))를 이용하여 제1 전극(ET1)에 소정의 정렬 신호(일 예로, 제4 정렬 신호(AS4))를 인가할 경우, 제3 스위칭 소자(ST3) 및 이에 연결되는 제3 배선(LI3)은 형성되지 않을 수 있다.
도 16을 참조하면, 연속된 한 쌍의 수평 라인들은 서로 대칭적인 구조를 가질 수 있다. 예를 들어, 어느 한 수평 라인(일 예로, 각각의 홀수 번째 수평 라인)의 화소들(PXL)에 연결된 정렬 배선들(일 예로, 제1 제어 배선(CLI1) 및 제1 내지 제3 배선들(LI1~LI3))은, 상기 어느 한 수평 라인의 화소들(PXL) 및 다음 수평 라인(일 예로, 각각의 짝수 번째 수평 라인)의 화소들(PXL)을 사이에 개재하고, 상기 다음 수평 라인의 화소들(PXL)에 연결된 정렬 배선들과 대향되도록 배치될 수 있다.
또한, 상기 한 쌍의 수평 라인들에 포함된 스위칭 소자들(ST)은 서로 대칭인 형상 및/또는 구조를 가질 수 있다. 예를 들어, 상기 어느 한 수평 라인의 화소들(PXL)에 포함된 제1 스위칭 소자들(ST1)은, 다음 수평 라인의 화소들(PXL)에 포함된 제1 스위칭 소자들(ST1)과 대칭인 형상을 가질 수 있다.
일 실시예에서, 상기 한 쌍의 수평 라인들에 포함된 화소들(PXL)도 서로 대칭인 형상 및/또는 구조를 가질 수 있다. 예를 들어, 상기 어느 한 수평 라인의 화소들(PXL)에 포함된 제1 전극들(ET1), 제2 전극들(ET2) 및 중간 전극들(일 예로, 제3 및 제4 전극들(ET3, ET4))은, 다음 한 수평 라인의 화소들(PXL)에 포함된 제1 전극들(ET1), 제2 전극들(ET2) 및 중간 전극들과 서로 대칭인 형상을 가질 수 있다. 다만, 다른 실시예에서는, 상기 한 쌍의 수평 라인들에 대응하는 정렬 배선들 및 스위칭 소자들(ST)이 서로 대칭인 형상을 가지더라도, 화소들(PXL)은 각 수평 라인마다 동일하게 반복되는 형상 및/또는 구조를 가질 수도 있다.
또한, 일 실시예에서, 상기 한 쌍의 수평 라인들에 포함된 화소들(PXL)이 서로 대칭인 형상 및/또는 구조를 가질 경우, 상기 한 쌍의 수평 라인들의 사이에는 하나의 연결 전극(CNL)만이 배치되고, 상기 한 쌍의 수평 라인들에 포함된 화소들(PXL)이 상기 하나의 연결 전극(CNL)을 공유할 수 있다. 다만, 다른 실시예에서는, 상기 한 쌍의 수평 라인들에 포함된 화소들(PXL)이 서로 대칭인 형상 및/또는 구조를 가질 경우에도, 각 수평 라인의 화소들(PXL)에 대응하는 각각의 연결 전극(CNL)이 개별적으로 형성될 수도 있다.
도 17을 참조하면, 적어도 한 수평 라인의 화소들(PXL)에 연결되는 정렬 배선들은, 상기 수평 라인의 화소들(PXL)의 서로 다른 일측에 나뉘어 배치될 수 있다. 예를 들어, 홀수 번째 수평 라인의 제1 제어 배선(CLI1), 제1 배선(LI1) 및 제3 배선(LI3)은 제1 내지 제4 전극들(ET1~ET4)의 일 단부(일 예로, 상단)에 인접하도록 배치되고, 제2 배선(LI2)은 상기 제1 내지 제4 전극들(ET1~ET4)의 다른 단부(일 예로, 하단)에 인접하도록 배치될 수 있다. 또한, 제2 배선(LI2)의 주변에는 제2 제어 배선(CLI2)이 배치될 수 있다. 예를 들어, 제2 제어 배선(CLI2)은, 제2 배선(LI2)과 함께, 제1 내지 제4 전극들(ET1~ET4)의 다른 단부(일 예로, 하단)에 인접하도록 배치될 수 있다. 이 경우, 제2 스위칭 소자(ST2)의 제2 활성층(ACT2)은 제2 제어 배선(CLI2)과 부분적으로 중첩되며 제3 전극(ET3)과 제2 배선(LI2)의 사이에 전기적으로 연결될 수 있다.
실시예에 따라, 제2 제어 배선(CLI2)은 제1 제어 배선(CLI1)과 실질적으로 동일한 신호(일 예로, 동일한 스위치 제어신호(SWS))를 공급받을 수 있다. 예를 들어, 제2 제어 배선(CLI2)은 표시 영역(DA)의 내부 및/또는 외부에서 제1 제어 배선(CLI1)과 연결될 수 있다. 이 경우, 제2 스위칭 소자(ST2)는, 제1 및 제3 스위칭 소자들(ST1, ST3)과 동시에 턴-온될 수 있다.
또한, 연속된 한 쌍의 수평 라인들에 배치된 화소들(PXL)은, 적어도 하나의 정렬 배선을 공유할 수 있다. 예를 들어, 두 번째 수평 라인에 배치된 화소들(PXL)은, 첫 번째 수평 라인에 배치된 화소들(PXL)과 제2 제어 배선(CLI2) 및 제2 배선(LI2)을 공유할 수 있다. 또한, 상기 두 번째 수평 라인에 배치된 화소들(PXL)은, 세 번째 수평 라인에 배치된 화소들(PXL)과는 제1 제어 배선(CLI1), 제1 배선(LI1) 및 제3 배선(LI3)을 공유할 수 있다.
상술한 실시예에 따르면, 표시 영역(DA)에 정렬 배선들을 보다 효율적으로 배치할 수 있다. 또한, 정렬 배선들의 사이에서 발생할 수 있는 커플링 영향을 방지 또는 저감할 수 있다. 예를 들어, 정렬 단계에서 제3 및 제4 전극들(ET3, ET4) 각각으로 교류 신호로 설정되는 소정의 정렬 신호를 인가하고, 제1 및 제2 전극들(ET1, ET2) 각각으로 직류 신호로 설정되는 소정의 정렬 신호를 인가한다고 할 때, 상기 제3 및 제4 전극들(ET3, ET4)로 각각의 정렬 신호를 전달하기 위한 제1 및 제2 배선들(LI1, LI2)을 화소들(PXL)의 서로 다른 일측에 분산하여 배치하게 되면, 정렬 배선들의 사이에서 발생할 수 있는 커플링 영향을 최소화할 수 있게 된다. 이에 따라, 각각의 전극(ET)으로 각각의 정렬 신호를 안정적으로 공급할 수 있게 되어, 고품질의 화소(PXL) 및 이를 구비한 표시 장치를 제조할 수 있게 된다.
도 18을 참조하면, 상술한 실시예들 중 적어도 두 개의 실시예들은 서로 복합적으로 적용될 수 있다. 예를 들어, 도 15의 실시예와 도 17의 실시예를 복합적으로 적용하여, 제3 스위칭 소자(ST3) 및 이에 연결되는 제3 배선(LI3)을 제거함과 더불어, 적어도 한 수평 라인의 화소들(PXL)에 연결되는 정렬 배선들을 상기 수평 라인의 화소들(PXL)의 서로 다른 일측에 나누어 배치할 수 있다. 또한, 이외에도 앞서 설명한 다양한 실시예들은 각각 단독으로 적용되거나, 또는 적어도 하나의 다른 실시예와 함께 결합되어 적용될 수 있다.
본 발명의 다양한 실시예들에 의한 화소(PXL) 및 이를 구비한 표시 장치의 제조 방법을 개략적으로 설명하면, 먼저 각각의 화소 영역(또는, 각각의 화소 영역 및 그 주변 영역)에 화소 회로(PXC)를 구성하는 회로 소자들, 스위칭 소자들(ST), 정렬 배선들(일 예로, 제1 제어 배선(CLI1) 및 제1 내지 제3 배선들(LI1~LI3)), 및/또는 광원 유닛(LSU)의 전극들(ET)을 형성한다. 일 예로, 베이스 층(BSL) 상의 각 화소 영역에 화소 회로(PXC), 스위칭 소자들(ST) 및 각종 배선들을 형성하여 회로층(PCL)을 형성한 이후, 상기 회로층(PCL) 상에 전극들(ET)을 형성할 수 있다. 일 실시예에서, 정렬 배선들은, 회로층(PCL)을 형성하는 단계 및/또는 전극들(ET)을 형성하는 단계에서 형성될 수 있다. 한편, 실시예에 따라, 전극들(ET)이 형성된 이후, 상기 전극들(ET) 상에 선택적으로 제1 절연층(INS1)을 형성할 수 있다.
이후, 전극들(ET)이 형성된 각각의 발광 영역(EMA)에 다수의 발광 소자들(LD)을 공급한다. 그리고, 스위칭 소자들(ST)을 구동하고, 상기 전극들(ET)로 각각의 정렬 신호를 공급한다. 일 실시예에서, 각각의 정렬 신호는, 발광 소자들(LD)이 공급된 상태에서 소정 시간 이상 지속적으로 공급될 수 있다. 이에 따라, 상기 전극들(ET)의 사이에 전계가 형성되면서, 발광 소자들(LD)이 전극들(ET)의 사이에 정렬될 수 있다. 일 실시예에서, 발광 소자들(LD)이 정렬된 이후, 상기 발광 소자들(LD) 상에 선택적으로 제1 절연 패턴(INP)을 형성할 수 있다.
이후, 상기 발광 소자들(LD)을 전극들(ET)의 사이에 전기적으로 연결한다. 예를 들어, 전극들(ET) 및 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 각각의 컨택 전극(CE)을 형성함으로써, 발광 소자들(LD)을 전극들(ET)의 사이에 전기적으로 연결할 수 있다. 일 실시예에서, 컨택 전극들(CE)이 형성된 이후, 표시 영역(DA)에 전면적으로 제2 절연층(INS2) 및/또는 오버코트층(OC)을 형성할 수 있다.
상술한 본 발명의 다양한 실시예들에 의한 화소(PXL) 및 이를 구비하는 표시 장치와, 그의 제조 방법에 따르면, 각 화소(PXL)의 광원 유닛(LSU)에 배치된 적어도 하나의 전극(ET)과 이에 대응하는 소정의 정렬 배선의 사이에 스위칭 소자(ST)를 배치한다. 그리고, 필요에 따라 상기 스위칭 소자(ST)를 구동하여 상기 적어도 하나의 전극(ET)을 각각의 정렬 배선에 선택적으로 연결한다. 이에 따라, 발광 소자들(LD)의 정렬 단계 등에서는 원하는 정렬 신호를 화소(PXL)로 원활히 전달하고, 표시 장치의 실사용 중에는 스위칭 소자(ST)를 오프 상태로 유지하여 화소들(PXL)을 각각의 정렬 배선으로부터 격리할 수 있다. 이와 같은 본 발명의 실시예들에 따르면, 정렬 배선들의 분리를 위한 식각 공정(일 예로, 마스크 공정)을 생략할 수 있게 된다. 따라서, 표시 장치의 제조 공정을 보다 간소화할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
BNK: 뱅크 패턴 BSL: 베이스 층
CE: 컨택 전극 CNL: 연결 전극
DA: 표시 영역 DPL: 표시층
EP1: 제1 단부 EP2: 제2 단부
ET1~ET4: 제1~제4 전극 IET1, IET2: 제1, 제2 중간 전극
LD: 발광 소자 LSU: 광원 유닛
PCL: 회로층 PNL: 표시 패널
PXC: 화소 회로 PXL: 화소
ST1~ST3: 제1~제3 스위칭 소자 SWU: 스위치부
CLI1, CLI2: 제1, 제2 제어 배선 LI1~LI3: 제1~제3 배선

Claims (20)

  1. 표시 영역에 배치된 화소;
    상기 화소에 연결된 제1 배선; 및
    상기 제1 배선의 주변에 배치된 제1 제어 배선을 구비하며,
    상기 화소는,
    서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극의 사이에 배치된 제1 중간 전극을 포함한 적어도 하나의 중간 전극;
    상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 중간 전극 중 이웃한 한 쌍의 전극들의 사이에 각각 연결된 복수의 발광 소자들; 및
    상기 제1 중간 전극과 상기 제1 배선의 사이에 연결되며, 상기 제1 제어 배선으로 인가되는 신호에 의해 제어되는 제1 스위칭 소자를 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 스위칭 소자는, 상기 제1 제어 배선과 중첩되며 상기 제1 중간 전극과 상기 제1 배선의 사이에 전기적으로 연결된 제1 활성층을 포함하는, 표시 장치.
  3. 제1항에 있어서,
    상기 제1 배선으로부터 이격된 제2 배선을 더 포함하며,
    상기 화소는,
    상기 제1 전극과 상기 제1 중간 전극의 사이에 배치된 제2 중간 전극; 및
    상기 제2 중간 전극과 상기 제2 배선의 사이에 연결된 제2 스위칭 소자를 더 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 제2 배선은 상기 제1 제어 배선의 주변에 배치되며,
    상기 제2 스위칭 소자는, 상기 제1 제어 배선과 중첩되며 상기 제2 중간 전극과 상기 제2 배선의 사이에 전기적으로 연결된 제2 활성층을 포함하는, 표시 장치.
  5. 제3항에 있어서,
    상기 제2 배선의 주변에 배치된 제2 제어 배선을 더 포함하며,
    상기 제2 스위칭 소자는, 상기 제2 제어 배선과 부분적으로 중첩되며 상기 제2 중간 전극과 상기 제2 배선의 사이에 전기적으로 연결된 제2 활성층을 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 제1 배선 및 상기 제1 제어 배선은, 상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 중간 전극의 일 단부에 인접하도록 배치되고,
    상기 제2 배선 및 상기 제2 제어 배선은, 상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 중간 전극의 다른 단부에 인접하도록 배치되는, 표시 장치.
  7. 제3항에 있어서,
    상기 제1 및 제2 배선들로부터 이격된 제3 배선을 더 포함하며,
    상기 화소는, 상기 제1 전극과 상기 제3 배선의 사이에 연결되며 상기 제1 스위칭 소자와 동시에 턴-온되는 제3 스위칭 소자를 더 포함하는, 표시 장치.
  8. 제1항에 있어서,
    상기 제1 배선으로부터 이격된 제2 배선을 더 포함하며,
    상기 화소는, 상기 제1 전극과 상기 제2 배선의 사이에 연결된 제2 스위칭 소자를 더 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 화소는, 상기 제1 전극과 상기 제2 전극의 사이에 연결되며 상기 제1 스위칭 소자와 동시에 턴-온되는 제3 스위칭 소자를 더 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 제1 전극, 상기 적어도 하나의 중간 전극 및 상기 제2 전극은, 상기 화소의 발광 영역에서 제1 방향을 따라 순차적으로 배열되는, 표시 장치.
  11. 제10항에 있어서,
    상기 제1 배선 및 상기 제1 제어 배선은, 상기 제1 전극, 상기 적어도 하나의 중간 전극 및 상기 제2 전극의 일단에 인접하도록 배치되며, 각각이 상기 제1 방향을 따라 연장되어 상기 화소가 배치된 수평 라인의 화소들에 공통으로 연결되는, 표시 장치.
  12. 제1항에 있어서,
    상기 표시 영역은, 각각 복수의 화소들을 포함한 복수의 수평 라인들을 포함하며,
    어느 한 수평 라인의 화소들에 연결된 제1 배선 및 제1 제어 배선은, 상기 어느 한 수평 라인의 화소들 및 다음 수평 라인의 화소들을 사이에 개재하고, 상기 다음 수평 라인의 화소들에 연결된 제1 배선 및 제1 제어 배선과 대향되도록 배치되는, 표시 장치.
  13. 제12항에 있어서,
    상기 어느 한 수평 라인의 화소들에 포함된 제1 스위칭 소자들과, 상기 다음 수평 라인의 화소들에 포함된 제1 스위칭 소자들은 서로 대칭인 형상을 가지는, 표시 장치.
  14. 제12항에 있어서,
    상기 어느 한 수평 라인의 화소들에 포함된 제1 전극들, 제2 전극들 및 중간 전극들과, 상기 다음 수평 라인의 화소들에 포함된 제1 전극들, 제2 전극들 및 중간 전극들은, 서로 대칭인 형상을 가지는, 표시 장치.
  15. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 각각 제1 전원 및 제2 전원에 전기적으로 연결되며,
    상기 적어도 하나의 중간 전극은, 상기 발광 소자들을 통해 상기 제1 전극과 상기 제2 전극의 사이에 전기적으로 연결되는, 표시 장치.
  16. 제15항에 있어서,
    상기 화소는, 상기 제1 전원과 상기 제1 전극의 사이에 연결된 화소 회로를 더 포함하며,
    상기 표시 영역은,
    상기 화소 회로의 회로 소자들이 배치되는 회로층; 및
    상기 회로층과 중첩되며, 상기 제1 전극, 상기 제2 전극, 상기 적어도 하나의 중간 전극 및 상기 발광 소자들이 배치되는 표시층을 포함하는, 표시 장치.
  17. 제16항에 있어서,
    상기 회로층은, 상기 제1 전원에 연결되는 제1 전원 배선, 상기 제2 전원에 연결되는 제2 전원 배선, 상기 제1 스위칭 소자의 활성층, 상기 제1 배선 및 상기 제1 제어 배선 중 적어도 하나를 더 포함하는, 표시 장치.
  18. 제16항에 있어서,
    상기 표시층은, 상기 제1 배선 및 상기 제1 제어 배선 중 적어도 하나를 더 포함하는, 표시 장치.
  19. 제1항에 있어서,
    상기 화소는,
    상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 중간 전극 각각의 하부에 배치된 복수의 뱅크 패턴들; 및
    상기 제1 전극, 상기 제2 전극 및 상기 적어도 하나의 중간 전극 각각의 상부에 배치된 복수의 컨택 전극들; 중 적어도 하나를 더 포함하는, 표시 장치.
  20. 각 화소의 발광 영역에 배치된 복수의 전극들 및 발광 소자들과, 상기 전극들 중 어느 하나에 연결된 스위칭 소자와, 상기 스위칭 소자에 연결된 정렬 배선을 포함한 표시 장치의 제조 방법에 있어서,
    상기 스위칭 소자, 상기 정렬 배선, 및 상기 복수의 전극들을 형성하는 단계;
    상기 발광 영역에 상기 발광 소자들을 공급하는 단계;
    상기 스위칭 소자를 구동하고, 상기 전극들로 각각의 정렬 신호를 공급하여 상기 발광 소자들을 상기 전극들의 사이에 정렬하는 단계; 및
    상기 발광 소자들을 상기 전극들의 사이에 전기적으로 연결하는 단계를 포함하는, 표시 장치의 제조 방법.


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