KR20230022329A - 표시 장치 - Google Patents

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KR20230022329A
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driving
pixels
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light emitting
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KR1020210103379A
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차나현
손선권
신동희
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 제1 방향을 따라 순차적으로 배치된 제1 화소 및 제2 화소를 포함하며, 각각이, 제1 전극, 제2 전극 및 발광 소자를 포함한 서브 화소들을 포함하는 화소들; 상기 화소들의 사이에 배치된 구동 소자들을 포함하는 구동 회로; 상기 화소들에 연결되는 화소 배선들; 및 상기 구동 소자들에 연결되는 구동 배선들을 포함할 수 있다. 상기 구동 배선들은, 상기 제1 화소와 상기 제2 화소 사이의 영역에 배치되며, 상기 제1 화소와 상기 제2 화소 사이의 영역에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 구동 배선을 포함할 수 있다. 상기 제1 화소의 서브 화소들에 포함된 제1 전극들과 상기 제2 화소의 서브 화소들에 포함된 제1 전극들은, 상기 제1 방향에서 상기 제1 구동 배선의 폭 이상의 거리만큼 서로 이격되며, 상기 제1 구동 배선과 중첩되지 않을 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 비표시 영역을 축소하고, 화질을 개선할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 제1 방향을 따라 순차적으로 배치된 제1 화소 및 제2 화소를 포함하며, 각각이, 제1 전극, 제2 전극 및 발광 소자를 포함한 서브 화소들을 포함하는 화소들; 상기 화소들의 사이에 배치된 구동 소자들을 포함하는 구동 회로; 상기 화소들에 연결되는 화소 배선들; 및 상기 구동 소자들에 연결되는 구동 배선들을 포함할 수 있다. 상기 구동 배선들은, 상기 제1 화소와 상기 제2 화소 사이의 영역에 배치되며, 상기 제1 화소와 상기 제2 화소 사이의 영역에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 구동 배선을 포함할 수 있다. 상기 제1 화소의 서브 화소들에 포함된 제1 전극들과 상기 제2 화소의 서브 화소들에 포함된 제1 전극들은, 상기 제1 방향에서 상기 제1 구동 배선의 폭 이상의 거리만큼 서로 이격되며, 상기 제1 구동 배선과 중첩되지 않을 수 있다.
일 실시예에서, 상기 서브 화소들의 제1 전극들은 각각의 서브 화소들의 화소 회로들에 개별적으로 연결될 수 있다.
일 실시예에서, 상기 서브 화소들의 제1 전극들은 각각의 화소 영역에서 상기 제1 방향으로 연장될 수 있다.
일 실시예에서, 상기 서브 화소들의 제2 전극들은, 각각의 서브 화소들의 제1 전극들과 마주하도록 상기 제1 방향으로 연장되며, 화소 전원선에 공통으로 연결될 수 있다.
일 실시예에서, 상기 제1 방향에서 서로 인접한 서브 화소들의 제2 전극들은 하나의 일체형 전극으로 통합될 수 있다.
일 실시예에서, 상기 구동 배선들은, 상기 제1 구동 배선의 주변에 배치되어 상기 제1 화소와 상기 제2 화소 사이의 영역을 지나며, 상기 제1 화소와 상기 제2 화소 사이의 영역에서 상기 제2 방향으로 연장된 제2 구동 배선을 포함할 수 있다.
일 실시예에서, 상기 제1 화소의 서브 화소들 및 상기 제2 화소의 서브 화소들 중 상기 제1 방향에서 순차적으로 배치된 서브 화소들의 제1 전극들은, 상기 제1 방향에서 상기 제1 구동 배선 및 상기 제2 구동 배선을 사이에 두고 서로 이격되며, 상기 제1 구동 배선 및 상기 제2 구동 배선과 중첩되지 않을 수 있다.
일 실시예에서, 상기 제1 구동 배선 및 상기 제2 구동 배선 각각은, 상기 제1 방향으로 연장된 제1 서브 배선 및 상기 제2 방향으로 연장된 제2 서브 배선을 포함한 메쉬형 배선으로 형성될 수 있다.
일 실시예에서, 상기 구동 회로는, 상기 제1 화소 및 상기 제2 화소의 주변에 위치한 제1 구동 소자 및 제2 구동 소자를 포함할 수 있다.
일 실시예에서, 상기 제1 구동 배선은 상기 제1 구동 소자에 전기적으로 연결되고, 상기 제2 구동 배선은 상기 제2 구동 소자에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 화소 배선들은, 상기 화소들의 주사선들 및 데이터선들을 포함할 수 있다. 상기 구동 회로는, 상기 주사선들에 연결된 스테이지 회로들을 포함한 주사 구동부를 포함할 수 있다.
일 실시예에서, 상기 구동 소자들은, 상기 스테이지 회로들을 구성하는 트랜지스터들 및 커패시터들을 포함하며, 상기 화소들 사이의 영역에 분포할 수 있다.
일 실시예에서, 상기 구동 배선들은, 상기 주사 구동부의 입력 신호선들 및 전원선들을 포함할 수 있다.
일 실시예에서, 상기 구동 배선들 각각은, 상기 제1 방향에서 서로 인접한 적어도 두 화소들 사이의 영역 및 상기 제2 방향에서 서로 인접한 적어도 두 화소들 사이의 영역 중 적어도 하나의 영역에 배치될 수 있다.
일 실시예에서, 상기 구동 소자들 중 적어도 두 구동 소자들의 사이에 연결된 연결 배선을 더 포함할 수 있다.
일 실시예에서, 상기 연결 배선은, 상기 제1 방향에서 서로 인접한 적어도 두 화소들 사이의 영역을 지나며, 상기 제2 방향으로 연장될 수 있다.
일 실시예에서, 상기 연결 배선의 주변에 배치된 화소들의 제1 전극들은 상기 연결 배선과 중첩되지 않을 수 있다.
일 실시예에서, 상기 구동 소자들 각각은, 상기 제2 방향에서 서로 인접한 적어도 두 화소들의 사이에 배치될 수 있다.
일 실시예에서, 상기 서브 화소들 각각의 제1 전극 및 제2 전극은, 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 서로 이격될 수 있다. 상기 서브 화소들 각각의 발광 소자는, 상기 제1 전극에 전기적으로 연결되는 제1 단부 및 상기 제2 전극에 전기적으로 연결되는 제2 단부를 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 각각이, 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 배치된 발광 소자를 포함한 서브 화소를 포함하는 화소들; 상기 화소들에 연결되는 주사선들; 상기 화소들의 사이에 배치된 구동 소자들을 포함하며, 상기 주사선들로 주사 신호들을 출력하는 주사 구동부; 및 상기 구동 소자들에 연결되는 구동 배선들을 포함할 수 있다. 상기 구동 배선들은, 제1 방향으로 인접한 두 화소들 사이의 영역을 지나며 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 구동 배선을 포함할 수 있다. 상기 제1 방향으로 인접한 두 화소들의 제1 전극들은, 상기 제1 방향에서 상기 제1 구동 배선의 폭 이상의 거리만큼 서로 이격되며, 상기 제1 구동 배선과 중첩되지 않을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 화소들의 사이에 구동 회로의 구동 소자들을 배치할 수 있다. 이에 따라, 표시 장치의 제조 비용을 절감하고, 비표시 영역을 축소할 수 있다.
또한, 본 발명의 실시예들에 따르면, 화소들의 제1 전극들과 구동 회로의 배선들이 교차하지 않도록 화소들의 제1 전극들을 배치함으로써, 화소들의 제1 전극들과 구동 회로의 배선들 사이에 형성되는 기생 용량을 축소 또는 방지할 수 있고, 화소들에 형성되는 기생 용량의 편차를 저감 또는 방지할 수 있다. 이에 따라, 화소들의 특성 편차를 저감 또는 방지할 수 있고, 표시 장치의 화질을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도이다.
도 3 및 도 4는 각각 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도들이다.
도 5는 본 발명의 일 실시예에 의한 타일링 표시 장치를 나타내는 평면도이다.
도 6 및 도 7은 각각 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도들이다.
도 8 내지 도 11은 각각 본 발명의 일 실시예에 의한 게이트 구동부의 배치 구조를 나타내는 평면도들이다.
도 12는 본 발명의 일 실시예에 의한 제i 스테이지 회로를 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 의한 제i 스테이지 회로를 나타내는 회로도이다.
도 14는 본 발명의 일 실시예에 의한 표시 장치의 표시 영역을 나타내는 평면도이다.
도 15 및 도 16은 각각 본 발명의 일 실시예에 의한 표시 장치의 표시 영역을 나타내는 단면도들이다.
도 17은 본 발명의 일 실시예에 의한 표시 장치의 표시 영역을 나타내는 평면도이다.
도 18은 본 발명의 일 실시예에 의한 표시 장치의 표시 영역을 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 발명의 실시예들을 설명함에 있어서, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적인 연결(또는, 접속) 및 간접적인 연결(또는, 접속)을 포괄적으로 의미할 수 있고, 일체형 연결(또는, 접속) 및 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 2는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도이다. 예를 들어, 도 1은 본 발명의 일 실시예에 의한 표시 장치의 광원으로서 이용될 수 있는 발광 소자(LD)의 일 예를 나타내고, 도 2는 도 1의 Ⅰ~Ⅰ'선에 대응하는 발광 소자(LD)의 단면에 대한 일 예를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 일 방향(일 예로, 길이 방향)을 따라 순차적으로 배치된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)과, 상기 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)의 외주면(일 예로, 옆면)을 감싸는 절연 피막(INF)을 포함할 수 있다. 또한, 발광 소자(LD)는, 제2 반도체층(SCL2) 상에 배치된 전극층(ETL)을 선택적으로 더 포함할 수 있다. 이 경우, 절연 피막(INF)은 전극층(ETL)의 외주면을 적어도 부분적으로 감싸거나 감싸지 않을 수 있다. 또한, 실시예에 따라서는 발광 소자(LD)가 제1 반도체층(SCL1)의 일면(일 예로, 하부면) 상에 배치된 다른 전극층을 더 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 일 방향을 따라 연장된 막대(또는, 로드) 형상으로 제공되며, 길이 방향(또는, 두께 방향)의 양단에서 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 제1 단부(EP1)는 발광 소자(LD)의 제1 밑면(또는, 상부면) 및/또는 그 주변 영역을 포함할 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 제2 밑면(또는, 하부면) 및/또는 그 주변 영역을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL) 및/또는 제2 반도체층(SCL2)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1) 및/또는 상기 제1 반도체층(SCL1)에 연결된 적어도 하나의 전극층이 배치될 수 있다.
본 발명의 실시예를 설명함에 있어서, 막대 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape) 또는 바 형상(bar-like shape)을 포함할 수 있으며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치되고, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL)이 배치될 수 있다. 또는, 발광 소자(LD)의 제2 단부(EP2)에 적어도 하나의 다른 전극층이 배치될 수도 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도펀트가 도핑된 N형 반도체층일 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 일 실시예에서, 활성층(ACT)은 대략 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 가질 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 선택적으로 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(ACT)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 제2 도전형의 반도체층일 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 도펀트가 도핑된 P형 반도체층일 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SCL2)을 구성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이 방향에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 활성층(ACT)은 제2 단부(EP2)(일 예로, N형 단부)보다 제1 단부(EP1)(일 예로, P형 단부)에 더 가깝게 위치할 수 있다.
전극층(ETL)은 제2 반도체층(SCL2) 상에 배치될 수 있다. 전극층(ETL)은 제2 반도체층(SCL2)을 보호하며, 상기 제2 반도체층(SCL2)을 소정의 전극 또는 배선 등에 원활히 연결하기 위한 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
일 실시예에서, 전극층(ETL)은 실질적으로 투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 제1 단부(EP1)로부터 방출될 수 있다.
일 실시예에서, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 각각 전극층(ETL)(또는, 제2 반도체층(SCL2)) 및 제1 반도체층(SCL1)(또는, 발광 소자(LD)의 제2 단부(EP2)에 제공된 다른 전극층)을 노출할 수 있다. 예를 들어, 절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 대응하는 두 밑면들에는 제공되지 않을 수 있다.
발광 소자(LD)의 표면, 특히 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면을 커버하도록 절연 피막(INF)이 제공되면, 발광 소자(LD)를 통한 쇼트 결함을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 소수성 재료를 이용하여 발광 소자들(LD)을 표면 처리함으로써, 다수의 발광 소자들(LD)을 유동성의 용액(이하, "발광 소자 혼합액" 또는 "발광 소자 잉크"라고 함)에 혼합하여 각각의 발광 영역(일 예로, 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 발광 소자 혼합액 내에 불균일하게 응집하지 않고 균일하게 분산되도록 할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 활성층(ACT)에서 생성되는 빛이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, 실리콘 산화물(SiOx)(일 예로, SiO2), 실리콘 질화물(SiNx)(일 예로, Si3N4), 알루미늄 산화물(AlxOy)(일 예로, Al2O3), 타이타늄 산화물(TixOy)(일 예로, TiO2) 및 하프늄 산화물(HfOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
절연 피막(INF)은 단일 층 또는 다중 층으로 구성될 수 있다. 예를 들어, 절연 피막(INF)은 이중막으로 이루어질 수 있다.
일 실시예에서, 절연 피막(INF)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 중 적어도 하나의 단부에 대응하는 영역에서 일부 식각(또는, 제거)될 수 있다. 일 예로, 절연 피막(INF)은 제1 단부(EP1)에서 라운드진 형태를 가지도록 식각될 수 있으나, 절연 피막(INF)의 형상이 이에 한정되지는 않는다.
일 실시예에서, 발광 소자(LD)는 나노미터(nm) 내지 마이크로미터(㎛) 범위의 작은 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노미터 내지 마이크로미터 범위의 직경(D)(또는, 횡단면의 폭) 및/또는 길이(L)를 가질 수 있다. 일 예로, 발광 소자(LD)는 대략 수십 나노미터 내지 수십 마이크로미터 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기는 변경될 수 있다.
발광 소자(LD)의 구조, 형상, 크기 및/또는 종류는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 소자(LD)는 코어-쉘 구조와 같은 다른 구조 및/또는 형상으로 형성될 수도 있다.
발광 소자(LD)를 포함한 발광 장치는, 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 장치의 화소에 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 화소의 광원으로 이용할 수 있다. 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3 및 도 4는 각각 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도들이다. 도 3 및 도 4는 표시 영역(DA)에 배치되는 구동 소자들(DRE)의 배치와 관련하여 서로 다른 실시예들을 나타낸다.
도 3 및 도 4를 참조하면, 표시 장치(DD)는, 화소들(PXL)을 포함한 표시 패널(PNL)을 포함할 수 있다. 또한, 표시 장치(DD)는, 상기 화소들(PXL)을 구동하기 위한 구동 회로를 포함할 수 있다.
일 실시예에서, 구동 회로의 적어도 일 부분은 화소들(PXL)과 함께 표시 패널(PNL)의 내부에 제공될 수 있다. 예를 들어, 구동 회로는, 화소들(PXL)의 사이에 배치된 구동 소자들(DRE)(일 예로, 적어도 하나의 구동 회로를 구성하는 회로 소자들)을 포함할 수 있다.
표시 패널(PNL)은 화소들(PXL)이 제공되는 표시 영역(DA)과, 표시 영역(DA)의 주변에 위치한 비표시 영역(NA)을 포함할 수 있다. 표시 패널(PNL) 및 이를 포함한 표시 장치(DD)는 다양한 형상을 가질 수 있다. 일 예로, 표시 패널(PNL)은 사각 형상을 가지는 판 형태로 제공될 수 있고, 각지거나 둥근 코너 부분을 포함할 수 있다. 표시 패널(PNL)은 다른 형상을 가질 수도 있다. 일 예로, 표시 패널(PNL)은 평면 상에서 보았을 때 육각형 또는 팔각형 등과 같은 다른 다각 형상을 가지거나 원형 또는 타원형 등과 같이 곡선형의 둘레를 포함하는 형상을 가질 수도 있다.
도 3 및 도 4에서는 표시 패널(PNL)이 사각 형상의 판 형태를 가지는 것으로 도시하기로 한다. 또한, 표시 패널(PNL)(또는, 상기 표시 패널(PNL)을 구비한 표시 장치(DD))의 세로 방향(일 예로, 열 방향 또는 수직 방향) 및 가로 방향(일 예로, 행 방향 또는 수평 방향)을 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 규정하고, 표시 패널(PNL)(또는, 상기 표시 패널(PNL)을 구비한 표시 장치(DD))의 두께 방향(또는, 높이 방향)을 제3 방향(DR3)으로 규정하기로 한다.
화소들(PXL)은 표시 영역(DA)에 배치될 수 있다. 화소들(PXL)은, 각각의 화소 배선들(일 예로, 주사선들, 데이터선들, 제1 화소 전원선 및 제2 화소 전원선)에 연결될 수 있고, 상기 화소 배선들로부터 구동 신호들(일 예로, 주사 신호 및 데이터 신호) 및 구동 전원들(일 예로, 제1 화소 전원 및 제2 화소 전원)을 공급받을 수 있다. 일 실시예에서, 각각의 화소(PXL)는 서로 다른 색의 빛을 방출하는 복수의 서브 화소들을 포함할 수 있다. 각 화소(PXL)의 서브 화소들에서 방출되는 빛의 휘도를 제어함으로써 상기 화소(PXL)에서 방출되는 빛의 색 및 휘도를 제어할 수 있다.
구동 회로는, 화소들(PXL)로 게이트 신호들(일 예로, 주사 신호들) 및 데이터 신호들을 공급하기 위한 게이트 구동부(일 예로, 주사 구동부) 및 데이터 구동부(DDR)를 포함할 수 있다. 또한, 구동 회로는, 게이트 구동부 및 데이터 구동부(DDR)를 제어하기 위한 타이밍 제어부(TCON)를 포함할 수 있다.
게이트 구동부는, 타이밍 제어부(TCON)로부터 공급되는 게이트 제어 신호에 대응하여 게이트 신호들을 생성할 수 있다. 게이트 구동부는 게이트선들을 통해 화소들(PXL)에 연결될 수 있고, 상기 게이트선들을 통해 화소들(PXL)로 각각의 게이트 신호들을 공급할 수 있다.
일 실시예에서, 게이트선들은 화소들의 주사선들을 포함할 수 있고, 게이트 구동부는 상기 주사선들로 각각의 주사 신호들을 출력하는 주사 구동부를 포함할 수 있다. 주사 구동부는 주사선들로 주사 신호들을 순차적으로 출력하기 위한 스테이지 회로들을 포함할 수 있다. 예를 들어, 주사 구동부는 복수의 스테이지 회로들을 포함한 적어도 하나의 쉬프트 레지스터를 포함할 수 있다. 일 실시예에서, 게이트선들은 화소들(PXL)의 동작을 제어하기 위한 다른 종류의 제어 신호들을 공급하기 위한 제어선들을 더 포함할 수 있다.
데이터 구동부(DDR)는 타이밍 제어부(TCON)로부터 공급되는 영상 데이터 및 데이터 제어 신호에 대응하여 데이터 신호들을 생성할 수 있다. 데이터 구동부(DDR)는 데이터선들을 통해 화소들(PXL)에 연결될 수 있고, 상기 데이터선들을 통해 화소들(PXL)로 각각의 데이터 신호들을 공급할 수 있다.
타이밍 제어부(TCON)는 게이트 구동부로 게이트 제어 신호를 공급하여 상기 게이트 구동부의 동작을 제어할 수 있다. 또한, 타이밍 제어부(TCON)는 데이터 구동부(DDR)로 영상 데이터 및 데이터 제어 신호를 공급하여 상기 데이터 구동부(DDR)의 동작을 제어할 수 있다.
구동 회로의 적어도 일 부분, 일 예로, 게이트 구동부는, 화소들(PXL)의 사이에 배치된 구동 소자들(DRE)을 포함할 수 있다. 예를 들어, 게이트 구동부는 화소들(PXL)과 함께 표시 영역(DA)에 제공될 수 있다. 일 예로, 게이트 구동부는, 순차적으로 주사 신호들을 출력하는 복수의 스테이지 회로들을 포함한 주사 구동부를 포함할 수 있고, 주사 구동부의 스테이지 회로들을 구성하는 구동 소자들(DRE)(일 예로, 각각의 스테이지 회로를 구성하는 트랜지스터들 및 커패시터들)은 화소들(PXL)의 사이에 분산되어 배치될 수 있다. 각각의 구동 소자(DRE)는 제2 방향(DR2)에서 서로 인접한 적어도 두 개의 화소들(PXL)의 사이에 배치될 수 있다.
일 실시예에서, 구동 소자들(DRE)은 도 3의 실시예에서와 같이 표시 영역(DA)에 균일하게 및/또는 규칙적으로 분산될 수 있다. 다른 실시예에서, 구동 소자들(DRE)은 도 4의 실시예에서와 같이 표시 영역(DA)에 불균일하게 및/또는 불규칙적으로 분산될 수 있다. 구동 소자들(DRE)은 실시예에 따라 다양한 형태로 표시 영역(DA)에 배치될 수 있다.
게이트 구동부를 표시 패널(PNL)의 내부에 형성하게 되면, 별도의 게이트 드라이브 IC를 구비할 필요가 없게 되므로 표시 장치(DD)의 제조 비용을 절감할 수 있다. 또한, 게이트 구동부를 표시 영역(DA)의 내부에 형성하게 되면, 표시 패널(PNL)의 비표시 영역(NA)을 축소할 수 있다. 일 예로, 게이트 구동부를 표시 영역(DA)의 내부에 형성함에 따라 게이트 팬-인/아웃 영역을 제거할 수 있고, 표시 패널(PNL)의 좌측 및 우측 영역에서 비표시 영역(NA)을 효과적으로 축소 또는 제거할 수 있다.
구동 회로의 나머지 부분, 일 예로, 데이터 구동부(DDR) 및 타이밍 제어부(TCON)는 표시 영역(DA)의 외부에 제공될 수 있다. 일 실시예에서, 데이터 구동부(DDR)는, 각각의 연결 필름(COF)에 실장된 적어도 하나의 소스 드라이브 IC(SIC)를 포함할 수 있고, 상기 연결 필름(COF)을 통해 표시 패널(PNL)의 화소들(PXL)에 전기적으로 연결될 수 있다. 각각의 연결 필름(COF)은 표시 패널(PNL)의 비표시 영역(NA)에 형성된 패드들을 통해 화소들(PXL)에 전기적으로 연결될 수 있다. 또는, 데이터 구동부(DDR)는, COG(Chip on Glass) 공정을 통해 표시 패널(PNL)의 비표시 영역(NA) 상에 실장될 수도 있다. 일 실시예에서, 타이밍 제어부(TCON)는, 회로 기판(PCB)에 실장될 수 있고, 상기 회로 기판(PCB) 및 적어도 하나의 연결 필름(COF)을 통해 게이트 구동부 및 데이터 구동부(DDR)에 전기적으로 연결될 수 있다.
일 실시예에서, 데이터 구동부(DDR)는 표시 영역(DA)의 어느 일 변에 인접하도록 표시 패널(PNL)의 편측에만 제공 및/또는 배치될 수 있다. 예를 들어, 각각의 소스 드라이브 IC들(SIC)을 실장한 연결 필름들(COF)은 표시 영역(DA)의 상단 영역(또는, 하단 영역)에 인접한 비표시 영역(NA) 상에 배치될 수 있다. 이 경우, 표시 패널(PNL)의 비표시 영역(NA) 중 데이터 구동부(DDR)가 위치한 영역을 제외한 나머지 영역, 일 예로, 표시 영역(DA)의 좌측, 우측 및 하단 영역에 인접한 비표시 영역들(NA)에는 구동 회로(또는 구동 회로와의 연결을 위한 연결부)가 위치하지 않을 수 있다. 이에 따라, 표시 패널(PNL)의 좌측, 우측 및 하단 영역에서 비표시 영역(NA)을 효과적으로 축소 또는 제거할 수 있다.
도 5는 본 발명의 일 실시예에 의한 타일링 표시 장치(TDD)를 나타내는 평면도이다. 예를 들어, 도 5는 도 3의 표시 장치(DD)를 이용한 타일링 표시 장치(TDD)를 나타낸다.
도 3 내지 도 5를 참조하면, 복수의 표시 장치들(DD)을 이용하여 보다 큰 화면의 타일링 표시 장치(Tiling Display)(TDD)를 구성할 수 있다. 예를 들어, 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 복수의 표시 장치들(DD)을 배열함으로써, 초대형의 화면을 구현하는 타일링 표시 장치(DD)를 구성할 수 있다. 표시 장치들(DD)은 서로 개별적 및/또는 독립적인 영상을 표시하거나, 복수의 표시 장치들(DD)에서 서로 연결된 영상을 표시할 수 있다.
일 실시예에서, 타일링 표시 장치(TDD)를 구성하는 각각의 표시 장치(DD)는, 표시 영역(DA)의 내부, 및/또는 표시 패널(PNL)의 특정 일변에 대응하는 편측에만 제공된 구동 회로를 포함할 수 있다. 구동 회로가 제공되지 않은 나머지 측면들에서 표시 장치들(DD)의 비표시 영역(NA)은 축소 및/또는 최소화된 폭을 가질 수 있다. 이와 같이 비표시 영역(NA)이 축소 및/또는 최소화된 폭을 가지는 비표시 영역들(NA)이 서로 인접하도록 표시 장치들(DD)을 밀접하여 배치하게 되면, 표시 장치들(DD) 사이의 경계가 시인되는 것을 방지 또는 최소화할 수 있다. 이에 따라, 심리스(seamless) 타일링 표시 장치(TDD)를 구성할 수 있다.
도 6 및 도 7은 각각 본 발명의 일 실시예에 의한 서브 화소(SPX)를 나타내는 회로도들이다. 도 6 및 도 7은 서브 화소(SPX)의 발광부(EMU)와 관련하여 서로 다른 실시예들을 나타낸다.
도 6 또는 도 7에 도시된 서브 화소(SPX)는 도 3 내지 도 5에 도시된 화소들(PXL) 중 어느 하나에 포함될 수 있다. 표시 영역(DA)에 배치된 화소들(PXL) 및/또는 상기 화소들(PXL)을 구성하는 서브 화소들(SPX)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 6 및 도 7을 참조하면, 서브 화소(SPX)는, 복수의 화소 배선들에 연결될 수 있다. 화소 배선들은, 서브 화소(SPX)(또는, 상기 서브 화소(SPX)를 포함한 화소(PXL))로 각각의 게이트 신호를 전달하기 위한 적어도 하나의 게이트선(GL), 서브 화소(SPX)로 데이터 신호를 전달하기 위한 데이터선(DL)(또는, 서브 데이터선), 서브 화소(SPX)로 제1 화소 전원(VDD)을 전달하기 위한 제1 화소 전원선(PL1)("제1 전원선"이라고도 함), 및 서브 화소(SPX)로 제2 화소 전원(VSS)을 전달하기 위한 제2 화소 전원선(PL2)("제2 전원선"이라고도 함)을 포함할 수 있다. 각각의 서브 화소(SPX)(또는, 어느 하나의 수평 라인에 배치된 화소들(PXL)의 서브 화소들(SPX))에 연결되는 게이트선(GL)은, 주사선(SL)을 포함할 수 있고, 제어선(SSL)을 선택적으로 더 포함할 수 있다. 서브 화소(SPX)는 적어도 하나의 다른 전원선 및/또는 신호선에 선택적으로 더 연결될 수 있다. 예를 들어, 서브 화소(SPX)는 센싱선(SENL)에 더 연결될 수 있다.
표시 영역(DA)은, 다수의 수평 라인들 및 수직 라인들에 배치된 화소들(PXL)과, 상기 화소들(PXL)을 구성하는 다수의 서브 화소들(SPX)을 포함할 수 있다. 표시 영역(DA)의 각 수평 라인(일 예로, 각 화소 행) 및/또는 그 주변에는 적어도 하나의 게이트선(GL)이 배치될 수 있고, 표시 영역(DA)의 각 수직 라인(일 예로, 각 화소 열) 및/또는 그 주변에는 적어도 하나의 데이터선(DL) 및/또는 센싱선(SENL)이 배치될 수 있다. 이에 따라, 표시 영역(DA)은 복수의 게이트선들(GL), 데이터선들(DL) 및/또는 센싱선들(SENL)을 포함할 수 있다.
서브 화소(SPX)는 각각의 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 또한, 서브 화소(SPX)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 주사선(SL) 및 데이터선(DL)에 연결될 수 있고, 제1 화소 전원선(PL1)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 주사 신호가 공급되는 주사선(SL), 데이터 신호가 공급되는 데이터선(DL), 제1 화소 전원(VDD)이 공급되는 제1 화소 전원선(PL1), 및 발광부(EMU)에 연결될 수 있다.
또한, 화소 회로(PXC)는, 제어 신호가 공급되는 제어선(SSL), 및 표시 기간 또는 센싱 기간에 대응하여 레퍼런스 전원(또는, 초기화 전원) 또는 센싱 회로에 연결되는 센싱선(SENL)에 선택적으로 더 연결될 수 있다. 일 실시예에서, 제어 신호는 주사 신호와 동일하거나 상이한 신호일 수 있다. 제어 신호가 주사 신호와 동일한 신호인 경우, 제어선(SSL)은 주사선(SL)과 통합될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터(M) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 화소 전원선(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)(또는, 백 게이트 전극)을 포함할 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이-레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급될 수 있다. 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다.
커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결될 수 있고, 커패시터(Cst)의 다른 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱선(SENL)의 사이에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 제어선(SSL)(또는, 주사선(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어선(SSL)으로부터 게이트-온 전압(일 예로, 하이-레벨 전압)의 제어 신호(또는, 주사 신호)가 공급될 때 턴-온되어, 센싱선(SENL)으로 공급되는 레퍼런스 전압(또는, 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 센싱 회로로 전달된 제2 노드(N2)의 전압은, 구동 회로(일 예로, 타이밍 제어부(TCON))에 제공되어 화소들(PXL)(또는, 서브 화소들(SPX))의 특성 편차를 보상하는 등에 이용될 수 있다.
도 6 및 도 7에서는 화소 회로(PXC)에 포함되는 트랜지스터들(M)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터일 수도 있다. 또한, 서브 화소(SPX)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광부(EMU)는, 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 연결된, 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 화소 전원선(PL1)을 통해 제1 화소 전원(VDD)에 연결된 제1 단부(EP1), 및 제2 화소 전원선(PL2)을 통해 제2 화소 전원(VSS)에 연결된 제2 단부(EP2)를 포함한 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
제1 화소 전원(VDD)과 제2 화소 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 화소 전원(VDD)은 고전위 화소 전원일 수 있고, 제2 화소 전원(VSS)은 저전위 화소 전원일 수 있다. 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상일 수 있다.
일 실시예에서, 제1 단부(EP1)는 발광 소자(LD)의 P형 단부일 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 N형 단부일 수 있다. 예를 들어, 발광 소자(LD)는 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 순방향으로 전기적으로 연결될 수 있다. 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)는 서브 화소(SPX)의 유효 광원을 구성할 수 있다.
일 실시예에서, 발광부(EMU)는, 도 6에 도시된 바와 같이, 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 순방향으로 연결된 단일의 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 발광부(EMU)는, 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광부(EMU)는, 도 7에 도시된 바와 같이, 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 각각이 순방향으로 연결되며 서로 병렬로 연결된 제1 발광 소자들(LD1)과, 제1 발광 소자들(LD1)과 제2 화소 전원(VSS)의 사이에 각각이 순방향으로 연결되며 서로 병렬로 연결된 제2 발광 소자들(LD2)을 포함할 수 있다. 제1 발광 소자들(LD1)의 제1 단부들(EP1)은 화소 회로(PXC) 및 제1 화소 전원선(PL1)을 통해 제1 화소 전원(VDD)에 연결될 수 있고, 제1 발광 소자들(LD1)의 제2 단부들(EP2)은 제2 발광 소자들(LD2) 및 제2 화소 전원선(PL2)을 통해 제2 화소 전원(VSS)에 연결될 수 있다. 제2 발광 소자들(LD2)의 제1 단부들(EP1)은, 제1 발광 소자들(LD1), 화소 회로(PXC) 및 제1 화소 전원선(PL1)을 통해 제1 화소 전원(VDD)에 연결될 수 있고, 제2 발광 소자들(LD2)의 제2 단부들(EP2)은 제2 화소 전원선(PL2)을 통해 제2 화소 전원(VSS)에 연결될 수 있다.
발광부(EMU)의 구성은 변경될 수 있다. 예를 들어, 서브 화소(SPX)의 발광부(EMU)를 구성하는 발광 소자(들)(LD)의 종류, 개수, 및/또는 상호 연결 구조는 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는 도 1 및 도 2의 실시예에서와 같이 일 방향을 따라 연장된 막대 형상을 가질 수 있고, 질화물계 반도체 물질을 포함하는 무기 발광 소자일 수 있다. 또한, 각각의 발광 소자(LD)는 나노미터 내지 마이크로미터 범위의 크기를 가지는 초소형의 발광 소자일 수 있다. 다만, 발광 소자(LD)의 종류, 물질, 구조, 크기 및/또는 형상 등은 실시예에 따라 다양하게 변경될 수 있다.
도 8 내지 도 11은 각각 본 발명의 일 실시예에 의한 게이트 구동부(GDR)의 배치 구조를 나타내는 평면도들이다. 예를 들어, 도 8 내지 도 11은 게이트 구동부(GDR)에 포함되는 주사 구동부(SDR)의 스테이지 회로들(ST)의 배치와 관련하여 서로 다른 실시예들을 나타낸다. 도 8 내지 도 11의 실시예들에서 서로 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 8 및 도 9를 참조하면, 주사 구동부(SDR)는 복수의 스테이지 회로들(ST)을 포함할 수 있다. 예를 들어, 주사 구동부(SDR)는 표시 영역(DA)에 배치되며, 순차적으로 주사 신호들을 출력하는 제1 내지 제n(n은 2이상의 자연수) 스테이지 회로들(ST1 내지 STn)을 포함할 수 있다.
일 실시예에서, 제1 내지 제n 스테이지 회로들(ST1 내지 STn)은 제1 방향(DR1)을 따라 순차적으로 배치될 수 있다. 일 실시예에서, 제1 내지 제n 스테이지 회로들(ST1 내지 STn)은 서로 종속적으로 연결될 수 있다. 예를 들어, 제1 스테이지 회로(ST1)는 스타트 펄스의 입력 단자에 연결되고, 제2 스테이지 회로(ST2)는 제1 스테이지 회로(ST1)의 출력 단자에 연결될 수 있다.
일 실시예에서, 제1 내지 제n 스테이지 회로들(ST1 내지 STn)은 도 8의 실시예에서와 같이 표시 영역(DA)의 어느 일 가장자리 영역(일 예로, 좌측 영역 또는 우측 영역)에 가깝게 배치되거나, 도 9의 실시예에서와 같이 표시 영역(DA)의 중앙 영역에 배치될 수 있다. 이외에도 제1 내지 제n 스테이지 회로들(ST1 내지 STn)의 위치는 다양하게 변경될 수 있다.
각각의 스테이지 회로(ST)는 해당 영역에서 화소들(PXL)의 사이에 배치된 복수의 구동 소자들(일 예로, 도 3 또는 도 4의 구동 소자들(DRE))을 포함할 수 있다.
도 10을 참조하면, 주사 구동부(SDR)는, 표시 영역(DA)의 어느 일 가장자리 영역(일 예로, 좌측 영역)에 가깝게 배치되며 순차적으로 주사 신호들을 출력하는 제1 내지 제n 스테이지 회로들(ST1 내지 STn)과, 표시 영역(DA)의 다른 가장자리 영역(일 예로, 우측 영역)에 가깝게 배치되며 순차적으로 주사 신호들을 출력하는 제1 내지 제n 스테이지 회로들(ST1' 내지 STn')을 포함할 수 있다. 일 실시예에서, 표시 영역(DA)의 서로 다른 가장자리 영역들에 배치된 스테이지 회로들(일 예로, 좌측의 제1 내지 제n 스테이지 회로들(ST1 내지 STn) 및 우측의 제1 내지 제n 스테이지 회로들(ST1' 내지 STn'))은 서로 동시에 및/또는 독립적으로 구동할 수 있다.
도 11을 참조하면, 제1 내지 제n 스테이지 회로들(ST1 내지 STn)은 표시 영역(DA)에서 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배치 및/또는 배열될 수 있다. 일 실시예에서, 제1 내지 제n 스테이지 회로들(ST1 내지 STn)은 서로 종속적으로 연결될 수 있다. 다른 실시예에서, 제1 내지 제n 스테이지 회로들(ST1 내지 STn)은 복수의 스테이지 그룹들로 분류될 수 있고, 각 스테이지 그룹의 스테이지 회로들(ST)끼리 서로 종속적으로 연결될 수 있다. 예를 들어, 제1 방향(DR1)을 따라 순차적으로 배치된 스테이지 회로들(ST)이 각각의 스테이지 그룹을 구성할 수 있다. 스테이지 그룹들은, 서로 독립적 및/또는 개별적으로 구동 신호들을 공급받거나, 서로 동시에 구동 신호들을 공급받을 수 있다.
이외에도 스테이지 회로들(ST)의 배치 구조 및/또는 개수 등은 다양하게 변경될 수 있다. 또한, 스테이지 회로들(ST)은, 표시 영역(DA)에 균일하게 분포되거나, 표시 영역(DA)에 불균일하게 분포될 수 있다. 예를 들어, 스테이지 회로들(ST)은, 표시 영역(DA)에서 균일한 간격 및/또는 밀도로 배치되거나, 표시 영역(DA)의 일 부분에만 집중되어 배치될 수 있다.
도 12는 본 발명의 일 실시예에 의한 제i 스테이지 회로(STi)를 나타내는 블록도이다. 도 13은 본 발명의 일 실시예에 의한 제i 스테이지 회로(STi)를 나타내는 회로도이다. 일 실시예에서, 제i 스테이지 회로(STi)는, 게이트 구동부(GDR)(일 예로, 주사 구동부(SDR))에 포함된 임의의 스테이지 회로일 수 있다. 예를 들어, 제i 스테이지 회로(STi)는, 도 8 내지 도 11의 제1 내지 제n 스테이지 회로들(ST1 내지 STn) 중 어느 하나일 수 있다.
도 12를 참조하면, 제i 스테이지 회로(STi)는 구동 전원들(DRP), 클럭 신호들(CLK), 이전 스테이지 회로(일 예로, 제i-1(i는 2 이상의 자연수) 스테이지 회로 또는 제i-k(k는 2 이상의 자연수) 스테이지 회로)로부터 출력되는 이전 캐리 신호(CRp)(또는, 제i 스테이지 회로(STi)가 게이트 구동부(GDR) 및/또는 쉬프트 레지스터의 첫 번째 스테이지 회로인 경우, 스타트 펄스(STVP))를 공급받을 수 있다. 일 실시예에서, 클럭 신호들(CLK)은 적어도 하나의 주사 클럭 신호(SC_CLK) 및 적어도 하나의 캐리 클럭 신호(CR_CLK)를 포함할 수 있다.
일 실시예에서, 제i 스테이지 회로(STi)는 다음 스테이지 회로(일 예로, 제i+1 스테이지 회로 또는 제i+k 스테이지 회로)로부터 출력되는 다음 캐리 신호(CRq)를 선택적으로 더 공급받을 수 있다. 제i 스테이지 회로(STi)의 회로 구성에 따라, 제i 스테이지 회로(STi)로 입력되는 구동 전원들(DRP) 및 구동 신호들(일 예로, 클럭 신호들(CLK), 이전 캐리 신호(CRp) 및/또는 다음 캐리 신호(CRq))의 종류 및/또는 개수는 다양하게 변경될 수 있다.
제i 스테이지 회로(STi)는 구동 전원들(DRP) 및 구동 신호들에 대응하여 제i 주사 신호(SCi) 및 제i 캐리 신호(CRi)를 출력할 수 있다. 제i 주사 신호(SCi)는, 제i 주사선(SLi)을 통해 적어도 한 수평 라인의 화소들(PXL)(일 예로, 표시 영역(DA)의 제i 수평 라인에 배치된 화소들(PXL))로 공급될 수 있고, 상기 적어도 한 수평 라인의 화소들(PXL)로 데이터 신호를 공급하기 위한 주사 신호로서 이용될 수 있다. 제i 캐리 신호(CRi)는, 어느 하나의 다음 스테이지 회로(일 예로, 제i+1 스테이지 회로 또는 제i+k 스테이지 회로)로 공급될 수 있고, 상기 다음 스테이지 회로의 이전 캐리 신호(CRp)로서 이용될 수 있다. 일 실시예에서, 제i 캐리 신호(CRi)는 어느 하나의 이전 스테이지 회로로 공급될 수 있고, 상기 이전 스테이지 회로의 다음 캐리 신호(CRq)로서 이용될 수 있다.
도 13을 참조하면, 제i 스테이지 회로(STi)는, 노드 제어 회로(SST1), 제1 출력 회로(SST2) 및 제2 출력 회로(SST3)를 포함할 수 있다.
노드 제어 회로(SST1)는 이전 캐리 신호(CRp)(또는, 스타트 펄스(STVP)) 및 클럭 신호들(CLK)에 기초하여 제1 노드(Q)의 노드 전압(이하, "제1 노드 전압"이라 함)을 제어할 수 있다. 예를 들어, 노드 제어 회로(SST1)는, 이전 캐리 신호(CRp)가 로직-로우 전압(일 예로, 게이트-오프 전압 또는 로우-레벨 전압)을 가지는 경우 제1 노드 전압을 로직-로우 전압으로 유지할 수 있다. 노드 제어 회로(SST1)는, 이전 캐리 신호(CRp)가 로직-하이 전압(일 예로, 게이트-온 전압 또는 하이-레벨 전압)을 가지는 경우, 제1 노드 전압이 로직-하이 전압이 되도록 제1 노드 전압을 제어할 수 있다.
일 실시예에서, 노드 제어 회로(SST1)는 다음 캐리 신호(CRq)에 기초하여 제1 노드 전압을 초기화할 수 있다. 제i 스테이지 회로(STi)가 해당 수평 기간에서 각각 로직-하이 전압을 가지는 제i 캐리 신호(CRi) 및 제i 주사 신호(SCi)를 출력하고, 해당 수평 기간 이후에는 제i 스테이지 회로(STi)가 로직-하이 전압을 가지는 캐리 신호 및 주사 신호를 출력하지 않도록(즉, 제i 캐리 신호(CRi) 및 제i 주사 신호(SCi)의 전압이 로직-로우 전압이 되도록), 노드 제어 회로(SST1)는 다음 캐리 신호(CRq)를 이용하여 제1 노드 전압을 초기화할 수 있다. 다른 실시예에서, 노드 제어 회로(SST1)는 외부로부터 제공되는 별도의 리셋 신호 등에 기초하여 제1 노드 전압을 초기화할 수도 있다.
노드 제어 회로(SST1)는, 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
제5 트랜지스터(T5)는 제1 노드(Q)에 연결되는 제1 전극, 제2 저전위 구동 전원(VGL2)이 입력되는 제3 전원 입력 단자(VIN3)에 연결되는 제2 전극, 및 스타트 펄스(STVP)가 입력되는 제1 입력 단자(IN1)에 연결되는 게이트 전극을 포함할 수 있다. 제5 트랜지스터(T5)는 로직-하이 전압의 스타트 펄스(STVP)에 응답하여 턴-온되어, 제1 노드(Q)에 제2 저전위 구동 전원(VGL2)의 전압을 전달할 수 있다. 이에 따라, 제1 노드 전압은 제2 저전위 구동 전원(VGL2)의 전압으로 초기화되거나 리셋될 수 있다. 예를 들어, 스타트 펄스(STVP)를 초기화 신호(또는, 리셋 신호)로 이용하여, 제1 노드 전압을 초기화 또는 리셋할 수 있다.
제6 트랜지스터(T6)는 제1 노드(Q)에 연결되는 제1 전극, 제2 저전위 구동 전원(VGL2)이 입력되는 제3 전원 입력 단자(VIN3)에 연결되는 제2 전극, 및 다음 캐리 신호(CRq)가 입력되는 제3 입력 단자(IN3)에 연결되는 게이트 전극을 포함할 수 있다. 제6 트랜지스터(T6)는 로직-하이 전압의 다음 캐리 신호(CRq)에 응답하여 턴-온되어, 제1 노드(Q)에 제2 저전위 구동 전원(VGL2)의 전압을 전달할 수 있다. 예를 들어, 다음 캐리 신호(CRq)에 의해, 제1 노드 전압이 로직-하이 전압(일 예로, 하이-레벨 전압)으로부터 로직-로우 전압(일 예로, 로우-레벨 전압)으로 변하거나 리셋될 수 있다.
제7 트랜지스터(T7)는, 이전 캐리 신호(CRp)가 입력되는 제2 입력 단자(IN2)에 연결되는 제1 전극 및 게이트 전극, 및 제1 노드(Q)에 연결되는 제2 전극을 포함할 수 있다. 제7 트랜지스터(T7)는 이전 캐리 신호(CRp)(예를 들어, 로직-하이 전압을 가지는 이전 캐리 신호(CRp))에 응답하여 이전 캐리 신호(CRp)를 제1 노드(Q)로 전달할 수 있다. 이 경우, 제1 노드 전압은 로직-하이 전압으로 변하거나 유지될 수 있다.
일 실시예에서, 노드 제어 회로(SST1)는 특정 스테이지 회로(또는, 상기 특정 스테이지 회로에 연결된 특정 수평 라인의 화소들(PXL))만을 선택적으로 구동시키기 위한 회로 소자들을 더 포함할 수 있다. 예를 들어, 노드 제어 회로(SST1)는, 제8 트랜지스터(T8), 제9 트랜지스터(T9), 제10 트랜지스터(T10) 및 제3 커패시터(C3)를 더 포함할 수 있다. 노드 제어 회로(SST1)는, 선택 구동과 관련하여, 제4 입력 단자(IN4) 및 제5 입력 단자(IN5)로 입력되는 제1 선택 신호(S1) 및 제2 선택 신호(S2)에 기초하여 제1 노드 전압을 추가로 제어할 수 있다.
제8 트랜지스터(T8)는, 제9 트랜지스터(T9)의 제2 전극에 연결되는 제1 전극, 제1 노드(Q)에 연결되는 제2 전극, 및 제2 선택 신호(S2)가 입력되는 제5 입력 단자(IN5)에 연결되는 게이트 전극을 포함할 수 있다.
제9 트랜지스터(T9)는, 고전위 구동 전원(VGH)이 입력되는 제1 전원 입력 단자(VIN1)에 연결되는 제1 전극, 제8 트랜지스터(T8)의 제1 전극에 연결되는 제2 전극, 및 제2 노드(S)에 연결되는 게이트 전극을 포함할 수 있다.
제10 트랜지스터(T10)는, 제i 캐리 신호(CRi)가 출력되는 제2 출력 단자(OUT2)에 연결되는 제1 전극, 제2 노드(S)에 연결되는 제2 전극, 및 제1 선택 신호(S1)가 입력되는 제4 입력 단자(IN4)에 연결되는 게이트 전극을 포함할 수 있다.
제3 커패시터(C3)는 고전위 구동 전원(VGH)이 입력되는 제1 전원 입력 단자(VIN1)와 제2 노드(S) 사이에 연결될 수 있다.
제4 입력 단자(IN4)에 로직-하이 전압의 제1 선택 신호(S1)가 인가되는 경우, 제10 트랜지스터(T10)를 통해 제i 캐리 신호(CRi)가 제2 노드(S)에 전달될 수 있다. 예를 들어, 제i 스테이지 회로(STi)가 로직-하이 전압의 제i 캐리 신호(CRi)를 출력하는 경우, 로직-하이 전압의 제i 캐리 신호(CRi)가 제2 노드(S)에 인가될 수 있다. 이에 따라, 제3 커패시터(C3)는 로직-하이 전압의 제i 캐리 신호(CRi)를 저장할 수 있고, 제9 트랜지스터(T9)는 턴-온될 수 있다. 제i 스테이지 회로(STi)를 제외한 나머지 스테이지 회로들은 로직-로우 전압의 캐리 신호를 출력할 수 있고, 이에 따라 나머지 스테이지 회로들의 제9 트랜지스터들(T9)은 턴-오프 상태를 유지할 수 있다. 예를 들어, 로직-하이 전압의 제1 선택 신호(S1)가 인가되는 동안 캐리 신호를 출력하는 스테이지만이 선택될 수 있다.
이후, 제5 입력 단자(IN5)에 로직-하이 전압의 제2 선택 신호(S2)가 인가되는 경우, 제8 트랜지스터(T8)가 턴-온될 수 있다. 제9 트랜지스터(T9)가 턴-온된 상태인 경우, 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)를 통해 고전위 구동 전원(VGH)의 전압이 제1 노드(Q)에 인가될 수 있다. 이 경우, 제i 스테이지 회로(STi)는 제1 노드(Q)의 노드 전압에 응답하여 제1 출력 단자(OUT1)로 제i 주사 신호(SCi)를 출력할 수 있다. 선택된 스테이지 회로를 제외한 나머지 스테이지 회로들의 제9 트랜지스터들(T9)은 턴-오프 상태를 유지할 수 있다. 이에 따라, 나머지 스테이지 회로들은 주사 신호들을 출력하지 않을 수 있다.
제1 출력 회로(SST2)는 제1 노드(Q)에 인가된 제1 노드 전압에 응답하여 제3 클럭 입력 단자(CIN3)로 입력되는 캐리 클럭 신호(CR_CLK)를 제i 캐리 신호(CRi)로서 제2 출력 단자(OUT2)로 출력할 수 있다. 제1 출력 회로(SST2)는, 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제2 커패시터(C2)를 포함할 수 있다.
제3 트랜지스터(T3)는, 제3 클럭 입력 단자(CIN3)에 연결되는 제1 전극, 제2 출력 단자(OUT2)에 연결되는 제2 전극, 및 제1 노드(Q)에 연결되는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는, 제1 노드 전압이 로직-하이 전압인 경우, 제3 클럭 입력 단자(CIN3)로 입력되는 캐리 클럭 신호(CR_CLK)를 제i 캐리 신호(CRi)로서 제2 출력 단자(OUT2)로 출력할 수 있다.
제4 트랜지스터(T4)는, 제2 출력 단자(OUT2)에 연결되는 제1 전극, 제1 노드(Q)에 연결되는 제2 전극, 및 제3 클럭 입력 단자(CIN3)에 연결되는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 로직-하이 전압의 캐리 클럭 신호(CR_CLK)에 응답하여 턴-온되어, 제1 노드 전압(또는, 제1 노드 전압을 풀다운시키는 저전압, 일 예로, 제2 저전위 구동 전원(VGL2)의 전압)을 이용하여 제i 캐리 신호(CRi)의 전압을 풀-다운하거나 유지할 수 있다.
제2 커패시터(C2)는 제3 트랜지스터(T3)의 게이트 전극 및 제2 출력 단자(OUT2) 사이에 연결될 수 있다. 제2 커패시터(C2)는 로직-하이 전압의 제i 캐리 신호(CRi)를 부스팅할 수 있다.
제2 출력 회로(SST3)는 제1 노드(Q)에 인가된 제1 노드 전압에 응답하여 제1 클럭 입력 단자(CIN1)로 입력되는 제1 주사 클럭 신호(SC_CLK1)를 제i 주사 신호(SCi)로서 제1 출력 단자(OUT1)(또는, 제i 주사선(SLi))로 출력할 수 있다. 또한, 제2 출력 회로(SST3)는 제2 클럭 입력 단자(CIN2)로 입력되는 제2 주사 클럭 신호(SC_CLK2)에 응답하여 제1 출력 단자(OUT1)의 전압을 제1 저전위 구동 전원(VGL1)의 전압으로 풀-다운하거나 유지할 수 있다. 제2 출력 회로(SST3)는, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 클럭 입력 단자(CIN1)에 연결되는 제1 전극, 제1 출력 단자(OUT1)에 연결되는 제2 전극, 및 제1 노드(Q)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는, 제1 노드 전압이 로직-하이 전압인 경우, 제1 클럭 입력 단자(CIN1)로 입력되는 제1 주사 클럭 신호(SC_CLK1)를 제i 주사 신호(SCi)로서 제1 출력 단자(OUT1)(또는, 제i 주사선(SLi))로 출력할 수 있다.
제2 트랜지스터(T2)는 제1 출력 단자(OUT1)에 연결되는 제1 전극, 제1 저전위 구동 전원(VGL1)이 입력되는 제2 전원 입력 단자(VIN2)에 연결되는 제2 전극, 및 제2 클럭 입력 단자(CIN2)에 연결되는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는, 로직-하이 전압의 제2 주사 클럭 신호(SC_CLK2)에 응답하여 응답하여 턴-온되어, 제1 출력 단자(OUT1)의 전압을 제1 저전위 구동 전원(VGL1)의 전압으로 풀-다운하거나 유지할 수 있다. 일 실시예에서, 제1 주사 클럭 신호(SC_CLK1)와 제2 주사 클럭 신호(SC_CLK2)는 상반된 파형(일 예로, 180도의 위상 차이를 가지는 파형)을 가질 수 있다. 예를 들어, 제2 주사 클럭 신호(SC_CLK2)는 제1 주사 클럭 신호(SC_CLK1)의 반전 신호(SC_CLKB)일 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극 및 제1 출력 단자(OUT1) 사이에 연결될 수 있다. 제1 커패시터(C1)는 로직-하이 전압의 제i 캐리 신호(CRi)를 부스팅할 수 있다.
일 실시예에서, 제i 주사 신호(SCi)의 파형과 제i 캐리 신호(CRi)의 파형이 서로 다를 수 있다. 이에 따라, 캐리 클럭 신호(CR_CLK)와 구별되는 적어도 하나의 주사 클럭 신호(SC_CLK)(일 예로, 제1 주사 클럭 신호(SC_CLK1) 및 제2 주사 클럭 신호(SC_CLK2))가 이용될 수 있고, 제1 출력 회로(SST2)와 구별되는 제2 출력 회로(SST3)가 제i 스테이지 회로(STi)에 구비될 수 있다. 제1 출력 회로(SST2)의 출력 신호(일 예로, 제i 캐리 신호(CRi))와 제2 출력 회로(SST3)의 출력 신호(일 예로, 제i 주사 신호(SCi)) 사이의 간섭을 방지하기 위해, 서로 구별되는 저전위 구동 전원(일 예로, 제1 저전위 구동 전원(VGL1) 및 제2 저전위 구동 전원(VGL2))이 이용될 수 있다.
도 12 및 도 13의 실시예 외에도, 제i 스테이지 회로(STi)의 구성 및 이에 따른 동작은 다양하게 변경될 수 있다. 또한, 제i 스테이지 회로(STi)의 구성에 따라 제i 스테이지 회로(STi)로 입력되는 입력 전원들 및 입력 신호들은 다양하게 변경될 수 있다.
도 14는 본 발명의 일 실시예에 의한 표시 장치(DD)의 표시 영역(DA)을 나타내는 평면도이다. 도 14에서는 제1 방향(DR1)을 따라 표시 영역(DA)에 순차적으로 배열된 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)를 중심으로, 표시 영역(DA)의 구조를 개략적으로 도시하기로 한다. 예를 들어, 제1 화소(PXL1) 및 제2 화소(PXL2)는 제1 방향(DR1)에서 서로 인접할 수 있고, 제2 화소(PXL2) 및 제3 화소(PXL3)는 제1 방향(DR1)에서 서로 인접할 수 있다.
도 3 내지 도 14를 참조하면, 표시 영역(DA)은 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)를 포함한 다수의 화소들(PXL)을 포함할 수 있다. 또한, 표시 영역(DA)은 화소들(PXL)에 연결된 화소 배선들(PXLI)을 포함할 수 있다.
각각의 화소(PXL)는 각각의 화소 영역(PXA)에 배치된 적어도 두 개의 서브 화소들(SPX)을 포함할 수 있다. 예를 들어, 제1 화소(PXL1)는, 제1 화소 영역(PXA1)에 배치된 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제2 화소(PXL2)는, 제2 화소 영역(PXA2)에 배치된 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제3 화소(PXL3)는, 제3 화소 영역(PXA3)에 배치된 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다.
일 실시예에서, 제1 화소(PXL1)는 표시 영역(DA)의 제i-1 수평 라인(일 예로, i-1번째 화소 행) 및 제m(m은 자연수) 수직 라인(일 예로, m번째 화소 열)에 배치될 수 있고, 제2 화소(PXL2)는 표시 영역(DA)의 제i 수평 라인(일 예로, i번째 화소 행) 및 제m 수직 라인에 배치될 수 있다. 제3 화소(PXL3)는 표시 영역(DA)의 제i+1 수평 라인(일 예로, i+1번째 화소 행) 및 제m 수직 라인에 배치될 수 있다. 즉, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 표시 영역(DA)의 제m 수직 라인 상에서 제1 방향(DR1)을 따라 순차적으로 배치될 수 있다.
각각의 서브 화소(SPX)는 화소 회로(PXC) 및 발광부(EMU)를 포함할 수 있다. 예를 들어, 각각의 제1 서브 화소(SPX1)는, 제1 화소 회로(PXC1), 및 상기 제1 화소 회로(PXC1)에 전기적으로 연결된 제1 발광부(EMU1)를 포함할 수 있다. 각각의 제2 서브 화소(SPX2)는, 제2 화소 회로(PXC2), 및 상기 제2 화소 회로(PXC2)에 전기적으로 연결된 제2 발광부(EMU2)를 포함할 수 있다. 각각의 제3 서브 화소(SPX3)는, 제3 화소 회로(PXC3), 및 상기 제3 화소 회로(PXC3)에 전기적으로 연결된 제3 발광부(EMU3)를 포함할 수 있다.
일 실시예에서, 각각의 화소 영역(PXA)에 배치된 발광부들(EMU)은 적어도 하나의 화소 회로(PXC) 및/또는 적어도 하나의 화소 배선(PXLI)과 중첩될 수 있다. 일 실시예에서, 각각의 화소 영역(PXA)에 배치된 발광부들(EMU)과 화소 회로들(PXC)은 서로 다른 방향을 따라 배열될 수 있다. 예를 들어, 각 화소(PXL)의 화소 회로들(PXC)은 해당 화소 영역(PXA)에서 제1 방향(DR1)을 따라 배열될 수 있고, 각 화소(PXL)의 발광부들(EMU)은 해당 화소 영역(PXA)에서 제2 방향(DR2)을 따라 배열될 수 있다. 화소 회로들(PXC) 및 발광부들(EMU)의 배치 순서 및/또는 방향 등이 특별히 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 제한된 화소 영역(PXA)을 효율적으로 활용할 수 있도록 화소 회로들(PXC) 및 발광부들(EMU)의 배치 순서 및/또는 방향을 결정할 수 있다.
각각의 화소 회로(PXC)는 해당 수평 라인의 주사선(SL), 해당 수직 라인의 데이터선(DL)(일 예로, 제m 데이터선(DLm)을 구성하는 제1 내지 제3 서브 데이터선들(D1 내지 D3) 중 어느 하나) 및 센싱선(SENL), 제1 화소 전원선(PL1), 및 해당 서브 화소(SPX)의 발광부(EMU)에 전기적으로 연결될 수 있다.
예를 들어, 제1 화소(PXL1)의 제1 화소 회로(PXC1)는, 제i-1 주사선(SLi-1), 해당 수직 라인의 제1 서브 데이터선(D1) 및 센싱선(SENL), 제1 화소 전원선(PL1), 및 제1 화소(PXL1)의 제1 발광부(EMU1)에 전기적으로 연결될 수 있다. 제1 화소(PXL1)의 제2 화소 회로(PXC2)는, 제i-1 주사선(SLi-1), 해당 수직 라인의 제2 서브 데이터선(D2) 및 센싱선(SENL), 제1 화소 전원선(PL1), 및 제1 화소(PXL1)의 제2 발광부(EMU2)에 전기적으로 연결될 수 있다. 제1 화소(PXL1)의 제3 화소 회로(PXC3)는, 제i-1 주사선(SLi-1), 해당 수직 라인의 제3 서브 데이터선(D3) 및 센싱선(SENL), 제1 화소 전원선(PL1), 및 제1 화소(PXL1)의 제3 발광부(EMU3)에 전기적으로 연결될 수 있다.
제2 화소(PXL2)의 제1 화소 회로(PXC1)는, 제i 주사선(SLi), 해당 수직 라인의 제1 서브 데이터선(D1) 및 센싱선(SENL), 제1 화소 전원선(PL1), 및 제2 화소(PXL2)의 제1 발광부(EMU1)에 전기적으로 연결될 수 있다. 제2 화소(PXL2)의 제2 화소 회로(PXC2)는, 제i 주사선(SLi), 해당 수직 라인의 제2 서브 데이터선(D2) 및 센싱선(SENL), 제1 화소 전원선(PL1), 및 제2 화소(PXL2)의 제2 발광부(EMU2)에 전기적으로 연결될 수 있다. 제2 화소(PXL2)의 제3 화소 회로(PXC3)는, 제i 주사선(SLi), 해당 수직 라인의 제3 서브 데이터선(D3) 및 센싱선(SENL), 제1 화소 전원선(PL1), 및 제2 화소(PXL2)의 제3 발광부(EMU3)에 전기적으로 연결될 수 있다.
제3 화소(PXL3)의 제1 화소 회로(PXC1)는, 제i+1 주사선(SLi+1), 해당 수직 라인의 제1 서브 데이터선(D1) 및 센싱선(SENL), 제1 화소 전원선(PL1), 및 제3 화소(PXL3)의 제1 발광부(EMU1)에 전기적으로 연결될 수 있다. 제3 화소(PXL3)의 제2 화소 회로(PXC2)는, 제i+1 주사선(SLi+1), 해당 수직 라인의 제2 서브 데이터선(D2) 및 센싱선(SENL), 제1 화소 전원선(PL1), 및 제3 화소(PXL3)의 제2 발광부(EMU2)에 전기적으로 연결될 수 있다. 제3 화소(PXL3)의 제3 화소 회로(PXC3)는, 제i+1 주사선(SLi+1), 해당 수직 라인의 제3 서브 데이터선(D3) 및 센싱선(SENL), 제1 화소 전원선(PL1), 및 제3 화소(PXL3)의 제3 발광부(EMU3)에 전기적으로 연결될 수 있다.
각각의 발광부(EMU)는, 해당 서브 화소(SPX)의 화소 회로(PXC) 및 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다.
예를 들어, 제1 화소(PXL1)의 제1 발광부(EMU1)는, 제1 화소(PXL1)의 제1 화소 회로(PXC1) 및 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다. 제1 화소(PXL1)의 제2 발광부(EMU2)는, 제1 화소(PXL1)의 제2 화소 회로(PXC2) 및 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다. 제1 화소(PXL1)의 제3 발광부(EMU3)는, 제1 화소(PXL1)의 제3 화소 회로(PXC3) 및 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다.
제2 화소(PXL2)의 제1 발광부(EMU1)는, 제2 화소(PXL2)의 제1 화소 회로(PXC1) 및 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다. 제2 화소(PXL2)의 제2 발광부(EMU2)는, 제2 화소(PXL2)의 제2 화소 회로(PXC2) 및 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다. 제2 화소(PXL2)의 제3 발광부(EMU3)는, 제2 화소(PXL2)의 제3 화소 회로(PXC3) 및 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다.
제3 화소(PXL3)의 제1 발광부(EMU1)는, 제3 화소(PXL3)의 제1 화소 회로(PXC1) 및 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다. 제3 화소(PXL3)의 제2 발광부(EMU2)는, 제3 화소(PXL3)의 제2 화소 회로(PXC2) 및 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다. 제3 화소(PXL3)의 제3 발광부(EMU3)는, 제3 화소(PXL3)의 제3 화소 회로(PXC3) 및 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다.
화소 배선들(PXLI)은, 각각 적어도 하나의 수평 라인에 배치된 화소들(PXL)에 연결되는 주사선들(SL)을 포함한 게이트선들(GL), 각각 적어도 하나의 수직 라인에 배치된 화소들(PXL)에 연결되는 데이터선들(DL) 및 센싱선들(SENL), 표시 영역(DA)의 화소들(PXL)에 공통으로 연결되는 제1 화소 전원선(PL1) 및 제2 화소 전원선(PL2)을 포함할 수 있다.
일 실시예에서, 각 수평 라인의 주사선(SL)은 해당 수평 라인의 제어선(SSL)과 통합될 수 있다. 다른 실시예에서, 게이트선들(GL)은, 주사선들(SL)과 구별된 제어선들(SSL)을 더 포함할 수 있다.
일 실시예에서, 화소 배선들(PXLI) 중 적어도 일부는, 표시 영역(DA)에서 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되며 서로 전기적으로 연결되는 복수의 서브 배선들을 포함한 메쉬형 배선으로 형성될 수 있다. 예를 들어, 주사선들(SL), 제1 화소 전원선(PL1) 및 제2 화소 전원선(PL2)은, 각각의 서브 배선들을 포함한 메쉬형 배선들로 형성될 수 있다.
일 예로, 제i-1 주사선(SLi-1)은, 제1 방향(DR1)으로 연장된 제1 서브 배선(SLi-1_V), 및 제2 방향(DR2)으로 연장된 제2 서브 배선(SLi-1_H)을 포함할 수 있다. 제i-1 주사선(SLi-1)의 제1 및 제2 서브 배선들(SLi-1_V, SLi-1_H)은 서로 전기적으로 연결될 수 있다.
제i 주사선(SLi)은, 제1 방향(DR1)으로 연장된 제1 서브 배선(SLi_V), 및 제2 방향(DR2)으로 연장된 제2 서브 배선(SLi_H)을 포함할 수 있다. 제i 주사선(SLi)의 제1 및 제2 서브 배선들(SLi_V, SLi_H)은 서로 전기적으로 연결될 수 있다.
제i+1 주사선(SLi+1)은, 제1 방향(DR1)으로 연장된 제1 서브 배선(SLi+1_V), 및 제2 방향(DR2)으로 연장된 제2 서브 배선(SLi+1_H)을 포함할 수 있다. 제i+1 주사선(SLi+1)의 제1 및 제2 서브 배선들(SLi+1_V, SLi+1_H)은 서로 전기적으로 연결될 수 있다.
주사선들(SL)을 제1 방향(DR1) 및 제2 방향(DR2)으로 형성하게 되면, 패드들 및/또는 구동 회로(일 예로, 주사 구동부(SDR))의 위치를 자유롭게 변경할 수 있다. 예를 들어, 표시 장치(DD)가 단변 구동형 표시 장치일 경우에도 수평 라인 단위로 화소들(PXL)에 각각의 주사 신호를 공급할 수 있다.
제1 화소 전원선(PL1)은, 제1 방향(DR1)으로 연장된 적어도 하나의 제1 서브 배선(PL1_V), 및 제2 방향(DR2)으로 연장된 적어도 하나의 제2 서브 배선(PL1_H)을 포함할 수 있다. 제1 화소 전원선(PL1)의 제1 및 제2 서브 배선들(PL1_V, PL1_H)은 서로 전기적으로 연결될 수 있다.
제2 화소 전원선(PL2)은, 제1 방향(DR1)으로 연장된 적어도 하나의 제1 서브 배선(PL2_V), 및 제2 방향(DR2)으로 연장된 적어도 하나의 제2 서브 배선(PL2_H)을 포함할 수 있다. 제2 화소 전원선(PL2)의 제1 및 제2 서브 배선들(PL2_V, PL2_H)은 서로 전기적으로 연결될 수 있다.
제1 화소 전원선(PL1) 및 제2 화소 전원선(PL2)을 제1 방향(DR1) 및 제2 방향(DR2)으로 형성하게 되면, 제1 화소 전원(VDD) 및 제2 화소 전원(VSS)의 전압 강하(IR drop)를 방지 또는 최소화할 수 있다. 이에 따라, 화소들(PXL)에 균일한 레벨의 제1 화소 전원(VDD) 및 제2 화소 전원(VSS)을 전달할 수 있다.
표시 영역(DA)은 화소들(PXL) 사이의 영역("구동 회로 영역(DRA)"이라고도 함)에 배치된 구동 소자들(DRE)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은 제1 화소(PXL1), 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 주변에 배치된 제1, 제2 및 제3 구동 소자들(DRE1, DRE2, DRE3)을 포함할 수 있다. 또한, 표시 영역(DA)은 구동 소자들(DRE)에 연결된 구동 배선들(DRLI)을 포함할 수 있다.
일 실시예에서, 표시 영역(DA)에는, 주사선들(SL)에 연결된 스테이지 회로들(ST)을 포함한 주사 구동부(SDR)가 배치될 수 있다. 예를 들어, 주사 구동부(SDR)의 스테이지 회로들(ST)을 구성하는 구동 소자들(DRE)(일 예로, 스테이지들(ST)을 구성하는 트랜지스터들 및 커패시터들)이 화소들(PXL)의 사이에 분포될 수 있다. 이 경우, 구동 배선들(DRLI)은 주사 구동부(SDR)의 입력 신호선들 및 전원선들을 포함할 수 있다. 예를 들어, 구동 배선들(DRLI)은, 주사 구동부(SDR)의 각 스테이지 회로(ST)로 클럭 신호들(CLK), 스타트 펄스(STVP), 이전 캐리 신호(CRp) 및/또는 다음 캐리 신호(CRq)를 전달하기 위한 주사 구동부(SDR)의 입력 신호선들과, 주사 구동부(SDR)의 각 스테이지 회로(ST)로 구동 전원들(DRP)을 공급하기 위한 전원선들을 포함할 수 있다.
각각의 구동 배선(DRLI)은, 제1 방향(DR1)에서 서로 인접한 적어도 두 개의 화소들(PXL) 사이의 영역, 및 제2 방향(DR2)에서 서로 인접한 적어도 두 개의 화소들(PXL) 사이의 영역 중 적어도 하나의 영역에 배치될 수 있다. 예를 들어, 적어도 일부의 구동 배선들(DRLI)은, 각각이 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 복수의 서브 배선들을 포함하며 화소들(PXL) 사이의 영역을 지나는 메쉬형 배선들로 형성될 수 있고, 적어도 하나의 구동 소자(DRE)에 전기적으로 연결될 수 있다. 나머지 구동 배선들(DRLI)은 각각이 제1 방향(DR1)으로 연장될 수 있고, 적어도 하나의 구동 소자(DRE)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1, 제2 및 제3 구동 소자들(DRE1, DRE2, DRE3) 각각은, 어느 하나의 스테이지 회로(ST)(일 예로, 제i 스테이지 회로(STi))에 포함된 어느 하나의 회로 소자(일 예로, 트랜지스터 또는 커패시터)일 수 있다. 예를 들어, 제1, 제2 및 제3 구동 소자들(DRE1, DRE2, DRE3)은, 각각 제i 스테이지 회로(STi)의 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제1 커패시터(C1)일 수 있다.
제1, 제2 및 제3 구동 소자들(DRE1, DRE2, DRE3)의 주변에는 상기 제1, 제2 및 제3 구동 소자들(DRE1, DRE2, DRE3)에 연결되는 구동 배선들(DRLI)및/또는 적어도 하나의 연결 배선(CNLI)이 배치될 수 있다. 예를 들어, 제1, 제2 및 제3 구동 소자들(DRE1, DRE2, DRE3)의 주변에는, 제1 구동 소자(DRE1)에 전기적으로 연결되는 제1 구동 배선(DRLI1), 제2 구동 소자(DRE2)에 전기적으로 연결되는 제2 구동 배선(DRLI2) 및 제3 구동 배선(DRLI3), 및 제3 구동 소자(DRE3)에 전기적으로 연결되는 연결 배선(CNLI)이 배치될 수 있다.
일 실시예에서, 제1 구동 소자(DRE1)가 제i 스테이지 회로(STi)의 제1 트랜지스터(T1)인 경우, 제1 구동 배선(DRLI1)은 제1 구동 소자(DRE1)로 제1 주사 클럭 신호(SC_CLK1)를 전달하기 위한 제1 클럭 배선일 수 있다. 또한, 제1 구동 소자(DRE1)는, 연결 배선(CNLI)을 통해 제1 노드(Q)에 연결되어 제1 노드 전압에 응답하여 턴-온될 수 있고, 제i 주사선(SLi)에 연결되어 상기 제i 주사선(SLi)을 통해 제i 주사 신호(SCi)를 출력할 수 있다.
일 실시예에서, 제2 구동 소자(DRE2)가 제i 스테이지 회로(STi)의 제2 트랜지스터(T2)인 경우, 제2 구동 배선(DRLI2)은 제2 구동 소자(DRE2)로 제2 주사 클럭 신호(SC_CLK2)를 전달하기 위한 제2 클럭 배선일 수 있고, 제3 구동 배선(DRLI3)은 제2 구동 소자(DRE2)로 제1 저전위 구동 전원(VGL1)의 전압을 전달하기 위한 구동 전원 배선일 수 있다. 또한, 제2 구동 소자(DRE2)는, 제i 주사선(SLi)에 연결되어 상기 제i 주사선(SLi)의 전압을 제1 저전위 구동 전원(VGL1)의 전압으로 풀-다운하거나 유지할 수 있다.
일 실시예에서, 제3 구동 소자(DRE3)가 제i 스테이지 회로(STi)의 제1 커패시터(C1)인 경우, 제3 구동 소자(DRE3)는 제i 주사선(SLi) 및 연결 배선(CNLI)에 연결될 수 있다.
일 실시예에서, 구동 배선들(DRLI) 중 적어도 일부(일 예로, 적어도 일 부분이 화소들(PXL) 사이의 배선 영역(LIA)을 제2 방향(DR2)으로 횡단하는 구동 배선들(DRLI))는, 표시 영역(DA)에서 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되며 서로 전기적으로 연결되는 복수의 서브 배선들을 포함한 메쉬형 배선으로 형성될 수 있다. 예를 들어, 제1 구동 배선(DRLI1) 및 제2 구동 배선(DRLI2)은, 각각의 서브 배선들을 포함한 메쉬형 배선들로 형성될 수 있다.
일 예로, 제1 구동 배선(DRLI1)은, 제1 방향(DR1)으로 연장된 제1 서브 배선(DRLI1_V) 및 제2 방향(DR2)으로 연장된 제2 서브 배선(DRLI1_H)을 포함할 수 있다. 제1 구동 배선(DRLI1)의 제1 및 제2 서브 배선들(DRLI1_V, DRLI_H)은 서로 전기적으로 연결될 수 있다. 제1 구동 배선(DRLI1)의 제2 서브 배선(DRLI_H)은, 제1 화소(PXL1)과 제2 화소(PXL2) 사이의 배선 영역(LIA)(일 예로, 제1 화소(PXL1)가 배치된 화소 행과 제2 화소(PXL2)가 배치된 화소 행의 사이에 위치하며 제2 방향(DR2)으로 연장되는 배선 영역(LIA))에 배치될 수 있고, 상기 배선 영역(LIA)에서 제2 방향(DR2)으로 연장될 수 있다.
제2 구동 배선(DRLI2)은, 제1 방향(DR1)으로 연장된 제1 서브 배선(DRLI2_V) 및 제2 방향(DR2)으로 연장된 제2 서브 배선(DRLI2_H)을 포함할 수 있다. 제2 구동 배선(DRLI2)의 제1 및 제2 서브 배선들(DRLI2_V, DRL2_H)은 서로 전기적으로 연결될 수 있다.
일 실시예에서, 제2 구동 배선(DRLI2)의 제2 서브 배선(DRLI2_H)은, 제1 구동 배선(DRLI1)의 제2 서브 배선(DRLI1_H)의 주변에 위치할 수 있다. 예를 들어, 제2 구동 배선(DRLI2)의 제2 서브 배선(DRLI2_H)은, 제1 구동 배선(DRLI1)의 제2 서브 배선(DRLI1_H)과 함께, 제1 화소(PXL1)와 제2 화소(PXL2) 사이의 배선 영역(LIA)을 지날 수 있고, 상기 배선 영역(LIA)에서 제2 방향(DR2)으로 연장될 수 있다.
일 실시예에서, 연결 배선(CNLI)은 적어도 두 개의 구동 소자들(DRE)의 사이에 연결되는 도전 패턴(또는, 브릿지 패턴)일 수 있다. 연결 배선(CNLI)의 적어도 일 부분은, 제1 방향(DR1)에서 서로 인접한 적어도 두 개의 화소들(PXL) 사이의 배선 영역(LIA)을 지날 수 있고, 상기 적어도 두 개의 화소들(PXL) 사이의 배선 영역(LIA)에서 제2 방향(DR2)으로 연장될 수 있다.
연결 배선(CNLI)의 주변에 배치된 화소들(PXL)의 제1 전극들(일 예로, 도 15 내지 도 18의 제1 전극들(ELT1))은 연결 배선(CNLI)과 중첩되지 않을 수 있다. 예를 들어, 연결 배선(CNLI)은 제1 방향(DR1)에서 인접한 적어도 두 화소들(PXL)의 사이에 위치한 배선 영역(LIA)에서 적어도 하나의 단선 영역(OPA)을 제2 방향(DR2)으로 횡단할 수 있고, 상기 제1 방향(DR1)에서 인접한 적어도 두 화소들(PXL)의 제1 전극들과는 중첩되지 않을 수 있다.
도 15 및 도 16은 각각 본 발명의 일 실시예에 의한 표시 장치(DD)의 표시 영역(DA)을 나타내는 단면도들이다. 예를 들어, 도 15 및 도 16은, 도 7의 실시예에서와 같이 적어도 하나의 제1 발광 소자(LD1) 및 적어도 하나의 제2 발광 소자(LD2)를 포함한 직-병렬 구조의 발광부(EMU)를 포함하는 어느 하나의 서브 화소(SPX), 및 상기 서브 화소(SPX)의 주변에 위치한 어느 하나의 구동 소자(DRE)(일 예로, 제1 구동 소자(DRE1))를 중심으로 표시 영역(DA)의 단면을 개략적으로 도시한 것이다. 도 15 및 도 16은 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 중간 전극(IET)의 상호 위치와 관련하여 서로 다른 실시예들을 나타낸다.
도 15 및 도 16에서는 표시 영역(DA)의 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 각각의 화소 회로(PXC)에 구비된 어느 하나의 트랜지스터(M)(일 예로, 하부 금속층(BML)을 포함한 제1 트랜지스터(M1)), 및 각각의 스테이지 회로(ST)에 구비된 어느 하나의 구동 소자(DRE)(일 예로, 제i 스테이지 회로(STi)의 제1 트랜지스터(T1)를 구성하는 제1 구동 소자(DRE1))의 단면을 예시적으로 도시하기로 한다. 화소 회로층(PCL)에는 각각의 화소 회로(PXC) 및 스테이지 회로(ST)에 구비된 회로 소자들 외에도 각종 배선들이 더 배치될 수 있다. 또한, 도 15 및 도 16에서는 표시 영역(DA)의 표시층(DPL)에 배치될 수 있는 발광부(EMU)의 일 예로서, 도 7의 실시예에서와 같이 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함한 발광부(EMU)의 단면을 예시적으로 도시하기로 한다.
표시 영역(DA)에 배치되는 서브 화소들(SPX)은 실질적으로 서로 유사한 단면 구조를 가질 수 있다. 다만, 서브 화소들(SPX)을 구성하는 회로 소자들 및 상기 회로 소자들에 포함된 전극들의 크기, 위치 및/또는 형상 등은 서브 화소(SPX)별로 상이할 수도 있다.
도 1 내지 도 16을 참조하면, 표시 장치(DD)는, 베이스 층(BSL), 화소 회로층(PCL), 및 표시층(DPL)을 포함한 표시 패널(PNL)을 포함할 수 있다. 화소 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL) 상에 서로 중첩되도록 배치될 수 있다. 일 예로, 화소 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치될 수 있다.
또한, 표시 패널(PNL)은, 표시층(DPL) 상에 배치된 컬러 필터층(CFL) 및/또는 봉지층(ENC)(또는, 보호층)을 더 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL) 및/또는 봉지층(ENC)은, 화소 회로층(PCL) 및 표시층(DPL)이 형성된 베이스 층(BSL)의 일면 상에 직접적으로 형성될 수 있으나, 이에 한정되지는 않는다.
베이스 층(BSL)은 단단한(rigid) 기판이거나, 유연한(flexible) 기판 또는 필름일 수 있고, 그 재료나 구조가 특별히 한정되지는 않는다. 예를 들어, 베이스 층(BSL)은 투명 또는 불투명한 적어도 하나의 절연 물질을 포함하며, 단일 층 또는 다중 층의 기판 또는 필름일 수 있다.
화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 제공될 수 있다. 화소 회로층(PCL)은, 각 화소(PXL)의 화소 회로들(PXC)(일 예로, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3))을 구성하는 회로 소자들, 및 게이트 구동부(GDR)를 구성하는 회로 소자들(일 예로, 주사 구동부(SDR)의 스테이지 회로들(ST)을 구성하는 구동 소자들(DRE))을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)의 각 화소 영역(PXA)에는 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)의 제1 트랜지스터들(M1)을 포함한 복수의 회로 소자들이 형성될 수 있다. 또한, 화소 회로층(PCL)의 구동 회로 영역(DRA)(일 예로, 제2 방향(DR2)에서 서로 인접한 화소 영역들(PXA) 사이의 영역)에는 스테이지 회로들(ST)의 제1 트랜지스터들(T1)을 포함한 복수의 구동 소자들(DRE)이 형성될 수 있다. 또한, 화소 회로층(PCL)은, 화소들(PXL)에 연결되는 화소 배선들(PXLI), 및 구동 소자들(DRE)에 연결되는 구동 배선들(DRLI)을 포함할 수 있다.
추가적으로, 화소 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및/또는 패시베이션층(PSV)을 포함할 수 있다.
화소 회로층(PCL)은 베이스 층(BSL) 상에 배치되며, 제1 트랜지스터들(M1)의 하부 금속층들(BML)을 포함한 제1 도전층을 포함할 수 있다. 일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치될 수 있고, 서브 화소들(SPX)에 포함된 제1 트랜지스터들(M1)의 하부 금속층들(BML)을 포함할 수 있다. 제1 트랜지스터들(M1)의 하부 금속층들(BML)은, 제1 트랜지스터들(M1)의 게이트 전극들(GE) 및 반도체 패턴들(SCP)과 중첩될 수 있다. 또한, 제1 도전층은 소정의 배선들을 더 포함할 수 있다. 예를 들어, 제1 도전층은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 화소 회로들(PXC)에 구비되는 트랜지스터들(M)의 반도체 패턴들(SCP)을 포함할 수 있다. 각각의 반도체 패턴(SCP)은 해당 트랜지스터(M)의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다. 각각의 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 일 실시예에서, 적어도 하나의 구동 소자(DRE)가 트랜지스터로 형성되는 경우, 반도체층은 상기 적어도 하나의 구동 소자(DRE)의 반도체 패턴(SCPd)을 포함할 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 화소 회로들(PXC)에 구비되는 트랜지스터들(M)의 게이트 전극들(GE)을 포함할 수 있다. 또한, 제2 도전층은 화소 회로들(PXC)에 구비되는 커패시터들(Cst) 각각의 일 전극 및/또는 브릿지 패턴들 등을 더 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선이 다중 층으로 구성될 경우, 제2 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다. 일 실시예에서, 적어도 하나의 구동 소자(DRE)가 트랜지스터로 형성되는 경우, 제2 도전층은 상기 적어도 하나의 구동 소자(DRE)의 게이트 전극(GEd)을 포함할 수 있다. 또한, 적어도 하나의 구동 소자(DRE)가 커패시터로 형성되는 경우, 제2 도전층은 상기 적어도 하나의 구동 소자(DRE)의 일 전극을 포함할 수 있다.
제2 도전층 상에는 층간 절연층(ILD)이 배치될 수 있다. 그리고, 층간 절연층(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 화소 회로들(PXC)에 구비되는 트랜지스터들(M)의 소스 전극들(SE) 및 드레인 전극들(DE)을 포함할 수 있다. 각각의 소스 전극(SE)은 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 일 영역(일 예로, 소스 영역)에 전기적으로 연결될 수 있고, 각각의 드레인 전극(DE)은 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 다른 일 영역(일 예로, 드레인 영역)에 전기적으로 연결될 수 있다. 또한, 제3 도전층은 화소 회로들(PXC)에 구비되는 커패시터들(Cst) 각각의 일 전극, 소정의 배선들, 및/또는 브릿지 패턴들을 더 포함할 수 있다. 예를 들어, 제3 도전층은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 실시예에서, 적어도 하나의 구동 소자(DRE)가 트랜지스터로 형성되는 경우, 제3 도전층은 상기 적어도 하나의 구동 소자(DRE)의 소스 전극(SEd) 및 드레인 전극(DEd)을 포함할 수 있다. 또한, 적어도 하나의 구동 소자(DRE)가 커패시터로 형성되는 경우, 제2 도전층은 상기 적어도 하나의 구동 소자(DRE)의 일 전극을 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 이외에도 다양한 종류의 도전 물질을 포함할 수 있다.
제3 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 유기 절연층을 포함하며, 화소 회로층(PCL)의 표면을 평탄화할 수 있다.
패시베이션층(PSV) 상에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 서브 화소들(SPX)의 발광부들(EMU)을 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 서브 화소(SPX)의 발광 영역(EA)에 배치된 제1 및 제2 전극들(ELT1, ELT2), 적어도 하나의 발광 소자(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 일 실시예에서, 각각의 발광부(EMU)는 제1 및 제2 발광 소자들(LD1, LD2)을 포함한 복수의 발광 소자들(LD)을 포함할 수 있다.
또한, 표시층(DPL)은, 화소 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 순차적으로 배치된, 절연 패턴들 및/또는 절연층들을 더 포함할 수 있다. 예를 들어, 표시층(DPL)은, 뱅크 패턴들(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 제3 절연층(INS3), 제2 뱅크(BNK2) 및/또는 제4 절연층(INS4)을 포함할 수 있다. 또한, 표시층(DPL)은, 광 변환층(CCL)을 선택적으로 더 포함할 수 있다.
뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함)은 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다. 일 실시예에서, 뱅크 패턴들(BNP)은 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 부분과 중첩되도록 제1 및 제2 전극들(ELT1, ELT2)의 하부에 개별적으로 배치되는 분리형 패턴들로 형성될 수 있다. 또는, 뱅크 패턴들(BNP)은, 서브 화소들(SPX)의 발광 영역들(EA)에서 제1 및 제2 전극들(ELT1, ELT2) 사이의 영역들에 대응하는 개구부 또는 오목부를 가지며, 표시 영역(DA)에서 전체적으로 연결되는 일체형 패턴으로 형성될 수도 있다.
뱅크 패턴들(BNP)에 의해 제1 및 제2 전극들(ELT1, ELT2)이 발광 소자들(LD)의 주변에서 상부 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 뱅크 패턴들(BNP)과 그 상부의 제1 및 제2 전극들(ELT1, ELT2)은, 발광 소자들(LD)의 주변에서 반사성의 돌출 패턴을 형성할 수 있다. 이에 따라, 서브 화소들(SPX)의 광 효율을 향상시킬 수 있다.
뱅크 패턴들(BNP)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 또한, 뱅크 패턴들(BNP)은 단일 층 또는 다중 층으로 이루어질 수 있다. 뱅크 패턴들(BNP) 상에는, 발광부들(EMU)의 제1 및 제2 전극들(ELT1, ELT2)이 형성될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 다른 도전 물질을 포함할 수도 있다. 즉, 제1 및 제2 전극들(ELT1, ELT2)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
일 실시예에서, 서브 화소들(SPX) 각각의 발광 영역(EA)에는 적어도 하나의 제1 전극(ELT1) 및 적어도 하나의 제2 전극(ELT2)이 배치될 수 있다. 예를 들어, 발광 영역(EA)의 중앙에 하나의 제1 전극(ELT1)이 배치되고, 상기 제1 전극(ELT1)의 양측에 두 개의 제2 전극들(ELT2)이 배치될 수 있다. 상기 제2 전극들(ELT2)은 일체 또는 비일체로 서로 연결되어 서로 동일한 신호 또는 전원을 공급받을 수 있다. 각각의 발광 영역(EA)에 배치되는 제1 및 제2 전극들(ELT1, ELT2) 각각의 개수, 형상, 크기, 및/또는 위치는 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1 전극들(ELT1) 및 제2 전극들(ELT2) 중 적어도 하나는, 구동 회로 영역(DRA)에도 배치될 수 있다. 예를 들어, 제2 화소 전원선(PL2)에 전기적으로 연결되는 제2 전극들(ELT2)은 구동 회로 영역(DRA)에도 배치되어 구동 소자들(DRE)에 의해 발생할 수 있는 커플링 작용을 차폐 또는 저감할 수 있다. 일 실시예에서, 제2 전극들(ELT2)은, 화소 영역(PXA)에서와 유사한 형상으로 구동 회로 영역(DRA)에 형성될 수 있으나, 실시예들이 이에 한정되지는 않는다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은, 반사 전극층의 상부 및/또는 하부에 배치되는 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 상에는 제1 절연층(INS1)이 배치될 수 있다. 일 실시예에서, 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)을 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 연결하기 위한 복수의 컨택홀들(일 예로, 도 17의 제3 및 제4 컨택홀들(CH3, CH4))을 포함할 수도 있다. 다른 실시예에서, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)이 형성된 표시 영역(DA) 상에 전면적으로 형성되되, 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 부분을 노출하는 개구부들을 포함할 수 있다. 제1 절연층(INS1)에 컨택홀들이 형성된 영역(또는, 제1 절연층(INS1)이 개구된 영역)에서 제1 및 제2 전극들(ELT1, ELT2)이 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 전기적으로 연결될 수 있다. 또 다른 실시예에서, 제1 절연층(INS1)은 발광 소자들(LD)이 배열된 영역의 하부에만 국부적으로 배치될 수도 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되는 것을 방지할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 및 제1 절연층(INS1)이 형성된 표시 영역(DA) 상에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 서브 화소들(SPX)의 발광 영역들(EA)에 대응하는 개구부들을 가지며, 상기 서브 화소들(SPX)의 발광 영역들(EA)을 둘러싸도록 비발광 영역(NEA)에 형성될 수 있다. 이에 따라, 발광 소자들(LD)이 공급될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제1 뱅크(BNK1)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 이에 따라, 서브 화소들(SPX) 사이의 광 간섭을 방지할 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EA)에는 발광 소자들(LD)이 공급될 수 있다. 발광 소자들(LD)은 각각의 제1 전극(ELT1)(또는, 서브 화소들(SPX) 각각의 제1 전극(ELT1)으로 분리되기 이전의 제1 정렬 배선) 및 각각의 제2 전극(ELT2)(또는, 서브 화소들(SPX)의 제2 전극들(ELT2)에 의해 형성되는 제2 정렬 배선)에 인가된 제1 및 제2 정렬 신호들에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다. 예를 들어, 각각의 발광 영역(EA)에 공급된 발광 소자들(LD)은, 제1 단부들(EP1)이 제1 전극(ELT1)을 향하고, 제2 단부들(EP2)이 제2 전극들(ELT2)을 향하도록 제2 방향(DR2) 또는 사선 방향 등으로 배열될 수 있다.
발광 소자들(LD)의 일 부분 상에는, 제2 절연층(INS2)(또는, "절연 패턴"이라고도 함)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 해당 서브 화소(SPX)의 발광 영역(EA)에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에 국부적으로 배치될 수 있다. 발광 소자들(LD)의 상부에 제2 절연층(INS2)을 형성하게 되면, 발광 소자들(LD)을 안정적으로 고정할 수 있고, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 안정적으로 분리할 수 있다.
제2 절연층(INS2)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2) 상에는, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(IET) 중 서로 다른 전극들이 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 컨택 전극(CNE1)이 배치될 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에는 중간 전극(IET)이 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 중간 전극(IET)이 배치될 수 있고, 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제2 컨택 전극(CNE2)이 배치될 수 있다.
한편, 도 15 및 도 16에서는, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치된 중간 전극(IET)과, 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치된 중간 전극(IET)이 서로 분리된 것으로 도시되었지만, 상기 중간 전극들(IET)은 일체 또는 비일체로 연결된 하나의 중간 전극(IET)일 수 있다. 예를 들어, 평면 상에서 보았을 때, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치된 중간 전극(IET)과 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치된 중간 전극(IET)은 일체로 연결될 수 있다.
또한, 도 15 및 도 16에서는, 제1 전극(ELT1)과 제1 컨택 전극(CNE1)이 서로 분리된 것으로 도시되었지만, 제1 전극(ELT1)과 제1 컨택 전극(CNE1)은 도시되지 않은 영역에서 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 연결될 수 있다. 유사하게, 도 15 및 도 16에서는, 제2 전극들(ELT2)과 제2 컨택 전극(CNE2)이 서로 분리된 것으로 도시되었지만, 제2 전극들(ELT2)과 제2 컨택 전극(CNE2)은 도시되지 않은 영역에서 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 연결될 수 있다.
추가적으로, 도 15 및 도 16에서는, 제1 트랜지스터(M1)와 제1 전극(ELT1)이 서로 분리된 것으로 도시되었지만, 각 서브 화소(SPX)의 제1 트랜지스터(M1)와 제1 전극(ELT1)은 도시되지 않은 영역에서 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 연결될 수 있다. 예를 들어, 서브 화소들(SPX)의 제1 전극들(ELT1)은 각각의 화소 회로들(PXC)에 개별적으로 연결될 수 있다.
서브 화소들(SPX)의 제2 전극들(ELT2) 및 제2 컨택 전극들(CNE2)은 도시되지 않은 영역에서 제2 화소 전원선(PL2)에 연결될 수 있다. 예를 들어, 서브 화소들(SPX)의 제2 전극들(ELT2)은 제2 화소 전원선(PL2)에 공통으로 연결될 수 있고, 서브 화소들(SPX)의 제2 컨택 전극들(CNE2)은 각각의 제2 전극들(ELT2)을 통해 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다.
서브 화소들(SPX) 각각의 중간 전극(IET)은, 적어도 하나의 제1 발광 소자(LD1)를 통해 해당 서브 화소(SPX)의 제1 컨택 전극(CNE1)에 연결될 수 있다. 또한, 서브 화소들(SPX) 각각의 중간 전극(IET)은, 적어도 하나의 제2 발광 소자(LD2)를 통해 해당 서브 화소(SPX)의 제2 컨택 전극(CNE2)에 연결될 수 있다. 예를 들어, 서브 화소들(SPX) 각각의 중간 전극(IET)은 해당 서브 화소(SPX)의 제1 및 제2 발광 소자들(LD1, LD2)의 사이에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)은 제1 전극(ELT1)의 일 부분과 중첩되도록 상기 제1 전극(ELT1)의 상부에 배치될 수 있고, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)의 일 부분과 중첩되도록 상기 제2 전극(ELT2)의 상부에 배치될 수 있다. 중간 전극(IET)은 제1 전극(ELT1) 및 제2 전극(ELT2) 각각의 다른 일 부분과 중첩되도록 상기 제1 전극(ELT1) 및 제2 전극(ELT2)의 상부에 배치될 수 있다.
제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및/또는 중간 전극(IET)은 서로 동일 또는 상이한 층에 형성될 수 있다. 예를 들어, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2) 및 중간 전극(IET)의 상호 위치, 및/또는 형성 순서는 실시예에 따라 다양하게 변경될 수 있다.
도 15의 실시예에서, 제2 절연층(INS2) 상에 중간 전극(IET)이 먼저 형성될 수 있다. 중간 전극(IET)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)에 직접적으로 접촉됨으로써, 제1 발광 소자(LD1)와 제2 발광 소자(LD2)의 사이에 연결될 수 있으나, 이에 한정되지는 않는다. 이후, 적어도 중간 전극(IET)을 덮도록 각각의 발광 영역(EA)에 제3 절연층(INS3)이 형성되고, 상기 제3 절연층(INS3)이 형성된 각각의 발광 영역(EA)에 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 형성될 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 동시에 또는 순차적으로 형성될 수 있다. 제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1)에 직접적으로 접촉됨으로써 제1 발광 소자(LD1)의 제1 단부(EP1)에 연결될 수 있고, 제2 컨택 전극(CNE2)은 제2 발광 소자(LD2)의 제2 단부(EP2)에 직접적으로 접촉됨으로써 제2 발광 소자(LD2)의 제2 단부(EP2)에 연결될 수 있으나, 이에 한정되지는 않는다. 중간 전극(IET)과 제1 및 제2 컨택 전극들(CNE1, CNE2)의 배치 및/또는 형성 순서는 변경될 수 있다. 도 15의 실시예에서와 같이, 각 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치되는 전극들을 서로 다른 층에 배치할 경우, 상기 전극들을 안정적으로 분리하고 쇼트 결함을 방지할 수 있다.
도 16의 실시예에서, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2) 및 중간 전극(IET)은 표시층(DPL)의 동일한 층에 배치될 수 있고, 서로 동시에 또는 순차적으로 형성될 수 있다. 이 경우, 제3 절연층(INS3)은 생략될 수 있다. 도 16의 실시예에서, 발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에 배치되는 전극들을 동일 층에 동시 형성함에 따라, 화소 공정을 간소화하고 표시 장치(DD)의 제조 효율을 높일 수 있다.
한편, 도 6의 실시예에서와 같이 각각의 서브 화소(SPX)가 단일의 발광 소자(LD)를 포함하거나, 단일의 직렬 단을 포함하는 병렬 구조의 발광부(EMU)를 포함할 경우, 상기 서브 화소(SPX)는 중간 전극(IET)을 포함하지 않을 수 있다. 이 경우, 제1 컨택 전극(CNE1)은 발광 소자(들)(LD)의 제1 단부(들)(EP1) 상에 배치되고, 제2 컨택 전극(CNE2)은 발광 소자(들)(LD)의 제2 단부(들)(EP2) 상에 배치될 수 있다.
제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2) 및 중간 전극(IET)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2) 및 중간 전극(IET)은, 발광 소자들(LD)로부터 방출된 광이 투과할 수 있도록 투명한 도전성 물질을 포함할 수 있다.
일 실시예에서, 표시 패널(PNL)은 발광 소자들(LD)의 상부에 제공된 광 변환층(CCL)을 포함할 수 있다. 예를 들어, 발광 소자들(LD)이 배열된 각각의 발광 영역(EA)에는 광 변환층(CCL)이 배치될 수 있다.
또한, 표시 패널(PNL)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치된 제2 뱅크(BNK2)를 더 포함할 수 있다. 제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 통합될 수도 있다. 제1 뱅크(BNK1)와 제2 뱅크(BNK2)는 화소들(PXL) 사이의 구동 회로 영역(DRA)에도 배치될 수 있다.
제2 뱅크(BNK2)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 이에 따라, 서브 화소들(SPX) 사이의 광 간섭을 방지할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다.
광 변환층(CCL)은, 발광 소자들(LD)로부터 방출된 빛의 파장 및/또는 색을 변환하는 파장 변환 입자들(또는 컬러 변환 입자들), 및/또는 발광 소자들(LD)로부터 방출된 빛을 산란시켜 출광 효율을 높이는 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 각각의 발광부(EMU) 상에는, 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷)을 포함하는 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함한 각각의 광 변환층(CCL)이 제공될 수 있다.
예를 들어, 어느 하나의 서브 화소(SPX)가 적색(또는, 녹색)의 서브 화소로 설정되고, 상기 서브 화소(SPX)의 발광부(EMU)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 서브 화소(SPX)의 발광부(EMU) 상에는, 청색의 빛을 적색(또는, 녹색)의 빛으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 배치될 수 있다. 또한, 광 변환층(CCL)은 광 산란 입자들(SCT)을 더 포함할 수 있다.
서브 화소들(SPX)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 포함한 베이스 층(BSL)의 일면 상에는 제4 절연층(INS4)이 형성될 수 있다. 예를 들어, 제4 절연층(INS4)은 표시 영역(DA)에 전면적으로 형성될 수 있다.
일 실시예에서, 제4 절연층(INS4)은 유기 및/또는 무기 절연막을 포함할 수 있고, 표시층(DPL)의 표면을 실질적으로 평탄화할 수 있다. 제4 절연층(INS4)은 발광부들(EMU) 및/또는 광 변환층들(CCL)을 보호할 수 있다.
제4 절연층(INS4) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 서브 화소들(SPX)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 서브 화소(SPX1)의 제1 발광부(EMU1) 상에 배치된 제1 컬러 필터(CF1), 제2 서브 화소(SPX2)의 제2 발광부(EMU2) 상에 배치된 제2 컬러 필터(CF2), 및 제3 서브 화소(SPX3)의 제3 발광부(EMU3) 상에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다. 일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA) 및 구동 회로 영역(DRA) 등에서 서로 중첩되도록 배치되어, 서브 화소들(SPX) 사이의 광 간섭을 차단할 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 각각 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)(특히, 상기 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3) 각각의 발광 영역(EA))의 상부에 서로 분리되어 형성되고, 상기 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 별도의 차광 패턴 등이 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제5 절연층(INS5)을 포함한 적어도 하나의 유기 및/또는 무기 절연막을 포함할 수 있다. 제5 절연층(INS5)은 화소 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록, 표시 영역(DA)에 전면적으로 형성될 수 있다.
제5 절연층(INS5)은, 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 제5 절연층(INS5)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 산화 알루미늄(AlxOy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 일 실시예에서, 제5 절연층(INS5)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
도 17은 본 발명의 일 실시예에 의한 표시 장치(DD)의 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 17은 도 14의 제2 화소(PXL2)가 배치된 제2 화소 영역(PXA2)을 중심으로, 표시층(DPL)의 구조에 대한 실시예를 나타내기로 한다. 또한, 도 17에서는 제2 화소(PXL2)의 주변에 위치하도록 화소 회로층(PCL)에 형성되는 일부 구성(일 예로, 적어도 하나의 배선 및/또는 구동 소자(DRE))을 점선으로 도시하여 나타내기로 한다. 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)을 비롯한 화소들(PXL)은 실질적으로 서로 유사 또는 동일한 구조를 가질 수 있다. 또한, 각각의 화소(PXL)를 구성하는 서브 화소들(SPX)의 발광부들(EMU)은 실질적으로 서로 유사 또는 동일한 구조를 가질 수 있다.
도 18은 본 발명의 일 실시예에 의한 표시 장치(DD)의 표시 영역(DA)을 나타내는 단면도이다. 예를 들어, 도 18은 도 17의 Ⅱ~Ⅱ'선에 대응하는 표시 영역(DA)의 단면에 대한 일 예를 나타낸다.
도 1 내지 도 17을 참조하면, 각각의 발광부(EMU)는, 적어도 하나의 제1 전극(ELT1), 적어도 하나의 제2 전극(ELT2), 적어도 하나의 발광 소자(LD), 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 포함할 수 있다. 일 실시예에서, 각각의 발광부(EMU)는 적어도 두 개의 직렬 단들에 배치된 복수의 발광 소자들(LD)을 포함할 수 있고, 상기 직렬 단들의 사이에 연결되는 적어도 하나의 중간 전극(IET)을 더 포함할 수 있다.
일 실시예에서, 발광부(EMU)는, 발광 영역(EA)의 중앙에 위치한 제1 전극(ELT1), 및 상기 제1 전극(ELT1)의 양측에 위치한 복수의 제2 전극들(ELT2)을 포함할 수 있다. 각각의 화소 영역(PXA)(일 예로, 발광 영역(EA))에서, 발광부들(EMU) 각각의 제1 전극들(ELT1)은 제1 방향(DR1)으로 연장될 수 있다. 발광부들(EMU) 각각의 제2 전극들(ELT2)은 해당 서브 화소(SPX)의 발광부(EMU)에 배치된 각각의 제1 전극(ELT1)과 마주하며, 제1 방향(DR1)으로 연장될 수 있다. 서브 화소들(SPX) 각각의 제1 및 제2 전극들(ELT1, ELT2)은 제2 방향(DR2)을 따라 서로 이격될 수 있다.
일 실시예에서, 제1 전극(ELT1)의 좌측에 위치한 제2 전극(ELT2)은 해당 서브 화소(SPX)의 좌측에 인접한 이웃 서브 화소(SPX)의 제2 전극(ELT2)(일 예로, 상기 이웃 서브 화소(SPX)에서 제1 전극(ELT1)의 우측에 위치한 제2 전극(ELT2))과 일체로 연결될 수 있다. 유사하게, 제1 전극(ELT1)의 우측에 위치한 제2 전극(ELT2)은 해당 서브 화소(SPX)의 우측에 인접한 이웃 서브 화소(SPX)의 제2 전극(ELT2)(일 예로, 상기 이웃 서브 화소(SPX)에서 제1 전극(ELT1)의 좌측에 위치한 제2 전극(ELT2))과 일체로 연결될 수 있다. 일 실시예에서, 표시 영역(DA)에 배치된 제2 전극들(ELT2)은 상기 표시 영역(DA)의 내부 및/또는 그 주변에서 일체 또는 비일체로 서로 연결될 수 있다.
서브 화소들(SPX) 각각의 제1 전극(ELT1)은, 화소 회로층(PCL)과 각각의 제1 컨택 전극(CNE1)의 사이에 위치하도록 표시층(DPL)에 배치될 수 있다. 또한, 서브 화소들(SPX) 각각의 제1 전극(ELT1)은, 각각의 제1 컨택홀(CH1)을 통해 화소 회로층(PCL)에 배치된 해당 서브 화소(SPX)의 화소 회로(PXC)에 개별적으로 연결될 수 있고, 각각의 제3 컨택홀(CH3)을 통해 해당 서브 화소(SPX)의 제1 컨택 전극(CNE1)에 연결될 수 있다. 이에 따라, 각 서브 화소(SPX)의 화소 회로(PXC)가 발광부(EMU)의 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있다.
표시 영역(DA)에 제공된 서브 화소들(SPX)의 제1 전극들(ELT1)은, 화소 제조 공정에서 먼저 서로 연결되도록 형성될 수 있다. 예를 들어, 제1 전극들(ELT1)은 플로우팅 패턴들(FPT)과 일체로 연결되도록 형성되어 제1 정렬 배선을 구성할 수 있다. 플로우팅 패턴들(FPT)은 제5 컨택홀들(CH5)을 통해 화소 회로층(PCL)의 제1 화소 전원선(PL1)에 연결될 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 공정에서, 제1 화소 전원선(PL1)을 통해 제1 정렬 배선에 제1 정렬 신호를 공급할 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후, 제5 컨택홀들(CH5)의 주변에서 제1 정렬 배선을 끊어, 제1 전극들(ELT1)과 제1 화소 전원선(PL1) 사이의 연결을 끊을 수 있다. 예를 들어, 플로우팅 패턴들(FPT)의 주변(일 예로, 상단 및 하단 영역들)에 위치한 단선 영역들(OPA)("오픈 영역들" 또는 "식각 영역들"이라고도 함)에서 제1 정렬 배선을 끊음으로써, 상기 제1 정렬 배선을 서브 화소들(SPX)의 제1 전극들(ELT1)과 플로우팅 패턴들(FPT)로 분리할 수 있다. 또한, 이웃한 화소 행들 사이의 배선 영역(LIA) 등에 위치한 단선 영역들(OPA)에서 제1 정렬 배선을 끊어 이웃한 서브 화소들(SPX)의 제1 전극들(ELT1)을 분리할 수 있다. 이에 따라, 서브 화소들(SPX)의 제1 전극들(ELT1)이 서로 분리되어, 서브 화소들(SPX)을 개별적으로 구동할 수 있게 된다.
서브 화소들(SPX)의 제2 전극들(ELT2)은, 화소 회로층(PCL)과 각각의 제2 컨택 전극(CNE2)의 사이에 위치하도록 표시층(DPL)에 배치될 수 있다. 또한, 서브 화소들(SPX)의 제2 전극들(ELT2)은, 각각의 제1 전극(ELT1)으로부터 이격되어 상기 제1 전극(ELT1)의 주변에 위치할 수 있다.
서브 화소들(SPX)의 제2 전극들(ELT2)은 제2 컨택홀들(CH2)을 통해 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다. 서브 화소들(SPX)의 제2 전극들(ELT2)은 서로 일체 또는 비일체로 연결될 수 있고, 제2 화소 전원선(PL2)에 공통으로 연결될 수 있다. 일 예로, 제1 방향(DR1) 및/또는 제2 방향(DR2)에서 서로 인접한 서브 화소들(SPX)의 제2 전극들(ELT2)은 하나의 일체형 전극으로 통합될 수 있고, 적어도 하나의 제2 컨택홀(CH2)을 통해 화소 회로층(PCL)에 배치된 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다.
예를 들어, 제1 화소(PXL1)의 서브 화소들(SPX) 및 제2 화소(PXL2)의 서브 화소들(SPX) 중 제1 방향(DR1)에서 순차적으로 배치된 서브 화소들(SPX)의 제2 전극들(ELT2)은 하나의 일체형 전극으로 통합될 수 있고, 적어도 하나의 제2 컨택홀(CH2)을 통해 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다. 일 예로, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)의 제1 서브 화소들(SPX1)의 제2 전극들(ELT2)은 하나의 일체형 전극으로 통합될 수 있다. 유사하게, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)의 제2 서브 화소들(SPX2)의 제2 전극들(ELT2)은 하나의 일체형 전극으로 통합될 수 있고, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)의 제3 서브 화소들(SPX3)의 제2 전극들(ELT2)은 하나의 일체형 전극으로 통합될 수 있다.
제2 전극들(ELT2)은, 발광 소자들(LD)의 정렬 공정에서 제2 화소 전원선(PL2)을 통해 제2 정렬 신호를 공급받을 수 있다. 제1 정렬 신호와 제2 정렬 신호는 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 정렬 배선과 제2 전극들(ELT2)(또는, 상기 제2 전극들(ELT2)에 의해 형성된 제2 정렬 배선)의 사이에 전계가 형성되어, 제1 정렬 배선과 제2 전극들(ELT2)의 사이에 발광 소자들(LD)이 정렬할 수 있게 된다.
표시 장치(DD)의 실 구동 시에는 제2 화소 전원선(PL2)을 통해 제2 전극들(ELT2)로 제2 화소 전원(VSS)을 공급할 수 있다. 이에 따라, 각각의 서브 화소(SPX)에 구동 전류가 흐를 수 있다.
제1 전극들(ELT1) 및 제2 전극들(ELT2)은 각각의 발광 영역들(EA)에서 제1 방향(DR1)을 따라 연장되며 제2 방향(DR2)을 따라 서로 이격될 수 있다. 다만, 제1 전극들(ELT1) 및 제2 전극들(ELT2)의 형상, 크기, 개수, 위치, 및/또는 이들의 상호 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
제1 전극들(ELT1) 및 제2 전극들(ELT2) 등이 배치된 표시 영역(DA)에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 서브 화소들(SPX) 각각의 발광 영역(EA)을 둘러싸도록 배치될 수 있다. 또한, 제1 뱅크(BNK1)는 제1 방향(DR1)에서 서로 인접한 화소들(PXL)의 사이에 배치된 배선 영역(LIA)의 적어도 일 영역에 위치한 개구부들을 포함할 수 있다. 예를 들어, 제1 뱅크(BNK1)는 제1 방향(DR1)에서 이웃한 화소들(PXL) 및/또는 서브 화소들(SPX)의 제1 전극들(ELT1)의 사이에 위치한 단선 영역들(OPA) 및 그 주변 영역에 대응하는 개구부들을 포함할 수 있다.
발광 소자들(LD)은 각각의 발광 영역(EA)에서 제1 전극(ELT1)과 제2 전극들(ELT2)의 사이에 정렬될 수 있다. 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치 및/또는 정렬된다고 함은, 평면 상에서 보았을 때, 발광 소자들(LD) 각각의 적어도 일 부분이 제1 및 제2 전극들(ELT1, ELT2) 사이의 영역에 위치함을 의미할 수 있다. 또한, 각각의 발광 소자(LD)는 주변에 위치한 제1 전극(ELT1) 및/또는 제2 전극(ELT2)과 중첩되거나 중첩되지 않을 수 있다. 일 실시예에서, 각각의 발광 소자(LD)는 제1 전극(ELT1)에 전기적으로 연결되는 제1 단부(EP1) 및 제2 전극(ELT2)에 전기적으로 연결되는 제2 단부(EP2)를 포함할 수 있다.
일 실시예에서, 발광 소자들(LD)은 용액(일 예로, 발광 소자 혼합액 또는 발광 소자 잉크) 내에 분산된 형태로 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 통해 각각의 발광 영역(EA)에 공급될 수 있다. 발광 소자들(LD)이 각각의 발광 영역(EA)에 공급된 상태에서 서브 화소들(SPX)의 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 정렬 배선들)에 각각 제1 및 제2 정렬 신호들을 인가하면, 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
일 실시예에서, 발광 소자들(LD)은, 제1 전극(ELT1)과 어느 하나의 제2 전극(ELT2)(일 예로, 제1 전극(ELT1)의 우측에 위치한 제2 전극(ELT2))의 사이에 정렬된 제1 발광 소자들(LD1)과, 제1 전극(ELT1)과 다른 하나의 제2 전극(ELT2)(일 예로, 제1 전극(ELT1)의 좌측에 위치한 제2 전극(ELT2))의 사이에 정렬된 제2 발광 소자들(LD2)을 포함할 수 있다. 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에는 제1 컨택 전극(CNE1)이 배치될 수 있고, 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에는 중간 전극(IET)이 배치될 수 있다. 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에는 중간 전극(IET)이 배치될 수 있고, 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에는 제2 컨택 전극(CNE2)이 배치될 수 있다.
각각의 제1 컨택 전극(CNE1)은, 해당 발광 영역(EA)에 정렬된 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결되도록 상기 제1 단부들(EP1) 상에 배치될 수 있다. 일 실시예에서, 각각의 제1 컨택 전극(CNE1)은 적어도 하나의 제3 컨택홀(CH3)을 통해 각각의 제1 전극(ELT1)에 전기적으로 연결되고, 상기 제1 전극(ELT1)을 통해 해당 서브 화소(SPX)의 화소 회로(PXC)에 전기적으로 연결되며, 상기 화소 회로(PXC)를 통해 제1 화소 전원선(PL1)에 전기적으로 연결될 수 있다.
각각의 중간 전극(IET)은, 해당 발광 영역(EA)에 정렬된 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결되도록 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치될 수 있다. 각각의 중간 전극(IET)은 제1 및 제2 발광 소자들(LD1, LD2)을 통해 제1 및 제2 컨택 전극들(CNE1, CNE2)에 전기적으로 연결될 수 있다.
각각의 제2 컨택 전극(CNE2)은, 해당 발광 영역(EA)에 정렬된 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결되도록 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치될 수 있다. 각각의 제2 컨택 전극(CNE2)은 적어도 하나의 제4 컨택홀(CH4)을 통해 각각의 제2 전극(ELT2)에 전기적으로 연결되고, 상기 제2 전극(ELT2)을 통해 제2 화소 전원선(PL2)에 전기적으로 연결될 수 있다.
도 1 내지 도 18을 참조하면, 서브 화소들(SPX)의 제1 전극들(ELT1)은 구동 배선들(DRLI) 및/또는 연결 배선(CNLI)과 중첩되지 않을 수 있다. 예를 들어, 제1 화소(PXL1)에 포함된 서브 화소들(SPX)의 제1 전극들(ELT1) 및 제2 화소(PXL2)에 포함된 서브 화소들(SPX)의 제1 전극들(ELT1)은, 제1 방향(DR1)에서 제1 구동 배선(DRLI1)의 폭 이상의 거리만큼 서로 이격될 수 있고, 제1 구동 배선(DRLI1)과 중첩되지 않을 수 있다. 또한, 제1 화소(PXL1)에 포함된 서브 화소들(SPX)의 제1 전극들(ELT1) 및 제2 화소(PXL2)에 포함된 서브 화소들(SPX)의 제1 전극들(ELT1)은, 제1 방향(DR1)에서 제2 구동 배선(DRLI2)의 폭 이상의 거리만큼 서로 이격될 수 있고, 제2 구동 배선(DRLI2)과 중첩되지 않을 수 있다.
일 예로, 제1 화소(PXL1)의 서브 화소들(SPX) 및 제2 화소(PXL2)의 서브 화소들(SPX) 중 제1 방향(DR1)에서 순차적으로 배치된 서브 화소들(SPX)의 제1 전극들(ELT1)은, 제1 방향(DR1)에서 제1 구동 배선(DRLI1) 및 제2 구동 배선(DRLI2)을 사이에 두고 서로 이격될 수 있고, 제1 구동 배선(DRLI1) 및 제2 구동 배선(DRLI2)과 중첩되지 않을 수 있다.
일 실시예에서, 제1 방향(DR1)에서 서로 인접한 화소들(PXL) 및/또는 서브 화소들(SPX)의 제1 전극들(ELT1)은 구동 배선들(DRLI) 및 연결 배선들(CNLI)과 중첩되지 않도록 상기 구동 배선들(DRLI) 및 연결 배선들(CNLI)이 배치되는 배선 영역(LIA)에서 충분한 거리만큼 서로 이격될 수 있다. 예를 들어, 제1 정렬 배선을 서브 화소들(SPX)의 제1 전극들(ELT1) 및 플로우팅 패턴들(FPT)로 분리하기 위하여 상기 제1 정렬 배선을 식각하는 과정에서, 서브 화소들(SPX)의 제1 전극들(ELT1)이 구동 배선들(DRLI) 및 연결 배선들(CNLI)과 중첩되지 않도록 제1 정렬 배선의 식각 영역을 확장할 수 있다.
일 실시예에서, 뱅크 패턴(BNP)(일 예로, 도 15 및 도 16의 뱅크 패턴(BNP))은 배선 영역(LIA) 등에는 제공되지 않을 수 있으나, 실시예들이 이에 한정되지는 않는다. 일 실시예에서, 제1 구동 배선(DRLI1) 및 제2 구동 배선(DRLI2)은, 화소 회로층(PCL)의 제1 도전층에 배치되며 제1 방향(DR1)으로 연장되는 적어도 하나의 배선(LI_V)(일 예로, 화소 배선들(PXLI) 중 제1 구동 배선(DRLI1) 및 제2 구동 배선(DRLI2)과 교차하는 적어도 하나의 배선)과 중첩될 수 있다.
상술한 실시예에 따르면, 화소들(PXL)의 사이에 구동 회로(일 예로, 주사 구동부(SDR) 및/또는 이를 포함한 게이트 구동부(GDR))의 구동 소자들(DRE)을 배치할 수 있다. 이에 따라, 표시 장치(DD)의 제조 비용을 절감하고, 비표시 영역(NA)을 축소할 수 있다.
또한, 상술한 실시예에 따르면, 화소들(PXL)의 제1 전극들(ELT1)과 구동 회로의 배선들(일 예로, 구동 소자들(DRE)에 연결되는 구동 배선들(DRLI) 및 연결 배선들(CNLI))이 교차하지 않도록 화소들(PXL)의 제1 전극들(ELT1)을 배치 및/또는 형성할 수 있다. 예를 들어, 적어도 일 부분이, 제1 방향(DR1)에서 인접한 화소들(PXL) 사이의 배선 영역(LIA)을 제2 방향(DR2)으로 횡단하는 구동 회로의 배선들(일 예로, 각각이 어느 하나의 클럭 신호(CLK), 스타트 펄스(STVP) 및/또는 캐리 신호를 전달하기 위한 구동 배선들(DRLI), 및 각각이 표시 영역(DA)의 일 영역에서 제2 방향(DR2)으로 연장되어 적어도 두 개의 구동 소자들(DRE)을 연결하는 연결 배선들(CNLI))이, 제1 방향(DR1)에서 인접한 화소들(PXL)의 제1 전극들(ELT1)과 중첩되지 않도록 화소들(PXL)의 제1 전극들(ELT1)을 형성할 수 있다.
이에 따라, 화소들(PXL)의 제1 전극들(ELT1)과 구동 회로의 배선들의 사이에 형성될 수 있는 기생 용량을 축소 또는 방지할 수 있다. 또한, 화소들(PXL) 및/또는 서브 화소들(SPX)에 형성되는 기생 용량의 편차를 저감 또는 방지할 수 있다. 이에 따라, 화소들(PXL) 및/또는 서브 화소들(SPX) 사이의 특성 편차를 저감 또는 방지할 수 있고, 표시 장치(DD)의 화질을 개선할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
DA: 표시 영역 DD: 표시 장치
DRA: 구동 회로 영역 DRE: 구동 소자
DRLI: 구동 배선 CNLI: 연결 배선
EA: 발광 영역 ELT1: 제1 전극
ELT2: 제2 전극 EMU: 발광부
GDR: 게이트 구동부 LD: 발광 소자
LIA: 배선 영역 PXA: 화소 영역
PXC: 화소 회로 PXL: 화소
PXLI: 화소 배선 SDR: 주사 구동부
SL: 주사선 SPX: 서브 화소
ST: 스테이지 회로

Claims (20)

  1. 제1 방향을 따라 순차적으로 배치된 제1 화소 및 제2 화소를 포함하며, 각각이, 제1 전극, 제2 전극 및 발광 소자를 포함한 서브 화소들을 포함하는 화소들;
    상기 화소들의 사이에 배치된 구동 소자들을 포함하는 구동 회로;
    상기 화소들에 연결되는 화소 배선들; 및
    상기 구동 소자들에 연결되는 구동 배선들을 포함하며,
    상기 구동 배선들은, 상기 제1 화소와 상기 제2 화소 사이의 영역에 배치되며, 상기 제1 화소와 상기 제2 화소 사이의 영역에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 구동 배선을 포함하고,
    상기 제1 화소의 서브 화소들에 포함된 제1 전극들과 상기 제2 화소의 서브 화소들에 포함된 제1 전극들은, 상기 제1 방향에서 상기 제1 구동 배선의 폭 이상의 거리만큼 서로 이격되며, 상기 제1 구동 배선과 중첩되지 않는, 표시 장치.
  2. 제1 항에 있어서,
    상기 서브 화소들의 제1 전극들은 각각의 서브 화소들의 화소 회로들에 개별적으로 연결되는, 표시 장치.
  3. 제1 항에 있어서,
    상기 서브 화소들의 제1 전극들은 각각의 화소 영역에서 상기 제1 방향으로 연장되는, 표시 장치.
  4. 제3 항에 있어서,
    상기 서브 화소들의 제2 전극들은, 각각의 서브 화소들의 제1 전극들과 마주하도록 상기 제1 방향으로 연장되며, 화소 전원선에 공통으로 연결되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 방향에서 서로 인접한 서브 화소들의 제2 전극들은 하나의 일체형 전극으로 통합되는, 표시 장치.
  6. 제1 항에 있어서,
    상기 구동 배선들은, 상기 제1 구동 배선의 주변에 배치되어 상기 제1 화소와 상기 제2 화소 사이의 영역을 지나며, 상기 제1 화소와 상기 제2 화소 사이의 영역에서 상기 제2 방향으로 연장된 제2 구동 배선을 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 화소의 서브 화소들 및 상기 제2 화소의 서브 화소들 중 상기 제1 방향에서 순차적으로 배치된 서브 화소들의 제1 전극들은, 상기 제1 방향에서 상기 제1 구동 배선 및 상기 제2 구동 배선을 사이에 두고 서로 이격되며, 상기 제1 구동 배선 및 상기 제2 구동 배선과 중첩되지 않는, 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 구동 배선 및 상기 제2 구동 배선 각각은, 상기 제1 방향으로 연장된 제1 서브 배선 및 상기 제2 방향으로 연장된 제2 서브 배선을 포함한 메쉬형 배선으로 형성되는, 표시 장치.
  9. 제6 항에 있어서,
    상기 구동 회로는, 상기 제1 화소 및 상기 제2 화소의 주변에 위치한 제1 구동 소자 및 제2 구동 소자를 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 구동 배선은 상기 제1 구동 소자에 전기적으로 연결되고,
    상기 제2 구동 배선은 상기 제2 구동 소자에 전기적으로 연결되는, 표시 장치.
  11. 제1 항에 있어서,
    상기 화소 배선들은, 상기 화소들의 주사선들 및 데이터선들을 포함하며,
    상기 구동 회로는, 상기 주사선들에 연결된 스테이지 회로들을 포함한 주사 구동부를 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 구동 소자들은, 상기 스테이지 회로들을 구성하는 트랜지스터들 및 커패시터들을 포함하며, 상기 화소들 사이의 영역에 분포하는, 표시 장치.
  13. 제11 항에 있어서,
    상기 구동 배선들은, 상기 주사 구동부의 입력 신호선들 및 전원선들을 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 구동 배선들 각각은, 상기 제1 방향에서 서로 인접한 적어도 두 화소들 사이의 영역 및 상기 제2 방향에서 서로 인접한 적어도 두 화소들 사이의 영역 중 적어도 하나의 영역에 배치되는, 표시 장치.
  15. 제1 항에 있어서,
    상기 구동 소자들 중 적어도 두 구동 소자들의 사이에 연결된 연결 배선을 더 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 연결 배선은, 상기 제1 방향에서 서로 인접한 적어도 두 화소들 사이의 영역을 지나며, 상기 제2 방향으로 연장되는, 표시 장치.
  17. 제16 항에 있어서,
    상기 연결 배선의 주변에 배치된 화소들의 제1 전극들은 상기 연결 배선과 중첩되지 않는, 표시 장치.
  18. 제1 항에 있어서,
    상기 구동 소자들 각각은, 상기 제2 방향에서 서로 인접한 적어도 두 화소들의 사이에 배치되는, 표시 장치.
  19. 제1 항에 있어서,
    상기 서브 화소들 각각의 제1 전극 및 제2 전극은, 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 서로 이격되고,
    상기 서브 화소들 각각의 발광 소자는, 상기 제1 전극에 전기적으로 연결되는 제1 단부 및 상기 제2 전극에 전기적으로 연결되는 제2 단부를 포함하는, 표시 장치.
  20. 각각이, 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 배치된 발광 소자를 포함한 서브 화소를 포함하는 화소들;
    상기 화소들에 연결되는 주사선들;
    상기 화소들의 사이에 배치된 구동 소자들을 포함하며, 상기 주사선들로 주사 신호들을 출력하는 주사 구동부; 및
    상기 구동 소자들에 연결되는 구동 배선들을 포함하며,
    상기 구동 배선들은, 제1 방향으로 인접한 두 화소들 사이의 영역을 지나며 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 구동 배선을 포함하고,
    상기 제1 방향으로 인접한 두 화소들의 제1 전극들은, 상기 제1 방향에서 상기 제1 구동 배선의 폭 이상의 거리만큼 서로 이격되며, 상기 제1 구동 배선과 중첩되지 않는, 표시 장치.
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