KR102531406B1 - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 표시 영역; 상기 표시 영역에 제1 방향을 따라 연속적으로 배열되며, 각각 적어도 하나의 제1색 발광 소자를 포함하는 한 쌍의 제1색 서브 화소들; 및 상기 한 쌍의 제1색 서브 화소들을 한 번에 둘러싸는 뱅크를 포함하며, 상기 뱅크는, 상기 한 쌍의 제1색 서브 화소들 각각에 대응하는 영역에서 폭이 다른 적어도 두 개의 영역들을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 표시 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 제조하고, 상기 초소형의 발광 소자들을 이용하여 표시 장치의 화소를 구성하는 기술이 개발되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 고해상도의 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역; 상기 표시 영역에 제1 방향을 따라 연속적으로 배열되며, 각각 적어도 하나의 제1색 발광 소자를 포함하는 한 쌍의 제1색 서브 화소들; 및 상기 한 쌍의 제1색 서브 화소들을 한 번에 둘러싸는 뱅크를 포함하며, 상기 뱅크는, 상기 한 쌍의 제1색 서브 화소들 각각에 대응하는 영역에서 폭이 다른 적어도 두 개의 영역들을 포함한다.
실시예에 따라, 상기 한 쌍의 제1색 서브 화소들은, 상기 뱅크에 의해 둘러싸인 각각의 발광 영역에서 폭이 다른 적어도 두 개의 영역들을 포함하며, 상기 발광 영역의 폭이 최대인 영역에서 서로 접하도록 배치될 수 있다.
실시예에 따라, 상기 제1 방향은 상기 표시 영역의 세로 방향이고, 상기 뱅크는 상하 대칭의 형상을 가질 수 있다.
실시예에 따라, 상기 한 쌍의 제1색 서브 화소들은, 각각 삼각형상(triangular shape) 및 역삼각형상(inverted triangular shape)의 발광 영역을 포함하며, 상기 뱅크는, 상기 한 쌍의 제1색 서브 화소들의 발광 영역들을 한 번에 둘러싸는 사변형상(quadrilateral shape)을 가질 수 있다.
실시예에 따라, 상기 한 쌍의 제1색 서브 화소들은 각각 이등변 삼각형상의 발광 영역을 가지면서 상기 제1 방향을 따라 서로 대칭으로 배치되고, 상기 뱅크는 상기 한 쌍의 제1색 서브 화소들의 발광 영역들을 둘러싸는 마름모형상을 가질 수 있다.
실시예에 따라, 상기 한 쌍의 제1색 서브 화소들 각각은 상기 제1 방향과 교차하는 제2 방향을 따라 대칭인 다각형상의 발광 영역을 포함하며, 상기 뱅크는 상기 제1 방향 및 상기 제2 방향 모두에서 대칭인 다각형상을 가질 수 있다.
실시예에 따라, 상기 한 쌍의 제1색 서브 화소들 각각은, 계단 형상의 발광 영역을 포함할 수 있다.
실시예에 따라, 상기 표시 장치는, 상기 제1 방향과 교차하는 제2 방향을 따라 상기 한 쌍의 제1색 서브 화소들 중 어느 하나의 제1색 서브 화소에 이웃하여 배치되며, 적어도 하나의 제2색 발광 소자를 포함하는 제2색 서브 화소; 및 상기 제2 방향을 따라 상기 제2색 서브 화소에 이웃하도록 배치되며, 적어도 하나의 제3색 발광 소자를 포함하는 제3색 서브 화소를 더 포함할 수 있다.
실시예에 따라, 상기 제2색 서브 화소는 상기 제1 방향을 따라 상기 어느 하나의 제1색 서브 화소의 발광 영역을 반전한 형상의 발광 영역을 가지고, 상기 제3색 서브 화소는 상기 어느 하나의 제1색 서브 화소의 발광 영역과 동일한 형상의 발광 영역을 포함할 수 있다.
실시예에 따라, 상기 제2색 서브 화소는 상기 어느 하나의 제1색 서브 화소와 상기 제3색 서브 화소의 사이에 배치될 수 있다. 그리고, 상기 어느 하나의 제1색 서브 화소 및 상기 제3색 서브 화소 각각의 발광 영역은 삼각형상을 가지고, 상기 제2색 서브 화소의 발광 영역은 역삼각형상을 가질 수 있다.
실시예에 따라, 상기 표시 장치는, 상기 어느 하나의 제1색 서브 화소, 상기 제2색 서브 화소 및 상기 제3색 서브 화소를 포함한 사다리꼴 형상의 화소를 포함할 수 있다.
실시예에 따라, 상기 제2색 서브 화소는 상기 제2 방향을 따라 상기 어느 하나의 제1색 서브 화소의 발광 영역을 반전한 형상의 발광 영역을 포함하며, 상기 제3색 서브 화소는, 상기 제1 방향 및 상기 제2 방향을 따라 상기 제2색 서브 화소의 발광 영역을 반전한 형상의 발광 영역을 포함할 수 있다.
실시예에 따라, 상기 한 쌍의 제1색 서브 화소들 각각은, 각각의 발광 영역에 배치되며 상기 제1색 발광 소자의 제1 단부에 연결되는 제1 전극; 및 상기 각각의 발광 영역에 상기 제1 전극으로부터 이격되도록 배치되며 상기 제1색 발광 소자의 제2 단부에 연결되는 제2 전극을 더 포함할 수 있다.
실시예에 따라, 상기 한 쌍의 제1색 서브 화소들에 배치된 제1 전극들은 서로 동일한 형상을 가지고, 상기 한 쌍의 제1색 서브 화소들에 배치된 제2 전극들은 서로 동일한 형상을 가질 수 있다.
실시예에 따라, 상기 한 쌍의 제1색 서브 화소들에 배치된 제1 전극들은 서로 대칭을 이루는 형상을 가지고, 상기 한 쌍의 제1색 서브 화소들에 배치된 제2 전극들은 서로 대칭을 이루는 형상을 가질 수 있다.
실시예에 따라, 상기 한 쌍의 제1색 서브 화소들 각각의 제1 전극들은 서로 분리되고, 상기 한 쌍의 제1색 서브 화소들 각각의 제2 전극들은 서로 연결될 수 있다.
실시예에 따라, 상기 한 쌍의 제1색 서브 화소들 각각은, 기판과 상기 제1 전극의 사이에 배치된 제1 격벽; 상기 기판과 상기 제2 전극의 사이에 배치된 제2 격벽; 상기 제1색 발광 소자의 제1 단부와 상기 제1 전극의 일 영역 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및 상기 제1색 발광 소자의 제2 단부와 상기 제2 전극의 일 영역 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역; 상기 표시 영역에 서로 접하도록 배열되며, 각각이, 제1 전극 및 제2 전극과 상기 제1 및 제2 전극들의 사이에 연결된 적어도 하나의 제1색 발광 소자를 포함하는 한 쌍의 발광 영역들; 및 상기 한 쌍의 발광 영역들을 한 번에 둘러싸는 뱅크를 포함한다. 상기 뱅크는, 상기 한 쌍의 발광 영역들 각각에 대응하는 영역에서 폭이 다른 적어도 두 개의 영역들을 포함하며, 상기 발광 영역들이 접하는 영역에서 최대 폭을 가진다.
실시예에 따라, 상기 한 쌍의 발광 영역들은 상기 표시 영역에서 상하로 서로 접하도록 배열되고, 상기 뱅크는 상하 대칭의 형상을 가질 수 있다.
실시예에 따라, 상기 한 쌍의 발광 영역들 각각의 제1 전극들은 서로 분리될 수 있다.
본 발명의 다양한 실시예들에 의하면, 고해상도의 표시 장치를 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 의한 발광 소자의 공급 및 정렬 방법을 나타내는 단면도이다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 9a 및 도 9b는 도 7 및 도 8의 실시예들에 의한 해상도의 차이를 나타내는 평면도이다.
도 10a, 도 10b 및 도 11은 각각 본 발명의 일 실시예에 의한 서브 화소를 나타내는 평면도이다.
도 12 및 도 13은 각각 본 발명의 일 실시예에 의한 서브 화소의 구조를 나타내는 단면도로서, 일 예로 도 10a의 Ⅰ~Ⅰ'선에 대응하는 단면의 서로 다른 실시예들을 나타낸다.
도 14 내지 도 16은 각각 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분 "상에" 있다고 할 경우, 이는 상기 다른 요소 또는 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 요소 또는 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부는 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 상기 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 상기 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 상기 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 상기 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리(일 예로, 코팅)할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 서브 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 복수의 초소형 발광 소자들(LD)을 배치하고, 이를 통해 각 서브 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에서는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD)을 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 편의상, 도 4에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 기판(SUB)과, 상기 기판(SUB) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은, 화소들(PXL)을 구비한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소들(PXL) 각각은 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소들(PXL)은, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 각각의 서브 화소 영역에 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 상기 복수의 막대형 발광 다이오드들은 각 화소(PXL) 또는 서브 화소의 광원을 구성할 수 있다.
또한, 화소들(PXL) 각각은 복수의 서브 화소들을 포함할 수 있다. 일 예로, 각각의 화소(PXL)는 서로 다른 색상의 빛을 방출하는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 적색의 빛을 방출하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색의 빛을 방출하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색의 빛을 방출하는 청색 서브 화소일 수 있다. 다만, 각각의 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 서브 화소가 방출하는 빛의 색상은 다양하게 변경될 수 있다. 또한, 도 4에서는 화소들(PXL)(또는, 서브 화소들)이 표시 영역(DA)에 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 영역(DA)은 현재 공지된 다양한 화소 배열 구조를 가질 수 있다.
일 실시예에서, 각각의 화소(PXL)(또는, 각각의 서브 화소)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 서브 화소(SPX)를 나타내는 회로도로서, 일 예로 도 4에 도시된 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나를 도시한 회로도이다.
구체적으로, 도 5a 내지 도 5c에서는 능동형 표시 장치(일 예로, 능동형 발광 표시 장치)에 구비될 수 있는 서브 화소(SPX)의 서로 다른 실시예를 도시한 것이다. 예를 들어, 도 5a 내지 도 5c에 도시된 각각의 서브 화소(SPX)는 도 4의 표시 패널(PNL)에 구비된 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나일 수 있으며, 상기 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 임의의 서브 화소, 또는 이들을 포괄하여 지칭할 때, "서브 화소(SPX)"라 하기로 한다.
먼저 도 5a를 참조하면, 본 발명의 일 실시예에 의한 서브 화소(SPX)는, 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)과, 상기 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 각 서브 화소(SPX)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 5a에서는 각 서브 화소(SPX)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수도 있다. 또는, 또 다른 실시예에서는, 적어도 하나의 서브 화소(SPX)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부는, 상기 광원 유닛(LSU)의 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC)를 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부는, 상기 광원 유닛(LSU)의 제2 전극을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
각각의 광원 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 서브 화소(SPX)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 서브 화소(SPX)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 서브 화소(SPX)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 이러한 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(구동 트랜지스터; T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 제1 전극 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(스위칭 트랜지스터; T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다.
이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
한편, 도 5a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
일 예로, 도 5b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 도 5b에 도시된 서브 화소(SPX)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치가 변경된 것을 제외하고, 그 구성 및 동작이 도 5a의 화소 회로(PXC)와 실질적으로 유사하다. 따라서, 도 5b의 서브 화소(SPX)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 서브 화소(SPX)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 이러한 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 제1 전극 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU)의 제1 전극 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 제1 전극과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 제1 전극으로 공급한다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 5c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 서브 화소(SPX)의 구조가 도 5a 내지 도 5c에 도시된 실시예들에 한정되지는 않으며, 각각의 서브 화소(SPX)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 서브 화소(SPX)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서 각각의 서브 화소(SPX)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 6은 본 발명의 일 실시예에 의한 발광 소자(LD)의 공급 및 정렬 방법을 나타내는 단면도이다.
도 6을 참조하면, 본 발명의 일 실시예에 의한 서브 화소들(SPX)은 뱅크(BNK)에 의해 구획된 각각의 발광 영역을 포함한다. 예를 들어, 제1 서브 화소(SPX1)는 제1 발광 영역(EMA1)을, 제2 서브 화소(SPX2)는 제2 발광 영역(EMA2)을, 제3 서브 화소(SPX3)는 제3 발광 영역(EMA3)을 포함할 수 있다. 이하에서는, 제1, 제2 및 제3 발광 영역들(EMA1, EMA2, EMA3) 중 임의의 발광 영역, 또는 이들을 포괄하여 지칭할 때, "발광 영역(EMA)"이라 하기로 한다.
실시예에 따라, 뱅크(BNK)는 발광 영역들(EMA)의 사이에 배치되어, 각각의 발광 영역(EMA)을 둘러쌀 수 있다. 그리고, 각각의 발광 영역(EMA)에는 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)이 서로 이격되어 배치될 수 있다.
본 발명의 일 실시예에서, 발광 소자들(LD)은 잉크젯 프린팅 방식을 통해 각각의 발광 영역(EMA)에 공급될 수 있다. 예를 들어, 다수의 제1색 발광 소자들(LD1)(일 예로, 적색 발광 소자들)이 분산된 제1 LED 용액(SOL1)이 담긴 제1 노즐(NOZ1)을 제1 발광 영역(EMA1) 상에 배치하고, 상기 제1 발광 영역(EMA1) 상에 제1 LED 용액(SOL1)의 액적(DRL)을 투하함으로써, 상기 제1 발광 영역(EMA1)에 적어도 하나의 제1색 발광 소자(LD1)를 공급할 수 있다.
유사하게, 다수의 제2색 발광 소자들(LD2)(일 예로, 녹색 발광 소자들)이 분산된 제2 LED 용액(SOL2)이 담긴 제2 노즐(NOZ2)을 제2 발광 영역(EMA2) 상에 배치하고, 상기 제2 발광 영역(EMA2) 상에 제2 LED 용액(SOL2)의 액적(DRL)을 투하함으로써, 상기 제2 발광 영역(EMA2)에 적어도 하나의 제2색 발광 소자(LD2)를 공급할 수 있다. 또한, 다수의 제3색 발광 소자들(LD3)(일 예로, 청색 발광 소자들)이 분산된 제3 LED 용액(SOL3)이 담긴 제3 노즐(NOZ3)을 제3 발광 영역(EMA3) 상에 배치하고, 상기 제3 발광 영역(EMA3) 상에 제3 LED 용액(SOL3)의 액적(DRL)을 투하함으로써, 제3 발광 영역(EMA3)에 적어도 하나의 제3색 발광 소자(LD3)를 공급할 수 있다.
이하에서는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 임의의 발광 소자, 또는 이들을 포괄하여 지칭할 때, "발광 소자(LD)"라 하기로 한다. 또한, 제1, 제2 및 제3 LED 용액들(SOL1, SOL2, SOL3) 중 임의의 LED 용액, 또는 이들을 포괄하여 지칭할 때, "LED 용액(SOL)"이라 하기로 한다.
실시예에 따라, 각각의 LED 용액(SOL)은 잉크 또는 페이스트 상일 수 있으나, 이에 한정되지는 않는다. 용매로는, 용제(solvent)가 함유된 포토 레지스트 또는 유기막 등이 사용될 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라 용매는 휘발성 용매일 수 있으나, 이에 한정되지는 않는다.
각각의 발광 영역(EMA)에 적어도 하나의 발광 소자(LD)를 공급한 이후에, 또는 상기 발광 소자(LD)의 공급과 동시에, 각 발광 영역(EMA)의 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 전압(일 예로, 소정의 교류 전압)을 인가하여 전계를 형성할 수 있다. 이 경우, 발광 소자들(LD)의 유전 이동(dielectrophoresis)이 발생함에 따라, 상기 발광 소자들(LD)이 각 발광 영역(EMA)의 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 자가 정렬하게 된다.
이후, 각각의 발광 영역(EMA)에 투하된 LED 용액(SOL)의 용매를 제거하게 되면, 상기 발광 소자들(LD)이 각 서브 화소(SPX)의 발광 영역(EMA) 내에 안정적으로 배치되게 된다. 실시예에 따라, 휘발성 물질로 LED 용액(SOL)의 용매를 구성하여 상기 용매를 용이하게 제거할 수 있으나, 용매의 구성 물질 및/또는 제거 방식이 이에 한정되지는 않는다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 7 및 도 8은 도 4의 표시 영역(DA)에 적용될 수 있는 화소 배열 구조에 대한 서로 다른 실시예들을 나타낸다. 실시예에 따라, 도 7 및 도 8에서는 각각의 발광 영역(EMA)을 중심으로, 서브 화소들(SPX)을 도시하기로 한다.
먼저 도 7을 도 4 내지 도 6과 함께 참조하면, 각각의 화소(PXL)는 서로 다른 색상의 빛을 방출하는 복수의 서브 화소들(SPX), 일 예로, 제1색의 빛을 방출하는 제1색 서브 화소(SPX1), 제2색의 빛을 방출하는 제2색 서브 화소(SPX2) 및 제3색의 빛을 방출하는 제3색 서브 화소(SPX3)를 포함할 수 있다. 실시예에 따라, 제1색 서브 화소(SPX1), 제2색 서브 화소(SPX2) 및 제3색 서브 화소(SPX3)는 각각 적색 서브 화소(R), 녹색 서브 화소(G) 및 청색 서브 화소(B)일 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 화소들(PXL)은 스트라이프 형태로 표시 영역(DA)에 배열될 수 있다. 예를 들어, 제1 방향(DR1)(일 예로, 열 방향)을 따른 각각의 화소 열에는 동일 색상의 서브 화소들(SPX), 즉 제1색 서브 화소들(SPX1), 제2색 서브 화소들(SPX2) 및 제3색 서브 화소들(SPX3) 중 어느 한 종류의 서브 화소들(SPX)이 일렬로 배치될 수 있다. 또한, 제1 방향(DR1)과 교차하는 제2 방향(DR2)(일 예로, 행 방향)을 따른 각각의 화소 행에는, 제1색 서브 화소(SPX1), 제2색 서브 화소(SPX2) 및 제3색 서브 화소(SPX3)의 순서로, 다수의 서브 화소들(SPX)이 반복적으로 배치될 수 있다. 여기서, 각 화소 행에 연속적으로 배치된 제1색 서브 화소(SPX1), 제2색 서브 화소(SPX2) 및 제3색 서브 화소(SPX3)가 쌍을 이루어, 각각의 화소(PXL)를 구성할 수 있다.
일 실시예에서, 화소들(PXL)은 사각형상을 가질 수 있다. 일 예로, 각각의 서브 화소(SPX)(특히, 각 서브 화소(SPX)의 발광 영역(EMA))는 직사각형상을 가질 수 있으며, 각각의 화소(PXL)(특히, 각 화소(PXL)의 발광 영역(EMA))는, 이를 구성하는 서브 화소들(SPX)을 포괄하는 사각형상을 가질 수 있다. 실시예에 따라, 서브 화소들(SPX)은 실질적으로 서로 동일한 형상 및/또는 크기를 가질 수 있다. 유사하게, 화소들(PXL)은 실질적으로 서로 동일한 형상 및/또는 크기를 가질 수 있다.
각각의 서브 화소(SPX)는 뱅크(BNK)에 의해 둘러싸일 수 있다. 예를 들어, 뱅크(BNK)는 서브 화소들(SPX), 특히 상기 서브 화소들(SPX) 각각의 발광 영역(EMA)을 둘러싸도록 서브 화소들(SPX)의 사이에 배치될 수 있다.
실시예에 따라, 뱅크(BNK)는 각각의 서브 화소(SPX)가 형성되는 서브 화소 영역, 특히 각 서브 화소(SPX)의 발광 영역(EMA)을 규정할 수 있다. 일 예로, 뱅크(BNK)는 화소 정의막일 수 있다. 또한, 뱅크(BNK)는 각각의 서브 화소(SPX)에 적어도 하나의 발광 소자(LD)를 공급하기 위한 잉크젯 프린팅 공정 등에서, 댐 구조물로도 기능할 수 있다.
실시예에 따라, 뱅크(BNK)는 인접한 서브 화소들(SPX)의 사이에서 빛샘을 차단할 수 있도록 차광성 물질을 포함할 수 있다. 일 예로, 뱅크(BNK)는 카본 블랙과 같은 블랙 매트릭스 물질을 포함할 수 있다. 다만, 본 발명에서 뱅크(BNK)의 구성 물질이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
도 4 내지 도 8을 참조하면, 각각의 화소(PXL) 및/또는 서브 화소(SPX)(특히, 각 화소(PXL) 및/또는 서브 화소(SPX)의 발광 영역(EMA))의 형상 및/또는 크기는 변경될 수 있다. 실시예에 따라, 각각의 서브 화소(SPX)는 뱅크(BNK)에 의해 둘러싸인 각각의 발광 영역(EMA)에서 폭이 다른 적어도 두 개의 영역들을 포함할 수 있다. 예를 들어, 각각의 서브 화소(SPX)는 제1 방향(DR1)을 따라 제2 방향(DR2) 상에서의 폭이 점진적으로 변화되는 형상, 일 예로, 삼각형상(triangular shape) 또는 역삼각형상(inverted triangular shape)의 발광 영역(EMA)을 가질 수 있다.
또한, 본 발명의 일 실시예에서, 서로 동일한 색상의 빛을 방출하는 복수의 서브 화소들(SPX), 일 예로 제1 방향(DR1)을 따라 표시 영역(DA)에 연속적으로 배열된 두 개의 동일 색 서브 화소들(SPX)이 한 쌍을 이루어 서로 대칭으로 배치될 수 있다. 실시예에 따라, 상기 한 쌍의 서브 화소들(SPX)은 최대 폭을 가지는 영역에서, 서로 접하도록 배치될 수 있다. 예를 들어, 상기 한 쌍의 서브 화소들(SPX)은 뱅크(BNK)에 의해 둘러싸인 각각의 발광 영역(EMA)의 폭이 최대인 영역, 일 예로, 제2 방향(DR2)을 따른 각각의 가로 폭이 최대인 영역에서 서로 접하도록 배치될 수 있고, 상기 한 쌍의 서브 화소들(SPX)의 발광 영역들(EMA)은 뱅크(BNK)에 의해 한 번에 둘러싸일 수 있다.
예를 들어, 3k-2(k는 자연수)번째 화소 열(수직 화소열), 3k-1번째 화소 열, 및 3k번째 화소 열에 각각 제1색 서브 화소들(SPX1), 제2색 서브 화소들(SPX2) 및 제3색 서브 화소들(SPX3)이 배치된다고 가정하기로 한다. 이 경우, 각각의 3k-2번째 화소 열에서, 제1 방향(DR1), 일 예로, 표시 영역(DA)의 세로 방향을 따라 상하로 연속적으로 배치되며 각각 적어도 하나의 제1색 발광 소자(LD1)(일 예로, 나노 스케일 내지 마이크로 스케일의 크기를 가진 적어도 하나의 제1색 막대형 발광 다이오드)를 포함하는 두 개의 제1색 서브 화소들(SPX1)이 한 쌍을 이룰 수 있다. 실시예에 따라, 상기 한 쌍의 제1색 서브 화소들(SPX1) 중 하나는 삼각형상의 제1_1 발광 영역(EMA1_1)을 가지고, 다른 하나는 제1 방향(DR1)을 따라 상기 삼각형상을 반전한 역삼각형상의 제1_2 발광 영역(EMA1_2)을 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 서브 화소들(SPX) 및/또는 이들의 발광 영역들(EMA) 각각의 형상은 다양하게 변경될 수 있다.
실시예에 따라, 상기 한 쌍의 제1색 서브 화소들(SPX1)은 제2 방향(DR2) 상에서의 폭이 최대인 영역에서 서로 접하면서 대칭을 이루도록 배치될 수 있다. 예를 들어, 각각의 발광 영역(EMA)이 삼각형상 및 역삼각형상을 가지는 한 쌍의 제1색 서브 화소들(SPX1)은 밑변이 서로 접하도록 상하 대칭으로 배치될 수 있다.
일 예로, 제1색 서브 화소들(SPX1)이 배치되는 각각의 화소 열에는, 삼각형상의 제1_1 발광 영역(EMA1_1)을 가지는 제1색 서브 화소(이하, "R1"화소)와, 각각의 밑변을 통해 상기 R1 화소와 접하며 상기 R1 화소(특히, 상기 R1 화소의 제1_1 발광 영역(EMA1_1))를 상하 반전한 역삼각형상의 제1_2 발광 영역(EMA1_2)을 가지는 제1색 서브 화소(이하, "R2"화소)가 교번적으로 배치될 수 있다. 상기 한 쌍의 R1 화소 및 R2 화소는 뱅크(BNK)에 의해 한 번에 둘러싸일 수 있다. 예를 들어, 한 쌍의 제1_1 및 제1_2 발광 영역들(EMA1_1, EMA1_2)은 뱅크(BNK)에 의해 한 번에 둘러싸일 수 있다.
유사하게, 각각의 3k-1번째 화소 열에서, 제1 방향(DR1)을 따라 상하로 연속적으로 배치되며 각각 적어도 하나의 제2색 발광 소자(LD2)(일 예로, 나노 스케일 내지 마이크로 스케일의 크기를 가진 적어도 하나의 제2색 막대형 발광 다이오드)를 포함하는 두 개의 제2색 서브 화소들(SPX2)이 한 쌍을 이룰 수 있다. 실시예에 따라, 상기 한 쌍의 제2색 서브 화소들(SPX2)(특히, 상기 한 쌍의 제1색 서브 화소들(SPX2)의 제2 발광 영역들(EMA2))은 서로 상하 반전한 형태의 삼각형상 및 역삼각형상을 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 상기 한 쌍의 제2색 서브 화소들(SPX2)은 제2 방향(DR2) 상에서의 폭이 최대인 영역에서 서로 접하면서 대칭을 이루도록 배치될 수 있다. 예를 들어, 각각 삼각형상 및 역삼각형상을 가지는 한 쌍의 제2색 서브 화소들(SPX2)은 밑변이 서로 접하도록 상하 대칭으로 배치될 수 있다.
일 예로, 제2색 서브 화소들(SPX2)이 배치되는 각각의 화소 열에는, 삼각형상의 제2_1 발광 영역(EMA2_1)을 가지는 제2색 서브 화소(이하, "G1"화소)와, 각각의 밑변을 통해 상기 G1 화소와 접하며 상기 G1 화소의 제2_1 발광 영역(EMA2_1)을 상하 반전한 역삼각형상의 제2_2 발광 영역(EMA2_2)을 가지는 제2색 서브 화소(이하, "G2"화소)가 교번적으로 배치될 수 있다. 상기 한 쌍의 G1 화소 및 G2 화소는 뱅크(BNK)에 의해 한 번에 둘러싸일 수 있다. 예를 들어, 한 쌍의 제2_1 및 제2_2 발광 영역들(EMA2_1, EMA2_2)은 뱅크(BNK)에 의해 한 번에 둘러싸일 수 있다.
또한, 각각의 3k번째 화소 열에서, 제1 방향(DR1)을 따라 상하로 연속적으로 배치되며 각각 적어도 하나의 제3색 발광 소자(LD3)(일 예로, 나노 스케일 내지 마이크로 스케일의 크기를 가진 적어도 하나의 제3색 막대형 발광 다이오드)를 포함하는 두 개의 제3색 서브 화소들(SPX3)이 한 쌍을 이룰 수 있다. 실시예에 따라, 상기 한 쌍의 제3색 서브 화소들(SPX3)(특히, 상기 한 쌍의 제3색 서브 화소들(SPX3)의 제3 발광 영역들(EMA3))은 서로 상하 반전한 형태의 삼각형상 및 역삼각형상을 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 상기 한 쌍의 제3색 서브 화소들(SPX3)은 제2 방향(DR2) 상에서의 폭이 최대인 영역에서 서로 접하면서 대칭을 이루도록 배치될 수 있다. 예를 들어, 각각 삼각형상 및 역삼각형상을 가지는 한 쌍의 제3색 서브 화소들(SPX3)은 밑변이 서로 접하도록 상하 대칭으로 배치될 수 있다.
일 예로, 제3색 서브 화소들(SPX3)이 배치되는 각각의 화소 열에는, 삼각형상의 제3_1 발광 영역(EMA3_1)을 가지는 제3색 서브 화소(이하, "B1"화소)와, 각각의 밑변을 통해 상기 B1 화소와 접하며 상기 B1 화소의 제3_1 발광 영역(EMA3_1)를 상하 반전한 역삼각형상의 제3_2 발광 영역(EMA3_2)을 가지는 제3색 서브 화소(이하, "B2"화소)가 교번적으로 배치될 수 있다. 상기 한 쌍의 B1 화소 및 B2 화소는 뱅크(BNK)에 의해 한 번에 둘러싸일 수 있다. 예를 들어, 한 쌍의 제3_1 및 제3_2 발광 영역들(EMA3_1, EMA3_2)은 뱅크(BNK)에 의해 한 번에 둘러싸일 수 있다.
또한, 실시예에 따라, 표시 영역(DA)에는 각각 제1 방향(DR1) 및 제2 방향(DR2)을 따라, 서로 반전된 형상(일 예로, 각각 삼각형상 및 역삼각형상)을 가지는 서브 화소들(SPX)이 교번적으로 배열될 수 있다. 예를 들어, 표시 영역(DA)의 홀수 번째 행에는 삼각형상의 R1 화소, 역삼각형상의 G2 화소, 삼각형상의 B1 화소, 역삼각형상의 R2 화소, 삼각형상의 G1 화소, 역삼각형상의 B2 화소가 순차적으로 배열될 수 있고, 동일한 방식으로 서브 화소들(SPX)이 반복적으로 배열될 수 있다. 이 경우, 표시 영역(DA)의 짝수 번째 행에는 역삼각형상의 R2 화소, 삼각형상의 G1 화소, 역삼각형상의 B2 화소, 삼각형상의 R1 화소, 역삼각형상의 G2 화소, 삼각형상의 B1 화소가 순차적으로 배열될 수 있고, 동일한 방식으로 서브 화소들(SPX)이 반복적으로 배열될 수 있다. 이에 따라, 표시 영역(DA)에 서브 화소들(SPX)을 보다 밀접하게 배치할 수 있다.
예를 들어, 표시 영역(DA)의 각 행에는, 각각 소정 형상의 제1색 서브 화소(SPX1), 제1 방향을 따라 상기 제1색 서브 화소(SPX1)를 상하 반전한 형상을 가지며 제2 방향을 따라 상기 제1색 서브 화소(SPX1)에 이웃하도록 배치된 제2색 서브 화소(SPX2), 및 상기 제1색 서브 화소(SPX1)와 동일한 형상을 가지며 제2 방향을 따라 상기 제2색 서브 화소(SPX2)에 이웃하도록 배치된 제3색 서브 화소(SPX3)가 순차적으로 배열될 수 있다. 그리고, 상기 순차적으로 배열된 각각 하나의 제1색 서브 화소(SPX1), 제2색 서브 화소(SPX2) 및 제3색 서브 화소(SPX3)가 각각의 화소(PXL)를 구성할 수 있다.
예를 들어, 표시 영역(DA)의 각 행에는, 삼각형상의 R1 화소, 역삼각형상의 G2 화소 및 삼각형상의 B1 화소를 포함한 사다리꼴 형상의 제1 화소(PXL1)와, 역삼각형상의 R2 화소, 삼각형상의 G1 화소 및 역삼각형상의 B2 화소를 포함한 역사다리꼴 형상의 제2 화소(PXL2)가 교번적으로 배열될 수 있다. 이하에서는, 제1 및 제2 화소들(PXL1, PXL2) 중 임의의 화소, 또는 이들을 포괄하여 지칭할 때, "화소(PXL)"라 하기로 한다.
실시예에 따라, 뱅크(BNK)는 한 쌍의 서브 화소들(SPX)(특히, 상기 한 쌍의 서브 화소들(SPX)의 발광 영역들(EMA))을 포괄적으로 둘러싸도록 형성될 수 있다. 일 예로, 뱅크(BNK)는 한 쌍의 제1색 서브 화소들(SPX1)의 제1_1 및 제1_2 발광 영역들(EMA1_1, EMA1_2)을 한 번에 둘러쌀 수 있다. 유사하게, 뱅크(BNK)는 한 쌍의 제2색 서브 화소들(SPX2)의 제2_1 및 제2_2 발광 영역들(EMA2_1, EMA2_2)을 한 번에 둘러싸도록 형성되고, 한 쌍의 제3색 서브 화소들(SPX3)의 제3_1 및 제3_2 발광 영역들(EMA3_1, EMA3_2)을 한 번에 둘러싸도록 형성될 수 있다.
또한, 뱅크(BNK)는, 한 쌍의 서브 화소들(SPX) 각각에 대응하는 영역, 일 예로, 상기 서브 화소들(SPX)의 발광 영역들(EMA) 각각에 대응하는 영역에서, 폭이 다른 적어도 두 개의 영역들을 포함할 수 있다. 일 예로, 뱅크(BNK)는 각각의 서브 화소(SPX)에 대응하는 영역 중 일부의 영역에서 제1 뱅크 폭(Wb1)을 가지고, 다른 일부의 영역에서 상기 제1 뱅크 폭(Wb1)과 상이한 제2 뱅크 폭(Wb2)을 가질 수 있다.
예를 들어, 한 쌍의 서브 화소들(SPX) 각각이 삼각형상 및 역삼각형상의 발광 영역들(EMA)을 가지면서 밑변이 서로 접하도록 각 화소 열에 연속적으로 배열되는 경우, 뱅크(BNK)는 상기 한 쌍의 서브 화소들(SPX)에 대응하는 영역에서 사변형상(quadrilateral shape)을 가지면서, 상기 한 쌍의 서브 화소들(SPX)의 발광 영역들(EMA)을 한 번에 둘러싸도록 배치될 수 있다. 이 경우, 뱅크(BNK)는 제2 방향(DR2) 상에서의 폭이, 제1 방향(DR1)을 따라 점진적으로 변화되는 형태를 가질 수 있다.
일 예로, 한 쌍의 서브 화소들(SPX) 각각이 제2 방향(DR2)을 따라 대칭인 이등변 삼각형상의 발광 영역(EMA)을 가지면서 제1 방향(DR1)을 따라 서로 대칭으로 배치될 경우, 뱅크(BNK)는 상기 한 쌍의 서브 화소들(SPX)의 발광 영역들(EMA)을 포괄적으로 둘러싸는 마름모형상을 가질 수 있다. 또한, 실시예에 따라, 뱅크(BNK)는 표시 영역(DA)의 전반에서 하나로 연결된 형상을 가질 수 있다. 일 예로, 뱅크(BNK)는 각각 한 쌍의 서브 화소들(SPX)에 대응하는 마름모형상의 개구부를 포함한 메쉬형 패턴으로 형성될 수 있다.
도 8의 실시예에 따르면, 발광 소자들(LD)을 포함한 액적(DRL)을 수용할 수 있을 정도로 서브 화소들(SPX)의 폭(특히, 발광 소자들(LD)이 공급되는 각각의 발광 영역(EMA)의 폭)을 확보하면서도, 도 7의 실시예 대비 더 작은 크기로 서브 화소들(SPX)을 분할하여 상기 서브 화소들(SPX)을 표시 영역(DA)에 조밀하게 배열할 수 있다. 이에 따라, 고해상도의 표시 장치를 구현할 수 있다.
도 9a 및 도 9b는 도 7 및 도 8의 실시예들에 의한 해상도의 차이를 나타내는 평면도이다. 구체적으로, 도 9a는 액적(DRL)의 크기를 고려하여 도 7에 도시된 하나의 화소(PXL)가 형성될 수 있는 화소 영역을 나타내고, 도 9b는 도 8의 실시예에 따라 도 9a의 화소(PXL)가 차지하는 영역에 배치될 수 있는 복수의 화소들(PXL)을 나타낸다.
먼저 도 9a를 도 4 내지 도 7과 함께 참조하면, 도 7에 도시된 각각의 화소(PXL)는 각각 제1 방향(DR1) 및 제2 방향(DR2)을 따른 소정의 세로 길이(L1)(일 예로, 화소(PXL)의 길이) 및 가로 길이(L2)(일 예로, 화소(PXL)의 폭)를 가지는 단위 화소 영역에 형성될 수 있다. 상기 단위 화소 영역의 면적(일 예로, L1*L2)은 표시 장치의 해상도 및/또는 화소(PXL)의 구조 등에 따라 다양하게 설정될 수 있다. 다만, 제2 방향(DR2)을 따른 각 서브 화소(SPX)(특히, 각 서브 화소(SPX)의 발광 영역(EMA))의 폭(Ws)은 각각의 서브 화소(SPX)에 공급되는 LED 용액(SOL)의 액적(DRL)을 수용할 수 있는 정도의 크기로 설정될 수 있다. 일 예로, 발광 소자들(LD)을 포함한 액적(DRL)이 평균적으로 제1 폭(W1)을 가지고, 상기 제1 폭(W1)에 오차 범위(일 예로, 드롭 오차 범위)를 더한 폭이 제2 폭(W2)이라고 할 때, 각 서브 화소(SPX)의 발광 영역(EMA)은 상기 제2 폭(W2) 이상의 폭(Ws)을 가지도록 설계될 수 있다.
즉, 잉크젯 프린팅 방식 등을 통해 각각의 발광 영역(EMA)에 적어도 하나의 발광 소자(LD)를 공급한다고 할 때, 각 서브 화소(SPX)의 발광 영역(EMA)은 상기 적어도 하나의 발광 소자(LD)를 포함한 액적(DRL)이 가지는 제1 폭(W1)보다 큰 폭(Ws)을 가져야 한다. 또한, 액적(DRL)의 제1 폭(W1)은 적어도 발광 소자(LD)의 길이(L)보다는 크게 설정될 수 있다. 예를 들어, 각각의 발광 영역(EMA)에 복수의 발광 소자들(LD)을 공급할 수 있을 정도의 크기로, 상기 각각의 발광 영역(EMA)에 LED 용액(SOL)의 액적(DRL)을 투하하여야 한다. 따라서, 발광 소자들(LD)의 길이(L) 및/또는 이를 각각의 발광 영역(EMA)에 공급하기 위한 액적(DRL)의 크기로 인해, 서브 화소(SPX)(특히, 발광 영역(EMA))의 폭(Ws)을 줄이는 데에는 한계가 있을 수 있다.
도 4 내지 도 9b를 참조하면, 본 발명의 일 실시예에 따라, 뱅크(BNK)를 제1 방향(DR1)을 따른 상하 대칭의 다각형상으로 형성하고, 상기 뱅크(BNK)의 내부에 상기 제1 방향(DR1)을 따라 상하로 인접한 한 쌍의 동일 색상 서브 화소들(SPX)을 배치할 수 있다. 실시예에 따라, 상기 한 쌍의 동일 색상 서브 화소들(SPX)(특히, 상기 한 쌍의 동일 색상 서브 화소들(SPX)의 발광 영역들(EMA)) 각각은 제1 방향(DR1)을 따라 제2 방향(DR2) 상에서의 폭이 점진적으로 변화되는 형상, 일 예로 삼각형상(또는, 역삼각형상)을 가질 수 있다. 또한, 상기 한 쌍의 동일 색상 서브 화소들(SPX) 각각은 최대 폭을 가지는 영역, 일 예로 각각의 발광 영역(EMA)이 최대 폭을 가지는 밑변에서 서로 접하면서 대칭을 이루도록 배치될 수 있다. 그리고, 뱅크(BNK)는 상기 한 쌍의 동일 색상 서브 화소들(SPX)의 발광 영역들(EMA)을 둘러싸는 사변형상, 일 예로 마름모형상을 가질 수 있다. 예를 들어, 뱅크(BNK)는 각각 한 쌍의 동일 색상 서브 화소들(SPX)에 대응하는 한 쌍의 발광 영역들(EMA)을 둘러싸는 마름모형상의 개구부들을 포함하는 메쉬형 패턴으로 형성될 수 있다.
상술한 실시예에 의하면, 발광 소자들(LD)을 포함한 액적(DRL)을 수용할 수 있을 정도의 크기로 각 서브 화소(SPX)의 폭(Ws)은 유지하면서도, 고해상도의 표시 장치를 구현할 수 있다. 예를 들어, 도 9a의 실시예에서는 뱅크(BNK)에 의해 둘러싸이는 각각의 단위 영역(즉, 각 서브 화소 영역) 내에 하나의 서브 화소(SPX)를 배치한 반면, 도 9b의 실시예에서는 상하대칭 형상의 뱅크(BNK)에 의해 둘러싸이는 각각의 단위 영역을 두 개의 영역으로 분할하고, 상기 단위 영역 내에 제1 방향(DR1)을 따라 연속적으로 배치되는 동일 색상의 두 서브 화소들(SPX)의 발광 영역들(EMA)을 형성한다. 이에 따라, 도 9a의 실시예와 비교할 때, 도 9b의 실시예에서는 제1 방향(DR1)을 따라 보다 많은 개수의 서브 화소들(SPX), 일 예로 2배의 서브 화소들(SPX)을 배치할 수 있다.
또한, 도 9a의 실시예에서는 각각의 서브 화소(SPX) 및 뱅크(BNK)를 사각형상으로 배치한 반면, 도 9b의 실시예에서는 마름모형상의 뱅크(BNK) 내에 밑변이 서로 접하도록 대칭을 이루는 삼각형상(또는, 역삼각형상)의 두 서브 화소들(SPX)을 배치한다. 이에 따라, 도 9a의 실시예와 비교할 때, 도 9b의 실시예에서는 제2 방향(DR2)을 따라 보다 많은 개수의 서브 화소들(SPX), 일 예로 2배의 서브 화소들(SPX)을 배치할 수 있다.
즉, 도 9a의 실시예와 비교할 때, 도 9b의 실시예에서는 동일 면적(L1*L2) 내에 보다 많은 개수의 서브 화소들(SPX), 일 예로 4배의 서브 화소들(SPX)을 배치할 수 있다. 이에 따라, 도 9b의 실시예를 적용할 경우, 고해상도의 표시 장치를 제조할 수 있게 된다. 예를 들어, 표시 영역(DA)이 동일 면적을 가지고, 각 서브 화소(SPX)(특히, 발광 영역(EMA))의 최대 폭(Ws)이 동일하게 설정된다고 가정할 때, 도 9b의 실시예를 적용한 표시 장치는 도 9a의 실시예를 적용한 표시 장치에 비해, 2배의 화소 밀도(ppi)를 가지도록 제조될 수 있다.
또한, 동일 색상의 발광 소자들(LD)을 포함하는 한 쌍의 동일 색상 서브 화소들(SPX)의 발광 영역들(EMA)을 포괄적으로 둘러싸도록 뱅크(BNK)를 형성함으로써, 상기 뱅크(BNK)에 의해 규정되는 각각의 단위 영역에 발광 소자들(LD)을 포함한 액적(DRL)을 수용할 수 있을 정도로 충분한 폭(Ws)을 가진 공간을 확보할 수 있게 된다.
추가적으로, 본 발명의 일 실시예에서, 각각의 서브 화소(SPX)는 적어도 하나의 발광 소자(LD)를 포함한 광원 유닛(LSU)을 포함할 수 있다. 또한, 상기 적어도 하나의 발광 소자(LD)는 각각의 발광 영역(EMA)에 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)의 사이에 연결되어 구동될 수 있다.
또한, 본 발명의 일 실시예에서, 한 쌍의 서브 화소들(SPX)에 대응하는 한 쌍의 발광 영역들(EMA)이 뱅크(BNK)에 의해 나뉘어 구획되지 않고 상기 뱅크(BNK)에 의해 포괄적으로 둘러싸이더라도, 각각의 발광 영역(EMA) 별로 제1 전극(ELT1) 및/또는 제2 전극(ELT2)을 분리하여 구성할 수 있다. 이 경우, 한 쌍의 서브 화소들(SPX) 각각을 개별적으로 구동할 수 있게 된다. 즉, 상기 서브 화소들(SPX) 각각은 독립적으로 구동될 수 있는 개개의 서브 화소(SPX)를 구성할 수 있다.
도 10a, 도 10b 및 도 11은 각각 본 발명의 일 실시예에 의한 서브 화소(SPX)를 나타내는 평면도이다. 구체적으로, 도 10a, 도 10b 및 도 11은 도 8의 실시예에 의한 표시 영역(DA)에 배치되는 어느 한 쌍의 서브 화소들(SPXp)을 도시한 평면도이다. 일 예로, 상기 한 쌍의 서브 화소들(SPXp)은, 한 쌍의 제1색 서브 화소들(SPX1), 한 쌍의 제2색 서브 화소들(SPX2) 및 한 쌍의 제3색 서브 화소들(SPX3) 중 어느 하나일 수 있으며, 각각 한 쌍의 제1색 서브 화소들(SPX1), 제2색 서브 화소들(SPX2) 및 제3색 서브 화소들(SPX3)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 실시예에 따라, 도 10a, 도 10b 및 도 11에서는 각 서브 화소(SPX)의 발광 소자들(LD)이 배치되는 발광 영역(EMA)을 중심으로 한 쌍의 서브 화소들(SPXp)의 구조를 도시하기로 한다.
먼저 도 4 내지 도 10a을 참조하면, 한 쌍의 서브 화소들(SPXp)은 뱅크(BNK)에 의해 둘러싸인 각각의 발광 영역(EMA)에 서로 대칭으로 배치된 두 개의 서브 화소들(SPXa, SPXb)을 포함할 수 있다. 일 예로, 상기 한 쌍의 서브 화소들(SPXp)은, 삼각형상의 서브 화소(이하, "SPXa 화소")와, 상기 SPXa 화소와 대칭을 이루는 역삼각형상의 서브 화소(이하, "SPXb 화소")를 포함할 수 있다.
본 발명의 실시예를 설명함에 있어, 편의상 각 서브 화소(SPX)의 발광 소자들(LD)이 배치되는 발광 영역(EMA)을 중심으로 상기 서브 화소(SPX)의 형상 등을 설명하기로 한다. 일 예로, SPXa 화소는 삼각형상의 발광 영역(EMAa)을 가질 수 있고, SPXb 화소는 역삼각형상의 발광 영역(EMAb)을 가질 수 있다.
한편, 실시예에 따라, 각각의 서브 화소(SPX)는 각각의 화소 회로(PXC)가 형성되는 화소 회로 영역을 더 포함할 수 있다. 상기 화소 회로 영역은 해당 서브 화소(SPX)의 발광 영역(EMA)과 동일 또는 상이한 형상을 가질 수 있으며, 각각의 화소 회로 영역은 각각의 발광 영역(EMA)과 적어도 부분적으로 중첩될 수 있다.
실시예에 따라, 각각의 서브 화소(SPX)는, 각각의 발광 영역(EMA)에 배치된 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)을 포함할 수 있다. 예를 들어, 각각의 제1색 서브 화소(SPX1)는, 각각의 발광 영역(EMA)에 배치된 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 제1색 발광 소자들(LD1)을 포함할 수 있다. 유사하게, 각각의 제2색 서브 화소(SPX2)는, 각각의 발광 영역(EMA)에 배치된 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 제2색 발광 소자들(LD2)을 포함하고, 각각의 제3색 서브 화소(SPX3)는, 각각의 발광 영역(EMA)에 배치된 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 제3색 발광 소자들(LD3)을 포함할 수 있다.
또한, 실시예에 따라, 각각의 서브 화소(SPX)는, 각각의 제1 전극(ELT1)과 중첩되는 제1 격벽(PW1) 및 제1 컨택 전극(CNE1)과, 각각의 제2 전극(ELT2)과 중첩되는 제2 격벽(PW2) 및 제2 컨택 전극(CNE2)을 더 포함할 수 있다. 추가적으로, 각각의 서브 화소(SPX)는, 제1 전극(ELT1)에 연결되는 제1 연결 전극(CNL1)과, 제2 전극(ELT2)에 연결되는 제2 연결 전극(CNL2)을 더 포함할 수도 있다.
실시예에 따라, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각각의 발광 영역(EMA)에 서로 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 연장되어, 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 소정 간격만큼 이격되어 나란히 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 각각의 제1 전극(ELT1)은 제1 반사 전극 및 제1 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있고, 각각의 제2 전극(ELT2)은 제2 반사 전극 및 제2 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 연결 전극(CNL1)에 연결될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 연결 전극(CNL1)과 일체로 연결될 수 있다. 일 예로, 제1 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제1 전극(ELT1)과 제1 연결 전극(CNL1)이 일체로 형성되는 경우, 제1 연결 전극(CNL1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 각각의 발광 영역(EMA) 내에서 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제1 전극(ELT1)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제1 연결 전극(CNL1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 실시예에 따라, 제1 연결 전극(CNL1)은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 연결 전극(CNL1)은, 제1 전극(ELT1)과 동일한 단면 구조를 가질 수 있다.
실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 제1 컨택홀(CH1)을 통해 각 서브 화소(SPX)의 화소 회로(PXC), 일 예로 도 5a 내지 도 5c 중 어느 하나에 도시된 바와 같이 구성된 화소 회로(PXC)에 접속될 수 있다. 실시예에 따라, 제1 컨택홀(CH1)은 각 발광 영역(EMA)의 외곽에 배치될 수 있다. 일 예로, 제1 컨택홀(CH1)은, 해당 발광 영역(EMA)의 주변에, 뱅크(BNK)와 중첩되도록 배치될 수 있다. 이 경우, 뱅크(BNK)에 의해 제1 컨택홀(CH1)이 커버되면서, 패턴 비침이 발생하는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 제1 컨택홀(CH1)이 발광 영역(EMA)의 내부에 배치될 수도 있다.
실시예에 따라, 각각의 화소 회로(PXC)는 해당 발광 영역(EMA)에 배치된 발광 소자들(LD)의 하부에 위치될 수 있다. 예를 들어, 각각의 화소 회로(PXC)는 상기 발광 소자들(LD) 하부의 화소 회로층에 형성되어 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)에 연결될 수 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 연결 전극(CNL2)에 연결될 수 있다. 예를 들면, 제2 전극(ELT2)은 제2 연결 전극(CNL2)과 일체로 연결될 수 있다. 일 예로, 제2 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제2 전극(ELT2)과 제2 연결 전극(CNL2)이 일체로 형성되는 경우, 제2 연결 전극(CNL2)을 제2 전극(ELT2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 각각의 발광 영역(EMA) 내에서 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제2 전극(ELT2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 연결 전극(CNL2)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 실시예에 따라, 제2 연결 전극(CNL2)은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제2 연결 전극(CNL2)은, 제2 전극(ELT2)과 동일한 단면 구조를 가질 수 있다.
실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 제2 전원(VSS)에 접속될 수 있다. 일 예로, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 제2 컨택홀(CH2) 및 이에 연결된 전원선(미도시)을 통해 제2 전원(VSS)에 접속될 수 있다. 실시예에 따라, 제2 컨택홀(CH2)은 각 발광 영역(EMA)의 외곽에 배치될 수 있다. 일 예로, 제2 컨택홀(CH2)은, 해당 발광 영역(EMA)의 주변에, 뱅크(BNK)와 중첩되도록 배치될 수 있다. 이 경우, 뱅크(BNK)에 의해 제2 컨택홀(CH2)이 커버되면서, 패턴 비침이 발생하는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 제2 컨택홀(CH2)이 발광 영역(EMA)의 내부에 배치될 수도 있다.
실시예에 따라, 제2 전원(VSS)을 공급하기 위한 전원선의 일 영역은 발광 소자들(LD) 하부의 화소 회로층에 배치될 수 있다. 예를 들어, 상기 전원선은 발광 소자들(LD) 하부의 화소 회로층에 배치되어, 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 전원선의 위치는 다양하게 변경될 수 있다.
실시예에 따라, 제1 격벽(PW1)은 제1 전극(ELT1)의 일 영역과 중첩되도록 상기 제1 전극(ELT1)의 하부에 배치되고, 제2 격벽(PW2)은 제2 전극(ELT2)의 일 영역과 중첩되도록 상기 제2 전극(ELT2)의 하부에 배치될 수 있다. 이러한 제1 및 제2 격벽들(PW1, PW2)은 각각의 발광 영역(EMA)에서 서로 이격되도록 배치되며, 각각 제1 및 제2 전극들(ELT1, ELT2)의 일 영역이 상부 방향으로 돌출되도록 한다. 예를 들어, 제1 전극(ELT1)은 제1 격벽(PW1) 상에 배치되어 상기 제1 격벽(PW1)에 의해 높이 방향으로 돌출되고, 제2 전극(ELT2)은 제2 격벽(PW2) 상에 배치되어 상기 제2 격벽(PW2)에 의해 높이 방향으로 돌출될 수 있다.
실시예에 따라, 각 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)이 배열될 수 있다. 예를 들면, 제1 서브 화소(SPX1)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제1색 발광 소자(LD1)가, 제2 서브 화소(SPX2)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제2색 발광 소자(LD2)가, 제3 서브 화소(SPX3)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제3색 발광 소자(LD3)가 배열될 수 있다. 일 예로, 각각의 발광 영역(EMA)에서, 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 대향하도록 배치된 영역에는, 복수의 발광 소자들(LD)이 병렬로 연결될 수 있다.
한편, 도 10a에서는 발광 소자들(LD)이 모두 제2 방향(DR2), 일 예로 가로 방향으로 정렬된 것으로 도시하였으나, 발광 소자들(LD)의 배열 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 배열되어 있을 수도 있다.
이러한 발광 소자들(LD)은 각 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된다. 예를 들어, 발광 소자들(LD)의 제1 단부(EP1)는 해당 서브 화소(SPX)의 제1 전극(ELT1)에 전기적으로 연결되고, 상기 발광 소자들(LD)의 제2 단부(EP2)는 해당 서브 화소(SPX)의 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD)의 제1 단부는 각각의 제1 전극(ELT1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD)의 제1 단부(EP1)가 각각의 제1 전극(ELT1)과 직접적으로 접촉되어, 상기 제1 전극(ELT1)에 전기적으로 연결될 수도 있다.
유사하게, 발광 소자들(LD)의 제2 단부(EP2)는 각각의 제2 전극(ELT2) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD)의 제2 단부(EP2)가 각각의 제2 전극(ELT2)과 직접적으로 접촉되어, 상기 제2 전극(ELT2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 각각의 발광 소자(LD)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 제1색, 제2색 및 제3색 발광 소자들(LD1, LD2, LD3) 각각은, 도 1a 내지 도 1b, 도 2a 내지 도 2b, 및 도 3a 내지 도 3b 중 어느 하나에 도시된, 나노 스케일 내지 마이크로 스케일의 크기를 가진 초소형의 막대형 발광 다이오드일 수 있다.
실시예에 따라, 발광 소자들(LD)은 LED 용액(SOL) 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EMA)에 공급될 수 있다. 이때, 각 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)을 통해 소정의 전압을 공급하게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 또한, 이러한 발광 소자들(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성함으로써, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
실시예에 따라, 각각의 제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부(EP1) 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 상기 발광 소자들(LD)의 제1 단부(EP1)를 상기 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결한다. 유사하게, 각각의 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부(EP2) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 상기 발광 소자들(LD)의 제2 단부(EP2)를 상기 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결한다.
각 발광 영역(EMA)에 배치된 발광 소자들(LD)이 모여 해당 서브 화소(SPX)의 광원 유닛(LSU)을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 적어도 하나의 서브 화소(SPX)에 구동 전류가 흐르게 되면, 상기 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 발광하면서 상기 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
실시예에 따라, 한 쌍의 서브 화소들(SPXp)에 대응하는 한 쌍의 발광 영역들(EMA)은 뱅크(BNK)에 의해 포괄적으로 둘러싸일 수 있다. 다만, 각 서브 화소(SPX)의 제1 전극(ELT1) 및/또는 제2 전극(ELT2)은, 각각의 발광 영역(EMA) 별로 분리되어 형성될 수 있다.
예를 들어, 어느 한 쌍의 서브 화소들(SPXp)을 구성하는 SPXa 화소와 SPXb 화소 각각의 제1 전극들(ELT1)은 서로 분리될 수 있다. 일 예로, SPXa 화소 및 SPXb 화소를 포함하여, 표시 영역(DA)에 배치된 서브 화소들(SPX)의 제1 전극들(ELT1)은, 먼저 일체로 형성되어 발광 소자들(LD)의 정렬 공정 시 동시에 정렬 전압을 공급받은 이후, 각각의 발광 영역(EMA) 별로 개개의 패턴으로 분리될 수 있다. 이에 따라, SPXa 화소의 제1 전극(ELT1)은 상기 SPXa 화소에 대응하는 발광 영역(EMAa)에 개별적으로 배치되고, SPXb 화소의 제1 전극(ELT1)은 상기 SPXb 화소에 대응하는 발광 영역(EMAb)에 개별적으로 배치될 수 있다.
한편, 서브 화소들(SPX)의 제2 전극들(ELT2)은 서로 분리되거나, 또는 서로 연결될 수 있다. 일 예로, 서브 화소들(SPX)의 제2 전극들(ELT2)은 표시 영역(DA)의 전반에서 서로 직/간접적으로 연결될 수 있다.
본 발명의 일 실시예에서, 서브 화소들(SPX) 각각의 제1 및 제2 전극들(ELT1, ELT2)은, 해당 발광 영역(EMA)의 형상과 무관하게 실질적으로 일정한 패턴으로 반복될 수 있다. 예를 들어, 한 쌍의 서브 화소들(SPXp)에 배치된 제1 전극들(ELT1), 즉, SPXa 화소의 제1 전극(ELT1)과 SPXb 화소의 제1 전극(ELT1)은 실질적으로 서로 동일한 형상을 가질 수 있다. 그리고, 상기 한 쌍의 서브 화소들(SPXp)에 배치된 제2 전극들(ELT2), 즉, SPXa 화소의 제2 전극(ELT2)과 SPXb 화소의 제2 전극(ELT2)은 실질적으로 서로 동일한 형상을 가질 수 있다. 한편, 서브 화소들(SPX) 각각의 제1 및 제2 연결 전극들(CNL1, CNL2)은, 해당 발광 영역(EMA)의 형상과 무관하게 일정한 패턴으로 반복되거나, 또는 해당 발광 영역(EMA)의 형상에 부합되는 길이를 가질 수 있다. 일 예로, SPXa 화소의 제1 연결 전극(CNL1)은 SPXb 화소의 제1 연결 전극(CNL1)보다 짧고, SPXa 화소의 제2 연결 전극(CNL2)은 SPXb 화소의 제2 연결 전극(CNL2)보다 길 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 즉, 제1 전극들(ELT1) 및/또는 제2 전극들(ELT2)의 형상은 다양하게 변경될 수 있다.
예를 들어, 도 10b에 도시된 바와 같이, 본 발명의 다른 실시예에서는 한 쌍의 서브 화소들(SPXp)에 배치된 제1 및 제2 전극들(ELT1, ELT2) 및/또는 제1 및 제2 연결 전극들(CNL1, CNL2)이, 각 발광 영역(EMA)의 형상에 부합되게 서로 대칭을 이루는 형상을 가질 수도 있다. 일 예로, 상기 한 쌍의 서브 화소들(SPXp)에 배치된 제1 전극들(ELT1) 및 제1 연결 전극들(CNL1), 즉, SPXa 화소의 제1 전극(ELT1) 및 제1 연결 전극(CNL1)과, SPXb 화소의 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은, 상기 한 쌍의 서브 화소들(SPXp)(특히, 이들의 발광 영역들(EMA))이 접하는 경계선을 기준으로 서로 대칭을 이루는 형상을 가질 수 있다. 유사하게, 상기 한 쌍의 서브 화소들(SPXp)에 배치된 제2 전극들(ELT2) 및 제2 연결 전극들(CNL2), 즉, SPXa 화소의 제2 전극(ELT2) 및 제2 연결 전극(CNL2)과, SPXb 화소의 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은, 상기 한 쌍의 서브 화소들(SPXp)이 접하는 경계선을 기준으로 서로 대칭을 이루는 형상을 가질 수 있다.
한편, 도 10a 및 도 10b에서는 제1 방향(DR1)을 따라 연장되는 제1 전극(ELT1)이 제2 방향(DR2)을 따라 연장되는 제1 연결 전극(CNL1)과 일체로 연결되고, 유사하게 제1 방향(DR1)을 따라 연장되는 제2 전극(ELT2)이 제2 방향(DR2)을 따라 연장되는 제2 연결 전극(CNL2)과 일체로 연결되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 도 11에 도시된 바와 같이, 각각의 제1 전극(ELT1) 및/또는 각각의 제2 전극(ELT2)은, 어느 일 방향(일 예로, 제1 방향(DR1))을 따라 연장되는 막대형의 바 형상을 가질 수도 있다. 실시예에 따라, 각각의 발광 영역(EMA)에 배치되는 제1 및 제2 전극들(ELT1, ELT2)은 서로 평행하게 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
또한, 실시예에 따라, 각각의 발광 영역(EMA)에 배치된 제1 전극들(ELT1)은 서로 분리되도록 형성되어, 각각의 서브 화소(SPX) 내에서 각각의 제1 컨택홀(CH1)을 통해 각각의 화소 회로(PXC)에 연결될 수 있다. 그리고, 복수의 서브 화소들(SPX)의 제2 전극들(ELT2)은 서로 연결되도록 형성될 수 있다. 이 경우, 상기 제2 전극들(ELT2)을 제2 전원선 등과 연결하기 위한 제2 컨택홀(CH2)은 각각의 서브 화소(SPX)별로 형성되거나, 또는 복수의 서브 화소들(SPX)당 하나씩 형성될 수 있다. 또는, 또 다른 실시예에서, 제2 컨택홀(CH2)은 표시 영역(DA)의 외부에서 형성될 수도 있다. 즉, 본 발명에서, 서브 화소들(SPX) 내부의 구조는 다양하게 변경될 수 있다.
도 12 및 도 13은 각각 본 발명의 일 실시예에 의한 서브 화소(SPX) 구조를 나타내는 단면도로서, 일 예로 도 10a의 Ⅰ~Ⅰ'선에 대응하는 단면의 서로 다른 실시예들을 나타낸다. 구체적으로, 도 12 및 도 13은 제1 및 제2 격벽들(PW1, PW2) 및 뱅크(BNK)의 형상과 관련하여 서로 다른 실시예들을 나타낸다.
실시예에 따라, 도 12 및 도 13에서는 어느 하나의 서브 화소(SPX) 일 예로, 도 10a의 SPXa 화소의 단면을 도시하기로 한다. 다만, 표시 영역(DA)에 배치되는 서브 화소들(SPX)은 실질적으로 서로 동일 또는 유사한 단면 구조를 가질 수 있다. 따라서, 편의상 도 12 및 도 13에서는 도 10a의 Ⅰ~Ⅰ'선에 대응되는 SPXa 화소의 단면을 통해, 각 서브 화소(SPX)의 구조를 포괄적으로 설명하기로 한다.
도 12 및 도 13을 도 1 내지 도 11과 함께 참조하면, 표시 패널(PNL)의 기판(SUB) 상에는 화소 회로층(PCL) 및 표시 소자층(LDL)이 순차적으로 배치될 수 있다. 실시예에 따라, 이러한 화소 회로층(PCL) 및 표시 소자층(LDL)은 표시 영역(DA)에 전면적으로 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 서브 화소들(SPX) 각각의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다. 그리고, 표시 소자층(LDL)은 서브 화소들(SPX) 각각의 발광 소자들(LD)을 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)은 표시 영역(DA)에 배치되는 복수의 회로 소자들을 포함한다. 예를 들어, 화소 회로층(PCL)은 각각의 발광 영역(EMA) 및/또는 상기 발광 영역(EMA)의 주변 영역(PA)에 형성되어 각 서브 화소(SPX)의 화소 회로(PXC)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 각각의 발광 영역(EMA) 및/또는 그 주변 영역(PA)에 배치된 복수의 트랜지스터들, 일 예로 도 5a 및 도 5b의 제1 및 제2 트랜지스터들(T1, T2)을 포함할 수 있다. 또한, 도 12 및 도 13에는 도시하지 않았으나, 화소 회로층(PCL)은, 각각의 서브 화소 영역(일 예로, 각 서브 화소(SPX)의 발광 영역(EMA)과 화소 회로 영역을 포괄한 영역)에 배치된 스토리지 커패시터(Cst)와, 각각의 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 도 5a 및 도 5b의 주사선(Si) 및 데이터선(Dj))과, 화소 회로(PXC) 및/또는 발광 소자들(LD)에 연결되는 각종 전원선들(일 예로, 각각 제1 전원(VDD) 및 제2 전원(VSS)을 전달하기 위한 제1 전원선(미도시) 및 제2 전원선(PL))을 포함할 수 있다.
실시예에 따라, 각각의 화소 회로(PXC)에 구비된 복수의 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 다른 실시예에서는 상기 복수의 트랜지스터들 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 및 패시베이션막(PSV)을 포함할 수 있다.
실시예에 따라, 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 제1 및 제2 트랜지스터들(T1, T2) 각각은, 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함한다. 한편, 실시예에 따라 도 12 및 도 13에서는 제1 및 제2 트랜지스터들(T1, T2)이, 반도체층(SCL)과 별개로 형성된 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI) 및 층간 절연막(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 한 층의 층간 절연막(ILD)을 사이에 개재하고, 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연막(ILD)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 트랜지스터 제2 전극들(ET1, ET2) 각각은 게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 각각의 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(일 예로, 도 5a 및 도 5b의 제1 트랜지스터(T1))의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 제1 컨택홀(CH1)을 통해, 상기 패시베이션막(PSV)의 상부에 배치된 광원 유닛(LSU)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 서브 화소(SPX)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 전원선(PL)은 제1 및 제2 트랜지스터들(T1, T2)의 게이트 전극들(GE)과 동일한 층 상에 배치되어, 상기 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 패시베이션막(PSV)을 관통하는 적어도 하나의 제2 컨택홀(CH2)을 통해, 상기 패시베이션막(PSV)의 상부에 배치된 광원 유닛(LSU)의 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 상기 전원선(PL) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
실시예에 따라, 표시 소자층(LDL)은, 각각의 발광 영역(EMA)에서 화소 회로층(PCL)의 상부에 배치되는 복수의 발광 소자들(LD)을 포함할 수 있다. 또한, 표시 소자층(LDL)은 발광 소자들(LD)의 주변에 배치되는 적어도 하나의 절연막 및/또는 절연 패턴을 더 포함할 수 있다.
예를 들면, 표시 소자층(LDL)은 각각의 발광 영역(EMA)에 배치된 제1 및 제2 전극들(ELT1, ELT2)과, 서로 대응하는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치된 발광 소자들(LD)과, 상기 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 상에 배치된 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 이 외에도 표시 소자층(LDL)은 적어도 하나의 도전막 및/또는 절연막(또는, 절연 패턴) 등을 추가적으로 포함할 수 있다. 일 예로, 표시 소자층(LDL)은 제1 및 제2 격벽들(PW1, PW2), 뱅크(BNK), 및 제1 내지 제4 절연막(INS1, INS2, INS3, INS4) 중 적어도 하나를 더 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL) 상에는 제1 및 제2 격벽들(PW1, PW2)이 배치될 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은, 각각의 발광 영역(EMA) 상에 소정 간격 이격되어 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2) 각각은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 또한, 제1 및 제2 격벽들(PW1, PW2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질 및/또는 적층 구조가 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2) 각각은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2) 각각은 도 12에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 등의 단면을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은, 적어도 일 측면에서 곡면을 가질 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2) 각각은 도 13에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수도 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은, 적어도 일 측면에서 경사면을 가질 수 있다. 즉, 본 발명에서 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)이 형성된 각각의 발광 영역(EMA)에는, 제1 및 제2 전극들(ELT1, ELT2)과 제1 및 제2 연결 전극들(CNL1, CNL2)이 배치될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)은 화소 회로층(PCL) 및/또는 제1 및 제2 격벽들(PW1, PW2)이 형성된 기판(SUB) 상에 소정 간격 이격되어 배치될 수 있다. 그리고, 제1 및 제2 연결 전극들(CNL1, CNL2)은 각각 제1 및 제2 전극들(ELT1, ELT2)과 일체로 연결될 수 있다.
실시예에 따라, 각각의 제1 전극(ELT1)은 각각의 제1 격벽(PW1) 상에 배치되고, 각각의 제2 전극(ELT2)은 각각의 제2 격벽(PW2) 상에 배치될 수 있다. 실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 중 어느 하나는 애노드 전극일 수 있으며, 나머지 하나는 캐소드 전극일 수 있다.
이러한 제1 및 제2 전극들(ELT1, ELT2)은 각각 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 형상을 가질 수 있다. 예를 들어, 각각의 제1 전극(ELT1)은 각각의 제1 격벽(PW1)에 의해 기판(SUB)의 높이 방향으로 돌출되어 상기 제1 격벽(PW1)의 단면에 대응하는 곡면 또는 경사면을 가질 수 있다. 또한, 각각의 제1 전극(ELT1)은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 각각의 제1 전극(ELT1)은, 그 하부의 제1 격벽(PW1)에 의해 기판(SUB)의 높이 방향으로 돌출되어 인접한 발광 소자(LD)의 제1 단부(EP1)와 마주하는 제1 반사 전극(REF1)과, 상기 제1 반사 전극(REF1)의 상부에 선택적으로 배치되는 제1 도전성 캡핑층(CPL1)을 포함할 수 있다. 실시예에 따라, 제1 반사 전극(REF1)은 적어도 한 층의 반사성 도전층을 포함할 수 있으며, 이외에도 추가적인 도전층, 일 예로, 적어도 한 층의 투명 전극층 등을 선택적으로 더 포함할 수 있다.
유사하게, 각각의 제2 전극(ELT2)은 각각의 제2 격벽(PW2)에 의해 기판(SUB)의 높이 방향으로 돌출되어 상기 제2 격벽(PW2)의 단면에 대응하는 곡면 또는 경사면을 가질 수 있다. 일 예로, 각각의 제2 전극(ELT2)은, 그 하부의 제2 격벽(PW2)에 의해 기판(SUB)의 높이 방향으로 돌출되어 인접한 발광 소자(LD)의 제2 단부(EP2)와 마주하는 제2 반사 전극(REF2)과, 상기 제2 반사 전극(REF2)의 상부에 선택적으로 배치되는 제2 도전성 캡핑층(CPL2)을 포함할 수 있다. 실시예에 따라, 제2 반사 전극(REF2)은 적어도 한 층의 반사성 도전층을 포함할 수 있으며, 이외에도 추가적인 도전층, 일 예로, 적어도 한 층의 투명 전극층 등을 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 서로 동일한 높이(H1)로 형성될 수 있고, 이에 따라 제1 및 제2 전극들(ELT1, ELT2)은 동일한 높이를 가질 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 동일한 높이를 가지게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 보다 안정적으로 연결할 수 있게 된다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 전극들(ELT1, ELT2)의 형상, 구조 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 반사 전극들(REF1, REF2) 각각은, 일정한 반사율을 갖는 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 반사 전극들(REF1, REF2) 각각은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 제1 및 제2 반사 전극들(REF1, REF2) 각각은 다양한 반사성 도전 물질을 포함할 수 있다.
이러한 제1 및 제2 반사 전극들(REF1, REF2)은 발광 소자들(LD) 각각의 양단, 즉 상기 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 표시 패널(PNL)의 정면 방향)으로 진행되게 할 수 있다. 특히, 제1 및 제2 반사 전극들(REF1, REF2)이 각각 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 곡면 또는 경사면을 가지게 되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 반사 전극들(REF1, REF2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 기판(SUB)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
제1 및 제2 반사 전극들(REF1, REF2)의 상부에는, 각각 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)이 선택적으로 배치될 수 있다. 일 예로, 제1 도전성 캡핑층(CPL1)은 제1 반사 전극(REF1)을 커버하도록 상기 제1 반사 전극(REF1) 상에 배치되고, 제2 도전성 캡핑층(CPL2)은 제2 반사 전극(REF2)을 커버하도록 상기 제2 반사 전극(REF2) 상에 배치될 수 있다.
제1 및 제2 도전성 캡핑층들(CPL1, CPL2) 각각은, 발광 소자들(LD)에서 방출되는 광의 손실을 최소화하기 위하여 ITO나 IZO를 비롯한 투명 도전성 재료로 이루어질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 이외에도 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)의 구성 물질은 다양하게 변경될 수 있다.
이러한 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)은 표시 패널(PNL)의 제조 공정 시 발생하는 불량 등으로 인해 제1 및 제2 반사 전극들(REF1, REF2)이 손상되는 것을 방지할 수 있다. 또한, 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)은, 화소 회로층(PCL) 등이 형성된 기판(SUB)과 제1 및 제2 반사 전극들(REF1, REF2) 사이의 접착력을 강화할 수 있다. 다만, 실시예에 따라서는 제1 및 제2 도전성 캡핑층들(CPL1, CPL2) 중 적어도 하나가 생략될 수도 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)이 배치된 각각의 발광 영역(EMA)에는 제1 절연막(INS1)이 배치될 수 있다. 실시예에 따라, 제1 절연막(INS1)은 화소 회로층(PCL)과 발광 소자들(LD)의 사이에 배치될 수 있다. 이러한 제1 절연막(INS1)은 발광 소자들(LD)을 안정적으로 지지하며 상기 발광 소자들(LD)의 이탈을 방지할 수 있다. 실시예에 따라, 제1 절연막(INS1)은 발광 영역(EMA)의 일 영역(일 예로, 제1 및 제2 전극들(ELT1, ELT2) 사이의 영역) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 절연막(INS1)이 배치된 각각의 발광 영역(EMA)에는 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 실시예에 따라, 발광 소자들(LD)은, 제1 및 제2 전극들(ELT1, ELT2)에 소정의 전압이 인가될 때 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 형성되는 전계에 의해 자가 정렬할 수 있다. 이에 따라, 각각의 발광 소자(LD)가 해당 발광 영역(EMA)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치될 수 있다.
한편, 발광 소자들(LD) 각각의 형상 및/또는 구조가 도 12 및 도 13에 도시된 실시예들에 한정되지는 않는다. 예를 들어, 각각의 발광 소자(LD)는 현재 공지된 다양한 형상, 단면 구조 및/또는 접속 구조를 가질 수 있다.
실시예에 따라, 발광 소자들(LD)이 배치된 각각의 발광 영역(EMA)에는 상기 발광 소자들(LD) 각각의 상면 일부를 덮는 제2 절연막(INS2)이 배치될 수 있다. 실시예에 따라, 제2 절연막(INS2)은 적어도 발광 소자들(LD)의 양단, 즉, 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 상기 발광 소자들(LD)의 일 영역 상부에만 선택적으로 배치될 수 있다. 이러한 제2 절연막(INS2)은 발광 영역(EMA)의 일 영역 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제2 절연막(INS2)이 배치된 각각의 발광 영역(EMA)에는 제1 컨택 전극(CNE1)이 배치될 수 있다. 실시예에 따라, 제1 컨택 전극(CNE1)은 해당 발광 영역(EMA)에 배치된 제1 전극(ELT1)의 일 영역과 접촉되도록 상기 제1 전극(ELT1) 상에 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 해당 발광 영역(EMA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)와 접촉되도록 상기 제1 단부(EP1) 상에 배치될 수 있다. 이러한 제1 컨택 전극(CNE1)에 의해, 각각의 발광 영역(EMA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)가, 해당 발광 영역(EMA)에 배치된 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)이 배치된 각각의 발광 영역(EMA)에는 제3 절연막(INS3)이 배치될 수 있다. 실시예에 따라, 제3 절연막(INS3)은 해당 발광 영역(EMA)에 배치된 제2 절연막(INS2) 및 제1 컨택 전극(CNE1) 상에 형성될 수 있다.
실시예에 따라, 제3 절연막(INS3)이 배치된 각각의 발광 영역(EMA)에는 제2 컨택 전극(CNE2)이 배치될 수 있다. 실시예에 따라, 제2 컨택 전극(CNE2)은 해당 발광 영역(EMA)에 배치된 제2 전극(ELT2)의 일 영역과 접촉되도록 상기 제2 전극(ELT2) 상에 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 해당 발광 영역(EMA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)와 접촉되도록 상기 제2 단부(EP2) 상에 배치될 수 있다. 이러한 제2 컨택 전극(CNE2)에 의해, 각각의 발광 영역(EMA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)가, 해당 발광 영역(EMA)에 배치된 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
한편, 제1 및 제2 전극들(ELT1, ELT2)이 형성된 기판(SUB) 상에는 뱅크(BNK)가 배치될 수 있다. 일 예로, 뱅크(BNK)는 각각 한 쌍의 서브 화소들(SPXp)에 대응하는 한 쌍의 발광 영역들(EMA)을 둘러싸도록 형성되어, 각각 한 쌍의 서브 화소들(SPXp) 단위로 각 쌍의 발광 영역들(EMA)을 구획하는 화소 정의막을 구성할 수 있다.
실시예에 따라, 뱅크(BNK)는, 제1 및 제2 격벽들(PW1, PW2)의 높이(H1)보다 높은 높이(H2)를 가지도록 형성될 수 있다. 이러한 뱅크(BNK)는, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 어느 한 쌍의 서브 화소들(SPXp)에 대응하는 한 쌍의 발광 영역들(EMA)에 공급된 LED 용액(SOL)이, 인접한 다른 발광 영역들(EMA)로 유입되는 것을 방지하거나, 각각 어느 한 쌍의 발광 영역들(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
본 발명의 일 실시예에서, 어느 한 쌍의 서브 화소들(SPXp)은 서로 동일한 색상의 두 서브 화소들(SPX)로 구성될 수 있다. 따라서, 상기 어느 한 쌍의 서브 화소들(SPXp)에 대응하는 한 쌍의 발광 영역들(EMA)(일 예로, 두 개의 발광 영역들(EMA))에는 동일한 종류의 LED 용액(SOL), 일 예로 다수의 제1색 발광 소자들(LD1)이 분산된 제1 LED 용액(SOL1)이 공급될 수 있다. 상기 실시예에 의하면, 상기 한 쌍의 발광 영역들(EMA)을 포괄하여 뱅크(BNK)로 둘러싸더라도 각각의 한 쌍의 발광 영역(EMA)에 원하는 종류의 발광 소자들(LD)을 공급할 수 있게 된다.
실시예에 따라, 뱅크(BNK)는 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크(BNK)는 도 12에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 등의 곡면형 단면을 가질 수 있다. 다른 실시예에서, 뱅크(BNK)는 도 13에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 경사형 단면을 가질 수도 있다. 즉, 실시예에 따라, 뱅크(BNK)는 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있으며, 그 형상은 다양하게 변경될 수 있다.
한편, 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 뱅크(BNK) 등이 배치된 기판(SUB) 상에는 제4 절연막(INS4)이 배치될 수 있다. 일 예로, 제4 절연막(INS4)은, 표시 영역(DA)에 전면적으로 형성되어, 상기 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 뱅크(BNK) 등이 배치된 기판(SUB)의 상면을 커버할 수 있다. 실시예에 따라, 제4 절연막(INS4)은 표시 소자층(LDL)의 각 구성 요소들을 보호하기 위한 적어도 한 층의 무기막 및/또는 유기막, 일 예로, 봉지층을 포함할 수 있으며, 이외에도 다양한 기능막 등을 포함할 수 있다.
도 14 내지 도 16은 각각 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 구체적으로, 도 14 내지 도 16은 서브 화소들(SPX)의 형상 및 배열 구조와 관련한 서로 다른 실시예들을 나타내는 것으로서, 일 예로 도 8의 실시예와 관련한 서로 다른 변경 실시예들을 나타낸다. 도 14 내지 도 16의 실시예에서, 도 8의 실시예와 유사 또는 동일한 구성 요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 14 내지 도 16을 참조하면, 각각의 서브 화소(SPX) 및/또는 뱅크(BNK)의 형상은 다양하게 변경될 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 각 서브 화소(SPX)의 발광 영역(EMA) 또는 상기 발광 영역(EMA)의 적어도 일변은 계단 형상을 가질 수 있다. 일 예로, 각각의 발광 영역(EMA)은 제1 방향(DR1)을 따른 영역별로, 제2 방향(DR2) 상에서의 폭이 상이한 계단 형상을 가질 수 있다. 그리고, 제2 방향(DR2)을 따라 연속적으로 배치된 제1색, 제2색 및 제3색 서브 화소들(SPX1, SPX2, SPX3)은 하나의 화소(PXL)를 구성할 수 있다. 또한, 상기 실시예에서, 뱅크(BNK)도 각 서브 화소(SPX)(특히, 상기 서브 화소(SPX)의 발광 영역(EMA))의 형상에 부합되는 계단 형상을 가질 수 있다. 일 예로, 뱅크(BNK)는 계단 형상의 개구부들을 구비하는 메쉬형 패턴으로 형성될 수 있다.
또한, 실시예에 따라, 각각의 서브 화소(SPX)는 삼각형상이 아닌 다른 다각형상을 가질 수도 있다. 예를 들어, 도 15에 도시된 바와 같이, 각각의 서브 화소(SPX)는 제2 방향(DR2)을 따라 대칭인 다각형상, 일 예로 등변사다리꼴 형상의 발광 영역(EMA)을 가질 수 있다. 그리고, 제2 방향(DR2)을 따라 연속적으로 배치된 제1색, 제2색 및 제3색 서브 화소들(SPX1, SPX2, SPX3)은 사다리꼴 또는 역사다리꼴 형상의 하나의 화소(PXL)를 구성할 수 있다.
또한, 뱅크(BNK)에 의해 포괄적으로 둘러싸이는 한 쌍의 서브 화소들(SPX)은 제1 방향(DR1)을 따라 서로 대칭을 이루도록 배치될 수 있다. 이 경우, 뱅크(BNK)는 제1 방향(DR1) 및 제2 방향(DR2) 모두에서 대칭인 다각형상, 일 예로 육각형상을 가질 수 있다. 예를 들어, 뱅크(BNK)는 육각형상의 개구부들을 포함한 메쉬형 패턴으로 형성될 수 있다.
또한, 실시예에 따라, 각각의 서브 화소(SPX)는, 제1 방향(DR1)을 따라 이웃한 다른 서브 화소(SPX)와 대칭을 이룸과 동시에, 제2 방향(DR2)을 따라서도 이웃한 다른 서브 화소(SPX)와 대칭을 이룰 수 있다. 일 예로, 도 16에 도시된 바와 같이, 제2 방향(DR2)을 따라 연속적으로 배치된 제1색, 제2색 및 제3색 서브 화소들(SPX1, SPX2, SPX3)이 하나의 화소(PXL)를 구성한다고 할 때, 상기 제2색 서브 화소(SPX2)는, 제2 방향(DR2)을 따라 상기 제1색 서브 화소(SPX1)의 발광 영역(EMA1_1 또는 EMA1_2)을 반전한 형상의 발광 영역(EMA2_1 또는 EMA2_2)을 가지고, 상기 제3색 서브 화소(SPX3)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 상기 제2색 서브 화소(SPX2)의 발광 영역(EMA2_1 또는 EMA2_2)을 반전한 형상의 발광 영역(EMA3_1 또는 EMA3_2)을 가질 수 있다. 일 예로, 상기 제1색, 제2색 및 제3색 서브 화소들(SPX1, SPX2, SPX3)은 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 서로 대칭인 직각사다리꼴 형상의 발광 영역(EMA)을 가질 수 있다. 이 경우, 뱅크(BNK)는 제1 방향(DR1)을 따라 대칭인 오각형상을 가질 수 있다. 일 예로, 뱅크(BNK)는 오각형상의 개구부들을 포함한 메쉬형 패턴으로 형성될 수 있고, 제1 방향(DR1)을 따라 이웃한 두 개의 개구부들은 상기 제1 방향(DR1)을 따라 서로 대칭을 이룰 수 있다. 또한, 제2 방향(DR2)을 따라 이웃한 한 쌍의 개구부들은 상기 제2 방향(DR2)을 따라 서로 대칭을 이룰 수 있다.
전술한 바와 같이, 본 발명의 다양한 실시예들에 의한 표시 장치는, 각각이 삼각형상(또는, 역삼각형상) 또는 사다리꼴형상(또는, 역사다리꼴형상) 등의 다양한 다각형상 또는 이에 기반한 계단형상의 발광 영역(EMA)을 가지는 다수의 서브 화소들(SPX)을 포함할 수 있다. 또한, 각각의 서브 화소(SPX)는 제1 방향(DR1)을 따라 이웃한 다른 하나의 동일 색상 서브 화소(SPX)와 상기 제1 방향(DR1)을 따라 대칭(일 예로, 상하 대칭)을 이루도록 배치될 수 있다. 그리고, 뱅크(BNK)는 한 쌍의 동일 색상 서브 화소들(SPX)(특히, 이들의 발광 영역들(EMA))을 포괄적으로 둘러쌀 수 있는 형상, 일 예로 제1 방향(DR1)을 따라 상하 대칭인 마름모형상 등의 다양한 다각형상 또는 이에 기반한 계단형상을 가질 수 있다.
이러한 본 발명의 실시예들에 의하면, 발광 소자들(LD)을 포함한 액적(DRL)을 수용할 수 있을 정도로 서브 화소들(SPX)의 폭(Ws)을 확보하면서도, 상기 서브 화소들(SPX)을 보다 작은 크기로 분할하여 표시 영역(DA)에 조밀하게 배열할 수 있다. 이에 따라, 고해상도의 표시 장치를 구현할 수 있다.
또한, 본 발명의 일 실시예에서, 각각의 화소(PXL)는 각각의 단위 발광 장치를, 각각의 서브 화소(SPX)는 각각의 서브 발광 유닛을 구성할 수 있다. 일 예로, 제1색 서브 화소(SPX1)는 제1색 서브 발광 유닛을, 제2색 서브 화소(SPX2)는 제2색 서브 발광 유닛을, 제3색 서브 화소(SPX3)는 제3색 서브 발광 유닛을 구성할 수 있다. 그리고, 상기 제1색 내지 제3색 서브 화소들(SPX1, SPX2, SPX3)을 포함한 풀-컬러의 화소(PXL)는, 풀-컬러의 단위 발광 장치를 구성할 수 있다. 즉, 본 발명의 실시예는 표시 장치에 적용될 수 있으나, 본 발명의 적용 범위가 표시 장치에만 국한되지는 않는다. 예를 들어, 본 발명의 실시예는, 광원을 필요로 하는 다른 종류의 장치에도 폭 넓게 적용될 수 있을 것이다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
BNK: 뱅크 CNE1, CNE2: 제1, 제2 컨택 전극
DA: 표시 영역 ELT1, ELT2: 제1, 제2 전극
EMA: 발광 영역 LD: 발광 소자
LDL: 표시 소자층 LSU: 광원 유닛
PCL: 화소 회로층 PXL: 화소
PW1, PW2: 제1, 제2 격벽 SPX: 서브 화소

Claims (20)

  1. 표시 영역;
    상기 표시 영역에 제1 방향을 따라 연속적으로 배열되며, 각각 적어도 하나의 제1색 발광 소자를 포함하는 한 쌍의 제1색 서브 화소들; 및
    상기 한 쌍의 제1색 서브 화소들을 한 번에 둘러싸는 뱅크를 포함하며,
    상기 뱅크는, 상기 한 쌍의 제1색 서브 화소들 각각에 대응하는 영역에서, 폭이 다른 적어도 두 개의 영역들을 포함함을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 한 쌍의 제1색 서브 화소들은, 상기 뱅크에 의해 둘러싸인 각각의 발광 영역에서 폭이 다른 적어도 두 개의 영역들을 포함하며, 상기 발광 영역의 폭이 최대인 영역에서 서로 접하도록 배치됨을 특징으로 하는 표시 장치.
  3. 제1항에 있어서,
    상기 제1 방향은 상기 표시 영역의 세로 방향이고,
    상기 뱅크는 상하 대칭의 형상을 가지는 표시 장치.
  4. 제1항에 있어서,
    상기 한 쌍의 제1색 서브 화소들은, 각각 삼각형상(triangular shape) 및 역삼각형상(inverted triangular shape)의 발광 영역을 포함하며,
    상기 뱅크는, 상기 한 쌍의 제1색 서브 화소들의 발광 영역들을 한 번에 둘러싸는 사변형상(quadrilateral shape)을 가지는 표시 장치.
  5. 제4항에 있어서,
    상기 한 쌍의 제1색 서브 화소들은 각각 이등변 삼각형상의 발광 영역을 가지면서 상기 제1 방향을 따라 서로 대칭으로 배치되고,
    상기 뱅크는 상기 한 쌍의 제1색 서브 화소들의 발광 영역들을 둘러싸는 마름모형상을 가지는 표시 장치.
  6. 제1항에 있어서,
    상기 한 쌍의 제1색 서브 화소들 각각은, 상기 제1 방향과 교차하는 제2 방향을 따라 대칭인 다각형상의 발광 영역을 포함하며,
    상기 뱅크는, 상기 제1 방향 및 상기 제2 방향 모두에서 대칭인 다각형상을 가지는 표시 장치.
  7. 제1항에 있어서,
    상기 한 쌍의 제1색 서브 화소들 각각은, 계단 형상의 발광 영역을 포함하는 표시 장치.
  8. 제1항에 있어서,
    상기 제1 방향과 교차하는 제2 방향을 따라 상기 한 쌍의 제1색 서브 화소들 중 어느 하나의 제1색 서브 화소에 이웃하여 배치되며, 적어도 하나의 제2색 발광 소자를 포함하는 제2색 서브 화소; 및
    상기 제2 방향을 따라 상기 제2색 서브 화소에 이웃하도록 배치되며, 적어도 하나의 제3색 발광 소자를 포함하는 제3색 서브 화소를 더 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 제2색 서브 화소는, 상기 제1 방향을 따라 상기 어느 하나의 제1색 서브 화소의 발광 영역을 반전한 형상의 발광 영역을 포함하며,
    상기 제3색 서브 화소는, 상기 어느 하나의 제1색 서브 화소의 발광 영역과 동일한 형상의 발광 영역을 포함하는 표시 장치.
  10. 제8항에 있어서,
    상기 제2색 서브 화소는 상기 어느 하나의 제1색 서브 화소와 상기 제3색 서브 화소의 사이에 배치되며,
    상기 어느 하나의 제1색 서브 화소 및 상기 제3색 서브 화소 각각의 발광 영역은 삼각형상을 가지고, 상기 제2색 서브 화소의 발광 영역은 역삼각형상을 가지는 표시 장치.
  11. 제10항에 있어서,
    상기 어느 하나의 제1색 서브 화소, 상기 제2색 서브 화소 및 상기 제3색 서브 화소를 포함한 사다리꼴 형상의 화소를 포함하는 표시 장치.
  12. 제8항에 있어서,
    상기 제2색 서브 화소는, 상기 제2 방향을 따라 상기 어느 하나의 제1색 서브 화소의 발광 영역을 반전한 형상의 발광 영역을 포함하며,
    상기 제3색 서브 화소는, 상기 제1 방향 및 상기 제2 방향을 따라 상기 제2색 서브 화소의 발광 영역을 반전한 형상의 발광 영역을 포함하는 표시 장치.
  13. 제1항에 있어서,
    상기 한 쌍의 제1색 서브 화소들 각각은,
    각각의 발광 영역에 배치되며, 상기 제1색 발광 소자의 제1 단부에 연결되는 제1 전극; 및
    상기 각각의 발광 영역에 상기 제1 전극으로부터 이격되도록 배치되며, 상기 제1색 발광 소자의 제2 단부에 연결되는 제2 전극을 더 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 한 쌍의 제1색 서브 화소들에 배치된 제1 전극들은 서로 동일한 형상을 가지고,
    상기 한 쌍의 제1색 서브 화소들에 배치된 제2 전극들은 서로 동일한 형상을 가지는 표시 장치.
  15. 제13항에 있어서,
    상기 한 쌍의 제1색 서브 화소들에 배치된 제1 전극들은 서로 대칭을 이루는 형상을 가지고,
    상기 한 쌍의 제1색 서브 화소들에 배치된 제2 전극들은 서로 대칭을 이루는 형상을 가지는 표시 장치.
  16. 제13항에 있어서,
    상기 한 쌍의 제1색 서브 화소들 각각의 제1 전극들은 서로 분리되고,
    상기 한 쌍의 제1색 서브 화소들 각각의 제2 전극들은 서로 연결되는 표시 장치.
  17. 제13항에 있어서,
    상기 한 쌍의 제1색 서브 화소들 각각은,
    기판과 상기 제1 전극의 사이에 배치된 제1 격벽;
    상기 기판과 상기 제2 전극의 사이에 배치된 제2 격벽;
    상기 제1색 발광 소자의 제1 단부와 상기 제1 전극의 일 영역 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제1색 발광 소자의 제2 단부와 상기 제2 전극의 일 영역 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 더 포함하는 표시 장치.
  18. 표시 영역;
    상기 표시 영역에 서로 접하도록 배열되며, 각각이, 제1 전극 및 제2 전극과 상기 제1 및 제2 전극들의 사이에 연결된 적어도 하나의 제1색 발광 소자를 포함하는 한 쌍의 발광 영역들; 및
    상기 한 쌍의 발광 영역들을 한 번에 둘러싸는 뱅크를 포함하며,
    상기 뱅크는, 상기 한 쌍의 발광 영역들 각각에 대응하는 영역에서 폭이 다른 적어도 두 개의 영역들을 포함하며, 상기 발광 영역들이 접하는 영역에서 최대 폭을 가짐을 특징으로 하는 표시 장치.
  19. 제18항에 있어서,
    상기 한 쌍의 발광 영역들은 상기 표시 영역에서 상하로 서로 접하도록 배열되고,
    상기 뱅크는 상하 대칭의 형상을 가지는 표시 장치.
  20. 제18항에 있어서,
    상기 한 쌍의 발광 영역들 각각의 제1 전극들은 서로 분리되는 표시 장치.
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