KR20230001048A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230001048A
KR20230001048A KR1020210083014A KR20210083014A KR20230001048A KR 20230001048 A KR20230001048 A KR 20230001048A KR 1020210083014 A KR1020210083014 A KR 1020210083014A KR 20210083014 A KR20210083014 A KR 20210083014A KR 20230001048 A KR20230001048 A KR 20230001048A
Authority
KR
South Korea
Prior art keywords
light emitting
sub
disposed
region
area
Prior art date
Application number
KR1020210083014A
Other languages
English (en)
Inventor
임현덕
김범준
이원호
최해윤
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210083014A priority Critical patent/KR20230001048A/ko
Priority to US17/747,602 priority patent/US20220415965A1/en
Priority to CN202280037562.6A priority patent/CN117397036A/zh
Priority to PCT/KR2022/008911 priority patent/WO2022270929A1/ko
Publication of KR20230001048A publication Critical patent/KR20230001048A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 서로 인접하는 제1 발광 영역 및 제1 서브 영역을 포함하는 제1 서브 화소, 및 상기 제1 발광 영역의 일부 및 상기 제1 서브 영역을 둘러싸는 뱅크를 포함하되, 상기 뱅크는, 상기 제1 서브 영역을 둘러싸도록 배치되는 제1 격벽, 및 상기 제1 발광 영역과 상기 제1 방향과 교차하는 제2 방향으로 인접 배치되는 제2 격벽을 포함하고, 상기 제2 격벽과 상기 제1 격벽은 상기 제1 방향으로 서로 이격된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서, 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 표시 패널은 발광 소자를 포함할 수 있으며, 발광 소자는 발광 다이오드(Light Emitting Diode, LED)일 수 있다. 발광 다이오드는 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 발광 소자를 정렬하기 위한 잉크젯 공정에서 격벽 역할을 하는 제1 뱅크의 형상을 이용하여 발광 영역 내에 분사되는 잉크 표면 형상을 조절함으로써 발광 소자의 정렬도가 향상된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않으며, 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 서로 인접하는 제1 발광 영역 및 제1 서브 영역을 포함하는 제1 서브 화소, 및 상기 제1 발광 영역의 일부 및 상기 제1 서브 영역을 둘러싸는 뱅크를 포함하되, 상기 뱅크는, 상기 제1 서브 영역을 둘러싸도록 배치되는 제1 격벽, 및 상기 제1 발광 영역과 상기 제1 방향과 교차하는 제2 방향으로 인접 배치되는 제2 격벽을 포함하고, 상기 제2 격벽과 상기 제1 격벽은 상기 제1 방향으로 서로 이격된다.
상기 제1 발광 영역 및 상기 제1 서브 영역에 걸쳐 배치되며, 상기 제1 방향으로 연장되고 상기 제2 방향으로 이격되는 제1 전극 및 제2 전극; 및 상기 제1 발광 영역에서 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자를 더 포함할 수 있다.
상기 뱅크는 상기 제1 전극 및 상기 제2 전극 상에 배치될 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 제1 발광 영역에서 상기 제1 방향으로 연장되되, 상기 제1 서브 영역에서 종지될 수 있다.
상기 뱅크는 소수성을 갖는 물질을 포함할 수 있다.
상기 제1 서브 화소와 상기 제2 방향으로 인접 배치되며, 상기 제1 방향으로 서로 인접하는 제2 발광 영역 및 제2 서브 영역을 포함하는 제2 서브 화소를 더 포함하되, 상기 제2 서브 영역은 상기 제2 격벽을 사이에 두고 상기 제1 발광 영역과 상기 제2 방향으로 이격될 수 있다.
상기 제2 격벽은 상기 제2 서브 영역을 둘러싸도록 배치될 수 있다.
상기 제2 서브 화소와 상기 제2 방향으로 인접 배치되며, 상기 제1 방향으로 서로 인접하는 제3 발광 영역 및 제3 서브 영역을 포함하는 제3 서브 화소를 더 포함하되, 상기 제3 발광 영역은 상기 제2 격벽을 사이에 두고 상기 제2 서브 영역과 상기 제2 방향으로 이격될 수 있다.
상기 뱅크는 상기 제3 서브 영역을 둘러싸는 제3 격벽을 더 포함하며, 상기 제3 격벽과 상기 제2 격벽은 상기 제1 방향으로 서로 이격될 수 있다.
상기 제2 발광 영역은 상기 제1 격벽을 사이에 두고 상기 제1 서브 영역과 상기 제2 방향으로 이격되고, 상기 제3 격벽을 사이에 두고 상기 제3 서브 영역과 상기 제2 방향으로 이격될 수 있다.
상기 제1 서브 화소와 상기 제2 방향으로 인접 배치되며, 상기 제1 방향으로 서로 인접하는 제2 발광 영역 및 제2 서브 영역을 포함하는 제2 서브 화소를 더 포함하되, 상기 제2 발광 영역은 상기 제2 격벽을 사이에 두고 상기 제1 발광 영역과 상기 제2 방향으로 이격될 수 있다.
상기 제2 서브 영역은 상기 제1 서브 영역과 상기 제2 방향으로 인접 배치되며, 상기 뱅크는 상기 제2 서브 영역을 둘러싸는 제3 격벽을 더 포함할 수 있다.
상기 제1 격벽과 상기 제3 격벽은 일체화되어 하나의 패턴을 형성할 수 있다.
상기 제2 격벽과 상기 제3 격벽은 상기 제1 방향으로 서로 이격될 수 있다.
상기 제1 서브 화소와 상기 제1 방향으로 인접 배치되며, 상기 제1 방향으로 서로 인접하는 제2 발광 영역 및 제2 서브 영역을 포함하는 제2 서브 화소를 더 포함하며,
상기 뱅크는 상기 제2 서브 영역을 둘러싸는 제3 격벽을 더 포함하고, 상기 제1 격벽과 상기 제3 격벽 사이의 상기 제1 방향으로의 거리는 상기 제2 격벽의 상기 제1 방향으로의 길이보다 클 수 있다.
상기 제1 격벽과 상기 제2 격벽 사이의 상기 제1 방향으로의 간격은 상기 제2 격벽의 상기 제1 방향으로의 길이보다 작을 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 발광 영역, 상기 제1 발광 영역의 제1 방향 일측에 배치된 제1 서브 영역, 상기 제1 발광 영역의 상기 제1 방향 타측에 배치된 제2 서브 영역, 상기 제1 발광 영역의 상기 제1 방향과 교차하는 제2 방향 일측에 배치된 제3 서브 영역, 상기 제1 서브 영역을 둘러싸도록 배치되는 제1 격벽, 상기 제2 서브 영역을 둘러싸도록 배치되는 제2 격벽, 및 상기 제3 서브 영역을 둘러싸도록 배치되는 제3 격벽을 포함하되, 상기 제3 격벽은 상기 제2 격벽과 상기 제1 방향으로 이격되되, 상기 제1 격벽과 일체화된다.
상기 제1 발광 영역, 상기 제1 서브 영역 및 상기 제2 서브 영역에 걸쳐 배치되며, 상기 제1 방향으로 연장되고 상기 제2 방향으로 이격되는 제1 전극 및 제2 전극, 및 상기 제1 발광 영역에서 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자를 더 포함할 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 제1 발광 영역에서 상기 제1 방향으로 연장되되, 상기 제1 서브 영역 및 상기 제2 서브 영역에서 종지될 수 있다.
상기 제3 서브 영역의 상기 제1 방향 타측에 배치된 제2 발광 영역을 더 포함하되, 상기 제2 발광 영역은 상기 제2 서브 영역의 상기 제2 방향 일측에 배치되며, 상기 제1 발광 영역과 상기 제2 발광 영역 사이에서 상기 제2 격벽과 상기 제3 격벽 사이의 영역으로 정의되는 통로가 형성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 발광 소자를 정렬하기 위한 잉크젯 공정에서 격벽 역할을 하는 제1 뱅크의 형상을 이용하여 발광 영역 내에 분사되는 잉크 표면 형상을 조절함으로써 발광 소자의 정렬도가 향상될 수 있다. 구체적으로, 표시 장치는 제1 방향으로 인접한 발광 영역 및 서브 영역을 포함하며, 상기 제1 방향으로 연장되고 발광 영역과 서브 영역을 가로지르는 복수의 전극, 및 제1 뱅크를 포함할 수 있다. 제1 뱅크는 서브 영역 및 발광 영역을 둘러싸되, 발광 영역의 상측 영역 또는 하측 영역은 노출하도록 통로가 형성될 수 있다. 따라서, 발광 소자를 정렬하기 위한 잉크젯 공정에서 발광 영역에 분사된 잉크가 상기 통로를 통해 일 발광 영역으로부터 다른 발광 영역으로 흐르도록 유도되어, 발광 영역 내에 안착된 잉크의 표면 형상은 발광 영역의 상측 및 하측에서도 평탄할 수 있다. 따라서, 잉크의 표면 형상에 의해 발생할 수 있는 잉크의 유동을 방지하여, 발광 소자의 정렬 공정에서 정렬된 발광 소자가 잉크의 형상에 의해 발광 영역 내에서 상측 및 하측으로 집속되는 것을 방지할 수 있다. 이로 인해, 발광 영역 내에서 복수의 전극들 사이에 정렬되는 발광 소자의 정렬도가 향상되어 표시 장치의 표시 품질을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 발광 영역 및 서브 영역의 배치를 나타낸 개략적인 배치도이다.
도 3은 도 2의 P1 영역에 배치된 발광 영역, 서브 영역 및 제1 뱅크의 상대적인 평면 배치의 일 예를 나타낸 확대도이다.
도 4는 도 3의 실시예에 따른 일 화소의 개략적인 평면 배치도이다.
도 5는 도 4의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
도 6은 일 실시예에 따른 발광 소자의 개략 사시도이다.
도 7은 도 5의 A 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 8은 도 5의 A 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
도 9는 다른 실시예에 따른 일 화소의 개략적인 평면 배치도이다.
도 10은 또 다른 실시예에 따른 일 화소의 개략적인 평면 배치도이다.
도 11은 도 10의 II-II'선을 따라 자른 일 예를 나타낸 단면도이다.
도 12은 도 2의 P1 영역에 배치된 발광 영역, 서브 영역 및 제1 뱅크의 상대적인 평면 배치의 다른 예를 나타낸 확대도이다.
도 13은 다른 실시예에 따른 표시 장치의 발광 영역 및 서브 영역의 배치를 나타낸 개략적인 배치도이다.
도 14는 도 13의 P2 영역에 배치된 발광 영역, 서브 영역 및 제1 뱅크의 상대적인 평면 배치의 일 예를 나타낸 확대도이다.
도 15는 도 14의 실시예에 따른 제1 화소 및 제2 화소의 개략적인 평면 배치도이다.
도 16은 다른 실시예에 따른 표시 장치의 발광 영역 및 서브 영역의 배치를 나타낸 개략적인 배치도이다.
도 17은 도 16의 P3 영역에 배치된 발광 영역, 서브 영역 및 제1 뱅크의 상대적인 평면 배치의 일 예를 나타낸 확대도이다.
도 18은 도 17의 실시예에 따른 일 화소의 개략적인 평면 배치도이다.
도 19는 다른 실시예에 따른 표시 장치의 발광 영역 및 서브 영역의 배치를 나타낸 개략적인 배치도이다.
도 20은 도 19의 P4 영역에 배치된 발광 영역, 서브 영역 및 제1 뱅크의 상대적인 평면 배치의 일 예를 나타낸 확대도이다.
도 21은 도 20의 실시예에 따른 일 화소의 개략적인 평면 배치도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 평면 형상은 예시된 것에 제한되지 않고, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 제3 방향(DR3) 타측으로 표시 방향의 반대 방향을 나타내고, "하면"은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1) 일측, "좌측"은 제1 방향(DR1) 타측, "상측"은 제2 방향(DR2) 일측, "하측"은 제2 방향(DR2) 타측을 나타낸다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 화소(PX)는 표시를 위한 반복되는 최소 단위를 의미할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 예시적인 실시예에서, 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 비표시 영역(NDA)에는 표시 장치(10)에 포함되는 배선들, 회로 구동부들, 또는 외부 장치가 실장되는 패드부가 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 발광 영역 및 서브 영역의 배치를 나타낸 개략적인 배치도이다.
도 2를 참조하면, 풀 컬러를 디스플레이하기 위해 각 화소(PX)는 서로 다른 색을 방출하는 복수의 서브 화소(SPX)를 포함할 수 있다. 각 화소(PX)는 제1 색 광 방출을 담당하는 제1 서브 화소(SPX1), 제2 색 광 방출을 담당하는 제2 서브 화소(SPX2) 및 제3 색 광 방출을 담당하는 제3 서브 화소(SPX3)를 포함할 수 있다. 예를 들어, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 한편, 도면에서는 일 화소(PX)가 3개의 서브 화소(SPX)를 포함하는 것을 예시하였으나, 이에 제한되지 않는다. 예를 들어, 일 화소(PX)는 더 많은 수의 서브 화소(SPX)를 포함할 수도 있다.
상술한 바와 같이, 복수의 서브 화소(SPX)를 포함하는 각 화소(PX)는 행렬 방향으로 교대 배열될 수 있다. 일 실시예에서, 각 화소(PX) 내의 서브 화소(SPX)의 평면 형상 및 배열은 동일할 수 있다. 각 화소(PX)의 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)의 평면 형상은 각각 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 포함하는 직사각형 형상을 가질 수 있고, 각 화소(PX)의 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 제2 방향(DR2)을 따라 배열될 수 있다. 따라서, 복수의 제1 서브 화소(SPX1)는 제2 방향(DR2)을 따라 나란하게 배열되고, 복수의 제2 서브 화소(SPX2)는 제2 방향(DR2)을 따라 나란하게 배열되며, 복수의 제3 서브 화소(SPX3)는 제2 방향(DR2)을 따라 나란하게 배열될 수 있다. 즉, 동일한 서브 화소(SPX)는 제2 방향(DR2)을 따라 나란하게 배열되고, 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)는 제1 방향(DR1)을 따라 교번하여 반복 배치될 수 있다.
각 화소(PX)는 발광 영역(EMA) 및 비발광 영역(NEM)을 포함할 수 있다. 발광 영역(EMA)은 후술하는 발광 소자(도 4의 'ED')가 배치되어 발광 소자(ED)로부터 방출된 광이 출사되는 영역이고, 비발광 영역(NEM)은 발광 소자(ED)가 배치되지 않고 발광 소자(ED)로부터 방출된 광이 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 제1 발광 영역(EMA1), 제2 발광 영역(EMA2) 및 제3 발광 영역(EMA3)을 포함할 수 있다. 제1 발광 영역(EMA1)은 제1 서브 화소(SPX1)의 발광 영역(EMA)이고, 제2 발광 영역(EMA2)은 제2 서브 화소(SPX2)의 발광 영역(EMA)이고, 제3 발광 영역(EMA3)은 제3 서브 화소(SPX3)의 발광 영역(EMA)일 수 있다.
일 실시예에서, 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)에 각각 배치되는 발광 소자(ED)는 서로 동일한 파장 대역의 광을 방출할 수 있다. 예를 들어, 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)에 각각 배치된 발광 소자(ED)가 방출하는 광은 제3 색 광, 즉 청색 광일 수 있다. 다만, 이에 제한되지 않고 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)에 각각 배치되는 발광 소자(ED)는 서로 상이한 색의 광을 방출할 수도 있다.
각 서브 화소(SPX)가 포함하는 발광 영역(EMA)의 평면 형상은 해당 서브 화소(SPX)의 평면 형상과 유사할 수 있다. 예를 들어, 각 서브 화소(SPX)가 포함하는 발광 영역(EMA)의 평면 형상은 제2 방향(DR2)이 제1 방향(DR1)보다 긴 직사각형 형상일 수 있다.
비발광 영역(NEM)은 발광 영역(NEM)을 둘러싸도록 배치될 수 있다. 구체적으로, 비발광 영역(NEM)은 제1 발광 영역(EMA1), 제2 발광 영역(EMA2) 및 제3 발광 영역(EMA3)을 둘러싸도록 배치될 수 있다.
각 화소(PX)는 비발광 영역(NEM)에 위치하며, 발광 영역(EMA)과 이격된 서브 영역(SA)을 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 상측(또는 제2 방향(DR2) 일측) 또는 하측(또는 제2 방향(DR2) 타측)에 배치될 수 있다. 서브 영역(SA)은 제2 방향(DR2)으로 이웃하는 각 서브 화소(SPX)의 전극층(도 4의 '200')을 분리하는 공정이 수행되는 영역일 수 있다.
서브 영역(SA)은 제1 서브 영역(SA1), 제2 서브 영역(SA2) 및 제3 서브 영역(SA3)을 포함할 수 있다. 제1 서브 영역(SA1)은 제1 서브 화소(SPX1)의 서브 영역(SA)이고, 제2 서브 영역(SA2)은 제2 서브 화소(SPX2)의 서브 영역(SA)이고, 제3 서브 영역(SA3)은 제3 서브 화소(SPX3)의 서브 영역(SA)일 수 있다.
일 실시예에서, 각 화소(PX) 내에서 발광 영역(EMA)을 기준으로 서브 영역(SA)이 배치되는 방향은 제1 방향(DR1)으로 인접한 서브 화소(SPX)마다 상이할 수 있다. 구체적으로, 제1 발광 영역(EMA1)을 기준으로 제1 서브 영역(SA1)이 배치되는 방향과 제2 발광 영역(EMA2)을 기준으로 제2 서브 영역(SA2)이 배치되는 방향은 서로 반대 방향일 수 있다. 마찬가지로, 제2 발광 영역(EMA2)을 기준으로 제2 서브 영역(SA2)이 배치되는 방향과 제3 발광 영역(EMA3)을 기준으로 제3 서브 영역(SA3)이 배치되는 방향은 서로 반대 방향일 수 있다. 예를 들어, 제1 서브 영역(SA1)은 제1 발광 영역(EMA1)의 상측에 배치되고, 제2 서브 영역(SA2)은 제2 발광 영역(EMA2)의 하측에 배치되며, 제3 서브 영역(SA3)은 제3 발광 영역(EMA3)의 상측에 배치될 수 있다. 따라서, 제1 서브 영역(SA1)과 제1 발광 영역(EMA1)은 제2 방향(DR2)의 반대 방향을 따라 교번하여 반복 배치되고, 제2 서브 영역(SA2)과 제2 발광 영역(EMA2)은 제2 방향(DR2)을 따라 교번하여 반복 배치되며, 제3 서브 영역(SA3)과 제3 발광 영역(EMA3)은 제2 방향(DR2)의 반대 방향을 따라 교번하여 반복 배치될 수 있다.
제1 서브 화소(SPX1)의 제1 서브 영역(SA1), 제2 서브 화소(SPX2)의 제2 발광 영역(EMA2) 및 제3 서브 화소(SPX3)의 제3 서브 영역(SA3)은 동일한 행에서 제1 방향(DR1)으로 나란하게 배열될 수 있다. 예를 들어, 제1 서브 영역(SA1), 제2 발광 영역(EMA2) 및 제3 서브 영역(SA3)은 홀수 행에서 제1 방향(DR1)을 따라 교번하여 반복 배치될 수 있다. 제1 서브 영역(SA1)의 중앙부를 제1 방향(DR1)으로 가로지르는 기준선, 제2 발광 영역(EMA2)의 중앙부를 제1 방향(DR1)으로 가로지르는 기준선 및 제3 서브 영역(SA3)의 중앙부를 제1 방향(DR1)으로 가로지르는 기준선은 동일한 직선 상에 위치할 수 있다.
마찬가지로, 제1 서브 화소(SPX1)의 제1 발광 영역(EMA1), 제2 서브 화소(SPX2)의 제2 서브 영역(SA2) 및 제3 서브 화소(SPX3)의 제3 발광 영역(EMA3)은 동일한 행에서 제1 방향(DR1)으로 나란하게 배열될 수 있다. 예를 들어, 제1 발광 영역(EMA1), 제2 서브 영역(SA2) 및 제3 발광 영역(EMA3)은 짝수 행에서 제1 방향(DR1)을 따라 교번하여 반복 배치될 수 있다. 제1 발광 영역(EMA1)의 중앙부를 제1 방향(DR1)으로 가로지르는 기준선, 제2 서브 영역(SA2)의 중앙부를 제1 방향(DR1)으로 가로지르는 기준선 및 제3 발광 영역(EMA3)의 중앙부를 제1 방향(DR1)으로 가로지르는 기준선은 동일한 직선 상에 위치할 수 있다.
도 3은 도 2의 P1 영역에 배치된 발광 영역, 서브 영역 및 제1 뱅크의 상대적인 평면 배치의 일 예를 나타낸 확대도이다.
도 2 및 도 3을 참조하면, 표시 장치(10)는 제1 뱅크(600)를 포함할 수 있다. 이하, 표시 장치(10)의 발광 영역(EMA) 및 서브 영역(SA)과 제1 뱅크(600) 사이의 상대적인 평면 배치 및 형상에 대하여 설명하기로 한다.
제1 뱅크(600)는 비발광 영역(NEM)에 배치되되, 발광 영역(EMA)에는 배치되지 않을 수 있다. 제1 뱅크(600)는 발광 영역(EMA)의 일부 및 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 제1 뱅크(600)는 각 서브 화소(SPX)의 서브 영역(SA)을 둘러싸도록 배치되어 서브 영역(SA)을 정의할 수 있다.
제1 뱅크(600)는 발광 영역(EMA)의 일부 및 서브 영역(SA)을 둘러싸도록 배치되어, 표시 장치(10)의 제조 공정 중 발광 소자(도 4의 'ED')를 정렬하기 위한 잉크젯 공정에서 발광 소자(ED)가 분산된 잉크가 서브 영역(SA)으로 분사되지 않고 발광 영역(EMA)으로 안정적으로 분사되도록 가이드하는 격벽의 역할을 할 수 있다. 또한, 제1 뱅크(600)는 각 서브 화소(SPX)의 발광 영역(EMA)의 일부를 둘러싸되, 적어도 발광 영역(EMA)의 상측 또는 하측 일부에는 배치되지 않도록 형성되어, 발광 영역(EMA) 내에 분사되는 잉크의 표면 형상이 대체로 평탄하도록 잉크의 형상을 조절하는 역할도 할 수 있다.
제1 뱅크(600)는 제1 격벽(610), 제2 격벽(620) 및 제3 격벽(630)을 포함할 수 있다. 제1 뱅크(600)는 제4 격벽(640)을 더 포함할 수 있다.
제1 격벽(610)은 제1 서브 화소(SPX1)의 제1 서브 영역(SA1)을 둘러싸도록 배치될 수 있다. 제1 격벽(610)은 제1 서브 영역(SA1)과 제3 방향(DR3)으로 중첩하는 개구를 포함하여 제1 서브 영역(SA1)을 정의할 수 있다.
상술한 바와 같이, 제1 서브 화소(SPX1)의 제1 서브 영역(SA1)과 제1 발광 영역(EMA1)이 제2 방향(DR2)으로 교번하여 반복 배치되므로, 제1 서브 영역(SA1)을 둘러싸는 제1 격벽(610)은 제2 방향(DR2)으로 인접 배치된 제1 발광 영역(EMA1)들 사이에 배치될 수 있다. 즉, 제1 격벽(610)은 제1 발광 영역(EMA1)의 상측 및 하측에 각각 배치될 수 있다.
또한, 상술한 바와 같이 제1 서브 영역(SA1)은 제2 발광 영역(EMA2) 및 제3 서브 영역(SA3)과 제1 방향(DR1)으로 나란하게 배열될 수 있다. 따라서, 일 화소(PX)의 제1 서브 영역(SA1)을 둘러싸는 제1 격벽(610)은 상기 일 화소(PX)의 제2 발광 영역(EMA2)과 상기 일 화소(PX)의 좌측에 인접 배치된 다른 화소(PX)의 제3 서브 영역(SA3) 사이에 배치될 수 있다.
즉, 일 화소(PX)에 배치된 제1 격벽(610)은 평면상 좌측에 배치된 다른 화소(PX)의 제3 서브 영역(SA3)과 상기 일 화소(PX)의 제2 발광 영역(EMA2) 사이의 영역에서 제2 방향(DR2)으로 나란하게 배열된 제1 발광 영역(EMA1) 사이에 배치될 수 있다. 제1 격벽(610)은 일 화소(PX) 내에서 제1 발광 영역(EMA1)의 상측에 배치됨과 동시에 제2 발광 영역(EMA2)의 좌측에 배치될 수 있다.
제2 격벽(620)은 제1 격벽(610)과 이격되어 배치될 수 있다. 제2 격벽(620)은 제1 격벽(610)과 대각 방향으로 인접 배치되되 제2 방향(DR2)으로 이격될 수 있다. 구체적으로, 일 화소(PX) 내에 배치된 제2 격벽(620)은 동일한 화소(PX) 내에 배치되는 제1 격벽(610)의 우하측에 인접 배치되되, 제1 격벽(610)과 제2 방향(DR2)으로 이격될 수 있다.
제2 격벽(620)은 제2 서브 화소(SPX2)의 제2 서브 영역(SA2)을 둘러싸도록 배치될 수 있다. 제2 격벽(620)은 제2 서브 영역(SA2)과 제3 방향(DR3)으로 중첩하는 개구를 포함하여 제2 서브 영역(SA2)을 정의할 수 있다.
상술한 바와 같이, 제2 서브 화소(SPX2)의 제2 서브 영역(SA2)과 제2 발광 영역(EMA2)이 제2 방향(DR2)으로 교번하여 반복 배치되므로, 제2 서브 영역(SA2)을 둘러싸는 제2 격벽(620)은 제2 방향(DR2)으로 인접 배치된 제2 발광 영역(EMA2)들 사이에 배치될 수 있다. 즉, 제2 격벽(620)은 제2 발광 영역(EMA2)의 상측 및 하측에 각각 배치될 수 있다.
또한, 상술한 바와 같이 제2 서브 영역(SA2)은 제1 발광 영역(EMA1) 및 제3 발광 영역(EMA3)과 제1 방향(DR1)으로 나란하게 배열될 수 있다. 따라서, 일 화소(PX)의 제2 서브 영역(SA2)을 둘러싸는 제2 격벽(620)은 동일한 화소(PX)의 제1 발광 영역(EMA1)과 제3 발광 영역(EMA3) 사이에 배치될 수 있다.
즉, 일 화소(PX)에 배치된 제2 격벽(620)은 평면상 상기 일 화소(PX)의 제1 발광 영역(EMA1)과 제3 발광 영역(EMA3) 사이의 영역에서 제2 방향(DR2)으로 나란하게 배열된 제2 발광 영역(EMA2) 사이에 배치될 수 있다. 제2 격벽(620)은 일 화소(PX) 내에서 제2 발광 영역(EMA2)의 하측에 배치됨과 동시에 제1 발광 영역(EMA1)의 우측 및 제3 발광 영역(EMA3)의 좌측에 배치될 수 있다.
제3 격벽(630)은 제2 격벽(620)과 이격되어 배치될 수 있다. 제3 격벽(630)은 제2 격벽(620)과 대각 방향으로 인접 배치되되 제2 방향(DR2)으로 이격될 수 있다. 구체적으로, 일 화소(PX) 내에 배치된 제3 격벽(630)은 동일한 화소(PX) 내에 배치되는 제2 격벽(620)의 우상측에 인접 배치되되, 제2 격벽(620)과 제2 방향(DR2)으로 이격될 수 있다. 또한, 제3 격벽(630)은 동일한 화소(PX) 내에 배치된 제1 격벽(610)과 제1 방향(DR1)으로 이격 배치될 수 있다. 제3 격벽(630)은 동일한 화소(PX) 내에 배치된 제1 격벽(610)과 제1 방향(DR1)으로 이격되되, 제1 방향(DR1)으로 인접 배치된 화소(PX)의 제1 격벽(610)과는 일체화되어 하나의 패턴을 형성할 수 있다.
제3 격벽(630)은 제3 서브 화소(SPX3)의 제3 서브 영역(SA3)을 둘러싸도록 배치될 수 있다. 제3 격벽(630)은 제3 서브 영역(SA3)과 제3 방향(DR3)으로 중첩하는 개구를 포함하여 제3 서브 영역(SA3)을 정의할 수 있다.
상술한 바와 같이, 제3 서브 화소(SPX3)의 제3 서브 영역(SA3)과 제3 발광 영역(EMA3)이 제2 방향(DR2)으로 교번하여 반복 배치되므로, 제3 서브 영역(SA3)을 둘러싸는 제3 격벽(630)은 제2 방향(DR2)으로 인접 배치된 제3 발광 영역(EMA3)들 사이에 배치될 수 있다. 즉, 제3 격벽(630)은 제3 발광 영역(EMA3)의 상측 및 하측에 각각 배치될 수 있다.
또한, 상술한 바와 같이 제3 서브 영역(SA3)은 제2 발광 영역(EMA2) 및 제1 서브 영역(SA1)과 제1 방향(DR1)으로 나란하게 배열될 수 있다. 따라서, 일 화소(PX)의 제3 서브 영역(SA3)을 둘러싸는 제3 격벽(630)은 상기 일 화소(PX)의 제2 발광 영역(EMA2)과 상기 일 화소(PX)의 우측에 인접 배치된 다른 화소(PX)의 제1 서브 영역(SA1) 사이에 배치될 수 있다.
즉, 일 화소(PX)에 배치된 제3 격벽(630)은 평면상 우측에 배치된 다른 화소(PX)의 제1 서브 영역(SA1)과 상기 일 화소(PX)의 제2 발광 영역(EMA2) 사이의 영역에서 제2 방향(DR2)으로 나란하게 배열된 제3 발광 영역(EMA3) 사이에 배치될 수 있다. 제3 격벽(630)은 일 화소(PX) 내에서 제3 발광 영역(EMA3)의 상측에 배치됨과 동시에 제2 발광 영역(EMA2)의 우측에 배치될 수 있다.
제4 격벽(640)은 제1 방향(DR1)으로 인접한 각 화소(PX)의 경계에 배치될 수 있다. 제4 격벽(640)은 제1 방향(DR1)으로 인접한 각 화소(PX)의 경계에는 배치되되, 제2 방향(DR2)으로 인접한 각 화소(PX)의 경계에는 배치되지 않을 수 있다. 제4 격벽(640)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제4 격벽(640)은 각 화소(PX)의 경계에서 제2 방향(DR2)으로 연장된 평면 형상을 갖도록 형성되어, 제1 방향(DR1)으로 인접한 화소(PX)를 구분하는 역할을 할 수 있다.
제1 격벽(610)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 이하, 제1 뱅크(600)의 제1 내지 제3 격벽(610, 620, 630)의 평면 형상을 설명하는 실시예들에서 다른 별도의 언급이 없는 한, 제1 내지 제3 격벽(610, 620, 630)의 제1 방향(DR1)으로 연장된 부분은 제1 내지 제3 격벽(610, 620, 630)의 가로부, 제1 내지 제3 격벽(610, 620, 630)의 제2 방향(DR2)으로 연장된 부분은 제1 내지 제3 격벽(610, 620, 630)의 세로부로 지칭될 수 있다.
제1 격벽(610)의 가로부는 제1 발광 영역(EMA1)과 제1 서브 영역(SA1)의 경계에 배치될 수 있다. 구체적으로, 제1 격벽(610)의 가로부는 제1 서브 영역(SA1)과 제2 방향(DR2)으로 인접 배치된 제1 발광 영역(EMA1)과 제1 서브 영역(SA1) 사이의 경계에 배치될 수 있다. 제1 격벽(610)의 가로부는 제1 서브 영역(SA1)의 상측 및 하측에 배치된 제1 발광 영역(EMA1)과 제1 서브 영역(SA1) 사이의 경계에 배치될 수 있다. 따라서, 제1 발광 영역(EMA1)과 제1 서브 영역(SA1)은 제1 격벽(610)의 가로부에 의해 구분될 수 있다.
제1 격벽(610)의 세로부는 제1 서브 화소(SPX1)와 제1 서브 화소(SPX1)의 우측에 배치된 제2 서브 화소(SPX2)의 경계 및 제1 서브 화소(SPX1)와 제1 서브 화소(SPX1)의 좌측에 배치된 제3 서브 화소(SPX3)의 경계에 배치될 수 있다. 구체적으로, 제1 격벽(610)의 세로부는 제1 서브 영역(SA1)의 우측에 배치된 제2 발광 영역(EMA2)과 제1 서브 영역(SA1) 사이의 경계에 배치되고, 제1 서브 영역(SA1)의 좌측에 배치된 다른 화소(PX)의 제3 서브 영역(SA3)과 제1 서브 영역(SA1) 사이의 경계에 배치될 수 있다. 제1 격벽(610)의 세로부가 적어도 제1 서브 영역(SA1)과 제2 발광 영역(EMA2)의 경계에 배치됨으로써, 제1 서브 영역(SA1)과 제2 발광 영역(EMA2)은 제1 격벽(610)의 세로부에 의해 구분될 수 있다.
제2 격벽(620)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다.
제2 격벽(620)의 가로부는 제2 발광 영역(EMA2)과 제2 서브 영역(SA2)의 경계에 배치될 수 있다. 구체적으로, 제2 격벽(620)의 가로부는 제2 서브 영역(SA2)과 제2 방향(DR2)으로 인접 배치된 제2 발광 영역(EMA2)과 제2 서브 영역(SA2) 사이의 경계에 배치될 수 있다. 제2 격벽(620)의 가로부는 제2 서브 영역(SA2)의 상측 및 하측에 배치된 제2 발광 영역(EMA2)과 제2 서브 영역(SA2) 사이의 경계에 배치될 수 있다. 따라서, 제2 발광 영역(EMA2)과 제2 서브 영역(SA2)은 제2 격벽(620)의 가로부에 의해 구분될 수 있다.
제2 격벽(620)의 세로부는 제2 서브 화소(SPX2)와 제1 서브 화소(SPX1)의 경계 및 제2 서브 화소(SPX2)와 제2 서브 화소(SPX2)의 우측에 배치된 제3 서브 화소(SPX3)의 경계에 배치될 수 있다. 구체적으로, 제2 격벽(620)의 세로부는 제2 서브 영역(SA2)의 좌측에 배치된 제1 발광 영역(EMA1)과 제2 서브 영역(SA2) 사이의 경계에 배치되고, 제2 서브 영역(SA2)의 우측에 배치된 제3 발광 영역(EMA3)과 제2 서브 영역(SA2) 사이의 경계에 배치될 수 있다.
즉, 제2 격벽(620)의 세로부가 일 화소(PX) 내에서 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)과 제2 서브 영역(SA2)의 경계에 배치됨으로써, 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)과 제2 서브 영역(SA2)은 제2 격벽(620)에 의해 구분될 수 있다.
제3 격벽(630)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다.
제3 격벽(630)의 가로부는 제3 발광 영역(EMA3)과 제3 서브 영역(SA3)의 경계에 배치될 수 있다. 구체적으로, 제3 격벽(630)의 가로부는 제3 서브 영역(SA3)과 제2 방향(DR2)으로 인접 배치된 제3 발광 영역(EMA3)과 제3 서브 영역(SA3) 사이의 경계에 배치될 수 있다. 제3 격벽(630)의 가로부는 제3 서브 영역(SA3)의 상측 및 하측에 배치된 제3 발광 영역(EMA3)과 제3 서브 영역(SA3) 사이의 경계에 배치될 수 있다. 따라서, 제3 발광 영역(EMA3)과 제3 서브 영역(SA3)은 제3 격벽(630)의 가로부에 의해 구분될 수 있다.
제3 격벽(630)의 세로부는 제3 서브 화소(SPX3)와 제3 서브 화소(SPX3)의 우측에 배치된 제1 서브 화소(SPX1)의 경계 및 제3 서브 화소(SPX3)와 제3 서브 화소(SPX3)의 좌측에 배치된 제2 서브 화소(SPX2)의 경계에 배치될 수 있다. 구체적으로, 제3 격벽(630)의 세로부는 제3 서브 영역(SA3)의 좌측에 배치된 제2 발광 영역(EMA2)과 제3 서브 영역(SA3) 사이의 경계에 배치되고, 제3 서브 영역(SA3)의 우측에 배치된 다른 화소(PX)의 제1 서브 영역(SA1)과 제3 서브 영역(SA3) 사이의 경계에 배치될 수 있다. 제3 격벽(630)의 세로부가 적어도 제3 서브 영역(SA3)과 제2 발광 영역(EMA2)의 경계에 배치됨으로써, 제3 서브 영역(SA3)과 제2 발광 영역(EMA2)은 제3 격벽(630)의 세로부에 의해 구분될 수 있다.
일 화소(PX)에 배치된 제3 격벽(630)과 일 화소(PX)의 우측에 배치된 다른 화소(PX)에 배치된 제1 격벽(610)은 일체화되어 하나의 패턴을 형성할 수 있다. 따라서, 제3 격벽(630)의 세로부와 제1 격벽(610)의 세로부는 일 화소(PX)의 제3 서브 영역(SA3)과 일 화소(PX)의 우측에 배치된 다른 화소(PX)의 제1 서브 영역(SA1) 사이에 배치되며, 상기 제3 서브 영역(SA3)과 상기 제1 서브 영역(SA1) 사이에 위치하는 제3 격벽(630)의 세로부와 제1 격벽(610)의 세로부는 맞닿아 있어 물리적으로 구분되지 않을 수 있다.
제4 격벽(640)은 일 화소(PX)의 제3 발광 영역(EMA3)과 일 화소(PX)의 우측에 배치된 다른 화소(PX)의 제1 발광 영역(EMA1) 사이의 경계에 배치될 수 있다. 제4 격벽(640)은 상기 제3 발광 영역(EMA3)과 상기 제1 발광 영역(EMA1)의 경계에 배치되어 이들을 구분할 수 있다.
일 실시예에서, 제4 격벽(640)은 제2 방향(DR2)으로 연장되어 상측 및 하측에 배치되는 제1 격벽(610) 및 제3 격벽(630)과 일체화되어 하나의 패턴을 형성할 수 있다. 제4 격벽(640)이 제1 방향(DR1)으로 인접 배치된 화소(PX)를 구분하도록 형성됨으로써, 제4 격벽(640)은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하는 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 제1 방향(DR1)으로 인접 배치된 화소(PX)로 넘치는 것을 방지할 수 있다.
일 실시예에서, 각 서브 화소(SPX)의 발광 영역(EMA)의 제2 방향(DR2)의 폭(W1)은 서로 동일할 수 있다. 예를 들어, 제1 발광 영역(EMA1)의 제2 방향(DR2)의 폭(W1), 제2 발광 영역(EMA2)의 제2 방향(DR2)의 폭(W1), 및 제3 발광 영역(EMA3)의 제2 방향(DR2)의 폭(W1)은 서로 동일할 수 있다. 다만, 이에 제한되지 않고, 동일한 행에 배치된 제1 발광 영역(EMA1)과 제3 발광 영역(EMA3)의 제2 방향(DR2)의 폭은 서로 동일하되, 서로 다른 행에 배치된 제2 발광 영역(EMA2)의 제2 방향(DR2)의 폭은 제1 발광 영역(EMA1) 또는 제3 발광 영역(EMA3)의 제2 방향(DR2)의 폭과 상이할 수도 있다.
발광 영역(EMA)의 제2 방향(DR2)의 폭(W1)은 각 발광 영역(EMA)의 상측 및 하측에 배치되는 격벽 사이의 간격으로 측정될 수 있다. 구체적으로, 제1 발광 영역(EMA1)의 제2 방향(DR2)의 폭(W1)은 제1 발광 영역(EMA1)의 상측 및 하측에 각각 배치되는 제1 격벽(610) 사이의 간격(W1)으로 측정되고, 제2 발광 영역(EMA2)의 제2 방향(DR2)의 폭(W1)은 제2 발광 영역(EMA2)의 상측 및 하측에 각각 배치되는 제2 격벽(620) 사이의 간격(W1)으로 측정되며, 제3 발광 영역(EMA3)의 제2 방향(DR2)의 폭(W1)은 제3 발광 영역(EMA3)의 상측 및 하측에 각각 배치되는 제3 격벽(630) 사이의 간격(W1)으로 측정될 수 있다.
각 서브 화소(SPX)의 서브 영역(SA)의 제2 방향(DR2)의 폭(W2)은 서로 동일할 수 있다. 예를 들어, 제1 서브 영역(SA1)의 제2 방향(DR2)의 폭(W2), 제2 서브 영역(SA2)의 제2 방향(DR2)의 폭(W2), 및 제3 서브 영역(SA3)의 제2 방향(DR2)의 폭(W2)은 서로 동일할 수 있다. 다만, 이에 제한되지 않고, 동일한 행에 배치된 제1 서브 영역(SA1)과 제3 서브 영역(SA3)의 제2 방향(DR2)의 폭은 서로 동일하되, 서로 다른 행에 배치된 제2 서브 영역(SA2)의 제2 방향(DR2)의 폭은 제1 서브 영역(SA1) 또는 제3 서브 영역(SA3)의 제2 방향(DR2)의 폭과 상이할 수도 있다.
서브 영역(SA)의 제2 방향(DR2)의 폭(W2)은 각 서브 영역(SA)을 둘러싸는 격벽의 가로부 사이의 간격(W2)으로 측정될 수 있다. 구체적으로, 제1 서브 영역(SA1)의 제2 방향(DR2)의 폭(W2)은 제1 서브 영역(SA1)을 둘러싸는 제1 격벽(610)의 가로부 사이의 간격(W2)으로 측정되고, 제2 서브 영역(SA2)의 제2 방향(DR2)의 폭(W2)은 제2 서브 영역(SA2)을 둘러싸는 제2 격벽(620)의 가로부 사이의 간격(W2)으로 측정되며, 제3 서브 영역(SA3)의 제2 방향(DR2)의 폭(W2)은 제3 서브 영역(SA3)을 둘러싸는 제3 격벽(630)의 가로부 사이의 간격(W2)으로 측정될 수 있다.
발광 영역(EMA)의 제2 방향(DR2)의 폭(W1)과 서브 영역(SA)의 제2 방향(DR2)의 폭(W2)은 서로 상이할 수 있다. 일 실시예에서, 발광 영역(EMA)의 제2 방향(DR2)의 폭(W1)은 서브 영역(SA)의 제2 방향(DR2)의 폭(W2)보다 클 수 있다.
제1 내지 제3 격벽(610, 620, 630)의 제2 방향(DR2)으로의 길이(W5)는 발광 영역(EMA)의 제2 방향(DR2)의 폭(W1)보다 작을 수 있다. 제1 내지 제3 격벽(610, 620, 630)의 제2 방향(DR2)으로의 길이(W5)가 발광 영역(EMA)의 제2 방향(DR2)의 폭(W1)보다 작도록 형성됨에 따라, 제2 격벽(620)은 제1 격벽(610) 또는 제3 격벽(630)과 이격되어 배치될 수 있다.
구체적으로, 제1 발광 영역(EMA1)의 우측에 인접 배치된 제2 격벽(620)의 제2 방향(DR2)으로의 길이(W5)는 제1 발광 영역(EMA1)의 제2 방향(DR2)의 폭(W1)보다 작을 수 있다. 즉, 제1 발광 영역(EMA1)의 우측에 인접 배치된 제2 격벽(620)의 제2 방향(DR2)으로의 길이(W5)는 제1 발광 영역(EMA1)의 상측 및 하측에 각각 인접 배치된 제1 격벽(610) 사이의 간격(W1)보다 작을 수 있다. 제2 격벽(620)의 제2 방향(DR2)으로의 길이(W5)가 제1 발광 영역(EMA1)의 제2 방향(DR2)의 폭(W1)보다 작게 형성됨으로써, 제1 발광 영역(EMA1)의 상측 및 하측에 각각 배치된 제1 격벽(610)들은 제2 격벽(620)과 제2 방향(DR2)으로 이격될 수 있다.
제2 격벽(620)은 제3 발광 영역(EMA3)의 좌측에도 인접 배치될 수 있다. 제1 발광 영역(EMA1)과 마찬가지로, 제3 발광 영역(EMA3)의 좌측에 인접 배치된 제2 격벽(620)의 제2 방향(DR2)으로의 길이(W5)는 제3 발광 영역(EMA3)의 제2 방향(DR2)의 폭(W1)보다 작을 수 있다. 즉, 제3 발광 영역(EMA3)의 좌측에 인접 배치된 제2 격벽(620)의 제2 방향(DR2)으로의 길이(W5)는 제3 발광 영역(EMA3)의 상측 및 하측에 각각 인접 배치된 제3 격벽(630) 사이의 간격(W1)보다 작을 수 있다. 제2 격벽(620)의 제2 방향(DR2)으로의 길이(W5)가 제3 발광 영역(EMA3)의 제2 방향(DR2)의 폭(W1)보다 작게 형성됨으로써, 제3 발광 영역(EMA3)의 상측 및 하측에 각각 배치된 제3 격벽(630)들은 제2 격벽(620)과 제2 방향(DR2)으로 이격될 수 있다.
제2 격벽(620)이 제1 발광 영역(EMA1)과 제3 발광 영역(EMA3) 사이에서 제2 서브 영역(SA2)을 둘러싸도록 배치되되, 제2 격벽(620)의 제2 방향(DR2)으로의 길이(W5)가 제1 및 제3 발광 영역(EMA1, EMA3)의 제2 방향(DR2)의 폭(W1)보다 작게 형성됨으로써, 제1 뱅크(600)는 각 서브 화소(SPX)의 경계 영역에서 각 발광 영역(EMA)의 상측 또는 하측에는 배치되지 않을 수 있다. 따라서, 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 사이에서 제1 격벽(610)과 제2 격벽(620) 사이의 영역으로 정의된 통로(PA1, PA2)가 형성되고, 제2 발광 영역(EMA2)과 제3 발광 영역(EMA3) 사이에서 제2 격벽(620)과 제3 격벽(630) 사이의 영역으로 정의된 통로(PA3, PA4)가 형성될 수 있다. 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 사이에서 제1 격벽(610)과 제2 격벽(620) 사이의 영역으로 정의된 통로(PA1, PA2)는 동일한 화소(PX)에 포함되는 제1 격벽(610)과 제2 격벽(620) 사이의 영역으로 정의된 제1 통로(PA1)와 제2 방향(DR2)으로 인접한 다른 화소(PX)에 포함되는 제1 격벽(610)과 제2 격벽(620) 사이의 영역으로 정의된 제2 통로(PA2)를 포함할 수 있다. 마찬가지로, 제2 발광 영역(EMA2)과 제3 발광 영역(EMA3) 사이에서 제2 격벽(620)과 제3 격벽(630) 사이의 영역으로 정의된 통로(PA3, PA4)는 동일한 화소(PX)에 포함되는 제3 격벽(630)과 제2 격벽(620) 사이의 영역으로 정의된 제3 통로(PA3)와 제2 방향(DR2)으로 인접한 다른 화소(PX)에 포함되는 제3 격벽(630)과 제2 격벽(620) 사이의 영역으로 정의된 제4 통로(PA4)를 포함할 수 있다.
상기 제1 내지 제4 통로(PA1, PA2, PA3, PA4)는 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하는 잉크젯 공정에서 발광 영역(EMA) 내로 분사된 잉크가 발광 영역(EMA)의 상측 및 하측에서 다른 발광 영역(EMA)으로 흐를(이동) 수 있는 유동 통로일 수 있다. 따라서, 상기 일 서브 화소(SPX)의 발광 영역(EMA)에 분사된 잉크는 상기 통로(PA1, PA2, PA3, PA4)를 통해 적어도 동일한 화소(PX) 내에 배치된 다른 서브 화소(SPX)의 발광 영역(EMA)으로 흐를 수 있다. 상기 각 발광 영역(EMA)에 분사된 잉크가 상기 통로(PA1, PA2, PA3, PA4)를 통해 일 발광 영역(EMA)에서 다른 발광 영역(EMA)으로 흐르도록 유도함으로써, 발광 영역(EMA)에 분사된 잉크의 표면 형상은 각 발광 영역(EMA)의 상측 및 하측에서 평탄할 수 있다. 따라서, 잉크의 표면 형상에 의해 발생할 수 있는 잉크의 유동을 방지하여, 발광 소자의 정렬 공정에서 정렬된 발광 소자가 잉크의 형상에 의해 발광 영역(EMA) 내에서 상측 및 하측으로 집속되는 것을 방지할 수 있다. 이에 대한 상세한 설명은 후술된다.
예시적인 실시예에서, 제1 발광 영역(EMA1)의 상측에 배치되는 제1 격벽(610)과 제1 발광 영역(EMA1)의 우측에 배치되는 제2 격벽(620) 사이의 간격(W3)은 제1 발광 영역(EMA1)의 하측에 배치되는 제1 격벽(610)과 제1 발광 영역(EMA1)의 우측에 배치되는 제2 격벽(620) 사이의 간격(W4)과 동일할 수 있다. 다만, 이에 제한되지 않고, 제1 격벽(610)과 제1 발광 영역(EMA1)의 우측에 배치되는 제2 격벽(620) 사이의 간격(W3)과 제1 발광 영역(EMA1)의 하측에 배치되는 제1 격벽(610)과 제1 발광 영역(EMA1)의 우측에 배치되는 제2 격벽(620) 사이의 간격(W4)은 상이할 수도 있다.
제1 발광 영역(EMA1)의 상측에 배치되는 제1 격벽(610)과 제1 발광 영역(EMA1)의 우측에 배치되는 제2 격벽(620) 사이의 간격(W3)은 제2 격벽(620)의 제2 방향(DR2)으로의 길이(W5)보다 작을 수 있다. 또한, 제1 발광 영역(EMA1)의 하측에 배치되는 제1 격벽(610)과 제1 발광 영역(EMA1)의 우측에 배치되는 제2 격벽(620) 사이의 간격(W4)은 제2 격벽(620)의 제2 방향(DR2)으로의 길이(W5)보다 작을 수 있다. 상기 제1 발광 영역(EMA1)의 상측에 배치되는 제1 격벽(610)과 제1 발광 영역(EMA1)의 우측에 배치되는 제2 격벽(620) 사이의 간격(W3) 및 제1 발광 영역(EMA1)의 하측에 배치되는 제1 격벽(610)과 제1 발광 영역(EMA1)의 우측에 배치되는 제2 격벽(620) 사이의 간격(W4)이 제2 격벽(620)의 제2 방향(DR2)으로의 길이(W5)보다 작게 형성됨으로써, 상기 통로(PA1, PA2, PA3, PA4)를 통해 잉크가 흐를 때, 발광 소자(ED)가 상기 통로(PA1, PA2, PA3, PA4)를 통해 다른 발광 영역(EMA)으로 이동하는 것을 방지할 수 있다.
한편, 제2 격벽(620)이 동일한 화소(PX)에 배치되는 제1 격벽(610) 및 제3 격벽(630) 뿐만 아니라, 하측에 인접 배치된 다른 화소(PX)에 배치되는 제1 격벽(610) 및 제3 격벽(630)과 각각 이격됨에 따라, 발광 영역(EMA) 내에 분사된 잉크는 다른 화소(PX)에 포함된 서브 화소(SPX)의 발광 영역(EMA)으로도 흐를 수 있다.
도 4는 도 3의 실시예에 따른 일 화소의 개략적인 평면 배치도이다.
도 4를 참조하면, 표시 장치(10)는 제2 뱅크(400), 전극층(200), 접촉 전극(700) 및 복수의 발광 소자(ED) 및 제1 뱅크(600)를 포함할 수 있다. 제2 뱅크(400), 전극층(200), 접촉 전극(700) 및 복수의 발광 소자(ED)는 각 서브 화소(SPX) 마다 배치될 수 있다.
전극층(200)은 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 구체적으로, 전극층(200)은 제1 서브 화소(SPX1)의 제1 발광 영역(EMA1) 및 제1 서브 영역(SA1)에 걸쳐 배치되고, 제2 서브 화소(SPX2)의 제2 발광 영역(EMA2) 및 제2 서브 영역(SA2)에 걸쳐 배치되며, 제3 서브 화소(SPX3)의 제3 발광 영역(EMA3) 및 제3 서브 영역(SA3)에 걸쳐 배치될 수 있다.
전극층(200)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 서로 이격된 복수의 전극을 포함할 수 있다. 예를 들어, 전극층(200)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다.
제1 전극(210) 및 제2 전극(220)은 각 서브 화소(SPX)의 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되되, 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)에 포함되는 제1 전극(210) 및 제2 전극(220)과 서브 영역(SA)에 위치하는 분리부(ROP)에서 서로 이격될 수 있다. 구체적으로, 제1 서브 화소(SPX1)에 포함된 제1 전극(210) 및 제2 전극(220)은 각각 평면상 제2 방향(DR2)으로 연장되되, 제1 서브 영역(SA1)에 위치하는 제1 분리부(ROP1)에서 제2 방향(DR2)으로 이웃한 제1 서브 화소(SPX1)에 포함된 제1 전극(210) 및 제2 전극(220)과 서로 이격될 수 있다. 마찬가지로, 제2 서브 화소(SPX2)에 포함되는 제1 전극(210) 및 제2 전극(220)은 각각 평면상 제2 방향(DR2)으로 연장되되, 제2 서브 영역(SA2)에 위치하는 제2 분리부(ROP2)에서 제2 방향(DR2)으로 이웃하는 제2 서브 화소(SPX2)에 포함된 제1 전극(210) 및 제2 전극(220)과 서로 이격될 수 있다. 제3 서브 화소(SPX3)에 포함된 제1 전극(210) 및 제2 전극(220)은 각각 평면상 제2 방향(DR2)으로 연장되되, 제3 서브 영역(SA3)에 위치하는 제3 분리부(ROP3)에서 제2 방향(DR2)으로 이웃하는 제3 서브 화소(SPX3)에 포함된 제1 전극(210) 및 제2 전극(220)과 서로 이격될 수 있다.
각 서브 화소(SPX)의 분리부(ROP)에서 분리된 제1 전극(210) 및 제2 전극(220)은 표시 장치(10)의 제조 공정 중 복수의 발광 소자(ED)를 정렬하는 공정 후 형성될 수 있다. 구체적으로, 표시 장치(10)의 제조 공정 중 복수의 발광 소자(ED)를 정렬하는 공정에서 제2 방향(DR2)으로 연장된 정렬 라인을 이용하여 전계를 생성할 수 있고, 복수의 발광 소자(ED)는 상기 정렬 라인들 상에 생성된 전계에 의해 유전영동힘을 받아 정렬될 수 있다. 발광 소자(ED)의 정렬 공정이 수행된 후, 복수의 정렬 라인들이 각 서브 화소(SPX)의 서브 영역(SA)에 위치하는 분리부(ROP)에서 분리되어 도 4에 도시된 바와 같이 각 서브 화소(SPX)의 분리부(ROP)에서 분리된 제1 전극(210) 및 제2 전극(220)을 형성할 수 있다.
제1 전극(210)은 제1 전극 컨택홀(CTD)을 통해 후술하는 회로 소자층(도 4의 'CCL')과 전기적으로 연결될 수 있다. 제2 전극(220)은 제2 전극 컨택홀(CTS)을 통해 후술하는 회로 소자층(CCL)과 전기적으로 연결될 수 있다. 제1 전극(210)이 제1 전극 컨택홀(CTD)을 통해 회로 소자층(CCL)과 전기적으로 연결되고 제2 전극(220)이 제2 전극 컨택홀(CTS)을 통해 회로 소자층(CCL)과 전기적으로 연결됨으로써, 회로 소자층(CCL)으로 인가된 전기 신호는 제1 전극(210) 및 제2 전극(220)을 통해 발광 소자(ED)의 양 단부로 전달될 수 있다. 한편, 도면에서는 제1 및 제2 전극 컨택홀(CTD, CTS)이 제1 뱅크(600)와 제3 방향(DR3)으로 중첩하도록 배치된 것을 도시하였으나, 제1 및 제2 전극 컨택홀(CTD, CTS)의 위치는 이에 제한되지 않는다.
제2 뱅크(400)는 발광 영역(EMA)에 배치될 수 있다. 구체적으로, 제2 뱅크(400)는 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 발광 영역(EMA)인 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)에 각각 배치될 수 있다.
제2 뱅크(400)는 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 서로 이격된 복수의 서브 뱅크를 포함할 수 있다. 예를 들어, 제2 뱅크(400)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)를 포함할 수 있다.
제1 서브 뱅크(410)는 각 서브 화소(SPX)의 발광 영역(EMA)에서 제1 전극(210)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제2 서브 뱅크(420)는 각 서브 화소(SPX)의 발광 영역(EMA)에서 제2 전극(220)과 제3 방향(DR3)으로 중첩 배치될 수 있다.
복수의 발광 소자(ED)는 발광 영역(EMA)에 배치될 수 있다. 구체적으로, 복수의 발광 소자(ED)는 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 발광 영역(EMA)인 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)에 각각 배치될 수 있다. 복수의 발광 소자(ED)는 서브 영역(SA)에는 배치되지 않을 수 있다. 상술한 바와 같이, 각 서브 화소(SPX)의 서브 영역(SA)을 구획하도록 제1 뱅크(600)를 배치함으로써 복수의 발광 소자(ED)가 분산된 잉크가 발광 영역(EMA)에만 분사되어, 복수의 발광 소자(ED)는 발광 영역(EMA)에는 배치되되 서브 영역(SA)에는 배치되지 않을 수 있다.
복수의 발광 소자(ED)는 발광 영역(EMA)에서 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있으며, 발광 소자(ED)의 연장 방향은 제1 전극(210) 및 제2 전극(220)의 연장 방향과 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않고 발광 소자(ED)의 연장 방향은 제1 전극(210) 및 제2 전극(220)의 연장 방향에 비스듬히 배치될 수도 있다. 발광 소자(ED)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)가 서로 이격 대향하는 영역에서 양 단부 중 적어도 일 단부가 제1 전극(210) 또는 제2 전극(220) 상에 놓이도록 배치될 수 있다.
복수의 발광 소자(ED)는 서로 이격 배치될 수 있다. 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에서 제2 방향(DR2)을 따라 서로 이격되어 배치될 수 있다. 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에서 하나의 열로 정렬될 수 있으며, 제2 방향(DR2)으로 인접 배치된 발광 소자(ED) 사이의 이격 거리는 랜덤할 수 있다.
접촉 전극(700)은 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 구체적으로, 접촉 전극(700)은 제1 서브 화소(SPX1)의 제1 발광 영역(EMA1) 및 제1 서브 영역(SA1)에 걸쳐 배치되고, 제2 서브 화소(SPX2)의 제2 발광 영역(EMA2) 및 제2 서브 영역(SA2)에 걸쳐 배치되며, 제3 서브 화소(SPX3)의 제3 발광 영역(EMA3) 및 제3 서브 영역(SA3)에 걸쳐 배치될 수 있다.
접촉 전극(700)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 서로 이격된 복수의 접촉 전극들을 포함할 수 있다. 예를 들어, 접촉 전극(700)은 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다.
제1 접촉 전극(710)은 각 서브 화소(SPX)의 발광 영역(EMA) 및 서브 영역(SA)에서 제1 전극(210)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제1 접촉 전극(710)은 각 서브 화소(SPX)의 발광 영역(EMA)에서 복수의 발광 소자(ED)의 일 단부와 중첩 배치될 수 있다.
제1 접촉 전극(710)은 각 서브 화소(SPX)의 서브 영역(SA)에서 제1 컨택부(CT1)를 통해 제1 전극(210)과 접촉하고, 각 서브 화소(SPX)의 발광 영역(EMA)에서 복수의 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(710)이 발광 소자(ED)의 일 단부 및 제1 전극(210)과 각각 접촉함으로써, 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부와 제1 전극(210)을 전기적으로 연결하는 역할을 할 수 있다. 한편, 도면에서는 제1 접촉 전극(710)이 각 서브 화소(SPX)의 서브 영역(SA)에서 제1 전극(210)과 접촉하는 것으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 접촉 전극(710)은 각 서브 화소(SPX)의 발광 영역(EMA)에서 제1 전극(210)과 접촉할 수도 있다.
제2 접촉 전극(720)은 각 서브 화소(SPX)의 발광 영역(EMA) 및 서브 영역(SA)에서 제2 전극(220)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제2 접촉 전극(720)은 각 서브 화소(SPX)의 발광 영역(EMA)에서 복수의 발광 소자(ED)의 타 단부와 중첩 배치될 수 있다.
제2 접촉 전극(720)은 각 서브 화소(SPX)의 서브 영역(SA)에서 제2 컨택부(CT2)를 통해 제2 전극(220)과 접촉하고, 각 서브 화소(SPX)의 발광 영역(EMA)에서 복수의 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(720)이 발광 소자(ED)의 타 단부 및 제2 전극(220)과 각각 접촉함으로써, 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부와 제2 전극(220)을 전기적으로 연결하는 역할을 할 수 있다. 한편, 도면에서는 제2 접촉 전극(720)이 각 서브 화소(SPX)의 서브 영역(SA)에서 제2 전극(220)과 접촉하는 것으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제2 접촉 전극(720)은 각 서브 화소(SPX)의 발광 영역(EMA)에서 제2 전극(220)과 접촉할 수도 있다.
제1 서브 화소(SPX1)에 배치된 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제1 발광 영역(EMA1)의 상측에 배치된 제1 서브 영역(SA1)에서 제1 전극(210) 및 제2 전극(220)과 각각 접촉할 수 있다. 제2 서브 화소(SPX2)에 배치된 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제2 발광 영역(EMA2)의 하측에 배치된 제2 서브 영역(SA2)에서 제1 전극(210) 및 제2 전극(220)과 각각 접촉할 수 있다. 제3 서브 화소(SPX3)에 배치된 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제3 발광 영역(EMA3)의 상측에 배치된 제3 서브 영역(SA3)에서 제1 전극(210) 및 제2 전극(220)과 각각 접촉할 수 있다.
제1 서브 화소(SPX1)의 제1 서브 영역(SA1)은 제1 발광 영역(EMA1)의 상측에 배치하고, 제2 서브 화소(SPX2)의 제2 서브 영역(SA2)은 제2 발광 영역(EMA2)의 하측에 배치하며, 제3 서브 화소(SPX3)의 제3 서브 영역(SA3)은 제3 발광 영역(EMA1)의 상측에 배치함으로써, 제2 발광 영역(EMA2)은 제1 발광 영역(EMA1) 및 제3 발광 영역(EMA3)의 상측 및 하측 영역과 제1 방향(DR1)으로 중첩할 수 있다.
상술한 바와 같이, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720) 사이의 간격은 발광 소자(ED)의 연장 방향으로의 길이보다 작을 수 있다. 따라서, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제1 방향(DR1)으로 서로 이격되되, 발광 소자(ED)의 양 단부와 각각 접촉할 수 있다.
제1 뱅크(600)는 서브 영역(SA)과 발광 영역(EMA)을 구분하도록 서브 영역(SA)을 둘러싸도록 배치되어, 복수의 발광 소자(ED)를 정렬하는 잉크젯 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 서브 영역(SA)에 분사되지 않고 발광 영역(EMA)으로 안정적으로 분사되도록 가이드하는 역할을 할 수 있다.
제1 뱅크(600)는 소수성을 갖는 물질을 포함할 수 있다. 제1 뱅크(600)가 소수성을 갖는 물질을 포함함으로써 복수의 발광 소자(ED)가 분산된 잉크가 서브 영역(SA)과 발광 영역(EMA) 사이의 경계에 위치하는 제1 뱅크(600) 상에 분사되어도 상기 잉크는 발광 영역(EMA) 내로 위치하도록 유도될 수 있다.
제1 뱅크(600)는 발광 영역(EMA) 상으로 분사되어 발광 영역(EMA) 내에 도포된 잉크의 형상이 평면상 발광 영역(EMA)의 상측 또는 하측에서 평탄하도록 잉크의 단면 형상을 조절하는 역할도 할 수 있다. 예를 들어, 제1 뱅크(600)가 소수성을 갖는 물질을 포함함으로써, 발광 영역(EMA) 내에 도포된 잉크는 잉크의 가장 자리에서 표면 접촉각이 형성될 수 있다. 상술한 바와 같이, 일 화소(PX) 내에 포함된 제1 내지 제3 격벽(610, 620, 630)이 제2 방향(DR2)으로 이격되도록 배치됨으로써, 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3) 사이에는 통로(PA1, PA2, PA3, PA4)가 형성될 수 있다. 따라서, 상기 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3) 내로 도포된 잉크는 상기 통로(PA1, PA2, PA3, PA4)를 통해 다른 발광 영역(EMA1, EMA2, EMA3)으로 흐를 수 있다. 따라서, 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3) 내로 분사되어 각 발광 영역(EMA) 내에 도포된 잉크는 통로(PA1, PA2, PA3, PA4)를 통해 서로 연결될 수 있고, 각 발광 영역(EMA)의 상측 또는 하측에서도 평탄한 단면 형상을 가질 수 있다.
한편, 발광 영역(EMA) 내로 도포된 잉크에 분산된 복수의 발광 소자(ED)는 전극층(200) 상에 형성된 전계에 의한 유전영동힘 뿐만 아니라 잉크의 유동에 따라 이동하며, 발광 영역(EMA) 내의 특정 위치에 정렬될 수 있다. 구체적으로, 복수의 발광 소자(ED)를 정렬하는 공정은 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3) 내에 잉크를 분사하고, 전극층(200)에 대응되는 정렬 라인들을 이용하여 정렬 라인들에 정렬 신호를 인가할 수 있다. 상기 정렬 신호에 의해 정렬 라인들 상에는 전기장에 생성되고, 발광 영역(EMA) 내에 도포된 잉크 내에 분산된 복수의 발광 소자(ED)는 상기 전기장에 의해 생성된 전계에 따라 배향 방향 및/또는 위치가 변하면서 정렬 라인들 상에 안착될 수 있다. 상기 전계는 상기 복수의 발광 소자(ED)가 분산된 잉크를 특정 방향으로 흐르게 할 수도 있다. 따라서, 복수의 발광 소자(ED)의 위치는 전기장의 방향 및 전기장의 세기뿐만 아니라, 잉크의 유동 방향 및 유동 속도에 영향을 받을 수 있다. 한편, 잉크의 유동 방향 및 유동 속도는 도포된 잉크의 단면 형상에 따라 조절될 수 있다. 예를 들어, 잉크의 가장 자리에서 잉크의 표면 접촉각이 큰 경우, 잉크 내의 유속 차이에 의해 잉크의 유동 방향은 잉크의 내부로부터 가장 자리를 향할 수 있다. 반면, 잉크의 표면이 편평한 경우에는 잉크 내의 유속 차이가 적어 잉크의 유동이 비교적 적을 수 있다.
따라서, 본 발명에 따른 표시 장치(10)는 발광 소자(ED)를 정렬하기 위한 잉크젯 공정에서 격벽 역할을 하는 제1 뱅크(600)의 형상을 이용하여 발광 영역(EMA) 내에 분사되는 잉크 표면 형상을 조절함으로써 발광 소자(ED)의 정렬도가 향상될 수 있다. 구체적으로, 표시 장치(10)는 제2 방향(DR2)으로 인접한 발광 영역(EMA) 및 서브 영역(SA)을 포함하며, 상기 제2 방향(DR2)으로 연장되고 발광 영역(EMA)과 서브 영역(SA)을 가로지르는 복수의 전극(210, 220), 및 제1 뱅크(600)를 포함할 수 있다. 제1 뱅크(600)는 서브 영역(SA) 및 발광 영역(EMA)을 둘러싸되, 발광 영역(EMA)의 상측 영역 또는 하측 영역은 노출하도록 통로(PA1, PA2, PA3, PA4)가 형성될 수 있다. 따라서, 발광 소자(ED)를 정렬하기 위한 잉크젯 공정에서 발광 영역(EMA)에 분사된 잉크가 상기 통로를 통해 일 발광 영역(EMA)으로부터 다른 발광 영역(EMA)으로 흐르도록 유도되어, 발광 영역(EMA) 내에 안착된 잉크의 표면 형상은 발광 영역(EMA)의 상측 및 하측에서도 평탄할 수 있다. 따라서, 잉크의 표면 형상에 의해 발생할 수 있는 잉크의 유동을 방지하여, 발광 소자(ED)의 정렬 공정에서 정렬된 발광 소자(ED)가 잉크의 형상에 의해 발광 영역(EMA) 내에서 상측 및 하측으로 집속되는 것을 방지할 수 있다. 이로 인해, 발광 영역(EMA) 내에서 복수의 전극(210, 220)들 사이에 정렬되는 발광 소자(ED)의 정렬도가 향상되어 표시 장치의 표시 품질을 개선할 수 있다.
도 5는 도 4의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
이하, 도 5를 참조하여 표시 장치(10)의 제1 서브 화소(SPX1)의 개략적인 단면 구조에 대하여 설명하기로 한다. 제1 서브 화소(SPX1)의 개략적인 단면 구조는 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에도 동일하게 적용될 수 있다. 따라서, 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)의 단면 구조에 대한 설명은 제1 서브 화소(SPX1)의 단면 구조에 대한 설명으로 대체한다.
표시 장치(10)는 기판(SUB), 회로 소자층(CCL) 및 발광 소자층(EML)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
회로 소자층(CCL)은 기판(SUB) 상에 배치될 수 있다. 회로 소자층(CCL)은 적어도 하나의 트랜지스터 등을 포함하여 각 서브 화소(SPX)의 발광 소자층(EML)을 구동할 수 있다.
회로 소자층(CCL)은 하부 금속층(110), 반도체층(120), 제1 도전층(130), 제2 도전층(140), 제3 도전층(150) 및 복수의 절연막을 포함할 수 있다
하부 금속층(110)은 기판(SUB) 상에 배치된다. 하부 금속층(110)은 차광 패턴(BML)을 포함할 수 있다. 차광 패턴(BML)은 하부에서 적어도 트랜지스터(TR)의 액티브층(ACT)의 채널 영역을 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 차광 패턴(BML)은 생략될 수 있다. 하부 금속층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
버퍼층(161)은 하부 금속층(110) 상에 배치될 수 있다. 버퍼층(161)은 하부 금속층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터를 보호하는 역할을 할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치된다. 반도체층(120)은 트랜지스터(TR)의 액티브층(ACT)을 포함할 수 있다. 트랜지스터(TR)의 액티브층(ACT)은 상술한 바와 같이 하부 금속층(110)의 차광 패턴(BML)과 중첩하여 배치될 수 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층(120)이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층(120)이 다결정 실리콘을 포함하는 경우, 트랜지스터(TR)의 액티브층(ACT)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층(120)은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(162)은 반도체층(120) 상에 배치될 수 있다. 게이트 절연막(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 도전층(130)은 게이트 절연막(162) 상에 배치될 수 있다. 제1 도전층(130)은 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 액티브층(ACT)의 채널 영역과 기판(SUB)의 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연막(163)은 제1 도전층(130) 상에 배치될 수 있다. 제1 층간 절연막(163)은 게이트 전극(GE)을 덮도록 배치될 수 있다. 제1 층간 절연막(163)은 제1 도전층(130)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제1 도전층(130)을 보호할 수 있다.
제2 도전층(140)은 제1 층간 절연막(163) 상에 배치될 수 있다. 제2 도전층(140)은 트랜지스터(TR)의 드레인 전극(SD1), 트랜지스터(TR)의 소스 전극(SD2)을 포함할 수 있다.
트랜지스터(TR)의 드레인 전극(SD1) 및 소스 전극(SD2)은 각각 제1 층간 절연막(163) 및 게이트 절연막(162)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 액티브층(ACT)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 소스 전극(SD2)은 제1 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 다른 컨택홀을 통해 하부 금속층(110)의 차광 패턴(BML)과 전기적으로 연결될 수 있다.
제2 층간 절연막(164)은 제2 도전층(140) 상에 배치될 수 있다. 제2 층간 절연막(164)은 트랜지스터(TR)의 드레인 전극(SD1) 및 트랜지스터(TR)의 소스 전극(SD2)을 덮도록 배치될 수 있다. 제2 층간 절연막(164)은 제2 도전층(140)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층(140)을 보호할 수 있다.
제3 도전층(150)은 제2 층간 절연막(164) 상에 배치될 수 있다. 제3 도전층(150)은 제1 전압 라인(VL1), 제2 전압 라인(VL2) 및 도전 패턴(CDP)을 포함할 수 있다.
제1 전압 라인(VL1)은 트랜지스터(TR)의 드레인 전극(SD1)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가될 수 있다.
제2 전압 라인(VL2)은 후술하는 비아층(166) 및 패시베이션층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 즉, 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
도전 패턴(CDP)은 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 도전 패턴(CDP)은 제2 층간 절연막(164)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 또한, 도전 패턴(CDP)은 후술하는 비아층(166) 및 패시베이션층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다.
패시베이션층(165)은 제3 도전층(150) 상에 배치될 수 있다. 패시베이션층(165)은 제3 도전층(150)을 덮도록 배치될 수 있다. 패시베이션층(165)은 제3 도전층(150)을 보호하는 역할을 할 수 있다.
상술한 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 각각 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 상술한 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않고, 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
비아층(166)은 패시베이션층(165) 상에 배치될 수 있다. 비아층(166)은 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다. 즉, 비아층(166)은 패시베이션층(165)의 상부를 평탄화하는 역할을 할 수 있다. 비아층(166)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다.
도 4 및 도 5를 참조하면, 발광 소자층(EML)은 회로 소자층(CCL) 상에 배치될 수 있다. 발광 소자층(EML)은 제2 뱅크(400), 전극층(200), 제1 절연층(510), 제1 뱅크(600), 발광 소자(ED), 제2 절연층(520) 및 접촉 전극(700)을 포함할 수 있다. 발광 소자층(EML)은 보호층(810)을 더 포함할 수 있다.
제2 뱅크(400)는 비아층(166) 상에 배치될 수 있다. 제2 뱅크(400)는 비아층(166)의 상면에 직접 배치될 수 있다. 제2 뱅크(400)가 포함하는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 각각 단면상 비아층(166)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다.
제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 표시 장치(10)의 제조 공정 중 복수의 발광 소자(ED)를 정렬하는 공정에서 복수의 발광 소자(ED)가 제1 전극(210)과 제2 전극(220) 사이에 배치되도록 유도하는 역할을 할 수 있다. 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이의 이격 공간은 복수의 발광 소자(ED)가 배치되는 영역을 제공할 수 있다.
또한, 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 경사진 측면을 포함하여 발광 소자(ED)에서 방출되어 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향으로 바꾸는 역할을 할 수 있다. 즉, 제2 뱅크(400)는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 상부 방향으로 바꾸는 반사 격벽의 역할도 할 수 있다.
한편, 도면에서는 제2 뱅크(400)가 포함하는 복수의 서브 뱅크(410, 420)의 각 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제2 뱅크(400)가 포함하는 복수의 서브 뱅크(410, 420)의 측면(또는 외면)은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서. 제2 뱅크(400)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극층(200)은 제2 뱅크(400) 및 제2 뱅크(400)가 노출하는 비아층(166) 상에 배치될 수 있다. 전극층(200)은 제1 발광 영역(EMA1)과 제1 서브 영역(SA1)에 걸쳐 배치될 수 있다.
제1 전극(210) 및 제2 전극(220)은 각각 제1 발광 영역(EMA1)에서 제2 뱅크(400) 및 제2 뱅크(400)가 노출하는 비아층(166) 상에 배치되고, 비발광 영역(NEM)에서 비아층(166) 상에 배치될 수 있다.
제1 발광 영역(EMA1)에서 제1 전극(210)은 제1 서브 뱅크(410) 상에 배치되고, 제2 전극(220)은 제2 서브 뱅크(420) 상에 배치될 수 있다. 제1 발광 영역(EMA1)에서 제1 전극(210) 및 제2 전극(220)은 각각 적어도 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)의 경사진 측면 상에 배치될 수 있다. 제1 및 제2 전극(210, 220)은 서로 대향하는 제1 및 제2 서브 뱅크(410, 420)의 일 측면을 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 전극(210)은 비아층(166) 및 패시베이션층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 회로 소자층(CCL)과 전기적으로 연결되고, 제2 전극(220)은 비아층(166) 및 패시베이션층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 회로 소자층(CCL)과 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(210)은 제1 전극 컨택홀(CTD)을 통해 도전 패턴(CDP)과 전기적으로 연결되고, 제2 전극(220)은 제2 전극 컨택홀(CTS)을 통해 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 제1 전극(210)은 제1 전극 컨택홀(CTD)이 노출하는 도전 패턴(CDP)의 상면과 접촉하고, 제2 전극(220)은 제2 전극 컨택홀(CTS)이 노출하는 제2 전압 라인(VL2)의 상면과 접촉할 수 있다. 제1 전극(210)은 도전 패턴(CDP)을 통해 트랜지스터(TR)와 전기적으로 연결될 수 있다. 제2 전극(220)에는 제2 전압 라인(VL2)을 통해 제2 전원 전압이 인가될 수 있다. 한편, 도면에서는 제1 및 제2 전극 컨택홀(CTD, CTS)이 제1 뱅크(600)(구체적으로, 제1 격벽(610))과 제3 방향(DR3)으로 중첩하도록 배치된 것을 도시하였으나, 제1 및 제2 전극 컨택홀(CTD, CTS)의 위치는 이에 제한되지 않는다.
상술한 바와 같이, 제1 전극(210) 및 제2 전극(220)은 제1 서브 영역(SA1)에 위치하는 제1 분리부(ROP1)에서 제2 방향(DR2)으로 이웃한 제1 서브 화소(SPX1)에 포함된 제1 전극(210) 및 제2 전극(220)과 서로 이격될 수 있다. 따라서, 제1 분리부(ROP1)에서 비아층(166)은 제1 전극(210) 및 제2 전극(220)에 의해 노출될 수 있다.
제1 전극(210) 및 제2 전극(220)은 발광 소자(ED)와 전기적으로 연결될 수 있다. 제1 전극(210) 및 제2 전극(220)은 각각 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 통해 발광 소자(ED)의 양 단부와 각각 연결될 수 있고, 회로 소자층(CCL)으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
전극층(200)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극층(200)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극층(200)은 발광 소자(ED)에서 방출되어 제2 뱅크(400)의 측면으로 진행하는 광을 제1 서브 화소(SPX1)의 상부 방향으로 반사시킬 수 있다. 다만, 이에 제한되지 않고 전극층(200)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 전극층(200)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 전극층(200)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 전극층(200)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(510)은 전극층(200) 상에 배치될 수 있다. 제1 절연층(510)은 전극층(200) 및 전극층(200)이 노출하는 비아층(166)을 덮도록 배치될 수 있다. 제1 절연층(510)은 전극층(200)을 보호함과 동시에 제1 전극(210)과 제2 전극(220)을 상호 절연시키는 역할을 할 수 있다.
제1 절연층(510)은 제1 전극(210) 및 제2 전극(220)의 적어도 일부를 노출하는 제1 및 제2 컨택부(CT1, CT2)를 포함할 수 있다. 접촉 전극(700)과 전극층(200)은 제1 절연층(510)을 관통하는 제1 및 제2 컨택부(CT1, CT2)를 통해 전기적으로 연결될 수 있다. 한편, 도면에서는 전극층(200)의 일부를 노출하는 제1 및 제2 컨택부(CT1, CT2)가 제1 서브 영역(SA1)에 위치하는 것을 도시하고 있으나, 이에 제한되지 않는다. 예를 들어, 전극층(200)의 일부를 노출하는 제1 및 제2 컨택부(CT1, CT2)는 제1 발광 영역(EMA1)에 위치할 수도 있다.
제1 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제1 뱅크(600)는 서브 영역(SA)을 둘러싸도록 배치되어, 서브 영역(SA)을 정의할 수 있다. 제1 뱅크(600)는 서브 영역(SA)과 발광 영역(EMA)의 경계를 따라 비발광 영역(NEM)에 배치되어, 서브 영역(SA)과 발광 영역(EMA)을 구분하는 역할을 할 수 있다. 제1 서브 화소(SPX1)의 단면 구조를 도시하는 도 5에서는 제1 뱅크(600), 구체적으로 제1 격벽(610)이 제1 절연층(510) 상에서 제1 서브 영역(SA1)과 제1 발광 영역(EMA1)의 경계에 배치되어, 제1 발광 영역(EMA1)과 제1 서브 영역(SA1)을 구분할 수 있다.
제1 뱅크(600)는 제1 절연층(510) 상에 배치되어 소정의 높이를 갖도록 형성될 수 있다. 제1 뱅크(600)의 높이는 제2 뱅크(400)의 높이보다 클 수 있다. 제1 뱅크(600)가 소정의 높이를 가지며 제1 서브 영역(SA1)을 둘러싸도록 배치됨으로써, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크는 제1 발광 영역(EMA1) 내에 분사되되, 제1 서브 영역(SA1)에는 분사되지 않을 수 있다. 예시적인 실시예에서. 제1 뱅크(600)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
발광 소자(ED)는 제1 발광 영역(EMA1)에서 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED)는 제1 발광 영역(EMA1)에는 배치되되, 제1 서브 영역(SA1)에는 배치되지 않을 수 있다. 발광 소자(ED)는 제1 발광 영역(EMA1)에서 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이에 배치될 수 있다. 발광 소자(ED)는 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다.
발광 소자(ED)는 특정 파장대의 광을 방출할 수 있다. 예를 들어, 발광 소자(ED)는 480nm 이하의 범위의 피크 파장, 바람직하게 445nm 내지 480nm 이하의 범위의 피크 파장을 갖는 제3 색 광 또는 청색 광을 방출할 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되되, 발광 소자(ED)의 양 단부는 덮지 않도록 배치될 수 있다. 따라서, 제2 절연층(520)의 폭은 발광 소자(ED)의 길이보다 작을 수 있다. 제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(510) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 제1 서브 화소(SPX1) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(520)은 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 보호함과 동시에 발광 소자(ED)를 고정시키는 역할을 할 수 있다.
접촉 전극(700)은 제2 절연층(520) 상에 배치될 수 있다. 접촉 전극(700)이 포함하는 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제1 및 제2 전극(210, 220)과 발광 소자(ED)를 전기적으로 연결하는 역할을 할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부와 각각 접촉할 수 있다. 구체적으로, 제1 접촉 전극(710)은 제1 발광 영역(EMA1)에서 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 접촉하고, 제1 서브 영역(SA1)에서 제1 절연층(510)을 관통하는 제1 컨택부(CT1)에 의해 노출된 제1 전극(210)과 접촉할 수 있다. 제1 접촉 전극(710)이 발광 소자(ED)의 일 단부 및 제1 전극(210)과 각각 접촉함으로써, 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부와 제1 전극(210)을 전기적으로 연결하는 역할을 할 수 있다.
제2 접촉 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다. 구체적으로, 제2 접촉 전극(720)은 제1 발광 영역(EMA1)에서 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부와 접촉하고, 제1 서브 영역(SA1)에서 제1 절연층(510)을 관통하는 제2 컨택부(CT2)에 의해 노출된 제2 전극(220)과 접촉할 수 있다. 제2 접촉 전극(720)이 발광 소자(ED)의 타 단부 및 제2 전극(220)과 각각 접촉함으로써, 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부와 제2 전극(220)을 전기적으로 연결하는 역할을 할 수 있다.
접촉 전극(700)은 전도성 물질을 포함할 수 있다. 예를 들어, 접촉 전극(700)은 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(700)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(700)을 투과하여 제1 전극(210) 및 제2 전극(220)을 향해 진행할 수 있으며, 제1 전극(210) 및 제2 전극(220)의 외면에서 반사될 수 있다.
보호층(810)은 접촉 전극(700) 상에 배치될 수 있다. 보호층(810)은 기판(SUB)의 전면을 덮도록 배치되어, 하부에 배치된 제2 뱅크(400), 전극층(200), 복수의 발광 소자(ED), 접촉 전극(700) 및 제1 뱅크(600)를 보호할 수 있다.
도 6은 일 실시예에 따른 발광 소자의 개략 사시도이다.
도 6을 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)의 길이는 발광 소자(ED)의 직경보다 크며, 종횡비는 6:5 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다.
일 실시예에서, 상술한 반도체층들은 발광 소자(ED)의 길이 방향인 일 방향을 따라 순차 적층될 수 있다. 발광 소자(ED)는 일 방향으로 순차 적층된 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)을 포함할 수 있다. 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)은 각각 상술한 제1 도전형 반도체층, 활성 반도체층 및 제2 도전형 반도체층일 수 있다.
제1 반도체층(31)은 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(32)은 소자 활성층(33)을 사이에 두고 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)은 Mg, Zn, Ca, Se, Ba 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다.
소자 활성층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 상술한 것처럼, 소자 활성층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
몇몇 실시예에서, 소자 활성층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
소자 활성층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향으로의 양 단부면뿐만 아니라, 발광 소자의 외주면(또는 외면, 측면)으로도 방출될 수 있다. 즉, 소자 활성층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
발광 소자(ED)는 제2 반도체층(32) 상에 배치된 소자 전극층(37)을 더 포함할 수 있다. 소자 전극층(37)은 제2 반도체층(32)과 접촉할 수 있다. 소자 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 접촉 전극(700)이 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 소자 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 소자 활성층(33) 및/또는 소자 전극층(37)의 외주면을 감싸는 소자 절연막(38)을 더 포함할 수 있다. 소자 절연막(38)은 적어도 소자 활성층(33)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 소자 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 절연 특성을 가진 물질들로 이루어져 소자 활성층(33)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 소자 절연막(38)은 소자 활성층(33)을 포함하여 제1 및 제2 반도체층(31, 32)의 외주면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 7은 도 5의 A 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 6 및 도 7을 참조하면, 발광 소자(ED)는 발광 소자(ED)의 연장 방향이 기판(SUB)의 일면에 평행하도록 배치될 수 있다. 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32)은 기판(SUB)의 상면과 평행하도록 순차 배치될 수 있다.
구체적으로, 발광 소자(ED)는 발광 소자(ED)의 양 단부를 가로지르는 단면상 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)이 기판(SUB)의 상면과 수평한 방향으로 순차적으로 형성될 수 있다.
발광 소자(ED)는 일 단부가 제1 전극(210) 상에 놓이고, 타 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)는 일 단부가 제2 전극(220) 상에 놓이고, 타 단부가 제1 전극(210) 상에 놓이도록 배치될 수도 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치될 수 있다. 발광 소자(ED)가 배치된 영역에서 제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 배치되지 않은 영역에서 제2 절연층(520)은 발광 소자(ED)가 노출하는 제1 절연층(510) 상에 배치될 수 있다.
제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 접촉할 수 있다. 구체적으로, 제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부면을 감싸도록 배치될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 소자 절연막(38) 및 소자 전극층(37)과 접촉할 수 있다.
제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부와 접촉할 수 있다. 구체적으로, 제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부면을 감싸도록 배치될 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 소자 절연막(38) 및 제1 반도체층(31)과 접촉할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)의 상면의 적어도 일부를 노출시킬 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 층에 형성되고, 동일한 물질을 포함할 수 있다. 즉, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 하나의 마스크 공정으로 동시에 형성될 수 있다. 따라서, 제1 접촉 전극(710)과 제2 접촉 전극(720)을 형성하기 위한 추가적인 마스크 공정을 요하지 않으므로, 표시 장치(10)의 제조 공정 효율이 개선될 수 있다.
도 8은 도 5의 A 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
도 8을 참조하면, 본 실시예에 따른 표시 장치(10)는 접촉 전극(700_1)이 서로 다른 층에 형성된 제1 접촉 전극(710)과 제2 접촉 전극(720_1)을 포함하고, 제3 절연층(530)을 더 포함하는 점이 도 7의 실시예와 차이점이다.
구체적으로, 접촉 전극(700_1)은 서로 다른 층에 형성된 제1 접촉 전극(710) 및 제2 접촉 전극(720_1)을 포함할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부 상에 배치될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부로부터 제2 절연층(520) 측으로 연장되어 제2 절연층(520)의 일 측벽 및 제2 절연층(520)의 상면 상에도 배치될 수 있다. 제1 접촉 전극(710)은 제2 절연층(520)의 상면 상에 배치되되, 제2 절연층(520)의 상면의 적어도 일부를 노출할 수 있다.
제3 절연층(530)은 제1 접촉 전극(710) 상에 배치될 수 있다. 제3 절연층(530)은 제1 접촉 전극(710)을 완전히 덮도록 배치될 수 있다. 제3 절연층(530)은 제2 절연층(520)의 일 측벽 및 상면을 완전히 덮도록 배치되되, 제2 절연층(520)의 타 측벽에는 배치되지 않을 수 있다. 제3 절연층(530)의 일 단부는 제2 절연층(520)의 타 측벽과 나란하게 정렬될 수 있다.
제2 접촉 전극(720_1)은 제2 전극(220) 및 발광 소자(ED)의 타 단부 상에 배치될 수 있다. 제2 접촉 전극(720_1)은 발광 소자(ED)의 타 단부로부터 제2 절연층(520) 측으로 연장되어 제2 절연층(520)의 타 측벽 및 제3 절연층(530)의 상면 상에도 배치될 수 있다.
본 실시예에서, 제1 접촉 전극(710)과 제2 접촉 전극(720_1)을 서로 다른 층으로 형성하며 이들 사이에 제3 절연층(530)을 개재함으로써, 표시 장치(10)의 공정이 추가되어 표시 장치(10)의 제조 공정 효율은 감소할 수 있으나 표시 장치(10)의 신뢰성이 개선될 수 있다. 구체적으로, 제1 접촉 전극(710)과 제2 접촉 전극(720_1)을 서로 상이한 층으로 형성하고 이들 사이에 제3 절연층(530)을 더 배치함으로써, 표시 장치(10)의 제조 공정에서, 제1 접촉 전극(710)과 제2 접촉 전극(720_1)이 합선되는 문제를 최소화할 수 있다.
이하, 다른 도면들을 참조하여 도 3의 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 9는 다른 실시예에 따른 일 화소의 개략적인 평면 배치도이다.
도 9를 참조하면, 본 실시예에 따른 표시 장치(10)는 제1 내지 제3 격벽(610_1, 620_1, 630_1)이 제1 내지 제3 격벽(610_1, 620_1, 630_1)의 일부 영역에서 제2 방향(DR2)으로 돌출된 돌출부를 가지는 점이 도 4의 실시예와 차이점이다.
구체적으로, 본 실시예에서, 제1 내지 제3 격벽(610_1, 620_1, 630_1)은 각각 평면상 상측 또는 하측으로 돌출된 돌출부를 더 포함할 수 있다.
제1 격벽(610_1)은 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 사이의 경계에서, 제2 격벽(620_1)측으로 돌출된 돌출부를 더 포함할 수 있다. 상기 돌출부의 제1 방향(DR1)의 폭은 제1 격벽(610_1)의 세로부의 제1 방향(DR1)의 폭보다 작을 수 있다.
마찬가지로, 제2 격벽(620_1)은 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 사이의 경계 및 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3)의 경계 영역에서, 제1 격벽(610_1) 또는 제3 격벽(630_1) 측으로 돌출된 돌출부를 더 포함할 수 있다. 상기 돌출부의 제1 방향(DR1)의 폭은 제2 격벽(620_1)의 세로부의 제1 방향(DR1)의 폭보다 작을 수 있다.
제3 격벽(630_1)은 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 사이의 경계에서, 제2 격벽(620_1)측으로 돌출된 돌출부를 더 포함할 수 있다. 상기 돌출부의 제1 방향(DR1)의 폭은 제3 격벽(630_1)의 세로부의 제1 방향(DR1)의 폭보다 작을 수 있다.
한편, 제1 내지 제3 격벽(610_1, 620_1, 630_1)이 서브 화소(SPX)의 경계 영역에서 제2 방향(DR2)으로 돌출된 돌출부를 더 포함함에도 불구하고, 제1 내지 제3 격벽(610_1, 620_1, 630_1)의 각 돌출부는 서로 이격될 수 있다. 따라서, 발광 영역(EMA)에 분사된 잉크는 서로 이격된 제1 내지 제3 격벽(610_1, 620_1, 630_1) 사이의 영역, 예컨대 제1 내지 제4 통로(PA1, PA2, PA3, PA4)를 통해 다른 발광 영역(EMA)으로 흐를 수 있다.
상기 제1 내지 제3 격벽(610_1, 620_1, 630_1)의 돌출부는 상술한 통로(PA1, PA2, PA3, PA4)의 폭 또는 평면 형상을 조절하는 역할을 할 수 있다. 구체적으로, 제1 내지 제3 격벽(610_1, 620_1, 630_1)의 돌출부의 길이를 조절하여 통로(PA1, PA2, PA3, PA4)의 제2 방향(DR2)의 폭이 조절될 수 있다. 이에 따라, 발광 소자(ED)를 정렬하는 공정에서 각 발광 영역(EMA)에 분사된 잉크가 상기 통로(PA1, PA2, PA3, PA4)를 통해 일 발광 영역(EMA)에서 다른 발광 영역(EMA)으로 흐를 수 있도록 유도하되, 상기 잉크 내에 분산된 복수의 발광 소자(ED)가 상기 통로(PA1, PA2, PA3, PA4)를 통해 일 발광 영역(EMA)에서 다른 발광 영역(EMA)으로 이동하는 것은 방지할 수 있다. 따라서, 각 서브 화소(SPX)의 발광 영역(EMA)에 정렬되는 발광 소자(ED)의 개수 편차를 최소화하여 표시 장치(10)의 표시 품질이 향상될 수 있다.
도 10은 또 다른 실시예에 따른 일 화소의 개략적인 평면 배치도이다.
도 10을 참조하면, 본 실시예에 따른 표시 장치(10)에 포함된 각 서브 화소(SPX)는 전극층(200)이 제3 전극(230)을 더 포함하고, 제2 뱅크(400)가 제3 서브 뱅크(430)를 더 포함하며, 접촉 전극(700)이 제3 접촉 전극(730)을 더 포함하는 점이 도 4의 표시 장치(10)와 차이점이다.
구체적으로, 본 실시예에서 각 서브 화소(SPX)에 배치되는 전극층(200)은 제1 전극(210) 및 제2 전극(220)과 각각 이격된 제3 전극(230)을 더 포함할 수 있다. 제3 전극(230)은 제2 전극(220)을 사이에 두고 제1 전극(210) 및 제2 전극(220)과 제1 방향(DR1)으로 이격될 수 있다.
제3 전극(230)은 각 서브 화소(SPX)의 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 제3 전극(230)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 전극(210) 및 제2 전극(220)과 마찬가지로, 제3 전극(230)은 각 서브 화소(SPX)의 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되되, 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)에 포함되는 제3 전극(230)과 서브 영역(SA)에 위치하는 분리부(ROP)에서 서로 이격될 수 있다. 제3 전극(230)은 제1 전극(210) 및 제2 전극(220)과 상이하게 회로 소자층(CCL)과 전기적으로 연결되지 않을 수 있다.
제2 뱅크(400)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)와 이격된 제3 서브 뱅크(430)를 더 포함할 수 있다. 제3 서브 뱅크(430)는 제2 서브 뱅크(420)를 사이에 두고 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)와 제1 방향(DR1)으로 이격될 수 있다. 제3 서브 뱅크(430)는 각 서브 화소(SPX)의 발광 영역(EMA)에서 제3 전극(230)과 제3 방향(DR3)으로 중첩될 수 있다.
복수의 발광 소자(ED)는 발광 영역(EMA)에서 복수의 서브 뱅크(410, 420, 430) 사이에 배치될 수 있다. 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에 배치되는 복수의 제1 발광 소자(ED1), 및 제2 서브 뱅크(420)와 제3 서브 뱅크(430) 사이에 배치되는 복수의 제2 발광 소자(ED2)를 포함할 수 있다.
복수의 제1 발광 소자(ED1)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)가 서로 이격 대향하는 영역에서 양 단부 중 적어도 일 단부가 제1 전극(210) 또는 제2 전극(220) 상에 놓이도록 배치될 수 있다. 복수의 제2 발광 소자(ED2)는 제2 서브 뱅크(420) 및 제3 서브 뱅크(430)가 서로 이격 대향하는 영역에서 양 단부 중 적어도 일 단부가 제2 전극(220) 또는 제3 전극(230) 상에 놓이도록 배치될 수 있다.
제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에 배치되는 복수의 제1 발광 소자(ED1)는 서로 병렬 연결되고, 제2 서브 뱅크(420)와 제3 서브 뱅크(430) 사이에 배치되는 복수의 제2 발광 소자(ED2)는 서로 병렬 연결될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 서로 직렬 연결될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 후술하는 제3 접촉 전극(730)을 통해 서로 직렬 연결될 수 있다.
접촉 전극(700)은 제1 접촉 전극(710) 및 제2 접촉 전극(720)과 이격된 제3 접촉 전극(730)을 더 포함할 수 있다.
제1 접촉 전극(710)은 각 서브 화소(SPX)의 발광 영역(EMA) 및 서브 영역(SA)에서 제1 전극(210)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제1 접촉 전극(710)은 각 서브 화소(SPX)의 발광 영역(EMA)에서 복수의 제1 발광 소자(ED1)의 일 단부와 중첩 배치될 수 있다. 제1 접촉 전극(710)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
제2 접촉 전극(720)은 각 서브 화소(SPX)의 발광 영역(EMA) 및 서브 영역(SA)에서 제2 전극(220)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제2 접촉 전극(720)은 각 서브 화소(SPX)의 발광 영역(EMA)에서 복수의 제2 발광 소자(ED2)의 일 단부와 중첩 배치될 수 있다. 제2 접촉 전극(720)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
제3 접촉 전극(730)은 제1 접촉 전극(710) 및 제2 접촉 전극(720)과 이격 배치될 수 있다. 제3 접촉 전극(730)은 제1 영역(731), 제2 영역(732) 및 제3 영역(733)을 포함할 수 있다.
제3 접촉 전극(730)의 제1 영역(731)은 각 서브 화소(SPX)의 발광 영역(EMA)에 배치될 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 각 서브 화소(SPX)의 발광 영역(EMA)에서 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
제3 접촉 전극(730)의 제1 영역(731)은 각 서브 화소(SPX)의 발광 영역(EMA)에서 제2 전극(220)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 각 서브 화소(SPX)의 발광 영역(EMA)에서 복수의 제1 발광 소자(ED1)의 타 단부와 중첩 배치될 수 있다.
제3 접촉 전극(730)의 제2 영역(732)은 각 서브 화소(SPX)의 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 제3 접촉 전극(730)의 제2 영역(732)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
제3 접촉 전극(730)의 제2 영역(732)은 제3 접촉 전극(730)의 제1 영역(731)과 제1 방향(DR1)으로 이격될 수 있다. 제3 접촉 전극(730)의 제2 영역(732)은 각 서브 화소(SPX)의 발광 영역(EMA) 및 서브 영역(SA)에서 제3 전극(230)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제3 접촉 전극(730)의 제2 영역(732)은 각 서브 화소(SPX)의 발광 영역(EMA)에서 복수의 제2 발광 소자(ED2)의 타 단부와 중첩 배치될 수 있다. 제3 접촉 전극(730)의 제2 영역(732)은 각 서브 화소(SPX)의 서브 영역(SA)에서 제3 컨택부(CT3)를 통해 제3 전극(230)과 접촉할 수 있다. 제3 컨택부(CT3)를 통해 제3 접촉 전극(730)의 제2 영역(732)과 제3 전극(230)을 접촉시킴으로써, 제3 접촉 전극(730)의 제2 영역(732)과 제3 전극(230) 사이에서 기생 캡 발생을 최소화할 수 있다.
제3 접촉 전극(730)의 제3 영역(733)은 제3 접촉 전극(730)의 제1 영역(731)과 제3 접촉 전극(730)의 제2 영역(732) 사이에 배치될 수 있다. 제3 접촉 전극(730)의 제3 영역(733)은 제3 접촉 전극(730)의 제1 영역(731)과 제3 접촉 전극(730)의 제2 영역(732) 사이에 배치되어, 이들을 연결할 수 있다.
도 11은 도 10의 II-II'선을 따라 자른 일 예를 나타낸 단면도이다.
이하, 도 10의 표시 장치(10)의 제1 서브 화소(SPX1)의 개략적인 단면 구조에 대하여 설명하기로 한다. 제1 서브 화소(SPX1)의 개략적인 단면 구조는 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에도 동일하게 적용될 수 있다. 따라서, 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)의 단면 구조에 대한 설명은 제1 서브 화소(SPX1)의 단면 구조에 대한 설명으로 대체한다.
도 10 및 도 11을 참조하면, 제2 뱅크(400)는 비아층(166) 상에 직접 배치될 수 있다. 제1 내지 제3 서브 뱅크(410, 420, 430)는 비아층(166) 상에서 제1 방향(DR1)을 따라 서로 이격되어 배치될 수 있다.
전극층(200)은 제2 뱅크(400) 상에 배치될 수 있다. 구체적으로, 제1 전극(210)은 제1 서브 뱅크(410) 상에 배치되고, 제2 전극(220)은 제2 서브 뱅크(420) 상에 배치되며, 제3 전극(230)은 제3 서브 뱅크(430) 상에 배치될 수 있다.
제1 절연층(510)은 전극층(200) 상에 배치될 수 있다. 제1 절연층(510)은 제1 발광 영역(EMA1)에서 제1 내지 제3 전극(210, 220, 230)을 덮도록 배치될 수 있다. 도면에는 도시하지 않았으나, 제1 절연층(510)은 제1 서브 영역(SA1)에서 제3 전극(230)의 적어도 일부를 노출하는 제3 컨택부(CT3)를 더 포함할 수 있다. 제3 접촉 전극(730)의 제2 영역(732)과 제3 전극(230)은 제1 절연층(510)을 관통하는 제3 컨택부(CT3)를 통해 전기적으로 연결될 수 있다.
제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 발광 영역(EMA1)에서 제1 절연층(510) 상에 배치될 수 있다. 제1 발광 소자(ED1)는 제1 발광 영역(EMA1)에서 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에 배치되고, 제2 발광 소자(ED2)는 제1 발광 영역(EMA1)에서 제2 서브 뱅크(420)와 제3 서브 뱅크(430) 사이에 배치될 수 있다. 즉, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제2 서브 뱅크(420)를 사이에 두고 서로 이격되어 배치될 수 있다. 제1 발광 소자(ED1)는 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치되고, 제2 발광 소자(ED2)는 양 단부가 각각 제2 전극(220) 및 제3 전극(230) 상에 놓이도록 배치될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 제1 절연 패턴(521) 및 제2 절연 패턴(522)을 포함할 수 있다.
제1 절연 패턴(521)은 제1 발광 소자(ED1) 상에 배치될 수 있다. 제1 절연 패턴(521)은 제1 발광 소자(ED1)의 외면을 부분적으로 감싸도록 배치되되, 제1 발광 소자(ED1)의 양 단부는 덮지 않도록 배치될 수 있다.
제2 절연 패턴(522)은 제2 발광 소자(ED2) 상에 배치될 수 있다. 제2 절연 패턴(522)은 제2 발광 소자(ED2)의 외면을 부분적으로 감싸도록 배치되되, 제2 발광 소자(ED2)의 양 단부는 덮지 않도록 배치될 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제2 절연층(520)의 제1 절연 패턴(521)이 노출하는 제1 발광 소자(ED1)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(710)은 제1 컨택부(CT1)를 통해 제1 전극(210)과 전기적으로 연결될 수 있다. 제1 접촉 전극(710)은 제1 발광 소자(ED1)의 일 단부 및 제1 전극(210)과 각각 접촉하여, 제1 전극(210)과 제1 발광 소자(ED1)의 일 단부를 전기적으로 연결할 수 있다.
제2 접촉 전극(720)은 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)은 제2 절연층(520)의 제2 절연 패턴(522)이 노출하는 제2 발광 소자(ED2)의 일 단부와 접촉할 수 있다. 제2 접촉 전극(720)은 제2 컨택부(CT2)를 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 제2 접촉 전극(720)은 제2 발광 소자(ED2)의 일 단부 및 제2 전극(220)과 각각 접촉하여, 제2 전극(220)과 제2 발광 소자(ED2)의 일 단부를 전기적으로 연결할 수 있다.
제3 접촉 전극(730)의 제1 영역(731)은 제2 전극(220) 상에 배치될 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 제2 절연층(520)의 제1 절연 패턴(521)을 사이에 두고 제1 접촉 전극(710)과 서로 이격될 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 제2 전극(220) 상에서 제2 접촉 전극(720)과 이격될 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 제2 절연층(520)의 제1 절연 패턴(521)이 노출하는 제1 발광 소자(ED1)의 타 단부와 접촉할 수 있다.
제3 접촉 전극(730)의 제2 영역(732)은 제3 전극(230) 상에 배치될 수 있다. 제3 접촉 전극(730)의 제2 영역(732)은 제2 절연층(520)의 제2 절연 패턴(522)을 사이에 두고 제2 접촉 전극(720)과 서로 이격될 수 있다. 제3 접촉 전극(730)의 제2 영역(732)은 제2 절연층(520)의 제2 절연 패턴(522)이 노출하는 제2 발광 소자(ED2)의 타 단부와 접촉할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 및 제1 발광 소자(ED1)의 일 단부와 각각 접촉하여 제1 전극(210)과 제1 발광 소자(ED1)를 전기적으로 연결할 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 제2 발광 소자(ED2)의 일 단부와 각각 접촉하여 제2 전극(220)과 제2 발광 소자(ED2)를 전기적으로 연결할 수 있다. 제3 접촉 전극(730)은 제1 발광 소자(ED1)의 타 단부 및 제2 발광 소자(ED2)의 타 단부와 각각 접촉하여, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)를 직렬 연결할 수 있다.
도 12은 도 2의 P1 영역에 배치된 발광 영역, 서브 영역 및 제1 뱅크의 상대적인 평면 배치의 다른 예를 나타낸 확대도이다.
도 12를 참조하면, 본 실시예에 따른 제1 뱅크(600_3)가 포함하는 제4 격벽(640_3)은 제4 격벽(640_3)의 상측 및 하측에 각각 배치되는 제1 격벽(610) 및 제3 격벽(630)과 이격되는 점이 도 3의 실시예와 차이점이다.
구체적으로, 제4 격벽(640_3)은 제1 방향(DR1)으로 인접한 각 화소(PX)의 경계에 배치될 수 있다. 제4 격벽(640)은 제1 방향(DR1)으로 인접 배치된 각 화소(PX)의 제1 발광 영역(EMA1)과 제3 발광 영역(EMA3)의 경계에 배치될 수 있다. 제4 격벽(640_3)은 제3 발광 영역(EMA3)의 우측 및 제1 발광 영역(EMA1)의 좌측에 인접 배치되어, 제3 발광 영역(EMA3) 및 제1 발광 영역(EMA1)의 일부를 제1 방향(DR1)으로 노출시킬 수 있다.
제4 격벽(640_3)은 일체화되어 하나의 패턴으로 형성된 제1 격벽(610) 및 제3 격벽(630)과 이격될 수 있다. 구체적으로, 제4 격벽(640_3)의 제2 방향(DR2)으로의 길이는 제1 발광 영역(EMA1) 및 제3 발광 영역(EMA3)의 제2 방향(DR2)의 폭보다 작도록 형성될 수 있다. 제4 격벽(640_3)의 제2 방향(DR2)으로의 길이가 제1 발광 영역(EMA1)의 제2 방향(DR2)의 폭 및 제3 발광 영역(EMA3)의 제2 방향(DR2)의 폭보다 작게 형성됨으로써, 제4 격벽(640_3)은 제1 발광 영역(EMA1) 및 제3 발광 영역(EMA3)의 상측 및 하측에 각각 배치된 제1 격벽(610) 및 제3 격벽(630)과 제2 방향(DR2)으로 이격될 수 있다. 따라서, 일 화소(PX)의 제3 발광 영역(EMA3)과 상기 일 화소(PX)의 우측에 배치된 다른 화소(PX)의 제1 발광 영역(EMA1) 사이에서 제1 및 제3 격벽(610, 630)과 제4 격벽(640_3) 사이의 영역으로 정의된 제5 및 제6 통로(PA5, PA6)가 형성될 수 있다.
본 실시예에서, 제4 격벽(640_3)의 제2 방향(DR2)으로의 길이가 제1 발광 영역(EMA1)의 제2 방향(DR2)의 폭 및 제3 발광 영역(EMA3)의 제2 방향(DR2)의 폭보다 작게 형성됨으로써, 제3 발광 영역(EMA3)과 제1 발광 영역(EMA1) 사이에는 제5 및 제6 통로(PA5, PA6)가 형성될 수 있다. 따라서, 제1 방향(DR1)으로 이웃하는 화소(PX)의 제1 발광 영역(EMA1)과 제3 발광 영역(EMA3) 내에 각각 분사된 잉크는 상기 제5 및 제6 통로(PA5, PA6)를 통해 서로 다른 화소(PX)의 발광 영역(EMA)으로 흐를 수 있다. 상기 각 제1 및 제3 발광 영역(EMA1, EMA3)에 분사된 잉크가 상기 제5 및 제6 통로(PA5, PA6)를 통해 일 화소(PX)의 발광 영역(EMA)에서 다른 화소(PX)의 발광 영역(EMA)으로 흐르도록 유도됨으로써, 발광 영역(EMA)에 분사된 잉크의 표면 형상은 각 발광 영역(EMA)의 상측 또는 하측에서 평탄할 수 있다. 따라서, 발광 소자의 정렬 공정에서 정렬된 발광 소자가 잉크의 형상에 의해 발광 영역(EMA) 내에서 상측 및 하측으로 집속되는 것을 더욱 효율적으로 방지할 수 있다.
도 13은 다른 실시예에 따른 표시 장치의 발광 영역 및 서브 영역의 배치를 나타낸 개략적인 배치도이다.
도 13을 참조하면, 본 실시예에 따른 표시 장치(10)는 발광 영역(EMA)과 서브 영역(SA)의 배열 방향이 반대 방향인 제1 화소(PX1) 및 제2 화소(PX2)를 포함하는 점이 도 2의 표시 장치(10)와 차이점이다.
구체적으로, 화소(PX)는 제1 방향(DR1)으로 인접 배치된 제1 화소(PX1) 및 제2 화소(PX2)를 포함할 수 있다. 제1 화소(PX1) 및 제2 화소(PX2)는 각각 발광 영역(EMA)과 서브 영역(SA)을 포함할 수 있고, 상기 제1 화소(PX1)의 발광 영역(EMA)과 서브 영역(SA)의 배열 방향은 제2 화소(PX2)의 발광 영역(EMA)과 서브 영역(SA)의 배열 방향과 반대 방향일 수 있다.
제1 화소(PX1)의 발광 영역(EMA)과 서브 영역(SA)의 배열은 도 2를 참조하여 설명한 화소(PX)의 배열과 실질적으로 동일할 수 있다. 예를 들어, 제1 화소(PX1)의 제1 서브 화소(SPX1)가 포함하는 제1 서브 영역(SA1)은 제1 발광 영역(EMA1)의 상측에 배치되고, 제1 화소(PX1)의 제2 서브 화소(SPX2)가 포함하는 제2 서브 영역(SA2)은 제2 발광 영역(EMA2)의 하측에 배치되며, 제1 화소(PX1)의 제3 서브 화소(SPX3)가 포함하는 제3 서브 영역(SA3)은 제3 발광 영역(EMA3)의 상측에 배치될 수 있다.
제2 화소(PX2)의 발광 영역(EMA)과 서브 영역(SA)의 배열은 제1 화소(PX)의 배열과 제2 방향(DR2)으로 반대일 수 있다. 예를 들어, 제2 화소(PX2)의 제1 서브 화소(SPX1)가 포함하는 제1 서브 영역(SA1)은 제1 발광 영역(EMA1)의 하측에 배치되고, 제2 화소(PX2)의 제2 서브 화소(SPX2)가 포함하는 제2 서브 영역(SA2)은 제2 발광 영역(EMA2)의 상측에 배치되며, 제2 화소(PX2)의 제3 서브 화소(SPX3)가 포함하는 제3 서브 영역(SA3)은 제3 발광 영역(EMA3)의 하측에 배치될 수 있다.
제1 화소(PX1)의 제1 서브 영역(SA1), 제2 발광 영역(EMA2) 및 제3 서브 영역(SA3)과 제2 화소(PX2)의 제1 발광 영역(EMA1), 제2 서브 영역(SA2) 및 제3 발광 영역(EMA3)은 동일한 행에서 제1 방향(DR1)으로 나란하게 배열될 수 있다. 마찬가지로, 제1 화소(PX1)의 제1 발광 영역(EMA1), 제2 서브 영역(SA2) 및 제3 발광 영역(EMA3)과 제2 화소(PX2)의 제1 서브 영역(SA1), 제2 발광 영역(EMA2) 및 제3 서브 영역(SA3)은 동일한 행에서 제1 방향(DR1)으로 나란하게 배열될 수 있다.
도 14는 도 13의 P2 영역에 배치된 발광 영역, 서브 영역 및 제1 뱅크의 상대적인 평면 배치의 일 예를 나타낸 확대도이다. 도 15는 도 14의 실시예에 따른 제1 화소 및 제2 화소의 개략적인 평면 배치도이다.
도 13 및 도 14를 참조하면, 본 실시예에 따른 제1 뱅크(600_4)는 제1 화소(PX1)에 배치되는 제1 내지 제3 격벽(610, 620, 630) 및 제2 화소(PX2)에 배치되는 제5 내지 제7 격벽(650, 660, 670)을 포함할 수 있다.
구체적으로, 제1 격벽(610)은 제1 화소(PX1)에 포함된 제1 서브 화소(SPX1)의 제1 서브 영역(SA1)을 둘러싸도록 배치되고, 제2 격벽(620)은 제1 화소(PX1)에 포함된 제2 서브 화소(SPX2)의 제2 서브 영역(SA2)을 둘러싸도록 배치되며, 제3 격벽(630)은 제1 화소(PX1)에 포함된 제3 서브 화소(SPX3)의 제3 서브 영역(SA3)을 둘러싸도록 배치될 수 있다.
제5 격벽(650)은 제2 화소(PX2)에 포함된 제1 서브 화소(SPX1)의 제1 서브 영역(SA1)을 둘러싸도록 배치되고, 제6 격벽(660)은 제2 화소(PX2)에 포함된 제2 서브 화소(SPX2)의 제2 서브 영역(SA2)을 둘러싸도록 배치되며, 제7 격벽(670)은 제2 화소(PX2)에 포함된 제3 서브 화소(SPX3)의 제3 서브 영역(SA3)을 둘러싸도록 배치될 수 있다.
한편, 제1 내지 제3 격벽(610, 620, 630) 및 제5 내지 제7 격벽(650, 660, 670)은 서로 이격되어 배치될 수 있다. 예를 들어, 제1 격벽(610), 제3 격벽(630) 및 제6 격벽(660)은 제1 방향(DR1)으로 나란하게 배열되되, 제1 방향(DR1)으로 서로 이격될 수 있다. 제2 격벽(620), 제5 격벽(650) 및 제7 격벽(670)은 제1 방향(DR1)으로 나란하게 배열되되, 제1 방향(DR1)으로 서로 이격될 수 있다. 제1 격벽(610), 제3 격벽(630) 및 제6 격벽(660)은 제2 격벽(620), 제5 격벽(650) 및 제7 격벽(670)과 제2 방향(DR2)으로 서로 이격될 수 있다.
본 실시예에서, 제2 화소(PX2)의 제1 서브 영역(SA1)을 둘러싸는 제5 격벽(650)은 제3 격벽(630)의 우하측에 인접 배치되되, 제3 격벽(630)과 제2 방향(DR2)으로 이격 배치될 수 있다. 따라서, 제1 화소(PX1)의 제3 발광 영역(EMA3)과 제2 화소(PX2)의 제1 발광 영역(EMA1) 사이에서 제3 격벽(630)과 제5 격벽(650) 사이의 영역으로 정의된 통로(PA5, PA6)가 더 형성될 수 있다.
도 15를 참조하면, 제2 화소(PX2)의 제1 서브 영역(SA1)은 제1 발광 영역(EMA1)의 하측에 배치되므로, 제2 화소(PX2)의 제1 서브 화소(SPX1)에 배치되는 제1 및 제2 접촉 전극(710, 720)은 제1 발광 영역(EMA1)의 하측에 배치된 제1 서브 영역(SA1)에서 제1 및 제2 전극(210, 220)과 접촉할 수 있다. 마찬가지로, 제2 화소(PX2)의 제2 서브 화소(SPX2)에 배치되는 제1 및 제2 접촉 전극(710, 720)은 제2 발광 영역(EMA2)의 상측에 배치된 제2 서브 영역(SA2)에서 제1 및 제2 전극(210, 220)과 접촉할 수 있고, 제2 화소(PX2)의 제3 서브 화소(SPX3)에 배치되는 제1 및 제2 접촉 전극(710, 720)은 제3 발광 영역(EMA3)의 하측에 배치된 제3 서브 영역(SA3)에서 제1 및 제2 전극(210, 220)과 접촉할 수 있다.
본 실시예에서, 표시 장치(10)가 발광 영역(EMA)과 서브 영역(SA)의 배열 방향이 반대 방향인 제1 화소(PX1)와 제2 화소(PX2)를 포함함으로써, 제2 화소(PX2)의 제1 발광 영역(EMA1)이 제1 화소(PX1)의 제3 발광 영역(EMA3)의 대각 방향에 인접 배치되고, 제2 화소(PX2)의 제3 발광 영역(EMA3)이 제1 화소(PX1)의 제1 발광 영역(EMA1)의 대각 방향에 인접 배치될 수 있다. 따라서, 제1 방향(DR1)으로 인접 배치된 서브 화소(SPX)의 발광 영역(EMA)이 서로 대각 방향에 배치되므로 발광 영역(EMA)에 분사된 잉크가 일 발광 영역(EMA)으로부터 다른 발광 영역(EMA)으로 흐르기 용이하므로 발광 소자(ED)의 정렬 공정에서 발광 소자(ED)가 잉크의 형상에 의해 발광 영역(EMA) 내에서 상측 및 하측으로 집속되는 것을 더욱 효과적으로 방지할 수 있다.
도 16은 다른 실시예에 따른 표시 장치의 발광 영역 및 서브 영역의 배치를 나타낸 개략적인 배치도이다.
도 16을 참조하면, 본 실시예에 따른 표시 장치(10)의 제1 내지 제3 서브 영역(SA1, SA2, SA3)은 동일한 행에서 제1 방향(DR1)으로 나란하게 배열되고, 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)은 동일한 행에서 제1 방향(DR1)으로 나란하게 배열될 수 있다. 즉, 일 화소(PX)에 포함된 복수의 서브 화소(SPX)의 발광 영역(EMA)과 서브 영역(SA)이 배열되는 방향은 서로 동일할 수 있다. 구체적으로, 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 발광 영역(EMA)을 기준으로 서브 영역(SA)이 배치되는 방향은 서로 동일할 수 있다. 예를 들어, 제1 내지 제3 서브 영역(SA1, SA2, SA3)은 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)의 상측에 각각 배치될 수 있다.
도 17은 도 16의 P3 영역에 배치된 발광 영역, 서브 영역 및 제1 뱅크의 상대적인 평면 배치의 일 예를 나타낸 확대도이다. 도 18은 도 17의 실시예에 따른 일 화소의 개략적인 평면 배치도이다.
도 17 및 도 18을 참조하면, 제1 뱅크(600_5)는 제1 패턴(680) 및 제8 격벽(691), 제9 격벽(692) 및 제10 격벽(693)을 포함할 수 있다.
제1 패턴(680)은 각 서브 화소(SPX)의 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 구체적으로, 제1 패턴(680)은 제1 서브 화소(SPX1)의 제1 서브 영역(SA1)을 둘러싸는 제1 격벽(681), 제2 서브 화소(SPX2)의 제2 서브 영역(SA2)을 둘러싸는 제2 격벽(682) 및 제3 서브 화소(SPX3)의 제3 서브 영역(SA3)을 둘러싸는 제3 격벽(683)을 포함할 수 있다. 상기 제1 내지 제3 격벽(681, 682, 683)은 하나의 패턴으로 일체화되어 형성될 수 있다. 따라서, 1 내지 제3 격벽(681, 682, 683)은 물리적으로 구분되지 않을 수 있다.
제1 패턴(680)은 각 서브 화소(SPX)의 서브 영역(SA)을 둘러싸도록 배치되어, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하는 잉크젯 공정에서 상기 잉크가 서브 영역(SA)으로 분사되지 않도록 가이드하는 격벽의 역할을 할 수 있다.
제8 격벽(691)은 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 사이의 경계에 배치될 수 있다. 제1 발광 영역(EMA1) 및 제2 발광 영역(EMA2)의 제2 방향(DR2)의 폭은 제8 격벽(691)의 제2 방향(DR2)의 길이보다 클 수 있다. 제8 격벽(691)은 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 사이에 배치되되, 제1 패턴(680)과 제2 방향(DR2)으로 이격될 수 있다. 따라서, 상기 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 사이에서 제8 격벽(691)과 제1 패턴(680) 사이의 영역으로 정의된 통로(PA11, PA12)가 형성될 수 있다.
제9 격벽(692)은 제2 발광 영역(EMA2)과 제3 발광 영역(EMA3) 사이의 경계에 배치될 수 있다. 제2 발광 영역(EMA2) 및 제3 발광 영역(EMA3)의 제2 방향(DR2)의 폭은 제9 격벽(692)의 제2 방향(DR2)의 길이보다 클 수 있다. 제9 격벽(692)은 제2 발광 영역(EMA2)과 제3 발광 영역(EMA3) 사이에 배치되되, 제1 패턴(680)과 제2 방향(DR2)으로 이격될 수 있다. 따라서, 상기 제2 발광 영역(EMA2)과 제3 발광 영역(EMA3) 사이에서 제9 격벽(692)과 제1 패턴(680) 사이의 영역으로 정의된 통로(PA13, PA14)가 형성될 수 있다.
제10 격벽(693)은 일 화소(PX)의 제3 발광 영역(EMA3)과 상기 일 화소(PX)의 우측에 배치된 다른 화소(PX)의 제1 발광 영역(EMA1) 사이의 경계에 배치될 수 있다. 제1 발광 영역(EMA1)의 제2 방향(DR2)의 폭 및 제3 발광 영역(EMA3)의 제2 방향(DR2)의 폭은 제10 격벽(693)의 제2 방향(DR2)의 길이보다 클 수 있다. 제10 격벽(693)은 제1 방향(DR1)으로 이웃하는 화소(PX)의 제1 발광 영역(EMA1)과 제3 발광 영역(EMA3) 사이에 배치되되, 제1 패턴(680)과 제2 방향(DR2)으로 이격될 수 있다. 따라서, 상기 제3 발광 영역(EMA3)과 제1 발광 영역(EMA1) 사이에서 제10 격벽(693)과 제1 패턴(680) 사이의 영역으로 정의된 통로(PA15, PA16)가 형성될 수 있다.
본 실시예에서, 각 서브 화소(SPX)의 발광 영역(EMA)이 제1 방향(DR1)을 따라 나란하게 배열됨에도 불구하고, 상기 각 서브 화소(SPX)의 발광 영역(EMA) 사이의 경계 영역에 배치되는 제8 내지 제10 격벽(691, 692, 693)이 발광 영역(EMA)의 제2 방향(DR2)의 폭보다 작게 형성됨으로써 발광 영역(EMA) 내에 분사되는 잉크는 상기 통로(PA11, PA12, PA13, PA14, PA15, PA16)를 통해 다른 발광 영역(EMA)으로 흐를 수 있다. 한편, 각 서브 화소(SPX)의 발광 영역(EMA)이 제1 방향(DR1)을 따라 나란하게 배열되는 경우, 서로 대각 방향에 인접 배치되는 경우보다 상측 또는 하측 방향으로 잉크의 유동이 용이하지 않을 수는 있으나, 제1 뱅크(600_5)의 설계가 용이하여 표시 장치(10)의 제조 공정 효율이 개선될 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 발광 영역 및 서브 영역의 배치를 나타낸 개략적인 배치도이다.
도 19를 참조하면, 일 화소(PX)에 포함된 복수의 서브 화소(SPX)의 발광 영역(EMA)과 서브 영역(SA)이 배열되는 방향이 서로 동일한 점이 도 2의 실시예와 차이점이다.
구체적으로, 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 발광 영역(EMA)을 기준으로 서브 영역(SA)이 배치되는 방향은 서로 동일할 수 있다. 예를 들어, 제1 내지 제3 서브 영역(SA1, SA2, SA3)은 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)의 하측에 각각 배치될 수 있다.
일 화소(PX)에 포함된 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)는 대각 방향을 따라 나열될 수 있다. 예를 들어, 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)는 우상측을 향하는 방향을 따라 나란하게 배열될 수 있다.
제1 서브 영역(SA1)은 제1 발광 영역(EMA1)의 하측에 배치되고, 제2 서브 영역(SA2)은 제1 발광 영역(EMA1)의 우측에 배치될 수 있다. 제2 서브 영역(SA2)은 제1 발광 영역(EMA1)의 우측에 배치되되, 제2 서브 영역(SA2)의 하변은 제1 발광 영역(EMA1)의 하변과 나란하게 정렬될 수 있다. 제2 서브 영역(SA2)의 하변이 제1 발광 영역(EMA1)의 하변과 나란하게 정렬되되, 제2 서브 영역(SA2)의 제2 방향(DR2)의 폭이 제1 발광 영역(EMA1)의 제2 방향(DR2)의 폭보다 작게 형성됨에 따라, 평면상 제1 발광 영역(EMA1)의 상측 영역과 제2 발광 영역(EMA2)의 하측 영역은 제1 방향(DR1)으로 중첩될 수 있다.
이와 유사하게, 제2 서브 영역(SA2)은 제2 발광 영역(EMA2)의 하측에 배치되고, 제3 서브 영역(SA3)은 제2 발광 영역(EMA2)의 우측에 배치될 수 있다. 제3 서브 영역(SA3)은 제2 발광 영역(EMA2)의 우측에 배치되되, 제3 서브 영역(SA3)의 하변은 제2 발광 영역(EMA2)의 하변과 나란하게 정렬될 수 있다. 제3 서브 영역(SA3)의 하변이 제2 발광 영역(EMA2)의 하변과 나란하게 정렬되되, 제3 서브 영역(SA3)의 제2 방향(DR2)의 폭이 제2 발광 영역(EMA2)의 제2 방향(DR2)의 폭보다 작게 형성됨에 따라 제2 발광 영역(EMA2)의 상측 영역과 제3 발광 영역(EMA3)의 하측 영역은 제1 방향(DR1)으로 중첩될 수 있다.
또한, 제1 서브 영역(SA1)은 하측에 인접 배치된 다른 화소(PX)의 제2 발광 영역(EMA2)의 좌측에 배치될 수 있다. 제1 서브 영역(SA1)의 상변은 하측에 인접 배치된 다른 화소(PX)의 제2 발광 영역(EMA2)의 상변과 나란하게 정렬될 수 있다. 마찬가지로, 제2 서브 영역(SA2)은 하측에 인접 배치된 다른 화소(PX)의 제3 발광 영역(EMA3)의 좌측에 배치될 수 있다. 제2 서브 영역(SA2)의 상변은 하측에 인접 배치된 다른 화소(PX)의 제3 발광 영역(EMA3)의 상변과 나란하게 정렬될 수 있다. 제3 서브 영역(SA3)은 우측에 인접 배치된 다른 화소(PX)의 제1 발광 영역(EMA1)의 좌측에 배치될 수 있다. 제3 서브 영역(SA3)의 상변은 우측에 인접 배치된 다른 화소(PX)의 제1 발광 영역(EMA1)의 상변과 나란하게 정렬될 수 있다.
도 20은 도 19의 P4 영역에 배치된 발광 영역, 서브 영역 및 제1 뱅크의 상대적인 평면 배치의 일 예를 나타낸 확대도이다. 도 21은 도 20의 실시예에 따른 일 화소의 개략적인 평면 배치도이다.
도 20 및 도 21을 참조하면, 본 실시예에 따른 제1 뱅크(600)는 서로 일체화되어 하나의 패턴을 형성하는 제1 내지 제4 격벽(610, 620, 630, 640)을 포함할 수 있다.
제1 뱅크(600)는 각 발광 영역(EMA)을 둘러싸되, 발광 영역(EMA)의 일부는 노출하도록 배치될 수 있다.
제1 격벽(610)은 제1 서브 영역(SA1)을 둘러싸도록 배치되고, 제2 격벽(620)은 제2 서브 영역(SA2)을 둘러싸도록 배치되며, 제3 격벽(630)은 제3 서브 영역(SA3)을 둘러싸도록 배치될 수 있다. 제4 격벽(640)은 일 화소(PX)의 제3 발광 영역(EMA3)과 일 화소(PX)의 우측에 배치된 다른 화소(PX)의 제1 발광 영역(EMA1) 사이의 경계에 배치될 수 있다. 제4 격벽(640)은 상기 제3 발광 영역(EMA3)과 상기 제1 발광 영역(EMA1)의 경계에 배치되어 이들을 구분할 수 있다.
제1 발광 영역(EMA1)의 상측 및 하측에는 각각 제1 격벽(610)이 배치되고, 제1 발광 영역(EMA1)의 우측에는 제2 격벽(620)이 배치되며, 제1 발광 영역(EMA1)의 좌측에는 제4 격벽(640)이 배치될 수 있다. 제1 격벽(610), 제2 격벽(620) 및 제4 격벽(640)은 일체화되어 하나의 패턴으로 형성될 수 있다. 따라서, 제1 발광 영역(EMA1)에 인접 배치된 제1 격벽(610), 제2 격벽(620) 및 제4 격벽(640)은 물리적으로 구분되지 않을 수 있다.
제1 발광 영역(EMA1)의 우측에 배치된 제2 격벽(620)은 제1 발광 영역(EMA1)의 상측에 배치된 제1 격벽(610)과 제2 방향(DR2)으로 이격될 수 있다. 따라서, 제1 발광 영역(EMA1)의 상측 영역은 적어도 제2 격벽(620)에 의해 제1 방향(DR1)으로 노출될 수 있다. 상기 제2 격벽(620)에 의해 제1 방향(DR1)으로 노출된 제1 발광 영역(EMA1)의 일부 영역은 제2 발광 영역(EMA2)의 하측 영역과 제1 방향(DR1)으로 중첩되어 통로(PA17)를 형성할 수 있다. 상기 통로(PA17)는 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 사이에서 제1 격벽(610)과 제2 격벽(620) 사이의 영역으로 정의될 수 있다.
제2 발광 영역(EMA2)의 상측 및 하측에는 각각 제2 격벽(620)이 배치되고, 제2 발광 영역(EMA2)의 우측에는 제3 격벽(630)이 배치되며, 제2 발광 영역(EMA2)의 좌측에는 제1 격벽(610)(구체적으로, 상측에 인접한 다른 화소(PX)에 배치된 제1 격벽(610))이 배치될 수 있다. 제2 발광 영역(EMA2)의 하측에 배치된 제2 격벽(620)과 제2 발광 영역(EMA2)의 우측에 배치된 제3 격벽(630)은 일체화되어 물리적으로 구분되지 않고, 제2 발광 영역(EMA2)의 상측에 배치된 제2 격벽(620)과 제2 발광 영역(EMA2)의 좌측에 배치된 제1 격벽(610)은 일체화되어 물리적으로 구분되지 않을 수 있다.
제2 발광 영역(EMA2)의 우측에 배치된 제3 격벽(630)은 제2 발광 영역(EMA2)의 상측에 배치된 제2 격벽(620)과 제2 방향(DR2)으로 이격될 수 있다. 따라서, 제2 발광 영역(EMA2)의 상측 영역은 적어도 제3 격벽(630)에 의해 제1 방향(DR1)으로 노출될 수 있다. 상기 제3 격벽(630)에 의해 제1 방향(DR1)으로 노출된 제2 발광 영역(EMA2)의 일부 영역은 제3 발광 영역(EMA3)의 하측 영역과 제1 방향(DR1)으로 중첩되어 통로(PA18)를 형성할 수 있다. 상기 통로(PA18)는 제2 발광 영역(EMA2)과 제3 발광 영역(EMA3) 사이에서 제2 격벽(620)과 제3 격벽(630) 사이의 영역으로 정의될 수 있다.
제3 발광 영역(EMA3)의 우측에 배치된 제4 격벽(640)은 제3 발광 영역(EMA3)의 상측 및 하측에 각각 배치된 제3 격벽(630)과 일체화되어 하나의 패턴으로 형성될 수 있다. 따라서, 제3 발광 영역(EMA3)에 인접 배치된 제3 격벽(630), 제2 격벽(620) 및 제4 격벽(640)은 물리적으로 구분되지 않을 수 있다.
한편, 본 실시예에서, 제1 뱅크(600)는 일 화소(PX)를 구획하도록 각 화소(PX)의 경계에 배치되어 일 화소(PX)와 다른 화소(PX)를 구분할 수 있다. 또한, 일 화소(PX) 내에서 대각 방향으로 정렬된 제1 발광 영역(EMA1), 제2 발광 영역(EMA2) 및 제3 발광 영역(EMA3) 사이에서 제1 내지 제3 격벽(610, 620, 630)에 의해 정의되는 통로(PA17, PA18)가 형성되도록 제1 뱅크(600)를 형성할 수 있다. 따라서, 각 발광 영역(EMA1, EMA2, EMA3)에 분사된 잉크는 상기 통로(PA17, PA18)를 통해 대각 방향에 배치된 다른 발광 영역(EMA)으로 흐를 수 있다. 따라서, 발광 영역(EMA)에 분사된 잉크의 표면 형상은 각 발광 영역(EMA)의 상측 및 하측에서 평탄할 수 있고, 발광 소자(ED)의 정렬 공정에서 정렬된 발광 소자(ED)가 잉크의 형상에 의해 발광 영역(EMA) 내에서 상측 및 하측으로 집속되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
ED: 발광 소자
200: 전극층
210: 제1 전극
220: 제2 전극
400: 제2 뱅크
600: 제1 뱅크
610: 제1 격벽
620: 제2 격벽
630: 제3 격벽
640: 제4 격벽
700: 접촉 전극
710: 제1 접촉 전극
720: 제2 접촉 전극
PX: 화소
SPX: 서브 화소
EMA: 발광 영역
SA: 서브 영역

Claims (20)

  1. 제1 방향으로 서로 인접하는 제1 발광 영역 및 제1 서브 영역을 포함하는 제1 서브 화소; 및
    상기 제1 발광 영역의 일부 및 상기 제1 서브 영역을 둘러싸는 뱅크를 포함하되,
    상기 뱅크는,
    상기 제1 서브 영역을 둘러싸도록 배치되는 제1 격벽, 및
    상기 제1 발광 영역과 상기 제1 방향과 교차하는 제2 방향으로 인접 배치되는 제2 격벽을 포함하고,
    상기 제2 격벽과 상기 제1 격벽은 상기 제1 방향으로 서로 이격된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 발광 영역 및 상기 제1 서브 영역에 걸쳐 배치되며, 상기 제1 방향으로 연장되고 상기 제2 방향으로 이격되는 제1 전극 및 제2 전극; 및
    상기 제1 발광 영역에서 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자를 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 뱅크는 상기 제1 전극 및 상기 제2 전극 상에 배치되는 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 발광 영역에서 상기 제1 방향으로 연장되되, 상기 제1 서브 영역에서 종지되는 표시 장치.
  5. 제1 항에 있어서,
    상기 뱅크는 소수성을 갖는 물질을 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 서브 화소와 상기 제2 방향으로 인접 배치되며, 상기 제1 방향으로 서로 인접하는 제2 발광 영역 및 제2 서브 영역을 포함하는 제2 서브 화소를 더 포함하되,
    상기 제2 서브 영역은 상기 제2 격벽을 사이에 두고 상기 제1 발광 영역과 상기 제2 방향으로 이격되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 격벽은 상기 제2 서브 영역을 둘러싸도록 배치되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 서브 화소와 상기 제2 방향으로 인접 배치되며, 상기 제1 방향으로 서로 인접하는 제3 발광 영역 및 제3 서브 영역을 포함하는 제3 서브 화소를 더 포함하되,
    상기 제3 발광 영역은 상기 제2 격벽을 사이에 두고 상기 제2 서브 영역과 상기 제2 방향으로 이격되는 표시 장치.
  9. 제8 항에 있어서,
    상기 뱅크는 상기 제3 서브 영역을 둘러싸는 제3 격벽을 더 포함하며,
    상기 제3 격벽과 상기 제2 격벽은 상기 제1 방향으로 서로 이격된 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 발광 영역은 상기 제1 격벽을 사이에 두고 상기 제1 서브 영역과 상기 제2 방향으로 이격되고, 상기 제3 격벽을 사이에 두고 상기 제3 서브 영역과 상기 제2 방향으로 이격되는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 서브 화소와 상기 제2 방향으로 인접 배치되며, 상기 제1 방향으로 서로 인접하는 제2 발광 영역 및 제2 서브 영역을 포함하는 제2 서브 화소를 더 포함하되,
    상기 제2 발광 영역은 상기 제2 격벽을 사이에 두고 상기 제1 발광 영역과 상기 제2 방향으로 이격되는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 서브 영역은 상기 제1 서브 영역과 상기 제2 방향으로 인접 배치되며,
    상기 뱅크는 상기 제2 서브 영역을 둘러싸는 제3 격벽을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 격벽과 상기 제3 격벽은 일체화되어 하나의 패턴을 형성하는 표시 장치.
  14. 제12 항에 있어서,
    상기 제2 격벽과 상기 제3 격벽은 상기 제1 방향으로 서로 이격된 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 서브 화소와 상기 제1 방향으로 인접 배치되며, 상기 제1 방향으로 서로 인접하는 제2 발광 영역 및 제2 서브 영역을 포함하는 제2 서브 화소를 더 포함하며,
    상기 뱅크는 상기 제2 서브 영역을 둘러싸는 제3 격벽을 더 포함하고,
    상기 제1 격벽과 상기 제3 격벽 사이의 상기 제1 방향으로의 거리는 상기 제2 격벽의 상기 제1 방향으로의 길이보다 큰 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 격벽과 상기 제2 격벽 사이의 상기 제1 방향으로의 간격은 상기 제2 격벽의 상기 제1 방향으로의 길이보다 작은 표시 장치.
  17. 제1 발광 영역;
    상기 제1 발광 영역의 제1 방향 일측에 배치된 제1 서브 영역;
    상기 제1 발광 영역의 상기 제1 방향 타측에 배치된 제2 서브 영역;
    상기 제1 발광 영역의 상기 제1 방향과 교차하는 제2 방향 일측에 배치된 제3 서브 영역;
    상기 제1 서브 영역을 둘러싸도록 배치되는 제1 격벽;
    상기 제2 서브 영역을 둘러싸도록 배치되는 제2 격벽; 및
    상기 제3 서브 영역을 둘러싸도록 배치되는 제3 격벽을 포함하되,
    상기 제3 격벽은 상기 제2 격벽과 상기 제1 방향으로 이격되되, 상기 제1 격벽과 일체화되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 발광 영역, 상기 제1 서브 영역 및 상기 제2 서브 영역에 걸쳐 배치되며, 상기 제1 방향으로 연장되고 상기 제2 방향으로 이격되는 제1 전극 및 제2 전극; 및
    상기 제1 발광 영역에서 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자를 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 발광 영역에서 상기 제1 방향으로 연장되되, 상기 제1 서브 영역 및 상기 제2 서브 영역에서 종지되는 표시 장치.
  20. 제17 항에 있어서,
    상기 제3 서브 영역의 상기 제1 방향 타측에 배치된 제2 발광 영역을 더 포함하되,
    상기 제2 발광 영역은 상기 제2 서브 영역의 상기 제2 방향 일측에 배치되며,
    상기 제1 발광 영역과 상기 제2 발광 영역 사이에서 상기 제2 격벽과 상기 제3 격벽 사이의 영역으로 정의되는 통로가 형성되는 표시 장치.
KR1020210083014A 2021-06-25 2021-06-25 표시 장치 KR20230001048A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210083014A KR20230001048A (ko) 2021-06-25 2021-06-25 표시 장치
US17/747,602 US20220415965A1 (en) 2021-06-25 2022-05-18 Display device
CN202280037562.6A CN117397036A (zh) 2021-06-25 2022-06-23 显示装置
PCT/KR2022/008911 WO2022270929A1 (ko) 2021-06-25 2022-06-23 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210083014A KR20230001048A (ko) 2021-06-25 2021-06-25 표시 장치

Publications (1)

Publication Number Publication Date
KR20230001048A true KR20230001048A (ko) 2023-01-04

Family

ID=84542603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210083014A KR20230001048A (ko) 2021-06-25 2021-06-25 표시 장치

Country Status (4)

Country Link
US (1) US20220415965A1 (ko)
KR (1) KR20230001048A (ko)
CN (1) CN117397036A (ko)
WO (1) WO2022270929A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102652645B1 (ko) * 2018-09-03 2024-04-02 삼성디스플레이 주식회사 발광 장치 및 이를 구비하는 표시 장치
KR102531406B1 (ko) * 2018-10-02 2023-05-15 삼성디스플레이 주식회사 표시 장치
KR102541260B1 (ko) * 2018-12-13 2023-06-12 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
JP2021086769A (ja) * 2019-11-29 2021-06-03 パナソニックＩｐマネジメント株式会社 発光デバイス及びそれを備えたディスプレイパネル及びその製造方法
KR20210080925A (ko) * 2019-12-23 2021-07-01 엘지디스플레이 주식회사 전계발광 표시장치

Also Published As

Publication number Publication date
US20220415965A1 (en) 2022-12-29
WO2022270929A1 (ko) 2022-12-29
CN117397036A (zh) 2024-01-12

Similar Documents

Publication Publication Date Title
KR20210124564A (ko) 표시 장치
KR20210103602A (ko) 표시 장치
KR20220021949A (ko) 표시 장치
KR20210143969A (ko) 표시 장치
KR20220117954A (ko) 표시 장치
KR20210104392A (ko) 표시 장치
KR20230016080A (ko) 표시 장치
KR20220115674A (ko) 표시 장치 및 이의 제조 방법
KR20230001048A (ko) 표시 장치
KR20210132271A (ko) 표시 장치
CN219979570U (zh) 显示装置
US20220238758A1 (en) Display device
US20220293822A1 (en) Display device and method of repairing the same
KR20220102188A (ko) 표시 장치
KR20230120152A (ko) 표시 장치
KR20230115364A (ko) 표시 장치
KR20230139843A (ko) 표시 장치
KR20220058756A (ko) 표시 장치
KR20230112771A (ko) 표시 장치 및 그 제조 방법
KR20230128179A (ko) 표시 장치
KR20230142010A (ko) 표시 장치
KR20230140634A (ko) 표시 장치
KR20220014472A (ko) 표시 장치
KR20230161005A (ko) 표시 장치
KR20230054532A (ko) 표시 장치