KR20230140634A - 표시 장치 - Google Patents

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KR20230140634A KR1020220038709A KR20220038709A KR20230140634A KR 20230140634 A KR20230140634 A KR 20230140634A KR 1020220038709 A KR1020220038709 A KR 1020220038709A KR 20220038709 A KR20220038709 A KR 20220038709A KR 20230140634 A KR20230140634 A KR 20230140634A
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박도영
김경배
채종철
홍성철
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에 배치되며, 서로 이격된 제1 전압 라인, 제2 전압 라인 및 접촉 도전 패턴을 포함하는 도전층, 상기 도전층 상에 배치된 패시베이션층, 상기 패시베이션층 상에 배치된 비아층, 상기 비아층 상에 배치되며, 서로 이격된 제1 정렬 라인 및 제2 정렬 라인을 포함하는 정렬 라인, 상기 정렬 라인 상에서 상기 제1 정렬 라인과 상기 제2 정렬 라인 사이에 배치된 발광 소자, 및 상기 발광 소자 상에 배치되고 서로 이격된 제1 접촉 전극 및 제2 접촉 전극을 포함하되, 상기 제1 정렬 라인은 제1 정렬 컨택홀을 통해 상기 제2 전압 라인과 전기적으로 연결되고, 상기 제2 정렬 라인은 제2 정렬 컨택홀을 통해 상기 제1 전압 라인과 전기적으로 연결되며, 상기 제1 접촉 전극은 제1 전극 컨택홀을 통해 상기 제2 전압 라인과 전기적으로 연결되고, 상기 제2 접촉 전극은 제2 전극 컨택홀을 통해 상기 접촉 도전 패턴과 전기적으로 연결되되, 상기 제1 전극 컨택홀 및 상기 제2 전극 컨택홀은 평면상 상기 정렬 라인과 중첩하지 않는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서, 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 표시 패널은 발광 소자를 포함할 수 있으며, 발광 소자는 발광 다이오드(Light Emitting Diode, LED)일 수 있다. 발광 다이오드는 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 접촉 전극과 정렬 라인을 분리시키고 접촉 전극을 회로 소자층의 도전층과 직접 접촉하여 전기적으로 연결시킴으로써, 신뢰성이 향상된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 접촉 전극과 정렬 라인을 분리시키고 복수의 화소에 걸쳐 배치되는 정렬 라인을 서로 분리하는 분리 공정을 생략함으로써, 제조 공정 효율이 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않으며, 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 서로 이격된 제1 전압 라인, 제2 전압 라인 및 접촉 도전 패턴을 포함하는 도전층, 상기 도전층 상에 배치된 패시베이션층, 상기 패시베이션층 상에 배치된 비아층, 상기 비아층 상에 배치되며, 서로 이격된 제1 정렬 라인 및 제2 정렬 라인을 포함하는 정렬 라인, 상기 정렬 라인 상에서 상기 제1 정렬 라인과 상기 제2 정렬 라인 사이에 배치된 발광 소자, 및 상기 발광 소자 상에 배치되고 서로 이격된 제1 접촉 전극 및 제2 접촉 전극을 포함하되, 상기 제1 정렬 라인은 제1 정렬 컨택홀을 통해 상기 제2 전압 라인과 전기적으로 연결되고, 상기 제2 정렬 라인은 제2 정렬 컨택홀을 통해 상기 제1 전압 라인과 전기적으로 연결되며, 상기 제1 접촉 전극은 제1 전극 컨택홀을 통해 상기 제2 전압 라인과 전기적으로 연결되고, 상기 제2 접촉 전극은 제2 전극 컨택홀을 통해 상기 접촉 도전 패턴과 전기적으로 연결되되, 상기 제1 전극 컨택홀 및 상기 제2 전극 컨택홀은 평면상 상기 정렬 라인과 중첩하지 않는다.
상기 제1 접촉 전극은 상기 제1 전극 컨택홀이 노출하는 상기 제2 전압 라인과 직접 접촉하고, 상기 제2 접촉 전극은 상기 제2 전극 컨택홀이 노출하는 상기 접촉 도전 패턴과 직접 접촉할 수 있다.
상기 제1 접촉 전극은 상기 발광 소자의 일 단부와 접촉하고, 상기 제2 접촉 전극은 상기 발광 소자의 타 단부와 접촉하며, 상기 접촉 도전 패턴은 트랜지스터와 전기적으로 연결될 수 있다.
상기 제1 정렬 라인은 상기 제1 정렬 컨택홀이 노출하는 상기 제2 전압 라인과 직접 접촉하고, 상기 제2 정렬 라인은 상기 제2 정렬 컨택홀이 노출하는 상기 제1 전압 라인과 직접 접촉할 수 있다.
상기 정렬 라인 상에 배치되는 절연층을 더 포함하되, 상기 발광 소자는 상기 절연층 상에 배치되고, 상기 절연층은 상기 정렬 라인을 완전히 덮을 수 있다.
상기 제1 접촉 전극 및 상기 제2 접촉 전극과 상기 정렬 라인 사이에는 상기 절연층이 개재되고, 상기 제1 접촉 전극 및 상기 제2 접촉 전극과 상기 정렬 라인은 물리적으로 접촉하지 않을 수 있다.
상기 제2 정렬 라인과 상기 제2 접촉 전극은 상호 전기적으로 절연될 수 있다.
상기 제1 접촉 전극과 상기 제2 접촉 전극은 동일한 층에 형성될 수 있다.
상기 발광 소자 상에 배치되며 상기 제1 접촉 전극 및 상기 제2 접촉 전극과 이격된 제3 접촉 전극을 더 포함하되, 상기 제1 정렬 라인은 상기 제2 정렬 라인을 사이에 두고 서로 이격된 제1 서브 정렬 라인 및 제2 서브 정렬 라인을 포함하고, 상기 발광 소자는 상기 제1 서브 정렬 라인과 상기 제2 정렬 라인 사이에 배치되는 제1 발광 소자 및 상기 제2 서브 정렬 라인과 상기 제2 정렬 라인 사이에 배치되는 제2 발광 소자를 포함하며, 상기 제1 접촉 전극은 상기 제1 발광 소자의 일 단부와 접촉하고, 상기 제2 접촉 전극은 상기 제2 발광 소자의 일 단부와 접촉하며, 상기 제3 접촉 전극은 상기 제1 발광 소자의 타 단부 및 상기 제2 발광 소자의 타 단부와 접촉할 수 있다.
상기 제3 접촉 전극은 상기 제1 접촉 전극 및 상기 제2 접촉 전극 상에 배치될 수 있다.
상기 제1 접촉 전극 및 상기 제2 접촉 전극 상에 배치된 절연층을 더 포함하되, 상기 제3 접촉 전극은 상기 절연층 상에 배치되고, 상기 절연층은 상기 제1 접촉 전극 및 상기 제2 접촉 전극을 완전히 덮을 수 있다.
상기 제1 접촉 전극 및 상기 제2 접촉 전극은 상기 제3 접촉 전극 상에 배치될 수 있다.
상기 제3 접촉 전극 상에 배치된 절연층을 더 포함하되, 상기 제1 접촉 전극 및 상기 제2 접촉 전극은 상기 절연층 상에 배치되고, 상기 절연층은 상기 제1 전극 컨택홀 및 상기 제2 전극 컨택홀과 각각 중첩하는 홀을 포함할 수 있다.
상기 비아층은 상기 제1 정렬 컨택홀 및 상기 제1 전극 컨택홀을 함께 노출하는 개구를 포함할 수 있다.
상기 비아층은 평면상 상기 제1 정렬 컨택홀, 상기 제2 정렬 컨택홀, 상기 제1 전극 컨택홀 및 상기 제2 전극 컨택홀과 중첩하지 않을 수 있다.
상기 정렬 라인 상에 배치되는 절연층을 더 포함하되, 상기 제1 접촉 전극 및 상기 제2 접촉 전극은 상기 절연층 상에 배치되고, 상기 제1 정렬 컨택홀 및 상기 제2 정렬 컨택홀은 상기 패시베이션층의 측벽으로 이루어지고, 상기 제1 전극 컨택홀 및 상기 제2 전극 컨택홀은 상기 패시베이션층의 측벽 및 상기 절연층의 측벽으로 이루어질 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 방향으로 배열되는 제1 화소 및 제2 화소를 포함하는 표시 장치로서, 기판 상에 배치되며, 상기 제1 화소 및 상기 제2 화소를 각각 구동하는 트랜지스터를 포함하는 회로 소자층, 상기 회로 소자층 상에서 상기 제1 방향으로 연장되어 상기 제1 화소 및 상기 제2 화소에 걸쳐 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 정렬 라인 및 제2 정렬 라인, 상기 제1 화소 및 상기 제2 화소 각각에 구비되며, 상기 제1 정렬 라인 및 상기 제2 정렬 라인 사이에 배치되는 발광 소자, 상기 제1 화소 및 상기 제2 화소 각각에 구비되며, 상기 발광 소자의 일 단부와 중첩하고 상기 제1 방향으로 연장된 제1 접촉 전극, 및 상기 제1 화소 및 상기 제2 화소 각각에 구비되며, 상기 발광 소자의 타 단부와 중첩하고 상기 제1 방향으로 연장되는 제2 접촉 전극을 포함하되, 상기 제1 접촉 전극과 상기 제2 접촉 전극은 제2 방향으로 서로 이격되고, 상기 제1 접촉 전극은 제1 전극 컨택홀을 통해 상기 회로 소자층과 전기적으로 연결되고, 상기 제2 접촉 전극은 제2 전극 컨택홀을 통해 상기 회로 소자층과 전기적으로 연결되며, 상기 제1 전극 컨택홀 및 상기 제2 전극 컨택홀은 평면상 상기 제1 정렬 라인 및 상기 제2 정렬 라인과 중첩하지 않는다.
상기 회로 소자층은 서로 이격된 제1 전압 라인 및 제1 접촉 도전 패턴을 포함하되, 상기 제1 접촉 도전 패턴은 상기 제1 화소의 트랜지스터와 전기적으로 연결되고, 상기 제1 화소의 제1 접촉 전극은 상기 제1 전극 컨택홀이 노출하는 상기 제1 전압 라인과 직접 접촉하고, 상기 제1 화소의 제2 접촉 전극은 상기 제2 전극 컨택홀이 노출하는 상기 제1 접촉 도전 패턴과 직접 접촉할 수 있다.
상기 회로 소자층은 상기 제1 전압 라인 및 상기 제1 접촉 도전 패턴과 이격된 제2 전압 라인을 더 포함하되, 상기 제1 정렬 라인은 상기 제1 정렬 컨택홀이 노출하는 상기 제1 전압 라인과 직접 접촉하고, 상기 제2 정렬 라인은 상기 제2 정렬 컨택홀이 노출하는 상기 제2 전압 라인과 직접 접촉할 수 있다.
상기 제1 화소의 제1 접촉 전극과 상기 제2 화소의 제1 접촉 전극은 일체화되어 하나의 패턴으로 형성되고, 상기 제1 화소의 제2 접촉 전극과 상기 제2 화소의 제2 접촉 전극은 상기 제1 방향으로 서로 이격될 수 있다.
상기 제1 정렬 라인, 상기 제2 정렬 라인, 상기 제1 접촉 전극 및 상기 제2 접촉 전극은 서로 물리적으로 접촉하지 않을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 접촉 전극과 정렬 라인을 분리시키고 접촉 전극을 회로 소자층의 도전층과 직접 접촉하여 전기적으로 연결시킴으로써, 표시 장치의 신뢰성이 향상될 수 있다.
또한, 표시 장치의 접촉 전극과 정렬 라인을 분리시키고 복수의 화소에 걸쳐 배치되는 정렬 라인을 서로 분리하는 분리 공정을 생략함으로써, 표시 장치의 제조 공정 효율이 개선될 수 있다. 아울러, 상기 분리 공정이 수행되는 영역이 생략되어 동일한 평면 면적 대비 발광 영역의 면적이 증가하고, 발광 소자의 잉크젯 프린팅 공정에서의 잉크 공정의 마진을 확보할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타낸 개략적인 배치도이다.
도 3은 일 실시예에 따른 표시 장치의 화소 배열을 나타낸 개략적인 배치도이다.
도 4는 일 실시예에 따른 표시 장치의 화소들을 간략하게 나타내는 블록도이다.
도 5는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 6은 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 7은 일 실시예에 따른 표시 장치의 회로 소자층의 개략적인 평면 레이아웃도이다.
도 8은 도 7의 A 영역을 확대한 평면 레이아웃도이다.
도 9는 일 실시예에 따른 표시 장치의 발광 소자층의 개략적인 평면 레이아웃도이다.
도 10은 도 9의 실시예에 따른 정렬 라인, 접촉 전극 및 제3 도전층 사이의 상대적인 평면 배치도이다.
도 11은 도 9 및 도 10의 실시예에 따른 표시 장치의 일 예를 나타낸 단면도이다.
도 12는 도 9 및 도 10의 B 영역에 배치된 제1 정렬 컨택홀과 제1 전극 컨택홀의 주변 영역에 배치된 복수의 홀들을 개략적으로 나타낸 평면 배치도이다.
도 13은 도 9 및 도 10의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
도 14는 도 9 및 도 10의 II-II'선을 따라 자른 일 예를 나타낸 단면도이다.
도 15는 도 9 및 도 10의 III-III'선을 따라 자른 일 예를 나타낸 단면도이다.
도 16은 일 실시예에 따른 발광 소자의 개략 사시도이다.
도 17은 도 11의 C 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 18 내지 도 20는 도 9 및 도 10의 I-I'선을 따라 자른 표시 장치의 제조 공정 별 단면도들이다.
도 21은 도 9 및 도 10의 I-I'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 22는 도 9 및 도 10의 I-I'선을 따라 자른 또 다른 예를 나타낸 단면도이다.
도 23은 다른 실시예에 따른 표시 장치의 발광 소자층의 개략적인 평면 레이아웃도이다.
도 24는 도 23의 IV-IV'선을 따라 자른 일 예를 나타낸 단면도이다.
도 25는 또 다른 실시예에 따른 표시 장치의 발광 소자층의 개략적인 평면 레이아웃도이다.
도 26은 또 다른 실시예에 따른 표시 장치의 발광 소자층의 개략적인 평면 레이아웃도이다.
도 27은 다른 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 28은 또 다른 실시예에 따른 표시 장치의 발광 소자층의 개략적인 평면 레이아웃도이다.
도 29는 도 28의 실시예에 따른 정렬 라인, 접촉 전극 및 제3 도전층 사이의 상대적인 평면 배치도이다.
도 30은 도 28 및 도 29의 실시예에 따른 표시 장치의 일 예를 나타낸 단면도이다.
도 31은 도 28 및 도 29의 V-V'선을 따라 자른 일 예를 나타낸 단면도이다.
도 32는 도 28 및 도 29의 실시예에 따른 표시 장치의 다른 예를 나타낸 단면도이다.
도 33은 도 28 및 도 29의 V-V'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 34는 도 28에 따른 표시 장치의 패드 영역의 일 예를 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향(또는 표시 방향)을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일 측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일 측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일 측을 향하는 표면을 나타낸다. 또한, "하부"는 제3 방향(DR3) 타 측으로 표시 방향의 반대 방향을 나타내고, "하면"은 제3 방향(DR3) 타 측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제1 방향(DR1) 일 측, "좌측"는 제1 방향(DR1) 타 측, "상측"은 제2 방향(DR2) 일 측, "하측"은 제2 방향(DR2) 타 측을 나타낸다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 예시적인 실시예에서, 각 화소(PX)는 무기 입자로 이루어진 복수의 발광 소자를 포함할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타낸 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다. 상기 표시 장치(10)에 포함된 복수의 배선들은 후술하는 회로 소자층(CCL, 도 6 참조)의 제1 도전층(110, 도 7 참조) 또는 제3 도전층(140, 도 7 참조)으로 형성될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
스캔 라인(SL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SL)은 제2 방향(DR2)으로 연장되는 부분을 더 포함할 수 있다. 예시적인 실시예에서, 스캔 라인(SL)은 제1 방향(DR1)으로 연장된 수평 스캔 라인(SL_X) 및 제2 방향(DR2)으로 연장된 수직 스캔 라인(SL_Y)을 포함할 수 있다.
수평 스캔 라인(SL_X)은 제1 방향(DR1)으로 연장되어 동일한 행에 배치된 화소(PX)에 걸쳐 배치될 수 있다. 수평 스캔 라인(SL_X)은 복수 개일 수 있으며, 복수의 수평 스캔 라인(SL_X)들은 제2 방향(DR2)으로 서로 이격될 수 있다. 예시적인 실시예에서, 수평 스캔 라인(SL_X)은 각 화소(PX) 행들마다 배치될 수 있다.
수직 스캔 라인(SL_Y)은 제2 방향(DR2)으로 연장되어 동일한 열에 배치된 화소(PX)에 걸쳐 배치될 수 있다. 수직 스캔 라인(SL_Y)은 복수 개일 수 있으며, 복수의 수직 스캔 라인(SL_Y)들은 제1 방향(DR1)으로 서로 이격될 수 있다. 예시적인 실시예에서, 수직 스캔 라인(SL_Y)은 각 화소(PX) 열들마다 배치될 수 있다.
수직 스캔 라인(SL_Y)과 수평 스캔 라인(SL_X)은 표시 영역(DPA)에서 서로 교차할 수 있다. 수평 스캔 라인(SL_X)과 수직 스캔 라인(SL_Y)은 서로 다른 층에 배치된 도전층으로 이루어질 수 있다. 복수의 수직 스캔 라인(SL_Y)들 중 하나의 수직 스캔 라인(SL_Y)은 복수의 수평 스캔 라인(SL_X)들 중 하나의 수평 스캔 라인(SL_X)과 교차하는 영역에서 전기적으로 연결될 수 있다. 서로 다른 화소(PX) 열에 배치된 수직 스캔 라인(SL_Y)은 서로 다른 화소(PX) 행에 배치된 수평 스캔 라인(SL_X)과 전기적으로 연결될 수 있다.
수직 스캔 라인(SL_Y)의 일 단부는 스캔 구동부에 연결된 스캔 패드(WPD_SL)와 전기적으로 연결될 수 있다. 수직 스캔 라인(SL_Y)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
데이터 라인(DL)은 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인(DL)은 동일한 열에 배치된 화소(PX)에 걸쳐 배치될 수 있다. 데이터 라인(DL)은 수직 스캔 라인(SL_Y)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 데이터 라인(DL)은 복수 개일 수 있으며, 복수의 데이터 라인(DL)은 제1 방향(DR1)으로 서로 이격될 수 있다. 예시적인 실시예에서, 데이터 라인(DL)은 각 화소(PX) 열들마다 배치될 수 있다.
데이터 라인(DL)은 각 화소(PX) 열들마다 3개의 데이터 라인(DL)이 하나의 쌍을 이루며 서로 이웃하여 인접하게 배치될 수 있다. 각 데이터 라인(DL)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
초기화 전압 라인(VIL)은 제2 방향(DR2)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 동일한 열에 배치된 화소(PX)에 걸쳐 배치될 수 있다. 초기화 전압 라인(VIL)은 데이터 라인(DL) 및 수직 스캔 라인(SL_Y)과 각각 제1 방향(DR1)으로 이격되어 배치될 수 있다. 초기화 전압 라인(VIL)은 복수 개일 수 있으며, 복수의 초기화 전압 라인(VIL)은 제1 방향(DR1)으로 서로 이격될 수 있다. 예시적인 실시예에서, 초기화 전압 라인(VIL)은 각 화소(PX) 열들마다 배치될 수 있다. 초기화 전압 라인(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 라인(VL1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 라인(VL1)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 예시적인 실시예에서, 제1 전압 라인(VL1)은 제1 방향(DR1)으로 연장된 제1 수평 전압 라인(VL1_X) 및 제2 방향(DR2)으로 연장된 제1 수직 전압 라인(VL1_Y)을 포함할 수 있다.
제1 수평 전압 라인(VL1_X)은 제1 방향(DR1)으로 연장되어 동일한 행에 배치된 화소(PX)에 걸쳐 배치될 수 있다. 제1 수평 전압 라인(VL1_X)은 복수 개일 수 있으며, 복수의 제1 수평 전압 라인(VL1_X)들은 제2 방향(DR2)으로 서로 이격될 수 있다. 예시적인 실시예에서, 제1 수평 전압 라인(VL2_X)은 짝수 번째 화소(PX) 행들에 배치되고, 홀수 번째 화소(PX) 행들에는 배치되지 않을 수 있다. 다만, 이에 제한되지 않고, 제1 수평 전압 라인(VL1_X)은 홀수 번째 화소(PX) 행들에 배치되고, 짝수 번째 화소(PX) 행들에는 배치되지 않을 수도 있고, 각 화소(PX) 행들마다 배치될 수도 있다.
제1 수직 전압 라인(VL1_Y)은 제2 방향(DR2)으로 연장되어 동일한 열에 배치된 화소(PX)에 걸쳐 배치될 수 있다. 제1 수직 전압 라인(VL1_Y)은 복수 개일 수 있으며, 복수의 제1 수직 전압 라인(VL1_Y)은 제1 방향(DR1)으로 서로 이격될 수 있다. 예시적인 실시예에서, 제1 수직 전압 라인(VL1_Y)은 각 화소(PX) 열들마다 배치될 수 있다.
제1 수평 전압 라인(VL1_X)과 제1 수직 전압 라인(VL1_Y)은 서로 교차할 수 있다. 제1 전압 라인(VL1)은 메쉬(Mesh) 구조를 가질 수 있지만, 이에 제한되는 것은 아니다. 제1 수평 전압 라인(VL1_X)과 제1 수직 전압 라인(VL1_Y)은 서로 다른 층에 배치된 도전층으로 이루어질 수 있다. 제1 수평 전압 라인(VL1_X)과 제1 수직 전압 라인(VL1_Y)은 서로 교차하는 영역에서 전기적으로 연결될 수 있다.
제2 전압 라인(VL2)은 제2 방향(DR2)으로 연장될 수 있다. 제2 전압 라인(VL2)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 예시적인 실시예에서, 제2 전압 라인(VL2)은 제1 방향(DR1)으로 연장된 제2 수평 전압 라인(VL2_X) 및 제2 방향(DR2)으로 연장된 제2 수직 전압 라인(VL2_Y)을 포함할 수 있다.
제2 수평 전압 라인(VL2_X)은 제1 방향(DR1)으로 연장되어 동일한 행에 배치된 화소(PX)에 걸쳐 배치될 수 있다. 제2 수평 전압 라인(VL2_X)은 복수 개일 수 있으며, 복수의 제2 수평 전압 라인(VL2_X)들은 제2 방향(DR2)으로 서로 이격될 수 있다. 예시적인 실시예에서, 제2 수평 전압 라인(VL2_X)은 홀수 번째 화소(PX) 행들에 배치되고, 짝수 번째 화소(PX) 행들에는 배치되지 않을 수 있다. 다만, 이에 제한되지 않고, 제2 수평 전압 라인(VL2_X)은 짝수 번째 화소(PX) 행들에 배치되고, 홀수 번째 화소(PX) 행들에는 배치되지 않을 수도 있고, 각 화소(PX) 행들마다 배치될 수도 있다.
예시적인 실시예에서, 제1 수평 전압 라인(VL1_X)과 제2 수평 전압 라인(VL2_X)은 서로 교번하여 배열될 수 있다. 예를 들어, 제2 수평 전압 라인(VL2_X)은 홀수 번째 화소(PX) 행들에 배치되고 제1 수평 전압 라인(VL1_X)은 짝수 번째 화소(PX) 행들에 배치되어, 상기 제1 수평 전압 라인(VL1_X)과 제2 수평 전압 라인(VL2_X)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 서로 교번하도록 배열될 수 있다.
제2 수직 전압 라인(VL2_Y)은 제2 방향(DR2)으로 연장되어 동일한 열에 배치된 화소(PX)에 걸쳐 배치될 수 있다. 제2 수직 전압 라인(VL2_Y)은 복수 개일 수 있으며, 복수의 제2 수직 전압 라인(VL2_Y)은 제1 방향(DR1)으로 서로 이격될 수 있다. 예시적인 실시예에서, 제2 수직 전압 라인(VL2_Y)은 각 화소(PX) 열들마다 배치될 수 있다.
제2 수평 전압 라인(VL2_X)과 제2 수직 전압 라인(VL2_Y)은 서로 교차할 수 있다. 제2 전압 라인(VL2)은 메쉬(Mesh) 구조를 가질 수 있지만, 이에 제한되는 것은 아니다. 제2 수평 전압 라인(VL2_X)과 제2 수직 전압 라인(VL2_Y)은 서로 다른 층에 배치된 도전층으로 이루어질 수 있다. 제2 수평 전압 라인(VL2_X)과 제2 수직 전압 라인(VL2_Y)은 서로 교차하는 영역에서 전기적으로 연결될 수 있다.
표시 장치(10)의 각 화소(PX)는 적어도 하나의 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)에 전기적으로 연결될 수 있다.
데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 포함된 패드 영역(PDA)에 배치될 수 있다. 패드 영역(PDA)은 표시 장치(10)의 제1 장변(도 2에서 하변) 및 제2 장변(도 2에서 상변)에 인접 배치되는 비표시 영역(NDA)에 배치될 수 있다. 다만, 패드 영역(PDA)의 위치는 이에 제한되지 않고, 다양하게 변형될 수 있다.
일 실시예에서, 데이터 라인(DL)의 배선 패드(WPD_DL, 이하, '데이터 패드'라 칭함), 초기화 전압 라인(VIL)의 배선 패드(WPD_VIL, 이하, '초기화 전압 패드'라 칭함), 스캔 라인(SL)의 배선 패드(WPD_SL, 이하, '스캔 패드')는 하 측에 위치하는 패드 영역(PDA)에 배치되고, 제1 전압 라인(VL1)의 배선 패드(WPD_VL1, 이하, '제1 전압 패드'라 칭함) 및 제2 전압 라인(VL2)의 배선 패드(WPD_VL2, 이하, '제2 전압 패드'라 칭함)는 상 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DL), 초기화 전압 패드(WPD_VIL), 스캔 패드(WPD_SL), 제1 전압 패드(WPD_VL1) 및 제2 전압 패드(WPD_VL2)가 모두 동일한 영역, 하 측에 위치하는 패드 영역(PDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 또한, 표시 장치의 접촉 불량 여부를 검사하는 공정이 수행되는 동안 검사 장치의 전류 측정 장치가 표시 장치(10)의 배선 패드(WPD)와 전기적으로 연결되어 전류를 측정하거나 전압을 인가할 수도 있다.
표시 장치(10)의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다.
도 3은 일 실시예에 따른 표시 장치의 화소 배열을 나타낸 개략적인 배치도이다.
도 1 및 도 3을 참조하면, 표시 장치(10)의 표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 화소(PX)는 표시를 위한 반복되는 최소 단위를 의미한다. 풀 컬러를 디스플레이하기 위해 각 화소(PX)는 서로 다른 색을 방출하는 복수의 서브 화소(SPX)를 포함할 수 있다. 예를 들어, 각 화소(PX)는 제1 색 광 방출을 담당하는 제1 서브 화소(SPX1), 제2 색 광 방출을 담당하는 제2 서브 화소(SPX2) 및 제3 색 광 방출을 담당하는 제3 서브 화소(SPX3)를 포함할 수 있다. 예를 들어, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 한편, 도면에서는 일 화소(PX)가 3개의 서브 화소(SPX)를 포함하는 것을 예시하였으나, 이에 제한되지 않는다. 예를 들어, 일 화소(PX)는 더 많은 수의 서브 화소(SPX)를 포함할 수도 있다.
각 서브 화소(SPX)는 발광 영역(EMA) 및 비발광 영역(NEM)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED, 도 6 참조)에서 방출된 광이 출사되는 영역이고, 비발광 영역(NEM)은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
제1 서브 화소(SPX1)의 발광 영역(EMA)(이하, 제1 발광 영역(EMA1)), 제2 서브 화소(SPX2)의 발광 영역(EMA)(이하, 제2 발광 영역(EMA2)) 및 제3 서브 화소(SPX3)의 발광 영역(EMA)(이하, 제3 발광 영역(EMA3))은 표시 영역(DPA)에서 제1 방향(DR1)을 따라 순차적으로 반복 배치될 수 있다.
비발광 영역(NEM)은 발광 영역(EMA)의 주변에 위치할 수 있다. 구체적으로, 비발광 영역(NEM)은 제1 발광 영역(EMA1), 제2 발광 영역(EMA2) 및 제3 발광 영역(EMA3)을 둘러싸도록 배치될 수 있다.
일 서브 화소(SPX)의 비발광 영역(NEM)은 이웃하는 서브 화소(SPX)(동일 화소(PX) 내의 서브 화소(SPX)인지 여부와 무관함)의 비발광 영역(NEM)과 맞닿는다. 이웃하는 서브 화소(SPX)의 비발광 영역(NEM)은 하나로 연결될 수 있다. 나아가, 전체 서브 화소(SPX)의 비발광 영역(NEM)들은 하나로 연결될 수 있지만, 이에 제한되는 것은 아니다. 이웃하는 각 서브 화소(SPX)의 발광 영역(EMA)은 비발광 영역(NEM)에 의해 구분될 수 있다.
각 서브 화소(SPX)는 비발광 영역(NEM)에 위치하는 서브 영역(SA)을 더 포함할 수 있다. 상기 서브 영역(SA)은 후술하는 바와 같이 발광 소자층(EML, 도 6 참조)의 접촉 전극(700, 도 6 참조)과 회로 소자층(CCL)의 도전층이 서로 접촉하는 영역을 포함할 수 있다.
서브 영역(SA)은 각 서브 화소(SPX)의 발광 영역(EMA)의 상측(또는 제2 방향(DR2) 일 측) 및/또는 하측(또는 제2 방향(DR2) 타 측)에 배치될 수 있다. 이에 따라, 서브 영역(SA)은 동일한 열에 배치되어 이웃하는 서브 화소(SPX)의 발광 영역(EMA) 사이에 배치될 수 있다.
개념적으로, 이웃하는 서브 화소(SPX)는 맞닿아 있는 것으로 해석될 수 있다. 이와 같은 경우에도 서브 화소(SPX)간 경계는 일체로 연결된 비발광 영역(NEM) 상에 놓여 물리적으로 구분되지 않을 수 있다.
복수의 서브 화소(SPX)를 포함하는 각 화소(PX)는 행렬 방향으로 교대 배열될 수 있다. 각 화소(PX) 내의 서브 화소(SPX)의 형상 및 배열은 동일할 수 있지만, 이에 제한되는 것은 아니다. 복수의 서브 화소(SPX)를 포함하는 각 화소(PX)의 전체 형상은 실질적인 정사각형 형상일 수 있다. 그러나, 이에 제한되는 것은 아니고, 각 화소(PX)의 형상은 마름모꼴, 직사각형 등 다양하게 변형 가능하다.
도 4는 일 실시예에 따른 표시 장치의 화소들을 간략하게 나타내는 블록도이다.
도 4를 참조하면, 표시 장치(10)의 일 화소(PX)는 복수의 배선들 및 화소 회로(SP)를 포함할 수 있다.
복수의 배선들은 도 2를 참조하여 상술한 배선들을 포함할 수 있다. 구체적으로, 복수의 배선들은 스캔 라인(SL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)을 포함할 수 있다.
화소 회로(SP)는 각 서브 화소(SPX)를 구동하는 서브 화소 회로를 포함할 수 있다. 구체적으로, 화소 회로(SP)는 제1 서브 화소(SPX1)를 구동하는 서브 화소 회로(SP1, 이하, '제1 서브 화소 회로'라 칭함), 제2 서브 화소(SPX2)를 구동하는 서브 화소 회로(SP2, 이하 '제2 서브 화소 회로'라 칭함) 및 제3 서브 화소(SPX3)를 구동하는 서브 화소 회로(SP3, 이하 '제3 서브 화소 회로'라 칭함)를 포함할 수 있다. 제2 서브 화소 회로(SP2)는 제1 서브 화소 회로(SP1)의 하측에 배치되고, 제3 서브 화소 회로(SP3)는 제1 서브 화소 회로(SP1)와 제2 서브 화소 회로(SP2) 사이에 배치될 수 있으나, 이에 제한되는 것은 아니다.
제1 서브 화소 회로(SP1), 제2 서브 화소 회로(SP2) 및 제3 서브 화소 회로(SP3)는 각각 스캔 라인(SL), 데이터 라인(DL), 초기화 전압 라인(VIL) 및 제1 전압 라인(VL1)에 전기적으로 연결될 수 있다.
스캔 라인(SL)은 제1 내지 제3 서브 화소 회로(SP1, SP2, SP3)와 각각 전기적으로 연결될 수 있다. 스캔 라인(SL)(구체적으로, 수평 스캔 라인(SL_X))은 제2 방향(DR2)으로 연장된 보조 스캔 라인(BSL)과 전기적으로 연결될 수 있다. 스캔 라인(SL)은 보조 스캔 라인(BSL)을 통해 제1 내지 제3 서브 화소 회로(SP1, SP2, SP3)와 각각 전기적으로 연결될 수 있다.
초기화 전압 라인(VIL)은 제2 방향(DR2)으로 연장되어, 제1 내지 제3 서브 화소 회로(SP1, SP2, SP3)와 각각 전기적으로 연결될 수 있다.
제1 전압 라인(VL1)은 제1 내지 제3 서브 화소 회로(SP1, SP2, SP3)와 각각 전기적으로 연결될 수 있다. 구체적으로, 제1 수직 전압 라인(VL1_Y)은 제1 내지 제3 서브 화소 회로(SP1, SP2, SP3)와 각각 전기적으로 연결될 수 있다. 제1 전압 라인(VL1)에는 고전위 전압(또는, 제1 전원 전압)이 인가되며, 상기 제1 전압 라인(VL1)은 화소 회로(SP)에 고전위 전압(또는, 제1 전원 전압)을 공급할 수 있다.
데이터 라인(DL)은 각 서브 화소 회로와 연결된 복수의 데이터 라인들을 포함할 수 있다. 각 화소(PX)가 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)를 포함하고 화소 회로(SP)가 제1 내지 제3 서브 화소 회로(SP1, SP2, SP3)를 포함하는 예시적인 실시예에서, 데이터 라인(DL)은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2) 및 제3 데이터 라인(DL3)을 포함할 수 있다.
제1 데이터 라인(DL1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 데이터 라인(DL1)은 제1 서브 화소 회로(SP1)와 전기적으로 연결될 수 있다. 제2 데이터 라인(DL2)은 제2 방향(DR2)으로 연장되고, 제1 데이터 라인(DL1)과 제1 방향(DR1)으로 이격될 수 있다. 제2 데이터 라인(DL2)은 제2 서브 화소 회로(SP2)와 전기적으로 연결될 수 있다. 제3 데이터 라인(DL3)은 제2 방향(DR2)으로 연장되고, 제1 및 제2 데이터 라인(DL1, DL2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 데이터 라인(DL3)은 제3 서브 화소 회로(SP3)와 전기적으로 연결될 수 있다. 제1 내지 제3 데이터 라인(DL1, DL2, DL3)은 제1 방향(DR1)을 따라 순차 배열될 수 있다.
제2 전압 라인(VL2)은 각 화소(PX)와 전기적으로 연결될 수 있다. 구체적으로, 제2 전압 라인(VL2)은 후술하는 발광 소자층(EML, 도 6 참조)의 정렬 라인(200) 중 일부 및 접촉 전극(700) 중 일부와 전기적으로 연결될 수 있다. 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제2 전압 라인(VL2)은 표시 장치(10)의 제조 공정 중 발광 소자(ED)의 정렬 공정에서 정렬 라인(200)에 정렬 신호를 인가하기 위한 정렬 신호 배선으로 이용되고, 표시 장치(10)의 구동 시에는 각 발광 소자(ED)의 단부와 접촉하는 접촉 전극(700)에 저전위 전압(또는 제2 전원 전압)을 공급하는 구동 배선(또는 전원 배선)일 수 있다.
도 5는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 4 및 도 5를 참조하면, 표시 장치(10)의 각 서브 화소(SPX)는 서브 화소 회로(SP) 및 발광 유닛(LU)을 포함할 수 있다.
서브 화소 회로(SP)는 트랜지스터와 커패시터를 포함할 수 있다. 각 서브 화소 회로(SP)의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPX)는 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 갖는 서브 화소 회로(SP)를 포함할 수 있다. 이하에서는 표시 장치(10)가 포함하는 각 서브 화소(SPX)의 서브 화소 회로(SP)가 3T1C 구조인 것을 예로 하여, 서브 화소 회로(SP)에 대해 설명하지만, 이에 제한되지 않고 서브 화소 회로(SP)는 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소 구조가 적용될 수도 있다.
일 실시예에 따른 서브 화소 회로(SP)는 복수의 트랜지스터 및 커패시터(CST)를 포함할 수 있다. 복수의 트랜지스터는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있다.
발광 유닛(LU)은 서브 화소 회로(SP)와 제2 전압 라인(VL2) 사이에서 서로 병렬 연결된 적어도 하나의 발광 소자(ED)를 포함할 수 있다. 한편, 도 5에는 발광 소자(ED)들이 서브 화소 회로(SP)와 제2 전압 라인(VL2) 사이에서 서로 동일한 방향(예컨대, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 이에 제한되지 않는다. 예를 들어, 발광 소자(ED)들 중 일부는 서브 화소 회로(SP)와 제2 전압 라인(VL2) 사이에서 순방향으로 연결되어, 유효 광원을 구성하고, 다른 일부는 서브 화소 회로(SP)와 제2 전압 라인(VL2) 사이에서 역방향으로 연결될 수도 있다.
발광 소자(ED)는 서브 화소 회로(SP)와 제2 전압 라인(VL2)으로부터 전달되는 전기 신호에 따라 특정 파장대의 광을 방출할 수 있다. 구체적으로, 발광 소자(ED)는 서브 화소 회로(SP)의 제1 트랜지스터(T1)를 통해 공급되는 구동 전류에 따라 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류의 크기에 비례할 수 있다. 발광 소자(ED)는 무기 반도체를 포함하는 무기 발광 소자일 수 있다.
제1 트랜지스터(T1)는 제1 전압 라인(VL1)과 발광 유닛(LU) 사이에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 라인(VL1)으로부터 발광 유닛(LU)으로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 유닛(LU)의 발광 소자(ED)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제2 소스/드레인 전극에 연결되고, 제1 트랜지스터(T1)의 소스 전극은 발광 유닛(LU)의 제1 전극에 연결되며, 제1 트랜지스터(T1)의 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 라인(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결되고, 제2 트랜지스터(T2)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 트랜지스터(T2)의 제1 소스/드레인 전극은 데이터 라인(DL)에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 제1 트랜지스터(T1)의 소스 전극에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 연결되고, 제3 트랜지스터(T3)의 제1 소스/드레인 전극은 초기화 전압 라인(VIL)에 연결되며, 제3 트랜지스터(T3)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제2 및 제3 트랜지스터들(T2, T3) 각각의 제1 소스/드레인 전극은 드레인 전극이고, 제2 소스/드레인 전극은 소스 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
제1 내지 제3 트랜지스터(T1, T2, T3) 각각은 박막 트랜지스터(Thin film transistor)로 형성될 수 있다. 도 5에서는 제1 내지 제3 트랜지스터(T1, T2, T3)가 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 트랜지스터(T1, T2, T3)가 P 타입 MOSFET으로 형성되거나, 제1 내지 제3 트랜지스터(T1, T2, T3) 중 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
도 6은 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 6을 참조하면, 일 실시예에 따른 표시 장치(10)는 기판(SUB), 회로 소자층(CCL) 및 발광 소자층(EML)을 포함할 수 있다.
기판(SUB)은 베이스 부재일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
회로 소자층(CCL)은 기판(SUB) 상에 배치될 수 있다. 회로 소자층(CCL)은 적어도 하나의 트랜지스터 등을 포함하여 발광 소자층(EML)을 구동할 수 있다. 회로 소자층(CCL)은 상술한 복수의 배선들 및 서브 화소 회로(SP)에 포함되는 복수의 트랜지스터(T1, T2, T3)와 커패시터(CST) 등을 포함할 수 있다. 회로 소자층(CCL)에 대한 상세한 설명은 후술된다.
발광 소자층(EML)은 회로 소자층(CCL) 상에 배치될 수 있다. 일 실시예에 따른 발광 소자층(EML)은 정렬 라인(200), 제1 절연층(510), 제1 뱅크(600), 발광 소자(ED), 제2 절연층(520) 및 접촉 전극(700)을 포함할 수 있다.
정렬 라인(200)은 회로 소자층(CCL) 상에 배치될 수 있다. 정렬 라인(200)은 제1 정렬 라인(210) 및 제2 정렬 라인(220)을 포함할 수 있다. 제1 정렬 라인(210) 및 제2 정렬 라인(220)은 회로 소자층(CCL)의 일면 상에서 서로 이격될 수 있다.
제1 절연층(510)은 정렬 라인(200)이 형성된 회로 소자층(CCL)의 일면 상에 배치될 수 있다. 제1 절연층(510)은 정렬 라인(200) 상에 배치되며, 정렬 라인(200)을 완전히 커버할 수 있다. 제1 절연층(510)은 제1 정렬 라인(210)과 제2 정렬 라인(220)을 상호 절연시킬 수 있다.
제1 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제1 뱅크(600)는 비발광 영역(NEM)에 배치될 수 있다. 제1 뱅크(600)는 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3) 각각에 대응하는 개구를 포함할 수 있다. 상기 제1 뱅크(600)가 포함하는 개구는 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3) 각각에 배치되는 발광 소자(ED)를 노출할 수 있다.
발광 소자(ED)는 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)는 각 서브 화소(SPX)마다 구비될 수 있고, 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)에 각각 배치될 수 있다. 발광 소자(ED)는 발광 영역(EMA)에서 제1 뱅크(600)가 노출하는 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED)는 제1 절연층(510) 상에서 제1 정렬 라인(210)과 제2 정렬 라인(220) 사이에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있으며, 발광 소자(ED)의 양 단부 중 적어도 일 단부가 제1 정렬 라인(210) 또는 제2 정렬 라인(220) 상에 놓이도록 정렬될 수 있다.
발광 소자(ED) 각각은 특정 파장대의 광을 방출할 수 있다. 예를 들어, 발광 소자(ED)는 480nm 이하의 범위의 피크 파장, 바람직하게 445nm 내지 480nm 이하의 범위의 피크 파장을 갖는 제3 색 광 또는 청색 광을 방출할 수 있다. 다만, 이에 제한되지 않고 발광 소자(ED)는 녹색 광 또는 적색 광을 방출할 수도 있다.
제2 절연층(520)은 발광 소자(ED)가 배치된 제1 절연층(510) 및 제1 뱅크(600) 상에 배치될 수 있다. 제2 절연층(520)은 각 서브 화소(SPX)의 발광 영역(EMA) 내에서 발광 소자(ED) 상에 배치될 수 있다. 상기 발광 영역(EMA)에서 발광 소자(ED) 상에 배치된 제2 절연층(520)은 상기 발광 소자(ED)의 양 단부를 노출하는 개구를 포함할 수 있다.
접촉 전극(700)은 제2 절연층(520) 상에 배치될 수 있다. 접촉 전극(700)은 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다. 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 발광 소자(ED) 상에 위치하는 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다.
제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 중첩할 수 있다. 제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 전기적으로 연결될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부와 물리적으로 접촉할 수 있다.
제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부와 중첩할 수 있다. 제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부와 전기적으로 연결될 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부와 물리적으로 접촉할 수 있다.
도 7은 일 실시예에 따른 표시 장치의 회로 소자층의 개략적인 평면 레이아웃도이다.
이하, 표시 장치(10)의 회로 소자층(CCL)의 평면 구조에 대하여 상세히 설명한다.
도 7에는 동일한 열에 이웃하여 배치된 두 화소(PX)의 회로 소자층(CCL)을 도시하고 있다. 구체적으로, 도 7은 동일한 열(또는 제2 방향(DR2)을 따라)에 이웃하여 배치된 제1 화소(PX1)와 제2 화소(PX2)의 회로 소자층(CCL)의 레이아웃도를 도시하고 있다. 이에 제한되는 것은 아니나, 제1 화소(PX1)는 행렬 방향으로 배열된 복수의 화소(PX)들 중 홀수 번째 행들에 배치된 화소(PX1)이고, 제2 화소(PX2)는 행렬 방향으로 배열된 복수의 화소(PX)들 중 짝수 번째 행들에 배치된 화소(PX2)를 의미할 수 있다. 다만, 이에 제한되지 않고 제1 화소(PX1)가 행렬 방향으로 배열된 복수의 화소(PX)들 중 짝수 번째 행들에 배치된 화소(PX1)이고, 제2 화소(PX2)가 행렬 방향으로 배열된 복수의 화소(PX)들 중 홀수 번째 행들에 배치된 화소(PX2)를 의미할 수도 있다. 이하, 본 명세서에서는 설명의 편의상 제1 화소(PX1)는 홀수 번째 행에 배치된 화소(PX)를 의미하고 제2 화소(PX2)는 짝수 번째 행에 배치된 화소(PX)를 의미하며, 동일한 도면 부호 'PX1'에 대하여 제1 화소(PX1) 또는 홀수 번째 행의 화소(PX1)로 지칭될 수 있고 동일한 도면 부호 'PX2'에 대하여 제2 화소(PX2) 또는 짝수 번째 행의 화소(PX2)로 지칭될 수 있다.
한편, 제1 화소(PX1)와 제2 화소(PX2)의 회로 소자층(CCL)의 평면 구조는 화소(PX)의 하측에 배치되는 전압 라인의 종류가 상이한 점을 제외하고 대체로 유사한 평면 구조를 가질 수 있다. 후술하는 바와 같이, 평면상 화소(PX)의 최상측에 배치되는 배선을 수평 스캔 라인(SL_X)을 기준으로 하는 경우, 제1 화소(PX1)에는 평면상 하측에 제2 수평 전압 라인(VL2_X)이 배치되고, 제2 화소(PX2)에는 평면상 하측에 제1 수평 전압 라인(VL1_X)이 배치되는 점을 제외하고, 제1 화소(PX1)와 제2 화소(PX2)의 평면 구조는 실질적으로 동일할 수 있다. 구체적으로, 제1 화소(PX1)의 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 서브 화소 회로인 제1 내지 제3 서브 화소 회로(SP1, SP2, SP3)를 구성하는 복수의 패턴들과 제2 화소(PX2)의 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 서브 화소 회로인 제1 내지 제3 서브 화소 회로(SP1, SP2, SP3)를 구성하는 복수의 패턴의 평면 구조는 실질적으로 동일할 수 있다. 따라서, 제2 화소(PX2)의 회로 소자층(CCL)에 대한 설명은 제1 화소(PX1)의 회로 소자층(CCL)과 차이점을 위주로 설명하기로 하고, 중복된 설명은 생략한다.
도 7을 참조하면, 회로 소자층(CCL)은 제1 도전층(110), 반도체층(120), 제2 도전층(130) 및 제3 도전층(140)을 포함할 수 있다. 이하, 제1 도전층(110), 반도체층(120), 제2 도전층(130) 및 제3 도전층(140) 순으로 설명하기로 한다.
제1 도전층(110)은 제1 수직 전압 라인(VL1_Y), 제2 수직 전압 라인(VL2_Y), 수직 스캔 라인(SL_Y), 초기화 전압 라인(VIL), 데이터 라인(DL) 및 차광 패턴(BML)을 포함할 수 있다.
제1 수직 전압 라인(VL1_Y)은 제2 방향(DR2)으로 연장되고, 동일한 열에 배치되는 제1 화소(PX1) 및 제2 화소(PX2)에 걸쳐 배치될 수 있다. 예를 들어, 제1 수직 전압 라인(VL1_Y)은 평면상 화소(PX)의 좌측에 배치될 수 있다.
제2 수직 전압 라인(VL2_Y)은 제2 방향(DR2)으로 연장되고, 동일한 열에 배치되는 제1 화소(PX1) 및 제2 화소(PX2)에 걸쳐 배치될 수 있다. 제2 수직 전압 라인(VL2_Y)은 평면상 화소(PX)의 우측에 배치될 수 있다. 제2 수직 전압 라인(VL2_Y)은 제1 수직 전압 라인(VL1_Y)과 제1 방향(DR1)으로 이격될 수 있다. 예를 들어, 제2 수직 전압 라인(VL2_Y)은 평면상 제1 수직 전압 라인(VL1_Y)의 우측에 이격되어 배치될 수 있다.
수직 스캔 라인(SL_Y)은 제2 방향(DR2)으로 연장되며, 동일한 열에 배치되는 제1 화소(PX1) 및 제2 화소(PX2)에 걸쳐 배치될 수 있다. 수직 스캔 라인(SL_Y)은 제1 수직 전압 라인(VL1_Y) 및 제2 수직 전압 라인(VL2_Y)과 제1 방향(DR1)으로 이격될 수 있다. 예를 들어, 수직 스캔 라인(SL_Y)은 평면상 제1 수직 전압 라인(VL1_Y)의 좌측에 이격되어 배치될 수 있다.
상술한 바와 같이, 수직 스캔 라인(SL_Y)은 수평 스캔 라인(SL_X)과 교차할 수 있으며, 복수의 수직 스캔 라인(SL_Y)들 중 하나는 복수의 수평 스캔 라인(SL_X)들 중 하나와 상기 교차하는 영역에서 서로 전기적으로 연결될 수 있다. 구체적으로, 복수의 수직 스캔 라인(SL_Y)들 중 하나의 수직 스캔 라인(SL_Y)은 후술하는 제3 도전층(140)에 포함된 복수의 수평 스캔 라인(SL_X)들 중 하나의 수평 스캔 라인(SL_X)과 제3 컨택홀(CNT3)을 통해 연결될 수 있다. 예시적인 실시예에서, 제1 화소(PX1) 및 제2 화소(PX2)를 걸쳐 배치되는 수직 스캔 라인(SL_Y)은 제1 화소(PX1)의 상측에 배치된 수평 스캔 라인(SL_X1)과 제3 컨택홀(CNT3)을 통해 연결되고, 제2 화소(PX2)의 상측에 배치된 수평 스캔 라인(SL_X2)과 연결되지 않을 수 있다.
수직 스캔 라인(SL_Y)을 통해 인가되는 스캔 신호는 제1 방향(DR1)으로 연장된 제1 화소(PX1)의 수평 스캔 라인(SL_X1)을 통해 제1 화소(PX1)와 동일한 행에 배치된 복수의 화소(PX)에 전달될 수 있다. 제2 화소(PX2)의 수평 스캔 라인(SL_X2)은 다른 화소(PX) 열에 배치된 수직 스캔 라인과 연결되어 상기 다른 화소(PX) 열에 배치된 수직 스캔 라인을 통해 인가되는 스캔 신호를 전달받을 수 있다. 이에 따라, 서로 다른 행에 배치된 화소(PX)에는 서로 다른 수직 스캔 라인(SL_Y)을 통해 스캔 신호가 전달될 수 있다.
초기화 전압 라인(VIL)은 제2 방향(DR2)으로 연장되며, 동일한 열에 배치되는 제1 화소(PX1) 및 제2 화소(PX2)에 걸쳐 배치될 수 있다. 초기화 전압 라인(VIL)은 제1 수직 전압 라인(VL1_Y) 및 제2 수직 전압 라인(VL2_Y)과 제1 방향(DR1)으로 이격될 수 있다. 초기화 전압 라인(VIL)은 제1 수직 전압 라인(VL1_Y)과 제2 수직 전압 라인(VL2_Y) 사이에 배치될 수 있다.
데이터 라인(DL)은 제2 방향(DR2)으로 연장되며, 동일한 열에 배치되는 제1 화소(PX1) 및 제2 화소(PX2)에 걸쳐 배치될 수 있다. 데이터 라인(DL)은 제1 수직 전압 라인(VL1_Y), 수직 스캔 라인(SL_Y), 초기화 전압 라인(VIL) 및 제2 수직 전압 라인(VL2_Y)과 제1 방향(DR1)으로 이격될 수 있다. 데이터 라인(DL)은 초기화 전압 라인(VIL)과 제2 수직 전압 라인(VL2_Y) 사이에 배치될 수 있다.
제1 데이터 라인(DL1)은 초기화 전압 라인(VIL)과 제2 수직 전압 라인(VL2_Y) 사이에 배치되고, 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)과 제2 수직 전압 라인(VL2_Y) 사이에 배치되며, 제3 데이터 라인(DL3)은 제2 데이터 라인(DL2)과 제2 수직 전압 라인(VL2_Y) 사이에 배치될 수 있다.
차광 패턴(BML)은 제1 수직 전압 라인(VL1_Y)과 초기화 전압 라인(VIL) 사이에 배치될 수 있다. 차광 패턴(BML)은 각 화소(PX) 마다 구비될 수 있다. 예를 들어, 차광 패턴(BML)은 제1 화소(PX1) 및 제2 화소(PX2)에 각각 구비될 수 있다. 일 화소(PX)에 포함된 차광 패턴(BML)은 복수 개일 수 있으며, 상기 차광 패턴(BML)은 각 서브 화소(SPX)마다 구비될 수 있다. 일 화소(PX) 내에서 각 서브 화소(SPX)마다 구비되는 복수의 차광 패턴(BML)들은 제1 수직 전압 라인(VL1_Y)과 초기화 전압 라인(VIL) 사이에서 제2 방향(DR2)으로 서로 이격될 수 있다.
반도체층(120)은 제1 반도체 패턴(ACT1), 제2 반도체 패턴(ACT2) 및 제3 반도체 패턴(ACT3)을 포함할 수 있다. 제1 반도체 패턴(ACT1), 제2 반도체 패턴(ACT2) 및 제3 반도체 패턴(ACT3)은 서로 이격될 수 있다. 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)은 각 화소(PX) 마다 구비될 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)은 제1 화소(PX1) 및 제2 화소(PX2)에 각각 구비될 수 있다.
제1 반도체 패턴(ACT1)은 제1 수직 전압 라인(VL1_Y)과 차광 패턴(BML) 사이에 배치될 수 있다. 제1 반도체 패턴(ACT1)은 일 단부가 제1 도전층(110)의 제1 수직 전압 라인(VL1_Y) 및 제3 도전층(140)의 제4 연결 패턴(144)과 중첩되고, 타 단부가 제1 도전층(110)의 차광 패턴(BML) 및 제3 도전층(140)의 제1 도전 패턴(CP)과 중첩되도록 배치될 수 있다. 일 화소(PX)에 포함된 제1 반도체 패턴(ACT1)은 복수 개일 수 있으며, 상기 제1 반도체 패턴(ACT1)은 각 서브 화소(SPX)마다 구비될 수 있다. 제1 반도체 패턴(ACT1)의 각 서브 화소(SPX)의 제1 트랜지스터(T1)의 반도체 패턴(ACT1)일 수 있다.
제2 반도체 패턴(ACT2)은 제1 반도체 패턴(ACT1)과 이격될 수 있다. 제2 반도체 패턴(ACT2)은 데이터 라인(DL)과 후술하는 제2 도전층(130)의 제1 게이트 패턴(131) 사이에 배치될 수 있다. 제2 반도체 패턴(ACT2)은 일 단부가 제1 도전층(110)의 데이터 라인(DL) 및 제3 도전층(140)의 제1 연결 패턴(141)과 중첩되고, 타 단부가 제2 도전층(130)의 제1 게이트 패턴(131) 및 제3 도전층(140)의 제2 연결 패턴(142)과 중첩되도록 배치될 수 있다. 일 화소(PX)에 포함된 제2 반도체 패턴(ACT2)은 복수 개일 수 있으며, 상기 제2 반도체 패턴(ACT2)은 각 서브 화소(SPX)마다 구비될 수 있다. 제2 반도체 패턴(ACT2)의 각 서브 화소(SPX)의 제2 트랜지스터(T2)의 반도체 패턴(ACT2)일 수 있다.
제3 반도체 패턴(ACT3)은 제1 및 제2 반도체 패턴(ACT1, ACT2)과 이격되도록 배치될 수 있다. 제3 반도체 패턴(ACT3)은 차광 패턴(BML)과 초기화 전압 라인(VIL) 사이에 배치될 수 있다. 제3 반도체 패턴(ACT3)은 일 단부가 제1 도전층(110)의 초기화 전압 라인(VIL) 및 제3 도전층(140)의 제3 연결 패턴(143)과 중첩되고, 타 단부가 제1 도전층(110)의 차광 패턴(BML) 및 제3 도전층(140)의 제1 도전 패턴(CP)과 중첩되도록 배치될 수 있다. 일 화소(PX)에 포함된 제3 반도체 패턴(ACT3)은 복수 개일 수 있으며, 상기 제3 반도체 패턴(ACT3)은 각 서브 화소(SPX)마다 구비될 수 있다. 제3 반도체 패턴(ACT3)의 각 서브 화소(SPX)의 제3 트랜지스터(T3)의 반도체 패턴(ACT3)일 수 있다.
제2 도전층(120)은 제1 게이트 패턴(131), 제2 게이트 패턴(132) 및 보조 스캔 라인(BSL)을 포함할 수 있다. 제1 게이트 패턴(131), 제2 게이트 패턴(132) 및 보조 스캔 라인(BSL)은 서로 이격될 수 있다. 제1 게이트 패턴(131), 제2 게이트 패턴(132) 및 보조 스캔 라인(BSL)은 각 화소(PX) 마다 구비될 수 있다. 예를 들어, 제1 게이트 패턴(131), 제2 게이트 패턴(132) 및 보조 스캔 라인(BSL)은 제1 화소(PX1) 및 제2 화소(PX2)에 각각 구비될 수 있다.
제1 게이트 패턴(131)은 차광 패턴(BML)과 중첩되도록 배치될 수 있다. 제1 게이트 패턴(131)의 일부 영역은 제1 반도체 패턴(ACT1)의 일 단부와 타 단부 사이의 영역과 중첩하고, 제1 게이트 패턴(131)의 다른 일부 영역은 제2 반도체 패턴(ACT2)의 타 단부와 중첩할 수 있다. 일 화소(PX)에 포함된 제1 게이트 패턴(131)은 복수 개일 수 있으며, 제1 게이트 패턴(131)은 각 서브 화소(SPX)마다 구비될 수 있다. 일 화소(PX) 내에서 각 서브 화소(SPX)마다 구비되는 복수의 제1 게이트 패턴(131)들은 제2 방향(DR2)으로 서로 이격될 수 있다.
제2 게이트 패턴(132)은 제1 도전층(110)의 수직 스캔 라인(SL_Y) 및 제3 도전층(140)의 제5 연결 패턴(145)과 중첩하도록 배치될 수 있다. 제2 게이트 패턴(132)은 일 화소(PX) 내에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 상술한 바와 같이, 제2 게이트 패턴(132)은 제1 화소(PX1) 및 제2 화소(PX2)에 각각 구비될 수 있다.
제1 화소(PX1)에 배치된 제2 게이트 패턴(132)은 평면상 제1 화소(PX1)의 상측에 배치된 수평 스캔 라인(SL_X1)과 제1 화소(PX1)의 하측에 배치된 제2 수평 전압 라인(VL2_X) 사이에 배치되며, 평면상 제1 화소(PX1)에 배치된 수평 스캔 라인(SL_X1)과 제1 화소(PX1)에 배치된 상기 제2 수평 전압 라인(VL2_X)과 이격될 수 있다. 제2 화소(PX2)에 배치된 제2 게이트 패턴(132)은 평면상 제2 화소(PX2)의 상측에 배치된 수평 스캔 라인(SL_X2)과 제2 화소(PX2)의 하측에 배치된 제1 수평 전압 라인(VL1_X) 사이에 배치되며, 평면상 제2 화소(PX2)에 배치된 수평 스캔 라인(SL_X2)과 제2 화소(PX2)에 배치된 상기 제1 수평 전압 라인(VL1_X)과 이격될 수 있다.
제2 게이트 패턴(132)은 제1 컨택홀(CNT1)을 통해 제3 도전층(140)의 제5 연결 패턴(145)과 물리적으로 접촉될 수 있다. 제2 게이트 패턴(132)은 제5 연결 패턴(145)을 통해 수직 스캔 라인(SL_Y)과 연결될 수 있으며, 스캔 라인(SL)의 저항을 낮추는 역할을 할 수 있다. 제2 게이트 패턴(132)은 생략될 수도 있다.
보조 스캔 라인(BSL)은 초기화 전압 라인(VIL)과 차광 패턴(BML) 사이에 배치될 수 있다. 보조 스캔 라인(BSL)은 평면상 제1 게이트 패턴(131)의 우측에 배치될 수 있다. 보조 스캔 라인(BSL)은 일 화소(PX) 내에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 상술한 바와 같이, 보조 스캔 라인(BSL)은 제1 화소(PX1) 및 제2 화소(PX2)에 각각 구비될 수 있다.
보조 스캔 라인(BSL)은 제2 방향(DR2)으로 연장될 수 있다. 제2 방향(DR2)으로 연장된 보조 스캔 라인(BSL)은 복수의 서브 화소(SPX)마다 구비된 제2 반도체 패턴(ACT2)의 일 단부와 타 단부 사이의 영역 및 제3 반도체 패턴(ACT3)의 일 단부와 타 단부 사이의 영역과 중첩할 수 있다. 보조 스캔 라인(BSL)의 일 단부는 평면상 각 화소(PX)의 상측에 배치된 제3 도전층(140)의 수평 스캔 라인(SL_X)과 중첩되고, 타 단부는 평면상 각 화소(PX)의 하측에 배치된 제3 도전층(140)의 제2 수평 전압 라인(VL2_X) 또는 제1 수평 전압 라인(VL1_X)과 이격될 수 있다. 보조 스캔 라인(BSL)의 일 단부는 제1 컨택홀(CNT1)을 통해 제3 도전층(140)의 수평 스캔 라인(SL_X)과 물리적으로 접촉될 수 있다. 보조 스캔 라인(BSL)은 상기 제1 컨택홀(CNT1)을 통해 스캔 라인(SL)과 전기적으로 연결되며, 일 화소(PX)에 포함된 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제2 및 제3 트랜지스터(T2, T3)의 게이트 전극을 구성할 수 있다.
제3 도전층(140)은 제1 수평 전압 라인(VL1_X), 제2 수평 전압 라인(VL2_X), 수평 스캔 라인(SL_X), 제1 도전 패턴(CP), 접촉 도전 패턴(CPD), 제1 내지 제5 연결 패턴(141, 142, 143, 144, 145) 및 제6 연결 패턴(CL)을 포함할 수 있다. 상기 제1 수평 전압 라인(VL1_X), 제2 수평 전압 라인(VL2_X), 수평 스캔 라인(SL_X), 제1 도전 패턴(CP), 접촉 도전 패턴(CPD) 및 제1 내지 제5 연결 패턴(141, 142, 143, 144, 145)은 서로 이격될 수 있다.
제1 도전 패턴(CP), 접촉 도전 패턴(CPD), 제1 내지 제5 연결 패턴(141, 142, 143, 144, 145) 및 제6 연결 패턴(CL)은 각 화소(PX) 마다 구비될 수 있다. 예를 들어, 제1 도전 패턴(CP), 접촉 도전 패턴(CPD), 제1 내지 제5 연결 패턴(141, 142, 143, 144, 145) 및 제6 연결 패턴(CL)은 각각 제1 화소(PX1) 및 제2 화소(PX2)에 각각 구비될 수 있다.
수평 스캔 라인(SL_X)은 제1 방향(DR1)으로 연장될 수 있다. 수평 스캔 라인(SL_X)은 동일한 행에 배치되는 화소(PX)에 걸쳐 배치되며, 화소(PX) 열을 따라 서로 이격될 수 있다. 예를 들어, 수평 스캔 라인(SL_X)은 동일한 열에서 서로 다른 행에 배열된 제1 화소(PX1) 및 제2 화소(PX2)에 각각 배치될 수 있다. 제1 화소(PX1)에 스캔 신호를 전달하는 수평 스캔 라인(SL_X1)과 제2 화소(PX2)에 스캔 신호를 전달하는 수평 스캔 라인(SL_X2)은 제2 방향(DR2)으로 서로 이격될 수 있다.
수평 스캔 라인(SL_X)은 평면상 화소(PX)의 상측에 배치될 수 있다. 예를 들어, 제1 화소(PX1)에 스캔 신호를 전달하는 수평 스캔 라인(SL_X1)은 평면상 제1 화소(PX1)의 상측에 배치되고, 제2 화소(PX2)에 스캔 신호를 전달하는 수평 스캔 라인(SL_X2)은 평면상 제2 화소(PX2)의 상측에 배치될 수 있다.
수평 스캔 라인(SL_X)은 보조 스캔 라인(BSL)과 중첩하는 영역에서 제1 컨택홀(CNT1)을 통해 보조 스캔 라인(BSL)과 전기적으로 연결될 수 있다. 수평 스캔 라인(SL_X)은 각 화소(PX) 열마다 배치된 수직 스캔 라인(SL_Y) 중 하나의 수직 스캔 라인(SL_Y)과 제3 컨택홀(CNT3)을 통해 연결될 수 있다. 상술한 바와 같이, 평면상 제1 화소(PX1)의 상측에 배치된 수평 스캔 라인(SL_X1)은 상기 제1 및 제2 화소(PX1, PX2)를 걸쳐 배치되는 수직 스캔 라인(SL_Y)과 제3 컨택홀(CNT3)을 통해 연결되고, 평면상 제2 화소(PX2)의 상측에 배치된 수평 스캔 라인(SL_X2)은 상기 제1 및 제2 화소(PX1, PX2)를 걸쳐 배치되는 수직 스캔 라인(SL_Y)과 연결되지 않을 수 있다. 평면상 제2 화소(PX2)의 상측에 배치된 수평 스캔 라인(SL_X2)은 다른 화소(PX)에 열에 배치된 수직 스캔 라인과 연결될 수 있다.
제2 수평 전압 라인(VL2_X)은 제1 방향(DR1)으로 연장될 수 있다. 제2 수평 전압 라인(VL2_X)은 수평 스캔 라인(SL_X)과 제2 방향(DR2)으로 이격될 수 있다. 제2 수평 전압 라인(VL2_X)은 동일한 행에 배치되는 화소(PX)에 걸쳐 배치되며, 화소(PX) 열을 따라 서로 이격될 수 있다. 상술한 바와 같이, 제2 수평 전압 라인(VL2_X)은 홀수 번째 화소(PX1) 행들에 배치되고, 짝수 번째 화소(PX2) 행들에는 배치되지 않을 수 있다. 이에 따라, 제2 수평 전압 라인(VL2_X)은 제1 화소(PX1)에는 배치되고, 제2 화소(PX2)에는 배치되지 않을 수 있다.
제2 수평 전압 라인(VL2_X)은 평면상 제1 화소(PX1)의 하측에 배치될 수 있다. 이에 따라, 제2 수평 전압 라인(VL2_X)은 평면상 제2 화소(PX2)의 수평 스캔 라인(SL_X2)의 상측에 인접 배치될 수 있다.
제2 수평 전압 라인(VL2_X)은 제1 도전층(110)에 포함된 제2 수평 전압 라인(VL2_X)과 교차할 수 있다. 제2 수평 전압 라인(VL2_X)은 제2 수평 전압 라인(VL2_X)과 제3 컨택홀(CNT3)을 통해 전기적으로 연결될 수 있다.
제1 수평 전압 라인(VL1_X)은 제1 방향(DR1)으로 연장될 수 있다. 제1 수평 전압 라인(VL1_X)은 수평 스캔 라인(SL_X) 및 제2 수평 전압 라인(VL2_X)과 제2 방향(DR2)으로 이격될 수 있다. 제1 수평 전압 라인(VL1_X)은 동일한 행에 배치되는 화소(PX)에 걸쳐 배치되며, 화소(PX) 열을 따라 서로 이격될 수 있다. 상술한 바와 같이, 제1 수평 전압 라인(VL1_X)은 짝수 번째 화소(PX2) 행들에 배치되고, 홀수 번째 화소(PX1) 행들에는 배치되지 않을 수 있다. 이에 따라, 제1 수평 전압 라인(VL1_X)은 제2 화소(PX2)에는 배치되고, 제1 화소(PX1)에는 배치되지 않을 수 있다. 즉, 제1 수평 전압 라인(VL1_X)과 제2 수평 전압 라인(VL2_X)은 화소(PX) 열을 따라 서로 교번하여 배열될 수 있다.
제1 수평 전압 라인(VL1_X)은 평면상 제2 화소(PX2)의 하측에 배치될 수 있다. 도면에는 도시하지 않았으나, 제1 수평 전압 라인(VL1_X)은 제2 화소(PX2)의 하측에 배치되는 홀수 번째 화소(PX)의 수평 스캔 라인(SL_X1)의 상측에 인접 배치될 수 있다.
제1 수평 전압 라인(VL1_X)은 제1 도전층(110)에 포함된 제1 수평 전압 라인(VL1_X)과 교차할 수 있다. 제1 수평 전압 라인(VL1_X)은 제2 화소(PX2)에 포함되며 제1 수직 전압 라인(VL1_Y)과 중첩하는 제4 연결 패턴(144_PX2)과 일체화될 수 있다. 상기 제2 화소(PX2)에 포함되는 제4 연결 패턴(144_PX2)은 제1 수평 전압 라인(VL1_X)으로부터 상측으로 분지될 수 있다. 제2 화소(PX2)에 포함되는 제4 연결 패턴(144_PX2)은 제3 컨택홀(CNT3)을 통해 제1 수직 전압 라인(VL1_Y)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않고, 제1 수평 전압 라인(VL1_X)과 제2 화소(PX2)에 포함되는 제4 연결 패턴(144_PX2)은 서로 이격되고 제1 수평 전압 라인(VL1_X)과 제1 수직 전압 라인(VL1_Y)은 교차하는 영역에서 다른 제3 컨택홀(CNT3)을 통해 서로 전기적으로 연결될 수도 있다.
일 화소(PX)에 포함된 제1 도전 패턴(CP), 접촉 도전 패턴(CPD), 제1 내지 제3 연결 패턴(141, 142, 143) 및 제6 연결 패턴(CL)은 각각 복수 개일 수 있으며, 상기 제1 도전 패턴(CP), 접촉 도전 패턴(CPD), 제1 내지 제3 연결 패턴(141, 142, 143) 및 제6 연결 패턴(CL)은 각각 각 서브 화소(SPX)마다 구비될 수 있다. 일 화소(PX) 내에서 각 서브 화소(SPX)마다 구비되는 복수의 제1 도전 패턴(CP), 접촉 도전 패턴(CPD), 제1 내지 제3 연결 패턴(141, 142, 143) 및 제6 연결 패턴(CL)들은 서로 이격될 수 있다.
제1 도전 패턴(CP)은 차광 패턴(BML) 및 제1 게이트 패턴(131)과 중첩되도록 배치될 수 있다. 일 화소(PX) 내에서 각 서브 화소(SPX)마다 구비되는 복수의 제1 도전 패턴(CP)들은 제2 방향(DR2)으로 서로 이격될 수 있다.
제1 도전 패턴(CP)의 일부 영역은 제1 반도체 패턴(ACT1)의 타 단부와 중첩되고, 제1 도전 패턴(CP)의 다른 일부 영역은 제3 반도체 패턴(ACT3)의 타 단부와 중첩되고, 제1 도전 패턴(CP)의 또 다른 일부 영역은 제1 게이트 패턴(131)과 중첩될 수 있다.
접촉 도전 패턴(CPD)은 제1 도전 패턴(CP)과 이격될 수 있다. 접촉 도전 패턴(CPD)과 제1 도전 패턴(CP) 사이에는 제6 연결 패턴(CL)이 배치될 수 있다. 제6 연결 패턴(CL)은 접촉 도전 패턴(CPD)과 제1 도전 패턴(CP) 사이에 배치되어, 이들은 연결하는 역할을 할 수 있다. 접촉 도전 패턴(CPD), 제1 도전 패턴(CP) 및 제6 연결 패턴(CL)은 일체화되어 하나의 패턴으로 형성될 수 있다. 접촉 도전 패턴(CPD)은 제1 도전 패턴(CP)과 전기적으로 연결되어, 후술하는 바와 같이 트랜지스터 및/또는 커패시터와 발광 소자층(EML)의 접촉 전극(700)의 제2 접촉 전극(720)을 전기적으로 연결하는 역할을 할 수 있다.
제1 연결 패턴(141)은 데이터 라인(DL)과 중첩되도록 배치될 수 있다. 일 화소(PX) 내에서 각 서브 화소(SPX)마다 구비되는 복수의 제1 연결 패턴(141)은 각 서브 화소(SPX)의 제2 반도체 패턴(ACT2)의 일 단부 및 데이터 라인(DL)과 중첩 배치될 수 있다. 이에 따라, 각 서브 화소(SPX)에 배치되는 제1 연결 패턴(141)은 서로 다른 데이터 라인(DL)과 중첩 배치될 수 있다.
제2 연결 패턴(142)은 제2 반도체 패턴(ACT2)의 타 단부 및 제1 게이트 패턴(131)의 일부 영역과 중첩되도록 배치될 수 있다. 일 화소(PX) 내에서 각 서브 화소(SPX)마다 구비되는 복수의 제2 연결 패턴(142)은 각 서브 화소(SPX)의 제2 반도체 패턴(ACT2)의 타 단부 및 제1 게이트 패턴(131)의 일부 영역과 중첩 배치될 수 있다.
제3 연결 패턴(143)은 초기화 전압 라인(VIL)과 중첩되도록 배치될 수 있다. 일 화소(PX) 내에서 각 서브 화소(SPX)마다 구비되는 복수의 제3 연결 패턴(143)은 각 서브 화소(SPX)의 제3 반도체 패턴(ACT2)의 일 단부 및 초기화 전압 라인(VIL)과 중첩 배치될 수 있다. 각 서브 화소(SPX)에 배치되는 제3 연결 패턴(143)은 동일한 초기화 전압 라인(VIL)과 중첩 배치될 수 있다.
제4 연결 패턴(144)은 제1 수직 전압 라인(VL1_Y)과 중첩되도록 배치될 수 있다. 제4 연결 패턴(144)은 제1 반도체 패턴(ACT1)의 일 단부와 중첩될 수 있다. 예시적인 실시예에서, 제4 연결 패턴(144)은 일 화소(PX)에 포함되는 복수의 서브 화소(SPX)의 제1 반도체 패턴(ACT1)의 일 단부와 중첩될 수 있다.
제4 연결 패턴(144)은 제1 도전 패턴(CP)의 좌측에 제1 도전 패턴(CP)과 이격 배치될 수 있다. 제4 연결 패턴(144)은 일 화소(PX) 내에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 상술한 바와 같이, 제4 연결 패턴(144)은 제1 화소(PX1) 및 제2 화소(PX2)에 각각 구비될 수 있다.
제1 화소(PX1)에 배치된 제4 연결 패턴(144_PX1)은 평면상 제1 화소(PX1)의 상측에 배치된 수평 스캔 라인(SL_X1)과 제1 화소(PX1)의 하측에 배치된 제2 수평 전압 라인(VL2_X) 사이에 배치되며, 평면상 제1 화소(PX1)에 배치된 수평 스캔 라인(SL_X1)과 제1 화소(PX1)에 배치된 상기 제2 수평 전압 라인(VL2_X)과 이격될 수 있다. 제2 화소(PX2)에 배치된 제4 연결 패턴(144_PX2)은 평면상 제2 화소(PX2)의 상측에 배치된 수평 스캔 라인(SL_X2)과 제2 화소(PX2)의 하측에 배치된 제1 수평 전압 라인(VL1_X) 사이에 배치되며, 평면상 제2 화소(PX2)에 배치된 수평 스캔 라인(SL_X2)과 이격되되 제2 화소(PX2)에 배치된 상기 제1 수평 전압 라인(VL1_X)과 일체화되어 하나의 패턴으로 형성될 수 있다. 즉, 제2 화소(PX2)에 배치된 제4 연결 패턴(144_PX2)은 제2 화소(PX2)에 배치된 상기 제1 수평 전압 라인(VL1_X)으로부터 상측으로 분지될 수 있다.
제5 연결 패턴(145)은 수직 스캔 라인(SL_Y) 및 제2 게이트 패턴(132)과 중첩되도록 배치될 수 있다. 제5 연결 패턴(145)은 일 화소(PX) 내에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 상술한 바와 같이, 제2 게이트 패턴(132)은 제1 화소(PX1) 및 제2 화소(PX2)에 각각 구비될 수 있다.
제1 화소(PX1)에 배치된 제5 연결 패턴(145)은 평면상 제1 화소(PX1)의 상측에 배치된 수평 스캔 라인(SL_X1)과 제1 화소(PX1)의 하측에 배치된 제2 수평 전압 라인(VL2_X) 사이에 배치되며, 평면상 제1 화소(PX1)에 배치된 수평 스캔 라인(SL_X1)과 제1 화소(PX1)에 배치된 상기 제2 수평 전압 라인(VL2_X)과 이격될 수 있다. 제2 화소(PX2)에 배치된 제5 연결 패턴(145)은 평면상 제2 화소(PX2)의 상측에 배치된 수평 스캔 라인(SL_X2)과 제2 화소(PX2)의 하측에 배치된 제1 수평 전압 라인(VL1_X) 사이에 배치되며, 평면상 제2 화소(PX2)에 배치된 수평 스캔 라인(SL_X2)과 제2 화소(PX2)에 배치된 상기 제1 수평 전압 라인(VL1_X)과 이격될 수 있다.
제5 연결 패턴(145)은 제1 컨택홀(CNT1)을 통해 제2 도전층(130)의 제2 게이트 패턴(132)과 물리적으로 접촉하고, 제3 컨택홀(CNT3)을 통해 제1 도전층(110)의 수직 스캔 라인(SL_Y)과 물리적으로 접촉할 수 있다. 제5 연결 패턴(145), 제2 게이트 패턴(132) 및 수직 스캔 라인(SL_Y)은 서로 접촉되어 전기적으로 연결될 수 있다. 이에 따라, 스캔 라인(SL_Y)의 접촉 면적이 증가하여, 스캔 라인(SL_Y)의 저항이 감소될 수 있다. 제5 연결 패턴(145)은 생략될 수도 있다.
도 8은 도 7의 A 영역을 확대한 평면 레이아웃도이다.
이하, 일 화소(PX)의 트랜지스터 및 커패시터가 배치된 영역을 도시한 도 8을 참조하여 회로 소자층(CCL)의 복수의 층 사이의 연결 관계에 대하여 설명하기로 한다.
도 8에는 제1 서브 화소(SPX1)의 서브 화소 회로(SP)가 배치되는 제1 서브 화소 회로 영역(SPA1), 제2 서브 화소(SPX2)의 서브 화소 회로(SP)가 배치되는 제2 서브 화소 회로 영역(SPA2) 및 제3 서브 화소(SPX3)의 서브 화소 회로(SP)가 배치되는 제3 서브 화소 회로 영역(SPA3)이 도시되어 있다.
제1 서브 화소 회로 영역(SPA1)은 평면상 상측에 배치될 수 있다. 제2 서브 화소 회로 영역(SPA2)은 제1 서브 화소 회로 영역(SPA1)의 하측에 배치될 수 있다. 제3 서브 화소 회로 영역(SPA3)은 제1 서브 화소 회로 영역(SPA1)과 제2 서브 화소 회로 영역(SPA2) 사이에 배치될 수 있다.
각 서브 화소 회로 영역(SPA)에는 각 서브 화소(SPX)에 대응되는 복수의 패턴들이 배치될 수 있다.
구체적으로, 차광 패턴(BML)은 제1 서브 화소 회로 영역(SPA1)에 배치되는 제1 차광 패턴(BML1), 제2 서브 화소 회로 영역(SPA2)에 배치되는 제2 차광 패턴(BML2) 및 제3 서브 화소 회로 영역(SPA3)에 배치되는 제3 차광 패턴(BML3)을 포함할 수 있다. 상기 제1 내지 제3 차광 패턴(BML1, BML2, BML3)은 서로 이격될 수 있다.
제1 게이트 패턴(131)은 제1 서브 화소 회로 영역(SPA1)에 배치되는 제1 서브 게이트 패턴(131_SP1), 제2 서브 화소 회로 영역(SPA2)에 배치되는 제2 서브 게이트 패턴(131_SP2) 및 제3 서브 화소 회로 영역(SPA3)에 배치되는 제3 서브 게이트 패턴(131_SP3)을 포함할 수 있다. 상기 제1 내지 제3 서브 게이트 패턴(131_SP1, 131_SP2, 131_SP3)은 서로 이격될 수 있다.
제1 반도체 패턴(ACT1)은 제1 서브 화소 회로 영역(SPA1)에 배치되는 제1 서브 화소(SPX1)의 제1 반도체 패턴(ACT1_SP1), 제2 서브 화소 회로 영역(SPA2)에 배치되는 제2 서브 화소(SPX2)의 제1 반도체 패턴(ACT1_SP2) 및 제3 서브 화소 회로 영역(SPA3)에 배치되는 제3 서브 화소(SPX3)의 제1 반도체 패턴(ACT1_SP3)을 포함할 수 있다.
제1 서브 화소(SPX1)의 제1 반도체 패턴(ACT1_SP1)은 채널 영역(ACT1C_SP1), 드레인 영역(ACT1B_SP1) 및 소스 영역(ACT1A_SP1)을 포함할 수 있다. 제2 서브 화소(SPX2)의 제1 반도체 패턴(ACT1_SP2)은 채널 영역(ACT1C_SP2), 드레인 영역(ACT1B_SP2) 및 소스 영역(ACT1A_SP2)을 포함할 수 있다. 제3 서브 화소(SPX3)의 제1 반도체 패턴(ACT1_SP3)은 채널 영역(ACT1C_SP3), 드레인 영역(ACT1B_SP3) 및 소스 영역(ACT1A_SP3)을 포함할 수 있다.
제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제1 반도체 패턴(ACT1_SP1, ACT1_SP2, ACT1_SP3)의 드레인 영역(ACT1B_SP1, ACT1B_SP2, ACT1B_SP3)은 제2 컨택홀(CNT2)을 통해 제4 연결 패턴(144)과 연결될 수 있다. 상기 제4 연결 패턴(144)은 제3 컨택홀(CNT3)을 통해 제1 수직 전압 라인(VL1_Y)과 연결되어 상기 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제1 반도체 패턴(ACT1_SP1, ACT1_SP2, ACT1_SP3)의 드레인 영역(ACT1B_SP1, ACT1B_SP2, ACT1B_SP3)과 전기적으로 연결될 수 있다. 제4 연결 패턴(144)은 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제1 반도체 패턴(ACT1_SP1, ACT1_SP2, ACT1_SP3)의 드레인 영역(ACT1B_SP1, ACT1B_SP2, ACT1B_SP3)과 제1 전압 라인(VL1)을 전기적으로 연결하는 역할을 할 수 있다. 상기 제4 연결 패턴(144)의 일부 영역은 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 제1 트랜지스터의 드레인 전극일 수 있다.
제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제1 반도체 패턴(ACT1_SP1, ACT1_SP2, ACT1_SP3)의 소스 영역(ACT1A_SP1, ACT1A_SP2, ACT1A_SP3)은 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 제1 도전 패턴(CP)과 중첩할 수 있다. 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제1 반도체 패턴(ACT1_SP1, ACT1_SP2, ACT1_SP3)의 소스 영역(ACT1A_SP1, ACT1A_SP2, ACT1A_SP3)은 각각 제3 컨택홀(CNT3)을 통해 1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 제1 도전 패턴(CP)과 연결될 수 있다.
제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제1 반도체 패턴(ACT1_SP1, ACT1_SP2, ACT1_SP3)의 채널 영역(ACT1C_SP1, ACT1C_SP2, ACT1C_SP3)은 각각 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제1 게이트 패턴(131_SP1, 131_SP2, 131_SP3)의 일부 영역과 중첩할 수 있다.
제2 반도체 패턴(ACT2)은 제1 서브 화소 회로 영역(SPA1)에 배치되는 제1 서브 화소(SPX1)의 제2 반도체 패턴(ACT2_SP1), 제2 서브 화소 회로 영역(SPA2)에 배치되는 제2 서브 화소(SPX2)의 제2 반도체 패턴(ACT2_SP2) 및 제3 서브 화소 회로 영역(SPA3)에 배치되는 제3 서브 화소(SPX3)의 제2 반도체 패턴(ACT2_SP3)을 포함할 수 있다.
제1 서브 화소(SPX1)의 제2 반도체 패턴(ACT2_SP1)은 채널 영역(ACT2C_SP1), 드레인 영역(ACT2B_SP1) 및 소스 영역(ACT2A_SP1)을 포함할 수 있다. 제2 서브 화소(SPX2)의 제2 반도체 패턴(ACT2_SP2)은 채널 영역(ACT2C_SP2), 드레인 영역(ACT2B_SP2) 및 소스 영역(ACT2A_SP2)을 포함할 수 있다. 제3 서브 화소(SPX3)의 제2 반도체 패턴(ACT2_SP3)은 채널 영역(ACT2C_SP3), 드레인 영역(ACT2B_SP3) 및 소스 영역(ACT2A_SP3)을 포함할 수 있다.
제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제2 반도체 패턴(ACT2_SP1, ACT2_SP2, ACT2_SP3)의 드레인 영역(ACT2B_SP1, ACT2B_SP2, ACT2B_SP3)은 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제1 연결 패턴(141_SP1, 141_SP2, 141_SP3)을 통해 데이터 라인(DL)과 연결될 수 있다.
제1 서브 화소(SPX1)의 제2 반도체층(ACT2_SP1)의 드레인 영역(ACT2B_SP1)은 제2 컨택홀(CNT2)을 통해 제1 서브 화소(SPX1)의 제1 연결 패턴(141_SP1)과 연결되고, 상기 제1 서브 화소(SPX1)의 제1 연결 패턴(141_SP1)은 제3 컨택홀(CNT3)을 통해 제1 데이터 라인(DL1)과 연결될 수 있다. 제2 서브 화소(SPX2)의 제2 반도체층(ACT2_SP2)의 드레인 영역(ACT2B_SP2)은 제2 컨택홀(CNT2)을 통해 제2 서브 화소(SPX2)의 제1 연결 패턴(141_SP2)과 연결되고, 상기 제2 서브 화소(SPX2)의 제1 연결 패턴(141_SP2)은 제3 컨택홀(CNT3)을 통해 제2 데이터 라인(DL2)과 연결될 수 있다. 제3 서브 화소(SPX3)의 제2 반도체층(ACT2_SP3)의 드레인 영역(ACT2B_SP3)은 제2 컨택홀(CNT2)을 통해 제3 서브 화소(SPX3)의 제1 연결 패턴(141_SP3)과 연결되고, 상기 제3 서브 화소(SPX3)의 제1 연결 패턴(141_SP3)은 제3 컨택홀(CNT3)을 통해 제3 데이터 라인(DL3)과 연결될 수 있다. 즉, 제1 연결 패턴(141)은 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제2 반도체 패턴(ACT2_SP1, ACT2_SP2, ACT2_SP3)의 드레인 영역(ACT2B_SP1, ACT2B_SP2, ACT2B_SP3)과 데이터 라인(DL)을 연결하는 역할을 할 수 있다. 즉, 상기 제1 연결 패턴(141)은 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 제2 트랜지스터의 드레인 전극일 수 있다.
제1 서브 화소(SPX1)의 제2 반도체층(ACT2_SP1)의 소스 영역(ACT2A_SP1)은 제2 컨택홀(CNT2)을 통해 제1 서브 화소(SPX1)의 제2 연결 패턴(142_SP1)과 연결되고, 상기 제1 서브 화소(SPX1)의 제2 연결 패턴(142_SP1)은 제1 컨택홀(CNT1)을 통해 제1 서브 게이트 패턴(131_SP1)과 연결될 수 있다. 제2 서브 화소(SPX2)의 제2 반도체층(ACT2_SP2)의 소스 영역(ACT2A_SP2)은 제2 컨택홀(CNT2)을 통해 제2 서브 화소(SPX2)의 제2 연결 패턴(142_SP2)과 연결되고, 상기 제2 서브 화소(SPX2)의 제2 연결 패턴(142_SP2)은 제1 컨택홀(CNT1)을 통해 제2 서브 게이트 패턴(131_SP2)과 연결될 수 있다. 제3 서브 화소(SPX3)의 제2 반도체층(ACT2_SP3)의 소스 영역(ACT2A_SP3)은 제2 컨택홀(CNT2)을 통해 제3 서브 화소(SPX3)의 제2 연결 패턴(142_SP3)과 연결되고, 상기 제3 서브 화소(SPX3)의 제2 연결 패턴(142_SP3)은 제1 컨택홀(CNT1)을 통해 제1 서브 게이트 패턴(131_SP3)과 연결될 수 있다.
제3 반도체 패턴(ACT3)은 제1 서브 화소 회로 영역(SPA1)에 배치되는 제1 서브 화소(SPX1)의 제3 반도체 패턴(ACT3_SP1), 제2 서브 화소 회로 영역(SPA2)과 제3 서브 화소 회로 영역(SPA3)에 걸쳐 배치되는 제3 반도체 패턴(ACT3_SP3 or ACT3_SP2)을 포함할 수 있다. 제2 서브 화소(SPX2)의 제3 반도체 패턴(ACT3_SP2)과 제3 서브 화소(SPX3)의 제3 반도체 패턴(ACT3_SP3)은 하나의 패턴으로 일체화되어 형성될 수 있다.
구체적으로, 제1 서브 화소(SPX1)의 제3 반도체 패턴(ACT3_SP1)은 채널 영역(ACT3C_SP1), 드레인 영역(ACT3B_SP1) 및 소스 영역(ACT3A_SP1)을 포함할 수 있다. 제2 서브 화소(SPX2)의 제3 반도체 패턴(ACT3_SP2)은 채널 영역(ACT3C_SP2), 드레인 영역(ACT3B_SP2) 및 소스 영역(ACT3A_SP2)을 포함할 수 있다. 제3 서브 화소(SPX3)의 제3 반도체 패턴(ACT3_SP3)은 채널 영역(ACT3C_SP3), 드레인 영역(ACT3B_SP3) 및 소스 영역(ACT3A_SP3)을 포함할 수 있다. 상기 제2 서브 화소(SPX2)의 제3 반도체 패턴(ACT3_SP2)의 드레인 영역(ACT3B_SP2)과 제3 서브 화소(SPX3)의 제3 반도체 패턴(ACT3_SP3)은 드레인 영역(ACT3B_SP3)은 서로 공유될 수 있다.
제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제3 반도체 패턴(ACT3_SP1, ACT3_SP2, ACT3_SP3)의 소스 영역(ACT3A_SP1, ACT3A_SP2, ACT3A_SP3)은 각각 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제1 도전 패턴(CP1, CP2, CP3)과 제2 컨택홀(CNT2)을 통해 연결될 수 있다.
제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제3 반도체 패턴(ACT3_SP1, ACT3_SP2, ACT3_SP3)의 드레인 영역(ACT3B_SP1, ACT3B_SP2, ACT3B_SP3)은 각각 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 제3 연결 패턴(143_SP1, 143_SP2, 143_SP3)을 통해 전기적으로 연결될 수 있다.
제1 도전 패턴(CP)은 제1 내지 제3 서브 도전 패턴(CP1, CP2, CP2)을 포함할 수 있다. 제1 서브 도전 패턴(CP1)은 제1 서브 화소 회로 영역(SPA1)에 배치되고, 제2 서브 도전 패턴(CP2)은 제2 서브 화소 회로 영역(SPA2)에 배치되며, 제3 서브 도전 패턴(CP3)은 제3 서브 화소 회로 영역(SPA3)에 배치될 수 있다.
접촉 도전 패턴(CPD)은 제1 서브 화소(SPX1)의 제1 도전 패턴(CP1)과 연결되는 제1 접촉 도전 패턴(CPD1), 제2 서브 화소(SPX2)의 제1 도전 패턴(CP2)과 연결되는 제2 접촉 도전 패턴(CP2D) 및 제3 서브 화소(SPX3)의 제1 도전 패턴(CP3)과 연결되는 제3 접촉 도전 패턴(CPD3)을 포함할 수 있다. 제1 서브 도전 패턴(CP1)과 제1 접촉 도전 패턴(CPD1)은 제1 서브 화소 회로 영역(SPA1)에 배치되는 제6 연결 패턴(CL1)을 통해 서로 연결되고, 제2 서브 도전 패턴(CP2)과 제2 접촉 도전 패턴(CPD2)은 제2 서브 화소 회로 영역(SPA2)에 배치되는 제6 연결 패턴(CL2)을 통해 서로 연결되고, 제3 서브 도전 패턴(CP3)과 제3 접촉 도전 패턴(CPD3)은 제3 서브 화소 회로 영역(SPA3)에 배치되는 제6 연결 패턴(CL3)을 통해 서로 연결될 수 있다.
제1 접촉 도전 패턴(CPD1)은 평면상 상측에 배치되고, 제2 접촉 도전 패턴(CPD2)은 평면상 하측에 배치되며, 제3 접촉 도전 패턴(CPD3)은 평면상 하측에 배치될 수 있다. 제 내지 제3 접촉 도전 패턴(CPD1, CPD2, CPD3)은 각각 해당 서브 화소(SPX)의 트랜지스터와 연결될 수 있다.
도 9는 일 실시예에 따른 표시 장치의 발광 소자층의 개략적인 평면 레이아웃도이다.
이하, 표시 장치(10)의 발광 소자층(EML)의 평면 구조에 대하여 상세히 설명한다. 도 9에는 도 7과 마찬가지로 동일한 열에 이웃하여 배치된 두 화소(PX)의 발광 소자층(EML)을 도시하고 있다. 도 9에 도시된 바와 같이, 발광 소자층(EML)은 제2 방향(DR2)으로 이웃한 제1 화소(PX1)와 제2 화소(PX2)가 짝을 이루어 반복된 패턴을 가질 수 있다.
도 9를 참조하면, 발광 소자층(EML)은 정렬 라인(200), 접촉 전극(700), 제1 뱅크(600) 및 복수의 발광 소자(ED)들을 포함할 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
서브 영역(SA)은 각 서브 화소(SPX) 내에서 평면도상 각 서브 화소(SPX)의 발광 영역(EMA)의 제2 방향(DR2) 일측 및/또는 타측에 배치될 수 있다. 예를 들어, 서브 영역(SA)은 동일한 열에 배열되며 제2 방향(DR2)으로 이웃한 서브 화소(SPX)의 발광 영역(EMA)들 사이에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPX)의 발광 영역(EMA)에 배치되되, 각 서브 화소(SPX)의 서브 영역(SA)에는 배치되지 않을 수 있다. 서브 영역(SA)은 전극 컨택홀(CT1, CT2)를 통해 발광 소자층(EML)의 접촉 전극(700)과 회로 소자층(CCL)이 전기적으로 연결되는 영역일 수 있다.
제1 뱅크(600)는 각 서브 화소(SPX)의 발광 영역(EMA)을 둘러싸도록 배치되어, 각 서브 화소(SPX)의 발광 영역(EMA)을 구분할 수 있다. 구체적으로, 제1 뱅크(600)는 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)의 경계에 걸쳐 배치되어 이웃하는 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)과 서브 영역(SA)을 구분할 수 있다. 또한, 제1 뱅크(600)는 각 화소(PX)의 서브 영역(SA)의 경계에 걸쳐 배치되고, 일 화소(PX)에 포함되는 각 서브 화소(SPX)의 서브 영역(SA)의 경계에 배치될 수 있다.
일 실시예에서, 제1 뱅크(600)는 제1 영역(610), 제2 영역(620) 및 제3 영역(630)을 포함할 수 있다. 제1 뱅크(600)는 제1 영역(610), 제2 영역(620) 및 제3 영역(630)은 일체화되어 하나의 패턴으로 형성될 수 있다. 제1 뱅크(600)는 평면도상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 평면도상 격자형 패턴으로 배치될 수 있다.
제1 뱅크(600)의 제1 영역(610)은 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)을 둘러싸도록 배치될 수 있다. 제1 뱅크(600)의 제1 영역(610)은 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)을 구분하고, 나아가 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다.
제1 뱅크(600)의 제1 영역(610)은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 서브 화소(SPX) 및/또는 화소(PX)로 혼합되지 않고 해당 서브 화소(SPX)의 발광 영역(EMA) 내에 분사되도록 할 수 있다. 또한, 제1 뱅크(600)의 제1 영역(610)은 서브 영역(SA)과 발광 영역(EMA)을 구분하도록 배치되어, 복수의 발광 소자(ED)를 정렬하는 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 서브 영역(SA)에 분사되지 않고 발광 영역(EMA)으로 안정적으로 분사되도록 가이드하는 역할을 할 수 있다.
제1 뱅크(600)의 제2 영역(620)은 일 화소(PX)에서 각 서브 화소(SPX)의 서브 영역(SA) 사이에 배치될 수 있다. 제1 뱅크(600)의 제2 영역(620)은 각 서브 화소(SPX)의 서브 영역(SA) 사이에서 제2 방향(DR2)으로 연장될 수 있다. 제1 뱅크(600)의 제3 영역(630)은 제1 방향(DR1)으로 이웃하는 화소(PX)의 서브 영역(SA) 사이에 배치될 수 있다. 제1 뱅크(600)의 제3 영역(630)은 제1 방향(DR1)으로 이웃하는 화소(PX)의 서브 영역(SA) 사이에서 제2 방향(DR2)으로 연장될 수 있다. 제1 뱅크(600)의 제2 영역(620) 및 제1 뱅크(600)의 제3 영역(630)은 제2 방향(DR2)으로 이웃하는 제1 뱅크(600)의 제1 영역(610) 사이에 배치되어 이들을 고정하는 역할을 할 수 있다. 즉, 제1 뱅크(600)의 제2 영역(620) 및 제1 뱅크(600)의 제3 영역(630)은 표시 장치(10)의 제조 공정 중 제1 뱅크(600)의 제1 영역(610)이 이탈되지 않도록 지지하는 역할을 할 수 있다.
정렬 라인(200)은 제2 방향(DR2)으로 연장될 수 있다. 일 실시예에서, 정렬 라인(200)은 제2 방향(DR2)으로 연장되어 동일한 열에 배치된 복수의 서브 화소(SPX)들에 걸쳐 배치될 수 있다. 동일한 열에 배치된 정렬 라인(200)은 끊김없이 제2 방향(DR2)으로 연장될 수 있다.
정렬 라인(200)은 서브 화소(SPX)의 열들마다 각각 배치될 수 있다. 예를 들어, 정렬 라인(200)은 제2 방향(DR2)으로 연장되어 도 9의 제1 열에 배열된 제1 서브 화소(SPX1)들에 걸쳐 배치되고, 제2 열에 배열된 제2 서브 화소(SPX2)들에 걸쳐 배치되며, 제3 열에 배치된 제3 서브 화소(SPX3)들에 걸쳐 배치될 수 있다.
각 서브 화소(SPX) 열마다 배치되는 정렬 라인(200)은 실질적으로 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 서로 이격된 제1 정렬 라인(210) 및 제2 정렬 라인(220)을 포함할 수 있다.
제1 정렬 라인(210) 및 제2 정렬 라인(220)은 각각 적어도 일부 영역이 각 서브 화소(SPX)의 발광 영역(EMA)과 중첩할 수 있다. 각 서브 화소(SPX)의 발광 영역(EMA)과 중첩되는 제1 정렬 라인(210) 및 제2 정렬 라인(220)은 각각 제2 방향(DR2)으로 연장되고 제1 방향(DR1)으로 이격될 수 있다.
제1 정렬 라인(210)은 비발광 영역에 위치하는 제1 정렬 컨택부(210_C)를 포함하고, 제2 정렬 라인(220)은 비발광 영역에 위치하는 제2 정렬 컨택부(220_C)를 포함할 수 있다. 제1 정렬 컨택부(210_C)는 제1 정렬 컨택홀(CTS)을 통해 회로 소자층(CCL)과 전기적으로 연결되는 제1 정렬 라인(210)의 일부 영역이고, 제2 정렬 컨택부(220_C)는 제2 정렬 컨택홀(CTD)을 통해 회로 소자층(CCL)과 전기적으로 연결되는 제2 정렬 라인(220)의 일부 영역일 수 있다. 즉, 제1 정렬 라인(210)은 제1 정렬 컨택홀(CTS)을 통해 회로 소자층(CCL)과 전기적으로 연결되고, 제2 정렬 라인(220)은 제2 정렬 컨택홀(CTD)을 통해 회로 소자층(CCL)과 전기적으로 연결될 수 있다. 제1 및 제2 정렬 라인(210, 220)과 회로 소자층(CCL) 사이의 전기적 연결 관계는 도 10을 참조하여 후술된다. 한편, 도면에서는 제1 정렬 컨택부(210_C) 및 제2 정렬 컨택부(220_C)가 각각 제1 뱅크(600)와 중첩되도록 도시하고 있으나, 제1 정렬 컨택부(210_C) 및 제2 정렬 컨택부(220_C)의 위치는 이에 제한되지 않는다. 제1 정렬 컨택부(210_C) 및 제2 정렬 컨택부(220_C) 중 적어도 하나의 정렬 컨택부는 제1 뱅크(600)와 중첩하지 않을 수도 있다.
제1 정렬 라인(210)과 제2 정렬 라인(220)은 표시 장치(10)의 제조 공정 중 복수의 발광 소자(ED)를 정렬하는 공정에서 이용될 수 있다. 구체적으로, 표시 장치(10)의 제조 공정 중 복수의 발광 소자(ED)를 정렬하는 공정에서 제1 정렬 라인(210)과 제2 정렬 라인(220)을 이용하여 전계를 생성할 수 있고, 복수의 발광 소자(ED)는 제1 정렬 라인(210)과 제2 정렬 라인(220) 사이에 생성된 전계에 의해 유전영동힘(Dielectrophoretic Force)을 받아 발광 영역(EMA) 내에서 특정 단부가 특정 정렬 라인 측을 향하도록 정렬될 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 복수의 발광 소자(ED)들은 서브 영역(SA)에는 배치되지 않을 수 있다. 복수의 발광 소자(ED)들은 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)에 각각 배치될 수 있다. 상술한 바와 같이, 제1 뱅크(600)가 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)을 구획하며 서브 영역(SA)과 발광 영역(EMA)을 구분하도록 형성될 수 있고, 이에 따라 복수의 발광 소자(ED)들이 분산된 잉크는 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3) 각각에 분사될 수 있다. 따라서, 복수의 발광 소자(ED)들은 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)에는 배치되되, 서브 영역(SA)에는 배치되지 않을 수 있다.
복수의 발광 소자(ED)들은 각 서브 화소(SPX)의 발광 영역(EMA) 내에서 제1 정렬 라인(210)과 제2 정렬 라인(220) 사이에 배치될 수 있다. 복수의 발광 소자(ED)들 각각은 일 방향으로 연장된 형상을 가질 수 있으며, 각 발광 소자(ED)의 연장 방향은 제1 정렬 라인(210) 및 제2 정렬 라인(220)의 연장 방향과 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않고 발광 소자(ED)의 연장 방향은 제1 정렬 라인(210) 및 제2 정렬 라인(220)의 연장 방향에 비스듬히 배치될 수도 있다. 발광 소자(ED)는 양 단부 중 적어도 일 단부가 제1 정렬 라인(210) 또는 제2 정렬 라인(220) 상에 놓이도록 정렬될 수 있다.
복수의 발광 소자(ED)들은 서로 이격될 수 있다. 복수의 발광 소자(ED)들은 제1 정렬 라인(210)과 제2 정렬 라인(220) 사이에서 제2 방향(DR2)을 따라 서로 이격되어 배치될 수 있다. 복수의 발광 소자(ED)들은 제1 정렬 라인(210)과 제2 정렬 라인(220) 사이에서 하나의 열로 정렬될 수 있으며, 제2 방향(DR2)으로 인접 배치된 발광 소자(ED) 사이의 이격 거리는 랜덤할 수 있다.
접촉 전극(700)은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있다. 접촉 전극(700)은 제1 방향(DR1)으로 서로 이격된 제1 접촉 패턴(710) 및 제2 접촉 패턴(720)을 포함할 수 있다. 후술하는 바와 같이, 제1 접촉 패턴(710)은 일부 영역이 발광 소자(ED)의 일 단부와 접촉하는 제1 접촉 전극(710)이고, 제2 접촉 패턴(720)은 일부 영역이 발광 소자(ED)의 타 단부와 접촉하는 제2 접촉 전극(720)일 수 있다. 이하, 본 명세서에서 설명의 편의상 동일한 도면 부호 '710'에 대하여 '제1 접촉 패턴(710)' 또는 '제1 접촉 전극(710)'으로 혼용되어 지칭될 수 있고, 동일한 도면 부호 '720'에 대하여 '제2 접촉 패턴(720)' 또는 '제2 접촉 전극(720)'으로 혼용되어 지칭될 수 있다.
제1 접촉 패턴(710)은 제2 방향(DR2)으로 연장될 수 있다. 제1 접촉 패턴(710)은 제1 화소(PX1)의 발광 영역(EMA), 제2 화소(PX2)와 발광 영역(EMA), 및 제1 화소(PX1)의 발광 영역(EMA)과 제2 화소(PX2)와 발광 영역(EMA) 사이에 위치하는 서브 영역(SA)에 걸쳐 배치될 수 있다. 제1 접촉 패턴(710)은 제2 방향(DR2)으로 연장되어 제1 화소(PX1)와 제2 화소(PX2)에 걸쳐 배치되되, 제2 화소(PX2)의 하측 및/또는 제1 화소(PX1)의 상측에 위치하는 서브 영역(SA)에는 배치되지 않을 수 있으나, 이에 제한되지 않는다.
일 실시예에서, 제1 접촉 패턴(710)은 제1 영역(711), 제2 영역(712) 및 제3 영역(713)을 포함할 수 있다.
제1 접촉 패턴(710)의 제1 영역(711)은 제1 화소(PX1)의 발광 영역(EMA)에 배치될 수 있다. 제1 접촉 패턴(710)의 제1 영역(711)은 제1 화소(PX1)에 포함된 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 발광 영역(EMA)인 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3) 각각에 배치될 수 있다. 제1 접촉 패턴(710)의 제1 영역(711)은 제1 화소(PX1)의 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3) 각각에 배치된 발광 소자(ED)의 일 단부와 중첩하며, 상기 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 패턴(710)의 제1 영역(711)은 제1 화소(PX1)의 제1 접촉 전극(711)일 수 있다.
제1 접촉 패턴(710)의 제2 영역(712)은 제1 접촉 패턴(710)의 제1 영역(711)과 이격될 수 있다. 제1 접촉 패턴(710)의 제2 영역(712)은 제1 접촉 패턴(710)의 제1 영역(711)의 하측에 배치될 수 있다.
제1 접촉 패턴(710)의 제2 영역(712)은 제2 화소(PX2)의 발광 영역(EMA)에 배치될 수 있다. 제1 접촉 패턴(710)의 제2 영역(712)은 제2 화소(PX2)에 포함된 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 각 발광 영역(EMA)인 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3) 각각에 배치될 수 있다. 제1 접촉 패턴(710)의 제2 영역(712)은 제1 화소(PX1)의 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3) 각각에 배치된 발광 소자(ED)의 일 단부와 중첩하며, 상기 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 패턴(710)의 제2 영역(712)은 제2 화소(PX2)의 제1 접촉 전극(712)일 수 있다.
제1 접촉 패턴(710)의 제3 영역(713)은 제1 접촉 패턴(710)의 제1 영역(711)(또는 제1 화소(PX1)의 제1 접촉 전극(711))과 제1 접촉 패턴(710)의 제2 영역(712)(또는 제2 화소(PX2)의 제1 접촉 전극(712)) 사이에 배치될 수 있다. 제1 접촉 패턴(710)의 제3 영역(713)은 제1 접촉 패턴(710)의 제1 영역(711)(또는 제1 화소(PX1)의 제1 접촉 전극(711))과 제1 접촉 패턴(710)의 제2 영역(712)(또는 제2 화소(PX2)의 제1 접촉 전극(712)) 사이에 배치되어 이들을 연결할 수 있다.
제1 접촉 패턴(710)의 제3 영역(713)은 제1 화소(PX1)의 발광 영역(EMA)과 제2 화소(PX2)의 발광 영역(EMA) 사이에 위치하는 서브 영역(SA)에 배치될 수 있다. 즉, 제1 접촉 패턴(710)의 제3 영역(713)은 제1 화소(PX1)의 발광 영역(EMA)의 하측(또는 제2 화소(PX2)의 발광 영역(EMA)의 상측)에 위치하는 서브 영역(SA)에 배치될 수 있다. 제1 접촉 패턴(710)의 제3 영역(713)은 제1 전극 컨택홀(CT1)을 통해 회로 소자층(CCL)과 전기적으로 연결될 수 있다. 즉, 제1 접촉 패턴(710)은 제1 전극 컨택홀(CT1)을 통해 회로 소자층(CCL)과 전기적으로 연결될 수 있다.
제1 화소(PX1)의 제1 접촉 전극(711)은 제1 접촉 패턴(710)의 제3 영역(713)으로부터 상측으로 연장되고, 제2 화소(PX2)의 제1 접촉 전극(712)은 제1 접촉 패턴(710)의 제3 영역(713)으로부터 하측으로 연장될 수 있다. 제1 화소(PX1)의 제1 접촉 전극(711)과 제2 화소(PX2)의 제1 접촉 전극(712)은 일체화되어 하나의 패턴으로 형성될 수 있다. 이에 따라, 제1 화소(PX1)의 제1 접촉 전극(711)과 제2 화소(PX2)의 제1 접촉 전극(712)은 하나의 제1 전극 컨택홀(CT1)을 통해 회로 소자층(CCL)과 동시에 전기적으로 연결될 수 있으며, 회로 소자층(CCL)의 전기 신호는 하나의 제1 전극 컨택홀(CT1)을 통해 제1 화소(PX1)의 제1 접촉 전극(711)과 제2 화소(PX2)의 제1 접촉 전극(712)으로 동시에 전달될 수 있다.
제2 접촉 패턴(720)은 제2 방향(DR2)으로 연장될 수 있다. 제2 접촉 패턴(720)은 제1 화소(PX1)와 제2 화소(PX2)에 각각 배치될 수 있다. 제1 화소(PX1)에 배치되는 제2 접촉 패턴(720)과 제2 화소(PX2)에 배치되는 제2 접촉 패턴(720)은 제2 방향(DR2)으로 서로 이격될 수 있다. 이에 따라, 제1 화소(PX1)에 배치되는 제2 접촉 패턴(720)은 제1 화소(PX1)의 제2 접촉 전극(720)이고, 제2 화소(PX2)에 배치되는 제2 접촉 패턴(720)은 제2 화소(PX2)의 제2 접촉 전극(720)일 수 있다. 제2 접촉 전극(720)은 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 제2 접촉 패턴(720)은 각 화소(PX) 내에서 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3) 각각에 구비될 수 있다.
제1 서브 화소(SPX1)에 포함된 제2 접촉 전극(720A)은 제1 발광 영역(EMA1)에 배치될 수 있다. 일 실시예에서, 제1 서브 화소(SPX1)에 포함된 제2 접촉 전극(720A)은 제1 발광 영역(EMA1)으로부터 연장되어, 제1 발광 영역(EMA1)의 상측에 배치된 서브 영역(SA)에도 배치될 수 있다. 제1 서브 화소(SPX1)에 포함된 제2 접촉 전극(720A)은 제1 발광 영역(EMA1)으로부터 상측으로 연장되어 제1 발광 영역(EMA1)의 상측에 위치하는 서브 영역(SA)에 배치되되, 제1 발광 영역(EMA1)의 하측에 위치하는 서브 영역(SA)에는 배치되지 않을 수 있으나, 이에 제한되지 않는다.
제1 서브 화소(SPX1)에 포함된 제2 접촉 전극(720A)은 제1 발광 영역(EMA1)에서 발광 소자(ED)의 타 단부와 중첩하며, 상기 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제1 서브 화소(SPX1)에 포함된 제2 접촉 전극(720A)은 제1 발광 영역(EMA1)의 상측에 위치하는 서브 영역(SA)에서 제2 전극 컨택홀(CT2)을 통해 회로 소자층(CCL)과 전기적으로 연결될 수 있다.
제2 서브 화소(SPX2)에 포함된 제2 접촉 전극(720B)은 제2 발광 영역(EMA2)에 배치될 수 있다. 일 실시예에서, 제2 서브 화소(SPX2)에 포함된 제2 접촉 전극(720B)은 제2 발광 영역(EMA2)으로부터 연장되어, 제2 발광 영역(EMA2)의 하측에 배치된 서브 영역(SA)에도 배치될 수 있다. 제2 서브 화소(SPX2)에 포함된 제2 접촉 전극(720B)은 제2 발광 영역(EMA2)으로부터 하측으로 연장되어 제2 발광 영역(EMA2)의 하측에 위치하는 서브 영역(SA)에 배치되되, 제2 발광 영역(EMA2)의 상측에 위치하는 서브 영역(SA)에는 배치되지 않을 수 있으나, 이에 제한되지 않는다.
제2 서브 화소(SPX2)에 포함된 제2 접촉 전극(720B)은 제2 발광 영역(EMA2)에서 발광 소자(ED)의 타 단부와 중첩하며, 상기 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 서브 화소(SPX2)에 포함된 제2 접촉 전극(720B)은 제2 발광 영역(EMA2)의 하측에 위치하는 서브 영역(SA)에서 제2 전극 컨택홀(CT2)을 통해 회로 소자층(CCL)과 전기적으로 연결될 수 있다.
제3 서브 화소(SPX3)에 포함된 제2 접촉 전극(720C)은 제3 발광 영역(EMA3)에 배치될 수 있다. 일 실시예에서, 제3 서브 화소(SPX3)에 포함된 제2 접촉 전극(720C)은 제2 서브 화소(SPX2)에 포함된 제2 접촉 전극(720B)과 실질적으로 유사한 배치를 가질 수 있다. 이에 따라, 제3 서브 화소(SPX3)에 포함된 제2 접촉 전극(720C)은 제3 발광 영역(EMA3)으로부터 하측으로 연장되어 제3 발광 영역(EMA3)의 하측에 위치하는 서브 영역(SA)에 배치될 수 있고, 상기 서브 영역(SA)에서 제2 전극 컨택홀(CT2)을 통해 회로 소자층(CCL)과 전기적으로 연결될 수 있다.
제1 접촉 전극(710)은 발광 영역(EMA)에서 발광 소자(ED)의 일 단부와 접촉하고, 서브 영역(SA)에서 제1 전극 컨택홀(CT1)을 통해 회로 소자층(CCL)과 전기적으로 연결될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부 및 회로 소자층(CCL)(구체적으로, 제3 도전층(140)의 제2 수평 전압 라인(VL2_X))과 각각 접촉함으로써, 발광 소자(ED)의 일 단부와 회로 소자층(CCL)을 전기적으로 연결할 수 있다. 즉, 회로 소자층(CCL)과 발광 소자(ED)의 일 단부는 제1 접촉 전극(710)을 경유하여 서로 전기적으로 연결될 수 있다.
제2 접촉 전극(720)은 발광 영역(EMA)에서 발광 소자(ED)의 타 단부와 접촉하고, 서브 영역(SA)에서 제2 전극 컨택홀(CT2)을 통해 회로 소자층(CCL)과 전기적으로 연결될 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부 및 회로 소자층(CCL)(구체적으로, 제3 도전층(140)의 접촉 도전 패턴(CPD))과 각각 접촉함으로써, 발광 소자(ED)의 타 단부와 회로 소자층(CCL)을 전기적으로 연결할 수 있다. 즉, 회로 소자층(CCL)과 발광 소자(ED)의 타 단부는 제2 접촉 전극(720)을 경유하여 서로 전기적으로 연결될 수 있다.
일 실시예에서, 표시 장치(10)는 제1 정렬 컨택홀(CTS), 제2 정렬 컨택홀(CTD), 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)을 노출하는 개구부(OP)를 포함할 수 있다. 예를 들어, 상기 개구부(OP)는 제1 화소(PX1)의 발광 영역(EMA)과 제2 화소(PX2)의 발광 영역(EMA) 사이에 위치하는 제1 개구부(OP1) 및 제2 화소(PX2)의 발광 영역(EMA)의 하측(또는 제1 화소(PX1)의 발광 영역(EMA)의 상측)에 위치하는 제2 개구부(OP2)를 포함할 수 있다. 상기 제1 개구부(OP1) 및 제2 개구부(OP2)는 후술하는 회로 소자층(CCL)의 비아층(165, 도 11 참조)을 관통하여 형성되는 비아홀일 수 있다. 상기 개구부(OP)는 후술하는 바와 같이 회로 소자층(CCL)의 비아층(165, 도 13 참조)에 의해 정의되는 개구부일 수 있다.
제1 서브 화소(SPX1)에 배치되는 제1 개구부(OP1_SP1)는 제1 정렬 컨택홀(CTS), 제1 전극 컨택홀(CT1) 및 제2 화소(PX2)의 제2 전극 컨택홀(CT2)을 노출할 수 있고, 제2 및 제3 서브 화소(SPX2, SPX3)에 각각 배치되는 제1 개구부(OP1_SP2, OP1_SP3)는 제1 정렬 컨택홀(CTS), 제1 전극 컨택홀(CT1) 및 제1 화소(PX1)의 제2 전극 컨택홀(CT2)을 노출할 수 있다.
제2 개구부(OP2)는 제2 정렬 컨택홀(CTD) 및 제1 화소(PX1)의 제2 전극 컨택홀(CT2)을 노출할 수 있고, 제2 화소(PX2)의 제2 전극 컨택홀(CT2)을 노출할 수 있다.
도 10은 도 9의 실시예에 따른 정렬 라인, 접촉 전극 및 제3 도전층 사이의 상대적인 평면 배치도이다.
도 10에는 발광 소자층(EML)의 정렬 라인(200) 및 접촉 전극(700)과 회로 소자층(CCL)의 제3 도전층(140)에 포함된 제1 수평 전압 라인(VL1_X), 제2 수평 전압 라인(VL2_X) 및 제1 내지 제3 접촉 도전 패턴(CPD1, CPD2, CPD3)을 도시하고 있다.
도 9 및 도 10을 참조하면, 발광 소자층(EML)은 정렬 라인(200)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 정렬 라인(200)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만, 이에 제한되지 않고 정렬 라인(200)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 정렬 라인(200)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 정렬 라인(200)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 일 실시예에서, 정렬 라인(200)은 알루미늄(Al)을 포함할 수 있으나, 이에 제한되지 않는다.
발광 소자층(EML)의 제1 정렬 라인(210) 및 제2 정렬 라인(220)은 각각 회로 소자층(CCL)의 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 구체적으로, 제1 정렬 라인(210)은 제3 도전층(140)의 제2 수평 전압 라인(VL2_X)과 제1 정렬 컨택홀(CTS)을 통해 전기적으로 연결되고, 제2 정렬 라인(220)은 제3 도전층(140)의 제1 수평 전압 라인(VL1_X)과 제2 정렬 컨택홀(CTD)을 통해 전기적으로 연결될 수 있다. 후술하는 바와 같이, 제1 정렬 라인(210)은 제1 정렬 컨택홀(CTS)을 통해 노출되는 제2 수평 전압 라인(VL2_X)의 상면과 직접 접촉하여 제2 전압 라인(VL2)과 전기적으로 연결되고, 제2 정렬 라인(220)은 제2 정렬 컨택홀(CTD)을 통해 노출되는 제1 수평 전압 라인(VL1_X)의 상면과 직접 접촉하여 제1 전압 라인(VL1)과 전기적으로 연결될 수 있다.
제1 내지 제3 서브 화소(SPX1, SPX2, SPX3) 각각에 배치되며 제2 방향(DR2)으로 연장된 제1 정렬 라인(210)들은 제1 화소(PX1)의 발광 영역(EMA) 하측에서 제1 방향(DR1)으로 연장된 제2 수평 전압 라인(VL2_X)과 교차할 수 있다. 상기 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3) 각각에 배치된 제1 정렬 라인(210)들과 제2 수평 전압 라인(VL2_X)은 상기 교차하는 영역에서 제1 정렬 컨택홀(CTS)을 통해 서로 전기적으로 연결될 수 있다.
제1 내지 제3 서브 화소(SPX1, SPX2, SPX3) 각각에 배치되며 제2 방향(DR2)으로 연장된 제2 정렬 라인(220)들은 제2 화소(PX2)의 발광 영역(EMA) 하측에서 제1 방향(DR1)으로 연장된 제1 수평 전압 라인(VL1_X)과 교차할 수 있다. 상기 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3) 각각에 배치된 제2 정렬 라인(220)들과 제1 수평 전압 라인(VL1_X)은 상기 교차하는 영역에서 제2 정렬 컨택홀(CTD)을 통해 서로 전기적으로 연결될 수 있다.
상술한 바와 같이, 제1 정렬 라인(210) 및 제2 정렬 라인(220)은 표시 장치(10)의 제조 공정 중 복수의 발광 소자(ED)를 정렬하는 공정에서 발광 소자(ED)의 특정 단부가 특정 정렬 라인을 향하도록 전계를 생성하는 데에 이용될 수 있다. 제1 정렬 라인(210)은 제1 정렬 컨택홀(CTS)을 통해 제2 전압 라인(VL2)과 전기적으로 연결되고, 제2 정렬 라인(220)은 제2 정렬 컨택홀(CTD)을 통해 제1 전압 라인(VL1)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전압 라인(VL1)에 제1 정렬 신호를 인가하면 제2 정렬 컨택홀(CTD)을 통해 제2 정렬 라인(220)에 제1 정렬 신호를 전달하고, 제2 전압 라인(VL2)에 제2 정렬 신호를 인가하면 제1 정렬 컨택홀(CTS)을 통해 제1 정렬 라인(210)에 제2 정렬 신호를 전달할 수 있다. 상기 제1 정렬 신호 및 제2 정렬 신호에 따라 각 서브 화소(SPX)의 발광 영역(EMA) 내에서 복수의 발광 소자(ED)의 특정 단부가 특정 정렬 라인을 향하도록 정렬될 수 있다.
본 실시예에서, 제1 및 제2 정렬 라인(210, 220)이 동일한 열에 배치된 서브 화소(SPX)에 걸쳐 형성됨에 따라, 각 서브 화소(SPX) 별로 정렬 신호를 인가하지 않음에도 불구하고 동일한 열에 배치된 서브 화소(SPX)에 일괄적으로 정렬 신호를 전달할 수 있다. 또한, 회로 소자층(CCL)에 포함된 제1 전압 라인(VL1)과 제2 전압 라인(VL2)이 표시 영역(DPA) 전 영역에 걸쳐 메쉬(Mesh) 구조를 가짐에 따라, 각 서브 화소(SPX) 별로 정렬 신호를 인가하지 않음에도 불구하고 표시 영역(DPA) 전 영역에 배치된 서브 화소(SPX)에 일괄적으로 정렬 신호를 전달할 수 있다.
접촉 전극(700)은 전도성 물질을 포함할 수 있다. 예를 들어, 접촉 전극(700)은 ITO, IZO, ITZO 등을 포함할 수 있다. 일 예로, 접촉 전극(700)은 각각 투명한 전도성 물질을 포함할 수 있다. 일 실시예에서, 접촉 전극(700)은 ITO를 포함할 수 있으나, 이에 제한되지 않는다.
발광 소자층(EML)의 제1 접촉 패턴(710)은 회로 소자층(CCL)의 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 구체적으로, 제1 접촉 패턴(710)은 제3 도전층(140)의 제2 수평 전압 라인(VL2_X)과 제1 전극 컨택홀(CT1)을 통해 전기적으로 연결될 수 있다. 후술하는 바와 같이, 제1 접촉 패턴(710)은 제1 전극 컨택홀(CT1)을 통해 노출되는 제2 수평 전압 라인(VL2_X)의 상면과 직접 접촉하여 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다.
제1 전극 컨택홀(CT1)은 제1 화소(PX1)의 발광 영역(EMA)과 제2 화소(PX2)의 발광 영역(EMA) 사이에 위치하는 서브 영역(SA)에 배치될 수 있다.
일 실시예에서, 제1 전극 컨택홀(CT1)은 평면상 정렬 라인(200)과 중첩하지 않을 수 있다. 구체적으로, 제1 전극 컨택홀(CT1)은 평면상 제1 정렬 라인(210)과 중첩하지 않을 수 있다. 이에 따라, 제1 접촉 패턴(710)은 제1 정렬 라인(210)을 경유하지 않고 제2 수평 전압 라인(VL2_X)의 상면과 직접 접촉함으로써, 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 제1 전극 컨택홀(CT1)은 해당 서브 화소(SPX)의 제1 정렬 컨택홀(CTS)과 인접하여 배치될 수 있다. 상기 해당 서브 화소(SPX)의 제1 전극 컨택홀(CT1)과 제1 정렬 컨택홀(CTS)이 인접하여 배치되며, 동일한 제1 개구부(OP1)를 통해 동시에 노출됨으로써, 제1 전극 컨택홀(CT1)과 제1 정렬 컨택홀(CTS) 사이에 표시 장치(10)의 제조 공정 중 비아층(166) 및/또는 제1 뱅크(600)의 단차에 의해 발광 소자층(EML)의 절연층 및/또는 접촉 전극(700)의 패턴을 형성하기 위한 포토레지스트층이 잔류하는 것을 방지할 수 있다.
제1 접촉 패턴(710) 제1 화소(PX1)의 발광 영역(EMA)에 배치된 복수의 발광 소자(ED)의 일 단부들 및 제2 화소(PX2)의 발광 영역(EMA)에 배치된 복수의 발광 소자(ED)의 일 단부들과 동시에 접촉할 수 있다. 제1 접촉 패턴(710)은 하나의 제2 수평 전압 라인(VL2_X)을 통해 전달된 제2 전원 전압을 제1 화소(PX1) 및 제2 화소(PX2)에 각각 배치된 발광 소자(ED)의 일 단부로 전달하는 역할을 할 수 있다. 즉, 제2 전압 라인(VL2)을 통해 인가되는 구동 신호는 동일한 열에 배치된 제1 화소(PX1) 및 제2 화소(PX2)로 하나의 제1 접촉 패턴(710)을 통해 동시에 전달될 수 있다.
발광 소자층(EML)의 제2 접촉 패턴(720)은 회로 소자층(CCL)에 배치되는 트랜지스터(또는 커패시터)와 전기적으로 연결될 수 있다. 구체적으로, 제2 접촉 패턴(720)은 제3 도전층(140)의 접촉 도전 패턴(CPD)과 전기적으로 연결될 수 있다. 각 서브 화소(SPX)에 배치되는 제2 접촉 패턴(720)은 각 서브 화소(SPX)의 트랜지스터와 연결되는 접촉 도전 패턴(CPD)과 전기적으로 연결될 수 있다.
구체적으로, 제1 서브 화소(SPX1)에 배치되는 제2 접촉 패턴(720A)은 제1 접촉 도전 패턴(CPD1)과 제2 전극 컨택홀(CT2)을 통해 전기적으로 연결될 수 있다. 후술하는 바와 같이, 제1 서브 화소(SPX1)에 배치되는 제2 접촉 패턴(720A)은 제2 전극 컨택홀(CT2)을 통해 노출되는 제1 접촉 도전 패턴(CPD1)의 상면과 직접 접촉하여 제1 서브 화소 회로 영역(SPA1, 도 8 참조)에 배치된 제1 서브 화소(SPX1)의 제1 트랜지스터(T1)의 소스 전극(또는 커패시터 제2 전극)과 전기적으로 연결될 수 있다.
제2 서브 화소(SPX2)에 배치되는 제2 접촉 패턴(720B)은 제2 접촉 도전 패턴(CPD2)과 제2 전극 컨택홀(CT2)을 통해 전기적으로 연결될 수 있다. 제2 서브 화소(SPX2)에 배치되는 제2 접촉 패턴(720B)은 제2 전극 컨택홀(CT2)을 통해 노출되는 제2 접촉 도전 패턴(CPD2)의 상면과 직접 접촉하여 제2 서브 화소 회로 영역(SPA2, 도 8 참조)에 배치된 제2 서브 화소(SPX2)의 제1 트랜지스터(T1)의 소스 전극(또는 커패시터 제2 전극)과 전기적으로 연결될 수 있다.
제3 서브 화소(SPX3)에 배치되는 제2 접촉 패턴(720C)은 제3 접촉 도전 패턴(CPD3)과 제2 전극 컨택홀(CT2)을 통해 전기적으로 연결될 수 있다. 제3 서브 화소(SPX3)에 배치되는 제2 접촉 패턴(720C)은 제2 전극 컨택홀(CT2)을 통해 노출되는 제3 접촉 도전 패턴(CPD3)의 상면과 직접 접촉하여 제3 서브 화소 회로 영역(SPA3, 도 8 참조)에 배치된 제3 서브 화소(SPX3)의 제1 트랜지스터(T1)의 소스 전극(또는 커패시터 제2 전극)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 제1 서브 화소(SPX1)의 제2 접촉 전극(720A)은 제1 발광 영역(EMA1)의 상측에 배치되는 서브 영역(SA)에서 제3 도전층(140)과 전기적으로 연결되고, 제2 서브 화소(SPX2)의 제2 접촉 전극(720B)은 제2 발광 영역(EMA2)의 하측에 배치되는 서브 영역(SA)에서 제3 도전층(140)과 전기적으로 연결되며, 제3 서브 화소(SPX3)의 제2 접촉 전극(720C)은 제3 발광 영역(EMA3)의 하측에 배치되는 서브 영역(SA)에서 제3 도전층(140)과 전기적으로 연결될 수 있다. 즉, 각 서브 화소(SPX)의 발광 영역(EMA)을 기준으로 제1 서브 화소(SPX1)의 제2 접촉 전극(720A)과 제3 도전층(140)과 전기적으로 연결되는 서브 영역(SA)과 제2 및 제3 서브 화소(SPX2, SPX3)의 제2 접촉 전극(720B, 720C)이 제3 도전층(140)과 전기적으로 연결되는 서브 영역(SA)의 위치는 상이할 수 있다.
제1 접촉 도전 패턴(CPD1)은 제1 발광 영역(EMA1)의 상측에 배치되는 서브 영역(SA)에 배치되고, 제2 접촉 도전 패턴(CPD2)은 제2 발광 영역(EMA2)의 하측에 배치되는 서브 영역(SA)에 배치되며, 제3 접촉 도전 패턴(CPD3)은 제3 발광 영역(EMA3)의 하측에 배치되는 서브 영역(SA)에 배치될 수 있다. 제1 접촉 도전 패턴(CPD1)은 제1 발광 영역(EMA1)의 상측에 배치되는 서브 영역(SA)에 배치되고 제2 및 제3 접촉 도전 패턴(CPD2, CPD3)은 제2 및 제3 발광 영역(EMA2, EMA3)의 하측에 배치되는 서브 영역(SA)에 배치됨에 따라, 제1 서브 화소(SPX1)의 제2 전극 컨택홀(CT2)은 제1 발광 영역(EMA1)의 상측에 위치하는 서브 영역(SA)에 배치되고 제2 및 제3 서브 화소(SPX2, SPX3)의 제2 전극 컨택홀(CT2)은 제2 및 제3 발광 영역(EMA2, EMA3)의 하측에 위치하는 서브 영역(SA)에 배치될 수 있다.
일 실시예에서, 제2 전극 컨택홀(CT2)은 제1 전극 컨택홀(CT1)과 마찬가지로 평면상 정렬 라인(200)과 중첩하지 않을 수 있다. 구체적으로, 제2 전극 컨택홀(CT2)은 평면상 제2 정렬 라인(220)과 중첩하지 않을 수 있다. 이에 따라, 제2 접촉 패턴(720)은 각 서브 화소(SPX)의 접촉 도전 패턴(CPD)의 상면과 직접 접촉하여 접촉 도전 패턴(CPD)과 전기적으로 연결될 수 있다. 제2 접촉 패턴(720) 각 화소(PX)의 발광 영역(EMA)에 배치된 복수의 발광 소자(ED)의 타 단부들과 접촉할 수 있다. 제2 접촉 패턴(720)은 각 서브 화소(SPX)의 트랜지스터와 발광 소자(ED)의 타 단부를 연결하는 역할을 할 수 있다.
발광 소자(ED)의 양 단부는 각각 제1 접촉 패턴(710) 및 제2 접촉 패턴(720)과 접촉되고, 제1 및 제2 접촉 패턴(720)은 각각 회로 소자층(CCL)의 제3 도전층(140)에 포함되는 제2 수평 전압 라인(VL2_X) 및 접촉 도전 패턴(CPD)과 접촉됨으로써 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제1 접촉 패턴(710)과 제2 접촉 패턴(720)은 표시 장치(10)의 각 서브 화소(SPX)에 배치되는 발광 소자(ED)의 구동을 위해 발광 소자(ED)에 구동 신호를 전달하기 구동 신호 전극일 수 있다. 예를 들어, 제1 접촉 패턴(710)은 캐소드 전극이고, 제2 접촉 패턴(720)은 애노드 전극일 수 있으나, 이에 제한되지 않고 그 반대일 수도 있다.
일 실시예에서, 제1 정렬 컨택홀(CTS), 제2 정렬 컨택홀(CTD), 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)은 평면상 서로 이격될 수 있다. 즉, 정렬 라인(200)과 제3 도전층(140)을 직접 접촉시키는 컨택홀(정렬 컨택홀, CTS 또는 CTD)과 접촉 전극(700)과 제3 도전층(140)을 직접 접촉시키는 컨택홀(전극 컨택홀, CT1 또는 CT2)은 서로 상이할 수 있다.
또한, 제1 및 제2 전극 컨택홀(CT1, CT2)은 평면상 정렬 라인(200)과 중첩하지 않을 수 있다. 즉, 발광 소자층(EML)의 접촉 전극(700)과 회로 소자층(CCL)의 제3 도전층(140)을 서로 전기적으로 연결시키는 전극 컨택홀(CT1, CT2)들이 정렬 라인(200)과 평면상 비중첩도록 형성됨으로써, 상기 접촉 전극(700)은 정렬 라인(200)을 경유하지 않고 전극 컨택홀(CT1, CT2)을 통해 회로 소자층(CCL)의 제3 도전층(140)과 직접 접촉하여 회로 소자층(CCL)과 전기적으로 연결될 수 있다. 이에 따라, 정렬 라인(200)과 접촉 전극(700)은 서로 물리적으로 분리되며, 직접 접촉하지 않을 수 있다. 정렬 라인(200)이 알루미늄(Al)을 포함하고, 접촉 전극(700)이 ITO를 포함하는 예시적인 실시예에서, 정렬 라인(200)과 접촉 전극(700)이 집적 접촉하는 것을 방지하고 접촉 전극(700)을 회로 소자층(CCL)의 제3 도전층(140)과 직접 접촉하여 연결시킴으로써 상기 정렬 라인(200)과 접촉 전극(700) 사이의 접촉으로 인해 발생할 수 있는 산화막에 의해 접촉 저항이 증가하는 것을 방지할 수 있다.
또한, 표시 장치(10)의 구동에서 발광 소자(ED)와 트랜지스터를 전기적으로 연결시키는 제2 접촉 전극(720)과 표시 장치(10)의 제조 공정 중 정렬 공정에서 전계를 생성하기 위해 제1 수평 전압 라인(VL1_X)과 전기적으로 연결되는 제2 정렬 라인(220)은 서로 물리적으로 분리될 수 있다. 이에 따라, 표시 장치(10)의 제조 공정 중 동일한 열에 연장되어 배치되는 제2 정렬 라인(220)을 각 서브 화소(SPX) 별로 분리시키는 정렬 라인의 분리 공정이 생략될 수 있다. 따라서, 상기 분리 공정에 생략됨에 따라 표시 장치(10)의 제조 공정에 이용되는 마스크 수를 절감하고 표시 장치(10)의 공정이 단순화되어, 표시 장치(10)의 제조 공정 효율이 향상될 수 있다. 또한, 서브 영역 내에 상기 정렬 라인을 분리하기 위한 영역이 생략되므로 서브 영역의 길이가 감소될 수 있고, 이에 따라 동일한 평면 면적 대비 발광 영역이 증가될 수 있다. 따라서, 발광 영역(EMA)의 면적이 증가하여 발광 소자(ED)의 잉크젯 프린팅 공정에서의 잉크 공정의 마진을 확보할 수 있다.
일 실시예에서, 제1 및 제2 전극 컨택홀(CT1, CT2)은 평면상 제1 뱅크(600)와 중첩하지 않을 수 있다. 제1 및 제2 전극 컨택홀(CT1, CT2)이 제1 뱅크(600)에 의해 노출됨으로써, 제1 뱅크(600) 상에 배치되는 접촉 전극(700)은 회로 소자층(CCL)의 제3 도전층(140)과 접촉될 수 있다.
도 11은 도 9 및 도 10의 실시예에 따른 표시 장치의 일 예를 나타낸 단면도이다.
도 11을 참조하면, 제1 도전층(110)은 기판(SUB) 상에 배치될 수 있다. 상술한 바와 같이, 차광 패턴(BML) 및 제1 수직 전압 라인(VL1_Y)은 제1 도전층(110)으로 이루어질 수 있다. 다만 이에 제한되지 않고, 그 밖에 상술한 데이터 라인(DL), 초기화 전압 라인(VIL) 제2 수직 전압 라인(VL2_Y) 또는 수직 스캔 라인(SL_Y)도 상기 제1 도전층(110)으로 이루어질 수 있다.
제1 수직 전압 라인(VL1_Y)은 후술하는 트랜지스터의 드레인 전극(SD1)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다. 상기 트랜지스터의 드레인 전극(SD1)은 상술한 제3 도전층(140)의 제4 연결 패턴(144)의 일부 영역일 수 있다. 제1 수직 전압 라인(VL1_Y)은 제3 컨택홀(CNT3)을 통해 트랜지스터의 드레인 전극(SD1)과 전기적으로 연결될 수 있다. 제1 수직 전압 라인(VL1_Y)에는 트랜지스터에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가될 수 있다.
차광 패턴(BML)은 하부에서 적어도 트랜지스터의 제1 반도체 패턴(ACT1)의 채널 영역을 커버하도록 배치될 수 있다. 차광 패턴(BML)은 외광으로부터 트랜지스터의 제1 반도체 패턴(ACT1)을 보호하는 역할을 하는 차광층일 수 있다. 다만, 이에 제한되지 않고, 차광 패턴(BML)은 생략될 수 있다.
몇몇 실시예에서, 제1 도전층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 제1 도전층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다른 몇몇 실시예에서, 제1 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 예시적인 실시예에서, 제1 도전층(110)은 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있지만, 이에 제한되지 않는다.
버퍼층(161)은 제1 도전층(110) 상에 배치될 수 있다. 버퍼층(161)은 제1 도전층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 층간 절연막(163)과 함께 제1 도전층(110)의 일부를 노출하는 제3 컨택홀(CNT3)을 구성할 수 있다.
버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터를 보호하는 역할을 할 수 있다. 버퍼층(161)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치된다. 반도체층(120)은 트랜지스터의 제1 반도체 패턴(ACT1)을 포함할 수 있다. 트랜지스터의 제1 반도체 패턴(ACT1)은 상술한 바와 같이 차광 패턴(BML)과 중첩하여 배치될 수 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층(120)이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층(120)이 다결정 실리콘을 포함하는 경우, 트랜지스터의 반도체 패턴(ACT)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층(120)은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(162)은 반도체층(120)이 배치된 버퍼층(161) 상에 배치될 수 있다. 게이트 절연막(162)은 후술하는 제2 도전층(130)과 동일한 패턴으로 형성될 수 있다. 게이트 절연막(162)의 측벽은 제2 도전층(130)의 측벽에 대체로 정렬될 수 있지만, 이에 제한되지 않는다. 게이트 절연막(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제2 도전층(130)은 게이트 절연막(162) 상에 배치될 수 있다. 제2 도전층(130)은 트랜지스터의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 제1 반도체 패턴(ACT)의 채널 영역과 기판(SUB)의 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 상기 트랜지스터의 게이트 전극(GE)은 상술한 제2 도전층(130)의 제1 게이트 패턴(131)의 일부 영역일 수 있다. 그 밖에, 상술한 제2 게이트 패턴(132), 보조 스캔 라인(BSL) 등이 제2 도전층(130)으로 이루어질 수 있다.
층간 절연막(163)은 제2 도전층(130) 상에 배치될 수 있다. 층간 절연막(163)은 제2 도전층(130)을 덮도록 배치될 수 있다. 층간 절연막(163)은 제2 도전층(130)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층(130)을 보호할 수 있다.
제3 도전층(140)은 층간 절연막(163) 상에 배치될 수 있다. 제1 수평 전압 라인(VL1_X), 제2 수평 전압 라인(VL2_X), 접촉 도전 패턴(CPD), 제1 도전 패턴(CP) 및 제4 연결 패턴(144)은 제3 도전층(140)으로 이루어질 수 있다. 다만 이에 제한되지 않고, 그 밖에 상술한 제1 내지 제3 연결 패턴(141, 142, 143), 제5 연결 패턴(145)이 제3 도전층(140)으로 이루어질 수 있다.
제4 연결 패턴(144)의 일부 영역은 트랜지스터의 드레인 전극(SD1)이고, 제1 도전 패턴(CP)의 일부 영역은 트랜지스터의 소스 전극(SD2)일 수 있다. 상기 트랜지스터의 드레인 전극(SD1) 및 트랜지스터의 소스 전극(SD2)은 층간 절연막(163)을 관통하는 제2 컨택홀(CNT2)을 통해 트랜지스터의 제1 반도체 패턴(ACT1)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 소스 전극(SD2)은 제1 층간 절연막(163) 및 버퍼층(161)을 관통하는 제3 컨택홀(CNT3)을 통해 제1 도전층(110)의 차광 패턴(BML)과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 드레인 전극(SD1)은 제1 층간 절연막(163) 및 버퍼층(161)을 관통하는 제3 컨택홀(CNT3)을 통해 제1 도전층(110)의 제1 수직 전압 라인(VL1_Y)과 전기적으로 연결될 수 있다.
제1 수평 전압 라인(VL1_X)은 후술하는 패시베이션층(164)을 관통하는 제2 정렬 컨택홀(CTD)을 통해 제2 정렬 라인(220)과 전기적으로 연결될 수 있다. 상기 제2 정렬 컨택홀(CTD)은 패시베이션층(164)의 측벽으로 이루어질 수 있다. 도면에는 도시하지 않았으나, 제1 수평 전압 라인(VL1_X)은 층간 절연막(163) 및 버퍼층(161)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 수직 전압 라인(VL1_Y)과 전기적으로 연결될 수 있다. 이에 따라, 제1 수평 전압 라인(VL1_X)은 표시 장치(10)의 제조 공정 중 발광 소자(ED)의 정렬 공정에서 이용되는 제2 정렬 라인(220)에 정렬 신호를 전달하기 위한 신호 라인으로 이용될 수 있다. 제1 수평 전압 라인(VL1_X)은 발광 소자(ED)를 발광하기 위한 표시 장치(10)의 구동에서는 고전위 전압을 인가하는 구동 신호 라인일 수 있다.
제2 수평 전압 라인(VL2_X)의 일부 영역은 후술하는 패시베이션층(164)을 관통하는 제2 정렬 컨택홀(CTS)을 통해 제1 정렬 라인(210)과 전기적으로 연결될 수 있다. 상기 제2 정렬 컨택홀(CTS)은 패시베이션층(164)의 측벽으로 이루어질 수 있다. 도면에는 도시하지 않았으나, 제2 수평 전압 라인(VL2_X)은 층간 절연막(163) 및 버퍼층(161)을 관통하는 제1 컨택홀(CNT1)을 통해 제2 수직 전압 라인(VL2_Y)과 전기적으로 연결될 수 있다. 이에 따라, 제2 수평 전압 라인(VL2_X)은 표시 장치(10)의 제조 공정 중 발광 소자(ED)의 정렬 공정에서 이용되는 제1 정렬 라인(210)에 정렬 신호를 전달하기 위한 신호 라인으로 이용될 수 있다.
제2 수평 전압 라인(VL2_X)의 다른 일부 영역은 후술하는 패시베이션층(164), 제1 절연층(510) 및 제2 절연층(520)을 관통하는 제1 전극 컨택홀(CT1)을 통해 제1 접촉 전극(710)과 전기적으로 연결될 수 있다. 상기 제1 전극 컨택홀(CT1)은 패시베이션층(164), 제1 절연층(510) 및 제2 절연층(520)의 측벽으로 이루어질 수 있다.
제2 수평 전압 라인(VL2_X)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압이 인가될 수 있다. 즉, 제1 전압 라인(VL1)에는 트랜지스터에 공급되는 고전위 전압이 인가되고, 제2 전압 라인(VL2)(구체적으로, 제2 수평 전압 라인(VL2_X)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압이 인가될 수 있다.
접촉 도전 패턴(CPD)은 제1 도전 패턴(CP)과 일체화되어 하나의 패턴으로 형성될 수 있다. 이에 따라, 접촉 도전 패턴(CPD)은 상기 트랜지스터와 전기적으로 연결될 수 있다. 구체적으로, 접촉 도전 패턴(CPD)은 상기 트랜지스터의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 접촉 도전 패턴(CPD)은 서브 영역(SA)에 배치될 수 있다. 접촉 도전 패턴(CPD)은 후술하는 패시베이션층(164), 제1 절연층(510) 및 제2 절연층(520)을 관통하는 제2 전극 컨택홀(CT2)을 통해 제2 접촉 전극(720)과 전기적으로 연결될 수 있다. 상기 제2 전극 컨택홀(CT2)은 패시베이션층(164), 제1 절연층(510) 및 제2 절연층(520)의 측벽으로 이루어질 수 있다.
패시베이션층(164)은 제3 도전층(140) 상에 배치될 수 있다. 패시베이션층(164)은 상기 패시베이션층(164)을 관통하는 제1 정렬 컨택홀(CTS), 제2 정렬 컨택홀(CTD)을 포함할 수 있다. 또한, 패시베이션층(164)은 상기 패시베이션층(164)을 관통하며, 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)을 구성하는 홀을 더 포함할 수 있다. 즉, 패시베이션층(164)은 제2 수평 전압 라인(VL2_X)의 일부, 접촉 도전 패턴(CPD)의 일부 및 제1 수평 전압 라인(VL1_X)의 일부를 노출하도록 형성될 수 있다. 패시베이션층(164)은 제3 도전층(140)을 보호하는 역할을 할 수 있다.
상술한 버퍼층(161), 게이트 절연막(162), 층간 절연막(163) 및 패시베이션층(164)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 상술한 버퍼층(161), 게이트 절연막(162), 층간 절연막(163) 및 패시베이션층(164)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
비아층(165)은 패시베이션층(164) 상에 배치될 수 있다. 비아층(165)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 비아층(165)은 표면을 평탄화하는 기능을 수행할 수 있다. 따라서, 후술하는 발광 소자층이 배치되는 비아층(165)의 상면(또는 표면)은 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다.
비아층(165)은 제1 정렬 컨택홀(CTS), 제2 정렬 컨택홀(CTD), 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)과 제3 방향(DR3)으로 중첩하지 않을 수 있다. 이에 따라, 비아층(165)은 제1 정렬 컨택홀(CTS), 제2 정렬 컨택홀(CTD), 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)을 제3 방향(DR3)으로 노출할 수 있다.
표시 장치(10)는 제2 뱅크(400)를 더 포함할 수 있다. 제2 뱅크(400)는 발광 영역(EMA)에서 비아층(165) 상에 배치될 수 있다. 제2 뱅크(400)는 비아층(165)의 일면에 직접 배치될 수 있다. 제2 뱅크(400)는 비아층(165)의 일면을 기준으로 적어도 일부가 상부(예컨대, 제3 방향(DR3) 일측)로 돌출된 구조를 가질 수 있다. 제2 뱅크(400)의 돌출된 부분은 경사진 측면을 가질 수 있다. 제2 뱅크(400)는 경사진 측면을 포함하여 발광 소자(ED)에서 방출되어 제2 뱅크(400)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다.
제2 뱅크(400)는 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)를 포함할 수 있다. 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할을 보조할 수 있다.
도면에서는 제2 뱅크(400)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제2 뱅크(400)의 측면(또는 외면)은 라운드(Round) 형태, 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제2 뱅크(400)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
정렬 라인(200)은 제2 뱅크(400)가 형성된 비아층(165) 상에 배치될 수 있다. 정렬 라인(200)은 발광 영역(EMA)으로부터 연장되어 비발광 영역(NEM)에도 배치될 수 있다.
정렬 라인(200)은 발광 영역(EMA)에서 제2 뱅크(400) 및 상기 제2 뱅크(400)가 노출하는 비아층(165)의 일면에 배치될 수 있다. 발광 영역(EMA)에서 제1 정렬 라인(210)은 제1 서브 뱅크(410) 상에 배치되고, 제2 정렬 라인(220)은 제2 서브 뱅크(420) 상에 배치될 수 있다.
제1 정렬 라인(210)은 제1 서브 뱅크(410)로부터 외측으로 연장되어 제1 서브 뱅크(410)가 노출하는 비아층(165)의 일면 상에도 배치될 수 있다. 마찬가지로, 제2 정렬 라인(220)은 제2 서브 뱅크(420)로부터 외측으로 연장되어 제2 서브 뱅크(420)가 노출하는 비아층(165)의 일면 상에도 배치될 수 있다. 제1 정렬 라인(210)과 제2 정렬 라인(220)은 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 이격 영역에서 서로 이격 대향할 수 있다. 비아층(165)은 상기 제1 정렬 라인(210)과 제2 정렬 라인(220)이 서로 이격 대향하는 영역에서 노출될 수 있다.
정렬 라인(200)은 비발광 영역(NEM)에서 상기 비아층(165)이 노출하는 패시베이션층(164) 상에 배치될 수 있다. 정렬 라인(200)은 비발광 영역(NEM)에서 패시베이션층(164)이 노출하는 제3 도전층(140)의 일부와 직접 접촉하여 전기적으로 연결될 수 있다.
구체적으로, 제1 정렬 라인(210)은 상기 패시베이션층(164)을 관통하며 상기 제2 수평 전압 라인(VL2_X)의 일부를 노출하는 제1 정렬 컨택홀(CTS)을 통해 제2 수평 전압 라인(VL2_X)과 전기적으로 연결될 수 있다. 상기 제1 정렬 라인(210)은 제1 정렬 컨택홀(CTS)이 노출하는 제2 수평 전압 라인(VL2_X)의 상면과 직접 접촉할 수 있다.
제2 정렬 라인(220)은 상기 패시베이션층(164)을 관통하며 상기 제1 수평 전압 라인(VL1_X)을 노출하는 제2 정렬 컨택홀(CTD)을 통해 제1 수평 전압 라인(VL1_X)과 전기적으로 연결될 수 있다. 상기 제2 정렬 라인(220)은 제2 정렬 컨택홀(CTD)이 노출하는 제1 수평 전압 라인(VL1_X)의 상면과 직접 접촉할 수 있다.
제1 정렬 라인(210) 및 제2 정렬 라인(220)은 표시 장치(10)의 제조 공정 중에는 발광 소자(ED)를 정렬하기 위한 전계를 생성하는 정렬 신호 라인으로 이용될 수 있다. 표시 장치(10)의 구동 시에는 제1 정렬 라인(210)은 제2 전압 라인(VL2)과 물리적으로 접촉하고, 제2 정렬 라인(220)은 제1 전압 라인(VL1)과 물리적으로 접촉됨으로써, 전원 전압이 인가되는 상기 제1 및 제2 전압 라인(VL1, VL2)의 접촉 저항은 감소될 수 있다.
상술한 바와 같이, 정렬 라인(200)은 반사율이 높은 전도성 물질을 포함할 수 있다. 정렬 라인(200)이 반사율이 높은 전도성 물질을 포함함으로써, 발광 소자(ED)에서 방출되어 제2 뱅크(400)의 측면으로 진행하는 광을 각 화소(PX)의 상부 방향으로 반사시킬 수 있다. 일 실시예에서, 정렬 라인(200)은 알루미늄(Al)을 포함할 수 있으나, 이에 제한되지 않는다.
제1 절연층(510)은 정렬 라인(200)이 형성된 비아층(165) 상에 배치될 수 있다. 제1 절연층(510)은 정렬 라인(200)을 완전히 덮을 수 있다. 제1 절연층(510)은 정렬 라인(200)을 보호함과 동시에, 제1 정렬 라인(210)과 제2 정렬 라인(220)을 상호 절연시킬 수 있다. 제1 절연층(510)은 표시 영역(DPA) 전 영역에 걸쳐 상기 정렬 라인(200)을 완전히 덮을 수 있다. 이에 따라, 상기 정렬 라인(200)과 접촉 전극(700)이 서로 접촉하는 것을 방지할 수 있다.
제1 절연층(510)은 상기 제1 절연층(510)을 관통하며 접촉 도전 패턴(CPD)의 일부 및 제2 수평 전압 라인(VL2_X)의 일부를 노출하도록 형성될 수 있다. 제1 절연층(510)은 서브 영역(SA)에서 제1 및 제2 전극 컨택홀(CT1, CT2)과 각각 대응하는 홀을 포함할 수 있다.
제1 절연층(510)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(510)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN) 등과 같은 무기 절연 물질 중 적어도 어느 하나를 포함할 수 있다.
제1 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제1 뱅크(600)는 제2 뱅크(400)보다 더 큰 높이를 갖도록 형성되어, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 화소(PX) 또는 서브 화소(SPX)로 혼합되지 않고 발광 영역(EMA) 내에 분사되도록 할 수 있다.
발광 소자(ED)는 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)는 서브 영역(SA)에는 배치되지 않을 수 있다. 발광 소자(ED)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이에서 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED)는 제1 절연층(510) 상에서 제1 정렬 라인(210)과 제2 정렬 라인(220) 사이에 배치될 수 있다.
발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있으며, 발광 소자(ED)는 양 단부 중 적어도 일 단부가 제1 정렬 라인(210) 또는 제2 정렬 라인(220) 상에 놓이도록 배치될 수 있다. 예를 들어, 발광 소자(ED)는 발광 소자(ED)의 일 단부가 제1 정렬 라인(210) 상에 놓이고, 발광 소자(ED)의 타 단부가 제2 정렬 라인(220) 상에 놓이도록 배치될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 영역(EMA)에서 발광 소자(ED)의 양 단부를 노출하는 개구 및 서브 영역(SA)에서 제3 도전층(140)의 일부를 노출하는 홀을 포함할 수 있다.
구체적으로, 발광 영역(EMA)에서 제2 절연층(520)은 발광 소자(ED)의 양 단부를 노출하도록 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 일 단부 및 타 단부는 덮지 않도록 배치될 수 있다.
제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 절연층(510) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(SPX) 내에서 선형 또는 섬형(Island) 패턴을 형성할 수 있다. 제2 절연층(520)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(520)은 발광 소자(ED)와 그 하부의 제1 절연층(510) 사이의 이격 공간을 채우도록 배치될 수도 있다.
서브 영역(SA)에서 제2 절연층(520)은 상기 제2 절연층(520)을 관통하며 접촉 도전 패턴(CPD)의 일부 및 제2 수평 전압 라인(VL2_X)의 일부를 노출하도록 형성될 수 있다. 제2 절연층(520)은 서브 영역(SA)에서 제1 및 제2 전극 컨택홀(CT1, CT2)과 각각 대응하는 홀을 포함할 수 있다. 제2 절연층(520)은 패시베이션층(164)과 함께 제1 및 제2 전극 컨택홀(CT1, CT2)을 각각 구성할 수 있다.
제2 절연층(520)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(520)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN) 등과 같은 무기 절연 물질 중 적어도 어느 하나를 포함할 수 있다. 다만 이에 제한되지 않고, 제2 절연층(520)은 유기 절연 물질을 포함할 수도 있다.
접촉 전극(700)은 제2 절연층(520) 상에 배치될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다.
제1 접촉 전극(710)은 발광 영역(EMA)에서 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(710)은 서브 영역(SA)에서 제2 절연층(520), 제1 절연층(510) 및 패시베이션층(164)을 관통하는 제1 전극 컨택홀(CT1)에 의해 노출된 제2 수평 전압 라인(VL2_X)과 접촉할 수 있다. 즉, 제1 접촉 전극(710)은 제3 도전층(140)의 제2 수평 전압 라인(VL2_X) 및 발광 소자(ED)의 일 단부와 각각 직접 접촉함으로써, 제2 전압 라인(VL2)과 발광 소자(ED)의 일 단부를 전기적으로 연결하는 역할을 할 수 있다.
제2 접촉 전극(720)은 발광 영역(EMA)에서 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(720)은 서브 영역(SA)에서 제2 절연층(520), 제1 절연층(510) 및 패시베이션층(164)을 관통하는 제2 전극 컨택홀(CT2)에 의해 노출된 접촉 도전 패턴(CPD)과 접촉할 수 있다. 즉, 제2 접촉 전극(720)은 제3 도전층(140)의 접촉 도전 패턴(CPD)과 발광 소자(ED)의 타 단부와 각각 직접 접촉함으로써, 트랜지스터와 발광 소자(ED)의 타 단부를 전기적으로 연결하는 역할을 할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 물질을 포함하여, 동일한 층으로 형성될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 공정을 통해 동시에 형성될 수 있다. 상술한 바와 같이, 접촉 전극(700)은 투명한 전도성 물질을 포함할 수 있다. 일 실시예에서, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 각각 ITO를 포함할 수 있으나, 이에 제한되지 않는다.
정렬 라인(200)이 반사율이 높은 알루미늄(Al)을 포함하고, 제1 접촉 전극(710)과 제2 접촉 전극(720)이 각각 투명한 전도성 물질을 포함함으로써, 발광 소자(ED)에서 방출된 광은 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 투과하여 제1 정렬 라인(210) 및 제2 정렬 라인(220)을 향해 진행할 수 있고, 제1 정렬 라인(210) 및 제2 정렬 라인(220)의 표면에서 반사될 수 있다.
도 12는 도 9 및 도 10의 B 영역에 배치된 제1 정렬 컨택홀과 제1 전극 컨택홀의 주변 영역에 배치된 복수의 홀들을 개략적으로 나타낸 평면 배치도이다. 도 13은 도 9 및 도 10의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다. 도 14는 도 9 및 도 10의 II-II'선을 따라 자른 일 예를 나타낸 단면도이다. 도 15는 도 9 및 도 10의 III-III'선을 따라 자른 일 예를 나타낸 단면도이다.
이하, 도 12 및 도 13에는 제1 정렬 컨택홀(CTS) 및 제1 전극 컨택홀(CTD)의 주변 영역에 대하여 도시하고, 도 14에는 제2 정렬 컨택홀(CTD)의 주변 영역이 도시되어 있고, 도 15에는 제2 전극 컨택홀(CT2)의 주변 영역이 도시되어 있을 수 있다.
도 12 내지 도 15 참조하면, 제1 및 제2 정렬 컨택홀(CTS, CTD)은 각각 패시베이션층(164)을 관통하며, 상기 패시베이션층(164)의 측벽으로 이루어질 수 있다. 제1 정렬 라인(210)은 패시베이션층(164)을 관통하는 제1 정렬 컨택홀(CTS)이 노출하는 제2 수평 전압 라인(VL2_X)의 상면과 접촉하고, 제2 정렬 라인(220)은 패시베이션층(164)을 관통하는 제2 정렬 컨택홀(CTD)이 노출하는 제1 수평 전압 라인(VL1_X)의 상면과 접촉할 수 있다.
도 12에 도시된 바와 같이, 제1 전극 컨택홀(CT1)은 패시베이션층(164)을 관통하는 제1 홀(H1), 제1 절연층(510)을 관통하는 제2 홀(H2) 및 제2 절연층(520)을 관통하는 제3 홀(H3)과 중첩할 수 있다. 도 13 및 도 15에 도시된 바와 같이, 제1 홀(H1), 제2 홀(H2) 및 제3 홀(H3)은 서로 중첩하며, 제1 전극 컨택홀(CT1) 또는 제2 전극 컨택홀(CT2)을 구성할 수 있다.
패시베이션층(164)은 제2 수평 전압 라인(VL2_X)의 일부를 노출하는 제1 정렬 컨택홀(CTS) 및 상기 제1 정렬 컨택홀(CTS)과 이격되며 제2 수평 전압 라인(VL2_X)의 일부를 노출하는 제1 홀(H1)을 포함할 수 있다. 또한, 패시베이션층(164)은 제1 수평 전압 라인(VL1_X)의 일부를 노출하는 제2 정렬 컨택홀(CTD) 및 접촉 도전 패턴(CPD)의 일부를 노출하는 제1 홀(H1)을 포함할 수 있다.
비아층(165)은 제1 전극 컨택홀(CT1) 및 제1 정렬 컨택홀(CTS)을 함께 노출하는 개구부(OP)를 포함할 수 있다. 상기 개구부(OP)는 제2 전극 컨택홀(CT2) 및 제2 정렬 컨택홀(CTD)도 노출할 수 있다. 이에 따라, 비아층(165)은 제1 및 제2 전극 컨택홀(CT1, CT2), 제1 및 제2 정렬 컨택홀(CTS, CTD)과 제3 방향(DR3)으로 비중첩할 수 있다.
상기 개구부(OP)를 비아층(165)을 관통하는 비아홀일 수 있다. 개구부(OP)가 제1 정렬 컨택홀(CTS) 및 제1 전극 컨택홀(CT1)을 동시에 노출하도록 대면적으로 형성됨에 따라, 상기 제1 정렬 컨택홀(CTS)과 제1 전극 컨택홀(CT1) 사이에는 비아층(165)이 배치되지 않을 수 있다.
제1 정렬 라인(210) 및 제2 정렬 라인(220)은 비아층(165)의 상면으로부터 연장되어 비아층(165)의 개구부(OP)를 구성하는 비아층(165)의 측벽에도 배치될 수 있다. 제1 정렬 라인(210)은 패시베이션층(164)의 제1 정렬 컨택홀(CTS)이 노출하는 제2 수평 전압 라인(VL2_X)의 상면과 접촉할 수 있고, 제2 정렬 라인(220)은 패시베이션층(164)의 제2 정렬 컨택홀(CTD)이 노출하는 제1 수평 전압 라인(VL1_X)의 상면과 접촉할 수 있다.
제1 절연층(510)은 제1 및 제2 정렬 라인(210, 220) 상에 배치될 수 있다. 상기 제1 절연층(510)은 제1 및 제2 정렬 라인(210, 220)을 완전히 덮을 수 있다. 상술한 바와 같이, 비아층(165)이 포함하는 개구부(OP)가 상기 컨택홀(CTD, CTS, CT1, CT2)들을 동시에 노출하기 위해서 대면적으로 형성됨에 따라, 제1 절연층(510)은 제1 및 제2 전극 컨택홀(CT1, CT2)의 주변 영역에서 패시베이션층(164)의 상면과 직접 접촉할 수 있다.
제1 절연층(510)은 제1 및 제2 전극 컨택홀(CT1, CT2)과 각각 중첩하는 제2 홀(H2)을 포함할 수 있다. 상기 제1 절연층(510)이 포함하는 제2 홀(H2)의 직경은 상기 패시베이션층(164)이 포함하는 제1 홀(H1)의 직경보다 클 수 있다. 이에 따라, 제1 절연층(510)은 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)의 주변 영역에서 상기 패시베이션층(164)의 상면을 노출할 수 있다.
제1 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제1 뱅크(600)는 제1 정렬 컨택홀(CTS) 및 제2 정렬 컨택홀(CTD)과 제3 방향(DR3)으로 중첩할 수 있다. 이에 따라, 제1 정렬 컨택홀(CTS) 및 제2 정렬 컨택홀(CTD) 상에 배치된 제1 절연층(510)은 상기 제1 뱅크(600)에 덮일 수 있다. 이에 제한되는 것은 아니라, 제1 및 제2 전극 컨택홀(CT1, CT2)의 주변 영역에서 상기 제1 뱅크(600)와 및 비아층(165)은 소정의 간격을 두고 형성될 수 있다.
제2 절연층(520)은 제1 뱅크(600) 상에 배치될 수 있다. 제2 절연층(520)은 제1 및 제2 전극 컨택홀(CT1, CT2)과 각각 중첩하는 제3 홀(H3)을 포함할 수 있다. 상기 제2 절연층(520)이 포함하는 제3 홀(H3)의 직경은 상기 패시베이션층(164)이 포함하는 제1 홀(H1)의 직경보다 크고 제1 절연층(510)이 포함하는 제2 홀(H2)의 직경보다 작을 수 있다. 이에 따라, 제2 절연층(520)은 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)의 주변 영역에서 상기 패시베이션층(164)의 상면을 노출하되, 제1 절연층(510)의 단부는 덮을 수 있다.
패시베이션층(164)의 제1 홀(H1), 제1 절연층(510)의 제2 홀(H2) 및 제2 절연층(520)의 제3 홀(H3)은 제2 수평 전압 라인(VL_X) 또는 접촉 도전 패턴(CPD)의 일부를 노출할 수 있다. 제1 접촉 전극(710)은 제1 전극 컨택홀(CT1)이 노출하는 제2 수평 전압 라인(VL_X)의 상면과 직접 접촉하고, 제2 접촉 전극(720)은 제2 전극 컨택홀(CT2)이 노출하는 접촉 도전 패턴(CPD)의 상면과 직접 접촉할 수 있다.
도 16은 일 실시예에 따른 일 실시예에 따른 발광 소자의 개략 사시도이다.
도 16을 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)의 길이는 발광 소자(ED)의 직경보다 크며, 종횡비는 6:5 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다.
상기 발광 소자(ED)는 제1 정렬 신호 및 제2 정렬 신호가 각각 제1 정렬 라인(210) 및 제2 정렬 라인(220)에 인가되는 경우, 상기 제1 정렬 라인(210)과 제2 정렬 라인(220) 사이에 생성되는 전계에 의해 제1 도전형 반도체층과 제2 도전형 반도체층이 각각 특정 정렬 라인(200) 측을 향하도록 정렬될 수 있다.
일 실시예에서, 상술한 반도체층들은 발광 소자(ED)의 길이 방향인 일 방향을 따라 순차 적층될 수 있다. 발광 소자(ED)는 일 방향으로 순차 적층된 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)을 포함할 수 있다. 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)은 각각 상술한 제1 도전형 반도체층, 활성 반도체층 및 제2 도전형 반도체층일 수 있다.
제1 반도체층(31)은 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(32)은 소자 활성층(33)을 사이에 두고 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)은 Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다.
소자 활성층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 상술한 것처럼, 소자 활성층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
몇몇 실시예에서, 소자 활성층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
소자 활성층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향으로의 양 단부면뿐만 아니라, 발광 소자의 외주면(또는 외면, 측면)으로도 방출될 수 있다. 즉, 소자 활성층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
발광 소자(ED)는 제2 반도체층(32) 상에 배치된 소자 전극층(37)을 더 포함할 수 있다. 소자 전극층(37)은 제2 반도체층(32)과 접촉할 수 있다. 소자 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 접촉 전극(700)이 전기적으로 연결될 때, 제2 반도체층(32)과 접촉 전극(700) 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 소자 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 소자 활성층(33) 및/또는 소자 전극층(37)의 외주면을 감싸는 소자 절연막(38)을 더 포함할 수 있다. 소자 절연막(38)은 적어도 소자 활성층(33)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 소자 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 절연 특성을 가진 물질들로 이루어져 소자 활성층(33)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 소자 절연막(38)은 소자 활성층(33)을 포함하여 제1 및 제2 반도체층(31, 32)의 외주면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 17은 도 11의 C 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 17을 참조하면, 본 도면에서는 제1 정렬 라인(210)과 제2 정렬 라인(220) 사이에 발광 소자(ED)가 배치된 영역을 확대하여 도시하고 있다.
구체적으로, 발광 소자(ED)는 발광 소자(ED)의 연장 방향이 기판(SUB)의 일면에 평행하도록 배치될 수 있다. 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32)은 기판(SUB)의 상면과 평행하도록 순차 배치될 수 있다.
구체적으로, 발광 소자(ED)는 발광 소자(ED)의 양 단부를 가로지르는 단면상 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)이 기판(SUB)의 상면과 수평한 방향으로 순차적으로 형성될 수 있다.
발광 소자(ED)는 일 단부가 제1 정렬 라인(210) 상에 놓이고, 타 단부가 제2 정렬 라인(220) 상에 놓이도록 배치될 수 있다. 상기 발광 소자(ED)의 일 단부는 제1 반도체층(31)이 위치하는 측의 단부이고, 발광 소자(ED)의 타 단부는 제2 반도체층(32)이 위치하는 측의 단부일 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)는 일 단부가 제2 정렬 라인(220) 상에 놓이고, 타 단부가 제1 정렬 라인(210) 상에 놓이도록 배치될 수도 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치될 수 있다. 발광 소자(ED)가 배치된 영역에서 제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 배치되지 않은 영역에서 제2 절연층(520)은 발광 소자(ED)가 노출하는 제1 절연층(510) 또는 제1 뱅크(600) 상에 배치될 수 있다.
제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 접촉할 수 있다. 구체적으로, 제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부면을 감싸도록 배치될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 소자 절연막(38) 및 제1 반도체층(31)과 접촉할 수 있다.
제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부와 접촉할 수 있다. 구체적으로, 제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부면을 감싸도록 배치될 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 소자 절연막(38) 및 소자 전극층(37)과 접촉할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)의 상면의 적어도 일부를 노출시킬 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 층에 형성되고, 동일한 물질을 포함할 수 있다. 즉, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 하나의 마스크 공정으로 동시에 형성될 수 있다. 따라서, 제1 접촉 전극(710)과 제2 접촉 전극(720)을 형성하기 위한 추가적인 마스크 공정을 요하지 않으므로, 표시 장치(10)의 제조 공정 효율이 개선될 수 있다.
도 18 내지 도 20는 도 9 및 도 10의 I-I'선을 따라 자른 표시 장치의 제조 공정 별 단면도들이다.
상기 도 18 내지 도 20에는 표시 장치(10)의 제조 공정 중 제1 정렬 컨택홀(CTS)과 제1 전극 컨택홀(CT1)을 형성하기 위한 공정을 설명하기 위한 단면도들일 수 있다. 도면에는 도시하지 않았으나, 제2 정렬 컨택홀(CTD)을 형성하기 위한 공정은 제1 정렬 컨택홀(CTS)과 실절적으로 동일하고, 제2 전극 컨택홀(CT2)을 형성하기 위한 공정은 제1 전극 컨택홀(CT1)과 실절적으로 동일할 수 있다. 따라서, 제1 정렬 컨택홀(CTS)과 제1 전극 컨택홀(CT1)의 형성 공정을 중심으로 설명하고, 제2 정렬 컨택홀(CTD) 및 제2 전극 컨택홀(CT2)을 형성하는 공정에 대한 중복된 설명은 생략하기로 한다.
먼저, 도 18을 참조하면, 기판(SUB) 상에 패턴화된 제3 도전층(140)을 형성하고, 제3 도전층(140) 상에 패턴화된 패시베이션층(164)을 형성한다.
구체적으로, 패턴화된 제3 도전층(140)은 제2 수평 전압 라인(VL2_X)을 포함할 수 있다. 제2 수평 전압 라인(VL2_X)은 층간 절연막(163) 상에 배치될 수 있다.
이어, 패턴화된 제3 도전층(140) 상에 패턴화된 패시베이션층(164)을 형성한다. 상기 패턴화된 패시베이션층(164)은 제2 수평 전압 라인(VL2_X)의 일부를 노출하는 제1 정렬 컨택홀(CTS)을 포함할 수 있다. 상기 제1 정렬 컨택홀(CTS)은 패시베이션층(164)의 측벽으로 이루어질 수 있다. 패턴화된 패시베이션층(164)은 제1 전극 컨택홀(CT1)이 형성되는 영역과 중첩된 제2 수평 전압 라인(VL2_X)은 덮을 수 있다.
이어, 도 19를 참조하면, 패시베이션층(164) 상에 패턴화된 비아층(165)을 형성한 후, 상기 패턴화된 비아층(165) 상에 패턴화된 정렬 라인(200)을 형성한다. 이어, 상기 패턴화된 정렬 라인(200) 상에 패턴화된 제1 절연층(510)을 형성한다.
구체적으로, 패턴화된 비아층(165)은 개구부(OP)를 포함할 수 있다. 상기 개구부(OP)는 비아층(165)의 측벽에 의해 정의될 수 있다. 개구부(OP)는 제1 정렬 컨택홀(CTS)과 제1 전극 컨택홀(CT1)이 형성될 영역을 동시에 노출시킬 수 있다. 이에 따라, 제1 정렬 컨택홀(CTS)과 제1 전극 컨택홀(CT1) 사이에 비아층(165)이 배치되지 않으므로 상기 비아층(165)의 두께에 의해 상부에 배치될 제1 절연층(510), 제2 절연층(520) 또는 접촉 전극(700)을 형성하는 패턴화 공정에서 이용되는 포토레지스트층이 상기 비아층(165)의 개구에 잔류하는 것을 방지할 수 있다.
이어, 패턴화된 비아층(165) 상에 패턴화된 정렬 라인(200)을 형성한다. 구체적으로, 패턴화된 정렬 라인(200)은 정렬 라인용 물질층을 상기 비아층(165) 상에 전면적으로 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 19에 도시된 바와 같은 패턴화된 정렬 라인(200)을 형성할 수 있다. 본 공정에서 제1 정렬 라인(210)은 패시베이션층(164)이 포함하는 제1 정렬 컨택홀(CTS)에 의해 노출되는 제2 수평 전압 라인(VL2_X)의 상면과 직접 접촉할 수 있다.
한편, 상기 패시베이션층(164)이 제2 수평 전압 라인(VL2_X)의 일부 영역을 노출하는 제1 정렬 컨택홀(CTS)은 포함하되, 상기 제2 수평 전압 라인(VL2_X)의 다른 일부 영역은 덮도록 배치될 수 있다. 이에 따라, 상기 패시베이션층(164)은 제1 전극 컨택홀(CT1)이 형성될 영역과 중첩하는 제2 수평 전압 라인(VL2_X)이 상기 정렬 라인(200)을 패턴화하기 위해 이용되는 정렬 라인(200)의 식각액에 노출되지 않도록 보호할 수 있다. 따라서, 상기 정렬 라인(200)을 패턴화하기 위한 식각액에 의해 상기 제2 수평 전압 라인(VL2_X)이 손상되는 것을 방지할 수 있다.
이어, 패턴화된 정렬 라인(200) 상에 패턴화된 제1 절연층(510)을 형성한다. 예를 들어, 패턴화된 정렬 라인(200)이 형성된 비아층(165) 및 패시베이션층(164) 상에 제1 절연층용 물질층을 전면적으로 증착한다. 이어, 제1 절연층용 물질층 상에 제2 수평 전압 라인(VL2_X)의 일부와 중첩하고 패시베이션층(164)의 일부를 노출하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 제1 절연층용 물질층을 식각하여 도 19에 도시된 바와 같은 패턴화된 제1 절연층(510)을 형성할 수 있다. 패턴화된 제1 절연층(510)은 정렬 라인(200)을 완전히 덮을 수 있다. 이에 따라, 제1 절연층(510)은 정렬 라인(200)의 상면 및 측면을 완전히 덮을 수 있다.
패턴화된 제1 절연층(510)은 제1 정렬 컨택홀(CTS)과 비중첩한 제2 홀(H2)을 포함할 수 있다. 상기 제1 절연층(510)이 포함하는 제2 홀(H2)은 제1 전극 컨택홀(CT1)이 형성되는 영역과 대응하여, 제3 방향(DR3)으로 중첩할 수 있다. 패턴화된 제1 절연층(510)을 형성하는 본 공정에서는 상기 제1 절연층용 물질층을 식각하는 과정에서 상기 제2 홀(H2)과 중첩하는 패시베이션층(164)의 일부가 과식각되어 상기 제2 홀(H2)과 중첩하는 패시베이션층(164)의 두께가 얇아질 수 있다.
한편, 앞서 패턴화된 패시베이션층(164)을 형성하는 공정에서 상기 패시베이션층(164)이 제1 전극 컨택홀(CT1)과 중첩하는 영역에서 제2 수평 전압 라인(VL2_X)을 덮도록 형성됨에 따라, 제2 수평 전압 라인(VL2_X)이 정렬 라인(200) 및 제1 절연층(510)을 형성하기 위한 화학 물질(식각액 또는 에첸트)에 노출되어 손상되는 것을 방지할 수 있다.
이어, 도 20을 참조하면, 패턴화된 제1 뱅크(600)를 형성하고, 제1 뱅크(600) 상에 패턴화된 제2 절연층(520)을 형성한다.
구체적으로, 패턴화된 제1 뱅크(600)는 패시베이션층(164) 상에 형성될 수 있다. 상기 패턴화된 제1 뱅크(600)는 제1 절연층(510)이 포함하는 제2 홀(H2)을 노출하도록 배치될 수 있다.
이어, 패턴화된 제1 뱅크(600) 상에 패턴화된 제2 절연층(520)을 형성한다. 예를 들어, 패턴화된 제1 뱅크(600) 상에 제2 절연층용 물질층을 전면적으로 증착한다. 이어, 제2 절연층용 물질층 상에 제2 수평 전압 라인(VL2_X)의 일부와 중첩하고 패시베이션층(164)의 일부를 노출하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 제2 절연층용 물질층을 식각하여 도 20에 도시된 바와 같은 패턴화된 제2 절연층(520)을 형성할 수 있다.
구체적으로, 패턴화된 제2 절연층(520)은 제1 전극 컨택홀(CT1)과 중첩하는 제3 홀(H3)을 포함할 수 있다. 상기 제2 절연층(520)이 포함하는 제3 홀(H3)은 제1 전극 컨택홀(CT1)이 형성되는 영역과 제3 방향(DR3)으로 중첩하고, 상기 제1 전극 컨택홀(CT1)을 구성할 수 있다.
패턴화된 제2 절연층(520)을 형성하는 본 공정에서는 상기 제2 절연층용 물질층을 식각하는 과정에서 상기 제3 홀(H3)과 중첩하는 패시베이션층(164)이 과식각되어 상기 제3 홀(H3)과 중첩하는 패시베이션층(164)이 완전히 제거될 수 있다. 이에 따라, 상기 패시베이션층(164)은 제1 홀(H1)을 포함할 수 있고, 상기 제1 홀(H1)은 상기 제3 홀(H3)과 함께 제1 전극 컨택홀(CT1)을 구성할 수 있다. 이에 따라, 제1 전극 컨택홀(CT1)은 도 20에 도시된 바와 같이 제2 수평 전압 라인(VL2_X)의 일부를 노출할 수 있다.
이어, 도 13에 도시된 바와 같이, 패턴화된 접촉 전극(700)을 형성한다. 상기 패턴화된 접촉 전극(700)은 형성하는 공정은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제2 절연층(520) 상에 접촉 전극용 물질층을 전면적으로 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 13에 도시된 바와 같은 패턴화된 접촉 전극(700)을 형성할 수 있다. 상술한 바와 같이, 접촉 전극(700)은 제1 접촉 전극(710)을 포함할 수 있다.
이하, 표시 장치(10)의 제1 정렬 컨택홀(CTS)과 제1 전극 컨택홀(CT1)이 배치되는 주변 영역의 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 21은 도 9 및 도 10의 I-I'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 21을 참조하면, 제1 뱅크(600)의 제2 영역(620)이 영역별로 높이가 상이한 제1 부분(620_1)과 제2 부분(620_2)을 포함하는 점이 도 13의 실시예와 차이점이다.
구체적으로, 제1 뱅크(600)의 제2 영역(620)은 제1 높이를 가지는 제1 부분(162_1)과 제1 부분(620_1)보다 높이가 낮은 제2 높이를 가지는 제2 부분(620_2)을 포함할 수 있다.
제1 부분(620_1)은 비아층(165)과 중첩하고, 제2 부분(620_2)은 비아층(165)과 중첩하지 않을 수 있다. 상기 제1 뱅크(600)의 제2 영역(620)은 상기 비아층(165)의 두께에 의해 비아층(165)이 형성된 영역과 형성되지 않은 영역에서 높이가 다른 제1 부분(620_1) 및 제2 부분(620_2)을 포함할 수 있다.
도 22는 도 9 및 도 10의 I-I'선을 따라 자른 또 다른 예를 나타낸 단면도이다.
도 22를 참조하면, 제1 전극 컨택홀(CT1)의 주변 영역에서 패시베이션층(164_1)이 제1 절연층(510) 및 제2 절연층(520)과 중첩되는 영역에 따라 상이한 두께를 갖는 점이 도 13의 실시예와 차이점이다.
구체적으로, 패시베이션층(164_1)은 제1 전극 컨택홀(CT1)의 주변 영역에서 제1 두께를 가지는 제1 부분(164A), 제1 두께보다 얇은 제2 두께를 가지는 제2 부분(164B) 및 제2 두께보다 얇은 제3 두께를 가지는 제3 부분(164C)을 포함할 수 있다.
상기 패시베이션층(164_1)의 제1 부분(164A)은 제1 절연층(510) 및 제2 절연층(520)과 제3 방향(DR3)으로 중첩할 수 있다. 상기 패시베이션층(164_1)의 제1 부분(164A)의 상면은 상기 제1 절연층(510) 및 제2 절연층(520)에 의해 덮일 수 있다. 패시베이션층(164_1)의 제1 부분(164A)의 측벽은 상기 제1 절연층(510)의 측벽과 나란하게 정렬될 수 있다.
상기 패시베이션층(164_1)의 제2 부분(164A)은 제2 절연층(520)과 제3 방향(DR3)으로 중첩하되, 제1 절연층(510)과 중첩하지 않을 수 있다. 패시베이션층(164_1)의 제2 부분(164A)의 상면은 제1 절연층(510)에 의해 노출되되, 제2 절연층(520)에 의해 덮일 수 있다. 패시베이션층(164_1)의 제2 부분(164B)의 측벽은 상기 제2 절연층(520)의 측벽과 나란하게 정렬될 수 있다.
상기 패시베이션층(164_1)의 제3 부분(164C)은 제1 및 제2 절연층(510, 520)과 제3 방향(DR3)으로 중첩하지 않을 수 있다. 상기 패시베이션층(164_1)의 제3 부분(164C)은 제1 및 제2 절연층(510, 520)에 노출될 수 있다.
패시베이션층(164_1)의 제1 내지 제3 부분(164A, 164B, 164C)은 상기 제1 전극 컨택홀(CT1)을 형성하기 위한 제조 공정 과정에서 형성될 수 있다. 구체적으로, 제1 절연층(510)을 형성하는 위한 패턴화 공정에서 상기 제2 홀(H2)과 중첩하는 패시베이션층(164_1)의 영역이 과식각되면서 제1 절연층(510)의 측벽과 상기 패시베이션층(164_1)의 제1 부분(164A)의 측벽이 나란하게 정렬될 수 있다. 이어, 제2 절연층(520)을 형성하는 위한 패턴화 공정에서 상기 제3 홀(H3)과 중첩하는 패시베이션층(164_1)의 영역이 과식각되면서 제2 절연층(520)의 측벽과 상기 패시베이션층(164_1)의 제2 부분(164B)의 측벽이 나란하게 정렬될 수 있다. 상기 제3 홀(H3)의 폭이 상기 제2 홀(H2)의 폭보다 작게 형성됨으로써 제2 절연층(520)이 제1 절연층(510)을 덮도록 형성될 수 있다.
도 23은 다른 실시예에 따른 표시 장치의 발광 소자층의 개략적인 평면 레이아웃도이다. 도 24는 도 23의 IV-IV'선을 따라 자른 일 예를 나타낸 단면도이다.
도 23 및 도 24를 참조하면, 본 실시예에 따른 표시 장치(10)는 동일한 화소(PX) 내에 포함되는 각 서브 화소(SPX)의 서브 영역(SA) 사이에 배치되는 제1 뱅크의 제2 영역(620)이 생략되는 점이 도 9의 실시예와 차이점이다.
구체적으로, 제1 뱅크(600_1)는 동일한 화소(PX)에 포함된 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 서브 영역(SA) 사이에는 배치되지 않을 수 있다. 예를 들어, 제1 뱅크(600_1)는 제1 서브 화소(SPX1)의 서브 영역(SA)과 제2 서브 화소(SPX2)의 서브 영역(SA) 사이 및 제2 서브 화소(SPX2)의 서브 영역(SA)과 제3 서브 화소(SPX3)의 서브 영역(SA) 사이에는 배치되지 않을 수 있다. 이에 따라, 제1 뱅크(600_1)는 제1 방향(DR1)으로 인접한 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 서브 영역(SA)을 동시에 노출하는 하나의 개구를 포함할 수 있다.
이에 따라, 비아층(165)은 동일한 화소(PX) 내에서 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 서브 영역(SA)에는 배치되지 않을 수 있다. 따라서, 비아층(165)을 관통하는 제1 개구부(OP1_1) 및 제2 개구부(OP2_1)도 제1 내지 제3 서브 화소(SPX, SPX2, SPX3)의 각 서브 영역(SA)을 동시에 노출할 수 있다.
제2 서브 화소(SPX2)의 제1 정렬 라인(210)과 회로 소자층(CCL)을 연결하는 제1 정렬 컨택홀(CTS), 제3 서브 화소(SPX3)의 제1 정렬 라인(210)과 회로 소자층(CCL)을 연결하는 제1 정렬 컨택홀(CTS)은 제1 뱅크(600_1)와 중첩하지 않을 수 있다.
도 25는 또 다른 실시예에 따른 표시 장치의 발광 소자층의 개략적인 평면 레이아웃도이다.
도 25를 참조하면, 본 실시예에 따른 표시 장치(10)는 제1 방향(DR1)으로 인접한 화소(PX)의 서브 영역(SA) 사이의 경계에 배치되는 제1 뱅크의 제3 영역(630)이 더 생략되는 점이 도 23의 실시예와 차이점이다.
구체적으로, 제1 뱅크(600_2)는 제1 방향(DR1)으로 인접한 화소(PX)의 서브 영역(SA) 사이에 배치되지 않을 수 있다. 예를 들어, 제1 뱅크(600_2)는 제3 서브 화소(SPX3)의 서브 영역(SA)과 제1 서브 화소(SPX1)의 서브 영역(SA) 사이에는 배치되지 않을 수 있다. 즉, 상기 제1 뱅크(600_2)는 제1 방향(DR1)으로 연장된 개구를 포함할 수 있다. 이에 따라, 비아층(165)도 상기 발광 영역(EMA)과 중첩된 영역에서는 제1 방향(DR1)으로 연장되도록 형성되고, 서브 영역(SA)과 중첩된 영역에는 형성되지 않을 수 있다.
도 26은 또 다른 실시예에 따른 표시 장치의 발광 소자층의 개략적인 평면 레이아웃도이다.
도 26을 참조하면, 본 실시예에 따른 표시 장치(10)는 정렬 라인(200_1)이 제1 화소(PX1)와 제2 화소(PX2)에서 제1 방향(DR1)으로 연장되되, 제1 화소(PX1)의 상측 및 제2 화소(PX2)의 하측으로 연장되지 않는 섬형(Island) 패턴을 형성하는 점이 도 9의 실시예와 차이점이다.
구체적으로, 제1 정렬 라인(210_1)은 제1 화소(PX1)의 발광 영역(EMA), 제2 화소(PX2)의 발광 영역에 걸쳐 배치될 수 있다. 제1 정렬 라인(210_1)은 제1 화소(PX1)의 발광 영역(EMA)의 상측 및 제2 화소(PX2)의 발광 영역(EMA)의 하측에 위치하는 서브 영역(SA)에는 배치되지 않을 수 있다. 이에 따라, 상기 제1 정렬 라인(210_1)은 제1 화소(PX1)의 상측에 배치되는 화소(PX)의 제1 정렬 라인(210_1) 및 제2 화소(PX2)의 하측에 배치되는 화소(PX)의 제1 정렬 라인(210_1)과 분리될 수 있다. 본 실시예의 경우, 상기 제1 정렬 라인(210_1)은 제1 화소(PX1)의 하측에 위치하는 제1 정렬 컨택홀(CTS)을 통해 제2 수평 전압 라인(VL2_X)과 연결되어 제1 화소(PX1)의 및 제2 화소(PX2)에 함께 정렬 신호를 전달할 수 있다.
제1 화소(PX1)에 정렬 신호를 인가하는 제2 정렬 라인(220_1)과 제2 화소(PX2)에 정렬 신호를 인가하는 제2 정렬 라인(220_1)은 제2 방향(DR2)으로 서로 이격될 수 있다. 제1 화소(PX1)에 정렬 신호를 전달하는 제2 정렬 라인(220_1)은 제1 화소(PX1)의 상측에 배치되는 화소(PX)의 제2 정렬 라인(220_1)과 연결될 수 있고, 제2 화소(PX2)에 정렬 신호를 인가하는 제2 정렬 라인(220_1)은 제2 화소(PX2)의 하측에 배치되는 화소(PX)의 제2 정렬 라인(220_1)과 연결될 수 있다. 상기 제2 정렬 라인(220_1)은 제2 화소(PX2)의 하측에 위치하는 제2 정렬 컨택홀(CTD)을 통해 제1 수평 전압 라인(VL1_X)과 연결되어 제2 화소(PX2) 및 상기 제2 화소(PX2)의 하측에 배치된 화소(PX)에 함께 정렬 신호를 전달할 수 있다.
본 실시예에서, 제1 정렬 라인(210_1) 및 제2 정렬 라인(220_1)은 제2 방향(DR2)으로 연장되어 동일한 열에 이웃하여 배치된 두 화소(PX)에 쌍을 이루어 배치될 수 있다. 이에 따라, 제1 정렬 라인(210_1) 및 제2 정렬 라인(220_1)은 동일한 열에 배치된 복수의 화소(PX) 전체를 걸쳐 배치되지 않을 수 있다. 이 경우에도, 상술한 바와 같이, 제1 전압 라인(VL1)과 제2 전압 라인(VL2)은 메쉬(Mesh) 구조를 가지므로 각 화소(PX) 또는 각 서브 화소(SPX)의 제1 정렬 라인(210_1)과 제2 정렬 라인(220_2)에는 정렬 신호가 전달될 수 있다.
도 27은 다른 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 27을 참조하면, 본 실시예에 따른 각 서브 화소(SPX)의 등가 회로도는 상기 발광 유닛(LU_1)이 서브 화소 회로(SP)와 제2 전압 라인(VL2) 사이에서 서로 병렬 연결된 적어도 하나의 제1 발광 소자(ED1) 및 상기 제1 발광 소자(ED1)와 제2 전압 라인(VL2) 사이에서 서로 병렬 연결된 적어도 하나의 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 서로 직렬로 연결될 수 있다.
한편, 도 27에는 제1 발광 소자(ED1)들 및 제2 발광 소자(ED)들이 서브 화소 회로(SP)와 제2 전압 라인(VL2) 사이에서 서로 동일한 방향(예컨대, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 발광 소자(ED1)들 또는 제2 발광 소자(ED2)들 중 일부는 서브 화소 회로(SP)와 제2 전압 라인(VL2) 사이에서 순방향으로 연결되어, 유효 광원을 구성하고, 다른 일부는 서브 화소 회로(SP)와 제2 전압 라인(VL2) 사이에서 역방향으로 연결될 수도 있다.
도 28은 또 다른 실시예에 따른 표시 장치의 발광 소자층의 개략적인 평면 레이아웃도이다. 도 29는 도 28의 실시예에 따른 정렬 라인, 접촉 전극 및 제3 도전층 사이의 상대적인 평면 배치도이다.
도 28 및 도 29를 참조하면, 도 28 및 도 29에 따른 표시 장치(10)는 도 9 및 도 10의 표시 장치(10)와 정렬 라인(200_2)의 평면 구조가 상이하고 접촉 전극(700_1)이 제3 접촉 전극(730)을 더 포함하는 점이 차이점이다.
구체적으로, 제1 정렬 라인(210_2)은 각 서브 화소(SPX)의 발광 영역(EMA)에서 제1 방향(DR1)으로 서로 이격된 제1 서브 정렬 라인(211) 및 제2 서브 정렬 라인(212)을 포함할 수 있다. 제1 서브 정렬 라인(211) 및 제2 서브 정렬 라인(212)은 각각 제2 방향(DR2)으로 연장될 수 있다. 제1 서브 정렬 라인(211)과 제2 서브 정렬 라인(212)은 제2 정렬 라인(220_2)을 사이에 두고 제1 방향(DR1)으로 서로 이격될 수 있다.
발광 소자(ED)는 제1 발광 소자(ED1) 및 제2 발광 소자(ED)를 포함할 수 있다. 제1 발광 소자(ED1)는 제1 서브 정렬 라인(211)과 제2 정렬 라인(220_2) 사이에 배치되고, 제2 발광 소자(ED2)는 제2 서브 정렬 라인(212)과 제2 정렬 라인(220_2) 사이에 배치될 수 있다.
본 실시예에서, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하는 공정에서, 제1 서브 정렬 라인(211)과 제2 서브 정렬 라인(212)에는 제1 정렬 컨택홀(CTS)을 통해 제2 수평 전압 라인(VL2_X)과 연결되어 제1 정렬 신호가 인가되고, 제2 정렬 라인(220_2)에는 제2 정렬 컨택홀(CTD)을 통해 제1 수평 전압 라인(VL1_X)과 연결되어 제2 정렬 신호가 인가될 수 있다. 이에 따라, 제2 발광 소자(ED2)는 제1 서브 정렬 라인(211)과 제2 정렬 라인(220_2) 사이에서 특정 단부가 제1 서브 정렬 라인(211) 측을 향하도록 정렬될 수 있고, 제1 발광 소자(ED1)는 제2 서브 정렬 라인(212)과 제2 정렬 라인(220_2) 사이에서 특정 단부가 제2 서브 정렬 라인(212) 측을 향하도록 정렬될 수 있다.
제1 접촉 전극(710)은 제1 화소(PX1)의 발광 영역(EMA)에 배치된 제2 발광 소자(ED2)의 일 단부, 제2 화소(PX2)의 발광 영역(EMA)에 배치된 제2 발광 소자(ED2)의 일 단부 및 제1 전극 컨택홀(CT1)이 노출하는 제2 수평 전압 라인(VL2_X)과 각각 접촉할 수 있다. 상기 제2 발광 소자(ED2)의 일 단부는 제1 서브 정렬 라인(211) 측에 정렬된 제2 발광 소자(ED2)의 단부일 수 있다.
제1 화소(PX1)에 배치된 제2 접촉 전극(720)은 제1 화소(PX1)의 발광 영역(EMA)에 배치된 제1 발광 소자(ED1)의 일 단부 및 제2 전극 컨택홀(CT2)이 노출하는 접촉 도전 패턴(CPD)과 각각 접촉할 수 있다. 제2 화소(PX2)에 배치된 제2 접촉 전극(720)은 제2 화소(PX2)의 발광 영역(EMA)에 배치된 제1 발광 소자(ED1)의 일 단부 및 제2 전극 컨택홀(CT2)이 노출하는 접촉 도전 패턴(CPD)과 각각 접촉할 수 있다. 상기 제1 발광 소자(ED1)의 일 단부는 제2 정렬 라인(220_2) 측에 정렬된 제1 발광 소자(ED1)의 단부일 수 있다.
제3 접촉 전극(730)은 제1 접촉 전극(710) 및 제2 접촉 전극(720)과 이격될 수 있다. 제3 접촉 전극(730)은 각 서브 화소(SPX)의 발광 영역(EMA)에 각각 배치될 수 있다.
제3 접촉 전극(730)은 제1 영역(731), 제2 영역(732) 및 제3 영역(733)을 포함할 수 있다.
제3 접촉 전극(730)의 제1 영역(731)은 발광 영역(EMA)에서 제2 접촉 전극(720)을 사이에 두고 제3 접촉 전극(730)의 제2 영역(732)과 이격될 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 제2 방향(DR2)으로 연장될 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 제1 발광 소자(ED1)의 타 단부와 중첩하며, 상기 제1 발광 소자(ED1)의 타 단부와 접촉할 수 있다.
제3 접촉 전극(730)의 제2 영역(732)은 발광 영역(EMA)에서 제1 접촉 전극(710)과 제2 접촉 전극(720) 사이에 배치될 수 있다. 제3 접촉 전극(730)의 제2 영역(732)은 제1 접촉 전극(710)과 제2 접촉 전극(720) 사이에서 제2 방향(DR2)으로 연장될 수 있다. 제3 접촉 전극(730)의 제2 영역(732)은 제2 발광 소자(ED2)의 타 단부와 중첩하며, 상기 제2 발광 소자(ED2)의 타 단부와 접촉할 수 있다.
제3 접촉 전극(730)의 제3 영역(733)은 제3 접촉 전극(730)의 제1 영역(731)과 제3 접촉 전극(730)의 제2 영역(732) 사이에 배치될 수 있다. 제3 접촉 전극(730)의 제3 영역(733)은 제3 접촉 전극(730)의 제1 영역(731)과 제3 접촉 전극(730)의 제2 영역(732) 사이에 배치되어, 이들을 물리적 및/또는 전기적으로 연결할 수 있다.
제1 서브 화소(SPX1)에 배치되는 제3 접촉 전극(730A)과 제2 및 제3 서브 화소(SPX2, SPX3)에 배치되는 제3 접촉 전극(730B, 730C)의 평면 형상은 상이할 수 있다. 구체적으로, 제2 전극 컨택홀(CT2)의 위치가 발광 영역(EMA)을 기준으로 상측에 위치하는 제1 서브 화소(SPX1)의 제3 접촉 전극(730A)은 제3 영역(733)이 제1 및 제2 영역(731, 732)의 하측에 배치될 수 있다. 제2 전극 컨택홀(CT2)의 위치가 발광 영역(EMA)을 기준으로 상측에 위치하는 제2 및 제3 서브 화소(SPX2, SPX3)의 제3 접촉 전극(730B, 730C)은 제3 영역(733)이 제1 및 제2 영역(731, 732)의 상측에 배치될 수 있다.
제3 접촉 전극(730)은 제1 발광 소자(ED1)의 타 단부와 제2 발광 소자(ED2)의 타 단부와 각각 접촉하여 제1 발광 소자(ED1)와 제2 발광 소자(ED2)를 직렬 연결하는 연결 전극일 수 있다.
도 30은 도 28 및 도 29의 실시예에 따른 표시 장치의 일 예를 나타낸 단면도이다. 도 31은 도 28 및 도 29의 V-V'선을 따라 자른 일 예를 나타낸 단면도이다.
도 30 및 도 31을 참조하면, 제2 뱅크(400_1)는 제3 서브 뱅크(430)를 더 포함할 수 있다. 제3 서브 뱅크(430)는 제2 서브 뱅크(420)를 사이에 두고 제1 서브 뱅크(410)와 이격될 수 있다.
제1 서브 정렬 라인(211)은 제1 서브 뱅크(410) 상에 배치되고, 제2 서브 정렬 라인(212)은 제3 서브 뱅크(430) 상에 배치되며, 제2 정렬 라인(220_2)은 제2 서브 뱅크(420) 상에 배치될 수 있다.
제1 발광 소자(ED1)는 제2 서브 뱅크(420)와 제3 서브 뱅크(430) 사이에서 제2 서브 정렬 라인(212)과 제2 정렬 라인(220_2) 사이에 배치될 수 있다. 제2 발광 소자(ED2)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에서 제1 서브 정렬 라인(211)과 제2 정렬 라인(220_2) 사이에 배치될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 제1 발광 소자(ED1)의 양 단부 및 제2 발광 소자(ED2)의 양 단부를 노출하도록 배치될 수 있다.
제3 접촉 전극(730)은 제2 절연층(520) 상에 배치될 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 제2 서브 정렬 라인(212) 측에 정렬된 제1 발광 소자(ED1)의 단부와 접촉하고, 제3 접촉 전극(730)의 제2 영역(732)은 제2 정렬 라인(220_2) 측에 정렬된 제2 발광 소자(ED2)의 단부와 접촉할 수 있다.
표시 장치(10)는 제3 접촉 전극(730) 상에 배치된 제3 절연층(530)을 더 포함할 수 있다. 제3 절연층(530)은 제3 접촉 전극(730)을 완전히 덮을 수 있다. 제3 절연층(530)은 발광 영역(EMA)에서 제2 절연층(520)과 함께 제2 정렬 라인(220_2) 측에 정렬된 제1 발광 소자(ED1)의 단부 및 제1 서브 정렬 라인(211) 측에 정렬된 제2 발광 소자(ED2)의 단부를 노출할 수 있다. 제3 절연층(530)은 서브 영역(SA)에서 제1 전극 컨택홀(CT1)과 중첩하는 홀을 포함할 수 있다. 제3 절연층(530)이 포함하는 홀은 제1 전극 컨택홀(CT1)을 구성할 수 있다. 제3 절연층(530)은 제2 수평 전압 라인(VL2_X)의 일부를 노출할 수 있다.
상술한 바와 같이, 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 동일한 층에 형성될 수 있다. 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제3 절연층(530) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제3 절연층(530) 및 제2 절연층(520)이 노출하는 제1 서브 정렬 라인(211) 측에 정렬된 제2 발광 소자(ED2)의 단부와 접촉할 수 있다. 제2 접촉 전극(720)은 제3 절연층(530) 및 제2 절연층(520)이 노출하는 제2 정렬 라인(220_2) 측에 정렬된 제1 발광 소자(ED1)의 단부와 접촉할 수 있다.
제1 접촉 전극(710)은 제3 절연층(530) 상에 배치되어 서브 영역(SA)에서 패시베이션층(164), 제1 절연층(510), 제2 절연층(520) 및 제3 절연층(530)을 관통하며, 제2 수평 전압 라인(VL2_X)의 상면의 일부를 노출하는 제1 전극 컨택홀(CT1)을 통해 제2 수평 전압 라인(VL2_X)의 상면과 직접 접촉할 수 있다. 제1 접촉 전극(710)은 제1 전극 컨택홀(CT1)을 통해 제2 수평 전압 라인(VL2_X)과 전기적으로 연결될 수 있다.
도 32는 도 28 및 도 29의 실시예에 따른 표시 장치의 다른 예를 나타낸 단면도이다. 도 33은 도 28 및 도 29의 V-V'선을 따라 자른 다른 예를 나타낸 단면도이다. 도 34는 도 28에 따른 표시 장치의 패드 영역의 일 예를 나타낸 단면도이다.
도 32 및 도 33을 참조하면, 제3 절연층(530)이 제1 및 제2 접촉 전극(710, 720) 상에 배치되고, 상기 제3 접촉 전극(730)이 제3 절연층(530) 상에 배치되는 점이 도 30 및 도 31의 실시예와 차이점이다.
구체적으로, 제1 및 제2 접촉 전극(710, 720)은 제2 절연층(520) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 제1 서브 정렬 라인(211) 측에 정렬된 제2 발광 소자(ED2)의 단부와 접촉할 수 있고, 제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 제2 정렬 라인(220_2) 측에 정렬된 제1 발광 소자(ED1)의 단부와 접촉할 수 있다.
제1 접촉 전극(710)은 서브 영역(SA)에서 패시베이션층(164), 제1 절연층(510) 및 제2 절연층(520)을 관통하며, 제2 수평 전압 라인(VL2_X)의 상면의 일부를 노출하는 제1 전극 컨택홀(CT1)을 통해 제2 수평 전압 라인(VL2_X)의 상면과 직접 접촉할 수 있다. 제1 접촉 전극(710)은 제1 전극 컨택홀(CT1)을 통해 제2 수평 전압 라인(VL2_X)과 전기적으로 연결될 수 있다.
제3 절연층(530)은 제1 및 제2 접촉 전극(710, 720) 상에 배치될 수 있다. 제3 절연층(530)은 제1 및 제2 접촉 전극(710, 720)을 완전히 덮을 수 있다. 제3 절연층(530)은 발광 영역(EMA)에서 제2 서브 정렬 라인(212) 측에 정렬된 제1 발광 소자(ED1)의 단부 및 제2 정렬 라인(220_2) 측에 정렬된 제2 발광 소자(ED2)의 단부를 노출할 수 있다. 제3 절연층(530)은 서브 영역(SA)에서 제1 접촉 전극(710)을 완전히 덮을 수 있다. 본 실시예에서, 제3 절연층(530)은 서브 영역(SA)에서 상기 제1 전극 컨택홀(CT1)과 중첩하는 영역에서 제1 접촉 전극(710)을 완전히 덮을 수 있다.
제3 접촉 전극(730)은 제3 절연층(530) 상에 배치될 수이 있다. 제3 접촉 전극(730)의 제1 영역(731)은 제2 절연층(520) 및 제3 절연층(530)이 함께 노출하는 제2 서브 정렬 라인(212) 측에 정렬된 제1 발광 소자(ED1)의 단부와 접촉하고, 제3 접촉 전극(730)의 제2 영역(732)은 제2 절연층(520) 및 제3 절연층(530)이 함께 노출하는 제2 정렬 라인(220_2) 측에 정렬된 제2 발광 소자(ED2)의 단부와 접촉할 수 있다.
도 33 및 도 34를 참조하면, 표시 장치(10)는 패드 영역(PDA)에 배치되며, 제3 도전층(140)으로 이루어지는 제1 패드(PE1), 제1 패드 전극(PE2), 및 제3 패드 전극(PE3)을 포함할 수 있다. 제1 패드(PE1)는 상술한 배선 패드(WPD) 중 어느 하나일 수 있다.
제1 패드 전극(PE2)은 제1 패드(PE1) 상에 배치될 수 있다. 제1 패드 전극(PE2)은 제1 및 제2 접촉 전극(710)과 동일한 층에 형성될 수 있다. 이에 따라, 제1 패드 전극(PE2)은 제2 절연층(520) 상에 배치될 수 있다. 제1 패드 전극(PE2)은 패시베이션층(164), 제1 절연층(510) 및 제2 절연층(520)이 노출하는 제1 패드(PE1)의 상면과 중첩할 수 있다.
제3 절연층(530)은 제1 패드 전극(PE2)의 일부를 노출할 수 있다. 즉, 제3 절연층(530)은 표시 영역(DPA)에서는 제1 및 제2 접촉 전극(710, 720)을 완전히 덮되, 패드 영역(PDA)에서는 제1 패드 전극(PE2)의 일부를 노출하는 홀을 포함할 수 있다.
제2 패드 전극(PE3)은 제3 절연층(530) 상에 배치될 수 있다. 제2 패드 전극(PE3)은 제3 접촉 전극(730)과 동일한 층에 형성될 수 있다. 제2 패드 전극(PE3)은 제3 절연층(530)을 관통하는 홀을 통해 제1 패드 전극(PE2)과 접촉하여 전기적으로 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
110: 제1 도전층
161: 버퍼층
120: 반도체층
162: 게이트 절연막
130: 제2 도전층
163: 층간 절연막
140: 제3 도전층
164: 패시베이션층
165: 비아층
200: 정렬 라인
210: 제1 정렬 라인
220: 제2 정렬 라인
700: 접촉 전극
710: 제1 접촉 전극
720: 제2 접촉 전극
ED: 발광 소자
510: 제1 절연층
520: 제2 절연층
CTS: 제1 정렬 컨택홀
CTD: 제2 정렬 컨택홀
CT1: 제1 전극 컨택홀
CT2: 제2 전극 컨택홀

Claims (21)

  1. 기판;
    상기 기판 상에 배치되며, 서로 이격된 제1 전압 라인, 제2 전압 라인 및 접촉 도전 패턴을 포함하는 도전층;
    상기 도전층 상에 배치된 패시베이션층;
    상기 패시베이션층 상에 배치된 비아층;
    상기 비아층 상에 배치되며, 서로 이격된 제1 정렬 라인 및 제2 정렬 라인을 포함하는 정렬 라인;
    상기 정렬 라인 상에서 상기 제1 정렬 라인과 상기 제2 정렬 라인 사이에 배치된 발광 소자; 및
    상기 발광 소자 상에 배치되고 서로 이격된 제1 접촉 전극 및 제2 접촉 전극을 포함하되,
    상기 제1 정렬 라인은 제1 정렬 컨택홀을 통해 상기 제2 전압 라인과 전기적으로 연결되고, 상기 제2 정렬 라인은 제2 정렬 컨택홀을 통해 상기 제1 전압 라인과 전기적으로 연결되며,
    상기 제1 접촉 전극은 제1 전극 컨택홀을 통해 상기 제2 전압 라인과 전기적으로 연결되고, 상기 제2 접촉 전극은 제2 전극 컨택홀을 통해 상기 접촉 도전 패턴과 전기적으로 연결되되,
    상기 제1 전극 컨택홀 및 상기 제2 전극 컨택홀은 평면상 상기 정렬 라인과 중첩하지 않은 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 접촉 전극은 상기 제1 전극 컨택홀이 노출하는 상기 제2 전압 라인과 직접 접촉하고,
    상기 제2 접촉 전극은 상기 제2 전극 컨택홀이 노출하는 상기 접촉 도전 패턴과 직접 접촉하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 접촉 전극은 상기 발광 소자의 일 단부와 접촉하고,
    상기 제2 접촉 전극은 상기 발광 소자의 타 단부와 접촉하며,
    상기 접촉 도전 패턴은 트랜지스터와 전기적으로 연결되는 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 정렬 라인은 상기 제1 정렬 컨택홀이 노출하는 상기 제2 전압 라인과 직접 접촉하고,
    상기 제2 정렬 라인은 상기 제2 정렬 컨택홀이 노출하는 상기 제1 전압 라인과 직접 접촉하는 표시 장치.
  5. 제1 항에 있어서,
    상기 정렬 라인 상에 배치되는 절연층을 더 포함하되,
    상기 발광 소자는 상기 절연층 상에 배치되고,
    상기 절연층은 상기 정렬 라인을 완전히 덮는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 접촉 전극 및 상기 제2 접촉 전극과 상기 정렬 라인 사이에는 상기 절연층이 개재되고,
    상기 제1 접촉 전극 및 상기 제2 접촉 전극과 상기 정렬 라인은 물리적으로 접촉하지 않는 표시 장치.
  7. 제5 항에 있어서,
    상기 제2 정렬 라인과 상기 제2 접촉 전극은 상호 전기적으로 절연되는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 접촉 전극과 상기 제2 접촉 전극은 동일한 층에 형성되는 표시 장치.
  9. 제8 항에 있어서,
    상기 발광 소자 상에 배치되며 상기 제1 접촉 전극 및 상기 제2 접촉 전극과 이격된 제3 접촉 전극을 더 포함하되,
    상기 제1 정렬 라인은 상기 제2 정렬 라인을 사이에 두고 서로 이격된 제1 서브 정렬 라인 및 제2 서브 정렬 라인을 포함하고,
    상기 발광 소자는 상기 제1 서브 정렬 라인과 상기 제2 정렬 라인 사이에 배치되는 제1 발광 소자 및 상기 제2 서브 정렬 라인과 상기 제2 정렬 라인 사이에 배치되는 제2 발광 소자를 포함하며,
    상기 제1 접촉 전극은 상기 제1 발광 소자의 일 단부와 접촉하고,
    상기 제2 접촉 전극은 상기 제2 발광 소자의 일 단부와 접촉하며,
    상기 제3 접촉 전극은 상기 제1 발광 소자의 타 단부 및 상기 제2 발광 소자의 타 단부와 접촉하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제3 접촉 전극은 상기 제1 접촉 전극 및 상기 제2 접촉 전극 상에 배치된 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 접촉 전극 및 상기 제2 접촉 전극 상에 배치된 절연층을 더 포함하되,
    상기 제3 접촉 전극은 상기 절연층 상에 배치되고, 상기 절연층은 상기 제1 접촉 전극 및 상기 제2 접촉 전극을 완전히 덮는 표시 장치.
  12. 제9 항에 있어서,
    상기 제1 접촉 전극 및 상기 제2 접촉 전극은 상기 제3 접촉 전극 상에 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 접촉 전극 상에 배치된 절연층을 더 포함하되,
    상기 제1 접촉 전극 및 상기 제2 접촉 전극은 상기 절연층 상에 배치되고,
    상기 절연층은 상기 제1 전극 컨택홀 및 상기 제2 전극 컨택홀과 각각 중첩하는 홀을 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 비아층은 상기 제1 정렬 컨택홀 및 상기 제1 전극 컨택홀을 함께 노출하는 개구를 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 비아층은 평면상 상기 제1 정렬 컨택홀, 상기 제2 정렬 컨택홀, 상기 제1 전극 컨택홀 및 상기 제2 전극 컨택홀과 중첩하지 않는 표시 장치.
  16. 제15 항에 있어서,
    상기 정렬 라인 상에 배치되는 절연층을 더 포함하되,
    상기 제1 접촉 전극 및 상기 제2 접촉 전극은 상기 절연층 상에 배치되고,
    상기 제1 정렬 컨택홀 및 상기 제2 정렬 컨택홀은 상기 패시베이션층의 측벽으로 이루어지고,
    상기 제1 전극 컨택홀 및 상기 제2 전극 컨택홀은 상기 패시베이션층의 측벽 및 상기 절연층의 측벽으로 이루어지는 표시 장치.
  17. 제1 방향으로 배열되는 제1 화소 및 제2 화소를 포함하는 표시 장치로서,
    기판 상에 배치되며, 상기 제1 화소 및 상기 제2 화소를 각각 구동하는 트랜지스터를 포함하는 회로 소자층;
    상기 회로 소자층 상에서 상기 제1 방향으로 연장되어 상기 제1 화소 및 상기 제2 화소에 걸쳐 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 정렬 라인 및 제2 정렬 라인;
    상기 제1 화소 및 상기 제2 화소 각각에 구비되며, 상기 제1 정렬 라인 및 상기 제2 정렬 라인 사이에 배치되는 발광 소자;
    상기 제1 화소 및 상기 제2 화소 각각에 구비되며, 상기 발광 소자의 일 단부와 중첩하고 상기 제1 방향으로 연장된 제1 접촉 전극; 및
    상기 제1 화소 및 상기 제2 화소 각각에 구비되며, 상기 발광 소자의 타 단부와 중첩하고 상기 제1 방향으로 연장되는 제2 접촉 전극을 포함하되,
    상기 제1 접촉 전극과 상기 제2 접촉 전극은 제2 방향으로 서로 이격되고,
    상기 제1 접촉 전극은 제1 전극 컨택홀을 통해 상기 회로 소자층과 전기적으로 연결되고,
    상기 제2 접촉 전극은 제2 전극 컨택홀을 통해 상기 회로 소자층과 전기적으로 연결되며,
    상기 제1 전극 컨택홀 및 상기 제2 전극 컨택홀은 평면상 상기 제1 정렬 라인 및 상기 제2 정렬 라인과 중첩하지 않은 표시 장치.
  18. 제17 항에 있어서,
    상기 회로 소자층은 서로 이격된 제1 전압 라인 및 제1 접촉 도전 패턴을 포함하되,
    상기 제1 접촉 도전 패턴은 상기 제1 화소의 트랜지스터와 전기적으로 연결되고,
    상기 제1 화소의 제1 접촉 전극은 상기 제1 전극 컨택홀이 노출하는 상기 제1 전압 라인과 직접 접촉하고,
    상기 제1 화소의 제2 접촉 전극은 상기 제2 전극 컨택홀이 노출하는 상기 제1 접촉 도전 패턴과 직접 접촉하는 표시 장치.
  19. 제18 항에 있어서,
    상기 회로 소자층은 상기 제1 전압 라인 및 상기 제1 접촉 도전 패턴과 이격된 제2 전압 라인을 더 포함하되,
    상기 제1 정렬 라인은 상기 제1 정렬 컨택홀이 노출하는 상기 제1 전압 라인과 직접 접촉하고,
    상기 제2 정렬 라인은 상기 제2 정렬 컨택홀이 노출하는 상기 제2 전압 라인과 직접 접촉하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 화소의 제1 접촉 전극과 상기 제2 화소의 제1 접촉 전극은 일체화되어 하나의 패턴으로 형성되고,
    상기 제1 화소의 제2 접촉 전극과 상기 제2 화소의 제2 접촉 전극은 상기 제1 방향으로 서로 이격되는 표시 장치.
  21. 제17 항에 있어서,
    상기 제1 정렬 라인, 상기 제2 정렬 라인, 상기 제1 접촉 전극 및 상기 제2 접촉 전극은 서로 물리적으로 접촉하지 않는 표시 장치.
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