KR20220036464A - 화소 및 이를 구비한 표시 장치와 그의 제조 방법 - Google Patents

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pixel
electrodes
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이태희
홍광택
홍정은
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의한 화소는, 베이스 층 상에 배치된 회로 소자; 상기 회로 소자 상에 배치된 보호층; 상기 보호층 상에 서로 마주하여 배치된 제1 전극 및 제2 전극; 상기 제1 및 제2 전극들 상에 배치된 제1 절연층; 상기 제1 및 제2 전극들 사이의 영역 상에 배열되도록 상기 제1 절연층 상에 배치된 발광 소자; 상기 발광 소자의 제1 단부 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 연결하는 제1 컨택 전극; 상기 발광 소자의 제2 단부 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 연결하는 제2 컨택 전극; 및 상기 발광 소자의 하부에서, 상기 제1 및 제2 전극들 사이의 영역에 대응하여 상기 보호층 및 상기 제1 절연층에 형성된 캐비티를 포함한다.

Description

화소 및 이를 구비한 표시 장치와 그의 제조 방법{PIXEL, DISPLAY DEVICE INCLUDING THE PIXEL AND METHOD OF FABRICATING THE SAME}
본 발명의 실시예는 화소 및 이를 구비한 표시 장치와 그의 제조 방법에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 발광 소자를 포함한 화소 및 이를 구비한 표시 장치와 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 화소는, 베이스 층 상에 배치된 회로 소자; 상기 회로 소자 상에 배치된 보호층; 상기 보호층 상에 서로 마주하여 배치된 제1 전극 및 제2 전극; 상기 제1 및 제2 전극들 상에 배치된 제1 절연층; 상기 제1 및 제2 전극들 사이의 영역 상에 배열되도록 상기 제1 절연층 상에 배치된 발광 소자; 상기 발광 소자의 제1 단부 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 연결하는 제1 컨택 전극; 상기 발광 소자의 제2 단부 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 연결하는 제2 컨택 전극; 및 상기 발광 소자의 하부에서, 상기 제1 및 제2 전극들 사이의 영역에 대응하여 상기 보호층 및 상기 제1 절연층에 형성된 캐비티를 포함한다.
일 실시예에서, 상기 캐비티는, 상기 보호층에 대응하는 하부 영역에서 제1 폭을 가지고, 상기 제1 절연층에 대응하는 상부 영역에서 상기 제1 폭보다 좁은 제2 폭을 가질 수 있다.
일 실시예에서, 상기 제2 폭은 상기 발광 소자의 길이보다 짧을 수 있다.
일 실시예에서, 상기 제1 및 제2 컨택 전극들은, 상기 제2 폭에 대응하는 거리만큼 서로 이격될 수 있다.
일 실시예에서, 상기 제1 및 제2 컨택 전극들은 서로 동일한 층에 배치되며, 상기 캐비티의 상부에서 서로 이격되어 분리될 수 있다.
일 실시예에서, 상기 제1 컨택 전극은 상기 제1 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전극에 전기적으로 연결되고, 상기 제2 컨택 전극은 상기 제1 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전극에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 화소는 상기 제1 및 제2 전극들의 하부에서 상기 캐비티 내부의 측벽 상에 남은 도전막을 포함하며, 상기 도전막은 상기 제1 및 제2 컨택 전극들과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 전극들 각각의 하부에 배치된 도전막은 서로 분리될 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 컨택 전극 상에 배치된 제1 절연 패턴; 및 상기 제2 컨택 전극 상에 배치되며, 상기 제1 절연 패턴으로부터 분리된 제2 절연 패턴을 더 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 절연 패턴들은 서로 동일한 포토 레지스트 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 컨택 전극은 상기 제1 절연 패턴의 하부에만 배치되고, 상기 제2 컨택 전극은 상기 제2 절연 패턴의 하부에만 배치될 수 있다.
일 실시예에서, 상기 보호층은 적어도 한 층의 유기 절연막을 포함하고, 상기 제1 절연층은 적어도 한 층의 무기 절연막을 포함할 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 및 제2 전극들 각각의 일 영역과 중첩되도록 상기 제1 및 제2 전극들의 하부에 배치된 제1 뱅크; 및 상기 제1 및 제2 전극들의 적어도 일 영역과 상기 발광 소자가 배치된 발광 영역을 둘러싸도록 상기 발광 영역의 주변에 배치된 제2 뱅크 중 적어도 하나를 더 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치는 베이스 층; 및 상기 베이스 층 상에 제공된 화소를 포함한다. 상기 화소는, 상기 베이스 층 상에 배치된 회로 소자; 상기 회로 소자 상에 배치된 보호층; 상기 보호층 상에 서로 마주하여 배치된 제1 전극 및 제2 전극; 상기 제1 및 제2 전극들 상에 배치된 제1 절연층; 상기 제1 및 제2 전극들 사이의 영역 상에 배열되도록 상기 제1 절연층 상에 배치된 발광 소자; 상기 발광 소자의 제1 단부 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 연결하는 제1 컨택 전극; 상기 발광 소자의 제2 단부 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 연결하는 제2 컨택 전극; 및 상기 발광 소자의 하부에서, 상기 제1 및 제2 전극들 사이의 영역에 대응하여 상기 보호층 및 상기 제1 절연층에 형성된 캐비티를 포함한다.
본 발명의 일 실시예에 의한 표시 장치의 제조 방법은, 베이스 층 상에 회로 소자 및 보호층을 순차적으로 형성하는 단계; 상기 보호층 상에 서로 마주하도록 제1 전극 및 제2 전극을 형성하는 단계; 상기 제1 및 제2 전극들을 커버하도록 제1 절연층을 형성하는 단계; 상기 제1 및 제2 전극들 사이의 영역 하부에서 상기 제1 절연층 및 상기 보호층에 캐비티를 형성하는 단계; 상기 제1 절연층 상에 발광 소자를 공급하고, 상기 발광 소자가 상기 캐비티를 포함한 영역 상에서 상기 제1 절연층 상에 배치되도록 상기 제1 및 제2 전극들의 사이에 상기 발광 소자를 정렬하는 단계; 상기 발광 소자를 포함한 화소 영역 상에 도전막을 형성하는 단계; 및 상기 캐비티가 형성된 영역의 상부 및 하부에서 상기 도전막이 단선되도록 상기 도전막을 식각하여, 상기 발광 소자의 제1 단부 및 제2 단부 상에 각각 제1 컨택 전극 및 제2 컨택 전극을 형성하는 단계를 포함한다.
일 실시예에서, 상기 캐비티를 형성하는 단계는, 상기 제1 및 제2 전극들 사이의 영역에 대응하는 상기 제1 절연층의 일 영역 상부를 제외한 나머지 영역 상에 제1 포토 마스크를 형성하는 단계; 및 상기 제1 포토 마스크가 노출하는 영역에서, 상기 제1 절연층을 전체 두께만큼 식각하고 상기 보호층에는 상기 제1 절연층보다 식각 폭보다 넓은 폭의 트렌치를 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 컨택 전극들을 형성하는 단계는, 상기 발광 소자의 제1 단부 및 상기 제1 전극의 일 영역, 및 상기 발광 소자의 제2 단부 및 상기 제2 전극의 일 영역과 중첩되는 상기 도전막의 일 영역 상에 제2 포토 마스크를 형성하는 단계; 및 상기 제2 포토 마스크를 이용하여 상기 도전막을 식각하여 상기 제1 및 제2 컨택 전극들을 동시 형성하는 단계를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 발광 소자를 포함한 화소의 제조에 사용되는 마스크를 저감하면서도, 상기 발광 소자의 제1 단부와 제2 단부 사이의 쇼트 결함을 효과적으로 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 사시도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 의한 표시 장치를 나타내는 단면도들이다.
도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 표시 패널의 구성을 개략적으로 나타내는 단면도들이다.
도 4a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 4b 내지 도 4d는 각각 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도들이다.
도 5는 본 발명의 일 실시예에 의한 표시 패널을 나타내는 평면도이다.
도 6a 내지 도 6c는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도들이다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도들이다.
도 9a 내지 도 9c는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도들이다.
도 10은 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 11a 내지 도 11c는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도들이다.
도 12a 내지 도 12l은 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 사시도이다. 도 2a 및 도 2b는 각각 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 단면도들이다. 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 표시 패널(DP)의 구성을 개략적으로 나타내는 단면도들이다.
먼저 도 1을 참조하면, 표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NA)("베젤 영역"이라고도 함)을 포함할 수 있다. 표시 영역(DA)은 화소들을 포함함으로써 영상을 표시하는 영역일 수 있다. 비표시 영역(NA)은 표시 영역(DA)을 제외한 영역으로서, 비표시 영역(NA)에서는 영상이 표시되지 않을 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있고, 화소들을 포함할 수 있다. 일 예로, 표시 영역(DA)은 직사각형, 원형 또는 타원형 등을 비롯하여 다양한 형상을 가질 수 있고, 표시 영역(DA)에는 화소들이 배열될 수 있다.
표시 영역(DA)은 표시 장치(DD)의 적어도 일면에 형성될 수 있다. 일 예로, 표시 영역(DA)은 표시 장치(DD)의 전면에 형성될 수 있고, 이외에도 표시 장치(DD)의 측면 및/또는 배면에도 추가적으로 형성될 수 있다.
비표시 영역(NA)은 표시 영역(DA)의 적어도 일 영역을 둘러싸도록 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NA)은 표시 영역(DA)의 화소들에 연결되는 배선들, 패드들 및/또는 구동 회로를 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있다. 일 예로, 표시 장치(DD)는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 장치(DD)는 원형 또는 타원형 등의 형상을 가질 수도 있다. 또한, 도 1에서는 표시 장치(DD)가 각진 모서리를 포함하는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 표시 장치(DD)는 곡선형의 모서리를 포함할 수도 있다.
편의상 도 1에서는 표시 장치(DD)가 한 쌍의 단변과 한 쌍의 장변을 포함한 직사각형의 판 형상을 가지는 것으로 도시하기로 하며, 단변의 연장 방향을 제1 방향(DR1)으로, 장변의 연장 방향을 제2 방향(DR2)으로, 상기 장변과 단변의 연장 방향에 수직한 방향(일 예로, 표시 장치(DD)의 두께 또는 높이 방향)을 제3 방향(DR3)으로 표시하기로 한다. 다만, 이는 표시 장치(DD)의 형상에 따라 변경될 수 있다.
표시 장치(DD)는 적어도 일 영역에서 변형이 가능하도록 가요성(flexibility)을 가지거나, 전체 영역에서 실질적인 변형이 일어나지 않도록 가요성을 가지지 않을 수 있다. 즉, 표시 장치(DD)는 가요성의(flexible) 표시 장치이거나, 경성의(rigid) 표시 장치일 수 있다. 표시 장치(DD)가 적어도 일 영역에서 가요성을 가질 경우, 상기 가요성을 가지는 부분에서 접히거나 휘어지거나 말리는 형태로 변형될 수 있다.
도 2a를 참조하면, 표시 장치(DD)는, 표시 패널(DP)과 상기 표시 패널(DP)의 상부에 배치되는 윈도우(WD)를 포함할 수 있다. 일 실시예에서, 윈도우(WD)는 표시 패널(DP)과 일체로 제조될 수 있다. 예를 들어, 윈도우(WD)는 표시 패널(DP)의 일면 상에 직접 형성될 수 있다. 다른 실시예에서, 윈도우(WD)는 표시 패널(DP)과 별개로 제조된 이후, 광학 투명 점착(또는 접착) 부재(OCA)를 통해 표시 패널(DP)과 결합될 수 있다.
표시 패널(DP)은 영상을 표시하기 위한 화소들을 포함하며, 다양한 종류 및/또는 구조의 표시 패널일 수 있다. 일 예로, 표시 패널(DP)은 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(Organic Light Emitting Display panel, OLED panel), 나노 스케일 내지 마이크로 스케일일 수 있으나 이에 한정되지 않는 크기의 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(Nano/Micro-scale LED Display panel, Nano/Micro LED panel), 유기 발광 다이오드와 퀀텀 닷(Quantum dot)을 이용하는 퀀텀 닷 유기 발광 표시 패널(Quantum dot Organic Light Emitting Display panel, QD OLED panel), 초소형 발광 다이오드와 퀀텀 닷을 이용하는 퀀텀 닷 초소형 발광 다이오드 표시 패널(Quantum dot Nano/Micro-scale LED Display panel, QD Nano/Micro LED panel) 등과 같이 자발광이 가능한 표시 패널일 수 있으나, 이에 한정되지는 않는다.
표시 패널(DP) 상에는 상기 표시 패널(DP)의 노출면을 보호하기 위한 윈도우(WD)가 제공될 수 있다. 윈도우(WD)는 외부 충격으로부터 표시 패널(DP)을 보호하고, 사용자에게 입력면 및/또는 표시면을 제공할 수 있다.
윈도우(WD)는 유리 또는 플라스틱을 비롯하여 다양한 물질로 형성될 수 있고, 단일 층 또는 다중 층으로 구성될 수 있다. 또한, 윈도우(WD)는 적어도 일 영역에서 가요성을 가지거나, 가요성을 가지지 않을 수 있다.
도 2b를 참조하면, 표시 장치(DD)는 터치 센서(TS)를 더 포함할 수 있다. 이외에도 표시 장치(DD)는 다양한 종류 및/또는 방식의 다른 센서(일 예로, 지문 센서, 압력 센서, 온도 센서) 및/또는 입력 감지 장치를 포함할 수 있다.
터치 센서(TS)는 표시 패널(DP)의 적어도 일면 상에 배치되어 사용자에 의한 터치 입력을 검출할 수 있다. 일 예로, 터치 센서(TS)는 표시 패널(DP)과 윈도우(WD)의 사이에 배치되도록 표시 패널(DP)의 전면(영상이 표시되는 상부면) 상에 제공될 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 터치 센서(TS)는 표시 패널(DP)과 일체로 제조될 수 있다. 예를 들어, 터치 센서(TS)를 구성하기 위한 센서 전극들 및/또는 센서 소자는, 표시 패널(DP)의 적어도 일면 상에 직접 형성될 수 있다.
다른 실시예에서, 터치 센서(TS)는 표시 패널(DP)과 별개로 제조된 이후, 표시 패널(DP)의 주변에 제공될 수 있다. 일 예로, 터치 센서(TS)는 표시 패널(DP)의 적어도 일면 상에 배치 및/또는 부착될 수 있다.
도 3a를 참조하면, 표시 패널(DP)은 베이스 층(BSL)과, 상기 베이스 층(BSL)의 일면 상에 순차적으로 배치된 화소 회로층(PCL), 표시 소자층(DPL) 및 박막 봉지층(TFE)을 포함할 수 있다. 다만, 표시 패널(DP)의 구조가 이에 한정되지는 않는다. 예를 들어, 표시 패널(DP)의 일부 구성은 생략되거나, 다른 구성으로 대체될 수 있다. 또한, 표시 패널(DP)은 이외에도 추가적인 요소를 더 포함할 수 있다.
일 예로, 표시 패널(DP)이 수동형 표시 장치의 표시 패널일 경우, 화소 회로층(PCL)은 생략될 수도 있다. 이 경우, 화소들을 구동하기 위한 배선들만이 표시 소자층(DPL)의 하부에 배치되거나, 상기 배선들이 표시 소자층(DPL)에 직접 연결 및/또는 형성될 수 있다.
또한, 실시예에 따라서는 박막 봉지층(TFE)을 형성하는 대신, 베이스 층(BSL)의 일면 상에 상부 기판을 배치할 수도 있을 것이다. 상기 상부 기판은 실링재에 의해 베이스 층(BSL)과 결합될 수 있다.
베이스 층(BSL)은 경성 또는 가요성의 기판(또는 필름)일 수 있다. 일 실시예에서, 베이스 층(BSL)이 경성 기판인 경우, 상기 베이스 층(BSL)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다. 다른 실시예에서, 베이스 층(BSL)이 가요성 기판인 경우, 상기 베이스 층(BSL)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 또한, 베이스 층(BSL)은 유리 섬유 강화 플라스틱(FRP: Fiber glass reinforced plastic)을 포함할 수도 있다.
베이스 층(BSL)의 일면 상에는 화소 회로층(PCL)이 제공될 수 있다. 화소 회로층(PCL)은 각 화소의 화소 회로를 구성하기 위한 회로 소자들 및 상기 회로 소자들에 연결되는 각종 배선들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 각 화소의 화소 회로를 구성하는 트랜지스터들 및 스토리지 커패시터와, 각각의 화소 회로에 연결되는 게이트선들, 데이터선들 및 전원선들을 포함할 수 있다. 실시예에 따라, 게이트선들은 적어도 주사선들을 포함할 수 있으며, 이외에도 다른 종류의 제어선들을 선택적으로 더 포함할 수 있다. 또한, 화소 회로층(PCL)은 상기 회로 소자들 및/또는 배선들을 커버하는 보호층을 비롯하여 적어도 한 층의 절연층을 더 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 각 화소의 광원을 구성하는 발광 소자를 포함할 수 있다. 일 실시예에서, 발광 소자는 무기 발광 다이오드(일 예로, 나노 또는 마이크로 스케일의 크기를 가진 초소형의 무기 발광 다이오드)일 수 있으나, 이에 한정되지는 않는다.
표시 소자층(DPL) 상에는 박막 봉지층(TFE)이 배치될 수 있다. 박막 봉지층(TFE)은 봉지 기판이거나 다중 층의 봉지막일 수 있다. 박막 봉지층(TFE)이 상기 봉지막의 형태인 경우, 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 박막 봉지층(TFE)은 무기막, 유기막 및 무기막이 차례로 적층된 형태의 다중 층 구조를 가질 수 있다. 박막 봉지층(TFE)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투하는 것을 방지함으로써, 화소들을 보호할 수 있다.
도 3b를 참조하면, 표시 패널(DP)은 표시 소자층(DPL)으로부터 방출되는 광을 변환하기 위한 광 변환층(LCL)을 더 포함할 수 있다. 예를 들어, 표시 패널(DP)이 표시 소자층(DPL)의 상부 방향(일 예로, 제3 방향(DR3))으로 빛을 방출하여 상기 표시 패널(DP)의 전면에서 영상을 표시한다고 할 때, 광 변환층(LCL)은 표시 소자층(DPL)의 상부에 배치될 수 있다. 일 예로, 광 변환층(LCL)은 표시 소자층(DPL)과 박막 봉지층(TFE)의 사이에 제공될 수 있다.
광 변환층(LCL)은, 각 화소(PXL)의 색에 부합되는 소정 색의 컬러 필터 물질을 포함한 컬러 필터 및/또는 소정 색에 대응하는 컬러 변환 입자들(일 예로, 퀀텀 닷)을 포함함으로써, 표시 소자층(DPL)의 각 화소 영역에서 생성된 광을 변환할 수 있다. 예를 들어, 광 변환층(LCL)은 표시 소자층(DPL)에서 생성된 광 중 특정 파장 대역의 광을 선택적으로 투과시키거나, 및/또는 표시 소자층(DPL)에서 생성된 광의 파장대역을 변환할 수 있다.
한편, 도 3a 및 도 3b에서는 표시 패널(DP)이 발광 표시 패널인 것으로 가정하여, 상기 표시 패널(DP)의 실시예적 구성을 설명하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 장치(DD)의 종류에 따라 표시 패널(DP)의 구성은 다양하게 변경될 수 있다.
도 4a는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 4b 내지 도 4d는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도들이다. 예를 들어, 도 4b 내지 도 4d는 도 4a의 발광 소자(LD)의 구성에 대한 서로 다른 실시예들을 나타낸다. 도 4a 내지 도 4d에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 4a 내지 도 4d를 참조하면, 발광 소자(LD)는, 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)과, 상기 제1 및 제2 반도체층들(SCL1, SCL2)의 사이에 개재된 활성층(ACT)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(SCL1, SCL2) 중 하나가 배치될 수 있다. 그리고, 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(SCL1, SCL2) 중 나머지 하나가 배치될 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)에는 각각 제2 반도체층(SCL2) 및 제1 반도체층(SCL1)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자("막대형 발광 다이오드"라고도 함)일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 변경될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 또한, 이외에도 다양한 물질로 제1 반도체층(SCL1)을 형성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류 및/또는 구조에 따라 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이외에도 다양한 물질로 활성층(ACT)을 형성할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 또한, 이외에도 다양한 물질로 제2 반도체층(SCL2)을 형성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2), 및/또는 이들을 감싸는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT) 및/또는 제2 반도체층(SCL2)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 4c에 도시된 바와 같이 제2 반도체층(SCL2)의 일단 측에 배치되는 전극층(ETL1)을 더 포함할 수 있다. 이 경우, 전극층(ETL1)은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
또한, 발광 소자(LD)는 도 4d에 도시된 바와 같이 제1 반도체층(SCL1)의 일단 측에 배치되는 다른 전극층(ETL2)을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각의 전극층들(ETL1, ETL2)이 배치될 수 있다.
전극층들(ETL1, ETL2)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들(ETL1, ETL2)은 쇼트키(Schottky) 컨택 전극일 수도 있다.
전극층들(ETL1, ETL2)은 금속 또는 도전성 산화물을 포함할 수 있다. 일 예로, 전극층들(ETL1, ETL2)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(ETL1, ETL2) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
전극층들(ETL1, ETL2)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(ETL1, ETL2)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층들(ETL1, ETL2)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 전극층들(ETL1, ETL2)은 불투명할 수도 있다.
일 실시예에서, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(ACT)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역을 더 둘러쌀 수 있다.
발광 소자(LD)가 전극층들(ETL1, ETL2)을 포함할 경우, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 표면에 선택적으로 형성될 수 있다.
절연성 피막(INF)은 발광 소자(LD)의 길이(L) 방향 상에서 상기 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 제1 및 제2 반도체층들(SCL1, SCL2) 및 전극층들(ETL1, ETL2) 중 적어도 하나를 노출할 수 있다. 또는, 다른 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(ACT)의 외주면을 커버하도록 절연성 피막(INF)이 제공되면, 상기 활성층(ACT)이 도시되지 않은 적어도 하나의 전극(일 예로, 후술할 화소 전극 및/또는 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 본 발명의 실시예들을 설명함에 있어, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은, SiO2 또는 이로 확정되지 않은 산화 규소(SiOx), Si3N4 또는 이로 확정되지 않은 질화 규소(SiNx), Al2O3 또는 이로 확정되지 않은 산화 알루미늄(AlxOy), 및 TiO2 또는 이로 확정되지 않은 산화 타이타늄(TiOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
발광 소자(LD)의 표면에 절연성 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치(DD)를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널(DP)의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 5는 본 발명의 일 실시예에 의한 표시 패널(DP)을 나타내는 평면도이다. 실시예에 따라, 도 5의 표시 패널(DP)은 도 4a 내지 도 4d의 실시예들에서 설명한 발광 소자(LD)를 각 화소의 광원으로 이용할 수 있다. 예를 들어, 표시 패널(DP)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 5에서는 표시 영역(DA)을 중심으로 표시 패널(DP)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부, 배선들 및/또는 패드들이 표시 패널(DP)에 더 배치될 수 있다.
도 5를 참조하면, 표시 패널(DP)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 제공된 화소들을 포함할 수 있다. 실시예에 따라, 화소들은 제1 색 화소들(PXL1), 제2 색 화소들(PXL2) 및/또는 제3 색 화소들(PXL3)을 포함할 수 있다. 이하에서, 제1 색 화소들(PXL1), 제2 색 화소들(PXL2) 및 제3 색 화소들(PXL3) 중 하나 이상의 화소를 임의로 지칭하거나, 또는 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(들)(PXL)"이라 하기로 한다.
표시 패널(DP) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다.
표시 영역(DA)은 표시 패널(DP)의 중앙 영역에 배치되고, 비표시 영역(NA)은 표시 영역(DA)을 둘러싸도록 표시 패널(DP)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NA)의 위치는 변경될 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 배치되는 복수의 화소 영역들을 포함할 수 있다. 상기 표시 영역(DA)의 주변에는 비표시 영역(NA)이 배치되며, 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
표시 영역(DA)에는 스트라이프(Stripe) 또는 펜타일(PenTile) 배열 구조 등에 따라 화소들(PXL)이 규칙적으로 배열될 수 있다. 이외에도, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 적어도 두 종류의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는, 제1 색의 빛을 방출하는 제1 색 화소들(PXL1), 제2 색의 빛을 방출하는 제2 색 화소들(PXL2), 및 제3 색의 빛을 방출하는 제3 색 화소들(PXL3)이 배열될 수 있다. 그리고, 서로 인접하도록 배치된 적어도 하나의 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다.
실시예에 따라, 제1 색 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 색 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 색 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있다. 일 실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 각각 제1 색, 제2 색 및 제3 색의 발광 소자들(LD)을 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 서로 동일한 색의 발광 소자들(LD)을 구비하되, 각각의 발광 소자(LD) 상에 배치된 서로 다른 색상의 광 변환층(LCL)을 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다.
다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 4a 내지 도 4d의 실시예들에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 막대형 발광 소자(LD)를 포함할 수 있다. 이외에도, 다양한 종류의 발광 소자가 화소(PXL)의 광원으로 이용될 수 있다. 예를 들어, 다른 실시예에서는 코어-쉘 구조의 발광 소자를 이용하여 각 화소(PXL)의 광원을 구성할 수도 있다.
또한, 화소(PXL)는 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 6a 내지 도 6c는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 6a 내지 도 6c는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 실시예들을 나타내는 것으로서, 발광부(EMU)의 구조와 관련하여 서로 다른 실시예들을 나타낸다.
실시예에 따라, 도 6a 내지 도 6c에 도시된 각각의 화소(PXL)는 도 5의 표시 패널(DP)에 구비된 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3) 중 어느 하나일 수 있다. 또한, 상기 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 6a 내지 도 6c를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함한다. 또한, 화소(PXL)는 상기 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 연결될 수 있다. 또한, 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 연결되어, 상기 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광부(EMU)의 동작을 제어할 수 있다. 또한, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 발광부(EMU)의 제1 전극(ELT1) 사이에 연결된다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(Bottom Metal Layer, BML)("하부 금속 전극", "하부 전극" 또는 "하부 차광층"이라고도 함)을 선택적으로 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 금속층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 화소(PXL)의 구동 시에 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는 싱크(sync) 기술)을 적용할 수 있다. 일 예로, 하부 금속층(BML)을 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 전극에 연결하여 소스-싱크 기술을 적용함으로써, 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체층의 하부에 하부 금속층(BML)을 배치할 경우, 하부 금속층(BML)이 차광 패턴의 역할을 하면서 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다. 다만, 하부 금속층(BML)의 기능 및/또는 활용 방식이 이에 한정되지는 않는다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결된다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결된다. 이러한 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 연결된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 발광부(EMU)의 제1 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)과 센싱선(SENL)의 사이에 연결된다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 연결된다. 이러한 제3 트랜지스터(M3)는 소정의 센싱 기간 동안 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 발광부(EMU)의 제1 전극(ELT1)에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 6a 내지 도 6c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1, 제2 및 제3 트랜지스터들(M1, M2, M3)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
또한, 화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 6a 내지 도 6c에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 발광부(EMU)의 제1 전극(ELT1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
또 다른 실시예에서, 화소(PXL)가 수동형 발광 표시 장치의 화소일 경우, 화소 회로(PXC)는 생략될 수 있다. 이 경우, 발광부(EMU)는 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 및/또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2)("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함), 및 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다.
일 실시예에서, 발광부(EMU)는, 도 6a의 실시예에서와 같이 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에서 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는, 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 그리고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)은 발광부(EMU)의 일 전극(일 예로, 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 그리고, 상기 발광 소자들(LD)의 제2 단부들(EP2)은 상기 발광부(EMU)의 다른 전극(일 예로, 제2 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
한편, 도 6a에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 일 예로, 발광부(EMU)는, 도 6b의 실시예에서와 같이 두 개의 직렬 단에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
도 6b를 참조하면, 발광부(EMU)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 및 제3 전극(ELT3) 및 제4 전극(ELT4)과 상기 제3 및 제4 전극들(ELT3, ELT4)의 사이에 순방향으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단을 포함할 수 있다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 전극(ELT1)은 상기 발광부(EMU)의 애노드 전극일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로 제4 전극(ELT4)은 상기 발광부(EMU)의 캐소드 전극일 수 있다. 발광부(EMU)의 나머지 전극들, 일 예로, 제2 및 제3 전극들(ELT2, ELT3)은 서로 일체 또는 비일체로 연결되어 제1 중간 전극(IET1)을 구성할 수 있다. 이 경우, 제2 및 제3 전극들(ELT2, ELT3)을 통합하여 하나의 제1 중간 전극(IET1)으로 간주할 수도 있다.
한편, 각각의 발광부(EMU)를 구성하는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광부(EMU)는, 도 6c의 실시예에서와 같이 네 개의 직렬 단에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다.
도 6c를 참조하면, 발광부(EMU)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 제3 전극(ELT3) 및 제4 전극(ELT4)과 상기 제3 및 제4 전극들(ELT3, ELT4)의 사이에 순방향으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단, 제5 전극(ELT5) 및 제6 전극(ELT6)과 상기 제5 및 제6 전극들(ELT5, ELT6)의 사이에 순방향으로 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함한 제3 직렬 단, 제7 전극(ELT7) 및 제8 전극(ELT8)과 상기 제7 및 제8 전극들(ELT7, ELT8)의 사이에 순방향으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함한 제4 직렬 단을 포함할 수 있다.
즉, 각각의 직렬 단은 한 쌍의 화소 전극들(일 예로, 두 개의 화소 전극들)과, 상기 한 쌍의 화소 전극들의 사이에 연결되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광부(EMU)의 첫 번째 화소 전극, 일 예로 제1 전극(ELT1)은 상기 발광부(EMU)의 애노드 전극일 수 있다. 그리고, 발광부(EMU)의 마지막 화소 전극, 일 예로 제8 전극(ELT8)은 상기 발광부(EMU)의 캐소드 전극일 수 있다.
발광부(EMU)의 나머지 전극들, 일 예로, 제2 내지 제7 전극들(ELT2~ELT7)은, 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제2 전극(ELT2) 및 제3 전극(ELT3)은 서로 일체 또는 비일체로 연결되어 제1 중간 전극(IET1)을 구성할 수 있다. 유사하게, 제4 전극(ELT4) 및 제5 전극(ELT5)은 서로 일체 또는 비일체로 연결되어 제2 중간 전극(IET2)을 구성하고, 제6 전극(ELT6) 및 제7 전극(ELT7)은 서로 일체 또는 비일체로 연결되어 제3 중간 전극(IET3)을 구성할 수 있다. 이 경우, 제2 및 제3 전극들(ELT2, ELT3)을 통합하여 하나의 제1 중간 전극(IET1)으로 간주하고, 제4 및 제5 전극들(ELT4, ELT5)을 통합하여 하나의 제2 중간 전극(IET2)으로 간주하며, 제6 및 제7 전극들(ELT6, ELT7)을 통합하여 하나의 제3 중간 전극(IET3)으로 간주할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 유효 광원으로 활용하여 발광부(EMU)를 구성한다고 할 때, 상기 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 연결할 경우, 전력 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
한편, 도 6a 내지 도 6c에서는 발광 소자들(LD)을 병렬 구조 또는 직/병렬 구조로 연결한 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 발광부(EMU)를 구성하는 발광 소자들(LD)을 서로 직렬로만 연결할 수도 있다.
발광 소자들(LD) 각각은, 적어도 하나의 화소 전극(일 예로, 제1 전극(ELT1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 적어도 하나의 다른 화소 전극(일 예로, 제8 전극(ELT8)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 이와 같이 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 화소 전극들의 사이에 순방향의 구동 전압이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 7은 직/병렬 구조의 발광부(EMU)를 포함한 화소(PXL)에 있어서 상기 발광부(EMU)를 중심으로 화소 영역(PXA)의 실시예적 구조를 도시한 것이고, 도 8은 병렬 구조의 발광부(EMU)를 포함한 화소(PXL)에 있어서 상기 발광부(EMU)를 중심으로 화소 영역(PXA)의 실시예적 구조를 도시한 것이다.
편의상, 도 7에서는 도 6b의 실시예에서와 같이 2단 직/병렬 구조를 갖는 발광부(EMU)를 도시하기로 하나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광부(EMU)는 3단 이상의 직/병렬 구조(일 예로, 도 6c의 4단 직/병렬 구조)로 구성될 수도 있고, 발광부(EMU)를 구성하는 직렬 단의 개수 등에 따라 발광부(EMU)의 구조는 다양하게 변경될 수 있다.
한편, 도 8에서는 도 7의 실시예에서와 유사하게 네 개로 분리된 전극들을 두 개의 그룹으로 나눠 서로 연결함으로써, 제1 화소 전극과 제2 화소 전극을 구성한 병렬 구조의 발광부(EMU)를 도시하기로 하나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 병렬 구조의 발광부(EMU)는 보다 적은 개수(일 예로, 두 개 또는 세 개)의 전극들을 포함할 수도 있다.
추가적으로, 도 7 및 도 8에서는 화소 영역(PXA)이 한 쌍의 단변과 한 쌍의 장변을 포함한 직사각형의 판 형상을 가지는 실시예를 도시하기로 하며, 단변의 연장 방향을 제1 방향(DR1)으로, 장변의 연장 방향을 제2 방향(DR2)으로 표시하기로 한다. 다만, 이는 화소 영역(PXA)의 크기 및/또는 형상에 따라 변경될 수 있다.
먼저 도 5 내지 도 7을 참조하면, 화소(PXL)는 발광부(EMU)의 각 직렬 단에 대응하는 복수의 발광 소자 배열 영역들(AR)을 포함할 수 있다. 예를 들어, 화소(PXL)는 제1 직렬 단에 대응하는 제1 발광 소자 배열 영역(AR1)과 제2 직렬 단에 대응하는 제2 발광 소자 배열 영역(AR2)을 포함할 수 있다. 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)은 화소 영역(PXA)의 내부에서 서로 이격되어 배치될 수 있다.
한편, 화소(PXL)의 발광부(EMU)가 하나의 직렬 단만을 포함할 경우, 화소 영역(PXA)에는 단일의 발광 소자 배열 영역(AR)(또는 발광 영역(EA))만이 배치될 수도 있다. 또는, 후술할 도 8의 실시예에서와 같이 화소(PXL)의 발광부(EMU)가 하나의 직렬 단만을 포함하더라도 상기 직렬 단에 병렬 연결되는 복수의 발광 소자들(LD)이 두 개 이상의 발광 소자 배열 영역들(AR)에 나뉘어 배치될 수도 있다.
실시예에 따라, 각각의 화소 영역(PXA)에서, 적어도 하나의 발광 소자 배열 영역(AR)을 포함한 일 영역은 해당 화소(PXL)의 발광 영역(EA)을 구성할 수 있다. 한편, 화소 영역(PXA) 중 발광 영역(EA)을 제외한 나머지 영역은 비발광 영역(NEA)일 수 있다. 실시예에 따라, 비발광 영역(NEA)은 발광 영역(EA)을 둘러싸도록 상기 발광 영역(EA)의 주변에 배치될 수 있다.
즉, 화소 영역(PXA)은, 발광 소자들(LD)을 포함함으로써 빛을 방출할 수 있는 발광 영역(EA)과, 상기 발광 영역(EA)을 제외한 비발광 영역(NEA)을 포함할 수 있다. 또한, 발광 영역(EA)은 적어도 하나의 직렬 단에 대응하는 적어도 하나의 발광 소자 배열 영역(AR)을 포함할 수 있다.
각각의 발광 소자 배열 영역(AR)은 각 직렬 단의 발광 소자들(LD)이 배열 및/또는 정렬되어 상기 발광 소자들(LD)에 의해 빛을 방출할 수 있는 영역으로서, "발광 소자 정렬 영역" 또는 "서브 발광 영역"이라고도 지칭할 수 있다. 이러한 각각의 발광 소자 배열 영역(AR)은 적어도 한 쌍의 화소 전극들(ELT)과, 상기 화소 전극들(ELT)의 사이에 연결되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
예를 들어, 제1 발광 소자 배열 영역(AR1)은 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 유사하게, 제2 발광 소자 배열 영역(AR2)은 제3 전극(ELT3) 및 제4 전극(ELT4)과, 상기 제3 및 제4 전극들(ELT3, ELT4)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다.
또한, 각각의 발광 소자 배열 영역(AR)은, 각각의 화소 전극(ELT)을 인접한 발광 소자들(LD)에 안정적으로 연결하거나, 및/또는 연속된 두 직렬 단들을 연결하기 위한 컨택 전극들(CNE)을 더 포함할 수 있다. 본 실시예를 설명함에 있어서, 제1 내지 제4 전극들(ELT1~ELT4)을 화소 전극들로 규정하고, 컨택 전극들(CNE)은 화소 전극들과 별개의 요소로 설명하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제4 전극들(ELT1~ELT4)과 컨택 전극들(CNE)을 포괄하여 화소 전극들로 간주할 수도 있다.
실시예에 따라, 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)은 실질적으로 서로 유사 또는 동일한 구조를 가질 수 있으나, 이에 한정되지는 않는다. 또한, 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 배치되는 발광 소자들(LD)의 개수나, 화소 전극들(ELT) 및/또는 컨택 전극들(CNE)의 형상 등은 서로 동일하거나 상이할 수 있다.
화소(PXL)의 구조를 보다 전체적인 관점에서 설명하면, 화소(PXL)는, 해당 화소 영역(PXA)에 형성된 복수의 화소 전극들(ELT), 각각의 발광 소자 배열 영역(AR)에서 화소 전극들(ELT)의 사이에 배열된 발광 소자들(LD), 및 상기 발광 소자들(LD)을 화소 전극들(ELT)에 안정적으로 연결하기 위한 컨택 전극들(CNE)을 포함할 수 있다.
실시예에 따라, 상기 화소(PXL)가 형성되는 베이스 층(BSL)의 일면을 기준으로, 화소 전극들(ELT), 발광 소자들(LD) 및 컨택 전극들(CNE)이 순차적으로 배치될 수 있다. 화소(PXL)의 단면 구조에 대한 상세한 설명은 후술하기로 한다.
화소 전극들(ELT)은, 각각의 발광 소자 배열 영역(AR)에 배치된 적어도 한 쌍의 전극들을 포함할 수 있다. 예를 들어, 화소 전극들(ELT)은, 제1 발광 소자 배열 영역(AR1)에 서로 마주하여 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제2 발광 소자 배열 영역(AR2)에 서로 마주하여 배치된 제3 전극(ELT3) 및 제4 전극(ELT4)을 포함할 수 있다.
각각의 발광 소자 배열 영역(AR)에서, 제1 내지 제4 전극들(ELT1, ELT4)은 제1 방향(DR1)을 따라 상호 이격되도록 배치되고, 각각 제2 방향(DR2)을 따라 연장될 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 방향(DR1)은 가로 방향(또는, 행 방향)일 수 있고, 제2 방향(DR2)은 세로 방향(또는, 열 방향)일 수 있으나, 이에 한정되지는 않는다.
또한, 각각의 화소 영역(PXA)에서, 제1 내지 제4 전극들(ELT1, ELT4)은 균일한 폭을 가지거나 불균일한 폭을 가질 수 있으며, 굴곡부를 포함하거나 포함하지 않을 수 있다. 즉, 제1 내지 제4 전극들(ELT1, ELT4) 각각의 형상 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
제1 내지 제4 전극들(ELT1~ELT4) 중 일부는 먼저 하나의 정렬 배선으로 형성된 이후, 인접한 화소(PXL)와의 사이 영역(일 예로, 각 화소 영역(PXA)의 상단 영역 및/또는 하단 영역)에서 단선되어 각각의 화소 전극(ELT)으로 분리될 수 있다. 이에 따라, 각각의 화소 영역(PXA) 내에 발광 소자들(LD)을 정렬하기 위한 정렬 신호의 수를 저감하면서도, 각각의 화소 전극(ELT)을 각각의 직렬 단에 대응하는 개별 전극으로 형성할 수 있다.
각 직렬 단을 구성하는 한 쌍의 화소 전극들(ELT)은 각각의 발광 소자 배열 영역(AR)에서 서로 근접하게 배치되고, 나머지 영역에서는 상대적으로 먼 거리에 배치될 수 있다. 예를 들어, 한 쌍의 화소 전극들(ELT)은, 각각의 발광 소자 배열 영역(AR)에서 제1 간격을 두고 서로 마주하도록 배치되고, 비발광 영역(NEA)에서는 상기 제1 간격보다 넓은 제2 간격을 두고 서로 마주하도록 배치될 수 있다.
이에 따라, 각각의 화소 영역(PXA) 내에 발광 소자들(LD)을 공급 및 정렬하는 단계에서, 발광 소자들(LD)을 원하는 영역에 배열할 수 있게 된다. 예를 들어, 화소 전극들(ELT)(또는, 상기 화소 전극들(ELT)로 분리되기 이전의 정렬 배선들)에 소정의 정렬 신호를 인가하여 각각의 화소 영역(PXA) 내에 발광 소자들(LD)을 정렬할 때, 상기 화소 전극들(ELT) 사이의 거리가 가까운 발광 소자 배열 영역들(AR)에서 보다 강한 전계가 발생하면서, 발광 소자들(LD)이 발광 소자 배열 영역들(AR)의 내부에 배열될 수 있다.
상기 화소 전극들(ELT) 중 어느 하나, 일 예로 제1 전극(ELT1)은, 제1 컨택부(CNT1)를 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 연결될 수 있다. 그리고, 상기 화소 전극들(ELT) 중 다른 하나, 일 예로 제4 전극(ELT4)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결될 수 있다.
실시예에 따라, 화소 전극들(ELT)은 컨택 전극들(CNE)을 통해 발광 소자들(LD)에 연결될 수 있다. 예를 들어, 각각의 화소 전극(ELT)은 각각의 컨택 전극(CNE)을 통해 인접한 적어도 하나의 발광 소자(LD)의 제1 단부(EP1) 또는 제2 단부(EP2)에 연결될 수 있다.
발광 소자들(LD)은 각각의 발광 소자 배열 영역(AR)에 나뉘어 배열될 수 있다. 이러한 발광 소자들(LD)은 각각의 발광 소자 배열 영역(AR)에 배치된 한 쌍의 화소 전극들(ELT)의 사이에 배열될 수 있다. 여기서, 발광 소자들(LD)이 한 쌍의 화소 전극들(ELT)의 사이에 배열된다 함은, 상기 발광 소자들(LD)의 적어도 일 영역이 상기 한 쌍의 화소 전극들(ELT) 사이의 영역 및/또는 그의 상/하부 영역에 배열됨을 의미할 수 있다.
예를 들어, 발광 소자들(LD)은, 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 나뉘어 배열된 제1 및 제2 발광 소자들(LD1, LD2)을 포함할 수 있다. 제1 및 제2 발광 소자들(LD1, LD2)은, 각각 제1 및 제2 전극들(ELT1, ELT2)의 사이, 및 제3 및 제4 전극들(ELT3, ELT4)의 사이에 연결될 수 있다.
일 실시예에서, 발광 소자들(LD)은 각각의 컨택 전극(CNE)에 의해 각각의 화소 전극(ELT)에 연결될 수 있다. 또한, 연속한 두 직렬 단들에 배치된 발광 소자들(LD)은 적어도 하나의 컨택 전극(CNE)에 의해 서로 직렬로 연결될 수 있다.
예를 들어, 화소(PXL)는, 각각의 화소 전극(ELT) 상에 배치되며 상기 화소 전극(ELT)에 인접한 적어도 하나의 발광 소자(LD)의 제1 또는 제2 단부(EP1, EP2)를 상기 화소 전극(ELT)에 연결하는 컨택 전극들(CNE)을 포함할 수 있다. 일 예로, 화소(PXL)는 제1 내지 제3 컨택 전극들(CNE1~CNE3)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1) 및 제1 전극(ELT1) 상에 배치될 수 있다. 이러한 제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1)을 제1 전극(ELT1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 전극(ELT2) 상에 배치되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)을 제2 전극(ELT2)에 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 발광 소자들(LD2)의 제1 단부들(EP1) 및 제3 전극(ELT3) 상에도 배치되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 제3 전극(ELT3)에 연결할 수 있다.
이를 위해, 제2 컨택 전극(CNE2)은 제1 발광 소자 배열 영역(AR1)으로부터 제2 발광 소자 배열 영역(AR2)으로 연장되어, 제2 전극(ELT2)을 제3 전극(ELT3)에 연결할 수 있다. 다른 실시예에서, 제2 컨택 전극(CNE2)은 각각 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 배치된 복수의 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 연결될 수도 있다. 제2 컨택 전극(CNE2)에 의해 제1 직렬 단과 제2 직렬 단이 연결될 수 있다.
제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제4 전극(ELT4) 상에 배치되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 제4 전극(ELT4)에 연결할 수 있다.
이와 같은 방식으로, 컨택 전극들(CNE)을 이용하여 화소 전극들(ELT) 및 발광 소자들(LD)을 원하는 형태로 연결할 수 있다. 예를 들어, 컨택 전극들(CNE)을 이용하여 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)을 직렬로 연결할 수 있다.
또한, 각각의 발광 소자 배열 영역(AR)에 공급된 발광 소자들(LD)의 활용률을 높이기 위하여 상기 발광 소자들(LD)을 정렬하기 위한 정렬 신호를 조정하거나 자계를 형성하는 등에 의해, 각각의 발광 소자 배열 영역(AR)에서 보다 많은 개수(또는 비율)의 발광 소자들(LD)이 특정 방향으로 정렬되도록 상기 발광 소자들(LD)을 편향 정렬할 수 있다. 이 경우, 컨택 전극들(CNE)을 이용하여 보다 다수인 발광 소자들(LD)의 배열 방향에 맞춰 화소 전극들(ELT)을 연결할 수 있게 된다. 이에 따라, 발광 소자들(LD)의 활용률을 개선하고, 화소(PXL)의 광 효율을 향상시킬 수 있게 된다.
일 실시예에서, 각각의 컨택 전극(CNE)은, 인접한 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2) 상에 직접 형성됨으로써 상기 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2)에 연결될 수 있다.
한편, 각각의 컨택 전극(CNE)과 이에 대응하는 화소 전극(들)(ELT)의 사이에는 도시되지 않은 절연층(일 예로, 후술할 도 9a 내지 도 9c의 제1 절연층(INS1))이 개재되고, 상기 절연층을 관통하는 각각의 컨택홀(CH)을 통해 각각의 컨택 전극(CNE)과 이에 대응하는 화소 전극(들)(ELT)이 서로 연결될 수 있다. 이 경우, 상기 절연층에 의해 화소 전극들(ELT)을 안정적으로 커버함으로써, 화소 전극들(ELT)이 후속 공정에서 손상되는 것을 방지할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)에 전기적으로 연결되고, 제3 컨택 전극(CNE3)은 제4 컨택홀(CH4)을 통해 제4 전극(ELT4)에 전기적으로 연결될 수 있다. 한편, 제2 및 제3 전극들(ELT2, ELT3)에 공통으로 연결되는 제2 컨택 전극(CNE2)은, 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 전기적으로 연결되고, 제3 컨택홀(CH3)을 통해 제3 전극(ELT3)에 전기적으로 연결될 수 있다.
일 실시예에서, 화소 전극들(ELT)과 이에 대응하는 컨택 전극들(CNE)은 각각의 발광 소자 배열 영역(AR)의 외부(일 예로, 비발광 영역(NEA))에서 각각의 컨택홀(CH)을 통해 서로 연결될 수 있다. 이 경우, 적어도 발광 소자들(LD)이 배열된 영역을 피해 절연층에 컨택홀(CH)을 형성하기 위한 공정을 진행할 수 있으므로, 발광 소자들(LD)의 손상을 방지할 수 있다.
도 8을 참조하면, 발광부(EMU)는 도 6a의 실시예에 대응하는 1단의 직렬 구조(즉, 병렬 구조)로 구성될 수 있다. 이 경우, 각각의 화소 영역(PXA)은 단일의 발광 소자 배열 영역(AR)을 포함하거나 복수의 발광 소자 배열 영역들(AR)을 포함할 수 있다.
예를 들어, 도 8의 실시예에서도, 도 7의 실시예에서와 같이 제1 발광 소자 배열 영역(AR1)에 제1 및 제2 전극들(ELT1, ELT2)을 배치하고, 제2 발광 소자 배열 영역(AR2)에 제3 및 제4 전극들(ELT3, ELT4)을 배치하되, 제1 컨택 전극(CNE1)을 이용하여 제1 및 제3 전극들(ELT1, ELT3)을 연결하고, 제2 컨택 전극(CNE2)을 이용하여 제2 및 제4 전극들(ELT2, ELT4)을 연결할 수 있다. 이 경우, 제1 및 제3 전극들(ELT1, ELT3)은 전기적으로 하나의 전극(일 예로, 제1 화소 전극)을 구성할 수 있고, 제2 및 제4 전극들(ELT2, ELT4)은 전기적으로 하나의 전극(일 예로, 제2 화소 전극)을 구성할 수 있다. 그리고, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 발광 소자들(LD)과, 제3 및 제4 전극들(ELT3, ELT4)의 사이에 연결된 발광 소자들(LD)은 서로 병렬로 연결될 수 있다.
다른 실시예에서, 제1 및 제3 전극들(ELT1, ELT3) 중 어느 하나의 전극만을 형성하거나, 및/또는 제2 및 제4 전극들(ELT2, ELT4) 중 어느 하나의 전극만을 형성할 수도 있다.
도 9a 내지 도 9c는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도들이다. 예를 들어, 도 9a 내지 도 9c는 도 7의 Ⅰ~Ⅰ' 선에 따른 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타낸다. 도 9a의 실시예와 비교하여, 도 9b의 실시예는 캐비티(CVT)의 내부에 도전막의 잔사(RSD)를 더 포함하고, 도 9c의 실시예는 컨택 전극들(CNE)의 상부에 배치된 절연 패턴들(INP)을 더 포함한다.
도 9a 내지 도 9c에서는, 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 임의의 트랜지스터(M)(일 예로, 제1 컨택부(CNT1) 및 브릿지 패턴(BRP)을 통해 제1 전극(ELT1)에 연결되는 트랜지스터)를 도시하기로 한다. 또한, 상기 화소 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택부(CNT2)를 통해 제4 전극(ELT4)에 연결되는 제2 전원선(PL2)을 도시하기로 한다.
먼저 도 5 내지 도 9a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 구비한 표시 패널(DP)은, 베이스 층(BSL)의 일면 상에 서로 중첩되도록 배치된 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 화소 회로층(PCL)과, 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다. 다만, 베이스 층(BSL) 상에서의 화소 회로층(PCL)과 표시 소자층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다.
화소 회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들 및 이에 연결되는 배선들이 배치될 수 있다. 예를 들어, 화소 회로층(PCL)은 각각의 화소 영역(PXA)에 배치되어 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(M) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 화소 회로층(PCL)은, 각각의 화소 회로(PXC) 및/또는 발광부(EMU)에 연결되는 적어도 하나의 전원 배선 및/또는 신호 배선을 더 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은, 제1 전원선(PL1) 및 제2 전원선(PL2)과, 주사선들(SL) 및 데이터선들(DL)을 비롯한 신호 배선들을 포함할 수 있다.
또한, 화소 회로층(PCL)은 회로 소자들 및 배선들 외에도 복수의 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및/또는 보호층(PSV)을 포함할 수 있다. 실시예에 따라, 보호층(PSV)은 각 화소(PXL)의 회로 소자들 및 이에 연결된 배선들을 커버하도록 표시 영역(DA)에 전면적으로 형성될 수 있으나, 이에 한정되지는 않는다.
추가적으로, 화소 회로층(PCL)은 적어도 일부의 트랜지스터(M)의 하부에 배치되는 적어도 하나의 차광층(또는, 상기 트랜지스터(M)의 하부 금속층(BML)) 등을 포함한 제1 도전층을 더 포함할 수도 있다. 제1 도전층은 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 제1 도전층을 구성할 수 있는 도전 물질이 특별히 한정되지는 않는다.
제1 도전층이 선택적으로 형성된 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
버퍼층(BFL) 상에는 반도체 층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역(일 예로, 소스 및 드레인 영역)을 포함할 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(M)의 반도체 패턴들(SCP)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 트랜지스터들(M)의 반도체 패턴(SCP)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다.
다른 실시예에서, 상기 트랜지스터들(M) 중 일부와 나머지 일부는, 서로 다른 물질로 이루어진 반도체 패턴들(SCP)을 포함할 수도 있다. 예를 들어, 상기 트랜지스터들(M) 중 일부 트랜지스터의 반도체 패턴(SCP)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 상기 트랜지스터들(M) 중 나머지 트랜지스터의 반도체 패턴(SCP)은 산화물 반도체로 이루어질 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(GI)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다. 제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 각각의 반도체 패턴(SCP)과 중첩되도록 배치될 수 있다. 또한, 제2 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선(일 예로, 주사선(SL))을 더 포함할 수 있다. 제2 도전층은 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 제2 도전층을 구성할 수 있는 도전 물질이 특별히 한정되지는 않는다.
제2 도전층 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 제1 층간 절연층(ILD1)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연층(ILD1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 층간 절연층(ILD1)의 구성 물질이 특별히 한정되지는 않는다.
제1 층간 절연층(ILD1) 상에는 제3 도전층이 배치될 수 있다. 제3 도전층은 각 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들일 수 있다. 또한, 제3 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선(일 예로, 데이터선(DL))을 더 포함할 수 있다. 제3 도전층은 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 제3 도전층을 구성할 수 있는 도전 물질이 특별히 한정되지는 않는다.
제3 도전층 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다. 제2 층간 절연층(ILD2)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연층(ILD2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제2 층간 절연층(ILD2)의 구성 물질이 특별히 한정되지는 않는다.
제2 층간 절연층(ILD2) 상에는 제4 도전층이 배치될 수 있다. 제4 도전층은 화소 회로층(PCL)과 표시 소자층(DPL)을 연결하는 브릿지 패턴(BRP) 및/또는 소정의 배선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2))을 포함할 수 있다. 브릿지 패턴(BRP)은, 제1 컨택부(CNT1)를 통해, 발광부(EMU)의 첫 번째 화소 전극(일 예로, 제1 전극(ELT1))에 연결될 수 있다. 제2 전원선(PL2)은, 제2 컨택부(CNT2)를 통해, 발광부(EMU)의 마지막 화소 전극(일 예로, 제4 전극(ELT4))에 연결될 수 있다. 제4 도전층은 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 제4 도전층을 구성할 수 있는 도전 물질이 특별히 한정되지는 않는다.
제4 도전층 상에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 보호층(PSV)은 적어도 한 층의 유기 절연층을 포함하며 화소 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 일 실시예에서, 상기 유기 절연층은, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
본 발명의 일 실시예에서, 보호층(PSV)은 발광 소자들(LD)이 배열되는 적어도 하나의 발광 소자 배열 영역(AR)에서 적어도 일부 두께만큼 식각되어, 상기 발광 소자들(LD)의 하부에 캐비티(CVT)를 형성할 수 있다. 예를 들어, 보호층(PSV)은 발광 소자들(LD)의 하부에서 제1 폭(W1)만큼 식각되어 상기 발광 소자들(LD)의 하부에 캐비티(CVT)를 형성할 수 있다.
보호층(PSV) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은, 각 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 발광부(EMU)는 보호층(PSV)을 관통하는 적어도 하나의 컨택부(일 예로, 제1 컨택부(CNT1) 및 제2 컨택부(CNT2))를 통해 해당 화소(PXL)의 화소 회로(PXC) 및/또는 소정의 전원 배선(일 예로, 제2 전원선(PL2)) 등에 연결될 수 있다. 각각의 컨택부는 적어도 하나의 컨택홀 또는 비아홀의 형태로 구성될 수 있으나, 이에 한정되지는 않는다.
예를 들어, 표시 소자층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광부(EMU)를 구성하는 화소 전극들(ELT), 발광 소자들(LD) 및 컨택 전극들(CNE)이 배치될 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 발광 소자 배열 영역들(AR)에 배치된 복수의 화소 전극들(ELT)(일 예로, 제1 내지 제4 전극들(ELT1~ELT4)) 및 상기 화소 전극들(ELT)의 사이에 직렬, 병렬 또는 직/병렬로 연결된 복수의 발광 소자들(LD), 및 상기 화소 전극들(ELT)과 발광 소자들(LD)을 연결하는 복수의 컨택 전극들(CNE)을 포함할 수 있다.
한편, 도 9a 내지 도 9c에서는 각각 하나의 발광 소자(LD)를 도시하였지만, 도 7 및 도 8의 실시예들에서와 같이 각각의 화소(PXL)는 첫 번째 및 마지막 화소 전극들(일 예로, 제1 및 제4 전극들(ELT1, ELT4))의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 따라서, 도 10a 내지 도 10c의 실시예들 및 후술할 다른 실시예들을 설명함에 있어, 각각의 화소(PXL)가 복수의 발광 소자들(LD)을 포함하는 것으로 가정하기로 한다.
이외에도, 표시 소자층(DPL)은 적어도 하나의 도전층 및/또는 절연층을 더 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 화소 전극들(ELT) 상에 배치된 제1 절연층(INS1)을 더 포함하며, 화소 전극들(ELT), 제1 절연층(INS1), 발광 소자들(LD) 및 컨택 전극들(CNE) 등이 형성된 발광부(EMU)의 상부를 전면적으로 커버하는 오버 코트층(OC)을 선택적으로 더 포함할 수 있다.
화소 전극들(ELT)은 발광 영역(EA)에 서로 이격되어 배치될 수 있다. 일 예로, 각각의 발광 소자 배열 영역(AR)에는, 한 쌍의 화소 전극들(ELT)(일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2), 또는 제3 전극(ELT3) 및 제4 전극(ELT4))이 보호층(PSV) 상에 서로 마주하여 배치될 수 있다.
실시예에 따라, 각각의 화소 전극(ELT)은 화소(PXL)별로 분리된 패턴을 가지거나, 복수의 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다. 예를 들어, 제1 내지 제4 전극들(ELT1~ELT4) 각각은 해당 화소 영역(PXA)의 외곽 영역 및/또는 인접한 화소 영역들(PXA)의 사이 영역에서 양단이 끊긴 독립된 패턴을 가질 수 있다. 다른 실시예에서, 적어도 하나의 화소 전극(일 예로, 제1 전극(ELT1))은 해당 화소 영역(PXA)의 외곽 영역 및/또는 인접한 화소 영역들(PXA)의 사이 영역에서 끊어진 독립된 패턴을 가지고, 적어도 하나의 다른 화소 전극(일 예로, 제4 전극(ELT4))은 일 단부가 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장되어, 상기 제1 방향(DR1) 또는 제2 방향(DR2) 상에서 이웃한 다른 화소(PXL)의 소정 화소 전극(일 예로, 이웃 화소(PXL)의 제4 전극(ELT4))에 일체로 연결될 수 있다.
화소 전극들(ELT)은 적어도 하나의 도전 물질을 포함함으로써, 도전성을 가질 수 있다. 일 예로, 화소 전극들(ELT)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소 전극들(ELT)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 화소 전극들(ELT)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 화소 전극들(ELT)의 구성 물질이 특별히 한정되지는 않는다. 또한, 화소 전극들(ELT)은 서로 동일한 도전 물질을 포함하거나, 서로 다른 도전 물질을 포함할 수 있다.
또한, 화소 전극들(ELT) 각각은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 화소 전극들(ELT) 각각은 반사성의 도전 물질을 포함한 반사 전극층을 포함할 수 있다. 또한, 화소 전극들(ELT) 각각은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
화소 전극들(ELT)을 포함한 베이스 층(BSL)의 일면 상에는 제1 절연층(INS1)이 배치된다. 실시예에 따라, 제1 절연층(INS1)은 먼저 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 화소 전극들(ELT)의 일 영역이 노출되도록 제1 절연층(INS1)을 부분적으로 개구하거나, 제1 절연층(INS1)에 적어도 하나의 컨택홀(일 예로, 제1 및 제2 컨택홀들(CH1, CH2)을 형성함으로써, 각각의 화소 전극(ELT)을 각각의 컨택 전극(CNE)에 연결할 수 있다. 화소 전극들(ELT)이 형성된 이후 제1 절연층(INS1) 등에 의해 커버됨에 따라, 후속 공정에서 화소 전극들(ELT)이 손상되는 것을 방지할 수 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함하는 적어도 한 층의 무기 절연막을 포함할 수 있다.
본 발명의 일 실시예에서, 제1 절연층(INS1)은 발광 소자들(LD)이 배열되는 적어도 하나의 발광 소자 배열 영역(AR)에서 제2 폭(W2)만큼 개구되어 상기 발광 소자들(LD)의 하부에 캐비티(CVT)를 형성할 수 있다. 실시예에 따라, 제2 폭(W2)은 발광 소자들(LD)의 길이(도 4a의 L)보다 짧을 수 있다. 일 예로, 제2 폭(W2)은 발광 소자들(LD)의 길이(L)보다 0.5 ㎛ 이상 짧을 수 있다. 이에 따라, 발광 소자들(LD)이 캐비티(CVT)의 상부에 안정적으로 배열될 수 있다.
또한, 본 발명의 일 실시예에서, 캐비티(CVT)는 역 테이퍼 형상을 가질 수 있다. 예를 들어, 캐비티(CVT)는 보호층(PSV)에 대응하는 하부 영역에서 제1 폭(W1)을 가지고, 제1 절연층(INS1)에 대응하는 상부 영역에서 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다. 이 경우, 캐비티(CVT)의 형성 이후에 진행되는 컨택 전극들(CNE)의 형성 공정에서, 상기 컨택 전극들(CNE)을 형성하기 위한 도전막의 형성 단계에서부터 상기 도전막이 자동적으로 단선(또는 오픈)될 수 있다. 이에 따라, 각 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2)의 사이에서 쇼트 결함이 발생하는 것을 보다 효과적으로 방지할 수 있다.
제1 절연층(INS1) 등이 형성된 각각의 발광 영역(EA)(또는, 각각의 발광 소자 배열 영역(AR))에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 실시예에서, 발광 소자들(LD)의 공급에 앞서, 각각의 발광 영역(EA)(또는, 각각의 발광 소자 배열 영역(AR))을 둘러싸도록 표시 영역(DA)에 뱅크와 같은 댐 구조물이 형성될 수 있다. 이후, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역(EA)에 다수의 발광 소자들(LD)을 공급하고, 화소 전극들(ELT)(또는, 상기 화소 전극들(ELT)로 분리되기 이전의 정렬 배선들) 각각에 소정의 정렬 신호(또는, 정렬 전압)를 인가함에 의해 상기 발광 소자들(LD)을 화소 전극들(ELT)의 사이에 정렬할 수 있다.
일 실시예에서, 발광 소자들(LD)은 각각의 발광 영역(EA)(또는, 각각의 발광 소자 배열 영역(AR))에 배치된 한 쌍의 화소 전극들(ELT) 사이의 영역 상에 배열되도록 제1 절연층(INS1) 상에 배치될 수 있다. 또한, 발광 소자들(LD)은 상기 한 쌍의 화소 전극들(ELT) 중 적어도 하나와 중첩되거나 중첩되지 않도록 배열될 수 있다.
예를 들어, 적어도 하나의 제1 발광 소자(LD1)는 제1 단부(EP1) 및 제2 단부(EP2)가 각각 제1 전극(ELT1) 및 제2 전극(ELT2)을 향하도록 상기 제1 전극(ELT1)및 제2 전극(ELT2) 사이의 영역 상에서 제1 절연층(INS1) 상에 배열될 수 있다. 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나 중첩되지 않을 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나 중첩되지 않을 수 있다.
유사하게, 적어도 하나의 제2 발광 소자(LD2)는 제1 단부(EP1) 및 제2 단부(EP2)가 각각 제3 전극(ELT3) 및 제4 전극(ELT4)을 향하도록 상기 제3 전극(ELT3) 및 제4 전극(ELT4) 사이의 영역 상에서 제1 절연층(INS1) 상에 배열될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 전극(ELT3)과 중첩되거나 중첩되지 않을 수 있고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제4 전극(ELT4)과 중첩되거나 중첩되지 않을 수 있다.
본 발명의 일 실시예에서, 발광 소자들(LD)은 캐비티(CVT)의 상부에 위치하도록 제1 절연층(INS1) 상에 배치될 수 있다. 예를 들어, 제1 발광 소자들(LD1)의 중앙 영역은 캐비티(CVT)의 상부에 위치되고, 상기 제1 발광 소자들(LD1)의 제1 단부들(EP1) 및 제2 단부들(EP2)은 상기 캐비티(CVT)의 양측에서 제1 절연층(INS1) 상에 배치될 수 있다.
한편, 도 9a 내지 도 9c에는 하나의 제1 발광 소자(LD)를 중심으로 화소(PXL)의 단면을 도시하였으나, 제2 발광 소자들(LD2)의 하부에도 캐비티(CVT)가 형성될 수 있다. 제2 발광 소자들(LD2)은 제1 발광 소자들(LD)과 실질적으로 동일한 구조 및/또는 방식으로 상기 캐비티(CVT)의 상부에 배치될 수 있다.
발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각의 컨택 전극(CNE)이 배치될 수 있다. 예를 들어, 제1 발광 소자들(LD1)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 컨택홀(CH1)을 통해 제1 발광 소자들(LD1)의 제1 단부들(EP1)을 제1 전극(ELT1)에 연결한다. 제2 컨택 전극(CNE2)은, 제2 컨택홀(CH2)을 통해 제1 발광 소자들(LD1)의 제2 단부들(EP2)을 제2 전극(ELT2)에 연결한다.
유사하게, 제2 발광 소자들(LD2)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3)이 배치될 수 있다. 제2 컨택 전극(CNE2)은 제3 컨택홀(CH3)을 통해 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 제3 전극(ELT3)에 연결한다. 제3 컨택 전극(CNE3)은 제4 컨택홀(CH4)을 통해 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 제4 전극(ELT4)에 연결한다.
컨택 전극들(CNE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 컨택 전극들(CNE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), In2O3(Indium Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함할 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 광이, 컨택 전극들(CNE)을 투과하여 화소(PXL)의 외부로 방출될 수 있게 된다.
본 발명의 일 실시예에서, 컨택 전극들(CNE)은 서로 동일한 층에 배치되며, 동시에 형성될 수 있다. 예를 들어, 컨택 전극들(CNE)은 하나의 도전막으로부터 형성되며, 동시에 패터닝될 수 있다. 일 예로, 각각의 발광 소자 배열 영역(AR)에 배치된 한 쌍의 컨택 전극들(CNE)(일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2), 또는 제2 및 제3 컨택 전극들(CNE2, CNE3))은 단일의 마스크 공정을 통해, 상기 발광 소자 배열 영역(AR)에 형성된 캐비티(CVT)의 상부에서 서로 이격되도록 분리될 수 있다. 상기 한 쌍의 컨택 전극들(CNE)은 캐비티(CVT)에 의해 안정적으로 단선(또는 오픈)될 수 있으며, 캐비티(CVT)의 상부 영역에서의 제2 폭(W2)에 대응하는 거리만큼 서로 이격될 수 있다.
이와 같이 컨택 전극들(CNE)을 동시에 패터닝할 경우, 화소(PXL) 및 이를 구비한 표시 패널(DP)의 제조 공정을 간소화할 수 있다. 또한, 발광 소자들(LD)의 하부에 캐비티(CVT)를 형성해둘 경우, 컨택 전극들(CNE)을 형성하기 위한 도전막의 형성 및/또는 패터닝 공정에서 상기 도전막이 발광 소자들(LD)의 하부에서 안정적으로 단선되도록 할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 단부들(EP1)과 제2 단부들(EP2)의 사이에서 전기적 안정성을 확보하고, 쇼트 결함을 방지할 수 있다.
컨택 전극들(CNE) 상에는 오버 코트층(OC)이 배치될 수 있다. 예를 들어, 오버 코트층(OC)은, 화소 전극들(ELT), 제1 절연층(INS1), 발광 소자들(LD) 및 컨택 전극들(CNE)을 커버하도록, 표시 영역(DA) 상에 전면적으로 형성될 수 있다. 이러한 오버 코트층(OC)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다. 또한, 오버 코트층(OC)은 화소들(PXL)의 광 효율을 높이기 위하여 저굴절 물질로 형성될 수 있다.
일 실시예에서, 오버 코트층(OC)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 오버 코트층(OC)은, 적어도 두 층의 무기 절연층들과, 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 오버 코트층(OC)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다.
도 9b를 참조하면, 컨택 전극들(CNE)을 형성하기 위한 도전막의 형성 과정에서 캐비티(CVT)의 내부로 유입된 도전 물질이 완전히 제거되지 않았을 경우, 화소(PXL)는 캐비티(CVT) 내부의 측벽 등에 남은 도전막의 잔사(RSD)를 포함할 수 있다. 상기 도전막의 잔사(RSD)는 컨택 전극들(CNE)과 동일한 물질을 포함할 수 있다.
다만, 도전막의 잔사(RSD)는 한 쌍의 화소 전극들(ELT) 중 어느 하나의 하부에만 잔류하거나, 상기 한 쌍의 화소 전극들(ELT) 각각의 하부에 잔류하더라도 상기 한 쌍의 화소 전극들(ELT) 각각의 하부에 위치된 도전막의 잔사(RSD)는 서로 분리될 수 있다. 예를 들어, 컨택 전극들(CNE)을 형성하기 위한 도전막은 캐비티(CVT)의 바닥면(특히, 중앙 영역)에서는 완전히 제거될 수 있고, 이에 따라 한 쌍의 화소 전극들(ELT) 각각의 하부에 위치된 도전막의 잔사(RSD)는 서로 분리될 수 있다. 따라서, 도전막의 잔사(RSD)는 쇼트 결함을 야기하지 않을 수 있다.
도 9c를 참조하면, 화소(PXL)는 각각의 컨택 전극(CNE) 상에 개별적으로 배치된 절연 패턴들(INP)을 더 포함할 수 있다. 예를 들어, 화소(PXL)는, 제1 컨택 전극(CNE1) 상에 배치된 제1 절연 패턴(INP1)과, 제2 컨택 전극(CNE2) 상에 배치되며 제1 절연 패턴(INP1)으로부터 분리된 제2 절연 패턴(INP2)을 더 포함할 수 있다. 한편, 화소(PXL)가 제3 컨택 전극(CNE3)을 포함할 경우, 화소(PXL)는 제3 컨택 전극(CNE3) 상에 배치된 절연 패턴(미도시)을 더 포함할 수 있다.
일 실시예에서, 절연 패턴들(INP)은 컨택 전극들(CNE)의 형성을 위한 도전막의 패터닝 공정에서 사용되는 포토 마스크를 사용하여 형성된 것일 수 있다. 예를 들어, 컨택 전극들(CNE)의 형성 이후, 포토 마스크를 제거하지 않고 경화하여 발광 소자들(LD) 및 컨택 전극들(CNE)을 안정적으로 고정하는 절연 패턴들(INP)로 형성할 수 있다. 이 경우, 절연 패턴들(INP)은 서로 동일한 포토 레지스트 물질을 포함할 수 있다. 또한, 각각의 절연 패턴(INP)과 각각의 컨택 전극(CNE)의 형성 영역이 일치할 수 있다. 예를 들어, 제1 컨택 전극(CNE1)은 제1 절연 패턴(INP1)의 하부에만 위치하고, 제2 컨택 전극(CNE2)은 제2 절연 패턴(INP2)의 하부에만 위치할 수 있다.
도 9a 내지 도 9c의 실시예들에서, 화소(PXL)는 발광 소자들(LD)의 하부에 위치한 적어도 하나의 캐비티(CVT)를 포함한다. 일 예로, 화소(PXL)는 각각의 발광 소자 배열 영역(AR)에 배치된 적어도 하나의 캐비티(CVT)를 포함할 수 있다.
각각의 캐비티(CVT)는 각각의 발광 소자 배열 영역(AR)에 배열된 적어도 하나의 발광 소자(LD)(일 예로, 복수의 제1 발광 소자들(LD1) 또는 복수의 제2 발광 소자들(LD2))의 하부에서, 상기 발광 소자 배열 영역(AR)에서 마주하는 한 쌍의 화소 전극들(ELT) 사이의 영역에 대응하여 보호층(PSV) 및 제1 절연층(INS1)에 형성될 수 있다. 상기 캐비티(CVT)는 보호층(PSV)에 대응하는 하부 영역에서 상기 보호층(PSV)의 식각 너비에 상응하는 제1 폭(W1)을 가지고, 제1 절연층(INS1)에 대응하는 상부 영역에서 상기 제1 절연층(INS1)의 식각 너비에 상응하는 제2 폭(W2)을 가질 수 있다. 이때, 제2 폭(W2)은 각각의 발광 소자(LD)의 길이(L)보다 짧을 수 있다. 이에 따라, 발광 소자(LD)가 캐비티(CVT)의 상부에서 한 쌍의 화소 전극들(ELT)의 사이에 배열될 수 있다.
이러한 본 발명의 실시예들에 따르면, 컨택 전극들(CNE)의 형성을 위한 도전막의 형성 및 식각 공정에서, 캐비티(CVT)에 의해 상기 컨택 전극들(CNE)이 자동적으로 및/또는 효과적으로 단선되도록 할 수 있다. 이에 따라, 하나의 포토 마스크를 이용하여 컨택 전극들(CNE)을 동시에 형성하면서도, 발광 소자들(LD)의 제1 단부들(EP1)과 제2 단부들(EP2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
일 실시예에서, 제2 폭(W2)은 제1 폭(W1)보다도 좁을 수 있고, 이에 따라 캐비티(CVT)는 역 테이퍼 형상을 가질 수 있다. 이 경우, 컨택 전극들(CNE)을 형성하기 위한 도전막의 성막(일 예로, 증착) 단계에서부터 캐비티(CVT)에 의해 도전막이 자동적으로 단선될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 단부들(EP1)과 제2 단부들(EP2)의 사이에서 쇼트 결함이 발생하는 것을 보다 효과적으로 방지할 수 있다.
도 10은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 예를 들어, 도 10은 도 7의 실시예에 의한 변경 실시예를 나타낸다.
도 11a 내지 도 11c는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도들이다. 예를 들어, 도 11a 내지 도 11c는 도 10의 Ⅱ~Ⅱ' 선에 따른 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타내는 것으로서, 각각 도 9a 내지 도 9c의 실시예들에 대한 변경 실시예들을 나타낸다.
도 10 내지 도 11c의 실시예들을 설명함에 있어서, 도 7 내지 도 9c의 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 10 내지 도 11c를 참조하면, 화소(PXL)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 더 포함할 수 있다. 제1 뱅크(BNK1)는 화소 전극들(ELT)과 중첩되도록 적어도 발광 영역(EA)에 배치되고, 제2 뱅크(BNK2)는 각각의 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 배치될 수 있다. 한편, 도 10 내지 도 11c의 실시예들에서는, 화소(PXL)가 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 모두 포함하는 것으로 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소(PXL)가 제1 뱅크(BNK1) 및 제2 뱅크(BNK2) 중 어느 하나만을 포함할 수도 있다.
제1 뱅크(BNK1)는 화소 전극들(ELT)의 하부에 배치될 수 있다. 예를 들어, 제1 뱅크(BNK1)는 화소 전극들(ELT) 각각의 일 영역과 중첩되도록 상기 화소 전극들(ELT)의 하부에 배치될 수 있다.
제1 뱅크(BNK1)는 발광 소자들(LD)의 주변에 벽(wall) 구조물을 형성하기 위한 것으로서, 분리형의 패턴들 또는 일체형의 패턴으로 형성될 수 있다. 예를 들어, 제1 뱅크(BNK1)는, 도 10 내지 도 11c에 도시된 바와 같이, 적어도 하나의 화소 전극(ELT)의 일 영역과 중첩되며 한 쌍의 화소 전극들(ELT)의 사이에서 서로 분리된 복수의 분리형 뱅크 패턴들을 포함할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 뱅크(BNK1)가 각각의 발광 소자 배열 영역(AR)에 대응하는 개구부 또는 홈을 포함하는 일체형의 뱅크 패턴으로 형성될 수도 있다.
제1 뱅크(BNK1)는 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 뱅크(BNK1)는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 뱅크(BNK1)는 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일 층 또는 다중 층의 절연체로 구성될 수도 있다. 즉, 제1 뱅크(BNK1)의 구성 물질 및/또는 패턴 형상은 다양하게 변경될 수 있다.
제1 뱅크(BNK1)가 화소 전극들(ELT) 각각의 일 영역 하부에 배치됨에 따라, 상기 제1 뱅크(BNK1)가 형성된 영역에서 화소 전극들(ELT)이 상부 방향으로 돌출될 수 있다. 이에 따라, 제1 뱅크(BNK1)는 화소 전극들(ELT)과 함께 반사성 뱅크("반사 격벽"이라고도 함)를 구성할 수 있다. 예를 들어, 화소 전극들(ELT) 및/또는 제1 뱅크(BNK1)를 반사성을 가지는 물질로 형성하거나, 상기 화소 전극들(ELT) 및/또는 제1 뱅크(BNK1)의 돌출된 측벽 상에 반사성을 가지는 적어도 하나의 반사막을 형성할 수 있다. 이에 따라, 화소 전극들(ELT)과 마주하는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광이 보다 표시 패널(DP)의 정면 방향을 향하도록 유도할 수 있다. 이와 같이, 제1 뱅크(BNK1)를 이용하여 화소 전극들(ELT)의 일 영역을 상부 방향으로 돌출시킬 경우, 화소(PXL)에서 생성되는 광 중에서 표시 패널(DP)의 정면 방향으로 향하는 광의 비율을 높여, 화소(PXL)의 광 효율을 향상시킬 수 있다.
제2 뱅크(BNK2)는 각 화소(PXL)의 발광 영역(EA)을 규정하는 구조물로서, 일 예로 화소 정의막일 수 있다. 예를 들어, 제2 뱅크(BNK2)는 각 화소(PXL)의 발광 영역(EA)을 둘러싸도록 상기 발광 영역(EA)의 주변에 배치될 수 있다. 일 예로, 제2 뱅크(BNK2)는 각 화소 영역(PXA)의 경계 영역 및/또는 인접한 화소 영역들(PXA) 사이의 영역에 배치될 수 있다.
제2 뱅크(BNK2)는 화소 전극들(ELT)과 부분적으로 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 각각의 화소 전극(ELT)은 제2 뱅크(BNK2)와 중첩되도록 비발광 영역(NEA)까지 연장되거나, 또는 제2 뱅크(BNK2)와 중첩되지 않도록 발광 영역(EA) 내에서 끊길 수 있다.
또한, 제2 뱅크(BNK2)는 제1 및/또는 제2 컨택부(CNT1, CNT2)와 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제1 및/또는 제2 컨택부(CNT1, CNT2)는 제2 뱅크(BNK2)와 중첩되도록 비발광 영역(NEA)에 형성되거나, 또는 제2 뱅크(BNK2)와 중첩되지 않도록 발광 영역(EA) 내에 형성될 수 있다.
제2 뱅크(BNK2)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 제2 뱅크(BNK2)는, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 제2 뱅크(BNK2)는 흑색의 불투명 패턴으로 형성되어 광의 투과를 차단할 수 있다. 일 실시예에서, 화소(PXL)의 광 효율을 보다 높일 수 있도록 제2 뱅크(BNK2)의 표면(일 예로, 측벽)에 도시되지 않은 반사막이 형성될 수도 있다.
또한, 제2 뱅크(BNK2)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정하는 댐 구조물로도 기능할 수 있다. 예를 들어, 제2 뱅크(BNK2)에 의해 각각의 발광 영역(EA)이 구획됨으로써, 상기 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
일 실시예에서, 제2 뱅크(BNK2)는, 제1 뱅크(BNK1)를 형성하는 공정에서 상기 제1 뱅크(BNK1)와 동일한 층에 동시 형성될 수 있다. 다른 실시예에서, 제2 뱅크(BNK2)는, 제1 뱅크(BNK1)를 형성하는 공정과는 별개의 공정을 통해, 상기 제1 뱅크(BNK1)와 동일 또는 상이한 층에 형성될 수도 있다. 일 예로, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)의 상부(일 예로, 제1 절연층(INS1)의 상부)에 형성될 수도 있다. 이외에도 제2 뱅크(BNK2)의 위치는 실시예에 따라 달라질 수 있다. 또한, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 부분적으로 중첩되거나, 중첩되지 않을 수 있다.
도 12a 내지 도 12l은 본 발명의 일 실시예에 의한 표시 장치(DD)의 제조 방법을 순차적으로 나타내는 단면도들이다. 예를 들어, 도 12a 내지 도 12l은 도 7 내지 도 9c의 실시예에 의한 화소(PXL)를 포함한 표시 장치(DD)의 제조 단계에 있어서, 상기 화소(PXL)의 제조 단계를 순차적으로 나타낸다. 편의상, 도 12a 내지 도 12l에서는 도 9a의 실시예에 대응하는 화소(PXL)의 단면을 나타내기로 한다. 또한, 캐비티(CVT) 및 표시 소자층(DPL)을 형성하는 방법을 중심으로, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 포함한 표시 장치(DD)의 제조 방법을 설명하기로 한다.
도 7 내지 도 12a를 참조하면, 먼저 베이스 층(BSL) 상에 화소 회로층(PCL)을 형성한다. 예를 들어, 베이스 층(BSL) 상의 각 화소 영역(PXA)에 해당 화소(PXL)의 회로 소자들 및 배선들을 형성한 이후, 상기 회로 소자들 및 배선들을 커버하는 보호층(PSV)을 형성할 수 있다. 이러한 화소 회로층(PCL)은 통상의 백플레인 공정을 통해 형성될 수 있으며, 이에 따라 회로층(PCL)의 형성 방법에 대한 상세한 설명은 생략하기로 한다.
한편, 보호층(PSV)은 적어도 한 층의 유기 절연막을 포함할 수 있고, 이에 따라 화소 회로층(PCL)의 표면을 평탄화할 수 있다. 보호층(PSV)에는 표시 소자층(DPL)과의 연결을 위한 적어도 하나의 컨택부, 일 예로 각 화소(PXL)의 제1 및 제2 컨택부들(CNT1, CNT2)이 형성될 수 있다.
도 7 내지 도 12b를 참조하면, 회로층(PCL) 상의 각 화소 영역(PXA)에, 서로 마주하도록 적어도 한 쌍의 화소 전극들(ELT1, ELT2)을 형성한다. 예를 들어, 제1 발광 소자 배열 영역(AR1)에서 서로 마주하도록 제1 및 제2 전극들(ELT1, ELT2)을 형성하고, 제2 발광 소자 배열 영역(AR2)에서 서로 마주하도록 제3 및 제4 전극들(ELT3, ELT4)을 형성할 수 있다.
실시예에 따라, 화소 전극들(ELT) 중 어느 하나, 일 예로 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 적어도 하나의 회로 소자(일 예로, 적어도 하나의 트랜지스터(M))에 연결되도록 형성되고, 상기 화소 전극들(ELT) 중 다른 하나, 일 예로 제4 전극(ELT4)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결되도록 형성될 수 있다.
화소 전극들(ELT)은 증착을 비롯한 다양한 도전막의 형성 공정과, 습식 식각을 비롯한 다양한 도전막의 패터닝 공정을 통해 형성될 수 있다. 즉, 화소 전극들(ELT)의 형성 방식이 특별히 한정되지는 않는다.
도 7 내지 도 12c를 참조하면, 화소 전극들(ELT)을 포함한 베이스 층(BSL)의 일면 상에 상기 화소 전극들(ELT)을 커버하도록 제1 절연층(INS1)을 형성한다. 일 예로, 각 화소(PXL)의 화소 전극들(ELT)이 형성된 표시 영역(DA)을 전면적으로 커버하도록 베이스 층(BSL)의 표시 영역(DA) 상에 제1 절연층(INS1)을 형성할 수 있다.
실시예에 따라, 화소 전극들(ELT)을 포함한 베이스 층(BSL)의 일면 상에 적어도 한 층의 무기 절연막을 형성함으로써, 제1 절연층(INS1)을 형성할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 증착을 비롯한 다양한 절연막의 형성 공정을 통해 형성될 수 있으며, 제1 절연층(INS1)의 형성 방식이 특별히 한정되지는 않는다.
도 7 내지 도 12d를 참조하면, 각각의 캐비티(CVT)를 형성하고자 하는 영역을 제외한 나머지 영역을 가리도록 제1 절연층(INS1) 상에 제1 포토 마스크(PRM1)("제1 포토 레지스트 패턴"이라고도 함)를 형성한다. 예를 들어, 각각의 발광 소자 배열 영역(AR)에서 한 쌍의 화소 전극들(ELT) 사이의 영역(일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2) 사이의 영역, 및 제3 및 제4 화소 전극들(ELT3, ELT4) 사이의 영역)에 대응하는 제1 절연층(INS1)의 일 영역 상부를 제외한 나머지 영역 상에 제1 포토 마스크(PRM1)를 형성 및/또는 배치할 수 있다. 제1 포토 마스크(PRM1)는 다양한 포토 레지스트 물질을 사용하여 형성될 수 있다.
도 7 내지 도 12e를 참조하면, 제1 포토 마스크(PRM1)를 이용하여 한 쌍의 화소 전극들(ELT) 사이의 영역 하부에서 제1 절연층(INS1)과 보호층(PSV)에 캐비티(CVT)를 형성한다. 예를 들어, 제1 포토 마스크(PRM1)를 이용한 건식 식각(dry etching)을 통해 상기 제1 포토 마스크(PRM)가 노출하는 영역에서 제1 절연층(INS1)을 전체 두께만큼 식각함으로써, 상기 노출 영역에 대응하여 제2 폭(W2)만큼 개구되도록 제1 절연층(INS1)을 식각할 수 있다. 또한, 이에 따라 노출된 영역에서 보호층(PSV)을 적어도 일부의 두께만큼 식각 및/또는 애싱(ashing)할 수 있다.
실시예에 따라, 제1 절연층(INS1)과 보호층(PSV)은 서로 다른 식각비를 가지는 물질로 형성될 수 있다. 예를 들어, 제1 절연층(INS1)은 적어도 한 층의 무기 절연막으로 형성되고, 보호층(PSV)은 적어도 한 층의 유기 절연막을 포함하도록 형성될 수 있다. 이 경우, 제1 절연층(INS1)과 보호층(PSV)의 식각비 차이로 인하여, 보호층(PSV)에는 제1 절연층(INS1)의 식각 폭(즉, 제2 폭(W2))보다 넓은 제1 폭(W1)의 트렌치가 형성될 수 있다. 이에 따라, 역 테이퍼 형상의 캐비티(CVT)가 형성될 수 있다.
도 7 내지 도 12f를 참조하면, 캐비티(CVT)의 형성 이후 제1 포토 마스크(PRM1)를 제거한다.
도 7 내지 도 12g를 참조하면, 제1 절연층(INS1) 상에 발광 소자(LD)를 공급하고, 발광 소자(LD)가 캐비티(CVT)를 포함한 영역 상에서 제1 절연층(INS1) 상에 배치되도록 한 쌍의 화소 전극들(ELT)의 사이에 발광 소자(LD)를 정렬한다. 예를 들어, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 제1 절연층(INS1) 상의 각 화소 영역(PXA)(일 예로, 발광 영역(EA))에 다수의 발광 소자들(LD)을 공급하고, 화소 전극들(ELT)(또는, 상기 화소 전극들(ELT)로 분리되기 이전의 정렬 배선들) 각각에 소정의 정렬 신호(또는, 정렬 전압)를 인가함에 의해 상기 발광 소자들(LD)을 화소 전극들(ELT)의 사이에 정렬할 수 있다.
일 예로, 제1 발광 소자 배열 영역(AR1)에서는 제1 발광 소자(들)(LD1)의 제1 단부(EP1) 및 제2 단부(EP2)가 각각 제1 전극(ELT1) 및 제2 전극(ELT2) 상에 위치하도록 제1 발광 소자 배열 영역(AR1)의 캐비티(CVT) 형성 영역 상에 제1 발광 소자(들)(LD1)가 정렬될 수 있다. 유사하게, 제2 발광 소자 배열 영역(AR2)에서는 제2 발광 소자(들)(LD2)의 제1 단부(EP1) 및 제2 단부(EP2)가 각각 제3 전극(ELT3) 및 제4 전극(ELT4) 상에 위치하도록 제2 발광 소자 배열 영역(AR2)의 캐비티(CVT) 형성 영역 상에 제2 발광 소자(들)(LD2)가 정렬될 수 있다.
도 7 내지 도 12h를 참조하면, 후속 공정에서 형성될 각각의 컨택 전극(CNE)과 이에 대응하는 화소 전극(ELT) 사이의 연결을 위한 컨택홀들(CH)을 형성한다. 일 예로, 각각 제1 전극(ELT1) 및 제2 전극(ELT2)의 일 영역을 노출하도록 제1 절연층(INS1)을 관통하는 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 형성할 수 있다. 유사하게, 각각 제3 전극(ELT3) 및 제4 전극(ELT4)의 일 영역을 노출하도록 제1 절연층(INS1)을 관통하는 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 형성할 수 있다.
도 7 내지 도 12i를 참조하면, 캐비티(CVT) 및 발광 소자(LD)가 배치된 발광 영역(EA)을 포함한 화소 영역(PXA) 상에 도전막(CDL)을 형성한다. 예를 들어, 증착 등을 비롯한 다양한 도전막(CDL)의 성막 공정을 통해, 각각 다수의 발광 소자들(LD)을 포함한 화소 영역들(PXA)을 포함하는 표시 영역(DA) 상에, 전면적으로 도전막(CDL)을 형성할 수 있다.
발광 소자(LD)의 하부에는 캐비티(CVT)가 형성되어 있으므로, 캐비티(CVT)의 상부에서 발광 소자(LD)의 하부면, 특히, 중앙 영역이 떠있게 된다. 이에 따라, 발광 소자(LD)의 하부에 심(seam) 불량 등이 발생한 경우에도 상기 발광 소자(LD)의 하부면을 따라 도전막(CDL)이 연결되지는 않게 된다. 또한, 도전막(CDL)의 패터닝을 위해 후속될 포토 리소그래피 공정에서, 캐비티(CVT)에 의해 발광 소자(LD)의 하부 영역으로도 광이 입사될 수 있게 된다. 이에 따라, 발광 소자(LD)의 하부에 도전막(CDL)의 잔사가 남는 것을 방지함으로써, 도전막(CDL)의 잔사로 인한 쇼트 결함을 방지할 수 있다.
한편, 도전막(CDL)의 형성 과정에서 도전 물질이 캐비티(CVT)의 내부로 유입되어 캐비티(CVT)의 내부에도 도전막(CDL)이 성막될 수 있다. 일 예로, 캐비티(CVT)의 측벽 및 바닥면 상에도 도전막(CDL)이 성막될 수 있다.
다만, 캐비티(CVT)가 역 테이퍼 형상을 가질 경우, 도전막(CDL)은 캐비티(CVT)의 내부에서 단선될 수 있다. 예를 들어, 역 테이퍼 형상에 의해 캐비티(CVT) 내에 위치한 화소 전극들(ELT)의 배면(일 예로, 역 테이퍼의 시작 지점 및 그 주변 상의 영역)에는 도전 물질이 증착되지 않을 수 있다. 이에 따라, 도전막(CDL)의 형성 단계에서부터, 발광 소자들(LD)의 하부에서는 도전막(CDL)이 자동적으로 단선될 수 있다.
한편, 공정 조건 등에 따라, 역 테이퍼 형상에 의해 캐비티(CVT) 내에 위치한 화소 전극들(ELT)의 배면에도 도전막(CDL)이 증착되는 경우에도, 후속되는 도전막(CDL)의 식각 공정에서 상기 도전막(CDL)이 단선될 수 있다.
추가적으로, 본 발명의 일 실시예에서는 화소 전극들(ELT)의 형성 이후에 역 테이퍼 형상의 캐비티(CVT)를 형성하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 전극들(ELT)의 형성에 앞서, 보호층(PSV)의 내부에 역 테이퍼 형상의 캐비티를 형성할 수도 있다. 이 경우, 화소 전극들(ELT)의 형성을 위한 도전막(일 예로, 금속막)의 형성 단계에서, 상기 도전막이 자동적으로 단선될 수도 있다.
도 7 내지 도 12j를 참조하면, 각각의 컨택 전극(CNE)을 형성할 영역에 맞춰 도전막(CDL) 상에 제2 포토 마스크(PRM2) ("제2 포토 레지스트 패턴"이라고도 함)를 형성한다. 예를 들어, 발광 소자(들)(LD)의 제1 단부(EP1) 및 이에 인접한 화소 전극(ELT)(일 예로, 제1 및/또는 제3 화소 전극(ELT1, ELT3))의 일 영역, 및 발광 소자(들)(LD)의 제2 단부(EP2) 및 이에 인접한 화소 전극(ELT)(일 예로, 제2 및/또는 제4 화소 전극(ELT2, ELT4))의 일 영역과 중첩되는 도전막(CDL)의 일 영역 상에 제2 포토 마스크(PRM2)를 형성할 수 있다.
도 7 내지 도 12k를 참조하면, 제2 포토 마스크(PRM2)를 이용한 도전막(CDL)의 식각 공정을 통해 발광 소자(들)(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 각각의 컨택 전극(CNE)을 형성한다. 예를 들어, 제2 포토 마스크(PRM2)를 이용한 습식 식각을 통해 도전막(CDL)을 식각함으로써, 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제1 전극(ELT1) 상에 제1 컨택 전극(CNE1)을 형성하고, 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 전극(ELT2)과 제2 발광 소자(LD2)의 제1 단부(EP1) 및 제3 전극(ELT3) 상에 제2 컨택 전극(CNE2)을 형성하며, 제2 발광 소자(LD2)의 제2 단부(EP2) 및 제4 전극(ELT4) 상에 제3 컨택 전극(CNE3)을 형성할 수 있다.
특히, 캐비티(CVT)가 형성된 영역의 상부 및 하부에서 도전막(CDL)이 단선되도록 상기 도전막(CDL)을 식각하여 컨택 전극들(CNE)을 동시에 형성하면서도, 상기 컨택 전극들(CNE)을 안정적으로 분리할 수 있다. 예를 들어, 캐비티(CVT)를 미리 형성해 둠으로써, 한 쌍의 화소 전극들(ELT)의 사이에 연결되는 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2) 상에 위치한 컨택 전극들(CNE)을 안정적으로 분리시킬 수 있다.
도 7 내지 도 12l을 참조하면, 컨택 전극들(CNE)의 패터닝 이후 제2 포토 마스크(PRM2)를 제거할 수 있다. 이후, 오버 코트층(OC)을 선택적으로 형성함에 의해 화소(PXL)를 형성할 수 있다.
한편, 다른 실시예에서는, 제2 포토 마스크(PRM2)를 제거하는 대신, 상기 제2 포토 마스크(PRM2)를 이용하여 도 9c 및 도 11c의 실시예에 의한 절연 패턴들(INP)을 형성할 수도 있다. 일 예로, 제2 포토 마스크(PRM2)를 경화하여 각각의 컨택 전극(CNE) 상에 각각의 절연 패턴(INP)을 형성할 수 있다.
상술한 실시예에 의하면, 발광 소자(LD)의 주변에서, 제2 포토 마스크(PRM2)의 정렬 오차 등이 발생하더라도, 상기 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 사이의 영역 상에서 도전막(CDP)을 안정적으로 단선시킬 수 있다. 또한, 발광 소자(LD)의 하부에서도 도전막(CDP)을 자동적으로 단선시킬 수 있다. 이에 따라, 도전막(CDP)의 잔사 및/또는 컨택 전극들(CNE)에 의한 쇼트 결함을 효과적으로 방지할 수 있다.
전술한 바와 같이, 본 발명의 다양한 실시예들에 의한 화소(PXL)는, 발광 소자(LD)와, 각각의 발광 소자(LD)의 하부에서 제1 절연층(INS1) 및 보호층(PSV)에 형성된 캐비티(CVT)를 포함한다. 이러한 화소(PXL) 및 이를 구비한 표시 장치(DD)와 그의 제조 방법에 따르면, 발광 소자(LD)를 한 쌍의 화소 전극들(ELT)(일 예로, 제1 및 제2 전극들(ELT1, ELT2), 또는 제3 및 제4 전극들(ELT3, ELT4))의 사이에 연결하기 위한 컨택 전극들(CNE)을 형성하는 과정에서 상기 발광 소자(LD)의 하부에서 발생할 수 있는 쇼트 결함을 방지할 수 있다.
또한, 본 발명의 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치(DD)와 그의 제조 방법에 따르면, 제1 포토 마스크(PRM1)를 이용한 단일의 마스크 공정을 통해 제1 절연층(INS1)과 보호층(PSV)을 동시 식각하여 발광 소자 정렬 영역(AR)의 하부에 캐비티(CVT)를 형성할 수 있다. 이 경우, 제1 절연층(INS1)과 보호층(PSV)의 식각비 차이로 인하여 제1 절연층(INS1)에 비해 보호층(PSV)이 보다 넓은 폭으로 식각되면서, 발광 소자 정렬 영역(AR)의 하부에 역 테이퍼 형상의 캐비티(CVT)를 형성할 수 있다.
이에 따라, 컨택 전극들(CNE)을 형성하기 위한 도전막(CDL)의 형성 단계에서부터 캐비티(CVT)에 의해 도전막(CDL)이 자동적으로 단선(또는 오픈)되면서, 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2)의 사이에서 쇼트 결함이 발생하는 것을 보다 효과적으로 방지할 수 있다.
추가적으로, 본 발명의 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치(DD)와 그의 제조 방법에 따르면, 제2 포토 마스크(PRM2)를 이용한 단일의 마스크 공정을 통해 컨택 전극들(CNE)을 동시에 형성할 수 있다. 이에 따라, 화소(PXL)의 제조에 사용되는 마스크를 저감하고, 표시 장치(DD)의 제조 효율을 높일 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
AR: 발광 소자 배열 영역 BNK1, BNK2: 제1, 제2 뱅크
BSL: 베이스 층 CDL: 도전막
CH: 컨택홀 CNE: 컨택 전극
CNT1, CNT2: 제1, 제2 컨택부 CVT: 캐비티
DA: 표시 영역 DD: 표시 장치
DP: 표시 패널 DPL: 표시 소자층
EA: 발광 영역 ELT: 화소 전극
ELT1~ELT4: 제1~제4 전극 EMU: 발광부
EP1, EP2: 제1, 제2 단부 INP: 절연 패턴
INS1: 제1 절연층 LD: 발광 소자
NA: 비표시 영역 PCL: 화소 회로층
PRM1, PRM2: 제1, 제2 포토 마스크 PSV: 보호층
PXA: 화소 영역 PXC: 화소 회로
PXL: 화소 TFE: 박막 봉지층

Claims (20)

  1. 베이스 층 상에 배치된 회로 소자;
    상기 회로 소자 상에 배치된 보호층;
    상기 보호층 상에 서로 마주하여 배치된 제1 전극 및 제2 전극;
    상기 제1 및 제2 전극들 상에 배치된 제1 절연층;
    상기 제1 및 제2 전극들 사이의 영역 상에 배열되도록 상기 제1 절연층 상에 배치된 발광 소자;
    상기 발광 소자의 제1 단부 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 연결하는 제1 컨택 전극;
    상기 발광 소자의 제2 단부 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 연결하는 제2 컨택 전극; 및
    상기 발광 소자의 하부에서, 상기 제1 및 제2 전극들 사이의 영역에 대응하여 상기 보호층 및 상기 제1 절연층에 형성된 캐비티를 포함하는, 화소.
  2. 제1 항에 있어서,
    상기 캐비티는,
    상기 보호층에 대응하는 하부 영역에서 제1 폭을 가지고,
    상기 제1 절연층에 대응하는 상부 영역에서 상기 제1 폭보다 좁은 제2 폭을 가지는, 화소.
  3. 제2 항에 있어서,
    상기 제2 폭은 상기 발광 소자의 길이보다 짧은, 화소.
  4. 제2 항에 있어서,
    상기 제1 및 제2 컨택 전극들은, 상기 제2 폭에 대응하는 거리만큼 서로 이격된, 화소.
  5. 제1 항에 있어서,
    상기 제1 및 제2 컨택 전극들은 서로 동일한 층에 배치되며, 상기 캐비티의 상부에서 서로 이격되어 분리된, 화소.
  6. 제1 항에 있어서,
    상기 제1 컨택 전극은 상기 제1 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전극에 전기적으로 연결되고,
    상기 제2 컨택 전극은 상기 제1 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전극에 전기적으로 연결되는, 화소.
  7. 제1 항에 있어서,
    상기 제1 및 제2 전극들의 하부에서 상기 캐비티 내부의 측벽 상에 남은 도전막을 포함하며,
    상기 도전막은 상기 제1 및 제2 컨택 전극들과 동일한 물질을 포함하는, 화소.
  8. 제7 항에 있어서,
    상기 제1 및 제2 전극들 각각의 하부에 배치된 도전막은 서로 분리된, 화소.
  9. 제1 항에 있어서,
    상기 제1 컨택 전극 상에 배치된 제1 절연 패턴; 및
    상기 제2 컨택 전극 상에 배치되며, 상기 제1 절연 패턴으로부터 분리된 제2 절연 패턴을 더 포함하는, 화소.
  10. 제9 항에 있어서,
    상기 제1 및 제2 절연 패턴들은 서로 동일한 포토 레지스트 물질을 포함하는, 화소.
  11. 제9 항에 있어서,
    상기 제1 컨택 전극은 상기 제1 절연 패턴의 하부에만 배치되고,
    상기 제2 컨택 전극은 상기 제2 절연 패턴의 하부에만 배치되는, 화소.
  12. 제1 항에 있어서,
    상기 보호층은 적어도 한 층의 유기 절연막을 포함하고,
    상기 제1 절연층은 적어도 한 층의 무기 절연막을 포함하는, 화소.
  13. 제1 항에 있어서,
    상기 제1 및 제2 전극들 각각의 일 영역과 중첩되도록 상기 제1 및 제2 전극들의 하부에 배치된 제1 뱅크; 및
    상기 제1 및 제2 전극들의 적어도 일 영역과 상기 발광 소자가 배치된 발광 영역을 둘러싸도록 상기 발광 영역의 주변에 배치된 제2 뱅크 중 적어도 하나를 더 포함하는, 화소.
  14. 베이스 층; 및
    상기 베이스 층 상에 제공된 화소를 포함하며, 상기 화소는,
    상기 베이스 층 상에 배치된 회로 소자;
    상기 회로 소자 상에 배치된 보호층;
    상기 보호층 상에 서로 마주하여 배치된 제1 전극 및 제2 전극;
    상기 제1 및 제2 전극들 상에 배치된 제1 절연층;
    상기 제1 및 제2 전극들 사이의 영역 상에 배열되도록 상기 제1 절연층 상에 배치된 발광 소자;
    상기 발광 소자의 제1 단부 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 연결하는 제1 컨택 전극;
    상기 발광 소자의 제2 단부 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 연결하는 제2 컨택 전극; 및
    상기 발광 소자의 하부에서, 상기 제1 및 제2 전극들 사이의 영역에 대응하여 상기 보호층 및 상기 제1 절연층에 형성된 캐비티를 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 캐비티는,
    상기 보호층에 대응하는 하부 영역에서 제1 폭을 가지고,
    상기 제1 절연층에 대응하는 상부 영역에서 상기 제1 폭보다 좁은 제2 폭을 가지는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 폭은 상기 발광 소자의 길이보다 짧은, 표시 장치.
  17. 제14 항에 있어서,
    상기 제1 및 제2 컨택 전극들은 서로 동일한 층에 배치되며, 상기 캐비티의 상부에서 서로 이격되어 분리된, 표시 장치.
  18. 베이스 층 상에 회로 소자 및 보호층을 순차적으로 형성하는 단계;
    상기 보호층 상에 서로 마주하도록 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 및 제2 전극들을 커버하도록 제1 절연층을 형성하는 단계;
    상기 제1 및 제2 전극들 사이의 영역 하부에서 상기 제1 절연층 및 상기 보호층에 캐비티를 형성하는 단계;
    상기 제1 절연층 상에 발광 소자를 공급하고, 상기 발광 소자가 상기 캐비티를 포함한 영역 상에서 상기 제1 절연층 상에 배치되도록 상기 제1 및 제2 전극들의 사이에 상기 발광 소자를 정렬하는 단계;
    상기 발광 소자를 포함한 화소 영역 상에 도전막을 형성하는 단계; 및
    상기 캐비티가 형성된 영역의 상부 및 하부에서 상기 도전막이 단선되도록 상기 도전막을 식각하여, 상기 발광 소자의 제1 단부 및 제2 단부 상에 각각 제1 컨택 전극 및 제2 컨택 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 캐비티를 형성하는 단계는,
    상기 제1 및 제2 전극들 사이의 영역에 대응하는 상기 제1 절연층의 일 영역 상부를 제외한 나머지 영역 상에 제1 포토 마스크를 형성하는 단계; 및
    상기 제1 포토 마스크가 노출하는 영역에서, 상기 제1 절연층을 전체 두께만큼 식각하고 상기 보호층에는 상기 제1 절연층보다 식각 폭보다 넓은 폭의 트렌치를 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 제1 및 제2 컨택 전극들을 형성하는 단계는,
    상기 발광 소자의 제1 단부 및 상기 제1 전극의 일 영역, 및 상기 발광 소자의 제2 단부 및 상기 제2 전극의 일 영역과 중첩되는 상기 도전막의 일 영역 상에 제2 포토 마스크를 형성하는 단계; 및
    상기 제2 포토 마스크를 이용하여 상기 도전막을 식각하여 상기 제1 및 제2 컨택 전극들을 동시 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
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