CN116490975A - 像素、包括其的显示设备和制造显示设备的方法 - Google Patents

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Abstract

根据本公开的实施方式的像素包括：电路元件，在基础层上；保护层，在电路元件上；第一电极和第二电极，在保护层上彼此面对；第一绝缘层，设置在第一电极和第二电极上；发光元件，在第一电极和第二电极之间的区域中位于第一绝缘层上；第一接触电极，位于发光元件的第一端部上以将发光元件的第一端部连接到第一电极；第二接触电极，位于发光元件的第二端部上以将发光元件的第二端部连接到第二电极；以及腔，与第一电极和第二电极之间的区域对应地位于发光元件下方并且在保护层和第一绝缘层上。

Description

像素、包括其的显示设备和制造显示设备的方法
技术领域
本公开的实施方式涉及像素、包括像素的显示设备以及制造显示设备的方法。
背景技术
最近，对信息显示的兴趣正在增加。因此，不断地进行显示设备的研究和开发。
发明内容
技术问题
本公开的实施方式提供了包括发光元件的像素、包括像素的显示设备以及制造显示设备的方法。
技术方案
根据本公开的实施方式，像素包括：电路元件，在基础层上；保护层，在电路元件上；第一电极和第二电极，在保护层上彼此相对；第一绝缘层，在第一电极和第二电极上；发光元件，在第一电极和第二电极之间的区域处在第一绝缘层上；第一接触电极，在发光元件的第一端上以将发光元件的第一端连接到第一电极；第二接触电极，在发光元件的第二端上以将发光元件的第二端连接到第二电极；以及腔，与第一电极和第二电极之间的区域对应地在发光元件下方的保护层和第一绝缘层中。
在实施方式中，腔可以在其与保护层对应的下区域中具有第一宽度，并且在其与第一绝缘层对应的上区域中具有小于第一宽度的第二宽度。
在实施方式中，第二宽度可以小于发光元件的长度。
在实施方式中，第一接触电极和第二接触电极可以以第二宽度彼此隔开。
在实施方式中，第一接触电极和第二接触电极可以在相同的层处，并且可以分离成通过腔彼此隔开。
在实施方式中，第一接触电极可以通过穿过第一绝缘层的第一接触孔电连接到第一电极，并且第二接触电极可以通过穿过第一绝缘层的第二接触孔电连接到第二电极。
在实施方式中，像素还可以包括在第一电极和第二电极下方残留在腔的侧壁上的导电膜。导电膜可以包括与第一接触电极和第二接触电极相同的材料。
在实施方式中，位于第一电极和第二电极下方的导电膜可以彼此隔开。
在实施方式中，像素还可以包括：第一绝缘图案，在第一接触电极上；以及第二绝缘图案，位于第二接触电极上并且与第一绝缘图案隔开。
在实施方式中，第一绝缘图案和第二绝缘图案可以包括相同的光刻胶材料。
在实施方式中，第一接触电极可以位于第一绝缘图案下方，并且第二接触电极可以位于第二绝缘图案下方。
在实施方式中，保护层可以包括至少一层有机绝缘膜，并且第一绝缘层可以包括至少一层无机绝缘膜。
在实施方式中，像素还可以包括第一堤和第二堤中的至少一个，第一堤位于第一电极和第二电极下方并且与第一电极的一个区域和第二电极的一个区域重叠，第二堤位于非发射区域中，非发射区域围绕包括第一电极、第二电极和发光元件的发射区域。
根据本公开的实施方式，显示设备包括基础层和在基础层上的像素，其中，像素包括：电路元件，在基础层上；保护层，在电路元件上；第一电极和第二电极，在保护层上彼此相对；第一绝缘层，在第一电极和第二电极上；发光元件，在第一电极和第二电极之间的区域处在第一绝缘层上；第一接触电极，在发光元件的第一端上以将发光元件的第一端连接到第一电极；第二接触电极，在发光元件的第二端上以将发光元件的第二端连接到第二电极；以及腔，与第一电极和第二电极之间的区域对应地在发光元件下方的保护层和第一绝缘层中。
根据本公开的实施方式，制造显示设备的方法包括：在基础层上依次形成电路元件和保护层；在保护层上形成彼此相对的第一电极和第二电极；形成第一绝缘层以覆盖第一电极和第二电极；在第一电极和第二电极之间的区域下方在第一绝缘层和保护层中形成腔；在第一绝缘层上提供发光元件，并且在第一电极和第二电极之间对准发光元件，使得发光元件在第一绝缘层上并且与腔重叠；在包括发光元件的像素区域上形成导电膜；以及将导电膜刻蚀成在腔的区域的上部分和下部分处断开，并且分别在发光元件的第一端和发光元件的第二端上形成第一接触电极和第二接触电极。
在实施方式中，形成腔可以包括：在除了第一绝缘层的与第一电极和第二电极之间的区域对应的一个区域的上部分之外的其余区域上形成第一光掩模；以及在由第一光掩模暴露的区域中以第一绝缘层的全部厚度蚀刻第一绝缘层，并且在保护层中形成宽度大于第一绝缘层的蚀刻宽度的沟槽。
在实施方式中，形成第一接触电极和第二接触电极可以包括：在导电膜的与发光元件的第一端和第一电极的一个区域以及发光元件的第二端和第二电极的一个区域重叠的一个区域上形成第二光掩模；以及使用第二光掩模蚀刻导电膜以同时形成第一接触电极和第二接触电极。
用于解决上述问题的实施方式的其它细节包括在详细描述和附图中。
有益效果
根据本公开的实施方式，可以减少用于制造包括发光元件的像素的掩模的数量，并且还可以有效地防止发光元件的第一端和第二端之间的短路缺陷。
本公开的效果不限于本文中所阐述的实施方式，并且更多的不同效果包括在本说明书中。
附图说明
图1是示出根据本公开的实施方式的显示设备的立体图。
图2a和图2b是示出根据本公开的实施方式的显示设备的剖视图。
图3a和图3b是示出根据本公开的实施方式的显示面板的配置的示意性剖视图。
图4a是示出根据本公开的实施方式的发光元件的立体图。
图4b至图4d是示出根据本公开的实施方式的发光元件的剖视图。
图5是示出根据本公开的实施方式的显示面板的平面图。
图6a至图6c是示出根据本公开的实施方式的像素的电路图。
图7和图8是示出根据本公开的实施方式的像素的平面图。
图9a至图9c是示出根据本公开的实施方式的像素的剖视图。
图10是示出根据本公开的实施方式的像素的平面图。
图11a至图11c是示出根据本公开的实施方式的像素的剖视图。
图12a至12l是依次示出根据本公开的实施方式的制造显示设备的方法的剖视图。
具体实施方式
本公开可以在各种实施方式中进行各种修改，并且将描述并在附图中示出具体实施方式。在以下描述中，单数形式“一(a)”、“一个(an)”和“该(the)”也旨在包括复数形式，除非上下文另外清楚地指示。
另一方面，本公开不限于所公开的以下实施方式，并且可以以各种形式修改和实施。此外，以下实施方式中的每一个可以单独实施或者可以与至少另一实施方式组合实施。
在附图中，为了清楚地示出本公开的实施方式，可以省略与本公开的特征不直接相关的一些组件。在附图中，相同或相似的组件尽可能地由相同的附图标记和符号表示，尽管它们在不同的附图中示出，并且将省略其冗余描述。
图1是示出根据本公开的实施方式的显示设备DD的立体图。图2a和图2b是示出根据本公开的实施方式的显示设备DD的剖视图。
图3a和图3b是示出根据本公开的实施方式的显示面板DP的配置的示意性剖视图。
首先，参考图1，显示设备DD可以包括显示区域DA和非显示区域NA(也称为“边框区域”)。显示区域DA可以是包括用于显示图像的像素的区域。非显示区域NA可以是除显示区域DA之外的区域，并且图像可以不在非显示区域NA中显示。例如，非显示区域NA可以沿着显示区域DA的边缘或周边围绕显示区域DA。
显示区域DA可以具有各种形状并且可以包括像素。例如，显示区域DA可以具有各种形状，诸如矩形形状、圆形形状和椭圆形形状，并且像素可以布置在显示区域DA中。
显示区域DA可以形成在显示设备DD的至少一个表面上。作为示例，显示区域DA可以形成在显示设备DD的前表面上，并且可以附加地形成在显示设备DD的侧表面和/或后表面上。
非显示区域NA可以设置在显示区域DA周围，以围绕显示区域DA的至少一个区域。非显示区域NA可以包括连接到显示区域DA的像素的线、焊盘和/或驱动电路。
显示设备DD可以设置成各种形状。作为示例，显示设备DD可以设置成矩形板形状，但是本公开不限于此。例如，显示设备DD可以具有诸如圆形形状或椭圆形形状的形状。此外，在图1中，显示设备DD被示出为包括成角度的拐角(例如，显示设备DD的每个拐角处的显示设备DD的两边之间的角度是90°或约90°)，但是本公开不限于此。例如，显示设备DD可以包括曲化拐角。
为了方便起见，在图1中，显示设备DD被示为具有矩形板形状，其包括一对短边和一对长边。短边的延伸方向表示为第一方向DR1，长边的延伸方向表示为第二方向DR2，并且垂直于长边和短边的延伸方向的方向(例如，显示设备DD的厚度方向或高度方向)表示为第三方向DR3。然而，方向可以根据显示设备DD的形状而改变。
显示设备DD可以具有柔性，使得其至少一个区域是可变形的，或者显示设备DD可以不具有柔性，使得其整个区域是基本上不可变形的。也就是说，显示设备DD可以是柔性显示设备或刚性显示设备。当显示设备DD的至少一个区域具有柔性时，显示设备DD可以在其具有柔性的部分处变形为折叠、弯曲或卷曲的形状。
参考图2a，显示设备DD可以包括显示面板DP和设置在显示面板DP上的窗WD。在实施方式中，窗WD可以与显示面板DP一体地制造。例如，窗WD可以直接形成在显示面板DP的一个表面上。在实施方式中，在窗WD与显示面板DP分开制造之后，窗WD可以通过粘合剂(例如，光学透明粘合剂)构件OCA联接到显示面板DP。
显示面板DP可以包括用于显示图像的像素，并且可以是具有各种类型和/或结构的显示面板。作为示例，显示面板DP可以是自发光显示面板，诸如使用有机发光二极管(OLED)作为发光元件的OLED显示面板、使用纳米/微米发光二极管(LED)(其具有纳米级至微米级的尺寸，但不限于此)作为发光元件的纳米/微米级LED显示面板、使用OLED和量子点(QD)的QD OLED显示面板或使用纳米/微米LED和QD的QD纳米/微米LED显示面板，但本公开不限于此。
用于保护显示面板DP的暴露表面的窗WD可以设置在显示面板DP上。窗WD可以保护显示面板DP免受外部冲击，并且可以向用户提供输入表面和/或显示表面。
窗WD可以由诸如玻璃和塑料的各种材料制成，并且可以形成为单层或多层。此外，窗WD可以在其至少一个区域中具有柔性，或者可以不具有柔性。
参考图2b，显示设备DD还可以包括触摸传感器TS。在一些实施方式中，显示设备DD可以包括具有各种类型和/或方法的其它传感器(例如，指纹传感器、压力传感器和温度传感器)和/或输入感测设备。
触摸传感器TS可以设置在显示面板DP的至少一个表面上，以检测用户的触摸输入。作为示例，触摸传感器TS可以设置在显示面板DP的前表面(其上显示图像的上表面)上，以设置在显示面板DP和窗WD之间，但是本公开不限于此。
在实施方式中，触摸传感器TS可以与显示面板DP一体地制造。例如，用于构成触摸传感器TS的传感器电极和/或传感器元件可以直接形成在显示面板DP的至少一个表面上。
在另一实施方式中，触摸传感器TS可以与显示面板DP分开制造，并且然后设置在显示面板DP周围。作为示例，触摸传感器TS可以设置和/或附接到显示面板DP的至少一个表面上。
参考图3a，显示面板DP可以包括基础层BSL。显示面板DP还可以包括依次设置在基础层BSL的一个表面上的像素电路层PCL、显示元件层DPL和薄膜封装层TFE。然而，显示面板DP的结构不限于此。例如，显示面板DP的一些组件可以被省略或者被其它组件代替。此外，组件中的一些可以组合在一起。在一些实施方式中，显示面板DP还可以包括附加组件。
例如，当显示面板DP是无源显示设备的显示面板时，可以省略像素电路层PCL。在这种情况下，仅用于驱动像素的线可以设置在显示元件层DPL下方，或者线可以直接连接到显示元件层DPL和/或形成在显示元件层DPL上。
在一些实施方式中，代替形成薄膜封装层TFE，可以在基础层BSL的一个表面上设置上衬底。上衬底可以使用密封材料联接到基础层BSL。
基础层BSL可以是刚性衬底(或膜)或者柔性衬底(或膜)。在实施方式中，当基础层BSL是刚性衬底时，基础层BSL可以是玻璃衬底、石英衬底、玻璃陶瓷衬底和晶体玻璃衬底中的一个。在另一实施方式中，当基础层BSL是柔性衬底时，基础层BSL可以是包括聚合物有机材料的膜衬底和塑料衬底中的一个。在一些实施方式中，基础层BSL可以包括玻璃纤维增强塑料(FRP)。
像素电路层PCL可以设置在基础层BSL的一个表面上。像素电路层PCL可以包括用于构成每个像素的像素电路的电路元件以及连接到电路元件的各种线。作为示例，像素电路层PCL可以包括构成每个像素的像素电路的晶体管和存储电容器以及连接到像素电路的栅极线、数据线和电力线。根据一些实施方式，栅极线可以至少包括扫描线并且还可以可选地包括其它类型的控制线。在一些实施方式中，像素电路层PCL还可以包括至少一个绝缘层，至少一个绝缘层包括覆盖电路元件和/或线的保护层。
显示元件层DPL可以设置在像素电路层PCL上。显示元件层DPL可以包括构成每个像素的光源的发光元件。在实施方式中，发光元件可以是无机LED(例如，具有纳米级或微米级的尺寸的纳米/微米级无机LED)，但不限于此。
薄膜封装层TFE可以设置在显示元件层DPL上。薄膜封装层TFE可以是封装衬底或多层封装膜。当薄膜封装层TFE为封装膜的形式时，薄膜封装层TFE可以包括无机膜和/或有机膜。例如，薄膜封装层TFE可以具有其中无机膜、有机膜和无机膜依次堆叠的多层结构。薄膜封装层TFE可以通过防止或基本上防止外部空气和湿气渗入显示元件层DPL和像素电路层PCL中来保护像素。
参考图3b，显示面板DP还可以包括用于转换从显示元件层DPL发射的光的光转换层LCL。例如，当考虑显示面板DP在显示元件层DPL的上方向(例如，第三方向DR3)上发光以在显示面板DP的前表面上显示图像时，光转换层LCL可以设置在显示元件层DPL上。作为示例，光转换层LCL可以设置在显示元件层DPL和薄膜封装层TFE之间。
光转换层LCL可以包括滤色器，滤色器包括具有与每个像素PXL的颜色对应的颜色(例如，设定或预定颜色)的滤色器材料和/或与颜色(例如，设定或预定颜色)对应的颜色转换颗粒(例如，量子点)，从而转换在显示元件层DPL的每个像素区域中产生的光。例如，光转换层LCL可以可选地透射由显示元件层DPL产生的光中的具有特定波长的光，和/或可以转换由显示元件层DPL产生的光的波长。
在图3a和图3b中，假设显示面板DP是发光显示面板，描述了显示面板DP的示例配置，但是本公开不限于此。例如，显示面板DP的配置可以根据显示设备DD的类型而各种改变。
图4a是示出根据本公开的实施方式的发光元件LD的立体图。图4b至图4d是示出根据本公开的实施方式的发光元件LD的剖视图。例如，图4b至图4d示出了图4a的发光元件LD的配置的不同实施方式。在图4a至图4d中示出了具有圆形柱状形状的杆形状的发光元件LD，但是根据本公开的发光元件LD的类型和/或形状不限于此。
参考图4a至图4d，发光元件LD包括第一半导体层SCL1、第二半导体层SCL2和插置在第一半导体层SCL1和第二半导体层SCL2之间的有源层ACT。作为示例，发光元件LD可以包括在其长度L的方向上依次堆叠的第一半导体层SCL1、有源层ACT和第二半导体层SCL2。
发光元件LD可以设置成在一个方向上延伸的杆状形状。当假设发光元件LD的延伸方向是长度L的方向时，发光元件LD可以在延伸方向上包括第一端EP1和第二端EP2。
第一半导体层SCL1和第二半导体层SCL2中的一个可以设置在发光元件LD的第一端EP1处。第一半导体层SCL1和第二半导体层SCL2中的另一个可以设置在发光元件LD的第二端EP2处。作为示例，第二半导体层SCL2和第一半导体层SCL1可以分别设置在发光元件LD的第一端EP1和第二端EP2处。
根据一些实施方式，发光元件LD可以是通过蚀刻方法等制造成杆状形状的杆形状的发光元件(也称为“杆形状的发光二极管”)。在本公开中，术语“杆状形状”包括在长度L的方向上是长的(即，具有大于1的纵横比)的杆状形状和棒状形状的全部，诸如圆形柱和多边形柱。杆状形状的截面的形状不受特别限制。例如，发光元件LD的长度L可以大于其直径D(或截面的宽度)。
发光元件LD可以具有从纳米级至微米级的范围内的小尺寸。作为示例，发光元件LD可以具有在纳米级至微米级的范围内的直径D(或宽度)和/或长度L。然而，发光元件LD的尺寸不限于此。例如，发光元件LD的尺寸可以根据各种设备(例如，使用包括发光元件LD的发光器件作为光源的显示设备)的设计条件而改变。
第一半导体层SCL1可以是第一导电类型半导体层。例如，第一半导体层SCL1可以包括N型半导体层。作为示例，第一半导体层SCL1可以包括N型半导体层，其包括选自InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种半导体材料，并且掺杂有诸如硅(Si)、锗(Ge)或锡(Sn)的第一导电类型掺杂剂。在一些实施方式中，第一半导体层SCL1可以由各种材料制成。
有源层ACT可以设置在第一半导体层SCL1上，并且可以形成为具有单量子阱结构或多量子阱结构。有源层ACT的位置可以根据发光元件LD的类型和/或结构而改变。有源层ACT可以发射波长为400nm至900nm的光，并且可以具有双异质结构。根据一些实施方式，诸如AlGaN或AlInGaN的材料可以用于形成有源层ACT。在一些实施方式中，有源层ACT可以由各种材料制成。
第二半导体层SCL2可以设置在有源层ACT上，并且可以包括与第一半导体层SCL1不同类型的半导体层。例如，第二半导体层SCL2可以包括P型半导体层。作为示例，第二半导体层SCL2可以包括P型半导体层，其包括选自InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种半导体材料，并且掺杂有诸如镁(Mg)的第二导电类型掺杂剂。在一些实施方式中，第二半导体层SCL2可以由各种材料制成。
在实施方式中，第一半导体层SCL1和第二半导体层SCL2可以在发光元件LD的长度L的方向上具有不同的长度(或厚度)。作为示例，第一半导体层SCL1可以在发光元件LD的长度L的方向上具有比第二半导体层SCL2的长度(或厚度)大的长度(或厚度)。因此，相比于第二端EP2，发光元件LD的有源层ACT可以定位成更靠近第一端EP1。
当大于或等于阈值电压的电压施加在发光元件LD的两端(例如，第一端EP1和第二端EP2)之间时，电子和空穴在有源层ACT中彼此组合，并且因此发光元件LD发光。通过使用这种原理控制发光元件LD的发光，发光元件LD可以用作包括显示设备的像素的各种发光器件的光源。
在实施方式中，除了第一半导体层SCL1、有源层ACT和第二半导体层SCL2之外，发光元件LD还可以包括围绕第一半导体层SCL1、有源层ACT和第二半导体层SCL2(例如，围绕第一半导体层SCL1、有源层ACT和第二半导体层SCL2的外周表面)的绝缘膜INF。发光元件LD可以附加地包括设置在第一半导体层SCL1、有源层ACT和/或第二半导体层SCL2的一端侧处的至少一个荧光层、有源层、半导体层和/或电极层。
例如，如图4c中所示，发光元件LD还可以包括设置在第二半导体层SCL2的一端侧(例如，第一端EP1)处的电极层ETL1。在这种情况下，电极层ETL1可以位于发光元件LD的第一端EP1处。
在一些实施方式中，如图4d中所示，发光元件LD还可以包括设置在第一半导体层SCL1的一端侧(例如，第二端EP2)处的另一电极层ETL2。作为示例，电极层ETL1和ETL2可以分别设置在发光元件LD的第一端EP1和第二端EP2处。
电极层ETL1和ETL2可以是欧姆接触电极，但不限于此。例如，电极层ETL1和ETL2可以是肖特基接触电极。
电极层ETL1和ETL2可以包括金属或导电氧化物。作为示例，电极层ETL1和ETL2可以由铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、铜(Cu)的金属或者其氧化物或合金以及诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)或氧化铟(In2O3)的透明导电材料中的一种或混合物制成。包括在电极层ETL1和ETL2中的材料可以相同或不同。
电极层ETL1和ETL2可以是基本上透明的或半透明的。因此，由发光元件LD产生的光可以穿过电极层ETL1和ETL2以发射到发光元件LD的外部。在一些实施方式中，当由发光元件LD产生的光不穿过电极层ETL1和ETL2并且通过除发光元件LD的两端之外的区域发射到发光元件LD的外部时，电极层ETL1和ETL2可以是不透明的。
在实施方式中，发光元件LD还可以包括设置在其表面(例如，发光元件LD的外周表面)上的绝缘膜INF。绝缘膜INF可以形成在发光元件LD的表面上以围绕有源层ACT(例如，至少围绕有源层ACT的外周表面)。在一些实施方式中，绝缘膜INF还可以围绕第一半导体层SCL1和第二半导体层SCL2的一个区域。例如，绝缘膜INF可以围绕第一半导体层SCL1和第二半导体层SCL2的外周表面。
当发光元件LD包括电极层ETL1和ETL2时，绝缘膜INF可以至少部分地覆盖电极层ETL1和ETL2的外周表面或者可以不至少部分地覆盖电极层ETL1和ETL2的外周表面。也就是说，绝缘膜INF可以可选地形成在电极层ETL1和ETL2的表面上。
绝缘膜INF可以暴露发光元件LD的在发光元件LD的长度L的方向上的两端。例如，绝缘膜INF可以暴露发光元件LD的第一端EP1和第二端EP2处的第一半导体层SCL1和第二半导体层SCL2以及电极层ETL1和ETL2中的至少一个。在一些实施方式中，绝缘膜INF可以围绕第一半导体层SCL1和第二半导体层SCL2以及电极层ETL1和ETL2的外周表面，并且可以暴露每个电极层ETL1和ETL2的端部。在一些实施方式中，绝缘膜INF可以不设置在发光元件LD中。
当绝缘膜INF设置成覆盖发光元件LD的表面(例如，有源层ACT的外周表面)时，可以防止或保护有源层ACT与至少一个电极(例如，下面将描述的像素电极和/或接触电极)短路。因此，可以确保发光元件LD的电稳定性。在本公开中，术语“连接(或联接)”可以全面地指物理连接(或联接)和/或电连接(或联接)。在一些情况下，术语“连接(或联接)”可以全面地指直接连接(或联接)或者间接连接(或联接)以及一体连接(或联接)或者非一体连接(或联接)。
绝缘膜INF可以包括透明绝缘材料。例如，绝缘膜INF可以包括选自SiO2或未确定为SiO2的氧化硅(SiOx)、Si3N4或未确定为Si3N4的氮化硅(SiNx)、Al2O3或未确定为Al2O3的氧化铝(AlxOy)以及TiO2或未确定为TiO2的氧化钛(TiOx)中的至少一种绝缘材料，但本公开不限于此。
在一些实施方式中，当绝缘膜INF形成在发光元件LD的表面上时，可以减少或最小化发光元件LD的表面缺陷，从而改善发光元件LD的寿命和效率。在一些实施方式中，当绝缘膜INF形成在每个发光元件LD上时，即使当多个发光元件LD密集设置时，也可以防止发光元件LD之间的不期望的短路。
在本公开的实施方式中，发光元件LD可以通过表面处理工艺制造。例如，当多个发光元件LD混合在可流动溶液(或溶剂)中并提供给每个发射区域(例如，每个像素的发射区域)时，发光元件LD可以各自被表面处理，以均匀地或基本上均匀地分散，而不会不均匀地聚集在溶液中。作为与其相关的非限制性实施方式，绝缘膜INF本身可以使用疏水材料形成为疏水膜，或者由疏水材料制成的疏水膜可以附加地形成在绝缘膜INF上。
包括发光元件LD的发光器件可以用于需要光源的各种类型的设备(诸如显示设备DD)中。例如，多个发光元件LD可以设置在显示面板DP的每个像素中，并且发光元件LD可以用作每个像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用于需要光源的其它类型的设备(诸如照明设备)中。
图5是示出根据本公开的实施方式的显示面板DP的平面图。根据一些实施方式，图5的显示面板DP可以使用图4a至图4d的实施方式中所描述的发光元件LD作为每个像素的光源。例如，显示面板DP的每个像素单元PXU和构成像素单元PXU的每个像素可以包括一个或多个发光元件LD。
为了方便起见，在图5中，基于显示区域DA简要地示出了显示面板DP的结构。然而，根据一些实施方式，未示出的至少一个驱动电路单元、线和/或焊盘可以进一步设置在显示面板DP中。
参考图5，显示面板DP可以包括基础层BSL和设置在基础层BSL上的像素。根据一些实施方式，像素可以包括第一颜色像素PXL1、第二颜色像素PXL2和/或第三颜色像素PXL3。在下文中，当任意描述第一像素PXL1、第二像素PXL2和第三像素PXL3中的至少一个像素时，像素(pixel)将被称为“像素PXL”，或者当共同描述其至少两个像素时，像素(pixels)将被称为“像素PXL”。
显示面板DP和用于形成显示面板DP的基础层BSL可以包括用于显示图像的显示区域DA和除显示区域DA之外的非显示区域NA。
显示区域DA可以设置在显示面板DP的中央区域中，并且非显示区域NA可以设置在显示面板DP的边缘区域中，以沿着显示区域DA的边缘或周边围绕显示区域DA。然而，显示区域DA和非显示区域NA的位置可以改变。显示区域DA可以构成其上显示图像的屏幕，并且非显示区域NA可以是除显示区域DA之外的区域。
像素PXL可以在基础层BSL上设置在显示区域DA中。作为示例，显示区域DA可以包括其中设置有像素PXL的多个像素区域。非显示区域NA可以设置在显示区域DA周围，并且连接到显示区域DA的像素PXL的各种线、焊盘和/或嵌入式电路单元可以设置在非显示区域NA中。
像素PXL可以根据条纹布置结构或布置结构规则地布置在显示区域DA中，但本公开不限于此。该/>布置结构可以被称为RGBG矩阵结构(例如，矩阵结构或RGBG结构(例如，/>结构))。/>是韩国三星显示有限公司的注册商标。在一些实施方式中，像素PXL可以以各种结构和/或方式布置在显示区域DA中。
根据一些实施方式，发射具有不同颜色的光的两种或更多种类型的像素PXL可以设置在显示区域DA中。作为示例，发射第一颜色光的第一像素PXL1、发射第二颜色光的第二像素PXL2以及发射第三颜色光的第三像素PXL3可以布置在显示区域DA中。彼此相邻设置的至少一个第一像素PXL1、至少一个第二像素PXL2和至少一个第三像素PXL3可以构成能够发射具有各种颜色的光的一个像素单元PXU。
根据一些实施方式，第一像素PXL1可以是发射红光的红色像素，第二像素PXL2可以是发射绿光的绿色像素，并且第三像素PXL3可以是发射蓝光的蓝色像素。在实施方式中，第一像素PXL1、第二像素PXL2和第三像素PXL3可以分别包括第一颜色发光元件LD、第二颜色发光元件LD和第三颜色发光元件LD作为光源，从而分别发射第一颜色光、第二颜色光和第三颜色光。在实施方式中，第一像素PXL1、第二像素PXL2和第三像素PXL3可以包括具有相同颜色的发光元件LD。然而，第一像素PXL1、第二像素PXL2和第三像素PXL3可以分别包括设置在发光元件LD上的具有不同颜色的光转换层LCL，从而分别发射第一颜色光、第二颜色光和第三颜色光。
然而，构成每个像素单元PXU的像素PXL的颜色、类型和/或数量不受特别限制。例如，由每个像素PXL发射的光的颜色可以各种改变。
像素PXL可以包括由控制信号(例如，设定或预定控制信号(例如，扫描信号和数据信号))和/或电源(例如，设定或预定电源(例如，第一电源和第二电源))驱动的至少一个光源。在实施方式中，光源可以包括根据图4a至图4d的实施方式的一个或多个发光元件LD，例如，具有在从纳米级至微米级的范围内的小尺寸的一个或多个杆形状的发光元件LD。在一些实施方式中，各种类型的发光元件可以用作像素PXL的光源。例如，在实施方式中，像素PXL的光源可以使用具有核-壳结构的发光元件形成。
在一些实施方式中，像素PXL可以具有根据下面将要描述的至少一实施方式的结构。例如，每个像素PXL可以具有应用将在下面描述的实施方式中的任一个的结构，或者可以具有组合应用至少两个实施方式的结构。
在实施方式中，每个像素PXL可以形成为有源像素，但是本公开不限于此。例如，像素PXL可以形成为具有各种结构和/或驱动方法的无源或有源发光显示设备的像素。
图6a至图6c是示出根据本公开的实施方式的像素PXL的电路图。例如，图6a至图6c示出了可应用于有源型显示设备的像素PXL的实施方式，并且示出了与发光单元EMU的结构有关的不同实施方式。
根据一些实施方式，图6a至图6c中所示的像素PXL中的每一个可以是设置在图5的显示面板DP中的第一像素PXL1、第二像素PXL2和第三像素PXL3中的任一个。在一些实施方式中，第一像素PXL1、第二像素PXL2和第三像素PXL3可以具有基本上相同或相似的结构。
参考图6a至图6c，像素PXL可以包括产生具有与数据信号对应的亮度的光的发光单元EMU。在一些实施方式中，像素PXL还可以可选地包括用于驱动发光单元EMU的像素电路PXC。
像素电路PXC可以连接在第一电源VDD和发光单元EMU之间。此外，像素电路PXC可以连接到相应像素PXL的扫描线SL和数据线DL，以响应于从扫描线SL和数据线DL提供的扫描信号和数据信号来控制发光单元EMU的操作。在一些实施方式中，像素电路PXC还可以可选地连接到感测信号线SSL和感测线SENL。
像素电路PXC可以包括一个或多个晶体管和电容器。例如，像素电路PXC可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和存储电容器Cst。
第一晶体管M1连接在第一电源VDD和发光单元EMU的第一电极ELT1之间。第一晶体管M1的栅电极连接到第一节点N1。第一晶体管M1响应于第一节点N1的电压控制提供给发光单元EMU的驱动电流。也就是说，第一晶体管M1可以是控制像素PXL的驱动电流的驱动晶体管。
在实施方式中，第一晶体管M1可以可选地包括底部金属层BML(也称为“底部金属电极”、“底部电极”或“底部光阻挡层”)。第一晶体管M1的栅电极和底部金属层BML可以彼此重叠且绝缘层插置在其之间。
在其中第一晶体管M1包括底部金属层BML的所描述的实施方式中，当驱动像素PXL时，根据需要，可以使用反向偏置技术(或同步技术)来将反向偏置电压施加到第一晶体管M1的底部金属层BML以在负方向或正方向上移动第一晶体管M1的阈值电压。作为示例，底部金属层BML可以连接到第一晶体管M1的一个电极(例如，源电极)，并且可以应用源极同步技术以在负方向或正方向上移动第一晶体管M1的阈值电压。在一些实施方式中，当底部金属层BML设置在构成第一晶体管M1的沟道的半导体层下方时，底部金属层BML用作光阻挡图案以稳定第一晶体管M1的工作特性。然而，底部金属层BML的功能和/或利用方法不限于此。
第二晶体管M2连接在数据线DL和第一节点N1之间。第二晶体管M2的栅电极连接到扫描线SL。当从扫描线SL提供具有栅极导通电压(例如，高电平电压)的扫描信号时，第二晶体管M2导通以电连接数据线DL和第一节点N1。
在每个帧周期期间，相应帧的数据信号提供给数据线DL，并且数据信号通过在提供具有栅极导通电压的扫描信号的周期期间导通的第二晶体管M2传输到第一节点N1。也就是说，第二晶体管M2可以是用于将每个数据信号传输到像素PXL中的开关晶体管。
存储电容器Cst的一个电极连接到第一节点N1，并且其另一个电极连接到第一晶体管M1的第二电极。存储电容器Cst充入与在每个帧周期期间提供给第一节点N1的数据信号对应的电压。
第三晶体管M3连接在发光单元EMU的第一电极ELT1(或第一晶体管M1的第二电极)和感测线SENL之间。第三晶体管M3的栅电极连接到感测信号线SSL。第三晶体管M3可以根据在感测周期(例如，设定或预定感测周期)期间提供给感测信号线SSL的感测信号，将施加到发光单元EMU的第一电极ELT1的电压值传输到感测线SENL。通过感测线SENL传输的电压值可以提供给外部电路(例如，时序控制器)，并且外部电路可以基于所提供的电压值提取每个像素PXL的特性信息(例如，第一晶体管M1的阈值电压等)。所提取的特性信息可以用于转换图像数据，以补偿像素PXL之间的特性偏差。
在图6a至图6c中，包括在像素电路PXC中的晶体管(例如，第一晶体管M1、第二晶体管M2和第三晶体管M3中的全部)被示为N型晶体管，但本公开不一定限于此。即，第一晶体管M1至第三晶体管M3中的至少一个可以改变为P型晶体管
在一些实施方式中，像素PXL的结构和驱动方法可以各种改变。例如，除了图6a至图6c中所示的实施方式之外，像素电路PXC可以形成为具有各种结构和/或驱动方法的像素电路。
作为示例，像素电路PXC可以不包括第三晶体管M3。在一些实施方式中，像素电路PXC还可以包括其它电路元件，诸如用于补偿第一晶体管M1的阈值电压的补偿晶体管、用于初始化第一节点N1和/或发光单元EMU的第一电极ELT1的电压的初始化晶体管、用于控制向发光单元EMU提供驱动电流的周期的发射控制晶体管和/或用于提升第一节点N1的电压的升压电容器。
在实施方式中，当像素PXL是无源发光显示设备的像素时，可以省略像素电路PXC。在这种情况下，发光单元EMU可以直接连接到扫描线SL、数据线DL、第一电力线PL1、第二电力线PL2和/或其它信号线或电力线。
发光单元EMU可以包括连接在第一电源VDD和第二电源VSS之间的一个或多个发光元件LD。
例如，发光单元EMU可以包括通过像素电路PXC和第一电力线PL1连接到第一电源VDD的第一电极ELT1(或者也称为“第一像素电极”或“第一对准电极”)、通过第二电力线PL2连接到第二电源VSS的第二电极ELT2(或者也称为“第二像素电极”或“第二对准电极”)以及连接在第一电极ELT1与第二电极ELT2之间的多个发光元件LD。
第一电源VDD和第二电源VSS可以具有不同的电势，使得发光元件LD发光。作为示例，第一电源VDD可以设置为高电势电源，并且第二电源VSS可以设置为低电势电源。
在实施方式中，如在图6a的实施方式中那样，发光单元EMU可以包括在相同的方向上并联连接在第一电极ELT1和第二电极ELT2之间的多个发光元件LD。发光元件LD中的每一个可以包括通过第一电极ELT1、像素电路PXC和第一电力线PL1连接到第一电源VDD的第一端EP1(例如，P型端)以及通过第二电极ELT2和第二电力线PL2连接到第二电源VSS的第二端EP2(例如，N型端)。也就是说，发光元件LD可以在正向方向上并联连接在第一电极ELT1和第二电极ELT2之间。
在正向方向上连接在第一电源VDD和第二电源VSS之间的发光元件LD中的每一个可以构成每个有效光源。有效光源可以聚集以构成像素PXL的发光单元EMU。
发光元件LD的第一端EP1可以通过发光单元EMU的一个电极(例如，第一电极ELT1)公共连接到像素电路PXC，并且可以通过像素电路PXC和第一电力线PL1连接到第一电源VDD。发光元件LD的第二端EP2可以通过发光单元EMU的另一个电极(例如，第二电极ELT2)和第二电力线PL2公共连接到第二电源VSS。
在图6a的实施方式中，像素PXL包括具有并联结构的发光单元EMU，但本公开不限于此。例如，像素PXL可以包括具有串联结构或串联-并联结构的发光单元EMU。作为示例，如图6b的实施方式中那样，发光单元EMU可以包括划分并连接成两个串联级的多个发光元件LD。
参考图6b，发光单元EMU可以包括第一串联级和第二串联级，第一串联级包括第一电极ELT1、第二电极ELT2和在正向方向上连接在第一电极ELT1和第二电极ELT2之间的一个或多个第一发光元件LD1，第二串联级包括第三电极ELT3、第四电极ELT4以及在正向方向上连接在第三电极ELT3和第四电极ELT4之间的一个或多个第二发光元件LD2。
发光单元EMU的第一电极(例如，第一电极ELT1)可以是发光单元EMU的阳极。发光单元EMU的最后电极(例如，第四电极ELT4)可以是发光单元EMU的阴极。发光单元EMU的其余电极(例如，第二电极ELT2和第三电极ELT3)可以彼此一体地或非一体地连接以形成第一中间电极IET1。在这种情况下，第二电极ELT2和第三电极ELT3可以一体以视为一个第一中间电极IET1。
在一些实施方式中，构成每个发光单元EMU的串联级的数量可以根据实施方式而各种改变。例如，如图6c的实施方式中那样，发光单元EMU可以包括划分并连接成四个串联级的多个发光元件LD。
参考图6c，发光单元EMU可以包括第一串联级、第二串联级、第三串联级和第四串联级，第一串联级包括第一电极ELT1、第二电极ELT2以及在正向方向上连接在第一电极ELT1和第二电极ELT2之间的一个或多个第一发光元件LD1，第二串联级包括第三电极ELT3、第四电极ELT4以及在正向方向上连接在第三电极ELT3和第四电极ELT4之间的一个或多个第二发光元件LD2，第三串联级包括第五电极ELT5、第六电极ELT6以及在正向方向上连接在第五电极ELT5和第六电极ELT6之间的一个或多个第三发光元件LD3，第四串联级包括第七电极ELT7、第八电极ELT8以及在正向方向上连接在第七电极ELT7和第八电极ELT8之间的一个或多个第四发光元件LD4。
也就是说，每个串联级可以包括一对像素电极(例如，两个像素电极)和连接在该对像素电极之间的一个或多个发光元件LD。这里，构成串联级的发光元件LD的数量可以相同或不同，并且发光元件LD的数量不受特别限制。
发光单元EMU的第一像素电极(例如，第一电极ELT1)可以是发光单元EMU的阳极。发光单元EMU的最后像素电极(例如，第八电极ELT8)可以是发光单元EMU的阴极。
发光单元EMU的其余电极(例如，第二电极ELT2至第七电极ELT7)可以构成每个中间电极。例如，第二电极ELT2和第三电极ELT3可以一体地或非一体地彼此连接以形成第一中间电极IET1。类似地，第四电极ELT4和第五电极ELT5可以一体地或非一体地彼此连接以形成第二中间电极IET2，并且第六电极ELT6和第七电极ELT7可以一体地或非一体地彼此连接以形成第三中间电极IET3。在这种情况下，第二电极ELT2和第三电极ELT3可以一体以视为一个第一中间电极IET1，第四电极ELT4和第五电极ELT5可以一体以视为一个第二中间电极IET2，并且第六电极ELT6和第七电极ELT7可以一体以视为一个第三中间电极IET3。
假设发光单元EMU使用相同的条件(例如，相同的尺寸和/或数量)下的发光元件LD形成，当发光元件LD以串联结构或串联-并联结构连接时，可以改善功率效率。在一些实施方式中，在发光元件LD以串联结构或串联-并联结构连接的像素PXL中，即使当在一些串联级中发生短路缺陷时，也可以通过其余串联级的发光元件LD呈现一定程度的亮度，从而降低像素PXL的暗点缺陷的可能性。
图6a至图6c示出了发光元件LD以并联结构或串联-并联结构连接的实施方式，但是本公开不限于此。例如，在实施方式中，构成每个像素PXL的发光单元EMU的发光元件LD可以仅串联连接。
发光元件LD中的每一个可以包括通过像素电极(例如，第一电极ELT1)、像素电路PXC、第一电力线PL1等连接到第一电源VDD的第一端EP1(例如，P型端)以及通过至少另一个像素电极(例如，第八电极ELT8)、第二电力线PL2等连接到第二电源VSS的第二端EP2(例如，N型端)。也就是说，发光元件LD可以在正向方向上连接在第一电源VDD和第二电源VSS之间。如上所述，在正向方向上连接在第一电源VDD和第二电源VSS之间的发光元件LD中的每一个可以构成每个有效光源。有效光源可以聚集以构成像素PXL的发光单元EMU。
当通过相应的像素电路PXC提供驱动电流时，发光元件LD可以发射具有对应于驱动电流的亮度的光。例如，在每个帧周期期间，像素电路PXC可以向发光单元EMU提供与在相应帧中呈现的灰度值对应的驱动电流。因此，在发光元件LD发射具有对应于驱动电流的亮度的光的同时，发光单元EMU也可以发射具有对应于驱动电流的亮度的光。
在实施方式中，除了构成有效光源的发光元件LD之外，发光单元EMU还可以包括至少一个无效光源。作为示例，在至少一个串联级中，可以进一步连接至少一个无效发光元件，至少一个无效发光元件布置在相反的方向上或者其至少一端浮置。即使当在像素电极之间施加正向驱动电压时，无效发光元件也可以保持非激活状态，并且因此可以基本上保持非发射状态。
图7和图8是示出根据本公开的实施方式的像素PXL的平面图。例如，图7基于包括具有串联-并联结构的发光单元EMU的像素PXL中的发光单元EMU示出了像素区域PXA的示例结构，并且图8基于包括具有并联结构的发光单元EMU的像素PXL中的发光单元EMU示出了像素区域PXA的示例结构。
为了方便起见，尽管图7示出了具有如图6b的实施方式中那样的两级串联-并联结构的发光单元EMU，但是本公开不限于此。例如，发光单元EMU可以形成为三级或更多级的串联-并联结构(例如，图6c的四级串联-并联结构)，并且发光单元EMU的结构可以根据构成发光单元EMU的串联级的数量等而各种改变。
图7和图8的所描述的实施方式示出了具有并联结构的发光单元EMU，其中第一像素电极和第二像素电极通过将分离成四个电极的电极划分成两组并连接四个电极而形成，但是本公开不限于此。例如，具有并联结构的发光单元EMU可以包括更少数量的电极(例如，两个或三个电极)。
此外，图7和图8示出了其中像素区域PXA具有包括一对短边和一对长边的矩形板形状的实施方式。短边的延伸方向表示为第一方向DR1，并且长边的延伸方向表示为第二方向DR2。然而，可以根据像素区域PXA的尺寸和/或形状来改变延伸方向。
首先，参考图5至图7，像素PXL可以包括对应于发光单元EMU的串联级的多个发光元件阵列区域AR。例如，像素PXL可以包括对应于第一串联级的第一发光元件阵列区域AR1和对应于第二串联级的第二发光元件阵列区域AR2。第一发光元件阵列区域AR1和第二发光元件阵列区域AR2可以设置成在像素区域PXA中彼此间隔开。
当像素PXL的发光单元EMU仅包括一个串联级时，仅单个发光元件阵列区域AR(或发射区域EA)可以设置在像素区域PXA中。然而，如在下面将要描述的图8的实施方式中那样，即使当像素PXL的发光单元EMU仅包括一个串联级时，在串联级中并联连接的多个发光元件LD也可以被划分并设置在两个或更多个发光元件阵列区域AR中。
根据所描述的实施方式，在每个像素区域PXA中，包括至少一个发光元件阵列区域AR的一个区域可以构成相应像素PXL的发射区域EA。像素区域PXA的除发射区域EA之外的其余区域可以是非发射区域NEA。根据实施方式，非发射区域NEA可以设置在发射区域EA周围以围绕发射区域EA。
即，像素区域PXA可以包括能够在发射区域EA中发射光的发光元件LD和除发射区域EA之外的非发射区域NEA。在一些实施方式中，发射区域EA可以包括对应于至少一个串联级的至少一个发光元件阵列区域AR。
每个发光元件阵列区域AR可以是其中每个串联级的发光元件LD可以布置和/或对准以发光的区域，并且也可以被称为“发光元件对准区域”或“子发射区域”。每个发光元件阵列区域AR可以包括至少一对像素电极ELT和连接在像素电极ELT之间的一个或多个发光元件LD。
例如，第一发光元件阵列区域AR1可以包括第一电极ELT1、第二电极ELT2以及连接在第一电极ELT1和第二电极ELT2之间的一个或多个第一发光元件LD1。类似地，第二发光元件阵列区域AR2可以包括第三电极ELT3、第四电极ELT4以及连接在第三电极ELT3和第四电极ELT4之间的一个或多个第二发光元件LD2。
在一些实施方式中，每个发光元件阵列区域AR还可以包括用于将像素电极ELT稳定地连接到相邻的发光元件LD和/或用于连接两个连续的串联级的接触电极CNE。在描述本实施方式时，第一电极ELT1至第四电极ELT4限定为像素电极，并且接触电极CNE将被描述为与像素电极分离的元件。然而，本公开不限于此。例如，第一电极ELT1至第四电极ELT4和接触电极CNE可以综合地视为像素电极。
根据一些实施方式，第一发光元件阵列区域AR1和第二发光元件阵列区域AR2可以具有基本上相同或相似的结构，但是本公开不限于此。在一些实施方式中，设置在第一发光元件阵列区域AR1和第二发光元件阵列区域AR2中的发光元件LD的数量可以是相同的或不同的，或者像素电极ELT和/或接触电极CNE的形状可以是相同的或不同的。
当更全局地描述像素PXL的结构时，像素PXL可以包括形成在相应的像素区域PXA中的多个像素电极ELT、在每个发光元件阵列区域AR中布置在像素电极ELT之间的发光元件LD以及用于将发光元件LD稳定地连接到像素电极ELT的接触电极CNE。
根据一些实施方式，像素电极ELT、发光元件LD和接触电极CNE可以基于基础层BSL的其上形成像素PXL的一个表面顺序地设置。下面将详细描述像素PXL的截面结构。
像素电极ELT可以包括设置在每个发光元件阵列区域AR中的至少一对电极。例如，像素电极ELT可以包括在第一发光元件阵列区域AR1中彼此相对设置的第一电极ELT1和第二电极ELT2以及在第二发光元件阵列区域AR2中彼此相对设置的第三电极ELT3和第四电极ELT4。
在每个发光元件阵列区域AR中，第一电极ELT1至第四电极ELT4设置成在第一方向DR1上彼此隔开，并且可以在第二方向DR2上延伸，但是本公开不限于此。在实施方式中，第一方向DR1可以是横向(或行方向)，并且第二方向DR2可以是竖直方向(或列方向)，但是本公开不限于此。
在一些实施方式中，在每个像素区域PXA中，第一电极ELT1至第四电极ELT4可以具有均匀的宽度或不均匀的宽度，并且可以包括弯折部分或者可以不包括弯折部分。也就是说，第一电极ELT1至第四电极ELT4中的每一个的形状和/或相互布置结构可以根据实施方式而各种改变。
第一电极ELT1至第四电极ELT4中的一些可以以这样的方式形成，即，首先形成一个对准线，并且然后断开该一个对准线，以在一个像素PXL和与其相邻的像素PXL之间的区域(例如，每个像素区域PXA的上端区域和/或下端区域)中分离成像素电极ELT。因此，可以减少用于在每个像素区域PXA中对准发光元件LD的对准信号的数量，并且还可以将每个像素电极ELT形成为与像素PXL中的每个串联级对应的单独电极。
构成每个串联级的一对像素电极ELT可以在每个发光元件阵列区域AR中设置成彼此相对靠近，并且可以在其余区域中设置成彼此相距相对长的距离。例如，一对像素电极ELT可以设置成在每个发光元件阵列区域AR中以第一间隔彼此相对，并且可以设置成在非发射区域NEA中以大于第一间隔的第二间隔彼此相对。
因此，在每个像素区域PXA中提供和对准发光元件LD的操作中，发光元件LD可以布置在期望的区域中。例如，当通过向像素电极ELT(或分离成像素电极ELT之前的对准线)施加对准信号(例如，设定或预定对准信号)而在像素区域PXA中对准发光元件LD时，在其中相邻像素电极ELT之间的距离相对短的发光元件阵列区域AR中产生较强的电场。因此，发光元件LD可以在相邻的像素电极ELT上布置在发光元件阵列区域AR中。
像素电极ELT中的一个(例如，第一电极ELT1)可以通过第一接触部分CNT1连接到像素电路PXC和/或第一电力线PL1。像素电极ELT中的另一个(例如，第四电极ELT4)可以通过第二接触部分CNT2连接到第二电力线PL2。
根据一些实施方式，像素电极ELT可以通过接触电极CNE连接到发光元件LD。例如，每个像素电极ELT可以通过每个接触电极CNE连接到至少一个相邻发光元件LD的第一端EP1或第二端EP2。
发光元件LD可以划分并布置在发光元件阵列区域AR中。发光元件LD可以布置在设置在每个发光元件阵列区域AR中的一对相邻的像素电极ELT之间。这里，布置在该对相邻的像素电极ELT之间的发光元件LD可以意味着发光元件LD的至少一部分区域设置在该对相邻的像素电极ELT之间的区域以及其上区域和/或下区域中。
例如，发光元件LD可以包括第一发光元件LD1和第二发光元件LD2，第一发光元件LD1和第二发光元件LD2被划分和布置在第一发光元件阵列区域AR1和第二发光元件阵列区域AR2中。第一发光元件LD1可以连接在第一电极ELT1和第二电极ELT2之间，并且第二发光元件LD2可以连接在第三电极ELT3和第四电极ELT4之间。
在实施方式中，发光元件LD可以通过每个接触电极CNE连接到每个像素电极ELT。在一些实施方式中，设置在两个连续串联级中的发光元件LD可以通过至少一个接触电极CNE串联连接。
例如，像素PXL可以包括接触电极CNE，接触电极CNE设置在每个像素电极ELT上并且将与像素电极ELT相邻的一个或多个发光元件LD的第一端EP1或第二端EP2连接到像素电极ELT。作为示例，像素PXL可以包括第一接触电极CNE1至第三接触电极CNE3。
第一接触电极CNE1可以设置在第一发光元件LD1的第一端EP1和第一电极ELT1上。第一接触电极CNE1可以将第一发光元件LD1的第一端EP1连接到第一电极ELT1。
第二接触电极CNE2可以设置在第一发光元件LD1的第二端EP2和第二电极ELT2上，以将第一发光元件LD1的第二端EP2连接到第二电极ELT2。此外，第二接触电极CNE2还可以设置在第二发光元件LD2的第一端EP1和第三电极ELT3上，以将第二发光元件LD2的第一端EP1连接到第三电极ELT3。
为此，第二接触电极CNE2可以从第一发光元件阵列区域AR1延伸到第二发光元件阵列区域AR2，以将第二电极ELT2连接到第三电极ELT3。在实施方式中，第二接触电极CNE2可以包括设置在第一发光元件阵列区域AR1和第二发光元件阵列区域AR2中的多个单独的电极，并且这些单独的电极可以通过桥接图案等连接。第一串联级和第二串联级可以通过第二接触电极CNE2连接。
第三接触电极CNE3可以设置在第二发光元件LD2的第二端EP2和第四电极ELT4上，以将第二发光元件LD2的第二端EP2连接到第四电极ELT4。
以上述方式，像素电极ELT和发光元件LD可以使用接触电极CNE以期望的形式连接。例如，第一发光元件LD1和第二发光元件LD2可以使用接触电极CNE串联连接。
在一些实施方式中，为了提高提供给每个发光元件阵列区域AR的发光元件LD的利用率，可以调整用于对准发光元件LD的对准信号，或者可以形成磁场以偏置和对准发光元件LD，使得更大数量(或比例)的发光元件LD在发光元件阵列区域AR中在特定方向上对准。在这种情况下，可以根据更多发光元件LD的布置方向使用接触电极CNE来连接像素电极ELT。因此，可以改善发光元件LD的利用率并改善像素PXL的光效率。
在实施方式中，每个接触电极CNE直接形成在相邻发光元件LD的第一端EP1或第二端EP2上，并且连接到发光元件LD的第一端EP1或第二端EP2。
在一些实施方式中，未示出的绝缘层(例如，下面将描述的图9a至图9c的第一绝缘层INS1)可以插置在每个接触电极CNE和与其对应的像素电极ELT之间，并且每个接触电极CNE和与其对应的像素电极ELT可以通过穿过绝缘层的每个接触孔CH(例如，第一接触孔CH1和第二接触孔CH2)连接。在这种情况下，像素电极ELT由绝缘层稳定地覆盖，从而防止像素电极ELT在随后的工艺中被损坏。
例如，第一接触电极CNE1可以通过第一接触孔CH1电连接到第一电极ELT1，并且第三接触电极CNE3可以通过第四接触孔CH4电连接到第四电极ELT4。公共连接到第二电极ELT2和第三电极ELT3的第二接触电极CNE2可以通过第二接触孔CH2电连接到第二电极ELT2，并且可以通过第三接触孔CH3电连接到第三电极ELT3。
在实施方式中，像素电极ELT和与其对应的接触电极CNE可以通过每个发光元件阵列区域AR外部(例如，非发射区域NEA中)的接触孔CH连接。在这种情况下，因为可以至少通过避开其中布置发光元件LD的区域来执行在绝缘层中形成接触孔CH的工艺，所以可以防止或减少对发光元件LD的损坏。
参考图8，发光单元EMU可以具有对应于图6a的实施方式的一级串联结构(即，并联结构)。在这种情况下，每个像素区域PXA可以包括单个发光元件阵列区域AR或者可以包括多个发光元件阵列区域AR。
例如，如图7的实施方式中那样，即使在图8的实施方式中，第一电极ELT1和第二电极ELT2可以设置在第一发光元件阵列区域AR1中，并且第三电极ELT3和第四电极ELT4可以设置在第二发光元件阵列区域AR2中。可以使用第一接触电极CNE1连接第一电极ELT1和第三电极ELT3，并且可以使用第二接触电极CNE2连接第二电极ELT2和第四电极ELT4。在这种情况下，第一电极ELT1和第三电极ELT3可以电形成一个电极(例如，第一像素电极)，并且第二电极ELT2和第四电极ELT4可以电形成一个电极(例如，第二像素电极)。连接在第一电极ELT1和第二电极ELT2之间的发光元件LD可以与连接在第三电极ELT3和第四电极ELT4之间的发光元件LD并联连接。
在另一实施方式中，可以仅形成第一电极ELT1和第三电极ELT3中的一个，和/或可以仅形成第二电极ELT2和第四电极ELT4中的一个。
图9a至图9c是示出根据本公开的实施方式的像素PXL的剖视图。例如，图9a至图9c示出了沿着图7的线I-I'截取的像素PXL的截面的不同实施方式。与图9a的实施方式相比，图9b的实施方式还包括在腔CVT内的导电膜的残留物RSD，并且图9c的实施方式还包括设置在接触电极CNE上的绝缘图案INP。
作为可以设置在像素电路层PCL中的电路元件的示例，图9a至图9c示出了任意的晶体管M(例如，通过第一接触部分CNT1和桥接图案BRP连接到第一电极ELT1的晶体管)。在一些实施方式中，作为可以设置在像素电路层PCL中的线的示例，图9a至图9c示出了通过第二接触部分CNT2连接到第四电极ELT4的第二电力线PL2。
首先，参考图5至图9a，根据本公开的所描述的实施方式的像素PXL和包括像素PXL的显示面板DP可以包括在基础层BSL的一个表面上设置成彼此重叠的像素电路层PCL和显示元件层DPL。例如，显示区域DA可以包括设置在基础层BSL的一个表面上的像素电路层PCL和设置在像素电路层PCL上的显示元件层DPL。然而，基础层BSL上的像素电路层PCL和显示元件层DPL的相互位置可以根据实施方式而变化。
构成相应像素PXL的像素电路PXC的电路元件和连接至其的线可以设置在像素电路层PCL的每个像素区域PXA中。例如，像素电路层PCL可以包括设置在每个像素区域PXA中并构成相应像素PXL的像素电路PXC的多个晶体管M和存储电容器Cst。在一些实施方式中，像素电路层PCL还可以包括连接到每个像素电路PXC和/或发光单元EMU的一个或多个电力线和/或信号线。例如，像素电路层PCL可以包括第一电力线PL1、第二电力线PL2以及诸如扫描线SL和数据线DL的信号线。
在一些实施方式中，除了电路元件和线之外，像素电路层PCL可以包括多个绝缘层。例如，像素电路层PCL可以包括依次堆叠在基础层BSL的一个表面上的缓冲层BFL、栅极绝缘层GI、第一层间绝缘层ILD1、第二层间绝缘层ILD2和/或保护层PSV。根据一些实施方式，保护层PSV可以完全形成在显示区域DA中，以覆盖每个像素PXL的电路元件和连接至其的线，但是本公开不限于此。
在一些实施方式中，像素电路层PCL还可以包括第一导电层，第一导电层包括设置在晶体管M中的至少一些下方的至少一个光阻挡层(或晶体管M的底部金属层BML)。第一导电层可以包括具有导电性的至少一种导电材料，并且能够构成第一导电层的导电材料不受特别限制。
缓冲层BFL可以设置在基础层BSL的其上可选地形成第一导电层的一个表面上。缓冲层BFL可以防止或基本上防止杂质扩散到每个电路元件中。缓冲层BFL可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，缓冲层BFL可以包括各种类型的有机/无机绝缘材料，诸如氮化硅(SiNx)、氧化硅(SiOx)和氮氧化硅(SiOxNy)。
半导体层可以设置在缓冲层BFL上。半导体层可以包括每个晶体管M的半导体图案SCP。半导体图案SCP可以包括与栅电极GE重叠的沟道区域以及设置在沟道区域的两侧处的第一导电区域和第二导电区域(例如，源极区域和漏极区域)。
根据一些实施方式，半导体图案SCP可以是由多晶硅、非晶硅或氧化物半导体制成的半导体图案。在一些实施方式中，半导体图案SCP的沟道区域可以是未掺杂杂质的半导体图案，并且可以是本征半导体，并且半导体图案SCP的第一区域和第二区域可以各自是掺杂杂质(例如，设定或预定杂质)的半导体图案。
在一些实施方式中，构成每个像素电路PXC的晶体管M的半导体图案SCP可以由基本上相同或相似的材料制成。例如，晶体管M的半导体图案SCP可以由选自多晶硅、非晶硅和氧化物半导体的相同的材料制成。
在实施方式中，晶体管M中的一些以及其它晶体管可以包括由不同材料制成的半导体图案SCP。例如，在晶体管M中，一些晶体管的半导体图案SCP可以由多晶硅或非晶硅制成，并且其余晶体管M的半导体图案SCP可以由氧化物半导体制成。
栅极绝缘层GI可以设置在半导体层上。栅极绝缘层GI可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或至少一种有机绝缘材料。例如，栅极绝缘层GI可以包括各种类型的有机/无机绝缘材料，诸如氮化硅(SiNx)、氧化硅(SiOx)和氮氧化硅(SiOxNy)。
第二导电层可以设置在栅极绝缘层GI上。第二导电层可以包括每个晶体管M的栅电极GE。例如，栅电极GE可以设置成与每个半导体图案SCP重叠，且栅极绝缘层GI插置在其之间。在一些实施方式中，第二导电层还可以包括存储电容器Cst的一个电极和/或线(例如，设定或预定线)(例如，扫描线SL)。第二导电层可以包括具有导电性的至少一种导电材料，并且能够构成第二导电层的导电材料不受特别限制。
第一层间绝缘层ILD1可以设置在第二导电层上。第一层间绝缘层ILD1可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或至少一种有机绝缘材料。例如，第一层间绝缘层ILD1可以包括各种类型的有机/无机绝缘材料，包括氮化硅(SiNx)、氧化硅(SiOx)和氮氧化硅(SiOxNy)，并且构成第一层间绝缘层ILD1的材料不受特别限制。
第三导电层可以设置在第一层间绝缘层ILD1上。第三导电层可以包括每个晶体管M的第一晶体管电极TE1和第二晶体管电极TE2。这里，第一晶体管电极TE1和第二晶体管电极TE2可以是源电极和漏电极。晶体管M的第一晶体管电极TE1和第二晶体管电极TE2可以通过依次穿过第一层间绝缘层ILD1和栅极绝缘层GI的相应通孔连接到相应晶体管M的半导体图案SCP的第一区域和第二区域。在一些实施方式中，第三导电层还可以包括存储电容器Cst的一个电极和/或线(例如，设定或预定线)(例如，数据线DL)。第三导电层可以包括至少一种导电材料以具有导电性，并且能够构成第三导电层的导电材料不受特别限制。
第二层间绝缘层ILD2可以设置在第三导电层上。第二层间绝缘层ILD2可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或至少一种有机绝缘材料。例如，第二层间绝缘层ILD2可以包括各种类型的有机/无机绝缘材料，包括氮化硅(SiNx)、氧化硅(SiOx)和氮氧化硅(SiOxNy)，并且构成第二层间绝缘层ILD2的材料不受特别限制。
第四导电层可以设置在第二层间绝缘层ILD2上。第四导电层是连接像素电路层PCL和显示元件层DPL的桥接图案BRP和/或线(例如，设定或预定线(例如，第一电力线PL1和/或第二电力线PL2))。桥接图案BRP可以通过第一接触部分CNT1连接到发光单元EMU的第一像素电极(例如，第一电极ELT1)。第二电力线PL2可以通过第二接触部分CNT2连接到发光单元EMU的最后像素电极(例如，第四电极ELT4)。第四导电层可以包括至少一种导电材料以具有导电性，并且能够构成第四导电层的导电材料不受特别限制。
保护层PSV可以设置在第四导电层上。保护层PSV可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或至少一种有机绝缘材料。例如，保护层PSV可以包括至少一个有机绝缘层，并且可以基本上平坦化像素电路层PCL的表面。在实施方式中，有机绝缘膜可以包括选自丙烯酸基树脂(聚丙烯酸酯基树脂)、环氧基树脂、酚醛基树脂、聚酰胺基树脂、聚酰亚胺基树脂、不饱和聚酯基树脂、聚亚苯基醚基树脂、聚苯硫醚基树脂和苯并环丁烯树脂中的至少一种，但是本公开不限于此。
在本公开的实施方式中，保护层PSV可以在其中布置有发光元件LD的至少一个发光元件阵列区域AR中蚀刻其至少一定厚度，从而在发光元件LD下方形成腔CVT。例如，保护层PSV可以通过在发光元件LD下方蚀刻第一宽度W1，以在发光元件LD下方形成腔CVT。
显示元件层DPL可以设置在保护层PSV上。显示元件层DPL可以包括每个像素PXL的发光单元EMU。发光单元EMU可以通过穿过保护层PSV的一个或多个接触部分(例如，第一接触部分CNT1和第二接触部分CNT2)连接到相应像素PXL的像素电路PXC和/或电力线(例如，设定或预定电力线(例如，第二电力线PL2))。每个接触部分可以形成为至少一个接触孔或至少一个通孔的形式，但是本公开不限于此。
例如，构成相应像素PXL的发光单元EMU的像素电极ELT、发光元件LD和接触电极CNE可以设置在显示元件层DPL的每个像素区域PXA中。例如，显示元件层DPL可以包括设置在每个像素PXL的发光元件阵列区域AR中的多个像素电极ELT(例如，第一电极ELT1至第四电极ELT4)、串联、并联或串联-并联连接在像素电极ELT之间的多个发光元件LD以及连接像素电极ELT和发光元件LD的多个接触电极CNE。
在图9a至图9c中的每一个中，示出了一个发光元件LD，但是如在图7和图8的实施方式中那样，每个像素PXL可以包括在正向方向上连接在第一像素电极和最后像素电极(例如，第一电极ELT1和第四电极ELT4)之间的多个发光元件LD。因此，在描述图9a至图9c的实施方式和下面将描述的其它实施方式时，假设每个像素PXL包括多个发光元件LD。
在一些实施方式中，显示元件层DPL还可以包括至少一个导电层和/或至少一个绝缘层。例如，显示元件层DPL还可以包括设置在像素电极ELT上的第一绝缘层INS1，并且还可以可选地包括完全覆盖其中形成有像素电极ELT、发光元件LD、接触电极CNE等的发光单元EMU的上部分的外涂层OC。
像素电极ELT可以设置成在发射区域EA中彼此间隔开。作为示例，在每个发光元件阵列区域AR中，该对相邻的像素电极ELT(例如，第一电极ELT1和第二电极ELT2或者第三电极ELT3和第四电极ELT4)可以在保护层PSV上彼此相对。
根据一些实施方式，每个像素电极ELT可以具有针对每个像素PXL分开的图案或公共连接到多个像素PXL的图案。例如，第一电极ELT1至第四电极ELT4中的每一个可以具有其中其两端在相应像素区域PXA的外围区域中和/或在相邻像素区域PXA之间的区域中断开的独立图案。在实施方式中，至少一个像素电极(例如，第一电极ELT1)可以具有在相应像素区域PXA的外围区域中和/或在相邻像素区域PXA之间的区域中断开的独立图案。至少另一个像素电极(例如，第四电极ELT4)的一端可以在第一方向DR1或第二方向DR2上延伸，并且可以一体地连接到第一方向DR1或第二方向DR2上的另一个相邻像素PXL的像素电极(例如，设定或预定像素电极)(例如，相邻像素PXL的第四电极ELT4)。
像素电极ELT可以包括至少一种导电材料以具有导电性。作为示例，像素电极ELT可以包括选自包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)和铜(Cu)的各种金属材料中的至少一种金属或包括所述至少一种金属的合金，或者像素电极ELT可以包括选自导电氧化物和导电聚合物中的至少一种导电材料，导电氧化物诸如为氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、掺杂铝的氧化锌(AZO)、掺杂镓的氧化锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)或掺杂氟的氧化锡(FTO)，导电聚合物诸如为聚(3,4-亚乙基二氧噻吩)(PEDOT)，但本公开不限于此。例如，像素电极ELT可以包括其它导电材料，诸如碳纳米管或石墨烯。也就是说，像素电极ELT可以包括从各种导电材料中选择的至少一种导电材料以具有导电性，并且构成像素电极ELT的材料不受特别限制。在一些实施方式中，像素电极ELT可以包括相同的导电材料或不同的导电材料。
此外，像素电极ELT中的每一个可以形成为单层或多层。作为示例，像素电极ELT中的每一个可以包括反射电极层，反射电极层包括反射导电材料。在一些实施方式中，像素电极ELT中的每一个还可以可选地包括设置在反射电极层上方和/或下方的至少一个透明电极层和覆盖反射电极层和/或透明电极层的上部分的至少一个导电封盖层。
第一绝缘层INS1设置在基础层BSL(包括像素电极ELT)的一个表面上。根据一些实施方式，第一绝缘层INS1可以首先形成以完全覆盖第一电极ELT1和第二电极ELT2。在发光元件LD提供并对准在第一绝缘层INS1上之后，第一绝缘层INS1部分地开口以暴露像素电极ELT的一个区域，或者一个或多个接触孔(例如，第一接触孔CH1和第二接触孔CH2)可以形成在第一绝缘层INS1中，从而将像素电极ELT连接到接触电极CNE。因为形成像素电极ELT并且像素电极ELT然后由第一绝缘层INS1等覆盖，所以可以防止或减少在随后的工艺中对像素电极ELT的损坏。
第一绝缘层INS1可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或至少一种有机绝缘材料。在实施方式中，第一绝缘层INS1可以包括至少一个无机绝缘膜，无机绝缘膜包括至少一种无机绝缘材料，诸如氮化硅(SiNx)、氧化硅(SiOx)或氧化铝(AlOx)。
在本公开的实施方式中，第一绝缘层INS1可以在其中布置有发光元件LD的至少一个发光元件阵列区域AR中以第二宽度W2开口，从而在发光元件LD下方形成腔CVT。根据一些实施方式，第二宽度W2可以小于发光元件LD的长度(参见图4a的L)。作为示例，第二宽度W2可以比发光元件LD的长度L小0.5μm或更大。因此，发光元件LD可以稳定地布置在腔CVT上。
在本公开的实施方式中，腔CVT可以具有反向锥形形状。例如，腔CVT可以在其与保护层PSV对应的下区域中具有第一宽度W1，并且在其与第一绝缘层INS1对应的上区域中具有小于第一宽度W1的第二宽度W2。在这种情况下，在形成腔CVT之后执行的形成接触电极CNE的工艺中，在形成导电层以形成接触电极CNE的工艺期间，导电层可以自动断开(或开口)。因此，可以有效地防止在发光元件LD的第一端EP1和第二端EP2之间发生短路缺陷。
发光元件LD可以在其中形成第一绝缘层INS1等的每个发射区域EA(或每个发光元件阵列区域AR)中提供并对准。在实施方式中，在提供发光元件LD之前，诸如堤的坝结构可以形成在显示区域DA中，以围绕每个发射区域EA(或每个发光元件阵列区域AR)。此后，多个发光元件LD可以通过喷墨方法、狭缝涂布方法或其它各种方法提供给每个像素PXL的发射区域EA，并且对准信号(例如，设定或预定对准信号)(或对准电压)可以施加到像素电极ELT(例如，划分成像素电极ELT之前的对准线)中的每一个，从而将发光元件LD在像素电极ELT之间对准。
在实施方式中，发光元件LD可以设置在第一绝缘层INS1上，以布置在设置在每个发射区域EA(或每个发光元件阵列区域AR)中的一对相邻的像素电极ELT之间的区域上。在一些实施方式中，发光元件LD可以布置成与该对像素电极ELT中的至少一个重叠或不重叠。
例如，至少一个第一发光元件LD1可以在第一电极ELT1和第二电极ELT2之间的区域上设置在第一绝缘层INS1上，使得第一发光元件LD1的第一端EP1和第二端EP2分别面对第一电极ELT1和第二电极ELT2。第一发光元件LD1的第一端EP1可以与第一电极ELT1重叠或者可以不与第一电极ELT1重叠，并且第一发光元件LD1的第二端EP2可以与第二电极ELT2重叠或者可以不与第二电极ELT2重叠。
类似地，至少一个第二发光元件LD2可以在第三电极ELT3和第四电极ELT4之间的区域上设置在第一绝缘层INS1上，使得第二发光元件LD2的第一端EP1和第二端EP2分别面对第三电极ELT3和第四电极ELT4。第二发光元件LD2的第一端EP1可以与第三电极ELT3重叠或者可以不与第三电极ELT3重叠，并且第二发光元件LD2的第二端EP2可以与第四电极ELT4重叠或者可以不与第四电极ELT4重叠。
在本公开的实施方式中，发光元件LD可以设置在第一绝缘层INS1上，以定位在腔CVT上。例如，第一发光元件LD1的中央区域可以位于腔CVT上，并且第一发光元件LD1的第一端EP1和第二端EP2可以在腔CVT的两侧处设置在第一绝缘层INS1上。
在图9a至图9c中，基于一个第一发光元件LD示出了像素PXL的截面，但是腔CVT也可以形成在第二发光元件LD2下方。第二发光元件LD2可以以与第一发光元件LD1基本上相同的结构和/或方式设置在腔CVT上。
接触电极CNE可以分别设置在发光元件LD的第一端EP1和第二端EP2上。例如，第一接触电极CNE1和第二接触电极CNE2可以设置在第一发光元件LD1的第一端EP1和第二端EP2上以及第一电极ELT1和第二电极ELT2上。第一接触电极CNE1通过第一接触孔CH1将第一发光元件LD1的第一端EP1连接到第一电极ELT1。第二接触电极CNE2通过第二接触孔CH2将第一发光元件LD1的第二端EP2连接到第二电极ELT2。
类似地，第二接触电极CNE2和第三接触电极CNE3可以分别设置在第二发光元件LD2的第一端EP1和第二端EP2上(例如，以及第三电极ELT3和第四电极ELT4上)。第二接触电极CNE2通过第三接触孔CH3将第二发光元件LD2的第一端EP1连接到第三电极ELT3。第三接触电极CNE3通过第四接触孔CH4将第二发光元件LD2的第二端EP2连接到第四电极ELT4。
接触电极CNE可以由各种透明导电材料制成。作为示例，接触电极CNE可以包括选自各种透明导电材料中的至少一种，各种透明导电材料诸如为氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、氧化铟(In2O3)、掺杂铝的氧化锌(AZO)、掺杂镓的氧化锌(GZO)、锌锡氧化物(ZTO)、镓锡氧化物(GTO)和掺杂氟的氧化锡(FTO)。因此，通过发光元件LD的相应的第一端EP1和第二端EP2从发光元件LD发射的光可以穿过接触电极CNE以发射到像素PXL的外部。
在本公开的实施方式中，接触电极CNE可以设置在相同的层上，并且可以在相同的时间(例如，并行或同时)形成。例如，接触电极CNE可以由一个导电膜形成，并且可以在相同的时间(例如，并行或同时)被图案化。作为示例，设置在每个发光元件阵列区域AR中的一对接触电极CNE(例如，第一接触电极CNE1和第二接触电极CNE2或者第二接触电极CNE2和第三接触电极CNE3)可以通过单个掩模工艺分离，以在形成在发光元件阵列区域AR中的腔CVT上彼此隔开。该对接触电极CNE可以通过腔CVT稳定地断开(或开口)，并且可以在腔CVT的上区域中以第二宽度W2(即，相应于第二宽度W2的距离)彼此隔开。
当接触电极CNE如上所述在相同的时间(例如，并行或同时)图案化时，可以简化像素PXL和包括像素PXL的显示面板DP的制造工艺。在一些实施方式中，当腔CVT形成在发光元件LD下方时，在图案化和/或形成用于形成接触电极CNE的导电膜的工艺中，导电膜可以在发光元件LD下方稳定地断开。因此，可以确保电稳定性并防止发光元件LD的第一端EP1和第二端EP2之间的短路缺陷。
外涂层OC可以设置在接触电极CNE上。例如，外涂层OC可以完全形成在显示区域DA中以覆盖像素电极ELT、第一绝缘层INS1、发光元件LD和接触电极CNE。外涂层OC可以包括至少一层无机膜和/或有机膜。在一些实施方式中，外涂层OC可以由低折射材料制成，以提高像素PXL的光效率。
在实施方式中，外涂层OC可以包括具有多层结构的薄膜封装层。例如，外涂层OC可以形成为具有多层结构的薄膜封装层，其包括至少两个无机绝缘层和插置在至少两个无机绝缘层之间的至少一个有机绝缘层。然而，外涂层OC的结构材料和/或结构可以各种改变。
参考图9b，当在形成用于形成接触电极CNE的导电膜的工艺中没有完全去除引入腔CVT中的导电材料时，像素PXL可以包括残留在腔CVT的侧壁上或内部的导电膜的残留物RSD。导电膜的残留物RSD可以包括与接触电极CNE相同的材料。
然而，当导电膜的残留物RSD保留在一对像素电极ELT中的一个下方(例如，仅在一对像素电极ELT中的一个下方)或者甚至当残留物RSD保留在该对像素电极ELT下方时，位于该对像素电极ELT下方的导电膜的残留物RSD可以彼此分离。例如，用于形成接触电极CNE的导电膜可以从腔CVT的底表面(例如，中央区域)完全去除，并且因此，位于该对像素电极ELT下方的导电膜的残留物RSD可以彼此分离。因此，导电膜的残留物RSD可以不引起短路缺陷。
参考图9c，像素PXL还可以包括分别设置在接触电极CNE上的绝缘图案INP。例如，像素PXL还可以包括设置在第一接触电极CNE1上的第一绝缘图案INP1和设置在第二接触电极CNE2上并与第一绝缘图案INP1分离的第二绝缘图案INP2。在一些实施方式中，当像素PXL包括第三接触电极CNE3时，像素PXL还可以包括设置在第三接触电极CNE3上的绝缘图案。
在实施方式中，可以使用在用于形成接触电极CNE的图案化导电膜的工艺中使用的光掩模来形成绝缘图案INP。例如，在形成接触电极CNE之后，光掩模可以不被去除并且可以被固化以形成稳定地固定发光元件LD和接触电极CNE的绝缘图案INP。在这种情况下，绝缘图案INP可以包括相同的光刻胶材料。在一些实施方式中，其中形成每个绝缘图案INP的区域可以与其中形成每个接触电极CNE的区域相匹配。例如，第一接触电极CNE1可以位于第一绝缘图案INP1下方(例如，仅位于第一绝缘图案INP1下方)，并且第二接触电极CNE2可以位于第二绝缘图案INP2下方(例如，仅位于第二绝缘图案INP2下方)。
在图9a至图9c的实施方式中，像素PXL包括位于发光元件LD下方的至少一个腔CVT。作为示例，像素PXL可以包括设置在每个发光元件阵列区域AR中的至少一个腔CVT。
每个腔CVT可以形成在保护层PSV和第一绝缘层INS1中，以在布置在每个发光元件阵列区域AR中的一个或多个发光元件LD(例如，多个第一发光元件LD1或多个第二发光元件LD2)下方与发光元件阵列区域AR中的彼此相对的一对像素电极ELT之间的区域对应。腔CVT可以在其对应于保护层PSV的下区域中具有与保护层PSV的蚀刻宽度对应的第一宽度W1并且在其对应于第一绝缘层INS1的上区域中具有与第一绝缘层INS1的蚀刻宽度对应的第二宽度W2。在这种情况下，第二宽度W2可以小于每个发光元件LD的长度L。因此，发光元件LD可以在腔CVT上布置在一对像素电极ELT之间。
根据本公开的所描述的实施方式，在形成和蚀刻用于形成接触电极CNE的导电膜的工艺中，接触电极CNE可以通过腔CVT自动和/或有效地断开。因此，接触电极CNE可以使用一个光掩模同时形成，并且此外，可以防止在发光元件LD的第一端EP1和第二端EP2之间出现短路缺陷。
在实施方式中，第二宽度W2可以小于第一宽度W1，并且因此腔CVT可以具有反向锥形形状。在这种情况下，在形成导电膜以形成接触电极CNE的工艺(例如，沉积)期间，导电膜可以通过腔CVT自动断开。因此，可以更有效地防止在发光元件LD的第一端EP1和第二端EP2之间出现短路缺陷。
图10是示出根据本公开的实施方式的像素PXL的平面图。例如，图10示出了图7的实施方式的修改的实施方式。
图11a至图11c是示出根据本公开的实施方式的像素PXL的剖视图。例如，图11a至图11c示出了沿着图10的线II-II'截取的像素PXL的截面的不同实施方式，并且示出了图9a至图9c的实施方式的修改的实施方式。
在描述图10至图11c的实施方式时，与图7至图9c的实施方式的组件相似或相似的组件由相同的附图标记表示，并且将省略其详细描述。
参考图10至图11c，像素PXL还可以包括第一堤BNK1和第二堤BNK2。第一堤BNK1至少设置在发射区域EA中以与像素电极ELT重叠，并且第二堤BNK2可以设置在非发射区域NEA中以围绕每个发射区域EA。在图10至图11c的实施方式中，像素PXL被示为包括第一堤BNK1和第二堤BNK2两者，但本公开不限于此。例如，在实施方式中，像素PXL可以仅包括第一堤BNK1和第二堤BNK2中的一个。
第一堤BNK1可以设置在像素电极ELT下方。例如，第一堤BNK1可以设置在像素电极ELT下方，以在衬底的厚度方向上与像素电极ELT中的每一个的一区域重叠。
第一堤BNK1可以用于形成围绕发光元件LD的壁结构，并且可以以单独的图案或一体的图案形成。例如，如图10至图11c中所示，第一堤BNK1可以包括各自与至少一个像素电极ELT的一个区域重叠并且在一对相邻的像素电极ELT之间分离的多个单独的堤图案。然而，本公开不限于此。例如，在实施方式中，第一堤BNK1可以形成为包括与每个发光元件阵列区域AR对应的开口或槽的一体的堤图案。
第一堤BNK1可以包括绝缘材料，绝缘材料包括至少一种无机材料和/或至少一种有机材料。作为示例，第一堤BNK1可以包括至少一层无机膜，无机膜包括各种无机绝缘材料，诸如氮化硅(SiNx)、氧化硅(SiOx)和氮氧化硅(SiOxNy)。替代地，第一堤BNK1可以包括至少一层有机膜，有机膜包括各种有机绝缘材料，或者第一堤BNK1可以形成为包括有机材料和无机材料的组合的单层绝缘体或多层绝缘体。也就是说，第一堤BNK1的结构材料和/或图案形状可以各种改变。
因为第一堤BNK1设置在像素电极ELT中的每一个的一个区域下方，所以像素电极ELT可以在其中形成第一堤BNK1的区域中向上突出。因此，第一堤BNK1可以与像素电极ELT一起形成可反射堤(也称为“反射屏障”)。例如，像素电极ELT和/或第一堤BNK1可以由反射材料制成，或者具有反射率的至少一个反射膜可以形成在像素电极ELT和/或第一堤BNK1的突出侧壁上。因此，从发光元件LD的面对像素电极ELT的第一端EP1和第二端EP2发射的光可以被更多地导向显示面板DP的前方。如上所述，当像素电极ELT的一个区域使用第一堤BNK1向上突出时，在从像素PXL产生的光中，可以增加引导朝向显示面板DP的前方的光的比例，从而改善像素PXL的光效率。
第二堤BNK2可以是限定每个像素PXL的发射区域EA的结构，并且可以是例如像素限定膜。例如，第二堤BNK2可以设置在发射区域EA周围，以围绕每个像素PXL的发射区域EA。作为示例，第二堤BNK2可以设置在每个像素区域PXA的边界区域中和/或相邻像素区域PXA之间的区域中。
第二堤BNK2可以与像素电极ELT部分地重叠或者可以不与像素电极ELT部分地重叠。例如，每个像素电极ELT可以延伸到非发射区域NEA，以与第二堤BNK2重叠，或者可以在发射区域EA中断开以不与第二堤BNK2重叠。
在一些实施方式中，第二堤BNK2可以与第一接触部分CNT1和/或第二接触部分CNT2重叠或者可以不与第一接触部分CNT1和/或第二接触部分CNT2重叠。例如，第一接触部分CNT1和/或第二接触部分CNT2可以形成在非发射区域NEA中以与第二堤BNK2重叠，或者可以形成在发射区域EA中以不与第二堤BNK2重叠。
第二堤BNK2可以包括至少一种光阻挡材料和/或至少一种反射材料，以防止相邻像素PXL之间的光泄漏。例如，第二堤BNK2可以包括选自各种类型的黑矩阵材料中的至少一种黑矩阵材料(例如，当前已知的至少一种光阻挡材料)和/或具有特定颜色的滤色器材料。作为示例，第二堤BNK2可以形成为黑色不透明图案以阻挡光透射。在实施方式中，反射膜(未示出)可以形成在第二堤BNK2的表面(例如，侧壁)上，以进一步增加像素PXL的光效率。
在一些实施方式中，在向每个像素PXL提供发光元件LD的操作中，第二堤BNK2可以用作限定发光元件LD应该被提供到的每个发射区域EA的坝结构。例如，每个发射区域EA可以由第二堤BNK2分隔，并且因此，期望类型和/或量的发光元件墨水可以提供至发射区域EA。
在实施方式中，在形成第一堤BNK1的工艺中，第二堤BNK2可以与第一堤BNK1并行(例如，同时或基本上同时)形成在相同的层处。在实施方式中，第二堤BNK2可以通过与形成第一堤BNK1的工艺分开的工艺形成在与第一堤BNK1相同的层或不同的层处。作为示例，第二堤BNK2可以形成在第一堤BNK1上(例如，形成在第一绝缘层INS1上)。在一些实施方式中，第二堤BNK2的位置可以根据实施方式而变化。此外，第二堤BNK2可以与第一堤BNK1部分地重叠或者可以不与第一堤BNK1部分地重叠。
图12a至图12l是依次示出根据本公开的实施方式的制造显示设备DD的方法的剖视图。例如，图12a至图12l顺序地示出了在制造包括根据图7至图9c的实施方式的像素PXL的显示设备DD的操作中制造像素PXL的操作。为方便起见，图12a至图12l示出了对应于图9a的实施方式的像素PXL的截面。在一些实施方式中，将基于形成腔CVT和显示元件层DPL的方法来描述根据实施方式的制造像素PXL和包括像素PXL的显示设备DD的方法。
参考图7至图12a，首先，在基础层BSL上形成像素电路层PCL。例如，在基础层BSL上在每个像素区域PXA中形成相应像素PXL的电路元件和线之后，可以形成覆盖电路元件和线的保护层PSV。像素电路层PCL可以通过典型的背板工艺形成，并且因此，将省略形成像素电路层PCL的方法的详细描述。
在一些实施方式中，保护层PSV可以包括至少一个有机绝缘层，并且因此像素电路层PCL的表面可以被平坦化。可以在保护层PSV上形成用于连接到显示元件层DPL的一个或多个接触部分，例如，每个像素PXL的第一接触部分CNT1和第二接触部分CNT2。
参考图7至图12b，在像素电路层PCL上在每个像素区域PXA中形成彼此相对的至少一对像素电极ELT1和ELT2。例如，第一电极ELT1和第二电极ELT2可以在第一发光元件阵列区域AR1中形成为彼此相对，并且第三电极ELT3和第四电极ELT4可以在第二发光元件阵列区域AR2中形成为彼此相对。
根据一些实施方式，像素电极ELT中的一个(例如，第一电极ELT1)可以形成为通过第一接触部分CNT1连接到至少一个电路元件(例如，至少一个晶体管M)，并且像素电极ELT中的另一个(例如，第四电极ELT4)可以形成为通过第二接触部分CNT2连接到第二电力线PL2。
像素电极ELT可以通过形成导电膜的各种工艺(诸如沉积工艺)和图案化导电膜的各种工艺(诸如湿法蚀刻工艺)来形成。也就是说，形成像素电极ELT的方法不受特别限制。
参考图7至图12c，在基础层BSL(包括像素电极ELT)的一个表面上形成第一绝缘层INS1，以覆盖像素电极ELT。作为示例，第一绝缘层INS1可以形成在基础层BSL的显示区域DA上，以完全覆盖其中形成每个像素PXL的像素电极ELT的显示区域DA。
根据一些实施方式，第一绝缘层INS1可以通过在基础层BSL(包括像素电极ELT)的一个表面上形成至少一层无机绝缘膜来形成。在实施方式中，第一绝缘层INS1可以通过形成绝缘膜的各种工艺(诸如沉积工艺)来形成，并且形成第一绝缘层INS1的方法不受特别限制。
参考图7至图12d，可以在第一绝缘层INS1上形成第一光掩模PRM1(也称为“第一光刻胶图案”)，以覆盖除其中待形成每个腔CVT的区域之外的其余区域。例如，每个发光元件阵列区域AR中的第一绝缘层INS1上的与一对像素电极ELT之间的区域(例如，第一像素电极ELT1和第二像素电极ELT2之间的区域或第三像素电极ELT3和第四像素电极ELT4之间的区域)对应的一个区域，第一光掩模PRM1可以形成和/或设置在其余区域上。可以使用各种光刻胶材料形成第一光掩模PRM1。
参考图7至图12e，通过使用第一光掩模PRM1，可以在一对像素电极ELT之间的区域下方在第一绝缘层INS1和保护层PSV中形成腔CVT。例如，第一绝缘层INS1可以使用第一光掩模PRM1通过干法蚀刻在由第一光掩模PRM暴露的区域中以其全部厚度蚀刻，从而对应于暴露区域将第一绝缘层INS1蚀刻成以第二宽度W2开口。在一些实施方式中，相应地，保护层PSV可以在暴露区域中以至少其厚度蚀刻和/或灰化。
根据一些实施方式，第一绝缘层INS1和保护层PSV可以由具有不同蚀刻速率的材料制成。例如，第一绝缘层INS1可以形成为包括至少一层无机绝缘膜，并且保护层PSV可以形成为包括至少一层有机绝缘膜。在这种情况下，由于第一绝缘层INS1和保护层PSV之间的蚀刻速率的差异，可以在保护层PSV中形成具有比第一绝缘层INS1的蚀刻宽度(即，第二宽度W2)大的第一宽度W1的沟槽。因此，可以形成具有反向锥形形状的腔CVT。
参考图7至图12f，在形成腔CVT之后，去除第一光掩模PRM1。
参考图7至图12g，在第一绝缘层INS1上提供发光元件LD，并且在包括腔CVT的区域上在第一绝缘层INS1上在一对像素电极ELT之间对准发光元件LD。例如，通过喷墨方法、狭缝涂布方法或各种其它方法，可以在第一绝缘层INS1上在每个像素区域PXA(例如，发射区域EA)中提供多个发光元件LD，并且可以将对准信号(例如，设定或预定的对准信号)(或对准电压)施加到像素电极ELT(或分离成像素电极ELT之前的对准线)中的每一个，从而将发光元件LD在像素电极ELT之间对准。
作为示例，在第一发光元件阵列区域AR1中，第一发光元件LD1可以在第一发光元件阵列区域AR1的其中形成有腔CVT的一区域上对准，使得第一发光元件LD1的第一端EP1和第二端EP2分别在第一电极ELT1和第二电极ELT2上。类似地，在第二发光元件阵列区域AR2中，第二发光元件LD2可以在第二发光元件阵列区域AR2的其中形成有腔CVT的一区域上对准，使得第二发光元件LD2的第一端EP1和第二端EP2分别在第三电极ELT3和第四电极ELT4上。
参考图7至图12h，形成用于在随后的工艺中形成的每个接触电极CNE和与其对应的像素电极ELT之间连接的接触孔CH。作为示例，可以形成穿过第一绝缘层INS1的第一接触孔CH1和第二接触孔CH2，以分别暴露第一电极ELT1的一个区域和第二电极ELT2的一个区域。类似地，可以形成穿过第一绝缘层INS1的第三接触孔CH3和第四接触孔CH4，以分别暴露第三电极ELT3的一个区域和第四电极ELT4的一个区域。
参考图7至图12i，在包括其中设置有腔CVT和发光元件LD的发射区域EA的像素区域PXA上形成导电膜CDL。例如，在包括各自包括多个发光元件LD的像素区域PXA的显示区域DA上，导电膜CDL可以通过形成导电膜CDL的各种工艺(诸如沉积工艺)形成。
因为腔CVT形成在发光元件LD下方，所以发光元件LD的下表面(例如，发光元件LD的中央区域)浮置在腔CVT上。因此，即使当在发光元件LD的下部分处发生接缝缺陷等时，导电膜CDL也不沿着发光元件LD的下表面连接。在一些实施方式中，在随后的用于图案化导电膜CDL的光刻工艺中，光可以通过腔CVT入射到发光元件LD的下区域上。因此，可以防止导电膜CDL的残留物保留在发光元件LD下方，从而防止由于导电膜CDL的残留物引起的短路缺陷。
在一些实施方式中，在形成导电膜CDL的工艺中，导电材料可以引入到腔CVT中，使得导电膜CDL可以形成在腔CVT内。例如，导电膜CDL可以甚至形成在腔CVT的侧壁和底表面上。
然而，当腔CVT具有反向锥形形状时，导电膜CDL可以在腔CVT内部断开。例如，由于反向锥形形状，导电材料可不沉积在位于腔CVT内部的像素电极ELT的后表面上(例如，反向锥形的起始点和其周边上的区域)。因此，从形成导电膜CDL的操作开始，导电膜CDL可以在发光元件LD下方自动断开。
另一方面，即使当根据工艺条件等导电膜CDL沉积在位于腔CVT内部的像素电极ELT的后表面上时，由于反向锥形形状，导电膜CDL也可以在蚀刻导电膜CDL的后续工艺中断开。
在本公开的实施方式中，在形成像素电极ELT之后形成反向锥形的腔CVT，但本公开不限于此。例如，在另一实施方式中，在形成像素电极ELT之前，可以在保护层PSV内部形成具有反向锥形形状的腔。在这种情况下，在形成用于形成像素电极ELT的导电膜(例如，金属膜)的操作中，导电膜可以自动断开。
参考图7至图12j，根据其中待形成每个接触电极CNE的区域，在导电膜CDL上形成第二光掩模PRM2(也称为“第二光刻胶图案”)。例如，第二光掩模PRM2可以形成在导电膜CDL的与发光元件LD的第一端EP1和与其相邻的像素电极ELT(例如，第一像素电极ELT1和/或第三像素电极ELT3)的一个区域以及发光元件LD的第二端EP2和与其相邻的像素电极ELT(例如，第二像素电极ELT2和/或第四像素电极ELT4)的一个区域重叠的一个区域上。
参考图7至图12k，使用第二光掩模PRM2通过蚀刻导电膜CDL的工艺，在发光元件LD的第一端EP1和第二端EP2上形成接触电极CNE。例如，导电膜CDL可以使用第二光掩模PRM2通过湿法蚀刻来蚀刻，从而在第一发光元件LD1的第一端EP1和第一电极ELT1上形成第一接触电极CNE1，在第一发光元件LD1的第二端EP2、第二电极ELT2、第二发光元件LD2的第一端EP1和第三电极ELT3上形成第二接触电极CNE2，并且在第二发光元件LD2的第二端EP2和第四电极ELT4上形成第三接触电极CNE3。
例如，导电膜CDL可以蚀刻成在其中形成腔CVT的区域的上部分和下部分处断开，从而同时形成接触电极CNE，并且从而也稳定地分离接触电极CNE。例如，因为预先形成腔CVT，所以位于连接在一对像素电极ELT之间的发光元件LD的第一端EP1和第二端EP2上的接触电极CNE可以稳定地分离。
参考图7至图12l，在图案化接触电极CNE之后，可以去除第二光掩模PRM2。此后，可以可选地形成外涂层OC以形成像素PXL。
在另一实施方式中，可以使用第二光掩模PRM2来形成根据图9c和图11c的实施方式的绝缘图案INP，而不是去除第二光掩模PRM2。作为示例，第二光掩模PRM2可以被固化以在每个接触电极CNE上形成每个绝缘图案INP。
根据上述实施方式，即使当在发光元件LD周围出现第二光掩模PRM2的对准误差时，导电膜CDP也可以在发光元件LD的第一端EP1和第二端EP2之间的区域上稳定地断开。在一些实施方式中，导电膜CDP甚至可以在发光元件LD下方自动断开。因此，可以有效地防止由于导电膜CDP的残留物和/或接触电极CNE而导致的短路缺陷。
如上所述，根据本公开的各种实施方式的像素PXL包括发光元件LD以及在每个发光元件LD下方形成在第一绝缘层INS1和保护层PSV中的腔CVT。根据像素PXL、包括像素PXL的显示设备DD以及制造显示设备DD的方法，在形成用于在一对像素电极ELT(例如，第一电极ELT1和第二电极ELT2或者第三电极ELT3和第四电极ELT4)之间连接发光元件LD的接触电极CNE的工艺中，可以防止在发光元件LD下方可能发生的短路缺陷。
根据像素PXL、包括像素PXL的显示设备DD以及制造显示设备DD的方法，第一绝缘层INS1和保护层PSV可以使用第一光掩模PRM1通过单个掩模工艺同时蚀刻，以在发光元件阵列区域AR下方形成腔CVT。在这种情况下，由于第一绝缘层INS1和保护层PSV之间的蚀刻速率的差异，保护层PSV可以以比第一绝缘层INS1更宽的宽度被蚀刻，并且因此，可以在发光元件阵列区域AR下方形成具有反向锥形形状的腔CVT。
因此，从形成用于形成接触电极CNE的导电膜CDL的操作开始，导电膜CDL可以通过腔CVT自动断开(或开口)，从而更有效地防止在发光元件LD的第一端EP1和第二端EP2之间发生短路缺陷。
根据像素PXL、包括像素PXL的显示设备DD以及制造显示设备DD的方法，接触电极CNE可以使用第二光掩模PRM2通过单个掩模工艺同时形成。因此，可以减少用于制造像素PXL的掩模，并且可以提高显示设备DD的制造效率。
已经根据前述实施方式具体描述了本公开的技术精神，但是应当注意，提供实施方式是为了描述本公开，而不是为了限制本公开。此外，本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改。
本公开的范围不限于在本公开的详细描述中描述的细节，而是应当由权利要求限定。此外，应当理解，从权利要求及其等同的含义和范围构想的所有修改和实施方式包括在本公开的范围内。

Claims (20)

1.像素，包括：
电路元件，在基础层上；
保护层，在所述电路元件上；
第一电极和第二电极，在所述保护层上彼此相对；
第一绝缘层，在所述第一电极和所述第二电极上；
发光元件，在所述第一电极和所述第二电极之间的区域处在所述第一绝缘层上；
第一接触电极，在所述发光元件的第一端上以将所述发光元件的所述第一端连接到所述第一电极；
第二接触电极，在所述发光元件的第二端上以将所述发光元件的所述第二端连接到所述第二电极；以及
腔，与所述第一电极和所述第二电极之间的所述区域对应地在所述发光元件下方的所述保护层和所述第一绝缘层中。
2.根据权利要求1所述的像素，其中，所述腔在所述腔的与所述保护层对应的下区域中具有第一宽度，并且在所述腔的与所述第一绝缘层对应的上区域中具有小于所述第一宽度的第二宽度。
3.根据权利要求2所述的像素，其中，所述第二宽度小于所述发光元件的长度。
4.根据权利要求2所述的像素，其中，所述第一接触电极和所述第二接触电极以所述第二宽度彼此隔开。
5.根据权利要求1所述的像素，其中，所述第一接触电极和所述第二接触电极在相同的层处，并且通过所述腔彼此分离。
6.根据权利要求1所述的像素，其中，所述第一接触电极通过穿过所述第一绝缘层的第一接触孔电连接到所述第一电极，以及
所述第二接触电极通过穿过所述第一绝缘层的第二接触孔电连接到所述第二电极。
7.根据权利要求1所述的像素，还包括在所述第一电极和所述第二电极下方残留在所述腔的侧壁上的导电膜，
其中，所述导电膜包括与所述第一接触电极和所述第二接触电极相同的材料。
8.根据权利要求7所述的像素，其中，位于所述第一电极和所述第二电极下方的所述导电膜彼此隔开。
9.根据权利要求1所述的像素，还包括：
第一绝缘图案，在所述第一接触电极上；以及
第二绝缘图案，位于所述第二接触电极上并且与所述第一绝缘图案隔开。
10.根据权利要求9所述的像素，其中，所述第一绝缘图案和所述第二绝缘图案包括相同的光刻胶材料。
11.根据权利要求9所述的像素，其中，所述第一接触电极位于所述第一绝缘图案下方，以及
所述第二接触电极位于所述第二绝缘图案下方。
12.根据权利要求1所述的像素，其中，所述保护层包括至少一层有机绝缘膜，以及
所述第一绝缘层包括至少一层无机绝缘膜。
13.根据权利要求1所述的像素，还包括第一堤和第二堤中的至少一个，所述第一堤位于所述第一电极和所述第二电极下方并且与所述第一电极的一个区域和所述第二电极的一个区域重叠，所述第二堤位于非发射区域中，所述非发射区域围绕包括所述第一电极、所述第二电极和所述发光元件的发射区域。
14.显示设备，包括：
基础层；以及
像素，在所述基础层上，
其中，所述像素包括：
电路元件，在所述基础层上；
保护层，在所述电路元件上；
第一电极和第二电极，在所述保护层上彼此相对；
第一绝缘层，在所述第一电极和所述第二电极上；
发光元件，在所述第一电极和所述第二电极之间的区域处在所述第一绝缘层上；
第一接触电极，在所述发光元件的第一端上以将所述发光元件的所述第一端连接到所述第一电极；
第二接触电极，在所述发光元件的第二端上以将所述发光元件的所述第二端连接到所述第二电极；以及
腔，与所述第一电极和所述第二电极之间的所述区域对应地在所述发光元件下方的所述保护层和所述第一绝缘层中。
15.根据权利要求14所述的显示设备，其中，所述腔在所述腔的与所述保护层对应的下区域中具有第一宽度，并且在所述腔的与所述第一绝缘层对应的上区域中具有小于所述第一宽度的第二宽度。
16.根据权利要求15所述的显示设备，其中，所述第二宽度小于所述发光元件的长度。
17.根据权利要求14所述的显示设备，其中，所述第一接触电极和所述第二接触电极在相同的层处，并且通过所述腔彼此隔开。
18.制造显示设备的方法，所述方法包括：
在基础层上依次形成电路元件和保护层；
在所述保护层上形成彼此相对的第一电极和第二电极；
形成第一绝缘层以覆盖所述第一电极和所述第二电极；
在所述第一电极和所述第二电极之间的区域下方在所述第一绝缘层和所述保护层中形成腔；
在所述第一绝缘层上提供发光元件，并且在所述第一电极和所述第二电极之间对准所述发光元件，使得所述发光元件在所述第一绝缘层上并且与所述腔重叠；
在包括所述发光元件的像素区域上形成导电膜；以及
将所述导电膜刻蚀成在所述腔的区域的上部分和下部分处断开，并且分别在所述发光元件的第一端和所述发光元件的第二端上形成第一接触电极和第二接触电极。
19.根据权利要求18所述的方法，其中，形成所述腔包括：
在除了所述第一绝缘层的与所述第一电极和所述第二电极之间的区域对应的一个区域的上部分之外的其余区域上形成第一光掩模；以及
在由所述第一光掩模暴露的区域中以所述第一绝缘层的全部厚度蚀刻所述第一绝缘层，并且在所述保护层中形成宽度大于所述第一绝缘层的蚀刻宽度的沟槽。
20.根据权利要求18所述的方法，其中，形成所述第一接触电极和所述第二接触电极包括：
在所述导电膜的与所述发光元件的所述第一端和所述第一电极的一个区域以及所述发光元件的所述第二端和所述第二电极的一个区域重叠的一个区域上形成第二光掩模；以及
使用所述第二光掩模蚀刻所述导电膜以同时形成所述第一接触电极和所述第二接触电极。
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