CN116547812A - 像素和包括该像素的显示装置 - Google Patents

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Abstract

像素包括：第一图案和第二图案，在发光区域中彼此分隔开；发光元件，在第一图案与第二图案之间；第一电极，电连接到发光元件的第一端部；第二电极，电连接到发光元件的第二端部；以及堤，设置在非发光区域中。第一电极和第二电极从发光区域通过非发光区域延伸到分离区域。第二图案从发光区域通过非发光区域延伸到分离区域，与堤的边缘叠置，并且在非发光区域与分离区域之间的边界处设置在第一电极与第二电极之间的区域中。

Description

像素和包括该像素的显示装置
技术领域
本发明的实施例涉及一种像素和包括该像素的显示装置。
背景技术
最近，对信息显示的兴趣正在增大。因此，对显示装置的研究和开发正在不断地进行。
发明内容
技术问题
已经做出本发明，以致力于提供一种可以防止像素电极的短路缺陷的像素和包括该像素的显示装置。
本发明的目的不限于上述目的，并且本领域普通技术人员可以使用以下描述清楚地理解未提及的其它技术目的。
技术方案
实施例提供了一种像素，该像素可以包括：发光区域、与发光区域相邻的非发光区域和与发光区域分隔开的分离区域，非发光区域设置在发光区域与分离区域之间；第一图案和第二图案，在发光区域中沿着第一方向彼此分隔开并且分别沿着第二方向延伸；第一发光元件，设置在第一图案与第二图案之间；第一电极，电连接到第一发光元件的第一端部；第二电极，电连接到第一发光元件的第二端部；以及堤，设置在非发光区域中。第一电极和第二电极可以从发光区域通过非发光区域延伸到分离区域。第二图案可以从发光区域通过非发光区域延伸到分离区域，并且可以与堤的边缘叠置，并且可以在非发光区域和分离区域的边界处设置在第一电极与第二电极之间的区域中。
该像素还可以包括：第一对准电极，设置在第一图案上，在发光区域中沿着第二方向延伸，并且从发光区域通过非发光区域延伸到分离区域；第二对准电极，设置在第二图案上，在发光区域中沿着第二方向延伸，并且从发光区域通过非发光区域延伸到分离区域；以及第一绝缘膜，在发光区域中与第一对准电极和第二对准电极叠置，并且第一绝缘膜设置在第一对准电极和第二对准电极与第一电极和第二电极之间。
第一对准电极可以在分离区域中通过形成在第一绝缘膜中的第一接触孔电连接到第一电极，并且第二对准电极可以在分离区域中通过形成在第一绝缘膜中的第二接触孔电连接到第二电极。
第一对准电极和第二对准电极可以在发光区域中以基本上均匀的间隔彼此分隔开，并且分别具有基本上均匀的宽度。
在发光区域中，第一图案可以与第一对准电极部分地叠置并且具有基本上均匀的宽度；并且在发光区域中，第二图案可以与第二对准电极部分地叠置并且可以具有基本上均匀的宽度，第二图案与第一图案分隔开恒定的间隔。
该像素还可以包括设置在第一图案与第二图案之间的第二发光元件。
该像素还可以包括：第三电极，设置在第一电极与第二电极之间，并且通过第一发光元件和第二发光元件电连接在第一电极与第二电极之间；以及第三对准电极，设置在第一对准电极与第二对准电极之间，并且与第二图案的区域叠置。
第一电极可以与第一对准电极的第一区域和第一发光元件的第一端部叠置；第三电极可以与第三对准电极的第一区域、第一发光元件的第二端部、第一对准电极的第二区域和第二发光元件的第一端部叠置，并且第三电极可以具有基本上弯曲或基本上弯折的形状。
第三电极可以从发光区域通过非发光区域延伸到分离区域，并且可以在分离区域中通过形成在第一绝缘膜中的第三接触孔电连接到第三对准电极。
在非发光区域和分离区域的边界处，第二图案可以与堤的边缘叠置，并且可以设置在第三电极与第二电极之间的区域中。
该像素还可以包括：第三图案，面对第一图案，第二图案设置在第三图案与第一图案之间；以及第四对准电极，设置在第三图案上，在发光区域中沿着第二方向延伸，并且从发光区域通过非发光区域延伸到分离区域。
在发光区域中，第一对准电极和第三对准电极可以沿着第一方向彼此分隔开第一恒定距离，并且具有基本上均匀的宽度；并且在发光区域中，第二对准电极和第四对准电极可以沿着第一方向彼此分隔开第一恒定距离，并且可以具有基本上均匀的宽度。
第一图案可以在发光区域中与第一对准电极的区域叠置；并且第二图案可以在发光区域中与第二对准电极和第三对准电极的区域叠置。第三图案可以在发光区域中与第四对准电极的区域叠置；并且第一图案、第二图案和第三图案可以具有基本上均匀的宽度，并且第二图案可以在发光区域中与第一图案和第三图案分隔开相同的距离。
该像素还可以包括：第四电极，具有基本上弯曲或基本上弯折的形状，与第三对准电极的第二区域和第四对准电极的第一区域叠置，并且电连接在第二电极与第三电极之间；以及第五电极，具有基本上弯曲或基本上弯折的形状，与第二对准电极的第一区域和第四对准电极的第二区域叠置，并且电连接在第二电极与第四电极之间。
该像素还可以包括：第三发光元件，设置在第二图案与第三图案之间，并且包括电连接到第四电极的第一端部和电连接到第五电极的第二端部；以及第四发光元件，设置在第二图案与第三图案之间，并且包括电连接到第五电极的第一端部和电连接到第二电极的第二端部。
第一图案和第三图案中的至少一个可以从发光区域通过非发光区域延伸到分离区域。
第三图案可以延伸到分离区域，并且可以在分离区域中沿着第一方向比第五电极更靠近分离区域的外部。
分离区域可以设置在发光区域下方，并且第一电极和第二电极可以在分离区域中通过相应的接触孔分别电连接到第一对准电极和第二对准电极。
第一对准电极和第二对准电极可以在设置在发光区域的上端处的区域中通过相应的接触部分别电连接到第一电力线和第二电力线。
该像素还可以包括导电图案，该导电图案在非发光区域与分离区域之间的边界处或者在非发光区域与发光区域之间的边界处设置在第一电极与第二电极之间，并且沿着非发光区域的边界延伸。
导电图案的一个端部可以电连接到第一电极和第二电极中的一个，并且导电图案的另一端部可以是浮置的。
导电图案可以不与第二图案叠置，并且导电图案的端部可以在第二图案周围被去除。
根据实施例的显示装置可以包括设置在显示区域中的像素。该像素可以包括：发光区域、与发光区域相邻的非发光区域和与发光区域分隔开的分离区域，非发光区域设置在发光区域与分离区域之间；第一图案和第二图案，在发光区域中沿着第一方向彼此分隔开并且分别沿着第二方向延伸；发光元件，设置在第一图案与第二图案之间；第一电极，电连接到发光元件的第一端部；第二电极，电连接到发光元件的第二端部；以及堤，设置在非发光区域中。第一电极和第二电极可以从发光区域通过非发光区域延伸到分离区域。第二图案可以从发光区域通过非发光区域延伸到分离区域，并且可以与堤的边缘叠置，并且可以在非发光区域和分离区域的边界处设置在第一电极与第二电极之间的区域中。
其它实施例包括在详细描述和附图中。
有益效果
根据本发明的实施例，发光元件可以在像素的发光区域内稳定地对准。另外，可以防止在像素电极之间发生短路缺陷。因此，可以改善显示装置的成品率。
本发明的实施例的效果不受上面所示的内容的限制，并且更多的各种效果包括在本说明书中。
附图说明
图1a示出了根据本发明的实施例的发光元件的透视图。
图1b至图1d分别示出了根据本发明的实施例的发光元件的剖视图。
图2示出了根据本发明的实施例的显示装置的俯视平面图。
图3a至图3c分别示出了根据本发明的实施例的像素的电路图。
图4a和图4b分别示出了根据本发明的实施例的像素的俯视平面图。
图5a至图5e和图6分别示出了根据本发明的实施例的像素的剖视图。
图7a和图7b示出了图4a的区域AR1的放大图。
图8至图11分别示出了根据本发明的实施例的像素的俯视平面图。
图12a和图12b示出了图11的区域AR1’的放大图。
图13a至图13d示出了根据本发明的实施例的像素的制造方法的俯视平面图。
图14示出了沿着图13c的线III-III’截取的剖视图。
具体实施方式
由于本发明可以进行不同地修改并且具有各种形式，因此在下面将详细说明和描述实施例。在下面的描述中，除非上下文明确地指示仅单数，否则单数形式包括复数形式。
然而，本发明不限于在下文中所公开的实施例，并且可以以各种形式实现。另外，下面所公开的每个实施例可以单独实现，或者可以与至少一个其它实施例组合实现。
为了清楚地说明本发明，可以省略附图中的与本发明的特征不直接相关的元件中的一些。另外，可以以稍微夸大的尺寸、比例等示出附图中的元件中的一些。对于整个附图中相同或相似的元件，即使它们显示在不同的附图上，也尽可能地给出相同的附图标记和符号，并且将省略重复的描述。
图1a示出了根据本发明的实施例的发光元件LD的透视图。图1b至图1d分别示出了根据本发明的实施例的发光元件LD的剖视图。例如，图1b至图1d示出了根据图1a的发光元件LD的构造的不同的构造的实施例。图1a至图1d示出了圆柱形状的棒状发光元件LD，但是发光元件LD的类型和/或形状不限于此。
参照图1a至图1d，发光元件LD可以包括第一半导体层SCL1和第二半导体层SCL2以及置于第一半导体层SCL1与第二半导体层SCL2之间的活性层ACT。例如，发光元件LD可以包括沿着长度L方向顺序地堆叠的第一半导体层SCL1、活性层ACT和第二半导体层SCL2。
发光元件LD可以设置为具有沿一个方向延伸的棒形状。当发光元件LD的延伸方向是长度L方向时，发光元件LD可以具有沿着长度L方向的第一端部EP1和第二端部EP2。
第一半导体层SCL1和第二半导体层SCL2中的一个可以设置在发光元件LD的第一端部EP1上。第一半导体层SCL1和第二半导体层SCL2中的剩余一个可以设置在发光元件LD的第二端部EP2上。例如，第二半导体层SCL2和第一半导体层SCL1可以分别设置在发光元件LD的第一端部EP1和第二端部EP2上。
在一些实施例中，发光元件LD可以是通过蚀刻法等制造为棒形状的棒形发光元件(也称为“棒形发光二极管”)。在本说明书中，“棒形状”指诸如圆柱或多边柱的在长度L方向上长(例如，具有大于1的纵横比)的棒状形状或条状形状，但是其剖面的形状没有具体限制。例如，发光元件LD的长度L可以大于其直径D(或其横向剖面的宽度)。
发光元件LD可以具有小至纳米级至微米级的尺寸。例如，发光元件LD可以均具有纳米级至微米级的范围的直径D(或宽度)和/或长度L。然而，本发明中的发光元件LD的尺寸不限于此。例如，发光元件LD的尺寸可以根据使用发光元件LD作为光源的各种装置(例如，显示装置)的设计条件而改变。
第一半导体层SCL1可以是第一导电半导体层。例如，第一半导体层SCL1可以包括N型半导体层。例如，第一半导体层SCL1可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的一种的半导体材料，并且可以包括掺杂有诸如Si、Ge、Sn等的第一导电掺杂剂的N型半导体层。第一半导体层SCL1可以由各种材料形成。
活性层ACT设置在第一半导体层SCL1上，并且可以形成为具有单量子阱或多量子阱结构。活性层ACT的位置可以根据发光元件LD的类型而不同地改变。活性层ACT可以发射具有在约400nm至约900nm的范围内的波长的光，并且可以具有双异质结构。
掺杂有导电掺杂剂的覆层(未示出)可以形成或设置在活性层ACT的上部和/或下部处。例如，覆层可以形成为AlGaN层或InAlGaN层。在一些实施例中，诸如AlGaN和AlInGaN的材料可以用于形成活性层ACT，另外，各种材料可以形成活性层ACT。
第二半导体层SCL2设置为在活性层ACT上，并且可以包括与第一半导体层SCL1的类型不同的类型的半导体层。例如，第二半导体层SCL2可以包括P型半导体层。例如，第二半导体层SCL2可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且可以包括掺杂有诸如Mg的第二导电掺杂剂的P型半导体层。第二半导体层SCL2可以由各种材料形成。
在实施例中，第一半导体层SCL1和第二半导体层SCL2可以在发光元件LD的长度L方向上具有不同的长度(或厚度)。例如，沿着发光元件LD的长度L方向，第一半导体层SCL1可以具有比第二半导体层SCL2的长度长的长度(或比第二半导体层SCL2的厚度厚的厚度)。因此，发光元件LD的活性层ACT可以设置为与距第二端部EP2相比更靠近第一端部EP1。
当阈值电压或更大的电压被施加到发光元件LD的相应端时，在电子-空穴对在活性层ACT中结合的同时，发光元件LD发射光。通过使用该原理来控制发光元件LD的光发射，除了显示装置的像素之外，发光元件LD还可以用作用于各种发光装置的光源。
在实施例中，除了第一半导体层SCL1、活性层ACT、第二半导体层SCL2和/或围绕它们的绝缘膜INF之外，发光元件LD还可以包括附加的构成元件。例如，发光元件LD可以附加地包括设置在第一半导体层SCL1、活性层ACT和/或第二半导体层SCL2的一端侧上的磷光体层、活性层、半导体层和/或电极层中的一个或更多个。
例如，如图1c中所示，发光元件LD还可以包括设置在第二半导体层SCL2的一端侧处的电极层ETL1。电极层ETL1可以设置在发光元件LD的第一端部EP1处。
如图1d中所示，发光元件LD还可以包括设置在第一半导体层SCL1的一端侧处的另一电极层ETL2。例如，电极层ETL1和ETL2可以设置在发光元件LD的第一端部EP1和第二端部EP2处。
电极层ETL1和ETL2可以是欧姆接触电极，但不限于此。例如，电极层ETL1和ETL2可以是肖特基接触电极。
电极层ETL1和ETL2可以包括金属或导电氧化物。例如，电极层ETL1和ETL2可以通过单独地使用铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、它们的氧化物或它们的合金以及氧化铟锡(ITO)或者混合铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、它们的氧化物或它们的合金以及氧化铟锡(ITO)来形成。包括在相应的电极层ETL1和ETL2中的材料可以彼此相同或不同。
电极层ETL1和ETL2可以是基本上透明的或半透明的。因此，由发光元件LD产生的光可以穿过电极层ETL1和ETL2，并且可以发射到发光元件LD的外部。在实施例中，当由发光元件LD产生的光不透射通过电极层ETL1和ETL2并且通过除了发光元件LD的相应的端部之外的区域发射到发光元件LD的外部时，电极层ETL1和ETL2可以是不透明的。
在实施例中，发光元件LD还可以包括提供或设置在其表面上的绝缘膜INF。绝缘膜INF可以形成或设置在发光元件LD的表面上，以便至少围绕活性层ACT的外周表面，并且还可以围绕第一半导体层SCL1和第二半导体层SCL2的一个区域。
在发光元件LD可以包括电极层ETL1和ETL2的情况下，绝缘膜INF可以至少部分地覆盖电极层ETL1和ETL2的外周表面或者与电极层ETL1和ETL2的外周表面至少部分地叠置，或者可以不覆盖电极层ETL1和ETL2的外周表面或者不与电极层ETL1和ETL2的外周表面叠置。例如，绝缘膜INF可以选择性地形成或设置在电极层ETL1和ETL2的表面上。
绝缘膜INF可以暴露发光元件LD的在发光元件LD的长度L方向上的相应端部。例如，绝缘膜INF暴露在发光元件LD的第一端部EP1和第二端部EP2处的电极层ETL1和ETL2以及第一半导体层SCL1和第二半导体层SCL2中的至少一个。在另一实施例中，绝缘膜INF可以不提供或设置在发光元件LD中。
在绝缘膜INF提供或设置为覆盖发光元件LD的表面(例如，活性层ACT的外周表面)或者与发光元件LD的表面(例如，活性层ACT的外周表面)叠置的情况下，可以防止活性层ACT与未示出的至少一个电极(例如，稍后将描述的对准电极和/或像素电极)短路。因此，可以确保发光元件LD的电稳定性。
绝缘膜INF可以包括透明绝缘材料。例如，绝缘膜INF可以包括未由此确定或限制的SiO2或氧化硅(SiOx)、未由此确定或限制的Si3N4或氮化硅(SiNx)、未由此确定或限制的Al2O3或氧化铝(AlxOy)以及未由此确定或限制的TiO2或氧化钛(TiOx)中的至少一种绝缘材料，但不限于此。例如，包括在绝缘膜INF中的材料没有具体限制。
在绝缘膜INF提供或设置在发光元件LD的表面上的情况下，可以通过使发光元件LD的表面缺陷最小化来改善其寿命和效率。在绝缘膜INF形成或设置在每个发光元件LD上的情况下，即使在发光元件LD彼此紧密接触设置的情况下，也可以防止在发光元件LD之间发生不希望的短路。
在本发明的实施例中，发光元件LD可以通过表面处理工艺来制造。例如，在发光元件LD与流体溶液(或溶剂)混合并且被供应到每个发光区域(例如，每个像素的发光区域)的情况下，可以对每个发光元件LD进行表面处理，使得发光元件LD不在溶液中非均匀地聚集而是均匀地分布。作为这方面的非限制性实施例，绝缘膜INF本身可以使用疏水材料形成为疏水膜，或者由疏水材料制成的疏水膜可以附加地形成在绝缘膜INF上。
绝缘膜INF可以形成为单个层或多层。例如，绝缘膜INF可以形成为双层膜。
绝缘膜INF可以在至少一个区域(例如，上区域和下区域中的至少一个)中被部分地蚀刻。绝缘膜INF可以在至少一个区域中具有基本上圆形的形状，但不限于此。
例如，在绝缘膜INF的上区域和下区域中的至少一个中，绝缘膜INF可以被部分地去除或整个地去除。因此，第一半导体层SCL1、第二半导体层SCL2以及电极层ETL1和ETL2中的至少一个可以被部分地暴露。
发光元件LD可以用于包括显示装置的需要光源的各种类型的装置中。例如，发光元件LD可以设置在显示面板的每个像素中，并且发光元件LD可以用作每个像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用于诸如照明装置的需要光源的其它类型的装置中。
图2示出了根据本发明的实施例的显示装置DD的俯视平面图。在图2中，将公开显示装置DD，作为可以使用图1a至图1d的实施例中所描述的发光元件LD作为光源的电子装置的示例，例如，将基于显示面板DP描述显示装置DD的结构。例如，显示面板DP的每个像素PXL可以包括至少一个发光元件LD。
为了方便起见，图2基于显示区域DA示出了显示面板DP的结构。然而，在一些实施例中，未示出的至少一个驱动电路部、布线和/或垫(pad，或称为“焊盘”)还可以提供或设置在显示面板DP中。
参照图2，根据本发明的实施例的显示面板DP可以包括基体层BSL以及提供或设置在基体层BSL上的像素PXL。
显示面板DP可以具有各种形状。例如，显示面板DP可以提供或设置为基本上矩形的板形状，但不限于此。例如，显示面板DP可以具有诸如基本上圆形或基本上椭圆形的形状。显示面板DP可以包括成角度的角部和/或曲线型的角部。为了方便起见，图2示出了显示面板DP具有基本上矩形的板形状。在图2中，显示面板DP的长边的延伸方向(例如，水平方向)被表示为第一方向DR1，短边的延伸方向(例如，竖直方向)被表示为第二方向DR2。
显示面板DP和用于形成显示面板的基体层BSL包括用于显示图像的显示区域DA和除了显示区域DA之外的非显示区域NA。显示区域DA可以包括其上显示有图像的屏幕，非显示区域NA可以是除了显示区域DA之外的剩余区域。
像素PXL可以在基体层BSL上设置在显示区域DA中。例如，显示区域DA可以包括其中设置有相应的像素PXL的像素区域。
非显示区域NA可以设置在显示区域DA的周围或与显示区域DA相邻设置。在非显示区域NA中，可以设置电连接到显示区域DA的像素PXL的各种布线、垫和/或内部电路部件。在描述实施例时，术语“连接(或结合)”可以泛指物理和/或电连接(或者物理和/或电结合)。这可以泛指直接或间接连接(或者直接或间接结合)以及一体或非一体连接(或者一体或非一体结合)。
在一些实施例中，发射不同颜色的光的至少两种类型的像素PXL可以设置在显示区域DA中。由彼此相邻设置的不同颜色的像素PXL构造或形成的每个像素单元可以显示各种颜色。
在实施例中，每个像素PXL可以被设定为预定颜色的像素，并且可以包括产生预定颜色的光的发光元件LD。在实施例中，像素PXL中的至少一些可以包括产生第一颜色的光的发光元件LD，并且用于将第一颜色的光转换为第二颜色的光的光转换层可以设置在像素PXL的上部处。因此，第二颜色的光可以通过使用像素PXL中的至少一些来产生。
像素PXL可以包括被预定控制信号(例如，扫描信号和数据信号)和/或预定电源(例如，第一电源和第二电源)驱动的至少一个光源。在实施例中，光源可以包括根据图1a至图1d的实施例的至少一个发光元件LD，例如，具有小至纳米级至微米级的尺寸的至少一个棒形的发光元件LD。各种类型的发光元件可以用作像素PXL的光源。例如，在实施例中，用于每个像素PXL的光源可以通过使用具有核-壳结构的发光元件来构造或形成。
像素PXL可以具有根据下面将描述的实施例中的至少一个实施例的结构。例如，每个像素PXL可以具有稍后将描述的实施例中的一个应用到其的结构，或者至少两个实施例组合地应用到其的结构。
在实施例中，像素PXL可以是有源像素，但不限于此。例如，像素PXL可以是各种结构和/或驱动方法的无源或有源发光显示装置的像素。
图3a至图3c分别示出了根据本发明的实施例的像素PXL的电路图。例如，图3a至图3c示出了可以应用于有源显示装置的像素PXL的实施例，并且示出了关于发光部EMU的结构彼此不同的实施例。
在一些实施例中，图3a至图3c中所示的每个像素PXL可以是设置在图2的显示区域DA中的像素PXL中的一个。在实施例中，设置在显示区域DA中的像素PXL可以具有基本上相同或相似的结构。
参照图3a至图3c，像素PXL可以包括发光部EMU，发光部EMU用于产生具有与数据信号对应的亮度的光。像素PXL还可以包括用于驱动发光部EMU的像素电路PXC。
像素电路PXC可以电连接在第一电源VDD与发光部EMU之间。像素电路PXC可以电连接到像素PXL的扫描线SL和数据线DL，以响应于从扫描线SL和数据线DL供应的扫描信号和数据信号来控制发光部EMU的操作。像素电路PXC还可以选择性地电连接到感测信号线SSL和感测线SENL。
像素电路PXC可以包括至少一个晶体管和电容器。例如，像素电路PXC可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和存储电容器Cst。
第一晶体管M1电连接在第一电源VDD与第一像素电极ELT1之间。第一晶体管M1的栅电极电连接到第一节点N1。第一晶体管M1响应于第一节点N1的电压来控制供应到发光部EMU的驱动电流。例如，第一晶体管M1可以是控制像素PXL的驱动电流的驱动晶体管。
在实施例中，第一晶体管M1可以可选地包括底部金属层BML(也称为“下电极”、“背栅电极”或“下光阻挡层”)。第一晶体管M1的栅电极和底部金属层BML可以彼此叠置，并且绝缘层置于第一晶体管M1的栅电极与底部金属层BML之间。在实施例中，底部金属层BML可以电连接到第一晶体管M1的一个电极，例如，第一晶体管M1的源电极或漏电极。
在其中第一晶体管M1包括底部金属层BML的实施例中，通过当像素PXL被驱动时将反向偏置电压施加到第一晶体管M1的底部金属层BML，可以应用使第一晶体管M1的阈值电压在负方向或正方向上移动的反向偏置技术(或同步技术)。例如，通过将底部金属层BML连接到第一晶体管M1的源电极以应用源极同步技术，第一晶体管M1的阈值电压可以在负方向或正方向上移动。在底部金属层BML设置在形成第一晶体管M1的沟道的半导体图案下面的情况下，底部金属层BML可以用作光阻挡图案以使第一晶体管M1的操作特性稳定。然而，底部金属层BML的功能和/或利用方法不限于此。
第二晶体管M2电连接在数据线DL与第一节点N1之间。第二晶体管M2的栅电极电连接到扫描线SL。当从扫描线SL供应栅极导通电压(例如，高电平电压)的扫描信号时，第二晶体管M2导通以将数据线DL和第一节点N1连接。
对于每个帧周期，对应帧的数据信号被供应到数据线DL，并且在其中供应栅极导通电压的扫描信号的时段期间，数据信号通过导通的第二晶体管M2被传输到第一节点N1。例如，第二晶体管M2可以是用于将每个数据信号传输到像素PXL的内部的开关晶体管。
存储电容器Cst的一个电极电连接到第一节点N1，存储电容器Cst的另一电极电连接到第一晶体管M1的第二电极。在每个帧周期期间，存储电容器Cst可以充有与供应到第一节点N1的数据信号对应的电压。
第三晶体管M3电连接在第一像素电极ELT1(或第一晶体管M1的第二电极)与感测线SENL之间。第三晶体管M3的栅电极电连接到感测信号线SSL。第三晶体管M3可以根据供应到感测信号线SSL的感测信号将施加到第一像素电极ELT1的电压传输到感测线SENL。通过感测线SENL传输的电压可以被提供到外部电路(例如，时序控制器)，并且外部电路可以基于所供应的电压来检测每个像素PXL的特征信息(例如，第一晶体管M1的阈值电压)。所检测的特征信息可以用于转换图像数据，使得像素PXL之间的特征偏差被补偿。
在图3a至图3c中，包括在像素电路PXC中的晶体管中的全部被示出为N型晶体管，但是本发明不限于此。例如，第一晶体管M1、第二晶体管M2和第三晶体管M3中的至少一个可以被改变为P型晶体管。
像素PXL的结构和驱动方法可以不同地改变。例如，像素电路PXC可以被构造为具有除了图3a至图3c中所示的实施例的结构和/或驱动方法之外的各种结构和/或驱动方法的像素电路。
例如，像素电路PXC可以不包括第三晶体管M3。另外，像素电路PXC还可以包括其它电路元件，诸如用于补偿第一晶体管M1的阈值电压的补偿晶体管、用于使第一节点N1的电压和/或第一像素电极ELT1的电压初始化的初始化晶体管、用于控制其中驱动电流被供应到发光部EMU的时段的发光控制晶体管以及/或者用于使第一节点N1的电压升压的升压电容器。
在实施例中，当像素PXL是无源发光显示装置的像素时，可以省略像素电路PXC。发光部EMU可以电连接或直接电连接到扫描线SL、数据线DL、第一电力线PL1、第二电力线PL2以及/或者其它信号线或电力线。
发光部EMU可以包括电连接在第一电源VDD与第二电源VSS之间的至少一个发光元件LD，例如，多个发光元件LD。
例如，发光部EMU可以包括通过像素电路PXC和第一电力线PL1电连接到第一电源VDD的第一像素电极ELT1(也称为“第一电极”或“第一接触电极”)、通过第二电力线PL2电连接到第二电源VSS的第二像素电极ELT2(也称为“第二电极”或“第二接触电极”)以及电连接在第一像素电极ELT1与第二像素电极ELT2之间的发光元件LD。
第一电源VDD和第二电源VSS可以具有不同的电位，使得发光元件LD可以发射光。例如，第一电源VDD可以被设定为高电位电源，并且第二电源VSS可以被设定为低电位电源。
在实施例中，如在图3a的实施例中，发光部EMU可以包括在第一像素电极ELT1与第二像素电极ELT2之间在相同方向上彼此并联电连接的发光元件LD。例如，每个发光元件LD可以包括通过第一像素电极ELT1和/或像素电路PXC电连接到第一电源VDD的第一端部EP1(例如，其P型端部)以及通过第二像素电极ELT2电连接到第二电源VSS的第二端部EP2(例如，其N型端部)。例如，发光元件LD可以在正向方向上并联电连接在第一像素电极ELT1与第二像素电极ELT2之间。
在正向方向上电连接在第一电源VDD与第二电源VSS之间的每个发光元件LD可以构造每个有效光源。有效光源可以组合以形成像素PXL的发光部EMU。
发光元件LD的第一端部EP1可以通过发光部EMU的一个电极(例如，第一像素电极ELT1)共同地电连接到像素电路PXC，并且可以通过像素电路PXC和第一电力线PL1电连接到第一电源VDD。发光元件LD的第二端部EP2可以通过发光部EMU的另一电极(例如，第二像素电极ELT2)和第二电力线PL2共同地电连接到第二电源VSS。
图3a示出了其中像素PXL可以包括具有并联结构的发光部EMU的实施例，但是本发明不限于此。例如，像素PXL可以包括串联结构或者串联/并联结构的发光部EMU。例如，如在图3b和图3c的实施例中，发光部EMU可以包括被划分并且电连接到串联级的发光元件LD。
参照图3b，发光部EMU可以包括包含至少一个第一发光元件LD1的第一串联级和包含至少一个第二发光元件LD2的第二串联级。
第一串联级可以包括第一像素电极ELT1、第三像素电极ELT3(也称为“第三电极”或“第三接触电极”)以及电连接在第一像素电极ELT1与第三像素电极ELT3之间的至少一个第一发光元件LD1。每个第一发光元件LD1可以在正向方向上电连接在第一像素电极ELT1与第三像素电极ELT3之间。例如，第一发光元件LD1的第一端部EP1可以连接到第一像素电极ELT1，并且第一发光元件LD1的第二端部EP2可以电连接到第三像素电极ELT3。第三像素电极ELT3可以形成将第一串联级和第二串联级连接的第一中间电极IET1。
第二串联级可以包括第三像素电极ELT3、第二像素电极ELT2以及电连接在第二像素电极ELT2与第三像素电极ELT3之间的至少一个第二发光元件LD2。每个第二发光元件LD2可以在正向方向上电连接在第二像素电极ELT2与第三像素电极ELT3之间。例如，第二发光元件LD2的第一端部EP1可以电连接到第三像素电极ELT3，并且第二发光元件LD2的第二端部EP2可以电连接到第二像素电极ELT2。
形成每个发光部EMU的串联级的数量可以根据实施例不同地改变。例如，如在图3c的实施例中，发光部EMU可以包括被划分为四个串联级并且彼此电连接的发光元件LD。
参照图3c，发光部EMU可以包括包含至少一个第一发光元件LD1的第一串联级、包含至少一个第二发光元件LD2的第二串联级、包含至少一个第三发光元件LD3的第三串联级以及包含至少一个第四发光元件LD4的第四串联级。
第一串联级可以包括第一像素电极ELT1、第三像素电极ELT3以及电连接在第一像素电极ELT1与第三像素电极ELT3之间的至少一个第一发光元件LD1。每个第一发光元件LD1可以在正向方向上电连接在第一像素电极ELT1与第三像素电极ELT3之间。例如，第一发光元件LD1的第一端部EP1可以电连接到第一像素电极ELT1，并且第一发光元件LD1的第二端部EP2可以电连接到第三像素电极ELT3。
第二串联级可以包括第三像素电极ELT3、第四像素电极ELT4(也称为“第四电极”或“第四接触电极”)以及电连接在第三像素电极ELT3与第四像素电极ELT4之间的至少一个第二发光元件LD2。每个第二发光元件LD2可以在正向方向上电连接在第三像素电极ELT3与第四像素电极ELT4之间。例如，第二发光元件LD2的第一端部EP1可以电连接到第三像素电极ELT3，并且第二发光元件LD2的第二端部EP2可以电连接到第四像素电极ELT4。
第三串联级可以包括第四像素电极ELT4、第五像素电极ELT5(也称为“第五电极”或“第五接触电极”)以及电连接在第四像素电极ELT4与第五像素电极ELT5之间的至少一个第三发光元件LD3。每个第三发光元件LD3可以在正向方向上电连接在第四像素电极ELT4与第五像素电极ELT5之间。例如，第三发光元件LD3的第一端部EP1可以电连接到第四像素电极ELT4，并且第三发光元件LD3的第二端部EP2可以电连接到第五像素电极ELT5。
第四串联级可以包括第五像素电极ELT5、第二像素电极ELT2以及电连接在第二像素电极ELT2与第五像素电极ELT5之间的至少一个第四发光元件LD4。每个第四发光元件LD4可以在正向方向上电连接在第二像素电极ELT2与第五像素电极ELT5之间。例如，第四发光元件LD4的第一端部EP1可以电连接到第五像素电极ELT5，并且第四发光元件LD4的第二端部EP2可以电连接到第二像素电极ELT2。
例如，在图3a至图3c的实施例中，发光部EMU可以包括至少一个串联级。每个串联级可以包括一对像素电极(例如，两个像素电极)和在正向方向上电连接在该对像素电极之间的至少一个发光元件LD。这里，形成发光部EMU的串联级的数量和形成每个串联级的发光元件LD的数量没有具体限制。例如，形成相应的串联级的发光元件LD的数量可以彼此相同或不同，但是发光元件LD的数量没有具体限制。
发光部EMU的第一电极(例如，第一像素电极ELT1)可以是发光部EMU的阳极电极。发光部EMU的最后电极(例如，第二像素电极ELT2)可以是发光部EMU的阴极电极。
发光部EMU的剩余电极(例如，图3b和图3c的第三像素电极ELT3、第四像素电极ELT4和/或第五像素电极ELT5)可以形成每个中间电极。例如，第三像素电极ELT3可以形成第一中间电极IET1，第四像素电极ELT4可以形成第二中间电极IET2，并且第五像素电极ELT5可以形成第三中间电极IET3。
在如图3a的实施例中发光元件LD仅并联电连接的情况下，可以简化像素PXL的结构。如在图3b和图3c的实施例中，在发光元件LD以串联或串联/并联结构电连接的情况下，与其中相同数量的发光元件LD仅并联电连接的实施例(例如，图3a的实施例)相比，可以改善电力效率。另外，在其中发光元件LD以串联结构或以串联/并联结构电连接的像素PXL中，即使在串联级中的一些处发生短路缺陷，由于可以通过剩余串联级中的发光元件LD显示预定程度的亮度，因此也可以降低像素PXL的暗点缺陷的可能性。
图3a至图3c示出了其中发光元件LD以并联或串联/并联结构电连接的实施例，但是本发明不限于此。例如，在实施例中，发光部EMU可以通过仅串联连接发光元件LD来形成。
发光元件LD中的每个可以包括至少一个像素电极(例如，第一像素电极ELT1)、经由像素电路PXC和/或第一电力线PL1电连接到第一电源VDD的第一端部EP1(例如，P型端部)以及经由至少一个其它像素电极(例如，第二像素电极ELT2)和第二电力线PL2电连接到第二电源VSS的第二端部EP2(例如，N型端部)。例如，发光元件LD可以在正向方向上电连接在第一电源VDD与第二电源VSS之间。在正向方向上电连接的发光元件LD可以形成发光部EMU的有效光源。
在通过对应的像素电路PXC供应驱动电流的情况下，发光元件LD可以以发射具有与驱动电流对应的亮度的光。例如，在每个帧周期期间，像素电路PXC可以将驱动电流供应到发光部EMU，所述驱动电流与要显示在对应的帧中的灰度值对应。因此，在发光元件LD发射具有与驱动电流对应的亮度的光的同时，发光部EMU可以显示与驱动电流对应的亮度。
在实施例中，除了形成每个有效光源的发光元件LD之外，发光部EMU还可以包括至少一个无效光源。例如，在至少一个串联级中，可以进一步连接在反向方向上布置或设置或者其至少一个端部浮置的至少一个无效发光元件。即使在正向方向的驱动电压被施加在像素电极之间的情况下，无效发光元件也保持去激活状态，从而基本上保持非发光状态。
图4a和图4b分别示出了根据本发明的实施例的像素PXL的俯视平面图。例如，图4a和图4b示出了基于像素PXL的发光部EMU的像素PXL的像素区域PXA，像素PXL的发光部EMU包括如在图3c的实施例中的四个串联级。与图4a的实施例相比，在图4b的实施例中，第一接触部CNT1和第二接触部CNT2设置在非发光区域NEA中，以便与堤BNK叠置。
参照图2至图4b，像素PXL可以包括发光区域EA、非发光区域NEA和分离区域SPA。例如，其中提供或设置有每个像素PXL的像素区域PXA可以包括其中提供或设置发光元件LD并且/或者发光元件LD对准的发光区域EA、围绕发光区域EA的非发光区域NEA以及与发光区域EA分隔开的分离区域SPA并且非发光区域NEA位于分离区域SPA与发光区域EA之间。在实施例中，分离区域SPA可以包括设置在发光区域EA的上端处的第一分离区域SPA1和设置在发光区域EA的下端处的第二分离区域SPA2。
发光区域EA可以是通过包括发光元件LD而可发射光的区域。非发光区域NEA可以是其中提供或设置有围绕发光区域EA的堤BNK的区域。分离区域SPA可以是除了发光区域EA之外的剩余像素区域PXA的区域，发光区域EA可以设置在堤BNK的开口OPA中，并且在分离区域SPA中，至少一个对准电极ALE可以断开。
像素PXL可以包括至少提供或设置在发光区域EA中的像素电极ELT、电连接在像素电极ELT之间的发光元件LD、提供或设置在与像素电极ELT对应的位置处的对准电极ALE以及分别提供或设置在对准电极ALE下面或下方以与至少一个对准电极ALE叠置的图案BNP。例如，像素PXL可以包括提供或设置在发光区域EA中的第一像素电极ELT1至第五像素电极ELT5、电连接在第一像素电极ELT1至第五像素电极ELT5之间的第一发光元件LD1至第四发光元件LD4、提供或设置在第一像素电极ELT1至第五像素电极ELT5下面或下方以分别与至少一个像素电极ELT叠置的第一对准电极ALE1至第四对准电极ALE4以及提供或设置在第一对准电极ALE1至第四对准电极ALE4下面或下方以分别与至少一个对准电极ALE部分地叠置的第一图案BNP1至第三图案BNP3。每个像素PXL可以包括至少一对像素电极ELT、至少一对对准电极ALE和/或至少一对图案BNP，并且像素电极ELT、对准电极ALE和/或图案BNP中的每者的数量、形状、尺寸和布置结构可以根据像素PXL(例如，发光部EMU)的结构而不同地改变。
在实施例中，图案BNP、对准电极ALE、发光元件LD和像素电极ELT可以基于基体层BSL的其上可以形成有像素PXL的一个表面或一定表面顺序地设置。在实施例中，对准电极ALE、图案BNP、发光元件LD和像素电极ELT可以基于基体层BSL的其上可以形成有像素PXL的一个表面或一定表面顺序地设置。形成像素PXL的电极图案和/或绝缘图案的位置和形成顺序可以根据实施例而不同地改变。稍后将描述像素PXL的剖面结构的详细描述。
图案BNP可以至少提供或设置在发光区域EA中，可以在发光区域EA中沿着第一方向DR1彼此分隔开，并且可以分别沿着第二方向DR2延伸。在实施例中，第一方向DR1可以是水平方向或行方向，并且第二方向DR2可以是竖直方向或列方向，但是公开不限于此。
每个图案BNP(也称为“壁图案”或“突出图案”)可以在发光区域EA中具有均匀或基本上均匀的宽度。例如，当在平面图中观看时，第一图案BNP1、第二图案BNP2和第三图案BNP3中的每个可以在发光区域EA中具有具备恒定或基本上恒定的宽度的基本上线性图案形状。
图案BNP可以具有相同的宽度或相似的宽度或不同的宽度。例如，第一图案BNP1和第三图案BNP3可以在发光区域EA中至少具有相同的宽度，并且可以彼此面对并且第二图案BNP2置于第一图案BNP1与第三图案BNP3之间。例如，第一图案BNP1和第三图案BNP3可以形成为在发光区域EA中在第二图案BNP2周围彼此对称。
图案BNP可以在发光区域EA中以恒定的间隔布置或设置。例如，第一图案BNP1、第二图案BNP2和第三图案BNP3可以在发光区域EA中沿着第一方向DR1以恒定的间隔以第二距离d2顺序地布置或设置。
每个图案BNP可以在发光区域EA中与至少一个对准电极ALE至少部分地叠置。例如，第一图案BNP1可以提供或设置在第一对准电极ALE1下面或下方以与第一对准电极ALE1的一个区域或一定区域叠置，第二图案BNP2可以提供或设置在第二对准电极ALE2和第三对准电极ALE3下面或下方以与第二对准电极ALE2和第三对准电极ALE3中的每个的一个区域或一定区域叠置，并且第三图案BNP3可以提供或设置在第四对准电极ALE4下面或下方以与第四对准电极ALE4的一个区域或一定区域叠置。
由于图案BNP提供或设置在对准电极ALE中的每个的一个区域或一定区域下面或下方，因此对准电极ALE中的每个的一个区域或一定区域可以在其中形成或设置有图案BNP的区域中在像素PXL的上方向上突出。因此，壁结构可以形成在发光元件LD周围。例如，壁结构可以形成在发光区域EA中以面对发光元件LD的第一端部EP1和第二端部EP2。
在实施例中，在图案BNP和/或对准电极ALE包括反射材料的情况下，反射壁结构可以形成在发光元件LD周围。因此，当进一步在像素PXL的上方向(例如，显示面板DP的包括预定视角范围的正向方向)上引导从发光元件LD发射的光时，可以改善像素PXL的光效率。
在实施例中，至少一个图案BNP可以从发光区域EA通过非发光区域NEA延伸到分离区域SPA。至少一个图案BNP可以与堤BNK的边缘区域(例如，上边缘区域)叠置，使得至少一个图案BNP的一个区域或一定区域在非发光区域NEA与分离区域SPA之间的边界处设置在一对像素电极ELT之间的一个区域或一定区域中。类似地，至少一个图案BNP可以与堤BNK的边缘区域(例如，下边缘区域)叠置，使得至少一个图案BNP的另一区域在非发光区域NEA与发光区域EA之间的边界处设置在该对像素电极ELT之间。这里，该对像素电极ELT可以是在同一工艺中形成或设置在相同的层或在同一层的像素电极ELT，并且/或者是彼此相邻的像素电极ELT。
例如，第二图案BNP2可以从发光区域EA延伸到第一分离区域SPA1。当在平面图中观看时，第二图案BNP2的一个区域或一定区域可以与堤BNK的边缘区域叠置，同时定位在第一像素电极ELT1与第二像素电极ELT2之间、第三像素电极ELT3与第四像素电极ELT4之间和/或第二像素电极ELT2与第三像素电极ELT3之间。
第二图案BNP2也可以延伸到第二分离区域SPA2。例如，第二图案BNP2可以具有在发光区域EA周围基本上竖直对称的形状。然而，公开不限于此。例如，在实施例中，第二图案BNP2可以不延伸到第二分离区域SPA2，而是可以在发光区域EA与第二分离区域SPA2之间在非发光区域NEA中被切断或去除。
对准电极ALE可以至少提供或设置在发光区域EA中，可以在发光区域EA中沿着第一方向DR1彼此分隔开，并且可以分别沿着第二方向DR2延伸。对准电极ALE可以从发光区域EA通过非发光区域NEA延伸到分离区域SPA，并且可以在分离区域SPA中被切断或去除。例如，第一对准电极ALE1至第四对准电极ALE4中的每个从发光区域EA延伸到第一分离区域SPA1和第二分离区域SPA2，并且在第一分离区域SPA1和第二分离区域SPA2中被切断或去除，使得第一对准电极ALE1至第四对准电极ALE4中的每个可以与相邻的像素PXL的对准电极ALE分离。在实施例中，对准电极ALE中的至少一个(例如，第二对准电极ALE2)可以一体地连接到相邻的像素PXL的第二对准电极ALE2，而不在分离区域SPA中被切断或去除。
对准电极ALE中的一个对准电极ALE和其它对准电极ALE可以通过每个接触部CNT电连接到像素电路PXC和/或预定电力线。例如，第一对准电极ALE1可以通过第一接触部CNT1电连接到像素电路PXC和/或第一电力线PL1，并且第二对准电极ALE2可以通过第二接触部CNT2电连接到第二电力线PL2。
在实施例中，每个接触部CNT可以形成在分离区域SPA中，但不限于此。例如，第一接触部CNT1和/或第二接触部CNT2可以如图4a中所示形成在分离区域SPA(例如，第一分离区域SPA1)中，或者如图4b中所示形成在非发光区域NEA中。
在实施例中，每个对准电极ALE可以通过每个接触孔CH电连接到一个像素电极ELT。对准电极ALE可以电连接到不同的像素电极ELT。例如，第一对准电极ALE1可以通过第一接触孔CH1电连接到第一像素电极ELT1，并且第二对准电极ALE2可以通过第二接触孔CH2电连接到第二像素电极ELT2。第三对准电极ALE3可以通过第三接触孔CH3电连接到第三像素电极ELT3，并且第四对准电极ALE4可以通过第四接触孔CH4电连接到第五像素电极ELT5。
在实施例中，用于将对准电极ALE连接到相应的像素电极ELT的接触孔CH可以提供或设置在分离区域SPA中。例如，接触孔CH可以形成在覆盖对准电极ALE或与对准电极ALE叠置的至少一个绝缘膜(例如，图5a至图5e和图6的第一绝缘膜INS1)中，并且可以不形成在发光区域EA中，而是可以形成在分离区域SPA中。对准电极ALE可以在发光区域EA中被绝缘膜完全地覆盖或与绝缘膜完全地叠置，并且可以在分离区域SPA中被形成在绝缘膜中的接触孔CH暴露以通过接触孔CH电连接到相应的像素电极ELT。
每个对准电极ALE可以设置在一个图案BNP上。例如，第一对准电极ALE1可以设置在第一图案BNP1的一个区域中，第二对准电极ALE2和第三对准电极ALE3可以设置在第二图案BNP2的不同区域中，并且第四对准电极ALE4可以设置在第三图案BNP3的一个区域中。在实施例中，当第三对准电极ALE3设置在第一对准电极ALE1与第二对准电极ALE2之间时，第三对准电极ALE3可以设置在第二图案BNP2的左区域处，并且第二对准电极ALE2可以设置在第二图案BNP2的右区域处。
每个对准电极ALE可以在发光区域EA中具有均匀或基本上均匀的宽度。例如，当在平面图中观看时，第一对准电极ALE1、第二对准电极ALE2、第三对准电极ALE3和第四对准电极ALE4中的每个可以在发光区域EA中具有具备恒定或基本上恒定的宽度的基本上线性图案形状。对准电极ALE可以具有相同的宽度或相似的宽度或不同的宽度。
每个对准电极ALE可以在发光区域EA中沿着第二方向DR2连续地形成。例如，每个对准电极ALE可以沿着第二方向DR2延伸，以在发光区域EA中不被切断或去除。
彼此相邻的一对对准电极ALE可以在发光元件LD的对准步骤中接收不同的信号，并且可以在发光区域EA中以均匀的间隔彼此分隔开。在至少两对对准电极ALE提供或设置在发光区域EA中的情况下，相应对的对准电极ALE可以以相同的间隔彼此分隔开。
例如，在第一对准电极ALE1、第三对准电极ALE3、第二对准电极ALE2和第四对准电极ALE4在发光区域EA中沿着第一方向DR1顺序地布置或设置的情况下，第一对准电极ALE1和第三对准电极ALE3形成一对以接收不同的对准信号，并且第二对准电极ALE2和第四对准电极ALE4形成一对以接收不同的对准信号。在发光区域EA中，第一对准电极ALE1和第三对准电极ALE3可以沿着第一方向DR1彼此分隔开第一距离d1，并且第二对准电极ALE2和第四对准电极ALE4也可以沿着第一方向DR1彼此分隔开第一距离d1。
在实施例中，第二对准电极ALE2和第三对准电极ALE3可以在发光元件LD的对准步骤中接收相同的信号。第二对准电极ALE2和第三对准电极ALE3可以以等于或不同于第一距离d1的距离彼此分隔开。在发光元件LD的对准步骤中，第二对准电极ALE2和第三对准电极ALE3可以一体地或非一体地彼此连接。
每个对准电极ALE在非发光区域NEA中可以具有或可以不具有弯曲或基本上弯曲的部分，但是每个对准电极ALE的形状和/或尺寸在除了发光区域EA之外的剩余区域中没有具体限制。例如，在非发光区域NEA和/或分离区域SPA中，对准电极ALE的形状和/或尺寸可以不同地改变。
发光元件LD可以均在一对图案BNP之间对准，并且可以均电连接在一对像素电极ELT之间。
例如，第一发光元件LD1中的每个可以在第一图案BNP1与第二图案BNP2之间对准，以电连接在第一像素电极ELT1与第三像素电极ELT3之间，并且第二发光元件LD2中的每个可以在第一图案BNP1与第二图案BNP2之间对准，以电连接在第三像素电极ELT3与第四像素电极ELT4之间。例如，第一发光元件LD1中的每个可以布置或设置在第一图案BNP1与第二图案BNP2之间的区域的上区域中，并且第一发光元件LD1的第一端部EP1和第二端部EP2可以分别电连接到第一像素电极ELT1和第三像素电极ELT3。第二发光元件LD2中的每个可以布置或设置在第一图案BNP1与第二图案BNP2之间的区域的下区域中，并且第二发光元件LD2的第一端部EP1和第二端部EP2可以分别电连接到第三像素电极ELT3和第四像素电极ELT4。
类似地，第三发光元件LD3中的每个可以在第二图案BNP2与第三图案BNP3之间对准，以电连接在第四像素电极ELT4与第五像素电极ELT5之间，并且第四发光元件LD4中的每个可以在第二图案BNP2与第三图案BNP3之间对准，以电连接在第二像素电极ELT2与第五像素电极ELT5之间。例如，第三发光元件LD3中的每个可以布置或设置在第二图案BNP2与第三图案BNP3之间的区域的下区域中，并且第三发光元件LD3的第一端部EP1和第二端部EP2可以分别电连接到第四像素电极ELT4和第五像素电极ELT5。第四发光元件LD4中的每个可以布置或设置在第二图案BNP2与第三图案BNP3之间的区域的上区域中，并且第四发光元件LD4的第一端部EP1和第二端部EP2可以分别电连接到第五像素电极ELT5和第二像素电极ELT2。
例如，第一发光元件LD1可以设置在发光区域EA的左上区域中，并且第二发光元件LD2可以设置在发光区域EA的左下区域中。第三发光元件LD3可以设置在发光区域EA的右下区域中，并且第四发光元件LD4可以设置在发光区域EA的右上区域中。然而，发光元件LD的布置和/或连接结构可以根据发光部EMU的结构和/或串联级的数量而不同地改变。
像素电极ELT可以至少提供或设置在发光区域EA中，并且可以分别提供或设置在与至少一个对准电极ALE和至少一个发光元件LD对应的位置处。例如，每个像素电极ELT可以形成在(多个)对准电极ALE和(多个)发光元件LD上以与相应的(多个)对准电极ALE和相应的(多个)发光元件LD叠置，使得每个像素电极ELT可以至少电连接到(多个)发光元件LD。例如，每个像素电极ELT可以在发光区域EA中电连接到至少一个发光元件LD的一个端部或一定端部。
第一像素电极ELT1可以形成或设置在第一对准电极ALE1的第一区域(例如，上区域)和第一发光元件LD1的第一端部EP1上，以电连接到第一发光元件LD1的第一端部EP1。例如，第一像素电极ELT1可以在发光区域EA中电连接到第一发光元件LD1的第一端部EP1。
第二像素电极ELT2可以形成或设置在第二对准电极ALE2的第一区域(例如，上区域)和第四发光元件LD4的第二端部EP2上，以电连接到第四发光元件LD4的第二端部EP2。例如，第二像素电极ELT2可以在发光区域EA中电连接到第四发光元件LD4的第二端部EP2。
第二像素电极ELT2可以经由至少一个其它像素电极ELT和/或发光元件LD电连接到第一发光元件LD1、第二发光元件LD2和第三发光元件LD3。例如，第二像素电极ELT2可以经由第三像素电极ELT3、第二发光元件LD2、第四像素电极ELT4、第三发光元件LD3、第五像素电极ELT5和第四发光元件LD4电连接到第一发光元件LD1的第二端部EP2。
第三像素电极ELT3可以形成或设置在第三对准电极ALE3的第一区域(例如，上区域)和第一发光元件LD1的第二端部EP2上，以电连接到第一发光元件LD1的第二端部EP2。第三像素电极ELT3可以形成或设置在第一对准电极ALE1的第二区域(例如，下区域)和第二发光元件LD2的第一端部EP1上，以电连接到第二发光元件LD2的第一端部EP1。例如，第三像素电极ELT3可以在发光区域EA中电连接到第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1。
例如，第三像素电极ELT3可以具有基本上弯曲或弯曲的形状。例如，第三像素电极ELT3可以在其中可以布置或设置有至少一个第一发光元件LD1的区域与其中可以布置或设置有至少一个第二发光元件LD2的区域之间的边界处具有弯曲或基本上弯曲或者弯折或基本上弯折的结构。
第三像素电极ELT3可以设置在第一像素电极ELT1与第二像素电极ELT2之间，并且可以通过发光元件LD电连接在第一像素电极ELT1与第二像素电极ELT2之间。例如，第三像素电极ELT3可以通过至少一个第一发光元件LD1电连接到第一像素电极ELT1，并且可以通过第二发光元件LD2、第三发光元件LD3和/或第四发光元件LD4中的至少一个电连接到第二像素电极ELT2。
第四像素电极ELT4可以形成或设置在第三对准电极ALE3的第二区域(例如，下区域)和第二发光元件LD2的第二端部EP2上，以电连接到第二发光元件LD2的第二端部EP2。第四像素电极ELT4可以形成或设置在第四对准电极ALE4的第一区域(例如，下区域)和第三发光元件LD3的第一端部EP1上，以电连接到第三发光元件LD3的第一端部EP1。例如，第四像素电极ELT4可以在发光区域EA中电连接到第二发光元件LD2的第二端部EP2和第三发光元件LD3的第一端部EP1。
例如，第四像素电极ELT4可以具有基本上弯曲或弯曲的形状。例如，第四像素电极ELT4可以在其中可以布置或设置有至少一个第二发光元件LD2的区域与其中可以布置或设置有至少一个第三发光元件LD3的区域之间的边界处或者在其中可以布置或设置有至少一个第二发光元件LD2的区域与其中可以布置或设置有至少一个第三发光元件LD3的区域之间的边界周围具有弯曲或基本上弯曲或者弯折或基本上弯折的结构。在实施例中，第四像素电极ELT4可以不延伸到分离区域SPA，并且可以形成在发光区域EA的内部或仅形成在发光区域EA的内部，但不限于此。
第四像素电极ELT4可以通过发光元件LD电连接在第一像素电极ELT1与第二像素电极ELT2之间。例如，第四像素电极ELT4可以通过第一发光元件LD1和第二发光元件LD2中的至少一个电连接到第一像素电极ELT1，并且可以通过第三发光元件LD3和/或第四发光元件LD4中的至少一个电连接到第二像素电极ELT2。
第五像素电极ELT5可以形成或设置在第二对准电极ALE2的第二区域(例如，下区域)和第三发光元件LD3的第二端部EP2上，以电连接到第三发光元件LD3的第二端部EP2。第五像素电极ELT5可以形成或设置在第四对准电极ALE4的第二区域(例如，上区域)和第四发光元件LD4的第一端部EP1上，以电连接到第四发光元件LD4的第一端部EP1。例如，第五像素电极ELT5可以在发光区域EA中电连接到第三发光元件LD3的第二端部EP2和第四发光元件LD4的第一端部EP1。
例如，第五像素电极ELT5可以具有基本上弯曲或弯曲的形状。例如，第五像素电极ELT5可以在其中可以布置或设置有至少一个第三发光元件LD3的区域与其中可以布置或设置有至少一个第四发光元件LD4的区域之间的边界处具有弯曲或基本上弯曲或者弯折或基本上弯折的结构。
第五像素电极ELT5可以通过发光元件LD电连接在第一像素电极ELT1与第二像素电极ELT2之间。例如，第五像素电极ELT5可以通过第一发光元件LD1、第二发光元件LD2和/或第三发光元件LD3中的至少一个电连接到第一像素电极ELT1，并且可以通过至少一个第四发光元件LD4电连接到第二像素电极ELT2。
在实施例中，至少一个像素电极ELT可以从发光区域EA通过非发光区域NEA延伸到分离区域SPA，并且可以在分离区域SPA中通过接触孔CH中的每个电连接到对准电极ALE中的每个。例如，第一像素电极ELT1、第二像素电极ELT2、第三像素电极ELT3和第五像素电极ELT5可以从发光区域EA延伸到第一分离区域SPA1。在第一分离区域SPA1中，第一像素电极ELT1可以通过第一接触孔CH1电连接到第一对准电极ALE1，并且第二像素电极ELT2可以通过第二接触孔CH2电连接到第二对准电极ALE2。在第一分离区域SPA1中，第三像素电极ELT3可以通过第三接触孔CH3电连接到第三对准电极ALE3，并且第五像素电极ELT5可以通过第四接触孔CH4电连接到第四对准电极ALE4。
图4a和图4b示出了第一像素电极ELT1、第二像素电极ELT2、第三像素电极ELT3和第五像素电极ELT5全部延伸到第一分离区域SPA1，但是公开不限于此。例如，在实施例中，第一像素电极ELT1、第二像素电极ELT2、第三像素电极ELT3和第五像素电极ELT5中的至少一个可以延伸到第一分离区域SPA1以在第一分离区域SPA1中电连接到每个对准电极ALE，并且第一像素电极ELT1、第二像素电极ELT2、第三像素电极ELT3和第五像素电极ELT5中的剩余电极可以延伸到第二分离区域SPA2以在第二分离区域SPA2中电连接到每个对准电极ALE。
根据上述方式，布置或设置在对准电极ALE和/或与其对应的图案BNP之间的发光元件LD可以通过使用像素电极ELT以期望的形状电连接。例如，第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4可以通过使用像素电极ELT顺序地串联电连接。
为了增大供应到每个发光区域EA的发光元件LD的利用率，通过调节用于使发光元件LD对准的对准信号或者通过形成磁场，可以使发光元件LD对准，使得每个发光区域EA中的大量(或大比例)的发光元件LD可以在特定方向或给定方向上对准。通过使用像素电极ELT，可以根据大量的发光元件LD的对准方向连接发光元件LD。因此，可以改善发光元件LD的利用率并且改善像素PXL的光效率。
在实施例中，每个像素电极ELT可以形成或直接形成在相邻的发光元件LD的第一端部EP1或第二端部EP2上，从而电连接到发光元件LD的第一端部EP1或第二端部EP2。
像素电极ELT和对准电极ALE可以在发光区域EA的外部(例如，分离区域SPA)中通过相应的接触孔CH彼此电连接。接触孔CH可以形成在除了其中供给有发光元件LD且发光元件LD对准的发光区域EA之外的区域中，使得在发光元件LD的对准步骤中，可以在发光区域EA中形成更均匀的电场，并且可以防止发光元件LD的偏移。
堤BNK可以提供或设置在非发光区域NEA中以围绕发光区域EA和分离区域SPA。堤BNK可以提供或设置在每个像素区域PXA的外部处以及/或者在相邻的像素区域PXA之间，以包括与像素PXL的发光区域EA和分离区域SPA对应的开口OPA。例如，在每个像素区域PXA中，堤BNK可以包括与发光区域EA对应的第一开口OPA1、与第一分离区域SPA1对应的第二开口OPA2以及与第二分离区域SPA2对应的第三开口OPA3。
堤BNK可以形成坝结构，坝结构限定每个发光区域EA，在将发光元件LD供应到每个像素PXL的步骤中应当或可以在每个发光区域EA中供应发光元件LD。例如，每个发光区域EA可以被堤BNK分隔，使得期望类型和/或量的发光元件墨可以被供应到发光区域EA中。
堤BNK可以包括光阻挡材料和/或光反射材料中的至少一种，从而防止相邻的像素PXL之间的光泄漏。例如，堤BNK可以包括黑矩阵材料和/或滤色器材料中的至少一种。例如，堤BNK可以形成为可以阻挡光的透射的黑色不透明图案。在实施例中，反射膜(未示出)可以形成在堤BNK的表面(例如，侧壁)上，以增大每个像素PXL的光效率。
堤BNK可以通过与形成图案BNP的工艺分开的工艺形成在与图案BNP的层不同的层中。作为示例，堤BNK可以形成在提供或设置在图案BNP和对准电极ALE上的绝缘膜(例如，图5a和图5b的第一绝缘膜INS1)的上部上。
堤BNK可以提供或设置在与图案BNP相同的层或同一层或不同的层中，并且可以与图案BNP同时或顺序地形成。在顺序地形成堤BNK和图案BNP的情况下，堤BNK和图案BNP的位置和/或形成的顺序没有具体限制。堤BNK与图案BNP可以彼此成一体，或者堤BNK可以与图案BNP分开形成。
在实施例中，图案BNP可以首先形成在基体层BSL的一个表面或一定表面上。对准电极ALE和堤BNK可以顺序地形成在基体层BSL的其上可以形成有图案BNP的一个表面或一定表面上。
在实施例中，对准电极ALE可以首先形成在基体层BSL的一个表面或一定表面上。图案BNP和堤BNK可以同时或顺序地形成在基体层BSL的其上可以形成有对准电极ALE的一个表面或一定表面上。
在实施例中，图案BNP和堤BNK可以首先形成在基体层BSL的一个表面或一定表面上。对准电极ALE可以形成在基体层BSL的其上可以形成有图案BNP和堤BNK的一个表面或一定表面上。
在图案BNP和堤BNK同时形成的情况下，图案BNP和堤BNK可以形成为彼此连接或不连接。例如，图案BNP和堤BNK可以彼此成一体，使得它们的下表面等彼此连接。作为示例，即使图案BNP和堤BNK同时形成，图案BNP和堤BNK也可以形成为彼此不连接。例如，图案BNP和堤BNK同时形成在同一层，但是它们可以分别具有独立的图案并且可以彼此分离。
根据图4a和图4b的实施例，在将发光元件LD供应到发光区域EA以使它们对准的工艺中，可以在发光区域EA中形成均匀的电场，并且可以使发光元件LD相对于对准位置的偏差最小化。即使至少一对像素电极ELT通过堤BNK的边界延伸到分离区域SPA，也可以防止导电膜的残留物在像素电极ELT的图案化工艺中沿着堤BNK的周边残留。因此，可以防止像素电极ELT之间的短路缺陷。这将在后面详细描述。
图5a至图5e和图6分别示出了根据本发明的实施例的像素PXL的剖视图。例如，图5a至图5e示出了根据不同实施例的沿着图4a的线I-I’截取的像素PXL的剖视图，并且图6示出了根据实施例的沿着图4a的线II-II’截取的像素PXL的剖视图。
图5a和图5b示出了与形成像素电极ELT的步骤(或根据该步骤的像素电极ELT的相互位置)以及第三绝缘膜INS3的存在或不存在相关的不同实施例。例如，图5a示出了其中在首先形成像素电极ELT中的一些和第三绝缘膜INS3之后形成剩余的像素电极ELT的实施例，图5b示出了其中像素电极ELT形成在同一层的实施例。图5c至图5e示出了图5a和图5b的实施例的关于图案BNP、对准电极ALE和/或堤BNK的位置、形成顺序和/或形状的修改实施例，例如，它们示出了图5b的实施例的不同修改实施例。作为可以设置在电路层PCL的电路元件的示例，图5a至图5e示出了不包括底部金属层BML的任意晶体管M(例如，图3a至图3c中所示的晶体管M2)。
图6示出了根据实施例的包括接触部CNT和接触孔CH的像素PXL的剖视图。作为可以设置在电路层PCL的电路元件的示例，图6示出了通过第一接触部CNT1和桥接图案BRP电连接到第一对准电极ALE1并且包括底部金属层BML的晶体管M(例如，图3a至图3c的第一晶体管M1)，并且作为可以设置在电路层PCL的布线的示例，图6示出了通过第二接触部CNT2电连接到第二对准电极ALE2的第二电力线PL2。
参照图2至图6，根据本发明的实施例的像素PXL和包括该像素PXL的显示装置DD可以包括在基体层BSL的一个表面上设置为彼此叠置的电路层PCL和显示层DPL。例如，显示区域DA可以包括设置在基体层BSL的一个表面上的电路层PCL和设置在电路层PCL上的显示层DPL。然而，电路层PCL和显示层DPL的在基体层BSL上的相互位置可以根据实施例而变化。当电路层PCL和显示层DPL被划分为不同的层然后它们彼此叠置时，可以充分地确保在平面图中用于形成像素电路PXC和发光部EMU的相应的布局空间。
形成对应的像素PXL的像素电路PXC的电路元件(例如，晶体管M和存储电容器Cst)以及电连接到电路元件的各种布线可以设置在电路层PCL的每个像素区域PXA中。另外，形成对应的像素PXL的发光部EMU的对准电极ALE、发光元件LD和/或像素电极ELT可以设置在显示层DPL的每个像素区域PXA中。
除了电路元件和布线之外，电路层PCL可以包括绝缘层。例如，电路层PCL可以包括顺序地堆叠在基体层BSL的一侧上的缓冲层BFL、栅极绝缘膜GI、第一层间绝缘膜ILD1、第二层间绝缘膜ILD2和/或钝化膜PSV。
电路层PCL还可以选择性地包括第一导电层，其包括设置在晶体管M中的至少一些(例如，第一晶体管M1)下面的底部金属层BML。
作为示例，第一导电层可以设置在基体层BSL与缓冲层BFL之间，并且可以包括与至少一个晶体管M(例如，第一晶体管M1)的栅电极GE和/或半导体图案SCP叠置的底部金属层BML。
在实施例中，底部金属层BML可以电连接到对应的晶体管M的一个电极。例如，在第一晶体管M1可以包括底部金属层BML的情况下，底部金属层BML可以电连接到第一晶体管M1的源电极(或漏电极)。
缓冲层BFL可以设置在基体层BSL的其上可以选择性地形成有第一导电层的一个表面上。缓冲层BFL可以防止杂质扩散到每个电路元件中。
半导体层可以设置在缓冲层BFL上。半导体层可以包括每个晶体管M的半导体图案SCP。半导体图案SCP可以包括与栅电极GE叠置的沟道区以及设置在沟道区的两侧处的第一导电区和第二导电区(例如，源区和漏区)。
栅极绝缘膜GI可以设置在半导体层上。另外，第二导电层可以设置在栅极绝缘膜GI上。
第二导电层可以包括每个晶体管M的栅电极GE。第二导电层还可以包括存储电容器Cst的一个电极和/或预定布线。
第一层间绝缘膜ILD1可以设置在第二导电层上。第三导电层可以设置在第一层间绝缘膜ILD1上。
第三导电层可以包括每个晶体管M的第一晶体管电极TE1和第二晶体管电极TE2。这里，第一晶体管电极TE1和第二晶体管电极TE2可以是源电极和漏电极。第三导电层还可以包括存储电容器Cst的一个电极和/或预定布线。
第二层间绝缘膜ILD2可以设置在第三导电层上。第四导电层可以设置在第二层间绝缘膜ILD2上。
第四导电层可以包括用于电连接电路层PCL和显示层DPL的桥接图案BRP和/或预定布线(例如，第一电力线PL1和/或第二电力线PL2)。桥接图案BRP可以通过第一接触部CNT1电连接到每个发光部EMU的第一对准电极ALE1和/或第一像素电极ELT1。第二电力线PL2可以通过第二接触部CNT2电连接到每个发光部EMU的第二对准电极ALE2和/或第二像素电极ELT2。第一接触部CNT1和第二接触部CNT2中的每个可以由形成在钝化膜PSV中的通孔和/或接触孔形成。
在实施例中，可以省略第四导电层。可以不提供或设置桥接图案BRP，并且第一对准电极ALE1可以通过第一接触部CNT1电连接到预定电路元件。例如，第一对准电极ALE1可以通过第一接触部CNT1电连接或直接电连接到第一晶体管M1的第一晶体管电极TE1(或第二晶体管电极TE2)。
在省略第四导电层的情况下，可以选择性地提供或设置第二层间绝缘膜ILD2。例如，当省略第四导电层时，也省略第二层间绝缘膜ILD2，使得钝化膜PSV可以直接形成在第三导电层上，或者即使省略第四导电层，第二层间绝缘膜ILD2和钝化膜PSV也可以顺序地形成在第三导电层上。
第一电力线PL1和/或第二电力线PL2的位置可以根据实施例不同地改变。例如，当省略第二层间绝缘膜ILD2和/或第四导电层时，第一电力线PL1和第二电力线PL2中的每条可以设置到第一导电层、第二导电层或第三导电层。在第一电力线PL1和/或第二电力线PL2提供或设置为多层的情况下，第一电力线PL1和/或第二电力线PL2可以包括提供或设置在第一导电层至第三导电层(当设置第四导电层时，第一导电层至第四导电层)中的至少两个上的多层布线。
钝化膜PSV可以设置在第四导电层上。在实施例中，钝化膜PSV可以包括至少一个有机绝缘层，并且可以使电路层PCL的表面基本上平坦。显示层DPL可以设置在钝化膜PSV上。
显示层DPL可以包括每个像素PXL的发光部EMU。例如，显示层DPL可以包括每个像素PXL的对准电极ALE、布置或设置在对准电极ALE之间的发光元件LD以及电连接到发光元件LD的像素电极ELT。在实施例中，至少一些像素电极ELT或多个像素电极ELT可以通过形成在第一绝缘膜INS1中的相应的接触孔CH电连接到不同的对准电极ALE。
显示层DPL可以包括设置在对准电极ALE下面或下方的图案BNP以及设置在对准电极ALE上的第一绝缘膜INS1。例如，显示层DPL可以包括图案BNP和第一绝缘膜INS1，图案BNP设置在对准电极ALE的一个区域或一定区域下面或下方以在上方向上从对准电极ALE中的每个的一个区域或一定区域突出，第一绝缘膜INS1设置在对准电极ALE上以至少在发光区域EA中整个地覆盖对准电极ALE或与对准电极ALE整个地叠置。显示层DPL还可以包括至少一个导电层和/或绝缘层。
例如，显示层DPL可以包括可以顺序地设置和/或形成在电路层PCL上的图案BNP、对准电极ALE、第一绝缘膜INS1、发光元件LD、第二绝缘膜INS2和像素电极ELT。显示层DPL可以选择性地包括第三绝缘膜INS3。
在实施例中，如图5a和图6中所示，彼此面对并且每个发光元件LD置于其间的一对像素电极ELT(例如，第一像素电极ELT1和第三像素电极ELT3或者第二像素电极ELT2和第五像素电极ELT5)可以形成在不同的层，并且第三绝缘膜INS3可以提供或设置在该对像素电极ELT之间。
例如，第三绝缘膜INS3可以提供或设置为覆盖该对像素电极ELT中的一个或与该对像素电极ELT中的一个叠置。例如，第三绝缘膜INS3可以形成或设置在第一像素电极ELT1、第二像素电极ELT2和第四像素电极ELT4上，并且第三像素电极ELT3和第五像素电极ELT5可以形成或设置在第三绝缘膜INS3的一个端部或一定端部上。
在实施例中，如图5b中所示，彼此面对并且每个发光元件LD置于其间的一对像素电极ELT可以形成或设置在相同的层或在同一层。例如，每个像素PXL的像素电极ELT可以同时形成或设置在相同的层或在同一层。可以省略第三绝缘膜INS3。
图案BNP可以设置在基体层BSL的其上可以形成有电路层PCL的一个表面或一定表面上。例如，图案BNP可以提供或设置在钝化膜PSV上。图案BNP可以在基体层BSL的一个表面或一定表面上在像素PXL的高度方向(例如，第三方向DR3)上突出。因此，设置在图案BNP上的对准电极ALE的一个区域或一定区域可以向上突出。
图案BNP可以包括绝缘材料，所述绝缘材料包括至少一种无机材料和/或有机材料。例如，图案BNP可以包括至少一层无机膜，该无机膜可以包括各种无机绝缘材料，所述各种无机绝缘材料包括氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)。作为示例，图案BNP可以包括至少一层有机膜，该有机膜包括各种类型的有机绝缘材料(包括光致抗蚀剂材料)，或者图案BNP可以由组合地包括有机材料或无机材料的单层或多层绝缘体形成。
反射壁结构可以通过图案BNP和设置在图案BNP上的对准电极ALE形成或设置在发光元件LD周围。例如，在对准电极ALE包括反射电极层的情况下，通过发光元件LD的第一端部EP1和第二端部EP2发射的光可以被反射电极层反射，以在每个像素PXL的上方向上发射。
图案BNP可以具有各种形状。在实施例中，如在图5a至图5e和图6中所示，图案BNP可以形成为具有相对于基体层BSL以预定范围的角度倾斜的倾斜表面。在实施例中，图案BNP可以具有诸如弯曲或台阶形状的侧壁。例如，至少一个图案BNP可以具有基本上半圆形或半椭圆形形状的剖面。设置在图案BNP上的导电层(或电极)和/或绝缘层可以具有与图案BNP对应的表面轮廓。
对准电极ALE可以设置在图案BNP上。对准电极ALE可以设置为在每个发光区域EA中彼此分隔开。
在实施例中，每个对准电极ALE可以具有针对每个像素PXL分离的图案，或者可以具有共同地电连接到多个像素PXL的图案。例如，第一对准电极ALE1至第四对准电极ALE4中的每个可以具有独立的图案，并且其两端在设置在对应的像素区域PXA外围处的分离区域SPA处和/或相邻的像素区域PXA之间被切断或去除。在实施例中，至少一个对准电极(例如，第一对准电极ALE1)可以具有独立的图案，并且两端在分离区域SPA中被切断或去除，并且至少一个其它对准电极(例如，第二对准电极ALE2)可以沿着第一方向DR1或第二方向DR2延伸，以一体地连接到在第一方向DR1或第二方向DR2上相邻的像素PXL的预定对准电极(例如，邻近的像素PXL的第二对准电极ALE2)。
每个对准电极ALE可以通过包括至少一种导电材料而具有导电性。对准电极ALE可以包括可以彼此相同或不同的导电材料。每个对准电极ALE可以形成为单个层或多层。
第一绝缘膜INS1可以设置在基体层BSL(包括对准电极ALE)的一个表面或一定表面上。例如，第一绝缘膜INS1可以置于对准电极ALE与像素电极ELT之间。
第一绝缘膜INS1可以形成或设置为在发光区域EA中完全地覆盖对准电极ALE或与对准电极ALE完全地叠置。第一绝缘膜INS1可以在分离区域SPA中具有用于暴露对准电极ALE中的每个的一个区域或一定区域的接触孔CH。
堤BNK可以设置在基体层BSL(包括第一绝缘膜INS1)的一个表面或一定表面上。例如，堤BNK可以提供或设置在非发光区域NEA以围绕发光区域EA和分离区域SPA。
堤BNK可以提供或设置为不与第一接触部CNT1和/或第二接触部CNT2叠置，或者与第一接触部CNT1和/或第二接触部CNT2叠置。例如，如图4a中所示，堤BNK可以形成为不覆盖第一接触部CNT1和第二接触部CNT2或者不与第一接触部CNT1和第二接触部CNT2叠置，或者如图4b中所示，堤BNK可以形成为覆盖第一接触部CNT1和第二接触部CNT2或者与第一接触部CNT1和第二接触部CNT2叠置。
在实施例中，堤BNK可以提供或设置为不与接触孔CH叠置。因此，在形成堤BNK之后，可以容易地将对准电极ALE连接到每个像素电极ELT。
堤BNK可以包含包括至少一种无机材料和/或有机材料的绝缘材料。在实施例中，堤BNK可以包括光阻挡材料或滤色器材料，使得可以阻挡相邻的像素PXL之间的光泄漏。堤BNK可以包括图案BNP中包括的材料中的至少一种，或者可以包括与图案BNP中包括的材料不同的材料。
在实施例中，堤BNK可以具有疏水表面。例如，通过使用疏水材料以疏水图案形成堤BNK本身，或者通过在堤BNK上形成由疏水材料制成的疏水膜，堤BNK可以形成为具有疏水表面。例如，堤BNK可以通过使用具有大接触角的疏水有机绝缘材料(诸如聚丙烯酸酯)来形成。在供应发光元件LD的工艺中，可以防止包括发光元件LD的发光元件墨溢出到发光区域EA的周围，并且可以控制或有利于发光元件墨的供应区域。
图5a和图5b示出了其中图案BNP、对准电极ALE、第一绝缘膜INS1和堤BNK可以顺序地形成在基体层BSL的其上可以形成有电路层PCL的一个表面或一定表面上的实施例中的像素PXL的结构，但是公开不限于此。
例如，如图5c中所示，在对准电极ALE首先形成在基体层BSL的其上可以形成有电路层PCL的一个表面或一定表面上之后，可以顺序地形成图案BNP、第一绝缘膜INS1和堤BNK。作为示例，如图5d和图5e中所示，图案BNP和堤BNK在基体层BSL的其上形成有电路层PCL的一个表面或一定表面上形成在基本上相同的层。
如在图5d和图5e的实施例中，在图案BNP和堤BNK设置在相同的层或在同一层的情况下，图案BNP和堤BNK可以同时或顺序地形成，并且它们可以形成为彼此连接或不连接。例如，如在图5d中所示，图案BNP和堤BNK可以形成为在相同的层或在同一层彼此分隔开，并且可以同时或顺序地形成。作为示例，如在图5e中所示，图案BNP和堤BNK可以同时形成在相同的层或在同一层，并且可以形成为彼此连接。例如，堤BNK、第一图案BNP1和/或第三图案BNP3可以彼此成一体，使得它们的下表面可以彼此连接。图案BNP和堤BNK可以通过使用半色调掩模形成，但不限于此。在实施例中，在公开的精神和范围内，图案BNP和/或堤BNK以及钝化膜PSV等可以彼此成一体。
例如，在公开中，图案BNP、对准电极ALE、第一绝缘膜INS1和/或堤BNK的位置、形成顺序和/或形状没有具体限制，而是它们可以根据实施例不同地改变。
发光元件LD可以在每个发光区域EA中供应并且对准。在实施例中，发光元件LD可以通过喷墨法、狭缝涂覆法或各种其它方法被供应到每个像素PXL的发光区域EA，并且可以通过将预定对准信号(或对准电压)施加到对准电极ALE(或在被分离为对准电极ALE之前的对准布线)中的每个在对准电极ALE之间使发光元件LD对准。例如，发光元件LD可以在设置在接收不同对准信号的一对对准电极ALE下面或下方的一对图案BNP之间的区域(例如，第一图案BNP1与第二图案BNP2之间的区域以及第二图案BNP2与第三图案BNP3之间的区域)中对准。
在实施例中，至少一些发光元件LD或多个发光元件LD可以在该对对准电极ALE之间在水平或斜线方向上对准，使得发光元件LD的在长度方向上的两个端部(例如，第一端部EP1和第二端部EP2)与一对相邻的对准电极ALE叠置或不叠置。发光元件LD的两个端部可以电连接到相应的像素电极ELT。
第二绝缘膜INS2可以设置在发光元件LD的一个区域或一定区域上。第二绝缘膜INS2可以局部地设置在发光元件LD中的每个的一个区域或一定区域上，以暴露发光元件LD中的每个的第一端部EP1和第二端部EP2。发光元件LD的未被第二绝缘膜INS2覆盖或未与第二绝缘膜INS2叠置的两个端部(例如，第一端部EP1和第二端部EP2)可以电连接到相应的像素电极ELT。在完成发光元件LD的对准之后在发光元件LD上形成第二绝缘膜INS2的情况下，可以稳定地固定发光元件LD。
在实施例中，可以省略第二绝缘膜INS2。像素电极ELT中的每个的一个端部或一定端部可以设置或直接设置在相邻的发光元件LD的上表面上。
第三绝缘膜INS3可以设置为覆盖设置在发光元件LD的第一端部EP1和第二端部EP2上的一对像素电极ELT中的一个，或者与设置在发光元件LD的第一端部EP1和第二端部EP2上的一对像素电极ELT中的一个叠置。在第二绝缘膜INS2和/或第三绝缘膜INS3形成或设置在发光元件LD的上部上的情况下，可以确保发光元件LD的第一端部EP1和第二端部EP2之间的电稳定性。例如，彼此相邻的一对像素电极ELT可以被第二绝缘膜INS2和/或第三绝缘膜INS3稳定地分离。因此，可以防止在发光元件LD的第一端部EP1和第二端部EP2之间发生短路缺陷。在其中该对像素电极ELT设置在相同的层或在同一层的实施例中，可以不提供或设置第三绝缘膜INS3。
像素电极ELT可以设置在第二绝缘膜INS2和/或第三绝缘膜INS3上，并且可以由各种透明导电材料制成。例如，像素电极ELT可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、铝掺杂的氧化锌(AZO)、镓掺杂的氧化锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)和氟掺杂的氧化锡(FTO)的各种透明材料中的至少一种，并且它们可以被实现为基本上透明或半透明以满足预定透射率。因此，通过第一端部EP1和第二端部EP2中的每个从发光元件LD发射的光可以穿过像素电极ELT以被发射到像素PXL的外部。
在实施例中，至少一个绝缘膜和/或光转换层(未示出)可以提供或设置在像素电极ELT和/或第三绝缘膜INS3上。
例如，绝缘膜可以整个地形成或设置在显示区域DA中，以覆盖图案BNP、像素电极ELT、第一绝缘膜INS1、第二绝缘膜INS2和/或第三绝缘膜INS3、发光元件LD、像素电极ELT以及堤BNK，或者与图案BNP、像素电极ELT、第一绝缘膜INS1、第二绝缘膜INS2和/或第三绝缘膜INS3、发光元件LD、像素电极ELT以及堤BNK叠置。在实施例中，绝缘膜可以包括单层或多层封装膜。在实施例中，至少一层上覆(overcoat)膜、填料和/或上基底还可以设置在绝缘膜上。
光转换层可以选择性地提供或设置在每个像素PXL的发光部EMU上。光转换层可以包括与预定颜色对应的颜色转换层(或波长转换层)和/或滤色器层。光转换层可以形成或设置或者可以直接形成或设置在每个像素PXL的像素电极ELT和/或第三绝缘膜INS3上，或者可以形成或设置在覆盖像素电极ELT和/或第三绝缘膜INS3或者与像素电极ELT和/或第三绝缘膜INS3叠置的绝缘膜上，但是光转换层的位置和形成方法没有具体限制。
例如，在每个像素区域PXA中，用于转换从发光元件LD发射的光的颜色(或波长)的光转换颗粒(例如，预定颜色的量子点)、用于增大从发光元件LD发射的光的利用率的光散射颗粒和/或包含预定颜色的滤色器材料的光转换层还可以选择性地提供或设置在显示层DPL的上部上。
在图4a至图6的实施例中，可以形成其中供应发光元件LD并使发光元件LD对准的发光区域EA，以改善或优化发光元件LD的对准特性。例如，在每个发光区域EA中，发光部EMU可以形成在对准电极ALE之间，以使发光元件LD均匀地对准，并且防止发光元件LD相对于对准位置偏离。
例如，在发光区域EA中，每个图案BNP可以具有均匀的宽度并且沿着第二方向DR2连续地延伸，并且图案BNP可以以均匀或基本上均匀的间隔布置或设置。
类似地，在发光区域EA中，每个对准电极ALE可以具有均匀的宽度并且沿着第二方向DR2连续地延伸，并且接收不同对准信号的一对对准电极ALE(或者在被分离为对准电极ALE之前的一对对准布线)可以以均匀的间隔彼此分隔开。
第一绝缘膜INS1可以形成为在发光区域EA中整个地且均匀地覆盖对准电极ALE或与对准电极ALE叠置，并且在分离区域SPA中通过每个接触孔CH部分地暴露对准电极ALE。
当接触孔CH设置在分离区域SPA中时，至少一些像素电极ELT或多个像素电极ELT(例如，第一像素电极ELT1、第二像素电极ELT2、第三像素电极ELT3和第五像素电极ELT5)可以延伸到分离区域SPA。第一像素电极ELT1、第二像素电极ELT2、第三像素电极ELT3和第五像素电极ELT5可以在分离区域SPA中通过相应的接触孔CH电连接到不同的对准电极ALE。
根据图4a至图6的实施例，即使包括交流(AC)信号的对准信号被施加到对准电极ALE(或对准布线)以使发光元件LD对准，AC电渗(ACEO)效应也可以防止发光元件LD相对于其对准位置偏离。例如，发光部EMU可以形成为使得在发光区域EA中在一对对准电极ALE之间可以形成均匀的电场，在其中对准电极ALE被第一绝缘膜INS1整个地覆盖或与第一绝缘膜INS1整个地叠置的状态下，包括发光元件LD的墨(例如，包括至少一种发光元件LD的发光元件墨)可以被供应到发光区域EA，并且可以通过在对准电极ALE之间形成电场来使发光元件LD对准。因此，可以防止发光元件墨的流动或使发光元件墨的流动最小化，并且防止发光元件LD相对于其对准位置偏离或使发光元件LD相对于其对准位置的偏离最小化。
因此，根据上述实施例，发光元件LD可以在发光区域EA的内部更稳定地对准。通过增大供应到发光区域EA的发光元件LD的利用率，可以改善像素PXL的发光特性和光效率。
图7a和图7b示出了图4a的区域AR1的放大图。例如，图7a示出了其中导电膜的残留物RD在第一像素电极ELT1与第二像素电极ELT2之间被切断或去除的实施例，图7b示出了其中导电膜的残留物RD在第三像素电极ELT3与第五像素电极ELT5之间被切断或去除的实施例。
参照图4a至图7a，第一像素电极ELT1和第二像素电极ELT2可以延伸到分离区域SPA(例如，第一分离区域SPA1)，并且可以在同一工艺中形成或设置在相同的层或在同一层。例如，在导电膜整个地形成在基体层BSL的设置有图案BNP、对准电极ALE、堤BNK和发光元件LD的一个表面或一定表面上之后，通过用光工艺等使导电膜图案化，可以形成第一像素电极ELT1和第二像素电极ELT2(和/或第四像素电极ELT4)。
如上所述，在实施例中，第二图案BNP2可以延伸到分离区域SPA，使得第二图案BNP2在非发光区域NEA与分离区域SPA之间的边界处与堤BNK的边缘区域叠置。即使在使导电膜图案化的工艺中在第一像素电极ELT1与第二像素电极ELT2之间的区域中沿着堤BNK的周边出现导电膜的残留物RD，导电膜的残留物RD也可以被切断或去除，而不连接到其中第二图案BNP2和堤BNK叠置的区域(例如，AR2区域)。例如，导电膜的残留物DR可以在其中第二图案BNP2和堤BNK叠置的区域的周边中和/或周围被切断或去除。因此，导电膜的残留物RD可以不与第二图案BNP2叠置，并且其一个端部或一定端部可以以在第二图案BNP2周围断开的导电图案的形式保留在像素PXL中。
例如，如在图6中所示，由于与剩余区域相比，其中第二图案BNP2和堤BNK叠置的区域在基体层BSL的高度方向上突出，因此与剩余区域相比，应用于形成像素电极ELT的导电膜可以在其中第二图案BNP2和堤BNK叠置的区域中向上突出。因此，在通过在导电膜上形成诸如光致抗蚀剂图案的掩模来蚀刻导电膜的工艺中，在其中第二图案BNP2和堤BNK叠置的区域中，可以以相对薄的厚度形成光致抗蚀剂图案，以如所期望地充分地蚀刻导电膜。因此，当导电膜的残留物RD在第一像素电极ELT1与第二像素电极ELT2之间被切断或去除时，可以防止在第一像素电极ELT1与第二像素电极ELT2之间发生短路缺陷。
即使在非发光区域NEA与发光区域EA之间的边界处，第二图案BNP2和堤BNK也可以在第一像素电极ELT1与第二像素电极ELT2之间的区域中叠置。因此，即使在形成第一像素电极ELT1和第二像素电极ELT2的工艺中出现导电膜的残留物RD，导电膜的残留物RD也在第一像素电极ELT1与第二像素电极ELT2之间的区域中被切断或去除。因此，可以防止在第一像素电极ELT1与第二像素电极ELT2之间发生短路缺陷。
例如，像素PXL可以包括在非发光区域NEA与分离区域SPA之间的边界处和/或在非发光区域NEA与发光区域EA之间的边界处以至少一个导电图案的形式残留的残留物RD。每个导电图案可以设置在第一像素电极ELT1与第二像素电极ELT2之间，并且可以沿着非发光区域NEA的边界延伸。
在实施例中，每个导电图案可以或可以不电连接到第一像素电极ELT1或第二像素电极ELT2。例如，至少一个导电图案的一个端部或一定端部可以电连接到第一像素电极ELT1或第二像素电极ELT2，并且至少一个导电图案的另一端部或其它端部可以在第二图案BNP2周围断开并且浮置。
参照图4a至图7b，与图7a中所述的类似，可以防止在第三像素电极ELT3与第五像素电极ELT5之间发生短路缺陷。例如，第三像素电极ELT3和第五像素电极ELT5可以延伸到分离区域SPA(例如，第一分离区域SPA1)，并且可以在同一工艺中形成或设置在相同的层或在同一层。例如，在公开的精神和范围内，在导电膜可以整个地形成或设置在基体层BSL的设置有图案BNP、对准电极ALE、堤BNK、发光元件LD、第一像素电极ELT1、第二像素电极ELT2和第四像素电极ELT4以及/或者第三绝缘膜INS3的一个表面或一定表面上之后，可以通过用光工艺等使导电膜图案化来形成第三像素电极ELT3和第五像素电极ELT5。
在非发光区域NEA与分离区域SPA之间的边界处以及在非发光区域NEA与发光区域EA之间的边界处，第二图案BNP2和堤BNK可以在第三像素电极ELT3与第五像素电极ELT5之间的区域中彼此叠置。因此，即使在用于形成第三像素电极ELT3和第五像素电极ELT5的导电膜的图案化工艺中沿着堤BNK的周边出现导电膜的残留物RD，导电膜的残留物RD也在第三像素电极ELT3与第五像素电极ELT5之间的区域中被切断或去除。因此，可以防止在第三像素电极ELT3与第五像素电极ELT5之间发生短路缺陷。例如，在非发光区域NEA与分离区域SPA之间的边界处，第二图案BNP2可以设置为在第三像素电极ELT3与第五像素电极ELT5之间(例如，在第三像素电极ELT3的右区域中)与堤BNK叠置。因此，在形成像素电极ELT的工艺中，用于形成像素电极ELT的导电膜可以在与第三像素电极ELT3的右区域对应的区域中形成或设置为相对高，因此，诸如光致抗蚀剂图案的掩模可以形成在导电膜上以具有相对薄的厚度。因此，在与第三像素电极ELT3的右区域对应的区域中，顺利地进行导电膜的图案化工艺，使得没有残余物残留。
在非发光区域NEA与分离区域SPA之间的边界处，在第三像素电极ELT3与第五像素电极ELT5之间(例如，在第五像素电极ELT5的其中可以不提供或设置第二图案BNP2的左区域中)，用于形成像素电极ELT的导电膜可以形成或设置为相对低，因此，诸如光致抗蚀剂图案的掩模可以形成在导电膜上以具有相对大的厚度。因此，在与第五像素电极ELT5紧密相邻的左区域中，导电膜会被不完全地蚀刻，使得残留物RD会残留。然而，由于第二图案BNP2设置在第三像素电极ELT3的右区域中，使得其与第三像素电极ELT3相邻或直接相邻，因此残留物RD不引导到第三像素电极ELT3，并且在与第二图案BNP2相遇的区域(或其周围的外围区域)中被切断或去除。因此，导电膜的残留物RD在第三像素电极ELT3与第五像素电极ELT5之间的区域中被切断或去除。因此，可以稳定地分离第三像素电极ELT3和第五像素电极ELT5。
例如，像素PXL可以在非发光区域NEA与分离区域SPA之间的边界处和/或在非发光区域NEA与发光区域EA之间的边界处包括以至少一个导电图案的形式保留在第三像素电极ELT3与第五像素电极ELT5之间的残留物RD。至少一个导电图案可以设置在第三像素电极ELT3与第五像素电极ELT5之间，并且可以沿着非发光区域NEA的边界延伸。
在实施例中，至少一个导电图案可以或可以不电连接到第三像素电极ELT3或第五像素电极ELT5。例如，至少一个导电图案的一个端部或一定端部可以电连接到第三像素电极ELT3或第五像素电极ELT5，并且至少一个导电图案的另一端部或其它端部可以在第二图案BNP2周围断开并且浮置。
图7a和图7b示出了实施例，在该实施例中，根据其中像素电极ELT中的一些像素电极ELT或多个像素电极ELT(例如，第一像素电极ELT1、第二像素电极ELT2和第四像素电极ELT4)以及像素电极ELT中的其它一些像素电极ELT或多个像素电极ELT(例如，第三像素电极ELT3和第五像素电极ELT5)可以顺序地形成的结构，在提供或设置在相同的层或在同一层的像素电极ELT之间防止了短路缺陷，但是公开不限于此。例如，如在图5b的实施例中，像素电极ELT可以被同时图案化以形成在同一层。通过将至少一个图案BNP设置为在相邻的像素电极ELT之间的区域中与堤BNK的边缘区域叠置，可以防止在相邻的像素电极ELT之间发生短路缺陷。
根据图4a至图7b的实施例，可以防止在延伸到分离区域SPA的像素电极ELT之间发生短路缺陷。因此，可以防止像素PXL有缺陷，并且改善显示装置DD的成品率。
图8至图11分别示出了根据实施例的像素PXL的俯视平面图。例如，图8至图11示出了根据图4a的实施例的像素PXL的不同修改实施例。
图12a和图12b示出了图11的区域AR1’的放大图。例如，图12a示出了其中导电膜的残留物RD和RD’在第一像素电极ELT1与第二像素电极ELT2之间被切断或去除的实施例，图12b示出了其中导电膜的残留物RD和RD’在第三像素电极ELT3与第五像素电极ELT5之间被切断或去除的实施例。
在图8至图12b的实施例中，参照与上述实施例(例如，图4a至图7b的实施例)的构造相似或相同的构造来表示相同的附图标记，并且将省略其详细描述。
首先，参照图2至图9，发光部EMU的构造可以通过改变像素电极ELT的设计来改变。例如，通过改变像素电极ELT的形状、位置、数量和/或连接结构，可以改变形成发光部EMU的串联级的数量。
例如，如在图8的实施例中，通过改变像素电极ELT的设计，可以形成具有两级串联结构的发光部EMU。作为示例，如在图9的实施例中，通过改变像素电极ELT的设计，可以形成具有单级串联结构(即，并联结构)的发光部EMU。发光部EMU的结构可以通过不同地改变像素电极ELT的设计来改变。
参照图8，第一像素电极ELT1可以与在第一对准电极ALE1与第一对准电极ALE1和第三对准电极ALE3之间对准的第一发光元件LD1的第一端部EP1叠置。第一像素电极ELT1可以通过第一接触孔CH1电连接到第一对准电极ALE1，并且可以直接或间接接触第一发光元件LD1的第一端部EP1以电连接到第一发光元件LD1的第一端部EP1。
第二像素电极ELT2可以与在第二对准电极ALE2与第二对准电极ALE2和第四对准电极ALE4之间对准的第二发光元件LD2的第二端部EP2叠置。第二像素电极ELT2可以通过第二接触孔CH2电连接到第二对准电极ALE2，并且可以直接或间接接触第二发光元件LD2的第二端部EP2以电连接到第二发光元件LD2的第二端部EP2。
第三像素电极ELT3可以与第三对准电极ALE3和第四对准电极ALE4、第一发光元件LD1的第二端部EP2以及第二发光元件LD2的第一端部EP1叠置。第三像素电极ELT3可以通过第三接触孔CH3和第四接触孔CH4电连接到第三对准电极ALE3和第四对准电极ALE4，并且可以直接或间接接触第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1，以电连接到第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1。
因此，可以形成具有两级串联结构的发光部EMU。
参照图9，第一像素电极ELT1可以与第一对准电极ALE1和第四对准电极ALE4以及发光元件LD的第一端部EP1叠置。第一像素电极ELT1可以通过第一接触孔CH1和第四接触孔CH4电连接到第一对准电极ALE1和第四对准电极ALE4，并且可以直接或间接接触发光元件LD的第一端部EP1以电连接到发光元件LD的第一端部EP1。
第二像素电极ELT2可以与第二对准电极ALE2和第三对准电极ALE3以及发光元件LD的第二端部EP2叠置。第二像素电极ELT2可以通过第二接触孔CH2和第三接触孔CH3电连接到第二对准电极ALE2和第三对准电极ALE3，并且可以直接或间接接触发光元件LD的第二端部EP2以电连接到发光元件LD的第二端部EP2。
因此，可以形成具有并联结构的发光部EMU。
参照图2至图6和图10，根据实施例，可以不同地改变分离区域SPA、接触部CNT和/或接触孔CH的设置结构。例如，分离区域SPA可以设置在发光区域EA下方并且非发光区域NEA置于分离区域SPA与发光区域EA之间。堤BNK可以包括与分离区域SPA对应的第二开口OPA2’，并且对准电极ALE可以在分离区域SPA中被切断或去除。
对准电极ALE可以在分离区域SPA中通过相应的接触孔CH电连接到相应的像素电极ELT，并且随着接触孔CH的位置改变，对准电极ALE和/或像素电极ELT的形状可以改变。例如，第一像素电极ELT1、第二像素电极ELT2、第三像素电极ELT3和第五像素电极ELT5可以通过发光区域EA下方的非发光区域NEA延伸到分离区域SPA，并且可以在分离区域中通过相应的接触孔CH电连接到不同的对准电极ALE。例如，与图4a的实施例相比，像素电极ELT可以具有基本上上下对称(或竖直对称)的结构。
与图4a的实施例相比，可以改变第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4的位置。例如，在图4a的实施例中，第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4可以在逆时针方向上布置或设置，而在图10的实施例中，第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4可以在顺时针方向上布置或设置。
第一对准电极ALE1和第二对准电极ALE2可以在设置在发光区域EA上的区域中通过相应的接触部CNT电连接到第一电力线PL1(和/或像素电路PXC)和第二电力线PL2。例如，第一对准电极ALE1和第二对准电极ALE2可以在设置在发光区域EA的上端处的非发光区域NEA中通过第一接触部CNT1和第二接触部CNT2分别电连接到第一电力线PL1和第二电力线PL2。
如在图10的实施例中，在接触部CNT和接触孔CH分布并且形成在不同区域中的情况下，可以改善像素PXL的设计自由度。例如，与其中可以密集地设置有接触部CNT和接触孔CH的图4a的实施例相比，可以减少对图10的实施例中的接触部CNT和/或接触孔CH的位置和尺寸的一个设计限制或多个设计限制。
参照图2至图6和图11至图12b，除了第二图案BNP2之外，第一图案BNP1和第三图案BNP3中的至少一个可以从发光区域EA通过非发光区域NEA延伸到分离区域SPA。例如，第一图案BNP1和第三图案BNP3可以延伸到第一分离区域SPA1，以在非发光区域NEA与分离区域SPA之间的边界处以及在非发光区域NEA与发光区域EA之间的边界处与堤BNK的上边缘区域和下边缘区域叠置。
在实施例中，至少一个图案BNP可以设置为在分离区域SPA中沿着第一方向DR1比像素电极ELT更靠近外部。例如，第一图案BNP1的一个区域或一定区域可以设置为在分离区域SPA中沿着第一方向DR1比第一像素电极ELT1更靠近外部。第三图案BNP3可以向右弯曲，使得其可以设置为在分离区域SPA中沿着第一方向DR1比第五像素电极ELT5更靠近外部。
因此，在第一方向DR1上，其中图案BNP和堤BNK叠置的区域(例如，区域AR2’)可以形成在像素电极ELT外侧。因此，导电膜的残留物RD’被切断或去除而不在像素电极ELT的外方向上延伸，使得可以防止沿着分离区域SPA的边缘在像素电极ELT之间发生短路缺陷。
图13a至图13d示出了根据实施例的像素PXL的制造方法的俯视平面图。例如，图13a至图13d顺序地示出了根据图4a的实施例的像素PXL的制造方法。图14示出了沿着图13c的线III-III’截取的示意性剖视图。
参照图2至图13a，可以在其上可以选择性地形成有电路层PCL的基体层BSL上形成或设置图案BNP、对准布线AL、第一绝缘膜INS1和堤BNK。
对准布线AL可以是稍后分离为对准电极ALE的元件。例如，可以首先以相应的对准布线AL的形式形成对准电极ALE。例如，为了在每个发光区域EA中使发光元件LD对准，对准电极ALE可以在整个显示区域DA中被划分为组，并且每组的对准电极ALE可以首先形成为一体的对准布线AL，然后可以在供应和对准发光元件LD的步骤中施加预定对准信号。
例如，可以首先以第一对准布线AL1的形式一体地形成像素PXL的第一对准电极ALE1，可以首先以第二对准布线AL2的形式一体地形成像素PXL的第二对准电极ALE2和第三对准电极ALE3，可以首先以第三对准布线AL3的形式一体地形成像素PXL的第四对准电极ALE4。
参照图2至图13b，可以在其上可以形成有图案BNP、对准布线AL、第一绝缘膜INS1和堤BNK的基体层BSL上将发光元件LD供应到每个发光区域EA，并且可以将预定对准信号施加到对准布线AL，使得发光元件LD可以对准。
在实施例中，在公开的精神和范围内，可以通过喷墨法等将发光元件LD供应到每个发光区域EA。例如，可以在其上可以形成或设置有电路层PCL、图案BNP、对准布线AL、第一绝缘膜INS1和堤BNK的基体层BSL的上部处设置喷墨头，然后可以将包括期望种类的发光元件LD的发光元件墨供应到每个发光区域EA。
在将发光元件墨供应到每个发光区域EA的同时或者在供应发光元件墨之后，通过将相应的对准信号施加到相应的对准布线AL，可以在对准布线AL之间形成电场。例如，可以将第一对准信号、第二对准信号和第三对准信号分别施加到第一对准布线AL1、第二对准布线AL2和第三对准布线AL3。因此，可以在对准布线AL之间使发光元件LD对准。例如，可以在图案BNP之间的区域中设置发光元件LD，并且可以在水平方向(例如，第一方向DR1)或斜线方向上使发光元件LD对准。
第一对准信号和第二对准信号可以是具有不同电位和/或相位的信号，因此，可以形成引导在第一对准布线AL1与第二对准布线AL2之间对准发光元件LD的电场。类似地，第二对准信号和第三对准信号可以是具有不同电位和/或相位的信号，因此，可以形成引导在第二对准布线AL2与第三对准布线AL3之间对准发光元件LD的电场。
在实施例中，第一对准信号和第三对准信号可以是相同的信号或不同的信号。在第一对准信号和第三对准信号是不同信号的情况下，第一对准布线AL1和第三对准布线AL3可以形成为彼此分离。在第一对准信号和第三对准信号是相同的信号的情况下，第一对准布线AL1和第三对准布线AL3可以形成为彼此电连接以接收相同的信号，或者彼此分离但接收相同的信号。
在实施例中，为了控制发光元件LD的对准方向，可以调节对准信号，或者可以形成磁场。例如，可以调节对准信号或者可以形成磁场，使得发光元件LD的第一端部EP1可以在第一对准布线AL1与第二对准布线AL2之间进一步指向第一对准布线AL1。可以调节对准信号或者可以形成磁场，使得发光元件LD的第一端部EP1可以在第二对准布线AL2与第三对准布线AL3之间进一步指向第三对准布线AL3。
在完成发光元件LD的对准之后，通过在每个分离区域SPA中切断对准布线AL，可以将对准布线AL分离为每个像素PXL的对准电极ALE。
参照图2至图13d，可以在其上可以提供和/或设置有图案BNP、对准电极ALE、第一绝缘膜INS1、堤BNK和发光元件LD的基体层BSL上形成或设置像素电极ELT。
例如，如在图13c和图14中所示，可以在其上可以形成和/或提供或设置有图案BNP、对准电极ALE、第一绝缘膜INS1、堤BNK和发光元件LD的基体层BSL上形成或设置导电膜CDL和光致抗蚀剂膜PRL。导电膜CDL可以用于形成像素电极ELT，并且可以整个地形成在显示区域DA中。光致抗蚀剂膜PRL可以用于形成用于使导电膜CDL图案化的掩模，并且可以在整个地形成在显示区域DA中之后作为与像素电极ELT对应的掩模图案来形成。
可以通过光工艺通过选择性地蚀刻导电膜CDL来形成像素电极ELT。
如在图14中所示，在其中图案BNP(例如，第一图案BNP1)和堤BNK叠置的区域中，当导电膜CDL突出到高于其余区域时，光致抗蚀剂膜PRL可以形成为具有相对薄的厚度。因此，在其中图案BNP和堤BNK叠置的区域中蚀刻导电膜CDL的情况下，可以在导电膜CDL上使光致抗蚀剂膜PRL稳定地图案化，因此可以如所期望地充分地蚀刻导电膜CDL。因此，根据实施例，可以防止在像素电极ELT之间发生短路缺陷。
已经根据实施例描述了公开，但是应注意的是，提供上述实施例仅为了说明而不限制公开。另外，本领域技术人员将理解的是，在不脱离公开的范围的情况下，可以在其中进行形式和细节上的各种变化。
公开的范围可以由所附权利要求的范围确定。另外，在权利要求及其等同物的含义和范围内的所有改变或修改将被解释为被包括在公开的范围内。

Claims (23)

1.一种像素，所述像素包括：
发光区域、非发光区域和分离区域，所述非发光区域与所述发光区域相邻，所述分离区域与所述发光区域分隔开，所述非发光区域设置在所述发光区域与所述分离区域之间；
第一图案和第二图案，在所述发光区域中沿着第一方向彼此分隔开并且分别沿着第二方向延伸；
第一发光元件，设置在所述第一图案与所述第二图案之间；
第一电极，电连接到所述第一发光元件的第一端部；
第二电极，电连接到所述第一发光元件的第二端部；以及
堤，设置在所述非发光区域中，其中，
所述第一电极和所述第二电极从所述发光区域通过所述非发光区域延伸到所述分离区域，并且
所述第二图案从所述发光区域通过所述非发光区域延伸到所述分离区域，与所述堤的边缘叠置，并且在所述非发光区域和所述分离区域的边界处设置在所述第一电极与所述第二电极之间的区域中。
2.根据权利要求1所述的像素，所述像素还包括：
第一对准电极，设置在所述第一图案上，在所述发光区域中沿着所述第二方向延伸，并且从所述发光区域通过所述非发光区域延伸到所述分离区域；
第二对准电极，设置在所述第二图案上，在所述发光区域中沿着所述第二方向延伸，并且从所述发光区域通过所述非发光区域延伸到所述分离区域；以及
第一绝缘膜，在所述发光区域中与所述第一对准电极和所述第二对准电极叠置，所述第一绝缘膜设置在所述第一对准电极和所述第二对准电极与所述第一电极和所述第二电极之间。
3.根据权利要求2所述的像素，其中，
所述第一对准电极在所述分离区域中通过形成在所述第一绝缘膜中的第一接触孔电连接到所述第一电极，并且
所述第二对准电极在所述分离区域中通过形成在所述第一绝缘膜中的第二接触孔电连接到所述第二电极。
4.根据权利要求2所述的像素，其中，
所述第一对准电极和所述第二对准电极在所述发光区域中分别具有均匀的宽度，并且以均匀的间隔彼此分隔开。
5.根据权利要求4所述的像素，其中，
在所述发光区域中，所述第一图案与所述第一对准电极部分地叠置并且具有均匀的宽度；并且
在所述发光区域中，所述第二图案与所述第二对准电极部分地叠置并且具有均匀的宽度，所述第二图案与所述第一图案分隔开恒定的间隔。
6.根据权利要求2所述的像素，所述像素还包括：
第二发光元件，设置在所述第一图案与所述第二图案之间。
7.根据权利要求6所述的像素，所述像素还包括：
第三电极，设置在所述第一电极与所述第二电极之间，并且通过所述第一发光元件和所述第二发光元件电连接在所述第一电极与所述第二电极之间；以及
第三对准电极，设置在所述第一对准电极与所述第二对准电极之间，并且与所述第二图案的区域叠置。
8.根据权利要求7所述的像素，其中，
所述第一电极与所述第一对准电极的第一区域和所述第一发光元件的所述第一端部叠置；并且
所述第三电极与所述第三对准电极的第一区域、所述第一发光元件的所述第二端部、所述第一对准电极的第二区域和所述第二发光元件的第一端部叠置，并且具有弯曲或弯折的形状。
9.根据权利要求8所述的像素，其中，
所述第三电极从所述发光区域通过所述非发光区域延伸到所述分离区域，并且在所述分离区域中通过形成在所述第一绝缘膜中的第三接触孔电连接到所述第三对准电极。
10.根据权利要求9所述的像素，其中，
在所述非发光区域和所述分离区域的所述边界处，所述第二图案与所述堤的所述边缘叠置，并且设置在所述第三电极与所述第二电极之间的区域中。
11.根据权利要求8所述的像素，所述像素还包括：
第三图案，面对所述第一图案，所述第二图案设置在所述第三图案与所述第一图案之间；以及
第四对准电极，设置在所述第三图案上，在所述发光区域中沿着所述第二方向延伸，并且从所述发光区域通过所述非发光区域延伸到所述分离区域。
12.根据权利要求11所述的像素，其中，
在所述发光区域中，所述第一对准电极和所述第三对准电极沿着所述第一方向彼此分隔开第一恒定距离，并且具有均匀的宽度；并且
在所述发光区域中，所述第二对准电极和所述第四对准电极沿着所述第一方向彼此分隔开所述第一恒定距离，并且具有均匀的宽度。
13.根据权利要求12所述的像素，其中，
所述第一图案在所述发光区域中与所述第一对准电极的区域叠置，
所述第二图案在所述发光区域中与所述第二对准电极和所述第三对准电极的区域叠置，
所述第三图案在所述发光区域中与所述第四对准电极的区域叠置，
所述第一图案、所述第二图案和所述第三图案具有均匀的宽度，并且
所述第二图案在所述发光区域中与所述第一图案和所述第三图案分隔开相同的距离。
14.根据权利要求11所述的像素，所述像素还包括：
第四电极，具有弯曲或弯折的形状，与所述第三对准电极的第二区域和所述第四对准电极的第一区域叠置，并且电连接在所述第二电极与所述第三电极之间；以及
第五电极，具有弯曲或弯折的形状，与所述第二对准电极的第一区域和所述第四对准电极的第二区域叠置，并且电连接在所述第二电极与所述第四电极之间。
15.根据权利要求14所述的像素，所述像素还包括：
第三发光元件，设置在所述第二图案与所述第三图案之间，并且包括电连接到所述第四电极的第一端部和电连接到所述第五电极的第二端部；以及
第四发光元件，设置在所述第二图案与所述第三图案之间，并且包括电连接到所述第五电极的第一端部和电连接到所述第二电极的第二端部。
16.根据权利要求14所述的像素，其中，
所述第一图案和所述第三图案中的至少一个从所述发光区域通过所述非发光区域延伸到所述分离区域。
17.根据权利要求16所述的像素，其中，
所述第三图案延伸到所述分离区域，并且在所述分离区域中沿着所述第一方向比所述第五电极更靠近所述分离区域的外部。
18.根据权利要求2所述的像素，其中，
所述分离区域设置在所述发光区域下方，并且
所述第一电极和所述第二电极在所述分离区域中通过相应的接触孔分别电连接到所述第一对准电极和所述第二对准电极。
19.根据权利要求18所述的像素，其中，
所述第一对准电极和所述第二对准电极在设置在所述发光区域的上端处的区域中通过相应的接触部分别电连接到第一电力线和第二电力线。
20.根据权利要求1所述的像素，所述像素还包括：
导电图案，在所述非发光区域与所述分离区域之间的边界处或者在所述非发光区域与所述发光区域之间的边界处设置在所述第一电极与所述第二电极之间，并且沿着所述非发光区域的边界延伸。
21.根据权利要求20所述的像素，其中，
所述导电图案的一个端部电连接到所述第一电极和所述第二电极中的一个，并且
所述导电图案的另一端部是浮置的。
22.根据权利要求20所述的像素，其中，
所述导电图案不与所述第二图案叠置，并且
所述导电图案的端部在所述第二图案周围被去除。
23.一种显示装置，所述显示装置包括：
像素，设置在显示区域中，其中，
所述像素包括：发光区域、非发光区域和分离区域，所述非发光区域与所述发光区域相邻，所述分离区域与所述发光区域分隔开，所述非发光区域设置在所述发光区域与所述分离区域之间；第一图案和第二图案，在所述发光区域中沿着第一方向彼此分隔开并且分别沿着第二方向延伸；发光元件，设置在所述第一图案与所述第二图案之间；第一电极，电连接到所述发光元件的第一端部；第二电极，电连接到所述发光元件的第二端部；以及堤，设置在所述非发光区域中；
所述第一电极和所述第二电极从所述发光区域通过所述非发光区域延伸到所述分离区域，并且
所述第二图案从所述发光区域通过所述非发光区域延伸到所述分离区域，与所述堤的边缘叠置，并且在所述非发光区域和所述分离区域的边界处设置在所述第一电极与所述第二电极之间的区域中。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101436123B1 (ko) * 2013-07-09 2014-11-03 피에스아이 주식회사 초소형 led를 포함하는 디스플레이 및 이의 제조방법
JP2017174906A (ja) * 2016-03-22 2017-09-28 富士ゼロックス株式会社 発光部品、プリントヘッド及び画像形成装置
CN110071138A (zh) * 2018-01-24 2019-07-30 株式会社日本有机雷特显示器 发光装置和显示装置
KR102493479B1 (ko) * 2018-02-06 2023-02-01 삼성디스플레이 주식회사 표시 장치의 제조 방법
KR102652645B1 (ko) * 2018-09-03 2024-04-02 삼성디스플레이 주식회사 발광 장치 및 이를 구비하는 표시 장치
KR102541260B1 (ko) * 2018-12-13 2023-06-12 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20200105598A (ko) * 2019-02-28 2020-09-08 삼성디스플레이 주식회사 표시 장치

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