CN117242572A - 显示装置 - Google Patents

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Abstract

根据本公开的实施方式的显示装置可以包括：像素，包括沿着第一方向在显示区域中依次布置的第一像素和第二像素，第一像素和第二像素中的每一个包括与发光区域对应地沿着第二方向布置的子像素；以及第一电力线和第二电力线，连接到像素。子像素中的每一个可以包括发光元件、连接在发光元件和第一电力线之间的第一电极以及连接在发光元件和第二电力线之间的第二电极。第一像素和第二像素的子像素的第二电极可以彼此一体地连接以配置集成电极，并且可以通过第一接触部分共同连接到第二电力线。

Description

显示装置
技术领域
本公开的一个或多个实施方式涉及显示装置。
背景技术
近来，对信息显示的兴趣日益增加。因此，不断地进行显示装置的研究和开发。
发明内容
技术问题
本公开的实施方式的一个或多个方面和特征是提供在显示区域中具有减少数量的接触部分的显示装置。
本公开的方面和特征不限于上述方面和特征，并且本公开的实施方式的未描述的其它方面和特征将由本领域技术人员从以下描述清楚地理解。
技术解决方案
根据本公开的一个或多个实施方式的显示装置可以包括：像素，包括沿着第一方向在显示区域中依次布置的第一像素和第二像素，第一像素和第二像素中的每一个包括与发光区域对应地沿着第二方向布置的子像素；以及第一电力线和第二电力线，连接到像素。子像素中的每一个可以包括发光元件、连接在发光元件和第一电力线之间的第一电极以及连接在发光元件和第二电力线之间的第二电极。第一像素和第二像素的子像素的第二电极可以彼此一体地连接以配置集成电极，并且可以通过第一接触部分共同连接到第二电力线。
在一个或多个实施方式中，集成电极可以包括：第一图案部分，在第一像素和第二像素的子像素中的每一个中在第一方向上延伸；以及第二图案部分，在第一像素和第二像素之间在第二方向上延伸并且连接第一图案部分。
在一个或多个实施方式中，第二电力线可以包括在第一像素和第二像素之间的子电力线。子电力线可以在显示区域中在第二方向上延伸并且与第二图案部分重叠。
在一个或多个实施方式中，像素还可以包括沿着第二方向与第一像素相邻地布置的第三像素以及沿着第二方向与第二像素相邻地布置的第四像素。
在一个或多个实施方式中，第一像素至第四像素的子像素的第二电极可以彼此一体地连接以配置集成电极，并且可以通过第一接触部分共同连接到第二电力线。
在一个或多个实施方式中，像素还可以包括沿着第一方向与第一像素和第二像素相邻地依次布置的第五像素和第六像素。第一像素、第二像素、第五像素和第六像素的子像素的第二电极可以彼此一体地连接以配置集成电极，并且可以通过第一接触部分共同连接到第二电力线。
在一个或多个实施方式中，像素还可以包括沿着第二方向与第五像素相邻地布置的第七像素以及沿着第二方向与第六像素相邻地布置的第八像素。第一像素至第八像素的子像素的第二电极可以彼此一体地连接以配置集成电极，并且可以通过第一接触部分共同连接到第二电力线。
在一个或多个实施方式中，显示装置还可以包括：第一堤，位于像素的子像素中的每一个的发光区域周围的显示区域中。第一堤可以包括：第一开口，与像素的子像素中的每一个的发光区域对应地单独开口；以及第二开口，在沿着第一方向依次布置的像素行之间共同开口。
在一个或多个实施方式中，子像素中的每一个可以包括：发光单元，包括发光元件、第一电极和第二电极；以及像素电路，连接在发光单元和第一电力线之间。
在一个或多个实施方式中，显示装置还可以包括：显示层，包括子像素的发光单元和第一堤；以及像素电路层，与显示层重叠并且包括子像素的像素电路、第一电力线和第二电力线。
在一个或多个实施方式中，发光单元还可以包括：第一对准电极，位于显示层处并且定位在像素电路层和第一电极之间；以及第二对准电极，位于显示层处并且定位在像素电路层和第二电极之间。
在一个或多个实施方式中，子像素的第一对准电极可以彼此分离，以及子像素的第二对准电极可以彼此连接。
在一个或多个实施方式中，子像素的第一对准电极可以通过对应的第一接触孔连接到对应的像素电路，并且子像素的第二对准电极可以通过对应的第二接触孔连接到第二电力线。
在一个或多个实施方式中，子像素的第一电极可以通过对应的第三接触孔连接到对应的第一对准电极，并且可以通过对应的第一对准电极和对应的像素电路连接到第一电力线，并且子像素的第二电极可以通过第一接触部分连接到第二电力线。
在一个或多个实施方式中，子像素的第三接触孔和第一接触部分可以位于与第二开口对应的区中，以不与第一堤重叠。
在一个或多个实施方式中，发光单元可以包括：中间电极，连接在第一电极和第二电极之间；第一发光元件，连接在第一电极和中间电极之间；以及第二发光元件，连接在中间电极和第二电极之间。
在一个或多个实施方式中，第一像素的子像素的发光单元可以在其中设置有第一像素的第一像素区域中沿着第二方向布置，并且第一像素的子像素的像素电路可以在第一像素区域中沿着第一方向布置。
在一个或多个实施方式中，显示装置还可以包括：扫描线，连接到像素。扫描线中的每一个可以包括在显示区域中分别在第一方向和第二方向上延伸的多个子扫描线。
在一个或多个实施方式中，第一电力线可以包括在显示区域中分别在第一方向和第二方向上延伸的第(1-1)子电力线和第(1-2)子电力线，并且第二电力线可以包括在显示区域中分别在第一方向和第二方向上延伸的第(2-1)子电力线和第(2-2)子电力线。
在一个或多个实施方式中，集成电极可以在与第(2-2)子电力线重叠的区中在第二方向上延伸，并且可以通过第一接触部分连接到第(2-2)子电力线。
本公开的一个或多个实施方式的细节被包括在详细描述和附图中。
有益效果
根据本公开的一个或多个实施方式，包括在包括沿着第一方向依次布置的第一像素和第二像素的多个像素中的子像素的第二电极可以一体地连接，并且第二电极可以通过第一接触部分共同连接到第二电力线。因此，可以减少在像素和第二电力线之间形成的接触部分的数量。
此外，根据本公开的一个或多个实施方式，设置在显示区域中的在子像素中的每一个的发光区域周围(例如，围绕子像素中的每一个的发光区域)的第一堤可以在相邻像素行之间一体地开口，并且子像素的第一电极和第二电极可以在第一堤一体地开口的区中分别连接到第一对准电极和第二电力线。因此，可以容易地形成子像素的第一电极和第二电极。
根据本公开的实施方式的效果、方面和特征不受以上所示出的内容的限制，并且更多的各种效果、方面和特征包括在本公开中。
附图说明
图1是示出根据本公开的一个或多个实施方式的发光元件的立体图；
图2是示出根据本公开的一个或多个实施方式的发光元件的剖视图；
图3是示出根据本公开的一个或多个实施方式的显示装置的平面图；
图4和图5是各自示出根据本公开的一个或多个实施方式的子像素的电路图；
图6是示出根据本公开的一个或多个实施方式的显示区域的平面图；
图7至图9是各自示出根据本公开的一个或多个实施方式的显示区域的剖视图；
图10是示出根据本公开的一个或多个实施方式的显示区域的像素电路层的平面图；
图11是示出图10的第一像素的平面图；
图12是示出根据本公开的一个或多个实施方式的显示区域的显示层的平面图；
图13是示出图12的第二电极和第一堤的平面图；以及
图14至图16是各自示出根据本公开的一个或多个实施方式的第二电极和第一堤的平面图。
具体实施方式
本公开可以以各种方式修改并且可以具有各种形式，并且将在附图中示出并且在本文中详细描述具体实施方式。在以下描述中，除非上下文清楚地包括单数，否则单数形式还包括复数形式。
本公开不限于下面所公开的实施方式，并且可以以各种形式修改和实现。此外，下面所公开的实施方式中的每一个可以单独实现或者与其它实施方式中的至少一个组合实现。
在附图中，可以省略与本公开的特性不直接相关的一些组件，以清楚地表示本公开。在所有附图中，相同或类似的组件将尽可能多地由相同的参考数字和标记表示，即使它们在不同的附图中示出，并且将省略重复的描述。
将理解，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受到这些术语的限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不背离本公开的范围的情况下，本文中所讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称作第二元件、第二组件、第二区域、第二层或第二部分。
为了易于描述，可以在本文中使用空间相对术语，诸如“下面”、“下方”、“下”、“之下”、“上方”、“上”等来描述如附图中所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。将理解，除了附图中描绘的定向之外，这种空间相对术语旨在包含装置在使用或操作中的不同定向。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“下方”或“下面”或“之下”的元件将随之被定向在其它元件或特征“上方”。因此，示例性术语“下方”和“之下”可以包含上方和下方两种定向。装置可以以其它方式定向(例如，旋转90度或处于其它定向)，并且本文中所使用的空间相对描述语应被相应地解释。此外，还将理解，当层被称为“在”两个层“之间”时，它可以是两个层之间的唯一的层，或者也可以存在一个或多个居间的层。
本文中所使用的术语仅出于描述特定实施方式的目的，并且不旨在限制本公开。如本文中所使用的，术语“基本上”、“约”和类似术语用作近似术语并且不用作程度术语，并且旨在为将由本领域普通技术人员认识到的测量值或计算值中的固有偏差留有余量。
除非上下文另有明确指示，否则如本文中所使用的，单数形式“一个”和“一种”旨在还包括复数形式。还将理解，当在本说明书中使用时，术语“包括”和/或“包括有”指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。如本文中所使用的，术语“和/或”包括相关所列项中的一个或多个的任何和所有组合。当诸如“中的至少一个”的表述位于一列元素之后时，可以修饰整列元素，并且可以不修饰列中的个别元素。此外，当描述本公开的实施方式时使用的“可以”是指“本公开的一个或多个实施方式”。此外，术语“示例性”旨在表示示例或图示。如本文中所使用的，术语“使用”、“通过使用”和“所使用的”可以分别被认为与术语“利用”、“通过利用”和“所利用的”同义。
将理解，当元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层、“联接到”另一元件或层或者“与”另一元件或层“相邻”时，它可以直接在另一元件或层上、直接连接到另一元件或层、直接联接到另一元件或层或者与另一元件或层直接相邻，或者可以存在一个或多个居间的元件或层。相反，当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”另一元件或层、“直接联接到”另一元件或层或者“与”另一元件或层“紧密相邻”时，不存在居间的元件或层。
图1是示出根据本公开的一个或多个实施方式的发光元件LD的立体图。图2是示出根据本公开的一个或多个实施方式的发光元件LD的剖视图。例如，图1示出了可以用作根据本公开的一个或多个实施方式的显示装置的光源的发光元件LD的示例，并且图2示出了沿着图1的线I-I'截取的发光元件LD的横截面的示例。
参考图1和图2，发光元件LD包括沿着一方向(例如，长度方向)依次设置的第一半导体层SCL1、有源层ACT和第二半导体层SCL2以及在第一半导体层SCL1、有源层ACT和第二半导体层SCL2的外表面(例如，外圆周表面或外周表面)(例如，侧表面)周围(例如，围绕第一半导体层SCL1、有源层ACT和第二半导体层SCL2的外表面(例如，外圆周表面或外周表面)(例如，侧表面))的绝缘膜INF。此外，发光元件LD可以选择性地还包括设置在第二半导体层SCL2上的电极层ETL。在此情况下，绝缘膜INF可以或可以不至少部分地在电极层ETL的外表面(例如，外圆周表面或外周表面)周围(例如，围绕电极层ETL的外表面(例如，外圆周表面或外周表面))。此外，根据一个或多个实施方式，发光元件LD还可以包括设置在第一半导体层SCL1的一个表面(例如，下表面)上的另一电极层。
在一个或多个实施方式中，发光元件LD以在一方向上延伸的棒(或杆)形状设置，并且可以在发光元件LD的长度方向(或厚度方向)上的对应的端部处具有第一端部部分EP1和第二端部部分EP2。第一端部部分EP1可以是发光元件LD的第一表面(或上表面)，并且第二端部部分EP2可以是发光元件LD的第二表面(或下表面)。
在描述本公开的一个或多个实施方式时，术语“棒形状”可以包括具有大于1的纵横比的杆状形状或棒状形状，诸如圆柱或多边形柱，并且其横截面的形状没有特别限制。例如，发光元件LD的长度L可以大于其直径D(或横截面的宽度)。
第一半导体层SCL1、有源层ACT、第二半导体层SCL2和电极层ETL可以在从发光元件LD的第二端部部分EP2到第一端部部分EP1的方向上依次设置。也就是说，第一半导体层SCL1可以设置在发光元件LD的第二端部部分EP2处，并且电极层ETL可以设置在发光元件LD的第一端部部分EP1处。在一个或多个实施方式中，至少一个其它电极层可以设置在发光元件LD的第二端部部分EP2处。
第一半导体层SCL1可以是第一导电类型的半导体层。例如，第一半导体层SCL1可以是包括N型掺杂剂的N型半导体层。例如，第一半导体层SCL1可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种半导体材料，并且可以是掺杂有诸如Si、Ge或Sn的掺杂剂的N型半导体层。然而，配置第一半导体层SCL1的材料不限于此，并且除了上述材料之外的各种材料可以配置第一半导体层SCL1。
有源层ACT可以设置在第一半导体层SCL1上，并且可以形成在单量子阱结构或多量子阱结构中。有源层ACT的位置可以根据发光元件LD的类型而各种改变。在一个或多个实施方式中，有源层ACT可以发射具有400nm至900nm的波长的光，并且可以使用双异质结构。
掺杂有导电掺杂剂的包覆层可以选择性地形成在有源层ACT上和/或有源层ACT之下。例如，包覆层可以由AlGaN层或InAlGaN层形成。根据一个或多个实施方式，诸如AlGaN或AlInGaN的材料可以用于形成有源层ACT，并且除了上述材料之外的各种材料可以配置有源层ACT。
当在发光元件LD的两个端部之间施加等于或大于阈值电压的电压时，发光元件LD在电子-空穴对在有源层ACT中结合的同时发射光。通过使用这种原理控制发光元件LD的光发射，发光元件LD可以用作显示装置的包括像素的各种发光装置的光源。
第二半导体层SCL2可以设置在有源层ACT上，并且可以是与第一半导体层SCL1的第一导电类型不同的第二导电类型的半导体层。例如，第二半导体层SCL2可以包括包含P型掺杂剂的P型半导体层。例如，第二半导体层SCL2可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且可以是掺杂有诸如Mg的掺杂剂的P型半导体层。然而，配置第二半导体层SCL2的材料不限于此，并且除了上述材料之外的各种材料可以配置第二半导体层SCL2。
在一个或多个实施方式中，第一半导体层SCL1和第二半导体层SCL2可以在发光元件LD的长度方向上具有不同的长度(或厚度)。例如，沿着发光元件LD的长度方向，第一半导体层SCL1可以具有比第二半导体层SCL2的长度(或厚度)长(或厚)的长度(或厚度)。因此，有源层ACT可以定位成与第二端部部分EP2相比更靠近第一端部部分EP1。
电极层ETL可以设置在第二半导体层SCL2上。电极层ETL可以保护第二半导体层SCL2，并且可以是用于将第二半导体层SCL2平滑地连接到所期望的外部电极(例如，预定的电极)、线等的电极。例如，电极层ETL可以是欧姆接触电极或肖特基接触电极。
在描述本公开的一个或多个实施方式时，术语“连接(或联接)”一般可以意指物理连接(或联接)和/或电连接(或联接)。此外，这一般可以意指直接连接(或联接)或间接连接(或联接)以及一体连接(或联接)或非一体连接(或联接)。
电极层ETL可以是基本上透明的或半透明的。因此，由发光元件LD生成的光可以穿过电极层ETL并且可以发射到发光元件LD的外部。在一个或多个实施方式中，当由发光元件LD生成的光不穿过电极层ETL并且发射到发光元件LD的外部时，电极层ETL可以形成为不透明的。
在一个或多个实施方式中，电极层ETL可以包括金属或金属氧化物。例如，电极层ETL可以单独或组合使用诸如铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)或铜(Cu)的金属、其氧化物或合金、诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)或氧化铟(In2O3)等的透明导电材料来形成。
绝缘膜INF可以分别在发光元件LD的第一端部部分EP1和第二端部部分EP2处暴露电极层ETL(或第二半导体层SCL2)和第一半导体层SCL1(或设置在发光元件LD的第二端部部分EP2上的另一电极层)。
在绝缘膜INF被设置成覆盖发光元件LD的表面(例如，第一半导体层SCL1、有源层ACT、第二半导体层SCL2和/或电极层ETL的外表面(例如，外圆周表面或外周表面))的情况下，可以防止通过发光元件LD的短路缺陷。因此，可以确保发光元件LD的电稳定性。
在绝缘膜INF被设置在发光元件LD的表面上的情况下，可以减小或最小化发光元件LD的表面缺陷，并且因此可以改善寿命和效率。此外，在绝缘膜INF形成在每个发光元件LD上的情况下，即使多个发光元件LD彼此靠近设置，也可以防止发光元件LD之间出现短路缺陷。
在本公开的一个或多个实施方式中，发光元件LD可以通过表面处理工艺制造。例如，可以使用疏水材料在发光元件LD上执行表面处理，使得当将多个发光元件LD混合在流体溶液(或墨水)中并且供应到每个发光区域(例如，每个像素的发光区域)时，发光元件LD可以均匀地分散在溶液中，而不会不均匀地聚集。
绝缘膜INF可以包括透明绝缘材料。因此，在有源层ACT中生成的光可以穿过绝缘膜INF并且可以发射到发光元件LD的外部。例如，绝缘膜INF可以包括SiO2或未确定的硅氧化物(SiOx)、Si3N4或未确定的硅氮化物(SiNx)、Al2O3或未确定的铝氧化物(AlxOy)以及TiO2或未确定的钛氧化物(TixOy)中的至少一种绝缘材料，但是不限于此。
绝缘膜INF可以由单层或多层配置。例如，绝缘膜INF可以由双膜形成。
在一个或多个实施方式中，绝缘膜INF可以在至少一个区(例如，与发光元件LD的第一端部部分EP1和第二端部部分EP2中的至少一个对应的区)中被部分地蚀刻(或去除)。例如，绝缘膜INF可以被蚀刻成在至少一个区中具有圆润的形状，但是绝缘膜INF的形状不限于此。
在一个或多个实施方式中，发光元件LD可以具有小至纳米级至微米级的尺寸。例如，每个发光元件LD可以具有纳米级至微米级范围的直径D(或横截面的宽度)和/或长度L。例如，发光元件LD可以具有几百纳米的范围的直径D和几微米的范围的长度L。然而，发光元件LD的尺寸可以改变。
此外，根据一个或多个实施方式，发光元件LD的结构、形状和/或类型可以改变。例如，发光元件LD可以不包括电极层ETL。此外，发光元件LD还可以包括设置在第一半导体层SCL1的一个端部部分(例如，发光元件LD的第二端部部分EP2)处的另一电极层。此外，发光元件LD可以形成为核-壳结构或除了核-壳结构之外的结构。
包括发光元件LD的发光装置可以用于需要光源的各种类型的装置中。例如，多个发光元件LD可以布置在显示装置的像素(或子像素)中，并且发光元件LD可以用作像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用于需要光源的其它类型的装置(诸如照明装置)中。
图3是示出根据本公开的一个或多个实施方式的显示装置DD的平面图。在图3中，集中于包括显示区域DA的显示面板DP，简要地示出了显示装置DD的结构。显示装置DD还可以包括用于驱动像素PXL的驱动电路(例如，包括扫描驱动器、数据驱动器、时序控制器等的驱动电路)。在一个或多个实施方式中，驱动电路的至少一部分可以形成和/或设置在显示面板DP内部，并且在一个或多个实施方式中，驱动电路可以设置在显示面板DP外部。
参考图3，显示装置DD可以包括基础层BSL和设置在基础层BSL上的像素PXL。
基础层BSL是用于配置显示面板DP的基础构件，并且可以包括用于显示图像的显示区域DA以及除了显示区域DA之外的非显示区域NA。显示区域DA可以配置在其上显示图像的屏幕，并且非显示区域NA可以是除了显示区域DA之外的在其上不显示图像的剩余区域。在一个或多个实施方式中，非显示区域NA可以沿着显示区域DA的边缘或周边在显示区域DA周围(例如，围绕显示区域DA)。
显示面板DP可以设置成各种形状。例如，显示面板DP可以设置成矩形板形状，但是不限于此。例如，显示面板DP可以具有诸如圆形或椭圆形的形状。此外，显示面板DP可以包括成角度的角和/或曲化的角。
为了方便起见，在图3中，显示面板DP具有矩形板形状。此外，显示面板DP的竖直方向(像素PXL的列方向或Y方向)被指示为第一方向DR1，显示面板DP的水平方向(像素PXL的行方向或X方向)被指示为第二方向DR2，并且显示面板DP的厚度方向(或高度方向)被指示为第三方向DR3。
显示区域DA可以具有各种形状。例如，显示区域DA可以具有包括矩形、圆形或椭圆形的各种形状。在一个或多个实施方式中，显示区域DA可以具有与显示面板DP的形状匹配的形状。
像素PXL可以布置在显示区域DA中。像素PXL可以沿着矩阵的行和列布置在显示区域DA中。例如，显示区域DA可以包括其中设置每个像素PXL的多个像素区域。
每个像素PXL可以包括多个子像素SPX。例如，像素PXL可以包括第一子像素SPX1、第二子像素SPX2和第三子像素SPX3。
第一子像素SPX1、第二子像素SPX2和第三子像素SPX3可以发射不同颜色的光。例如，第一子像素SPX1、第二子像素SPX2和第三子像素SPX3可以分别发射红光、绿光和蓝光。根据一个或多个实施方式，配置每个像素PXL的子像素SPX的数量、类型、布置结构等可以各种改变。
在一个或多个实施方式中，每个子像素SPX可以被设定为期望颜色(例如，预定的颜色)的子像素，并且可以包括生成期望的颜色(例如，预定的颜色)的光的发光元件LD。在一个或多个实施方式中，子像素SPX中的至少一些可以包括生成第一颜色(例如，蓝色)的光的发光元件LD，并且用于将第一颜色的光转换成第二颜色(例如，红色或绿色)的光的光转换层可以设置在子像素SPX上。因此，第二颜色的光可以使用子像素SPX中的至少一些来生成。
每个子像素SPX可以包括由适当的控制信号(例如，预定的控制信号)(例如，扫描信号和数据信号)和/或电力(例如，第一电力和第二电力)驱动的至少一个光源。在一个或多个实施方式中，光源可以包括根据图1和图2的实施方式的发光元件LD，例如，具有小至纳米级至微米级尺寸的杆形状的发光元件LD。此外，各种类型的发光元件可以用作子像素SPX的光源。例如，在一个或多个实施方式中，每个子像素SPX的光源可以使用核-壳结构的发光元件来配置。
像素PXL可以具有根据下面所描述的实施方式中的至少一个的结构。例如，像素PXL可以具有其中应用稍后要描述的实施方式中的任何一个的结构或者其中组合应用至少两个实施方式的结构。
非显示区域NA可以设置在显示区域DA周围。在非显示区域NA中，可以设置连接到显示区域DA的像素PXL的线、内置电路单元和/或焊盘PAD。
在一个或多个实施方式中，线、内置电路单元和/或焊盘PAD可以仅设置在与显示面板DP的外侧中的任何一个对应的非显示区域NA的一部分中。例如，显示装置DD可以形成为单侧驱动显示器，其中显示面板DP的线、内置电路单元和/或焊盘PAD仅设置在定位在显示区域DA的下端部(或上端部)处的任何一侧的非显示区域NA中，并且线、内置电路单元和焊盘PAD不设置在剩余的非显示区域NA中。在此情况下，可以减小或最小化非显示区域NA的面积。
图4和图5是各自示出根据本公开的一个或多个实施方式的子像素SPX的电路图。例如，图4和图5示出了包括不同结构的发光单元EMU的子像素SPX。
根据一个或多个实施方式，图4和图5中所示的每个子像素SPX可以是包括在图3的每个像素PXL中的子像素SPX中的任何一个。此外，设置在显示区域DA中的子像素SPX可以具有基本上彼此相同或类似的结构。
参考图4和图5，子像素SPX可以连接到扫描线SL、数据线DL(或子数据线)、第一电力线PL1和第二电力线PL2。此外，子像素SPX可以选择性地还连接到至少一个其它电力线和/或信号线。例如，子像素SPX还可以连接到感测线SENL和/或控制线SSL。
子像素SPX可以包括用于生成与每个数据信号对应的亮度的光的发光单元EMU。此外，子像素SPX还可以包括用于驱动发光单元EMU的像素电路PXC。
像素电路PXC可以连接到扫描线SL和数据线DL，并且可以连接在第一电力线PL1和发光单元EMU之间。例如，像素电路PXC可以连接到供应有第一扫描信号的扫描线SL、供应有数据信号的数据线DL、供应有第一电力VDD的第一电力线PL1以及发光单元EMU的第一电极ELT1。
此外，像素电路PXC可以选择性地还连接到供应有第二扫描信号的控制线SSL以及与显示周期或感测周期对应地连接到参考电力(或初始化电力)或感测电路的感测线SENL。在一个或多个实施方式中，第二扫描信号可以是与第一扫描信号相同或与第一扫描信号不同的信号。当第二扫描信号是与第一扫描信号相同的信号时，控制线SSL可以与扫描线SL集成。
像素电路PXC可以包括至少一个晶体管M和电容器Cst。例如，像素电路PXC可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和电容器Cst。
第一晶体管M1可以连接在第一电力线PL1和第二节点N2之间。第二节点N2可以是像素电路PXC和发光单元EMU连接至的节点。例如，第二节点N2可以是第一晶体管M1的电极(例如，源电极)和发光单元EMU的第一电极ELT1(例如，阳极电极)连接至的节点。第一晶体管M1的栅电极可以连接到第一节点N1。第一晶体管M1可以响应于第一节点N1处的电压来控制供应到发光单元EMU的驱动电流。例如，第一晶体管M1可以是子像素SPX的驱动晶体管。
在一个或多个实施方式中，第一晶体管M1还可以包括底部金属层BML(或背栅电极)。在一个或多个实施方式中，底部金属层BML可以连接到第一晶体管M1的一个电极(例如，源电极)。
在其中第一晶体管M1包括底部金属层BML的一个或多个实施方式中，可以应用用于通过向第一晶体管M1的底部金属层BML施加反向偏置电压而在负方向上或正方向上移动第一晶体管M1的阈值电压的反向偏置技术(或同步技术)。此外，当底部金属层BML设置在配置第一晶体管M1的沟道的半导体图案之下时，第一晶体管M1的操作特性可以通过阻挡入射在半导体图案上的光来稳定。
第二晶体管M2可以连接在数据线DL和第一节点N1之间。此外，第二晶体管M2的栅电极可以连接到扫描线SL。当从扫描线SL供应栅极导通电压(例如，高电平电压)的第一扫描信号时，第二晶体管M2可以被导通，以连接数据线DL和第一节点N1。
对于每个帧周期，相应的帧的数据信号可以被供应到数据线DL，并且数据信号可以在其中供应栅极导通电压的第一扫描信号的周期期间通过第二晶体管M2传输到第一节点N1。例如，第二晶体管M2可以是用于将每个数据信号传送到子像素SPX中的开关晶体管。
电容器Cst的电极可以连接到第一节点N1，并且另一电极可以连接到第二节点N2。电容器Cst在每个帧周期期间充电到与供应到第一节点N1的数据信号对应的电压(或保持与供应到第一节点N1的数据信号对应的电荷)。
第三晶体管M3可以连接在第二节点N2和感测线SENL之间。此外，第三晶体管M3的栅电极可以连接到控制线SSL(或扫描线SL)。当从控制线SSL供应栅极导通电压(例如，高电平电压)的第二扫描信号(或第一扫描信号)时，第三晶体管M3可以被导通，以将供应到感测线SENL的参考电压(或初始化电压)传输到第二节点N2或将第二节点N2的电压传输到感测线SENL。第二节点N2的通过感测线SENL传输到感测电路的电压可以被提供到驱动电路(例如，时序控制器)，并且可以用于补偿像素PXL(或子像素SPX)的特性偏差。
在图4和图5中，包括在像素电路PXC中的晶体管M中的全部都是N型晶体管，但是本公开不限于此。例如，第一晶体管M1、第二晶体管M2和第三晶体管M3中的至少一个可以改变成P型晶体管。此外，根据一个或多个实施方式，子像素SPX的结构和驱动方法可以各种改变。
发光单元EMU可以包括连接在第一电力VDD和第二电力VSS之间的第一电极ELT1、第二电极ELT2和至少一个发光元件LD。例如，发光单元EMU可以包括通过像素电路PXC和/或第一电力线PL1连接到第一电力VDD的第一电极ELT1、通过第二电力线PL2连接到第二电力VSS的第二电极ELT2以及连接在第一电极ELT1和第二电极ELT2之间的至少一个发光元件LD。
第一电力VDD和第二电力VSS可以具有不同的电势。例如，第一电力VDD可以是高电势像素电力，并且第二电力VSS可以是低电势像素电力。第一电力VDD和第二电力VSS之间的电势差可以等于或大于发光元件LD的阈值电压。
在一个或多个实施方式中，如图4中所示，发光单元EMU可以包括在第一电极ELT1和第二电极ELT2之间在正向方向上并联连接的多个发光元件LD。例如，发光元件LD的第一端部部分EP1可以连接到第一电极ELT1，并且发光元件LD的第二端部部分EP2可以连接到第二电极ELT2。在一个或多个实施方式中，子像素SPX可以包括仅串联连接在第一电极ELT1和第二电极ELT2之间的多个发光元件LD，或者仅包括在正向方向上连接在第一电极ELT1和第二电极ELT2之间的单个发光元件LD。
在一个或多个实施方式中，如图5中所示，发光单元EMU可以包括串联-并联连接在第一电极ELT1和第二电极ELT2之间的多个发光元件LD。当发光单元EMU包括被划分并且布置在至少两个串联级中的多个发光元件LD时，发光单元EMU还可以包括连接在第一电极ELT1和第二电极ELT2之间的至少一个中间电极IET。例如，发光单元EMU可以包括依次连接在像素电路PXC和第二电力线PL2之间的第一电极ELT1、中间电极IET和第二电极ELT2。此外，发光单元EMU可以包括多个发光元件LD，该多个发光元件LD包括在正向方向上连接在第一电极ELT1和中间电极IET之间的至少一个第一发光元件LD1(例如，多个第一发光元件LD1)以及在正向方向上连接在中间电极IET和第二电极ELT2之间的至少一个第二发光元件LD2(例如，多个第二发光元件LD2)。例如，第一发光元件LD1的第一端部部分EP1和第二端部部分EP2可以分别连接到第一电极ELT1和中间电极IET，并且第二发光元件LD2的第一端部部分EP1和第二端部部分EP2可以分别连接到中间电极IET和第二电极ELT2。
每个发光元件LD可以配置每个有效光源。这样的有效光源可以被收集以配置子像素SPX的光源。
发光元件LD可以发射具有与通过像素电路PXC供应的驱动电流对应的亮度的光。在每个帧周期期间，像素电路PXC可以向发光单元EMU供应与数据信号对应的驱动电流。供应到发光单元EMU的驱动电流可以被划分并且流动通过发光元件LD。因此，每个发光元件LD可以发射具有与流动通过其的电流对应的亮度的光，并且发光单元EMU可以发射具有与驱动电流对应的亮度的光。
在图4和图5中，仅示出了在正向方向上连接在第一电极ELT1和第二电极ELT2之间的发光元件LD(即，有效光源)，但是本公开不限于此。例如，除了配置每个有效光源的发光元件LD之外，发光单元EMU还可以包括至少一个无效光源。例如，发光单元EMU还可以包括在反向方向上布置在第一电极ELT1和第二电极ELT2之间的至少一个无效发光元件，或者具有至少一个浮置的端部部分。
图6是示出根据本公开的一个或多个实施方式的显示区域DA的平面图。图6集中于沿着第一方向DR1依次布置在显示区域DA中的第一像素PXL1和第二像素PXL2而示意性地示出了显示区域DA的结构。例如，第一像素PXL1可以设置在显示区域DA的第n(n是自然数)水平线(例如，第n像素行)和第m(m是自然数)竖直线(例如，第m像素列)上，并且第二像素PXL2可以设置在显示区域DA的第(n+1)水平线(例如，第(n+1)像素行)和第m竖直线上。也就是说，第一像素PXL1和第二像素PXL2可以设置在显示区域DA中的相同竖直线处，并且可以沿着第一方向DR1彼此竖直地相邻。
参考图3至图6，显示区域DA可以包括包含第一像素PXL1和第二像素PXL2的多个像素PXL、连接到像素PXL的扫描线SL、数据线DL、感测线SENL、第一电力线PL1和第二电力线PL2。在一个或多个实施方式中，每个水平线的控制线SSL可以与相应的水平线的扫描线SL集成。
扫描线SL可以形成用于像素或子像素的每个水平线。每个扫描线SL可以连接到设置在相应的水平线上的子像素SPX的像素电路PXC。
在一个或多个实施方式中，每个扫描线SL可以包括各自在显示区域DA中在第一方向DR1和第二方向DR2上延伸的多个子扫描线。例如，第n扫描线SLn可以包括设置在显示区域DA的第n水平线上并且在第二方向DR2上延伸的第一子扫描线SLn_H和在显示区域DA中在第一方向DR1上延伸以与第一子扫描线SLn_H交叉并且连接到第一子扫描线SLn_H的第二子扫描线SLn_V。类似地，第(n+1)扫描线SLn+1可以包括设置在显示区域DA的第(n+1)水平线上并且在第二方向DR2上延伸的第一子扫描线SLn+1_H和在显示区域DA中在第一方向DR1上延伸以与第一子扫描线SLn+1_H交叉并且连接到第一子扫描线SLn+1_H的第二子扫描线SLn+1_V。
如以上所描述的，当扫描线SL形成为在第一方向DR1和第二方向DR2上延伸时，焊盘PAD和/或驱动电路(例如，扫描驱动器)的位置可以自由地改变。例如，即使显示装置DD是短边驱动类型显示装置，每个扫描信号也可以以水平线单位供应到像素PXL。
数据线DL可以在显示区域DA中在第一方向DR1上延伸，并且可以形成用于像素或子像素的每个竖直线。然而，本公开不限于此。例如，数据线DL可以形成用于像素或子像素的两个相邻的竖直线中的每一个，并且像素或子像素的两个竖直线可以共享数据线DL。在此情况下，通过分离连接到两个竖直线的像素PXL的扫描线SL，可以划分将数据信号输入到像素PXL的时间。换句话说，可以以时分复用方式驱动相邻的两个竖直像素行。
每个数据线DL可以连接到设置在相应的竖直线上的子像素SPX的像素电路PXC。此外，每个数据线DL可以包括单独连接到配置每个像素PXL的子像素SPX的多个子数据线。例如，第m数据线DLm可以包括连接到设置在第m竖直线上的像素PXL的第一子像素SPX1的第一子数据线D1、连接到设置在第m竖直线上的像素PXL的第二子像素SPX2的第二子数据线D2以及连接到设置在第m竖直线上的像素PXL的第三子像素SPX3的第三子数据线D3。因此，数据信号可以被单独供应到每个子像素SPX。
感测线SENL可以在显示区域DA中在第一方向DR1上延伸，并且可以形成用于像素或子像素的至少一个竖直线中的每一个。在一个或多个实施方式中，感测线SENL可以形成用于每个竖直线，并且可以共同连接到配置每个像素PXL的子像素SPX。在此情况下，每个像素PXL的特性可以单独检测。在一个或多个实施方式中，感测线SENL可以形成为使得多个竖直线被共享。在此情况下，像素PXL的特性可以在包括多个像素PXL的块单元中检测。
第一电力线PL1和第二电力线PL2可以共同连接到显示区域DA的像素PXL。例如，第一电力线PL1可以共同连接到子像素SPX的像素电路PXC，并且第二电力线PL2可以共同连接到子像素SPX的发光单元EMU。
在一个或多个实施方式中，第一电力线PL1和第二电力线PL2中的每一个可以形成为网格形状，以防止或最小化第一电力VDD和第二电力VSS的电压降(IR降)。因此，均匀电平的第一电力VDD和第二电力VSS可以传输到像素PXL。
例如，第一电力线PL1可以包括在显示区域DA中在第一方向DR1上延伸的至少一个第(1-1)子电力线PL1_V以及在显示区域DA中在第二方向DR2上延伸并且连接到第(1-1)子电力线PL1_V的至少一个第(1-2)子电力线PL1_H。至少一个第(1-1)子电力线PL1_V和至少一个第(1-2)子电力线PL1_H可以彼此交叉，并且可以在所有交叉点或交叉点中的一些处彼此连接。
类似地，第二电力线PL2可以包括在显示区域DA中在第一方向DR1上延伸的至少一个第(2-1)子电力线PL2_V以及在显示区域DA中在第二方向DR2上延伸并且连接到第(2-1)子电力线PL2_V的至少一个第(2-2)子电力线PL2_H。至少一个第(2-1)子电力线PL2_V和至少一个第(2-2)子电力线PL2_H可以彼此交叉，并且可以在所有交叉点或交叉点中的一些处彼此连接。
在一个或多个实施方式中，第(1-1)子电力线PL1_V和第(2-1)子电力线PL2_V可以形成用于像素或子像素的至少一个竖直线中的每一个。例如，第(1-1)子电力线PL1_V和第(2-1)子电力线PL2_V可以形成用于每个竖直线，并且可以彼此间隔开，且布置在相应的竖直线的像素列中的像素电路PXC插置在其之间。根据一个或多个实施方式，第(1-1)子电力线PL1_V和第(2-1)子电力线PL2_V的数量、位置等可以各种改变。
在一个或多个实施方式中，第(1-2)子电力线PL1_H和第(2-2)子电力线PL2_H可以形成用于每一个水平线或多个水平线中的每一个。例如，第(1-2)子电力线PL1_H和第(2-2)子电力线PL2_H可以沿着第一方向DR1交替地布置在显示区域DA中，且设置在每个水平线处的像素PXL插置在其之间。例如，第(1-2)子电力线PL1_H可以定位在位于奇数水平线处的像素行的上区域中，第(2-2)子电力线PL2_H可以定位在位于偶数水平线处的像素行的上区域中，并且一对相邻的第(1-2)子电力线PL1_H和第(2-2)子电力线PL2_H可以彼此间隔开，且布置在每个水平线的像素行中的像素电路PXC插置在其之间。
例如，任何一个第(1-2)子电力线PL1_H可以设置在第一像素PXL1的上区(例如，第n扫描线SLn的第一子扫描线SLn_H的周边)中，任何一个第(2-2)子电力线PL2_H可以设置在第一像素PXL1和第二像素PXL2之间(例如，第(n+1)扫描线SLn+1的第一子扫描线SLn+1_H的周边)，并且任何一个第(1-2)子电力线PL1_H可以设置在第二像素PXL2的下区中(例如，第(n+2)扫描线的第一子扫描线SLn+2_H的周边)。根据一个或多个实施方式，第(1-2)子电力线PL1_H和第(2-2)子电力线PL2_H的数量、位置等可以各种改变。
每个像素PXL可以包括多个子像素SPX。例如，每个像素PXL可以包括第一子像素SPX1、第二子像素SPX2和第三子像素SPX3。
相应的子像素SPX可以包括相应的像素电路PXC和发光单元EMU。例如，第一子像素SPX1可以包括第一像素电路PXC1和第一发光单元EMU1，第二子像素SPX2可以包括第二像素电路PXC2和第二发光单元EMU2，并且第三子像素SPX3可以包括第三像素电路PXC3和第三发光单元EMU3。
每个像素PXL的像素电路PXC和发光单元EMU可以设置在不同的层处，并且可以在第三方向DR3上彼此重叠。例如，像素电路PXC可以设置在其中设置有每个像素PXL的像素区域PXA的像素电路层(例如，图7至图9的PCL)处。此外，发光单元EMU可以设置在每个像素区域PXA的显示层(例如，图7至图9的DPL)处，以在第三方向DR3上与相应的像素PXL的像素电路PXC和/或至少一个线(例如，至少一个扫描线SL、感测线SENL和数据线DL(或子数据线)、第一电力线PL1和/或第二电力线PL2)重叠。
第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以沿着第一方向DR1布置在每个像素区域PXA中。例如，第一像素PXL1的第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以沿着第一方向DR1以适当的顺序(例如，预定的顺序)布置在其中设置有第一像素PXL1的第一像素区域PXA1中。类似地，第二像素PXL2的第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以沿着第一方向DR1以适当的顺序(例如，预定的顺序)布置在其中设置有第二像素PXL2的第二像素区域PXA2中。
在一个或多个实施方式中，第三像素电路PXC3可以在第一方向DR1上定位在每个像素区域PXA的中央处，并且第一像素电路PXC1和第二像素电路PXC2可以在第一方向DR1上设置在第三像素电路PXC3的两侧上。然而，根据一个或多个实施方式，可以改变第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3的位置和/或布置顺序。
第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以共同连接到相应的水平线的第一电力线PL1和扫描线SL，并且可以连接到相应的竖直线的不同子数据线。举例来说，第一像素电路PXC1可以连接到第一子数据线D1，第二像素电路PXC2可以连接到第二子数据线D2，并且第三像素电路PXC3可以连接到第三子数据线D3。
此外，第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以选择性地还连接到感测线SENL。例如，第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以共同连接到相应的竖直线的感测线SENL。
第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3可以连接在每个像素电路PXC和第二电力线PL2之间。例如，第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3可以通过每个第一接触孔(例如，图10至图12的CH1)分别连接到第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3。此外，第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3可以通过每个第二接触孔(例如，图10至图12的CH2)和/或第四接触孔(例如，图10至图12的CH4)连接到任何一个第(2-2)子电力线PL2_H。
第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3可以在每个像素区域PXA中沿着第二方向DR2布置。例如，第一像素PXL1的第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3可以在其中设置有第一像素PXL1的第一像素区域PXA1中沿着第二方向DR2依次布置。类似地，第二像素PXL2的第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3可以沿着第二方向DR2依次布置。第一子像素SPX1、第二子像素SPX2和第三子像素SPX3可以具有分别与第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3的一个区(或一部分)对应的发光区域。因此，第一子像素SPX1、第二子像素SPX2和第三子像素SPX3的发光区域可以沿着第二方向DR2依次布置。
第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3可以或可以不与至少一个信号线(例如，每个扫描线SL、数据线DL和/或感测线SENL)和/或至少一个电力线(例如，第一电力线PL1和/或第二电力线PL2)重叠。例如，第三发光单元EMU3可以与相应的竖直线的第三子数据线D3、第(2-1)子电力线PL2_V和/或第二子扫描线SLn_V重叠。
尽管图6公开了其中子像素SPX的像素电路PXC和发光单元EMU在不同方向上布置在其中设置有每个像素PXL的像素区域PXA中的实施方式，但是本公开不限于此。例如，根据一个或多个实施方式，像素电路PXC和发光单元EMU的位置、布置方向等可以各种改变。
图7至图9是各自示出根据本公开的一个或多个实施方式的显示区域DA的剖视图。例如，图7至图9集中于如图5的实施方式中所示的包括第一电极ELT1和第二电极ELT2、中间电极IET以及第一发光元件LD1和第二发光元件LD2的任何一个子像素SPX而示意性地示出了显示区域DA的横截面。图7至图9示出了根据一个或多个实施方式的子像素SPX的与第一电极ELT1和第二电极ELT2以及中间电极IET的相互位置有关的横截面。
图7至图9示出了设置在每个像素电路PXC中的任何一个晶体管M(例如，包括底部金属层BML的第一晶体管M1)的横截面，作为可以设置在显示区域DA的像素电路层PCL处的电路元件的示例。除了在每个像素电路PXC中设置的电路元件之外，各种信号线和/或电力线还可以设置在像素电路层PCL处。此外，图7至图9示出了如图5的实施方式中所示的包括第一发光元件LD1和第二发光元件LD2的发光单元EMU的横截面，作为可以设置在显示区域DA的显示层DPL上的发光单元EMU的示例。
设置在显示区域DA中的子像素SPX可以具有基本上类似的横截面结构。然而，配置包括在电路元件中的子像素SPX和电极的电路元件的尺寸、位置、形状等对于每个子像素SPX可以是不同的。例如，在平面图中，第一子像素SPX1的第一晶体管M1可以具有与第二子像素SPX2的第一晶体管M1的形状不同的形状。
参考图1至图9，显示面板DP可以包括基础层BSL、像素电路层PCL和显示层DPL。像素电路层PCL和显示层DPL可以设置成在第三方向DR3上在基础层BSL上彼此重叠。例如，像素电路层PCL和显示层DPL可以依次设置在基础层BSL的一个表面上。
此外，显示面板DP还可以包括设置在显示层DPL上的滤色器层CFL和/或封装层ENC(或保护层)。在一个或多个实施方式中，滤色器层CFL和/或封装层ENC可以直接形成在基础层BSL的在其上形成像素电路层PCL和显示层DPL的一个表面上，但是不限于此。
基础层BSL可以是刚性衬底或者柔性衬底或柔性膜，并且其材料或结构没有特别限制。例如，基础层BSL可以包括至少一种透明或不透明的绝缘材料，并且可以是单层或多层的衬底或膜。
像素电路层PCL可以设置在基础层BSL的一个表面上。像素电路层PCL可以包括配置每个像素PXL的像素电路PXC(例如，第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3)的电路元件。例如，包括第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3的第一晶体管M1的多个电路元件可以形成在像素电路层PCL的每个像素区域PXA中。
此外，像素电路层PCL可以包括连接到像素PXL的各种信号线和电力线。例如，像素电路层PCL可以包括扫描线SL、数据线DL、感测线SENL以及第一电力线PL1和第二电力线PL2。
此外，像素电路层PCL可以包括多个绝缘层。例如，像素电路层PCL可以包括依次设置在基础层BSL的一个表面上的缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和/或钝化层PSV。
像素电路层PCL可以设置在基础层BSL上，并且可以包括包含第一晶体管M1的底部金属层BML的第一导电层。例如，第一导电层可以设置在基础层BSL和缓冲层BFL之间，并且包括包含在子像素SPX中的第一晶体管M1的底部金属层BML。第一晶体管M1的底部金属层BML可以在第三方向DR3上与第一晶体管M1的栅电极GE和半导体图案SCP重叠。
此外，第一导电层还可以包括一个或多个线(例如，预定的线)。例如，第一导电层可以包括在显示区域DA中在第一方向DR1上延伸的线中的至少一些。例如，第一导电层可以包括第二子扫描线(例如，图6的SLn_V和SLn+1_V)、第(1-1)子电力线PL1_V、感测线SENL、数据线DL和第(2-1)子电力线PL2_V。
缓冲层BFL可以设置在基础层BSL的包括第一导电层的一个表面上。缓冲层BFL可以防止杂质扩散到电路元件中的每一个中。
半导体层可以设置在缓冲层BFL上。半导体层可以包括晶体管M的半导体图案SCP。每个半导体图案SCP可以具有在第三方向DR3上与相应的晶体管M的栅电极GE重叠的沟道区以及设置在沟道区的两侧上的第一导电区和第二导电区(例如，源极区和漏极区)。每个半导体图案SCP可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。
栅极绝缘层GI可以设置在半导体层上。此外，第二导电层可以设置在栅极绝缘层GI上。
第二导电层可以包括晶体管M的栅电极GE。此外，第二导电层还可以包括在像素电路PXC中设置的电容器Cst中的每一个的一个电极、桥接图案等。此外，当设置在显示区域DA中的至少一个电力线和/或信号线(例如，第二子扫描线)由多层配置时，第二导电层还可以包括配置至少一个电力线和/或信号线的至少一个导电图案。
层间绝缘层ILD可以设置在第二导电层上。此外，第三导电层可以设置在层间绝缘层ILD上。
第三导电层可以包括相应的晶体管M的源电极SE和漏电极DE。每个源电极SE可以通过穿透通过层间绝缘层ILD和栅极绝缘层GI的至少一个接触孔CH连接到包括在相应的晶体管M中的半导体图案SCP的一个区(例如，源极区)，并且每个漏电极DE可以通过穿透通过层间绝缘层ILD和栅极绝缘层GI的至少一个其它接触孔CH连接到包括在相应的晶体管M中的半导体图案SCP的另一区(例如，漏极区)。此外，第三导电层还可以包括设置在像素电路PXC中的电容器Cst中的每一个的一个电极、一个或多个线(例如，预定的线)和/或桥接图案。例如，第三导电层可以包括在显示区域DA中在第二方向DR2上延伸的线中的至少一些。例如，第三导电层可以包括第一子扫描线(例如，图6的SLn_H、SLn+1_H和SLn+2_H)、第(1-2)子电力线PL1_H和第(2-2)子电力线PL2_H。此外，当设置在显示区域DA中的至少一个电力线和/或信号线(例如，第二子扫描线)由多层配置时，第三导电层还可以包括配置至少一个电力线和/或信号线的至少一个导电图案。
在每个导电图案中，配置第一导电层至第三导电层(例如，构成第一导电层至第三导电层或作为第一导电层至第三导电层的一部分)的电极和/或线可以由于至少一种导电材料包括在第一导电层至第三导电层中而具有导电性，并且其配置材料没有特别限制。例如，配置第一导电层至第三导电层的每个导电图案、电极和/或线可以包括从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)选择的一种或多种金属，并且可以包括各种类型的导电材料。
钝化层PSV可以设置在第三导电层上。缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和钝化层PSV中的每一个可以由单层或多层配置，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和钝化层PSV中的每一个可以包括各种类型的有机/无机绝缘材料，各种类型的有机/无机绝缘材料包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiOxNy)等。在一个或多个实施方式中，钝化层PSV可以包括有机绝缘层并且可以平坦化像素电路层PCL的表面。
显示层DPL可以设置在钝化层PSV上。
显示层DPL可以包括子像素SPX的发光单元EMU。例如，显示层DPL可以包括设置在每个子像素SPX的发光区域EA中的第一对准电极ALE1和第二对准电极ALE2、至少一个发光元件LD以及第一电极ELT1和第二电极ELT2。在一个或多个实施方式中，每个发光单元EMU可以如图4和图5中所示包括多个发光元件LD。
此外，显示层DPL还可以包括依次设置在基础层BSL的在其上形成有像素电路层PCL的一个表面上的绝缘图案和/或绝缘层。例如，显示层DPL可以包括堤图案BNP、第一绝缘层INS1、第一堤BNK1、第二绝缘层INS2、第三绝缘层INS3、第二堤BNK2和第四绝缘层INS4。此外，显示层DPL可以选择性地还包括光转换层CCL。
堤图案BNP(也被称为“图案”或“壁图案”)可以设置和/或形成在钝化层PSV上。在一个或多个实施方式中，堤图案BNP可以形成为单独设置在第一对准电极ALE1和第二对准电极ALE2之下以在第三方向DR3上与第一对准电极ALE1和第二对准电极ALE2中的每一个的一部分重叠的分离类型图案。可选地，堤图案BNP可以形成为一体图案，该一体图案具有与子像素SPX的发光区域EA中的第一对准电极ALE1和第二对准电极ALE2之间的区对应的开口部分或凹陷部分，并且在显示区域DA中完全连接。例如，堤图案BNP可以具有与其中布置有发光元件LD的每个区域(例如，其中布置有配置发光单元EMU的每个串联级的发光元件的发光元件阵列区域)对应的开口部分或凹陷部分，以便在设置在子像素SPX中的每一个的发光区域EA中的至少一些发光元件LD周围(例如，围绕设置在子像素SPX中的每一个的发光区域EA中的至少一些发光元件LD)。
第一对准电极ALE1和第二对准电极ALE2可以通过堤图案BNP在发光元件LD周围在上方向上(例如，在第三方向DR3上)突出。堤图案BNP和其上的第一对准电极ALE1和第二对准电极ALE2可以形成在发光元件LD周围的反射突起图案。因此，可以改善子像素SPX的光效率。
堤图案BNP可以包括由无机材料形成的无机绝缘层或由有机材料形成的有机绝缘层。此外，堤图案BNP可以由单层或多层形成。发光单元EMU的第一对准电极ALE1和第二对准电极ALE2可以形成在堤图案BNP上。
第一对准电极ALE1和第二对准电极ALE2可以包括至少一种导电材料。例如，第一对准电极ALE1和第二对准电极ALE2可以包括在包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)、铜(Cu)等的各种金属材料中的至少一种金属、其合金、诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、铝掺杂的氧化锌(AZO)、镓掺杂的氧化锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)和氟掺杂的氧化锡(FTO)的导电氧化物以及诸如PEDOT的导电聚合物中的至少一种导电材料，但是不限于此。例如，第一对准电极ALE1和第二对准电极ALE2可以包括诸如碳纳米管或石墨烯的另一导电材料。也就是说，第一对准电极ALE1和第二对准电极ALE2可以通过包括各种导电材料中的至少一种而具有导电性。此外，第一对准电极ALE1和第二对准电极ALE2可以包括相同的导电材料或不同的导电材料。
在一个或多个实施方式中，至少一个第一对准电极ALE1和至少一个第二对准电极ALE2可以设置在子像素SPX中的每一个的发光区域EA中。例如，一个第一对准电极ALE1可以设置在发光区域EA的中央中，并且两个第二对准电极ALE2可以设置在第一对准电极ALE1的两侧上。第二对准电极ALE2可以一体地或非一体地彼此连接以接收相同的信号或电力。根据一个或多个实施方式，设置在每个发光区域EA中的第一对准电极ALE1和第二对准电极ALE2中的每一个的数量、形状、尺寸和/或位置可以各种改变。
第一对准电极ALE1和第二对准电极ALE2中的每一个可以由单层或多层配置。例如，第一对准电极ALE1和第二对准电极ALE2可以包括包含反射导电材料(例如，金属)的反射电极层。此外，第一对准电极ALE1和第二对准电极ALE2可以选择性地还包括设置在反射电极层上和/或之下的透明电极层以及覆盖反射电极层和/或透明电极层的上部分的导电封盖层中的至少一个。
第一绝缘层INS1可以设置在第一对准电极ALE1和第二对准电极ALE2上。在一个或多个实施方式中，第一绝缘层INS1可以包括用于将第一对准电极ALE1和第二对准电极ALE2分别连接到第一电极ELT1和第二电极ELT2的多个接触孔(例如，图12的第三接触孔CH3和第四接触孔CH4)。在一个或多个实施方式中，第一绝缘层INS1可以完全形成在其中形成第一对准电极ALE1和第二对准电极ALE2的显示区域DA中(例如，第一绝缘层INS1可以完全覆盖第一对准电极ALE1和第二对准电极ALE2)，并且可以包括暴露第一对准电极ALE1和第二对准电极ALE2中的每一个的一个部分的开口部分。在其中接触孔形成在第一绝缘层INS1中的区(或其中第一绝缘层INS1开口的区)中，第一对准电极ALE1和第二对准电极ALE2可以分别连接到第一电极ELT1和第二电极ELT2。在一个或多个实施方式中，第一绝缘层INS1可以仅局部地设置在其中布置有发光元件LD的区之下。
第一绝缘层INS1可以由单层或多层配置，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。在一个或多个实施方式中，第一绝缘层INS1可以包含包括硅氮化物(SiNx)、硅氧化物(SiOx)或硅氮氧化物(SiOxNy)的至少一种类型的无机绝缘材料。
由于第一对准电极ALE1和第二对准电极ALE2由第一绝缘层INS1覆盖，因此可以防止在后续工艺中对第一对准电极ALE1和第二对准电极ALE2的损坏。此外，可以防止由于第一对准电极ALE1和第二对准电极ALE2与发光元件LD之间的不恰当连接而出现短路缺陷。
第一堤BNK1可以设置在其中形成第一对准电极ALE1和第二对准电极ALE2以及第一绝缘层INS1的显示区域DA中。第一堤BNK1可以具有与子像素SPX的发光区域EA对应的开口部分，并且可以形成在非发光区域NEA中以在子像素SPX的发光区域EA周围(例如，围绕子像素SPX的发光区域EA)。因此，可以限定(或分隔)要向其中供应发光元件LD的每个发光区域EA。在一个或多个实施方式中，第一堤BNK1可以包括包含黑矩阵材料等的遮光和/或反射材料。因此，可以防止子像素SPX之间的光干扰。
发光元件LD可以被供应到每个发光区域EA，其中，第一堤BNK1在发光区域EA周围(例如，围绕发光区域EA)。发光元件LD可以通过施加到每个第一对准电极ALE1(或在被分离到子像素SPX中的每一个的第一对准电极ALE1之前的第一对准线)和每个第二对准电极ALE2(或在被分离到子像素SPX中的每一个的第二对准电极ALE2之前的第二对准线)的第一对准信号和第二对准信号而在第一对准电极ALE1和第二对准电极ALE2之间对准。例如，供应到每个发光区域EA的发光元件LD可以在第二方向DR2或对角线方向上布置，使得第一端部部分EP1面对第一对准电极ALE1(或与第一对准电极ALE1相对)，并且第二端部部分EP2面对第二对准电极ALE2(或与第二对准电极ALE2相对)。例如，发光元件LD可以设置在第一对准电极ALE1和第二对准电极ALE2之间的第一绝缘层INS1上。
第二绝缘层INS2(或也被称为“绝缘图案”)可以设置在发光元件LD的一个部分上。例如，第二绝缘层INS2可以局部地设置在包括发光元件LD的中央部分的一个部分上，以暴露布置在子像素SPX的发光区域EA中的发光元件LD的第一端部部分EP1和第二端部部分EP2。当第二绝缘层INS2形成在发光元件LD上时，发光元件LD可以被稳定地固定，并且第一电极ELT1和第二电极ELT2可以被稳定地分离。
第二绝缘层INS2可以由单层或多层配置，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第二绝缘层INS2可以包含包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiOxNy)、铝氧化物(AlxOy)和光刻胶(PR)材料的各种类型的有机/无机绝缘材料。
第一电极ELT1、第二电极ELT2和中间电极IET中的不同电极可以形成在发光元件LD的未由第二绝缘层INS2覆盖的对应的端部部分上，即，第一端部部分EP1和第二端部部分EP2。例如，第一电极ELT1可以设置在第一发光元件LD1的第一端部部分EP1上，并且中间电极IET可以设置在第一发光元件LD1的第二端部部分EP2上。中间电极IET可以设置在第二发光元件LD2的第一端部部分EP1上，并且第二电极ELT2可以设置在第二发光元件LD2的第二端部部分EP2上。
在图7至图9中，设置在第一发光元件LD1的第二端部部分EP2上的中间电极IET和设置在第二发光元件LD2的第一端部部分EP1上的中间电极IET彼此分离，中间电极IET可以是一体地或非一体地连接的一个中间电极IET。例如，在平面图中，设置在第一发光元件LD1的第二端部部分EP2上的中间电极IET和设置在第二发光元件LD2的第一端部部分EP1上的中间电极IET可以一体地连接。
此外，在图7至图9中，第一对准电极ALE1和第一电极ELT1彼此分离，但是第一对准电极ALE1和第一电极ELT1可以通过至少一个接触孔(或接触部分)彼此连接(例如，参见图11-图13)。类似地，在图7至图9中，第二对准电极ALE2和第二电极ELT2彼此分离，但是第二对准电极ALE2和第二电极ELT2可以通过至少一个接触孔(或接触部分)彼此连接(例如，参见图11-图13)。
此外，在图7至图9中，第一晶体管M1和第一对准电极ALE1彼此分离，但是每个子像素SPX的第一晶体管M1和第一对准电极ALE1可以通过至少一个接触孔(或接触部分)彼此连接。每个子像素SPX的第二对准电极ALE2和第二电极ELT2可以连接到第二电力线PL2(例如，参见图11-图13)。中间电极IET可以通过第一发光元件LD1连接到第一电极ELT1，并且可以通过第二发光元件LD2连接到第二电极ELT2。
第一电极ELT1可以设置在第一对准电极ALE1上以在第三方向DR3上与第一对准电极ALE1的一部分重叠，并且第二电极ELT2可以设置在第二对准电极ALE2上以在第三方向DR3上与第二对准电极ALE2的一部分重叠。中间电极IET可以设置在第一对准电极ALE1和第二对准电极ALE2上以在第三方向DR3上与第一对准电极ALE1和第二对准电极ALE2中的每一个的另一部分重叠。
第一电极ELT1、第二电极ELT2和/或中间电极IET可以形成在相同的或不同的层处。例如，根据一个或多个实施方式，第一电极ELT1、第二电极ELT2和中间电极IET的相互位置和/或形成顺序可以各种改变。
在图7的实施方式中，中间电极IET可以首先形成在第二绝缘层INS2上。中间电极IET可以与第一发光元件LD1的第二端部部分EP2和第二发光元件LD2的第一端部部分EP1直接接触，并且因此可以连接在第一发光元件LD1和第二发光元件LD2之间，但是不限于此。此后，第三绝缘层INS3可以形成在每个发光区域EA中，以至少覆盖中间电极IET并且与第二绝缘层INS2重叠，并且第一电极ELT1和第二电极ELT2可以形成在其中形成第三绝缘层INS3的每个发光区域EA中以与第三绝缘层INS3重叠。第一电极ELT1和第二电极ELT2可以并发(例如，同时)或依次形成。第一电极ELT1可以通过直接接触第一发光元件LD1的第一端部部分EP1而连接到第一发光元件LD1的第一端部部分EP1，并且第二电极ELT2可以通过直接接触第二发光元件LD2的第二端部部分EP2而连接到第二发光元件LD2的第二端部部分EP2，但是不限于此。
在图8的实施方式中，第一电极ELT1和第二电极ELT2可以首先形成在第二绝缘层INS2上。第一电极ELT1和第二电极ELT2可以并发(例如，同时)或依次形成。此后，第三绝缘层INS3可以形成为覆盖第一电极ELT1和第二电极ELT2并且与第二绝缘层INS2重叠，并且中间电极IET可以形成在其中形成第三绝缘层INS3的每个发光区域EA中以与第三绝缘层INS3重叠。第三绝缘层INS3可以使第一电极ELT1和第二电极ELT2与中间电极IET绝缘。
如在图7和图8的实施方式中，当设置在每个发光元件LD的第一端部部分EP1和第二端部部分EP2上的电极设置在不同的层处时，电极可以稳定地分离并且可以防止短路缺陷。
在图9的实施方式中，第一电极ELT1、第二电极ELT2和中间电极IET可以设置在显示层DPL的相同的层处，并且可以并发(例如，同时)或依次形成。在此情况下，第三绝缘层INS3可以被省略。在图9的实施方式中，当设置在发光元件LD的第一端部部分EP1和第二端部部分EP2上的电极在相同的层处并发形成(例如，同时形成)时，可以简化像素工艺并且可以提高制造效率。
如在图4的实施方式中，当每个子像素SPX包括平行结构的发光单元EMU时，子像素SPX可以不包括中间电极IET。在此情况下，第一电极ELT1设置在发光元件LD的第一端部部分EP1上，并且第二电极ELT2可以设置在发光元件LD的第二端部部分EP2上。
第一电极ELT1、第二电极ELT2和中间电极IET可以包括至少一种导电材料。在一个或多个实施方式中，第一电极ELT1、第二电极ELT2和中间电极IET可以包括透明导电材料，使得从发光元件LD发射的光可以透射。
在一个或多个实施方式中，显示面板DP可以包括设置在发光元件LD上的光转换层CCL。例如，光转换层CCL可以设置在其中布置有发光元件LD的每个发光区域EA中。
此外，显示面板DP还可以包括在非发光区域NEA中设置成与第一堤BNK1重叠的第二堤BNK2。第二堤BNK2可以限定(或分隔)其中要形成光转换层CCL的每个发光区域EA。在一个或多个实施方式中，第二堤BNK2可以与第一堤BNK1集成。
第二堤BNK2可以包括包含黑矩阵材料等的遮光和/或反射材料。因此，可以防止子像素SPX之间的光干扰。第二堤BNK2可以包括与第一堤BNK1的材料相同或与第一堤BNK1的材料不同的材料。
光转换层CCL可以包括转换从发光元件LD发射的光的波长和/或颜色的波长转换颗粒(或颜色转换颗粒)和/或通过散射从发光元件LD发射的光来增加光发射效率的光散射颗粒SCT。例如，在每个发光单元EMU中，可以设置包括波长转换颗粒和/或光散射颗粒SCT的每个光转换层CCL，其中，波长转换颗粒包括至少一种类型的量子点QD(例如，红色量子点、绿色量子点和/或蓝色量子点)。
例如，当任何一个子像素SPX被设定为红色(或绿色)子像素，并且蓝色发光元件LD被提供到子像素SPX的发光单元EMU时，在子像素SPX的发光单元EMU上，可以设置包括用于将蓝光转换成红(或绿)光的红色(或绿色)量子点QD的光转换层CCL。此外，光转换层CCL还可以包括光散射颗粒SCT。
第四绝缘层INS4可以形成在基础层BSL的包括子像素SPX的发光单元EMU和/或光转换层CCL的一个表面上。
在一个或多个实施方式中，第四绝缘层INS4可以包括有机和/或无机绝缘层，并且可以基本上平坦化显示层DPL的表面。第四绝缘层INS4可以保护发光单元EMU和/或光转换层CCL。
滤色器层CFL可以设置在第四绝缘层INS4上。
滤色器层CFL可以包括与子像素SPX的颜色对应的滤色器CF。例如，滤色器层CFL可以包括设置在第一子像素SPX1的第一发光单元EMU1上的第一滤色器CF1、设置在第二子像素SPX2的第二发光单元EMU2上的第二滤色器CF2以及设置在第三子像素SPX3的第三发光单元EMU3上的第三滤色器CF3。在一个或多个实施方式中，第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可以被设置成在非发光区域NEA中在第三方向DR3上彼此重叠，以阻挡子像素SPX之间的光干扰。在一个或多个实施方式中，第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可以分别在第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3(例如，第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3的发光区域EA)上彼此分离地形成，并且单独的遮光图案等可以设置在第一滤色器CF1、第二滤色器CF2和第三滤色器CF3之间。
封装层ENC可以设置在滤色器层CFL上。封装层ENC可以包括至少一个有机和/或无机绝缘层，其中，该至少一个有机和/或无机绝缘层包括第五绝缘层INS5。第五绝缘层INS5可以完全形成在显示区域DA中以覆盖像素电路层PCL、显示层DPL和/或滤色器层CFL。
第五绝缘层INS5可以由单层或多层配置，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。作为示例，第五绝缘层INS5可以包含包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiOxNy)或铝氧化物(AlxOy)的各种类型的有机/无机绝缘材料。
在一个或多个实施方式中，第五绝缘层INS5可以由多层形成。例如，第五绝缘层INS5可以包括至少两个无机绝缘层和插置在至少两个无机绝缘层之间的至少一个有机绝缘层。然而，第五绝缘层INS5的材料和/或结构可以各种改变。此外，根据一个或多个实施方式，在第五绝缘层INS5上还可以设置至少一个外涂层、填充层、上衬底等。
图10是示出根据本公开的一个或多个实施方式的显示区域DA的像素电路层PCL的平面图。例如，图10集中于其中设置有图6的第一像素PXL1和第二像素PXL2的第一像素区域PXA1和第二像素区域PXA2而示出了像素电路层PCL的结构的实施方式。
图11是示出图10的第一像素PXL1的平面图。包括第二像素PXL2的其它像素PXL可以具有与第一像素PXL1基本上相同或类似的结构。
在图10和图11中，设置在显示层DPL上的第一堤BNK1被一起示出，以便表示在像素电路层PCL的电路元件和线与显示层DPL的发光单元EMU(例如，发光单元EMU中的每一个的发光区域EA)之间的平面上的位置关系。
参考图3至图11，像素电路层PCL可以包括设置在每个像素区域PXA中的多个像素电路PXC。例如，像素电路层PCL可以包括分别设置在每个像素区域PXA的第一电路区域SPXA1、第二电路区域SPXA2和第三电路区域SPXA3中的第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3。
像素电路层PCL还可以包括连接到像素PXL的各种线。例如，像素电路层PCL还可以包括扫描线SL、数据线DL、感测线SENL以及第一电力线PL1和第二电力线PL2。因为在图6至图9的实施方式中描述了扫描线SL、数据线DL、感测线SENL以及第一电力线PL1和第二电力线PL2的布置结构、延伸方向、横截面上的位置等，所以其详细描述被省略。
像素电路层PCL还可以包括用于将设置在像素电路层PCL上的各种电路元件(例如，预定的电路元件)、电极和/或线彼此连接的多个接触孔CH。为了方便起见，在图10和图11中，符号被标记到代表用于连接像素电路层PCL中的特定元件的接触孔的仅一个接触孔。
在一个或多个实施方式中，至少一个线可以包括设置在基础层BSL上的不同层上的至少两个子线。例如，扫描线SL中的每一个的第二子扫描线(包括第n扫描线SLn和第(n+1)扫描线SLn+1的第二子扫描线SLn_V和SLn+1_V)可以由包括设置在与底部金属层BML相同的层处的主线ML1、设置在与栅电极GE相同的层处的第一子线SLI1以及设置在与源电极SE和漏电极DE相同的层处的第二子线SLI2的多层的线形成。主线ML1、第一子线SLI1和第二子线SLI2可以通过形成在相应的第二子扫描线中的接触孔CH彼此连接。因此，可以通过减小或最小化扫描线SL的电阻来防止信号延迟，并且可以稳定地驱动像素PXL。
像素电路层PCL可以包括形成在显示层DPL和像素电路层PCL之间的第一接触孔CH1、第二接触孔CH2、第三接触孔CH3、第四接触孔CH4和第五接触孔CH5。在图10和图11中，仅示出了一个第四接触孔CH4，但是图10和图11中所示的结构可以沿着第一方向DR1和第二方向DR2重复地设置在显示区域DA中，并且因此像素电路层PCL可以包括多个第四接触孔CH4。
每个第一接触孔CH1可以连接每个像素电路PXC和相应的发光单元EMU。例如，形成在每个第一子像素SPX1中的第一接触孔CH1可以形成在第一像素电路PXC1和第一发光单元EMU1的第一对准电极ALE1之间。类似地，形成在每个第二子像素SPX2中的第一接触孔CH1可以形成在第二像素电路PXC2和第二发光单元EMU2的第一对准电极ALE1之间，并且形成在每个第三子像素SPX3中的第一接触孔CH1可以形成在第三像素电路PXC3和第三发光单元EMU3的第一对准电极ALE1之间。
第二接触孔CH2可以连接第二电力线PL2和发光单元EMU的第二对准电极ALE2。例如，第二接触孔CH2可以形成在对于两个或更多个水平线中的每一个重复地设置的第(2-2)子电力线PL2_H和定位在第(2-2)子电力线PL2_H的附近的发光单元EMU的第二对准电极ALE2之间。因此，在像素PXL的制造工艺(例如，发光元件LD的对准工艺)中，第二对准信号可以通过第二电力线PL2供应到第二对准电极ALE2。
第四接触孔CH4(也被称为“第一接触部分CNT1”)中的每一个可以连接沿着第一方向DR1和/或第二方向DR2彼此相邻的至少两个像素PXL的发光单元EMU和第二电力线PL2。例如，设置在第一像素PXL1和第二像素PXL2之间的第四接触孔CH4可以将形成在第一像素PXL1和第二像素PXL2的第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3中的第二电极ELT2(例如，参见图7)共同连接到设置在第一像素PXL1和第二像素PXL2之间的第(2-2)子电力线PL2_H。
第五接触孔CH5可以连接第一电力线PL1和显示层DPL的图12的浮置图案FPT。例如，第五接触孔CH5可以形成在对于两个或更多个水平线中的每一个重复地设置的第(1-2)子电力线PL1_H(例如，参见图6)和与第(1-2)子电力线PL1_H重叠的浮置图案FPT之间。浮置图案FPT可以首先在像素制造工艺中与第一对准电极ALE1一体地形成，以与第一对准电极ALE1一起配置第一对准线。因此，在发光元件LD的对准工艺中，第一对准信号可以通过第一电力线PL1供应到第一对准线。在完成发光元件LD的对准工艺之后，第一对准线可以在第五接触孔CH5周围断开，以将浮置图案FPT与第一对准电极ALE1分离。因此，子像素SPX可以被单独驱动。
第一接触孔CH1、第二接触孔CH2、第四接触孔CH4和第五接触孔CH5中的每一个可以由至少一个接触孔和/或通孔配置。例如，第一接触孔CH1、第二接触孔CH2、第四接触孔CH4和第五接触孔CH5中的每一个可以由形成在相应的位置处的单个接触孔(或接触部分)或通孔配置，或者可以包括在相应的位置处密集地形成并且连接相同元件的两个或更多个接触孔和/或通孔。
每个像素电路PXC可以包括设置在每个电路区域SPXA中的第一晶体管M1、第二晶体管M2、第三晶体管M3和电容器Cst。例如，第一像素电路PXC1可以包括设置在相应的像素区域PXA的第一电路区域SPXA1中的第一晶体管M1、第二晶体管M2、第三晶体管M3和存储电容器Cst。类似地，第二像素电路PXC2可以包括设置在相应的像素区域PXA的第二电路区域SPXA2中的第一晶体管M1、第二晶体管M2、第三晶体管M3和存储电容器Cst，并且第三像素电路PXC3可以包括设置在相应的像素区域PXA的第三电路区域SPXA3中的第一晶体管M1、第二晶体管M2、第三晶体管M3和存储电容器Cst。
每个第一晶体管M1可以包括第一半导体图案SCP1、第一栅电极GE1、第一源电极SE1和第一漏电极DE1。此外，每个第一晶体管M1还可以包括在第三方向DR3上与第一栅电极GE1重叠的底部金属层BML。
第一半导体图案SCP1可以在第三方向DR3上与第一栅电极GE1和底部金属层BML重叠，并且可以连接到第一源电极SE1和第一漏电极DE1。例如，第一半导体图案SCP1的对应的端部部分可以通过对应的接触孔CH连接到第一源电极SE1和第一漏电极DE1。
第一栅电极GE1可以连接到电容器Cst的下电极LE和第二源电极SE2。例如，第一栅电极GE1可以一体地连接到电容器Cst的下电极LE，并且可以通过至少一个接触孔CH连接到第二源电极SE2。
第一源电极SE1可以连接到电容器Cst的上电极UE和第三源电极SE3。例如，第一源电极SE1可以一体地连接到电容器Cst的上电极UE和第三源电极SE3。此外，第一源电极SE1可以通过每个第一接触孔CH1连接到形成在相应的子像素SPX的发光单元EMU中的第一电极ELT1。例如，第一像素电路PXC1的第一源电极SE1、电容器Cst的上电极UE和第三源电极SE3可以通过连接第一像素电路PXC1和第一发光单元EMU1的第一接触孔CH1连接到第一发光单元EMU1的第一对准电极ALE1，并且可以通过第一对准电极ALE1连接到第一发光单元EMU1的第一电极ELT1。
第一漏电极DE1可以连接到第一电力线PL1。例如，第一漏电极DE1可以通过至少一个接触孔CH连接到第(1-1)子电力线PL1_V。
底部金属层BML可以在第三方向DR3上与第一半导体图案SCP1和第一栅电极GE1重叠，并且可以连接到第一源电极SE1。例如，底部金属层BML可以通过至少一个接触孔CH连接到第一源电极SE1。
每个第二晶体管M2可以包括第二半导体图案SCP2、第二栅电极GE2、第二源电极SE2和第二漏电极DE2。
第二半导体图案SCP2可以在第三方向DR3上与第二栅电极GE2重叠，并且可以连接到第二源电极SE2和第二漏电极DE2。例如，第二半导体图案SCP2的对应的端部部分可以通过对应的接触孔CH连接到第二源电极SE2和第二漏电极DE2。
第二栅电极GE2可以连接到扫描线SL。例如，第二栅电极GE2可以通过至少一个接触孔CH连接到每个扫描线SL(例如，第n扫描线SLn的第一子扫描线SLn_H)。
第二源电极SE2可以连接到电容器Cst的下电极LE和第一栅电极GE1。例如，第二源电极SE2可以通过至少一个接触孔CH连接到电容器Cst的下电极LE和第一栅电极GE1。
第二漏电极DE2可以连接到相应的子像素SPX的子数据线。例如，第一像素电路PXC1的第二漏电极DE2可以通过至少一个接触孔CH连接到第一子数据线D1，第二像素电路PXC2的第二漏电极DE2可以通过至少一个接触孔CH连接到第二子数据线D2，并且第三像素电路PXC3的第二漏电极DE2可以通过至少一个接触孔CH连接到第三子数据线D3。
每个第三晶体管M3可以包括第三半导体图案SCP3、第三栅电极GE3、第三源电极SE3和第三漏电极DE3。
第三半导体图案SCP3可以在第三方向DR3上与第三栅电极GE3重叠，并且可以连接到第三源电极SE3和第三漏电极DE3。例如，第三半导体图案SCP3的对应的端部部分可以通过对应的接触孔CH连接到第三源电极SE3和第三漏电极DE3。
第三栅电极GE3可以连接到每个扫描线SL，或者可以连接到与扫描线SL分离的单独的控制线SSL。在一个或多个实施方式中，第三栅电极GE3可以一体地连接到第二栅电极GE2，并且可以通过至少一个接触孔CH连接到每个扫描线SL。
第三源电极SE3可以连接到电容器Cst的上电极UE和第一源电极SE1。例如，第三源电极SE3可以一体地连接到电容器Cst的上电极UE和第一源电极SE1。
第三漏电极DE3可以连接到感测线SENL。例如，第三漏电极DE3可以通过至少一个接触孔CH连接到感测线SENL。
电容器Cst可以包括下电极LE和上电极UE。
电容器Cst的下电极LE可以连接到第一栅电极GE1和第二源电极SE2。例如，电容器Cst的下电极LE可以一体地连接到第一栅电极GE1和第二源电极SE2。
电容器Cst的上电极UE可以连接到第一源电极SE1和第三源电极SE3。例如，电容器Cst的上电极UE可以一体地连接到第一源电极SE1和第三源电极SE3。
在一个或多个实施方式中，设置在显示区域DA中的底部金属层BML和在第一方向DR1上延伸的至少一些线可以设置在像素电路层PCL的相同的层处。例如，底部金属层BML、第二子扫描线(例如，包括图6的第n扫描线SLn和第(n+1)扫描线SLn+1的第二子扫描线SLn_V和SLn+1_V的第二子扫描线的主线ML1)、第(1-1)子电力线PL1_V、感测线SENL、数据线DL(例如，第一子数据线D1、第二子数据线D2和第三子数据线D3)和第(2-1)子电力线PL2_V可以设置在像素电路层PCL的第一导电层上，并且可以并发形成(例如，同时形成)。
在实施方式中，在显示区域DA中设置的半导体图案SCP可以设置在像素电路层PCL的相同的层上。例如，半导体图案SCP可以设置在像素电路层PCL的半导体层上并且可以同时形成。
在一个或多个实施方式中，设置在显示区域DA中的栅电极GE、电容器Cst的下电极LE和/或至少一个子线(例如，包括第n扫描线SLn和第(n+1)扫描线SLn+1的第二子扫描线SLn_V和SLn+1_V的第二子扫描线的第一子线SLI1)可以设置在像素电路层PCL的相同的层处。例如，栅电极GE、电容器Cst的下电极LE和第二子扫描线的第一子线SLI1可以设置在像素电路层PCL的第二导电层(例如，栅极层)上，并且可以并发形成(例如，同时形成)。
在一个或多个实施方式中，设置在显示区域DA中的源电极SE、漏电极DE、电容器Cst的上电极UE以及在第二方向DR2上延伸的至少一个线和/或至少一个子线(例如，包括第n扫描线SLn和第(n+1)扫描线SLn+1的第二子扫描线SLn_V和SLn+1_V的第二子扫描线的第二子线SLI2)可以设置在像素电路层PCL的相同的层处。例如，源电极SE、漏电极DE、电容器Cst的上电极UE、第一子扫描线(例如，第n扫描线SLn和第(n+1)扫描线SLn+1的第一子扫描线SLn_H和SLn+1_H)、第(1-2)子电力线PL1_H、第(2-2)子电力线PL2_H和第二子扫描线的第二子线SLI2可以设置在像素电路层PCL的第三导电层(例如，源极-漏极层)上。
在图10和图11的实施方式中，通过有效地设置电路元件和像素电路层PCL的线，可以减小由每个像素电路PXC占据的面积。因此，根据上述实施方式的像素PXL可以有效地应用于像素区域PXA的面积窄的高分辨率显示装置DD，如在高分辨率显示装置DD中。
图12是示出根据本公开的一个或多个实施方式的显示区域DA的显示层DPL的平面图。例如，图12集中于设置有图6的第一像素PXL1和第二像素PXL2的第一像素区域PXA1和第二像素区域PXA2而示出了显示层DPL的结构的实施方式。在一个或多个实施方式中，图12的显示层DPL可以被设置成在第三方向DR3上与图10的像素电路层PCL重叠。例如，图12的显示层DPL可以设置在图10的像素电路层PCL上。图13是示出图12的第二电极ELT2(集成电极IELT)和第一堤BNK1的平面图。
参考图3至图13，每个发光单元EMU可以包括至少一个第一对准电极ALE1、至少一个第二对准电极ALE2、至少一个发光元件LD、第一电极ELT1和第二电极ELT2。在一个或多个实施方式中，每个发光单元EMU可以包括被划分并且连接到至少两个串联级的多个发光元件LD，并且还可以包括连接在串联级之间的至少一个中间电极IET。
例如，发光单元EMU可以包括定位在发光区域EA中央处的第一对准电极ALE1以及定位在第一对准电极ALE1的两侧处的多个第二对准电极ALE2。在一个或多个实施方式中，定位在第一对准电极ALE1的左侧上的第二对准电极ALE2可以一体地连接到与相应的子像素SPX的左侧相邻的相邻子像素SPX的第二对准电极ALE2(例如，定位在相邻子像素SPX中的第一对准电极ALE1的右侧上的第二对准电极ALE2)。类似地，定位在第一对准电极ALE1右侧上的第二对准电极ALE2可以一体地连接到与相应的子像素SPX的右侧相邻的相邻子像素SPX的第二对准电极ALE2(例如，定位在相邻子像素SPX中的第一对准电极ALE1的左侧上的第二对准电极ALE2)。此外，设置在显示区域DA中的第二对准电极ALE2可以在显示区域DA中和/或周围彼此一体地或非一体地连接。
子像素SPX中的每一个的第一对准电极ALE1可以设置在显示层DPL上，以定位在像素电路层PCL和每个第一电极ELT1之间。此外，子像素SPX中的每一个的第一对准电极ALE1可以通过每个第一接触孔CH1连接到相应的子像素SPX的像素电路PXC，并且可以通过每个第三接触孔CH3连接到相应的子像素SPX的第一电极ELT1。因此，每个子像素SPX的像素电路PXC可以连接到发光单元EMU的第一电极ELT1。
在一个或多个实施方式中，设置在显示区域DA中的第一对准电极ALE1可以在像素制造工艺中首先形成为彼此连接。例如，第一对准电极ALE1可以形成为一体地连接到浮置图案FPT以配置第一对准线。浮置图案FPT可以通过第五接触孔CH5连接到像素电路层PCL的第一电力线PL1(例如，第(1-2)子电力线PL1_H)。因此，在发光元件LD的对准工艺中，第一对准信号可以通过第一电力线PL1供应到第一对准线。在完成发光元件LD的对准工艺之后，第一对准线可以在第五接触孔CH5周围断开，以在第一对准电极ALE1和第一电力线PL1之间断开。例如，通过在定位在浮置图案FPT周围(例如，上区域和下区域)的断开区域OPA(也被称为“打开区域”或“蚀刻区域”)中断开第一对准线，第一对准线可以被分离成第一对准电极ALE1和浮置图案FPT。此外，相邻子像素SPX的第一对准电极ALE1可以通过在相邻像素行之间的断开区域OPA中断开第一对准线来分离。因此，子像素SPX的第一对准电极ALE1可以彼此分离，并且因此，子像素SPX可以被单独驱动。
子像素SPX的第二对准电极ALE2可以设置在显示层DPL上，以定位在像素电路层PCL和每个第二电极ELT2之间。此外，子像素SPX的第二对准电极ALE2可以与每个第一对准电极ALE1间隔开，并且定位在第一对准电极ALE1周围。
子像素SPX的第二对准电极ALE2可以彼此一体地或非一体地连接，并且可以共同连接到第二电力线PL2。例如，沿着第一方向DR1和/或第二方向DR2相邻的子像素SPX的第二对准电极ALE2可以彼此一体地连接。
第二对准电极ALE2可以通过第二接触孔CH2连接到第二电力线PL2(例如，第(2-2)子电力线PL2_H)。在一个或多个实施方式中，第二对准电极ALE2还可以通过对于包括多个像素PXL的每个像素组逐个形成的第四接触孔CH4连接到子像素SPX的第二电极ELT2。
在发光元件LD的对准工艺中，第二对准电极ALE2可以通过第二电力线PL2接收第二对准信号。第一对准信号和第二对准信号可以具有不同的波形、电势和/或相位。因此，可以在第一对准线(或第一对准电极ALE1)和第二对准电极ALE2(或由第二对准电极ALE2形成的第二对准线)之间形成电场，并且因此发光元件LD可以在第一对准线和第二对准电极ALE2之间对准。
当显示装置DD被实际驱动时，第二电力VSS可以通过第二电力线PL2供应到第二对准电极ALE2。因此，驱动电流可以流动通过每个子像素SPX。
第一对准电极ALE1和第二对准电极ALE2中的每一个可以在发光单元EMU的发光区域EA中在第一方向DR1上延伸，并且第一对准电极ALE1和第二对准电极ALE2可以沿着第二方向DR2彼此间隔开。然而，根据一个或多个实施方式，第一对准电极ALE1和第二对准电极ALE2的形状、尺寸、数量、位置、相互布置结构等可以各种改变。
第一堤BNK1可以设置在其中设置有第一对准电极ALE1和第二对准电极ALE2的显示区域DA中。第一堤BNK1可以设置成在子像素SPX中的每一个的发光区域EA周围(例如，围绕子像素SPX中的每一个的发光区域EA)，并且可以在沿着第一方向DR1相邻的像素PXL(例如，第一像素PXL1和第二像素PXL2)之间的区中被共同去除。
例如，第一堤BNK1可以包括与第一子像素SPX1中的每一个的第一发光区域EA1、第二子像素SPX2中的每一个的第二发光区域EA2和第三子像素SPX3中的每一个的第三发光区域EA3对应地单独开口的第一开口部分OPAb1以及在沿着第一方向DR1依次布置的像素行之间共同开口的第二开口部分OPAb2。例如，第一堤BNK1可以仅形成在划分发光区域EA以将发光元件LD供应到每个发光区域EA所需的区域(例如，发光区域EA的周边区域)中，并且可以不形成在其它区域中。
发光元件LD可以在每个发光区域EA中在第一对准电极ALE1和第二对准电极ALE2之间对准。发光元件LD设置在第一对准电极ALE1和第二对准电极ALE2之间和/或在第一对准电极ALE1和第二对准电极ALE2之间对准的事实意味着在平面图中，发光元件LD中的每一个的至少一部分定位在第一对准电极ALE1和第二对准电极ALE2之间的区中。此外，发光元件LD中的每一个可以或可以不与定位在附近的第一对准电极ALE1和/或第二对准电极ALE2重叠。
在一个或多个实施方式中，每个发光元件LD可以是使用无机晶体结构的材料的超小型(例如，纳米级至微米级小尺寸)无机发光二极管。例如，每个发光元件LD可以是通过将氮化物基半导体生长并且蚀刻成杆形状而制造的超小型无机发光二极管。然而，配置每个发光单元EMU的发光元件LD的类型、尺寸、形状、结构、数量等可以改变。
在一个或多个实施方式中，发光元件LD可以以分散在溶液中的形式制备，并且可以通过喷墨方法、狭缝涂布方法等供应到每个发光区域EA。当第一对准信号和第二对准信号在其中发光元件LD被供应到每个发光区域EA的状态下分别施加到子像素SPX的第一对准电极ALE1和第二对准电极ALE2(或者第一对准线和第二对准线)时，发光元件LD在第一对准电极ALE1和第二对准电极ALE2之间对准。在发光元件LD对准之后，可以通过干燥工艺等除去溶剂。
在一个或多个实施方式中，发光元件LD可以包括在第一对准电极ALE1和任何一个第二对准电极ALE2(例如，定位在第一对准电极ALE1的右侧上的第二对准电极ALE2)之间对准的第一发光元件LD1以及在第一对准电极ALE1和另一第二对准电极ALE2(例如，定位在第一对准电极ALE1的左侧上的第二对准电极ALE2)之间对准的第二发光元件LD2。第一电极ELT1可以设置在第一发光元件LD1的第一端部部分EP1上，并且中间电极IET可以设置在第一发光元件LD1的第二端部部分EP2上。中间电极IET可以设置在第二发光元件LD2的第一端部部分EP1上，并且第二电极ELT2可以设置在第二发光元件LD2的第二端部部分EP2上。
每个第一电极ELT1可以设置在第一端部部分EP1上，以便电连接到在相应的发光区域EA中对准的第一发光元件LD1的第一端部部分EP1。此外，每个第一电极ELT1可以通过形成在相应的发光单元EMU中的第三接触孔CH3连接到每个第一对准电极ALE1，通过第一对准电极ALE1连接到相应的子像素SPX的像素电路PXC，并且通过像素电路PXC连接到第一电力线PL1。
在一个或多个实施方式中，子像素SPX的第三接触孔CH3可以设置在发光区域EA外部，并且可以形成在不与第一堤BNK1重叠的区中。例如，第三接触孔CH3可以形成在与第一堤BNK1的第二开口部分OPAb2对应的区(例如，未形成有第一堤BNK1并且未供应有发光元件LD的非喷墨区)中，并且可以形成在与第一堤BNK1间隔开适当距离(例如，预定的距离)或更多的位置处。在此情况下，第三接触孔CH3可以通过避开由于第一堤BNK1而出现台阶差的区而形成在相对平坦的区上。因此，第一电极ELT1和第三接触孔CH3可以容易地和/或稳定地形成。此外，当第一电极ELT1和第三接触孔CH3稳定地形成时，可以防止或减少像素缺陷(例如，由于在第一电极ELT1的形成中使用的导电层的残留而导致的短路缺陷等)。在上述实施方式中，通过在除了分隔发光区域EA所需的最小区域之外的剩余区域中去除第一堤BNK1，第三接触孔CH3和第一堤BNK1之间的分离距离可以被充分确保。
每个中间电极IET可以设置在第一发光元件LD1的第二端部部分EP2和第二发光元件LD2的第一端部部分EP1上，以便电连接到在相应的发光区域EA中对准的第一发光元件LD1的第二端部部分EP2和第二发光元件LD2的第一端部部分EP1。每个中间电极IET可以分别通过第一发光元件LD1和第二发光元件LD2连接到第一电极ELT1和第二电极ELT2。
每个第二电极ELT2可以设置在第二发光元件LD2的第二端部部分EP2上，以便电连接到在相应的发光区域EA中对准的第二发光元件LD2的第二端部部分EP2。
在一个或多个实施方式中，包括沿着第一方向DR1依次布置的至少两个像素PXL的多个像素PXL可以形成一个像素组，并且包括在像素组中的子像素SPX的第二电极ELT2可以彼此一体地连接以配置集成电极IELT(例如，单个集成电极IELT)。集成电极IELT可以通过形成在多个像素PXL之间和/或周围的第四接触孔CH4(第一接触部分CNT1)连接到第二电力线PL2。例如，每个集成电极IELT可以在与第(2-2)子电力线PL2_H重叠的区中在第二方向DR2上延伸，并且可以通过每个第四接触孔CH4连接到第(2-2)子电力线PL2_H。例如，第一像素PXL1和第二像素PXL2的子像素SPX的第二电极ELT2可以一体地图案化以配置一个集成电极IELT，并且可以通过形成在第一像素PXL1和第二像素PXL2之间的一个第四接触孔CH4共同连接到设置在第四接触孔CH4之下的第(2-2)子电力线PL2_H。
集成电极IELT可以通过第四接触孔CH4直接连接到第(2-2)子电力线PL2_H，或者可以通过第四接触孔CH4和与第四接触孔CH4重叠的第二对准电极ALE2连接到第(2-2)子电力线PL2_H。第(2-2)子电力线PL2_H可以与集成电极IELT的第二图案部分PT2重叠。例如，第(2-2)子电力线PL2_H可以至少在其中形成有第四接触孔CH4的区中与集成电极IELT的第二图案部分PT2重叠，并且可以在显示区域DA中在第二方向DR2上延伸。
图12和图13中所示的结构可以重复地设置在显示区域DA中。例如，在显示区域DA中沿着第一方向DR1彼此相邻的两个像素PXL可以形成一对以形成一个像素组，并且包括在每个像素组中的子像素SPX的第二电极ELT2可以一体地连接以配置一个集成电极IELT。此外，一个集成电极IELT可以通过一个第四接触孔CH4连接到像素电路层PCL的第二电力线PL2。
根据一个或多个实施方式，包括在其中形成一个集成电极IELT的像素组中的像素PXL和/或子像素SPX的数量可以各种改变。例如，考虑到诸如接触电阻的因素，在显示区域DA中彼此相邻布置的k(k是等于或大于2的自然数)个像素PXL可以被分组到一个像素组中，提供到像素PXL的子像素SPX的第二电极ELT2可以形成为一个集成电极IELT。
因为每个像素组可以包括沿着第一方向DR1依次布置的至少两个像素PXL，并且每个像素PXL可以包括在发光区域EA中沿着第二方向DR2布置的多个子像素SPX，所以集成电极IELT可以具有网格形状。例如，集成电极IELT可以包括在第一方向DR1上延伸的第一图案部分PT1和在第二方向DR2上延伸的至少一个第二图案部分PT2。例如，集成电极IELT可以包括在第一像素PXL1和第二像素PXL2的子像素SPX中的每一个中在第一方向DR1上延伸的第一图案部分PT1以及在第一像素PXL1和第二像素PXL2之间在第二方向DR2上延伸并且连接第一图案部分PT1的第二图案部分PT2。
如在上述实施方式中，当包括在像素PXL的每个组中的多个子像素SPX的第二电极ELT2被集成以共享第四接触孔CH4时，形成在显示区域DA中的第四接触孔CH4的数量可以被大大减少。例如，当包括在第一像素PXL1和第二像素PXL2中的六个子像素SPX的第二电极ELT2一体地图案化并且第二电极ELT2通过一个第四接触孔CH4连接到第二对准电极ALE2和/或第二电力线PL2时，与每个子像素SPX的第二电极ELT2单独地连接到第二对准电极ALE2和/或第二电力线PL2的情况相比，第四接触孔CH4的数量可以减少到约1/6。此外，当包括在三个或更多个像素PXL中的子像素SPX的第二电极ELT2一体地连接并且第二电极ELT2通过一个第四接触孔CH4连接到第二对准电极ALE2和/或第二电力线PL2时，第四接触孔CH4的数量可以大大减少。
由于第四接触孔CH4的数量减少，因此可以在显示区域DA中确保附加的空间。所确保的空间可以用于扩展发光区域EA以确保高分辨率喷墨区域，或者可以用于其它目的，诸如设置附加的线、图案、元件等。此外，由于第四接触孔CH4的数量减少，因此可以简化和/或促进显示装置DD的制造工艺，并且可以降低缺陷率。
在一个或多个实施方式中，第三接触孔CH3和/或第四接触孔CH4可以设置在发光区域EA外部，并且可以形成在不与第一堤BNK1重叠的区中。例如，第三接触孔CH3和/或第四接触孔CH4可以形成在与第一堤BNK1的第二开口部分OPAb2对应的区中，并且可以形成在与第一堤BNK1间隔开适当距离(例如，预定的距离)或更大距离的位置处。在此情况下，第三接触孔CH3和第四接触孔CH4可以通过避开由于第一堤BNK1而出现台阶差的区而形成在平坦的区上。因此，可以容易地图案化第一电极ELT1和第二电极ELT2，并且可以形成第三接触孔CH3和第四接触孔CH4。此外，由于第一电极ELT1和第二电极ELT2以及第三接触孔CH3和第四接触孔CH4稳定地形成，因此可以防止或减少像素缺陷(例如，由于在第一电极ELT1和第二电极ELT2的形成中使用的导电层的残留而导致的短路缺陷等)。
此外，当在除了分隔发光区域EA所需的最小区域之外的剩余区域中共同去除第一堤BNK1时，第三接触孔CH3和第四接触孔CH4与第一堤BNK1之间的分离距离可以被充分确保。
此外，如在上述实施方式中，当每个像素组的第二电极ELT2被形成为包括第一图案部分PT1和第二图案部分PT2的网格型的集成电极IELT并且集成电极IELT被连接到像素电路层PCL的网格型的第二电力线PL2时，第二电力线PL2和集成电极IELT的电阻可以被大大减小。因此，可以有效地防止第二电力VSS的电压降，并且可以将第二电力VSS均匀地供应到像素PXL。
图14至图16是各自示出了根据本公开的一个或多个实施方式的第二电极ELT2和第一堤BNK1的平面图。例如，图14至图16示出了图12和图13的实施方式的不同修改实施方式，并且集中于第二电极ELT2描述了每个实施方式。在描述图14至图16的实施方式时，省略了与图12和图13的配置类似或相同的配置的详细描述。
参考图12至图14，其中第二电极ELT2集成和/或一体地连接的一个像素组也可以包括在第二方向DR2上的多个像素PXL。例如，第一像素PXL1和第二像素PXL2以及沿着第二方向DR2与第一像素PXL1和第二像素PXL2相邻的第三像素PXL3和第四像素PXL4的第二电极ELT2可以一体地形成以配置一个集成电极IELT。第三像素PXL3可以沿着第二方向DR2被设置在第一像素PXL1之后(例如，与第一像素PXL1相邻)，并且第四像素PXL4可以沿着第二方向DR2被设置在第二像素PXL2之后(例如，与第二像素PXL2相邻)。
例如，像素组可以包括以2*2矩阵形式布置的第一像素PXL1至第四像素PXL4，并且包括在第一像素PXL1至第四像素PXL4中的子像素SPX的第二电极ELT2可以彼此一体地连接以配置一个集成电极IELT。集成电极IELT可以通过一个第四接触孔CH4共同连接到在其中设置有第二电力线PL2(例如，第一像素PXL1至第四像素PXL4)的两个像素行之间形成的第(2-2)子电力线PL2_H。
参考图12至图15，其中第二电极ELT2集成和/或一体地连接的一个像素组可以包括沿着第一方向DR1的三个或更多个像素PXL。例如，第一像素PXL1和第二像素PXL2以及沿着第一方向DR1依次设置在第一像素PXL1和第二像素PXL2之后(例如，与第一像素PXL1和第二像素PXL2相邻)的第五像素PXL5和第六像素PXL6的子像素SPX的第二电极ELT2可以一体地形成以配置一个集成电极IELT。
例如，像素组可以包括以4*1矩阵形式布置的第一像素PXL1、第二像素PXL2、第五像素PXL5和第六像素PXL6，并且第一像素PXL1、第二像素PXL2、第五像素PXL5和第六像素PXL6的子像素SPX的第二电极ELT2可以彼此一体地连接以配置一个集成电极IELT。集成电极IELT可以通过一个第四接触孔CH4共同连接到第二电力线PL2(例如，在其中设置有第一像素PXL1和第二像素PXL2的两个像素行之间形成的第(2-2)子电力线PL2_H或者在其中设置有第五像素PXL5和第六像素PXL6的两个像素行之间形成的第(2-2)子电力线PL2_H)。
参考图12至图16，像素组可以被配置成包括沿着第一方向DR1和/或第二方向DR2的较大数量的像素PXL。例如，第一像素PXL1和第二像素PXL2、沿着第二方向DR2与第一像素PXL1和第二像素PXL2相邻的第三像素PXL3和第四像素PXL4、沿着第一方向DR1依次设置在第一像素PXL1和第二像素PXL2之后(例如，与第一像素PXL1和第二像素PXL2相邻)的第五像素PXL5和第六像素PXL6以及沿着第一方向DR1依次设置在第三像素PXL3和第四像素PXL4之后(例如，与第三像素PXL3和第四像素PXL4相邻)并且沿着第二方向DR2分别设置在第五像素PXL5和第六像素PXL6之后(例如，与第五像素PXL5和第六像素PXL6相邻)的第七像素PXL7和第八像素PXL8的第二电极ELT2可以一体地形成以配置一个集成电极IELT。
例如，像素组可以包括以4*2矩阵形式布置的第一像素PXL1至第八像素PXL8，并且第一像素PXL1至第八像素PXL8的子像素SPX的第二电极ELT2可以彼此一体地连接以配置一个集成电极IELT。集成电极IELT可以通过第四接触孔CH4共同连接到第二电力线PL2(例如，在其中设置有第一像素PXL1至第四像素PXL4的两个像素行之间形成的第(2-2)子电力线PL2_H或者在其中设置有第五像素PXL5至第八像素PXL8的两个像素行之间形成的第(2-2)子电力线PL2_H)。
除了上述实施方式之外，配置一个像素组的像素PXL的数量可以各种改变。此外，在上述实施方式中，公开了其中一个集成电极IELT仅通过一个第四接触孔CH4连接到第二电力线PL2的结构，但是本公开不限于此。例如，考虑到集成电极IELT的尺寸(例如，长度和/或面积)、第四接触孔CH4中的接触特性等，一个集成电极IELT可以通过两个或更多个第四接触孔CH4连接到第二电力线PL2。
根据如以上所描述的本公开的各种实施方式，显示装置DD可以包括沿着第一方向DR1依次布置的第一像素PXL1和第二像素PXL2。第一像素PXL1和第二像素PXL2中的每一个可以包括基于发光区域EA沿着第二方向DR2布置的多个子像素SPX。包括在包括第一像素PXL1和第二像素PXL2的至少两个像素PXL的子像素SPX中的第二电极ELT2可以一体地连接，并且一体地连接的第二电极ELT2可以通过第四接触孔CH4(第一接触部分CNT1)共同连接到第二电力线PL2。根据上述实施方式，可以减少在像素PXL和第二电力线PL2之间形成的接触部分(例如，第四接触孔CH4)的数量。
此外，根据本公开的一个或多个实施方式的显示装置DD还可以包括在显示区域DA中设置成在子像素SPX中的每一个的发光区域EA周围(例如，围绕子像素SPX中的每一个的发光区域EA)的第一堤BNK1。第一堤BNK1可以包括与子像素SPX的发光区域EA对应地单独开口的第一开口部分OPAb1以及在相邻像素行之间一体地开口的第二开口部分OPAb2。在其中形成有第二开口部分OPAb2的区中，子像素SPX的第一电极ELT1和第二电极ELT2可以分别连接到第一对准电极ALE1和第二电力线PL2。因此，可以容易地形成子像素SPX的第一电极ELT1和第二电极ELT2，并且可以容易地形成用于将第一电极ELT1和第二电极ELT2分别连接到第一对准电极ALE1和第二电力线PL2的第三接触孔CH3和第四接触孔CH4。
尽管已经根据上述实施方式详细描述了本公开的实施方式的方面和特征，但是应当注意，上述实施方式是出于描述的目的并且不是为了限制。此外，本领域技术人员可以理解，在本公开的技术精神的范围内，各种修改是可能的。
本公开的范围不限于在说明书的详细描述中描述的细节，而是应当由权利要求限定。此外，应当理解，从权利要求以及其等同构思的含义和范围派生的所有改变或修改都包括在本公开的精神和范围内。

Claims (20)

1.一种显示装置，包括：
像素，包括沿着第一方向在显示区域中依次布置的第一像素和第二像素，所述第一像素和所述第二像素中的每一个包括与发光区域对应地沿着第二方向布置的子像素；以及
第一电力线和第二电力线，连接到所述像素，
其中，所述子像素中的每一个包括发光元件、连接在所述发光元件和所述第一电力线之间的第一电极以及连接在所述发光元件和所述第二电力线之间的第二电极，以及
其中，所述第一像素和所述第二像素的所述子像素的所述第二电极彼此一体地连接以配置集成电极，并且通过第一接触部分共同连接到所述第二电力线。
2.根据权利要求1所述的显示装置，其中，所述集成电极包括：
第一图案部分，在所述第一像素和所述第二像素的所述子像素中的每一个中在所述第一方向上延伸；以及
第二图案部分，在所述第一像素和所述第二像素之间在所述第二方向上延伸并且连接所述第一图案部分。
3.根据权利要求2所述的显示装置，其中，所述第二电力线包括在所述第一像素和所述第二像素之间的子电力线，以及
所述子电力线在所述显示区域中在所述第二方向上延伸并且与所述第二图案部分重叠。
4.根据权利要求1所述的显示装置，其中，所述像素还包括沿着所述第二方向与所述第一像素相邻地布置的第三像素以及沿着所述第二方向与所述第二像素相邻地布置的第四像素。
5.根据权利要求4所述的显示装置，其中，所述第一像素至所述第四像素的所述子像素的所述第二电极彼此一体地连接以配置所述集成电极，并且通过所述第一接触部分共同连接到所述第二电力线。
6.根据权利要求4所述的显示装置，其中，所述像素还包括沿着所述第一方向与所述第一像素和所述第二像素相邻地依次布置的第五像素和第六像素，以及
其中，所述第一像素、所述第二像素、所述第五像素和所述第六像素的子像素的所述第二电极彼此一体地连接以配置所述集成电极，并且通过所述第一接触部分共同连接到所述第二电力线。
7.根据权利要求6所述的显示装置，其中，所述像素还包括沿着所述第二方向与所述第五像素相邻地布置的第七像素以及沿着所述第二方向与所述第六像素相邻地布置的第八像素，以及
其中，所述第一像素至所述第八像素的子像素的所述第二电极彼此一体地连接以配置所述集成电极，并且通过所述第一接触部分共同连接到所述第二电力线。
8.根据权利要求1所述的显示装置，还包括：
第一堤，位于所述像素的所述子像素中的每一个的所述发光区域周围的所述显示区域中，
其中，所述第一堤包括：
第一开口，与所述像素的所述子像素中的每一个的所述发光区域对应地单独开口；以及
第二开口，在沿着所述第一方向依次布置的像素行之间共同开口。
9.根据权利要求8所述的显示装置，其中，所述子像素中的每一个包括：
发光单元，包括所述发光元件、所述第一电极和所述第二电极；以及
像素电路，连接在所述发光单元和所述第一电力线之间。
10.根据权利要求9所述的显示装置，还包括：
显示层，包括所述子像素的所述发光单元和所述第一堤；以及
像素电路层，与所述显示层重叠并且包括所述子像素的像素电路、所述第一电力线和所述第二电力线。
11.根据权利要求10所述的显示装置，其中，所述发光单元还包括：
第一对准电极，位于所述显示层处并且定位在所述像素电路层和所述第一电极之间；以及
第二对准电极，位于所述显示层处并且定位在所述像素电路层和所述第二电极之间。
12.根据权利要求11所述的显示装置，其中，所述子像素的所述第一对准电极彼此分离，以及
其中，所述子像素的所述第二对准电极彼此连接。
13.根据权利要求11所述的显示装置，其中，所述子像素的所述第一对准电极通过对应的第一接触孔连接到对应的像素电路，以及
其中，所述子像素的所述第二对准电极通过对应的第二接触孔连接到所述第二电力线。
14.根据权利要求13所述的显示装置，其中，所述子像素的所述第一电极通过对应的第三接触孔连接到对应的第一对准电极，并且通过所述对应的第一对准电极和所述对应的像素电路连接到所述第一电力线，以及
其中，所述子像素的所述第二电极通过所述第一接触部分连接到所述第二电力线。
15.根据权利要求14所述的显示装置，其中，所述子像素的所述第三接触孔和所述第一接触部分位于与所述第二开口对应的区中，以不与所述第一堤重叠。
16.根据权利要求9所述的显示装置，其中，所述发光单元包括：
中间电极，连接在所述第一电极和所述第二电极之间；
第一发光元件，连接在所述第一电极和所述中间电极之间；以及
第二发光元件，连接在所述中间电极和所述第二电极之间。
17.根据权利要求9所述的显示装置，其中，所述第一像素的所述子像素的所述发光单元在其中设置有所述第一像素的第一像素区域中沿着所述第二方向布置，以及
其中，所述第一像素的所述子像素的所述像素电路在所述第一像素区域中沿着所述第一方向布置。
18.根据权利要求1所述的显示装置，还包括：
扫描线，连接到所述像素，
其中，所述扫描线中的每一个包括在所述显示区域中分别在所述第一方向和所述第二方向上延伸的多个子扫描线。
19.根据权利要求1所述的显示装置，其中，所述第一电力线包括在所述显示区域中分别在所述第一方向和所述第二方向上延伸的第(1-1)子电力线和第(1-2)子电力线，以及
其中，所述第二电力线包括在所述显示区域中分别在所述第一方向和所述第二方向上延伸的第(2-1)子电力线和第(2-2)子电力线。
20.根据权利要求19所述的显示装置，其中，所述集成电极在与所述第(2-2)子电力线重叠的区中在所述第二方向上延伸，并且通过所述第一接触部分连接到所述第(2-2)子电力线。
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