CN115666177A - 显示设备及制造显示设备的方法 - Google Patents

显示设备及制造显示设备的方法 Download PDF

Info

Publication number
CN115666177A
CN115666177A CN202210796637.0A CN202210796637A CN115666177A CN 115666177 A CN115666177 A CN 115666177A CN 202210796637 A CN202210796637 A CN 202210796637A CN 115666177 A CN115666177 A CN 115666177A
Authority
CN
China
Prior art keywords
electrode
layer
pad
insulating layer
light emitting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210796637.0A
Other languages
English (en)
Inventor
朴度昤
蔡锺哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN115666177A publication Critical patent/CN115666177A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05084—Four-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0549—Oxides composed of metals from groups of the periodic table being a combination of two or more materials provided in the groups H01L2924/0531 - H01L2924/0546
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

公开了显示设备及制造显示设备的方法，显示设备包括：衬底，包括显示区域和非显示区域，显示区域中定位有像素；第一电极和第二电极，在显示区域中并且彼此间隔开；发光元件，在第一电极和第二电极之间；连接电极，电连接到发光元件；扇出线，在非显示区域中电连接到像素；第一焊盘电极，在扇出线上；焊盘连接电极，在扇出线和第一焊盘电极上，并且将扇出线和第一焊盘电极电连接；以及第二焊盘电极，与连接电极中的至少一个在相同的层处，并且接触第一焊盘电极。

Description

显示设备及制造显示设备的方法
相关申请的交叉引用
本申请要求于2021年7月8日提交的第10-2021-0089851号韩国专利申请的优先权和权益，该韩国专利申请的全部公开内容通过引用并入本文中。
技术领域
本公开的各种实施方式涉及显示设备及制造显示设备的方法。
背景技术
随着对信息显示的兴趣的增加，显示设备的研究和开发不断地进行。
发明内容
本公开的各种实施方式涉及显示设备及制造显示设备的方法，其能够减小或最小化焊盘组件的接触电阻。
本公开的实施方式的效果、方面和特征不限于上述效果、方面和特征，并且本领域技术人员将从所附的说明书、附图和权利要求书清楚地理解本公开的实施方式的其它未提及的效果、方面和特征。
本公开的一个或更多个实施方式可以提供显示设备，显示设备包括：衬底，包括显示区域和非显示区域，显示区域中定位有像素；第一电极和第二电极，在显示区域中并且彼此间隔开；发光元件，在第一电极和第二电极之间；连接电极，电连接到发光元件；扇出线，在非显示区域中电连接到像素；第一焊盘电极，在扇出线上；焊盘连接电极，在扇出线和第一焊盘电极上，并且将扇出线和第一焊盘电极电连接；以及第二焊盘电极，与连接电极中的至少一个在相同的层处，并且接触第一焊盘电极。
显示设备还可以包括：下导电层，在衬底上；栅电极，在下导电层上；半导体图案，在下导电层和栅电极之间；以及源电极和漏电极，在半导体图案上，其中，第一焊盘电极可以与栅电极在相同的层处。
焊盘连接电极可以与源电极或漏电极在相同的层处。
显示设备还可以包括覆盖焊盘连接电极的子连接电极。
子连接电极可以与第一电极和第二电极在相同的层处。
扇出线可以与下导电层在相同的层处。
显示设备还可以包括在源电极或漏电极上的钝化层，并且钝化层可以包括暴露第二焊盘电极的开口。
钝化层可以覆盖焊盘连接电极。
第一焊盘电极可以包括：第一电极层，包括钛(Ti)；第二电极层，在第一电极层上并且包括铜(Cu)；第三电极层，在第二电极层上并且包括钛(Ti)；以及第四电极层，在第三电极层上并且包括氧化铟锡(ITO)。
连接电极可以包括第一连接电极和第二连接电极，第一连接电极电连接到发光元件的第一端，第二连接电极电连接到发光元件的第二端。
显示设备还可以包括在第一连接电极和第二连接电极之间的绝缘层。
显示设备还可以包括在第二焊盘电极上的第三焊盘电极，并且第二焊盘电极可以与第一连接电极在相同的层处，并且第三焊盘电极可以与第二连接电极在相同的层处。
绝缘层可以包括暴露第二焊盘电极的开口。
第二焊盘电极可以与第二连接电极在相同的层处。
第一连接电极和第二连接电极可以在相同的层处。
本公开的一个或更多个实施方式可以提供制造显示设备的方法，该方法包括：在衬底的显示区域中形成下导电层，并且在衬底的非显示区域中形成扇出线；在下导电层上形成栅电极，并且在扇出线上形成第一焊盘电极；在栅电极上形成源电极和漏电极，并且在第一焊盘电极上形成焊盘连接电极；在源电极或漏电极上形成第一电极和第二电极；在第一电极和第二电极之间设置发光元件；以及在发光元件上形成连接电极，并且在第一焊盘电极上形成第二焊盘电极，其中，焊盘连接电极可以将扇出线和第一焊盘电极电连接，并且第二焊盘电极可以接触第一焊盘电极。
该方法还可以包括：在栅电极和第一焊盘电极上形成层间绝缘层；在层间绝缘层上形成钝化层；通过蚀刻钝化层形成开口；以及初次蚀刻被钝化层的开口暴露的层间绝缘层。
被钝化层的开口暴露的层间绝缘层的厚度可以小于被钝化层覆盖的层间绝缘层的厚度。
该方法还可以包括在钝化层上形成过孔层。在形成开口时，可以并行地蚀刻钝化层和过孔层，并且钝化层和过孔层的蚀刻表面可以形成相同的平面。
该方法还可以包括：在第一电极和第二电极上形成第一绝缘层；通过蚀刻第一绝缘层形成接触部；以及第二次蚀刻被第一绝缘层的接触部暴露的层间绝缘层。
该方法还可以包括：在发光元件上形成第二绝缘层；通过蚀刻第二绝缘层形成开口；以及通过第三次蚀刻被第二绝缘层的开口暴露的层间绝缘层来形成接触部。
第二焊盘电极可以通过层间绝缘层的接触部和第一绝缘层的接触部接触第一焊盘电极。
各种实施方式的细节被包括在详细的说明书和附图中。
附图说明
图1和图2是示出根据本公开的一个或更多个实施方式的发光元件的立体图和剖视图。
图3是示出根据本公开的一个或更多个实施方式的显示设备的平面图。
图4是示出根据本公开的一个或更多个实施方式的像素的电路图。
图5是示出根据本公开的一个或更多个实施方式的像素的剖视图。
图6是示出根据本公开的一个或更多个实施方式的像素的剖视图。
图7和图8是示出根据本公开的一个或更多个实施方式的焊盘区域的剖视图。
图9和图10是示出根据本公开的一个或更多个实施方式的图7的第一焊盘电极的放大剖视图。
图11是示出根据本公开的一个或更多个实施方式的焊盘区域的剖视图。
图12是示出根据本公开的一个或更多个实施方式的焊盘区域的剖视图。
图13是示出根据本公开的一个或更多个实施方式的焊盘区域的剖视图。
图14是示出根据本公开的一个或更多个实施方式的焊盘区域的剖视图。
图15至图30是描述制造根据本公开的一个或更多个实施方式的显示设备的方法的各个工艺步骤的剖视图。
图31至图33是描述制造根据本公开的一个或更多个实施方式的显示设备的方法的各个工艺步骤的剖视图。
图34至图36是描述制造根据本公开的一个或更多个实施方式的显示设备的方法的各个工艺步骤的剖视图。
图37至图41是描述制造根据本公开的一个或更多个实施方式的显示设备的方法的各个工艺步骤的剖视图。
图42至图44是描述制造根据本公开的一个或更多个实施方式的显示设备的方法的各个工艺步骤的剖视图。
具体实施方式
参考稍后结合附图详细描述的实施方式，将清楚本公开的实施方式的方面和特征以及用于实现本公开的实施方式的方法。本公开不限于以下实施方式，并且各种修改是可能的。提供本实施方式以使本公开完整并且使本领域中技术人员完全理解本公开的范围，并且本公开仅由权利要求书的范围限定。
本文中所使用的术语仅出于描述特定实施方式的目的，并且不旨在进行限制。除非特别提及，否则单数形式的术语可以包括复数形式。将理解，当在本说明书中使用时，术语“包括(comprise)”和/或“包括(comprising)”不排除一个或更多个其它组件、步骤、操作和/或元件的存在或添加。
另外，“连接”或“联接”可以全面地意指物理连接或联接，和/或电连接或联接。此外，这通常可以意指直接连接或联接或者间接连接或联接以及一体连接或联接或者非一体连接或联接。
将理解，当元件或层被称为在另一元件或层“上”时，其可以直接在该另一元件或层上、直接连接到或直接联接到该另一元件或层，或者可以存在一个或更多个居间的元件或层。相同的附图标号始终表示相同的元件。
将理解，虽然在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不背离本公开的教导的情况下，以下讨论的第一元件可以被称为第二元件。
在下文中，将参考附图详细描述本公开的实施方式。
图1和图2是示出根据本公开的一个或更多个实施方式的发光元件的立体图和剖视图。虽然图1和图2示出了柱形的发光元件LD，但是发光元件LD的类型和/或形状不限于此。
参考图1和图2，发光元件LD可以包括第一半导体层11、有源层12、第二半导体层13和/或电极层14。
发光元件LD可以形成为在一个方向上延伸的柱的形状。发光元件LD可以具有第一端EP1和第二端EP2。第一半导体层11和第二半导体层13中的一个可以设置在发光元件LD的第一端EP1上。第一半导体层11和第二半导体层13中的其余的一个可以设置在发光元件LD的第二端EP2上。例如，第一半导体层11可以设置在发光元件LD的第一端EP1上，并且第二半导体层13可以设置在发光元件LD的第二端EP2上。
在一个或更多个实施方式中，发光元件LD可以是通过蚀刻方法等制造成柱形形状的发光元件。在本说明书中，术语“柱形形状”包括具有大于1的长宽比的杆状形状和棒状形状(诸如，圆柱形状和棱柱形状)，并且其截面的形状不限于此。
发光元件LD可以具有纳米级到微米级的小尺寸。例如，发光元件LD可以具有纳米级到微米级的直径D(或宽度)和/或长度L。发光元件LD的尺寸不限于此。发光元件LD的尺寸可以根据使用发光器件(其采用发光元件LD作为光源)的各种设备(例如，显示设备)的设计条件进行各种改变。
第一半导体层11可以是第一导电半导体层。例如，第一半导体层11可以包括p型半导体层。例如，第一半导体层11可以包括p型半导体层，p型半导体层包括InAlGaN、GaN、AlGaN、InGaN和AlN中的至少一种半导体材料，并且掺杂有诸如Mg的第一导电掺杂剂。然而，形成第一半导体层11的材料不限于此，并且第一半导体层11可以由各种其它材料形成。
有源层12可以设置在第一半导体层11和第二半导体层13之间。有源层12可以包括单阱结构、多阱结构、单量子阱结构、多量子阱(MQW)结构、量子点结构和量子线结构中的任何一种。然而，本公开不一定限于此。有源层12可以包括GaN、InGaN、InAlGaN、AlGaN或AlN，并且另外，各种材料可以形成有源层12。
如果在发光元件LD的相对端之间施加等于或大于阈值电压的电压，则发光元件LD通过使有源层12中的电子-空穴对耦合来发射光。因为发光元件LD的光发射是基于前述原理控制的，所以发光元件LD可以用作各种发光器件(包括显示设备的像素)的光源。
第二半导体层13可以设置在有源层12上并且包括具有与第一半导体层11的类型不同的类型的半导体层。第二半导体层13可以包括n型半导体层。例如，第二半导体层13可以包括n型半导体层，n型半导体层包括InAlGaN、GaN、AlGaN、InGaN和AlN中的任何一种半导体材料，并且掺杂有诸如Si、Ge或Sn的第二导电掺杂剂。然而，形成第二半导体层13的材料不限于此，并且第二半导体层13可以由各种其它材料形成。
电极层14可以设置在发光元件LD的第一端EP1和/或第二端EP2上。虽然图2示出了电极层14形成在第一半导体层11上的情况，但是本公开不限于此。例如，单独的电极层还可以在第二端EP2处设置在第二半导体层13上。
电极层14可以包括透明金属或透明金属氧化物。例如，电极层14可以包括氧化铟锡(ITO)、氧化铟锌(IZO)和氧化锌锡(ZTO)中的至少一种，但是本公开不限于此。如此，当电极层14由透明金属或透明金属氧化物制成时，在发光元件LD的有源层12中产生的光可以穿过电极层14以发射到发光元件LD的外部。
绝缘膜INF可以设置在发光元件LD的表面(例如，外围表面或外周表面)上。绝缘膜INF可以直接设置在第一半导体层11、有源层12、第二半导体层13和/或电极层14中的每个的表面(例如，外围表面或外周表面)上。绝缘膜INF可以暴露发光元件LD的具有不同极性的第一端EP1和第二端EP2。根据一个或更多个实施方式，绝缘膜INF可以暴露电极层14和/或第二半导体层13中的每个的与发光元件LD的第一端EP1和第二端EP2相邻的侧。
绝缘膜INF可以防止有源层12由于与除了发光元件LD的第一半导体层11和第二半导体层13之外的导电材料接触而发生电短路。此外，绝缘膜INF可以减少或最小化发光元件LD的表面缺陷，从而改善发光元件LD的寿命和发光效率。
绝缘膜INF可以包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)和钛氧化物(TiOx)中的至少一种。例如，绝缘膜INF可以形成为双层结构，并且构成双层结构的各层可以包括不同的材料。例如，绝缘膜INF可以形成为包括铝氧化物(AlOx)和硅氧化物(SiOx)的双层结构，但是本公开不限于此。在一个或更多个实施方式中，可以省略绝缘膜INF。
包括以上描述的发光元件LD的发光器件可以用在需要光源的各种设备(诸如，显示设备)中。例如，发光元件LD可以设置在显示面板的每个像素中，并且发光元件LD可以用作像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD还可以用在需要光源的各种设备(诸如，照明设备)中。
图3是示出根据本公开的一个或更多个实施方式的显示设备的平面图。
图3示出了显示设备(特别是设置在显示设备中的显示面板PNL)作为可以将参考图1和图2描述的发光元件LD用作光源的电子设备的示例。
显示面板PNL的每个像素PXL可以包括至少一个发光元件LD。为了便于解释，图3集中于显示区域DA简单地示出了显示面板PNL的结构。在一个或更多个实施方式中，至少一个驱动电路组件(诸如，扫描驱动器和数据驱动器、线和/或焊盘中的至少一个)还可以设置在显示面板PNL中。
参考图3，显示面板PNL可以包括衬底SUB和设置在衬底SUB上的像素PXL。显示面板PNL和用于形成显示面板PNL的衬底SUB可以包括用于显示图像的显示区域DA以及形成在除了显示区域DA之外的区域中的非显示区域NDA。显示区域DA可以形成其上显示图像的屏幕，而非显示区域NDA可以是除了显示区域DA之外的区域。非显示区域NDA可以沿着显示区域DA的边缘或外围在显示区域DA周围(或围绕显示区域DA)。
像素PXL可以在显示区域DA中设置在衬底SUB上。例如，显示区域DA可以包括其中设置有每个像素PXL的多个像素区域。
非显示区域NDA可以设置在显示区域DA周围。非显示区域NDA包括焊盘区域PDA，并且焊盘组件PD可以设置在焊盘区域PDA中。例如，焊盘组件PD可以连接到诸如源极驱动器的驱动电路和安装在电路板上的时序控制器。当显示面板PNL连接到多个源极驱动器时，焊盘区域PDA可以分别与源极驱动器对应。
像素PXL可以通过扇出线FL电连接到焊盘组件PD，以从源极驱动器接收数据信号。当显示面板PNL包括嵌入式电路组件(例如，栅极驱动器)时，嵌入式电路组件可以连接到焊盘组件PD。虽然在图3中示出了焊盘组件PD(或焊盘区域PDA)仅设置在显示面板PNL的下侧处，但是本公开不限于此。例如，焊盘组件PD可以设置在显示面板PNL的上侧或下侧处。
在一个或更多个实施方式中，发射不同颜色的光的至少两种像素PXL可以设置在显示区域DA中。包括彼此相邻设置的不同颜色的像素PXL中的每个像素单元可以表达各种颜色。
在一个或更多个实施方式中，每个像素PXL可以被设定为适当的颜色(例如，设定的颜色或预定的颜色)的像素，并且可以包括产生适当的颜色(例如，设定的颜色或预定的颜色)的光的发光元件LD。在一个或更多个实施方式中，像素PXL中的至少一些可以包括产生第一颜色的光的发光元件LD，并且颜色转换层可以设置在像素PXL之上以将第一颜色的光转换为第二颜色的光。
像素PXL可以包括由适当的控制信号(例如，预定的控制信号，诸如，扫描信号和数据信号)和/或适当的电源(例如，预定的电源，诸如，第一电源和第二电源)驱动的至少一个光源。在一个或更多个实施方式中，光源可以包括根据图1和图2的实施方式中的任何一个的至少一个发光元件LD，例如，具有纳米级到微米级的小尺寸的超小型柱形的发光元件LD。然而，本公开不限于此。另外，各种类型的发光元件LD可以用作像素PXL的光源。
此外，像素PXL可以具有根据以下将描述的实施方式中的至少一个的结构。例如，每个像素PXL可以具有被应用以下实施方式中的任何一个的结构，或者可以具有被组合应用至少两个实施方式的结构。
在一个或更多个实施方式中，像素PXL可以配置为有源像素，但不限于此。例如，像素PXL可以形成为具有各种结构和/或驱动方法的无源发光显示设备或有源发光显示设备的像素。
图4是示出根据本公开的一个或更多个实施方式的像素的电路图。
参考图4，像素PXL可以包括产生具有与数据信号对应的亮度的光的发射组件LSU和驱动发射组件LSU的像素电路PXC。
发射组件LSU可以包括连接在第一电源VDD和第二电源VSS之间的至少一个发光元件LD。例如，发射组件LSU可以包括经由像素电路PXC和第一电力线PL1连接到第一电源VDD的第一电极ELT1、经由第二电力线PL2连接到第二电源VSS的第二电极ELT2以及电连接在第一电极ELT1和第二电极ELT2之间的多个发光元件LD。在一个或更多个实施方式中，第一电极ELT1可以是阳极电极，并且第二电极ELT2可以是阴极电极。
发光元件LD中的每个可以包括通过第一电极ELT1和/或像素电路PXC连接到第一电源VDD的第一端(例如，图2中的EP1)以及通过第二电极ELT2连接到第二电源VSS的第二端(例如，图2中的EP2)。换言之，发光元件LD可以以正向方向连接在第一电极ELT1和第二电极ELT2之间。以正向方向连接在第一电源VDD和第二电源VSS之间的每个发光元件LD可以形成有效光源。可以使这些有效光源聚集以形成像素PXL的发射组件LSU。
第一电源VDD和第二电源VSS可以具有不同的电位以允许发光元件LD发射光。例如，第一电源VDD可以被设定为高电位电源，并且第二电源VSS可以被设定为低电位电源。这里，至少在像素PXL的光发射时段期间，第一电源VDD和第二电源VSS之间的电位差可以被设定为发光元件LD的阈值电压或更大。
形成每个发射组件LSU的发光元件LD的第一端可以通过发射组件LSU的一个电极(例如，每个像素PXL的第一电极ELT1)共同连接到像素电路PXC，并且可以通过像素电路PXC和第一电力线PL1连接到第一电源VDD。发光元件LD的第二端可以通过发射组件LSU的另一电极(例如，每个像素PXL的第二电极ELT2)和第二电力线PL2共同连接到第二电源VSS。
发光元件LD可以发射具有与通过对应的像素电路PXC提供的驱动电流对应的亮度的光。例如，在每个帧周期期间，像素电路PXC可以向发射组件LSU提供与要在对应的帧中表达的灰度值对应的驱动电流。提供给发射组件LSU的驱动电流可以分别流入以正向方向连接的发光元件LD。因此，发光元件LD中的每个可以发射具有与施加至其的电流对应的亮度的光，同时发射组件LSU可以发射具有与驱动电流对应的亮度的光。
像素电路PXC可以连接在第一电源VDD和第一电极ELT1之间。像素电路PXC可以连接到对应的像素PXL的扫描线Si和数据线Dj。例如，如果像素PXL设置在显示区域DA的第i水平线(行)(i是大于0的自然数)和第j垂直线(列)(j是大于0的自然数)处，则像素电路PXC可以连接到显示区域DA的扫描线Si和数据线Dj。
在一个或更多个实施方式中，像素电路PXC可以包括多个晶体管T1、T2和T3以及至少一个存储电容器Cst。
第一晶体管T1可以连接在第一电源VDD和发射组件LSU之间。例如，第一晶体管T1的第一电极(例如，漏电极)可以连接到第一电源VDD，并且第一晶体管T1的第二电极(例如，源电极)可以连接到第一电极ELT1。第一晶体管T1的栅电极可以连接到第一节点N1。第一晶体管T1可以响应于第一节点N1的电压来控制提供给发射组件LSU的驱动电流。换言之，第一晶体管T1可以是控制像素PXL的驱动电流的驱动晶体管。
在一个或更多个实施方式中，第一晶体管T1还可以包括下导电层BML(也称为“下电极”、“背栅电极”或“下遮光层”)。第一晶体管T1的栅电极和下导电层BML可以彼此重叠，且绝缘层插置在第一晶体管T1的栅电极和下导电层BML之间。下导电层BML可以连接到第一晶体管T1的一个电极，例如，源电极或漏电极。
在第一晶体管T1包括下导电层BML的情况下，可以应用反向偏置技术(或同步技术)，其中当像素PXL被驱动时，反向偏置电压被施加到第一晶体管T1的下导电层BML，以在负方向上或正方向上移动第一晶体管T1的阈值电压。例如，通过将下导电层BML连接到第一晶体管T1的源电极，并且然后应用源同步技术，第一晶体管T1的阈值电压可以在负方向上或正方向上移动。此外，在下导电层BML设置在形成第一晶体管T1的沟道的半导体图案之下的情况下，可以稳定第一晶体管T1的操作特性，同时下导电层BML用作遮光图案。然而，下导电层BML的功能和/或利用方法不限于此。
第二晶体管T2可以连接在数据线Dj和第一节点N1之间。例如，第二晶体管T2的第一电极可以连接到数据线Dj，并且第二晶体管T2的第二电极可以连接到第一节点N1。第二晶体管T2的栅电极可以连接到扫描线Si。当从扫描线Si提供栅极导通电压(例如，高电平电压)的扫描信号SSi时，第二晶体管T2可以导通以将第一节点N1电连接到数据线Dj。
在每个帧周期内，对应的帧的数据信号DSj可以提供给数据线Dj。数据信号DSj可以通过在提供栅极导通电压的扫描信号SSi时导通一段时间的第二晶体管T2传送到第一节点N1。换言之，第二晶体管T2可以是配置成将每个数据信号DSj传输到像素PXL中的开关晶体管。
第三晶体管T3可以连接在第一晶体管T1和感测线SLj之间。例如，第三晶体管T3的一个电极可以连接到第一晶体管T1的与第一电极ELT1连接的第二电极(例如，源电极)，并且第三晶体管T3的另一电极可以连接到感测线SLj。当省略感测线SLj时，第三晶体管T3的另一电极可以连接到数据线Dj。
第三晶体管T3的栅电极可以连接到感测控制线SCLi。当省略感测控制线SCLi时，第三晶体管T3的栅电极可以连接到扫描线Si。第三晶体管T3在感测时段(例如，设定的感测时段或预定的感测时段)内通过提供给感测控制线SCLi的栅极导通电压(例如，高电平电压)的感测控制信号SCSi导通，因此将感测线SLj和第一晶体管T1电连接。
在一个或更多个实施方式中，感测时段可以是用于提取设置在显示区域DA中的像素PXL中的每个的特性(例如，第一晶体管T1的阈值电压)的时段。在感测时段期间，用于导通第一晶体管T1的参考电压(例如，设定的参考电压或预定的参考电压)可以通过数据线Dj和第二晶体管T2提供给第一节点N1，或者每个像素PXL可以连接到电流源等，从而导通第一晶体管T1。此外，当栅极导通电压的感测控制信号SCSi提供给第三晶体管T3以导通第三晶体管T3时，第一晶体管T1可以经由第三晶体管T3连接到感测线SLj。此后，可以通过感测线SLj获得感测信号SENj，并且可以使用感测信号SENj检测每个像素PXL的特性(包括第一晶体管T1的阈值电压)。关于每个像素PXL的特性的信息可以用于转换图像数据，使得可以补偿设置在显示区域DA中的像素PXL之间的特性偏差。
存储电容器Cst的一个电极可以连接到第一晶体管T1的第二电极，而存储电容器Cst的另一电极可以连接到第一节点N1。这样的存储电容器Cst可以在每个帧周期期间利用与提供给第一节点N1的数据信号DSj对应的电压进行充电(或者保持与提供给第一节点N1的数据信号DSj对应的电荷)。
此外，虽然图4示出了构成每个发射组件LSU的有效光源(即，发光元件LD)并联连接的一个或更多个实施方式，但是本公开不限于此。例如，每个像素PXL的发射组件LSU可以配置成包括至少两个级的串行结构。在这种情况下，构成每个串行级的发光元件可以通过至少一个中间电极彼此串联连接。
虽然图4示出了包括在像素电路PXC中的晶体管中的全部是n型晶体管，但是本公开不限于此。例如，第一晶体管T1、第二晶体管T2和第三晶体管T3中的至少一个可以改变为p型晶体管。
此外，像素PXL的结构和驱动方法可以以各种方式改变。例如，除了图4中所示的实施方式之外，像素电路PXC还可以是可以具有各种结构和/或可以以各种驱动方式操作的像素电路。
图5是示出根据本公开的一个或更多个实施方式的像素的剖视图。
图5示出了构成像素电路PXC(图4)的各种电路元件中的第一晶体管T1。当不需要分别描述第一晶体管T1、第二晶体管T2和第三晶体管T3时，它们将统称为“晶体管T”。晶体管T的每层的结构和/或位置不限于图5中所示的实施方式，并且可以根据一个或更多个实施方式而不同地改变。
参考图5，根据一个或更多个实施方式，构成像素电路PXC的电路元件(包括晶体管T)和连接到电路元件的各种布线可以设置在包括像素PXL的显示面板PNL的衬底SUB上。构成发射组件LSU的第一电极ELT1和第二电极ELT2(也称为“对准电极”)、发光元件LD和/或第一连接电极CNE1和第二连接电极CNE2可以设置在电路元件上。在下文中，当综合地提及第一电极ELT1和第二电极ELT2或者任意地提及至少一个电极时，它们被称为“电极ELT”。当综合地提及第一连接电极CNE1和第二连接电极CNE2或者任意地提及至少一个连接电极时，它们被称为“连接电极CNE”。
衬底SUB可以形成基础构件，并且可以是刚性衬底，或者软衬底或膜。例如，衬底SUB可以是由玻璃或增强玻璃制成的刚性衬底、由塑料或金属材料或至少一个绝缘层制成的软衬底(或薄膜)。衬底SUB的材料和/或物理性质可以不受特别限制。在一个或更多个实施方式中，衬底SUB可以是基本上透明的。这里，词语“基本上透明的”可以意指光可以被透射(透射通过衬底SUB(例如，光可以以预定的透射率透射通过衬底SUB))。在一个或更多个实施方式中，衬底SUB可以是半透明的或不透明的。此外，在一个或更多个实施方式中，衬底SUB可以包括反射材料。
第一导电层C1可以设置在衬底SUB上。第一导电层C1可以包括第一电力导电层PL2a和晶体管T的下导电层BML。下导电层BML和第一电力导电层PL2a可以设置在相同的层上(或设置在相同的层处)。例如，下导电层BML和第一电力导电层PL2a可以在相同的工艺中并行地(或同时地)形成，但是本公开不限于此。第一电力导电层PL2a可以形成参考图4描述的第二电力线PL2等。
第一导电层C1可以形成为包括钼(Mo)、铜(Cu)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、其合金以及氧化铟锡(ITO)中的至少一种的单层结构或多层结构。
缓冲层BFL可以设置在第一导电层C1上。缓冲层BFL可以防止杂质扩散到电路元件中。缓冲层BFL可以形成为单层，或者可以形成为具有至少两层的多层。在缓冲层BFL形成为多层结构的情况下，各层可以由相同的材料或不同的材料形成。
半导体图案SCP可以设置在缓冲层BFL上。例如，半导体图案SCP可以包括与第一晶体管电极TE1(例如，晶体管T的源电极和漏电极中的一个)接触的第一区域、与第二晶体管电极TE2(例如，晶体管T的源电极和漏电极中的另一个)接触的第二区域以及设置在第一区域和第二区域之间的沟道区域。在一个或更多个实施方式中，第一区域和第二区域中的一个可以是源极区域，并且另一个可以是漏极区域。
在一个或更多个实施方式中，半导体图案SCP可以由多晶硅、非晶硅、氧化物半导体等形成。半导体图案SCP的沟道区域可以是本征半导体，本征半导体是未掺杂的。半导体图案SCP的第一区域和第二区域中的每个可以是掺杂有适当的杂质(例如，预定的杂质)的半导体。
栅极绝缘层GI可以设置在缓冲层BFL和半导体图案SCP上。例如，栅极绝缘层GI可以设置在晶体管T的半导体图案SCP和栅电极GE之间。同样，栅极绝缘层GI可以设置在缓冲层BFL和第二电力导电层PL2b之间。栅极绝缘层GI可以形成为单层结构或多层结构，并且可以包括各种类型的无机材料，无机材料包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)或钛氧化物(TiOx)。
第二导电层C2可以设置在栅极绝缘层GI上。第二导电层C2可以包括第二电力导电层PL2b和晶体管T的栅电极GE。栅电极GE和第二电力导电层PL2b可以设置在相同的层上。例如，栅电极GE和第二电力导电层PL2b可以在相同的工艺中并行地(或同时地)形成，但是本公开不限于此。栅电极GE可以设置成在栅极绝缘层GI上在第三方向(例如，衬底SUB的Z轴方向或厚度方向，衬底SUB的Z轴方向或厚度方向垂直于由X轴方向和Y轴方向限定的平面)上与半导体图案SCP重叠。第二电力导电层PL2b可以设置成在栅极绝缘层GI上在第三方向(例如，Z轴方向)上与第一电力导电层PL2a重叠。第二电力导电层PL2b和第一电力导电层PL2a可以形成参考图4描述的第二电力线PL2等。
第二导电层C2可以形成为包括钛(Ti)、铜(Cu)、钼(Mo)、铬(Cr)、金(Au)、镍(Ni)、钕(Nd)、其合金以及氧化铟锡(ITO)中的至少一种的单层结构或多层结构。例如，第二导电层C2可以形成为其中钛(Ti)、铜(Cu)和/或氧化铟锡(ITO)顺序地或重复地堆叠的多层结构。稍后将参考图9和图10对其详细描述进行描述。
层间绝缘层ILD可以设置在第二导电层C2上。例如，层间绝缘层ILD可以设置在栅电极GE与第一晶体管电极TE1和第二晶体管电极TE2之间。此外，层间绝缘层ILD可以设置在第二电力导电层PL2b和第三电力导电层PL2c之间。
层间绝缘层ILD可以形成为单层结构或多层结构，并且可以包括各种类型的无机材料，包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)或钛氧化物(TiOx)。
第三导电层C3可以设置在层间绝缘层ILD上。第三导电层C3可以包括第三电力导电层PL2c以及晶体管T的第一晶体管电极TE1和第二晶体管电极TE2。第一晶体管电极TE1和第二晶体管电极TE2以及第三电力导电层PL2c可以设置在相同的层上。例如，第一晶体管电极TE1和第二晶体管电极TE2以及第三电力导电层PL2c可以在相同的工艺中并行地(或同时地)形成，但是本公开不限于此。
第一晶体管电极TE1和第二晶体管电极TE2可以设置成在第三方向(例如，Z轴方向)上与半导体图案SCP重叠。第一晶体管电极TE1和第二晶体管电极TE2可以电连接到半导体图案SCP。例如，第一晶体管电极TE1可以通过穿过层间绝缘层ILD形成的接触孔电连接到半导体图案SCP的第一区域。第二晶体管电极TE2可以通过穿过层间绝缘层ILD形成的接触孔电连接到半导体图案SCP的第二区域。此外，第二晶体管电极TE2可以通过穿过层间绝缘层ILD和缓冲层BFL形成的接触孔电连接到下导电层BML。根据一个或更多个实施方式，第一晶体管电极TE1和第二晶体管电极TE2中的一个可以是源电极，并且另一个可以是漏电极。
第三电力导电层PL2c可以设置成在第三方向(例如，Z轴方向)上与第一电力导电层PL2a和/或第二电力导电层PL2b重叠。第三电力导电层PL2c可以电连接到第一电力导电层PL2a和/或第二电力导电层PL2b。例如，第三电力导电层PL2c可以通过穿过层间绝缘层ILD和缓冲层BFL形成的接触孔电连接到第一电力导电层PL2a。此外，第三电力导电层PL2c可以通过穿过层间绝缘层ILD形成的接触孔电连接到第二电力导电层PL2b。第三电力导电层PL2c可以与第一电力导电层PL2a和/或第二电力导电层PL2b一起形成参考图4描述的第二电力线PL2等。
第三导电层C3可以形成为包括铝(Al)、钼(Mo)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、其合金以及氧化铟锡(ITO)中的至少一种的单层结构或多层结构。
钝化层PSV可以设置在第三导电层C3上。钝化层PSV可以形成为单层结构或多层结构，并且可以包括各种类型的无机材料，无机材料包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)或钛氧化物(TiOx)。
过孔层VIA可以设置在钝化层PSV上。过孔层VIA可以由有机材料形成以平坦化下部台阶。例如，过孔层VIA可以包括有机材料，诸如，丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯硫醚树脂或苯并环丁烯(BCB)。然而，在不限于此的情况下，过孔层VIA可以包括各种类型的无机材料，无机材料包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)或钛氧化物(TiOx)。
堤部图案BNP可以设置在过孔层VIA上。根据一个或更多个实施方式，堤部图案BNP可以具有各种形状。在一个或更多个实施方式中，堤部图案BNP可以具有在衬底SUB上在第三方向(例如，Z轴方向)上突出的形状。此外，堤部图案BNP可以形成为以与衬底SUB成一角度(例如，预定的角度)倾斜的倾斜表面。然而，本公开不一定限于此，并且堤部图案BNP可以具有各自具有弯曲表面的形状或阶梯状形状的侧壁。例如，堤部图案BNP中的每个可以具有半圆形截面或半椭圆形截面。
设置在堤部图案BNP上方的电极和绝缘层可以具有与堤部图案BNP的形状对应的形状。例如，设置在堤部图案BNP上的第一电极ELT1和第二电极ELT2可以包括具有与堤部图案BNP的形状对应的形状的倾斜表面或弯曲表面。因此，堤部图案BNP可以与设置在堤部图案BNP上的第一电极ELT1和第二电极ELT2一起用作反射构件，反射构件在像素PXL的正面方向(或显示面板PNL的图像显示方向)上(即，在第三方向(例如，Z轴方向)上)引导从发光元件LD发射的光以提高显示面板PNL的光输出效率。
堤部图案BNP可以包括至少一种有机材料和/或无机材料。例如，堤部图案BNP可以包括有机材料，诸如，丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯硫醚树脂或苯并环丁烯(BCB)。然而，在不限于此的情况下，堤部图案BNP可以包括各种类型的无机材料，无机材料包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)或钛氧化物(TiOx)。
第四导电层C4可以设置在过孔层VIA和堤部图案BNP上。第四导电层C4可以包括第一电极ELT1和第二电极ELT2。第一电极ELT1和第二电极ELT2可以设置在像素PXL中以彼此间隔开。第一电极ELT1和第二电极ELT2可以形成在相同的层上。例如，第一电极ELT1和第二电极ELT2可以在相同的工艺中并行地(或同时地)形成，但是本公开不限于此。
第一电极ELT1可以通过穿过过孔层VIA和钝化层PSV形成的接触孔电连接到晶体管T的第一晶体管电极TE1。第二电极ELT2可以通过穿过过孔层VIA和钝化层PSV形成的接触孔电连接到第三电力导电层PL2c。
第一电极ELT1和第二电极ELT2可以在发光元件LD的对准步骤中接收对准信号。因此，可以在第一电极ELT1和第二电极ELT2之间形成电场，以允许提供给像素PXL的发光元件LD在第一电极ELT1和第二电极ELT2之间对准。
第四导电层C4可以包括至少一种导电材料。例如，第四导电层C4可以包括各种金属材料(包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)和铜(Cu)或包含它们的合金)中的至少一种金属以及导电氧化物(诸如，氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化铝锌(AZO)、氧化镓锌(GZO)、氧化锌锡(ZTO)或氧化镓锡(GTO))中的至少一种导电材料以及导电聚合物(诸如，PEDOT)，但是本公开不一定限于此。
第一绝缘层INS1可以设置在第四导电层C4上。第一绝缘层INS1可以形成为单层结构或多层结构，并且可以包括各种类型的无机材料，无机材料包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)或钛氧化物(TiOx)。
堤部BNK可以设置在第一绝缘层INS1上。在将发光元件LD分别提供给像素PXL的步骤中，堤部BNK可以形成限定将被提供发光元件LD的发射区域的坝结构。例如，可以将所需类型和/或量的发光元件墨水提供给由堤部BNK限定的区域。
堤部BNK可以包括有机材料，诸如，丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯硫醚树脂或苯并环丁烯(BCB)。然而，在不限于此的情况下，堤部BNK可以包括各种类型的无机材料，无机材料包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)或钛氧化物(TiOx)。
根据一个或更多个实施方式，堤部BNK可以包括至少一种遮光材料和/或反射材料。因此，可以防止相邻像素PXL之间的光泄漏。例如，堤部BNK可以包括至少一种黑矩阵材料和/或滤色器材料。例如，堤部BNK可以形成为能够阻挡光透射的黑色不透明图案。在一个或更多个实施方式中，堤部BNK的表面(例如，侧壁)上可以形成有反射膜，以增加每个像素PXL的光学效率。
发光元件LD可以设置在第一绝缘层INS1上。发光元件LD可以在第一绝缘层INS1上设置在第一电极ELT1和第二电极ELT2之间。发光元件LD可以在发光元件墨水中以分散形式制备，并且可以通过喷墨印刷方法等分别提供给像素PXL。例如，发光元件LD可以分散在挥发性溶剂中并且分别提供给像素PXL。随后，如果将对准信号(或电压)提供给第一电极ELT1和第二电极ELT2，则可以在第一电极ELT1和第二电极ELT2之间形成电场，由此发光元件LD可以在第一电极ELT1和第二电极ELT2之间对准。在发光元件LD已经对准之后，可以通过挥发方法或其它方法去除溶剂。因此，发光元件LD可以可靠地布置在第一电极ELT1和第二电极ELT2之间。
第二绝缘层INS2可以设置在第一绝缘层INS1和发光元件LD上。例如，第二绝缘层INS2可以部分地设置在第一绝缘层INS1和发光元件LD上，并且可以暴露发光元件LD的第一端EP1和第二端EP2。在完成发光元件LD的对准之后在发光元件LD上形成第二绝缘层INS2的情况下，可以防止发光元件LD从对准位置移位。
第二绝缘层INS2可以形成为单层结构或多层结构，并且可以包括各种类型的无机材料，无机材料包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)或钛氧化物(TiOx)。
第一连接电极CNE1和第二连接电极CNE2可以分别设置在发光元件LD的被第二绝缘层INS2暴露的第一端EP1和第二端EP2上。第一连接电极CNE1可以直接设置在发光元件LD的第一端EP1上以接触发光元件LD的第一端EP1。此外，第二连接电极CNE2可以直接设置在发光元件LD的第二端EP2上以接触发光元件LD的第二端EP2。此外，第一连接电极CNE1可以通过穿过第二绝缘层INS2和第一绝缘层INS1形成的接触孔电连接到第一电极ELT1。第二连接电极CNE2可以通过穿过第三绝缘层INS3、第二绝缘层INS2和第一绝缘层INS1形成的接触孔电连接到第二电极ELT2。
在一个或更多个实施方式中，第一连接电极CNE1和第二连接电极CNE2可以设置在不同的层上。例如，如图5中所示，第一连接电极CNE1可以形成为第五导电层C5，并且第二连接电极CNE2可以形成为第六导电层C6。第三绝缘层INS3还可以设置在第五导电层C5和第六导电层C6之间。第三绝缘层INS3可以覆盖形成为第五导电层C5的第一连接电极CNE1，并且暴露发光元件LD的第二端EP2。形成为第六导电层C6的第二连接电极CNE2可以设置在发光元件LD的被第三绝缘层INS3暴露的第二端EP2上。如此，在第三绝缘层INS3设置在形成为不同导电层的第一连接电极CNE1和第二连接电极CNE2之间的情况下，由于第一连接电极CNE1和第二连接电极CNE2可以被第三绝缘层INS3可靠地分离，因此可以确保发光元件LD的第一端EP1和第二端EP2之间的电稳定性。第三绝缘层INS3还可以设置在第二连接电极CNE2和第二绝缘层INS2之间。
第五导电层C5和/或第六导电层C6可以由各种透明导电材料形成。例如，第五导电层C5和/或第六导电层C6可以包括各种透明导电材料(包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化铝锌(AZO)、氧化镓锌(GZO)、氧化锌锡(ZTO)或氧化镓锡(GTO))中的至少一种，并且可以基本上透明地或半透明地形成以满足期望的透光率(例如，预定的透光率)。因此，从发光元件LD的第一端EP1和第二端EP2发射的光可以穿过第一连接电极CNE1和第二连接电极CNE2以发射到显示面板PNL的外部。
第三绝缘层INS3可以形成为单层结构或多层结构，并且可以包括各种类型的无机材料，无机材料包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)或钛氧化物(TiOx)。
在下文中，将描述像素PXL的一个或更多个实施方式。在以下实施方式中，与已经描述的组件相同的组件将由相同的附图标号表示，并且将省略或简化重复的描述。
图6是示出根据本公开的一个或更多个实施方式的像素的剖视图。
参考图6，根据一个或更多个实施方式的像素PXL与图5的实施方式的不同之处在于：第一连接电极CNE1和第二连接电极CNE2设置在相同的层上。
例如，第一连接电极CNE1和第二连接电极CNE2中的每个可以形成为第五导电层C5。例如，第一连接电极CNE1和第二连接电极CNE2可以在相同的工艺中并行地(或同时地)形成，但是本公开不限于此。
用于将第一连接电极CNE1和第二连接电极CNE2可靠地分离的第二绝缘层INS2可以设置在发光元件LD上。第二绝缘层INS2可以部分地设置在发光元件LD上，并且可以暴露发光元件LD的第一端EP1和第二端EP2。
在一个或更多个实施方式中，第二绝缘层INS2可以设置为其中无机层IL和有机层OL顺序地堆叠在发光元件LD上的结构。例如，第二绝缘层INS2的无机层IL可以直接设置在发光元件LD上。第二绝缘层INS2的有机层OL可以设置在无机层IL上。有机层OL的在第三方向(例如，Z轴方向)上的厚度可以大于无机层IL的在第三方向(例如，Z轴方向)上的厚度。如此，在第二绝缘层INS2的有机层OL厚厚地形成在第一连接电极CNE1和第二连接电极CNE2之间的情况下，由于第一连接电极CNE1和第二连接电极CNE2可以被第二绝缘层INS2可靠地分离，因此可以确保发光元件LD的第一端EP1和第二端EP2之间的电稳定性。然而，第二绝缘层INS2不一定限于图6中所示的结构。例如，根据一个或更多个实施方式，通过省略无机层IL、交替地布置多个无机层IL和有机层OL或者在有机层OL上形成精细的不均匀图案，可以在连接电极CNE可以分离或断开连接的范围内以各种方式改变第二绝缘层INS2。
在下文中，将描述显示设备的焊盘区域PDA。在以下实施方式中，与已经描述的组件相同的组件将由相同的附图标号表示，并且将省略或简化重复的描述。
图7和图8是示出根据本公开的一个或更多个实施方式的焊盘区域的剖视图。
参考图7和图8，焊盘连接电极PCE、扇出线FL以及包括第一焊盘电极PE1、第二焊盘电极PE2和/或第三焊盘电极PE3的焊盘组件PD可以设置在焊盘区域PDA中。
扇出线FL可以将像素PXL和焊盘组件PD电连接。换言之，像素PXL可以通过扇出线FL接收适当的控制信号(例如，预定的控制信号)。扇出线FL可以形成为以上描述的第一导电层C1。换言之，扇出线FL可以设置在以上描述的衬底SUB和缓冲层BFL之间。
缓冲层BFL可以设置在扇出线FL上，并且第一焊盘电极PE1可以设置在缓冲层BFL上。例如，如图7中所示，第一焊盘电极PE1可以在第三方向(例如，Z轴方向)上与扇出线FL至少部分地重叠。然而，本公开不限于此。如图8中所示，第一焊盘电极PE1可以设置成不与扇出线FL重叠。
第一焊盘电极PE1可以接触第二焊盘电极PE2以构成焊盘组件PD。在一个或更多个实施方式中，为了减小或最小化第一焊盘电极PE1和第二焊盘电极PE2之间的接触电阻，第一焊盘电极PE1可以形成为其中钛(Ti)、铜(Cu)和/或氧化铟锡(ITO)顺序地或重复地堆叠的多层结构。这将参考图9和图10详细描述。
图9和图10是示出图7的第一焊盘电极的放大剖视图。
参考图9，第一焊盘电极PE1可以包括第一电极层MTL1和第二电极层MTL2。第一电极层MTL1和第二电极层MTL2可以顺序地堆叠在缓冲层BFL上。第一电极层MTL1和第二电极层MTL2可以由不同的材料形成。例如，第一电极层MTL1可以由钛(Ti)制成，并且第二电极层MTL2可以由铜(Cu)制成，但是本公开不限于此。当第一焊盘电极PE1由上述材料制成时，第二焊盘电极PE2可以接触由铜(Cu)制成的第二电极层MTL2。图9示出了由钛(Ti)和铜(Cu)组成的双层结构，但是本公开不一定限于此。第一焊盘电极PE1可以具有其中钛(Ti)和铜(Cu)重复地堆叠的四层结构。
参考图10，第一焊盘电极PE1可以包括第一电极层MTL1、第二电极层MTL2、第三电极层MTL3和第四电极层MTL4。第一电极层MTL1、第二电极层MTL2、第三电极层MTL3和第四电极层MTL4可以顺序地堆叠在缓冲层BFL上。第一电极层MTL1、第二电极层MTL2、第三电极层MTL3和第四电极层MTL4中的至少一些可以由相同的材料形成。例如，第一电极层MTL1和第三电极层MTL3可以由相同的材料制成，并且第二电极层MTL2和第四电极层MTL4可以由不同的材料制成。例如，第一电极层MTL1和第三电极层MTL3可以由钛(Ti)制成，第二电极层MTL2可以由铜(Cu)制成，并且第四电极层MTL4可以由氧化铟锡(ITO)制成，但是本公开不限于此。当第一焊盘电极PE1由上述材料制成时，第二焊盘电极PE2可以接触由氧化铟锡(ITO)制成的第四电极层MTL4。如此，当形成第一焊盘电极PE1的最上层的第四电极层MTL4由氧化铟锡(ITO)形成时，可以更有效地防止在蚀刻第四导电层C4等的工艺中因蚀刻剂引起的损坏。
如以上所描述的，在第一焊盘电极PE1由钛(Ti)、铜(Cu)和/或氧化铟锡(ITO)形成的情况下，可以改善与氧化物层(例如，氧化铝层)的接触电阻，从而解决焊盘组件PD的热问题和显示面板PNL的亮度的降低。
回到图7和图8，第一焊盘电极PE1可以形成为以上描述的第二导电层C2。换言之，第一焊盘电极PE1可以设置在以上描述的缓冲层BFL和层间绝缘层ILD之间。
如此，在构成焊盘组件PD的第一焊盘电极PE1形成为第二导电层C2(或栅极导电层)的情况下，第一焊盘电极PE1可以在随后的工艺中被层间绝缘层ILD保护。例如，即使焊盘区域PDA的第二导电层C2和第三导电层C3通过钝化层PSV和过孔层VIA的稍后将描述的开口OP暴露，第二导电层C2也可以被层间绝缘层ILD保护。因此，通过将第一焊盘电极PE1形成为第二导电层C2，可以防止在蚀刻第四导电层C4等的工艺中第一焊盘电极PE1被蚀刻剂损坏。以下将参考图15至图30对其详细描述进行描述。
层间绝缘层ILD可以设置在第一焊盘电极PE1和扇出线FL上，并且焊盘连接电极PCE可以设置在层间绝缘层ILD上。焊盘连接电极PCE可以将第一焊盘电极PE1和扇出线FL电连接。
焊盘连接电极PCE可以形成为以上描述的第三导电层C3。即，焊盘连接电极PCE可以设置在层间绝缘层ILD和钝化层PSV之间。在一个或更多个实施方式中，焊盘连接电极PCE可以设置在层间绝缘层ILD和第一绝缘层INS1之间。在一个或更多个实施方式中，焊盘连接电极PCE和第一绝缘层INS1之间可以设置有子连接电极PCEa。焊盘连接电极PCE的一端可以通过穿过层间绝缘层ILD形成的接触孔电连接到第一焊盘电极PE1。焊盘连接电极PCE的另一端可以通过穿过层间绝缘层ILD和缓冲层BFL形成的接触孔电连接到扇出线FL。
钝化层PSV和/或过孔层VIA可以设置在层间绝缘层ILD上。钝化层PSV和/或过孔层VIA各自可以包括暴露焊盘组件PD的开口OP。例如，钝化层PSV和/或过孔层VIA的开口OP可以与第一焊盘电极PE1、第二焊盘电极PE2、第三焊盘电极PE3和/或焊盘连接电极PCE重叠。
子连接电极PCEa可以设置在焊盘连接电极PCE上。例如，子连接电极PCEa可以在钝化层PSV和/或过孔层VIA的开口OP中设置在焊盘连接电极PCE上。子连接电极PCEa可以直接设置在焊盘连接电极PCE上。例如，子连接电极PCEa可以用于在随后的工艺中保护焊盘连接电极PCE。子连接电极PCEa可以形成为以上描述的第四导电层C4。
第一绝缘层INS1可以设置在子连接电极PCEa上，并且第二焊盘电极PE2可以设置在第一绝缘层INS1上。第二焊盘电极PE2可以通过穿过第一绝缘层INS1和层间绝缘层ILD的接触部CNT与以上描述的第一焊盘电极PE1接触。第二焊盘电极PE2可以与第一焊盘电极PE1一起构成焊盘组件PD。第二焊盘电极PE2可以形成为以上描述的第五导电层C5。
第二绝缘层INS2可以设置在第一绝缘层INS1上。第二绝缘层INS2可以包括暴露焊盘组件PD的开口OP。例如，第二绝缘层INS2的开口OP可以与第一焊盘电极PE1、第二焊盘电极PE2、第三焊盘电极PE3和/或焊盘连接电极PCE重叠。
第三绝缘层INS3可以设置在第二焊盘电极PE2、第一绝缘层INS1和第二绝缘层INS2上，并且第三焊盘电极PE3可以设置在第三绝缘层INS3上。第三焊盘电极PE3可以通过穿过第三绝缘层INS3的接触部CNT接触以上描述的第二焊盘电极PE2。第三焊盘电极PE3可以与第二焊盘电极PE2和/或第一焊盘电极PE1一起构成焊盘组件PD。第三焊盘电极PE3可以形成为以上描述的第六导电层C6。
根据上述实施方式，防止了对焊盘组件PD的第一焊盘电极PE1的损坏，并且并行地(或同时地)改善了焊盘组件PD的接触电阻，因此可以解决焊盘组件PD的热问题以及显示面板PNL的亮度的降低。
在下文中，将描述焊盘区域PDA的实施方式。在以下的实施方式中，与已经描述的组件相同的组件将由相同的附图标号表示，并且将省略或简化重复的描述。
图11是示出根据本公开的一个或更多个实施方式的焊盘区域的剖视图。
参考图11，根据本实施方式的焊盘区域PDA与图7和图8的实施方式的不同之处在于：第三绝缘层INS3包括暴露焊盘组件PD的开口OP。例如，第三绝缘层INS3的开口OP可以与第一焊盘电极PE1、第二焊盘电极PE2、第三焊盘电极PE3和/或焊盘连接电极PCE重叠。如此，在第三绝缘层INS3被开口以暴露焊盘组件PD的情况下，可以省略插置在构成焊盘组件PD的第二焊盘电极PE2和第三焊盘电极PE3之间的第三绝缘层INS3，从而可以减小或最小化焊盘组件PD的台阶，并且焊盘组件PD可以可靠地连接到电路板等。
图12是示出根据本公开的一个或更多个实施方式的焊盘区域的剖视图。
参考图12，根据本实施方式的焊盘区域PDA与图7和图8的实施方式的不同之处在于：钝化层PSV和/或过孔层VIA设置在焊盘连接电极PCE上。
钝化层PSV和/或过孔层VIA可以覆盖焊盘连接电极PCE。在这种情况下，因为焊盘连接电极PCE可以被钝化层PSV和/或过孔层VIA保护，所以可以省略用于保护焊盘连接电极PCE的子连接电极PCEa(参见图7和图8)。
钝化层PSV和/或过孔层VIA各自可以包括暴露焊盘组件PD的开口OP。例如，钝化层PSV和/或过孔层VIA的开口OP可以与第一焊盘电极PE1、第二焊盘电极PE2和/或第三焊盘电极PE3重叠。
图13是示出根据本公开的一个或更多个实施方式的焊盘区域的剖视图。
参考图13，根据本实施方式的焊盘区域PDA与图7和图8的实施方式的不同之处在于：第二焊盘电极PE2形成为第六导电层C6，并且省略了第三焊盘电极PE3(参见图7和图8)。
第二焊盘电极PE2可以设置在第三绝缘层INS3上，以通过穿过第三绝缘层INS3、第一绝缘层INS1和层间绝缘层ILD的接触部CNT接触第一焊盘电极PE1。第二焊盘电极PE2可以形成为以上描述的第六导电层C6。如此，在第二焊盘电极PE2形成为第六导电层C6的情况下，在形成第六导电层C6之前，通过顺序地蚀刻设置在下部位置处的绝缘层来形成接触部CNT，从而保护第一焊盘电极PE1并且有效地去除存在于第一焊盘电极PE1上的残留层。稍后将参考图37至图41对其详细描述进行描述。
虽然图13示出了焊盘连接电极PCE与钝化层PSV和/或过孔层VIA的开口OP重叠的情况，但是本公开不一定限于此。根据一个或更多个实施方式，钝化层PSV和/或过孔层VIA可以设置在焊盘连接电极PCE上。换言之，钝化层PSV和/或过孔层VIA可以覆盖焊盘连接电极PCE。
图14是示出根据本公开的一个或更多个实施方式的焊盘区域的剖视图。
参考图14，根据本实施方式的焊盘区域PDA与图7和图8的实施方式的不同之处在于：省略了第三绝缘层INS3(参见图7和图8)和第六导电层C6(参见图7和图8)。
如参考图6描述的，在第一连接电极CNE1和第二连接电极CNE2形成为第五导电层C5的情况下，省略了第三绝缘层INS3和第六导电层C6，从而可以省略焊盘区域PDA的第三焊盘电极PE3(参见图7和图8)。
第二焊盘电极PE2可以通过穿过第一绝缘层INS1和层间绝缘层ILD的接触部CNT接触第一焊盘电极PE1。例如，第二焊盘电极PE2可以形成为第五导电层C5，以设置在与图6中所示的第一连接电极CNE1和第二连接电极CNE2相同的层上。第二焊盘电极PE2可以与第一连接电极CNE1和第二连接电极CNE2在相同的工艺中并行地(或同时地)形成。如此，在省略了第三绝缘层INS3和第六导电层C6的情况下，可以减少掩模的数量，并且从而可以简化制造工艺。以下将参考图42至图44对其详细描述进行描述。
虽然图14示出了焊盘连接电极PCE与钝化层PSV和/或过孔层VIA的开口OP重叠的情况，但是本公开不一定限于此。根据一个或更多个实施方式，钝化层PSV和/或过孔层VIA可以设置在焊盘连接电极PCE上。换言之，钝化层PSV和/或过孔层VIA可以覆盖焊盘连接电极PCE。随后，将描述制造根据上述实施方式的显示设备的方法。
图15至图30是描述制造根据本公开的一个或更多个实施方式的显示设备的方法的各个工艺步骤的剖视图。图15至图30是用于描述制造图5和图8的显示设备的方法的剖视图。与图5和图8的组件基本上相同的组件由相同的附图标号表示，并且将省略其详细描述。
参考图15，首先，在衬底SUB上形成下导电层BML、第一电力导电层PL2a和/或扇出线FL。下导电层BML和第一电力导电层PL2a可以设置在显示区域DA中(例如，设置在像素PXL中)。扇出线FL可以设置在非显示区域NDA中(例如，设置在焊盘区域PDA中)。下导电层BML、第一电力导电层PL2a和/或扇出线FL可以形成为第一导电层C1。下导电层BML、第一电力导电层PL2a和/或扇出线FL可以在相同的工艺中并行地(或同时地)形成，但是本公开不限于此。这里，“相同的工艺”可以意指形成在相同的层上或者由相同的材料形成，但是本公开不一定限于此。
参考图16，接下来，在第一导电层C1上形成缓冲层BFL，并且在缓冲层BFL上形成栅电极GE、第二电力导电层PL2b和/或第一焊盘电极PE1。栅电极GE可以在显示区域DA中(例如，在像素PXL中)设置在下导电层BML上。半导体图案SCP和栅极绝缘层GI还可以形成在栅电极GE和下导电层BML之间。第二电力导电层PL2b可以在显示区域DA中(例如，在像素PXL中)设置在第一电力导电层PL2a上。栅极绝缘层GI还可以形成在第二电力导电层PL2b和第一电力导电层PL2a之间。
第一焊盘电极PE1可以在非显示区域NDA中(例如，在焊盘区域PDA中)设置在扇出线FL上。例如，如图7中所示，第一焊盘电极PE1可以与扇出线FL至少部分地重叠。然而，本公开不限于此。如图8中所示，第一焊盘电极PE1可以设置成不与扇出线FL重叠。
栅电极GE、第二电力导电层PL2b和/或第一焊盘电极PE1可以形成为第二导电层C2。栅电极GE、第二电力导电层PL2b和/或第一焊盘电极PE1可以在相同的工艺中并行地(或同时地)形成，但是本公开不限于此。
如参考图9和图10描述的，为了减小或最小化焊盘组件PD的接触电阻，包括第一焊盘电极PE1的第二导电层C2可以形成为其中钛(Ti)、铜(Cu)和/或氧化铟锡(ITO)顺序地或重复地堆叠的多层结构。因此，因为改善了与氧化物层(例如，氧化铝层)的接触电阻，所以可以如以上所描述的那样解决焊盘组件PD的热问题和显示面板PNL的亮度的降低。
参考图17，接下来，在第二导电层C2上形成层间绝缘层ILD，并且在层间绝缘层ILD上形成第一晶体管电极TE1、第二晶体管电极TE2、第三电力导电层PL2c和/或焊盘连接电极PCE。第一晶体管电极TE1和第二晶体管电极TE2可以在显示区域DA中(例如，在像素PXL中)设置在栅电极GE上。第一晶体管电极TE1可以通过穿过层间绝缘层ILD形成的接触孔电连接到半导体图案SCP的第一区域。第二晶体管电极TE2可以通过穿过层间绝缘层ILD形成的接触孔电连接到半导体图案SCP的第二区域。此外，第二晶体管电极TE2可以通过穿过层间绝缘层ILD和缓冲层BFL形成的接触孔电连接到下导电层BML。
第三电力导电层PL2c可以在显示区域DA中(例如，在像素PXL中)设置在第一电力导电层PL2a和/或第二电力导电层PL2b上。第三电力导电层PL2c可以通过穿过层间绝缘层ILD和缓冲层BFL形成的接触孔电连接到第一电力导电层PL2a。此外，第三电力导电层PL2c可以通过穿过层间绝缘层ILD形成的接触孔电连接到第二电力导电层PL2b。
焊盘连接电极PCE可以在非显示区域NDA中(例如，在焊盘区域PDA中)设置在第一焊盘电极PE1上。焊盘连接电极PCE的一端可以通过穿过层间绝缘层ILD形成的接触孔电连接到第一焊盘电极PE1。此外，焊盘连接电极PCE的另一端可以通过穿过层间绝缘层ILD和缓冲层BFL形成的接触孔电连接到扇出线FL。因此，第一焊盘电极PE1可以通过焊盘连接电极PCE电连接到扇出线FL。
第一晶体管电极TE1、第二晶体管电极TE2、第三电力导电层PL2c和/或焊盘连接电极PCE可以形成为第三导电层C3。第一晶体管电极TE1、第二晶体管电极TE2、第三电力导电层PL2c和/或焊盘连接电极PCE可以在相同的工艺中并行地(或同时地)形成，但是本公开不一定限于此。
参考图18，接下来，在第三导电层C3上形成钝化层PSV，并且在钝化层PSV上形成过孔层VIA。钝化层PSV和/或过孔层VIA可以遍及显示区域DA和非显示区域NDA(例如，遍及像素PXL和焊盘区域PDA)形成。
参考图19和图20，然后蚀刻钝化层PSV和过孔层VIA。图20是图19的区域A的放大图。
可以在相同的工艺中并行地(或同时地)蚀刻显示区域DA和非显示区域NDA(例如，像素PXL和焊盘区域PDA)的钝化层PSV和过孔层VIA。因此，可以通过减少掩模的数量来简化制造工艺。如此，在并行地(或同时地)蚀刻钝化层PSV和过孔层VIA的情况下，钝化层PSV和过孔层VIA的蚀刻表面可以形成相同的平面。
蚀刻显示区域DA(例如，像素PXL)的钝化层PSV和过孔层VIA，从而可以形成暴露第三导电层C3的接触孔。接触孔可以分别暴露第一晶体管电极TE1和第三电力导电层PL2c，但是本公开不一定限于此。
蚀刻非显示区域NDA(例如，焊盘区域PDA)的钝化层PSV和过孔层VIA，从而可以形成暴露层间绝缘层ILD和第三导电层C3的开口OP。钝化层PSV和过孔层VIA中的每个的开口OP可以暴露层间绝缘层ILD和焊盘连接电极PCE。
在一个或更多个实施方式中，在蚀刻钝化层PSV和过孔层VIA的工艺中，可以初次蚀刻位于下部位置处的层间绝缘层ILD。例如，形成钝化层PSV和过孔层VIA的开口OP并且执行过度蚀刻，从而可以部分地去除被钝化层PSV和过孔层VIA的开口OP暴露的层间绝缘层ILD。在这种情况下，如图20中所示，被钝化层PSV和过孔层VIA的开口OP暴露的层间绝缘层ILD的在第三方向(例如，Z轴方向)上的厚度H1可以小于被钝化层PSV和/或过孔层VIA覆盖的层间绝缘层ILD的在第三方向(例如，Z轴方向)上的厚度H2。在层间绝缘层ILD被初次蚀刻以被部分地去除的情况下，第一焊盘电极PE1可以被层间绝缘层ILD保护，并且同时可以防止层间绝缘层ILD在随后的工艺中残留在焊盘组件PD的接触部CNT中。另外，在过度蚀刻钝化层PSV和过孔层VIA以初次蚀刻层间绝缘层ILD的情况下，不需要用于初次蚀刻层间绝缘层ILD的附加掩模，从而可以提高工艺的经济效率。
参考图21，接下来，在过孔层VIA上或在过孔层VIA的开口OP中形成第一电极ELT1、第二电极ELT2和/或子连接电极PCEa。第一电极ELT1和第二电极ELT2可以在显示区域DA中(例如，在像素PXL中)设置在过孔层VIA上。例如，第一电极ELT1和第二电极ELT2可以形成在设置于过孔层VIA上的堤部图案BNP上。第一电极ELT1可以通过穿过过孔层VIA和钝化层PSV形成的接触孔电连接到第一晶体管电极TE1。第二电极ELT2可以通过穿过过孔层VIA和钝化层PSV形成的接触孔电连接到第三电力导电层PL2c。
子连接电极PCEa可以在非显示区域NDA中(例如，在焊盘区域PDA中)设置在焊盘连接电极PCE上。子连接电极PCEa可以直接形成在被过孔层VIA和钝化层PSV的开口OP暴露的焊盘连接电极PCE上。例如，子连接电极PCEa可以在随后的工艺中用于保护焊盘连接电极PCE。
第一电极ELT1、第二电极ELT2和/或子连接电极PCEa可以形成为第四导电层C4。第一电极ELT1、第二电极ELT2和/或子连接电极PCEa可以在相同的工艺中并行地(或同时地)形成，但是本公开不一定限于此。
如以上所描述的，在第一焊盘电极PE1形成为第二导电层C2(或栅极导电层)的情况下，第一焊盘电极PE1可以被层间绝缘层ILD保护，从而防止在形成第四导电层C4的工艺中第一焊盘电极PE1被蚀刻剂损坏。
参考图22，接下来，在第四导电层C4上形成第一绝缘层INS1。第一绝缘层INS1可以遍及显示区域DA和非显示区域NDA(例如，遍及像素PXL和焊盘区域PDA)形成。
参考图23，接下来，蚀刻第一绝缘层INS1。可以蚀刻非显示区域NDA(例如，焊盘区域PDA)的第一绝缘层INS1，以形成暴露层间绝缘层ILD的接触部CNT。
在一个或更多个实施方式中，在蚀刻第一绝缘层INS1的工艺中，位于下部位置处的层间绝缘层ILD可以被第二次蚀刻。例如，可以形成第一绝缘层INS1的接触部CNT并且可以对第一绝缘层INS1进行过度蚀刻以部分地去除被第一绝缘层INS1的接触部CNT暴露的层间绝缘层ILD。在这种情况下，被第一绝缘层INS1的接触部CNT暴露的层间绝缘层ILD的在第三方向(例如，Z轴方向)上的厚度可以小于被第一绝缘层INS1覆盖的层间绝缘层ILD的在第三方向(例如，Z轴方向)上的厚度。在层间绝缘层ILD被第二次蚀刻以被部分地去除的情况下，第一焊盘电极PE1可以被层间绝缘层ILD保护，并且同时可以防止层间绝缘层ILD在随后的工艺中残留在焊盘组件PD的接触部CNT中。另外，在过度蚀刻第一绝缘层INS1以第二次蚀刻层间绝缘层ILD的情况下，不需要用于第二次蚀刻层间绝缘层ILD的附加掩模，从而可以提高工艺的经济效率。
参考图24，接下来，在像素PXL的第一绝缘层INS1上形成堤部BNK，并且在由堤部BNK划分的空间中设置发光元件LD。发光元件LD可以在发光元件墨水中以分散形式制备，并且可以通过喷墨印刷方法等提供给像素PXL。例如，发光元件LD可以分散在挥发性溶剂中并且提供给像素PXL。随后，如果将对准信号(或电压)提供给第一电极ELT1和第二电极ELT2，则可以在第一电极ELT1和第二电极ELT2之间形成电场，由此发光元件LD可以在第一电极ELT1和第二电极ELT2之间对准。在发光元件LD已经对准之后，可以通过挥发方法或其它方法去除溶剂。因此，发光元件LD可以可靠地布置在第一电极ELT1和第二电极ELT2之间。
参考图25，接下来，在发光元件LD上形成第二绝缘层INS2。第二绝缘层INS2可以遍及显示区域DA和非显示区域NDA(例如，遍及像素PXL和焊盘区域PDA)形成。
参考图26，接下来，蚀刻第二绝缘层INS2。可以在相同的工艺中并行地(或同时地)蚀刻显示区域DA和非显示区域NDA(例如，像素PXL和焊盘区域PDA)的第二绝缘层INS2。因此，可以通过减少掩模的数量来简化制造工艺。
可以蚀刻显示区域DA(例如，像素PXL)的第二绝缘层INS2以形成暴露第四导电层C4(例如，第一电极ELT1)的接触孔。此外，第二绝缘层INS2可以覆盖发光元件LD，并且可以被部分地去除以暴露发光元件LD的第一端EP1和第二端EP2。
可以蚀刻非显示区域NDA(例如，焊盘区域PDA)的第二绝缘层INS2以形成开口OP。在一个或更多个实施方式中，在蚀刻第二绝缘层INS2的工艺中，位于下部位置处的层间绝缘层ILD可以被第三次蚀刻，以形成接触部CNT。在这种情况下，接触部CNT(即，第一绝缘层INS1和层间绝缘层ILD的蚀刻表面)可以形成相同的平面。例如，可以形成第二绝缘层INS2的开口OP并且可以对第二绝缘层INS2进行过度蚀刻以完全去除被第二绝缘层INS2的开口OP和第一绝缘层INS1的接触部CNT暴露的层间绝缘层ILD。因此，第一焊盘电极PE1可以被层间绝缘层ILD和第一绝缘层INS1的接触部CNT暴露。
根据一个或更多个实施方式，层间绝缘层ILD和/或第一绝缘层INS1可以暴露第一焊盘电极PE1的上表面，但是可以覆盖第一焊盘电极PE1的侧表面。在这种情况下，因为第一焊盘电极PE1的侧表面可以被层间绝缘层ILD和/或第一绝缘层INS1保护，所以可以防止第一焊盘电极PE1的侧表面被损坏。
如以上所描述的，在通过初次蚀刻到第三次蚀刻顺序地去除层间绝缘层ILD的情况下，可以保护第一焊盘电极PE1，并且同时可以防止层间绝缘层ILD残留在焊盘组件PD的接触部CNT中。此外，在过度蚀刻第二绝缘层INS2以第三次蚀刻层间绝缘层ILD的情况下，可以不需要用于第三次蚀刻层间绝缘层ILD的附加掩模，从而可以提高工艺的经济效率。
参考图27，接下来，形成第一连接电极CNE1和/或第二焊盘电极PE2。第一连接电极CNE1可以在显示区域DA中(例如，在像素PXL中)形成在发光元件LD上。第一连接电极CNE1可以电连接到发光元件LD的被第二绝缘层INS2暴露的第一端EP1。第一连接电极CNE1可以通过穿过第二绝缘层INS2和第一绝缘层INS1形成的接触孔电连接到第一电极ELT1。
第二焊盘电极PE2可以在非显示区域NDA中(例如，在焊盘区域PDA中)形成在第一焊盘电极PE1上。第二焊盘电极PE2可以接触被层间绝缘层ILD和第一绝缘层INS1的接触部CNT暴露的第一焊盘电极PE1。
第一连接电极CNE1和/或第二焊盘电极PE2可以形成为第五导电层C5。第一连接电极CNE1和/或第二焊盘电极PE2可以在相同的工艺中并行地(或同时地)形成，但是本公开不一定限于此。
参考图28，接下来，在第五导电层C5上形成第三绝缘层INS3。第三绝缘层INS3可以遍及显示区域DA和非显示区域NDA(例如，遍及像素PXL和焊盘区域PDA)形成。
参考图29，接下来，蚀刻第三绝缘层INS3。可以在相同的工艺中并行地(或同时地)蚀刻显示区域DA和非显示区域NDA(例如，像素PXL和焊盘区域PDA)的第三绝缘层INS3。因此，可以通过减少掩模的数量来简化制造工艺。
可以蚀刻显示区域DA(例如，像素PXL)的第三绝缘层INS3以形成暴露第四导电层C4(例如，第二电极ELT2)的接触孔。此外，第三绝缘层INS3可以覆盖第一连接电极CNE1、第二绝缘层INS2和/或发光元件LD，并且可以被部分地去除以暴露发光元件LD的第二端EP2。
可以蚀刻非显示区域NDA(例如，焊盘区域PDA)的第三绝缘层INS3以形成接触部CNT。第二焊盘电极PE2可以被第三绝缘层INS3的接触部CNT暴露。
参考图30，接下来，可以通过在第三绝缘层INS3上形成第二连接电极CNE2和/或第三焊盘电极PE3来完成图5和图8的显示设备。第二连接电极CNE2可以在显示区域DA中(例如，在像素PXL中)形成在发光元件LD上。第二连接电极CNE2可以电连接到发光元件LD的被第三绝缘层INS3暴露的第二端EP2。第二连接电极CNE2可以通过穿过第三绝缘层INS3、第二绝缘层INS2和第一绝缘层INS1形成的接触孔电连接到第二电极ELT2。
第三焊盘电极PE3可以在非显示区域NDA中(例如，在焊盘区域PDA中)形成在第二焊盘电极PE2上。第三焊盘电极PE3可以接触被第三绝缘层INS3的接触部CNT暴露的第二焊盘电极PE2。
第二连接电极CNE2和/或第三焊盘电极PE3可以形成为第六导电层C6。第二连接电极CNE2和/或第三焊盘电极PE3可以在相同的工艺中并行地(或同时地)形成，但是本公开不一定限于此。
根据上述实施方式，由于通过初次蚀刻工艺到第三次蚀刻工艺顺序地去除层间绝缘层ILD，因此可以防止层间绝缘层ILD残留在焊盘组件PD的接触部CNT中。此外，由于过度蚀刻设置在层间绝缘层ILD之上的绝缘层以蚀刻层间绝缘层ILD，因此不需要用于蚀刻层间绝缘层ILD的附加掩模，从而可以确保工艺的经济效率。
在下文中，将描述实施方式。在以下实施方式中，与已经描述的组件相同的组件将由相同的附图标号表示，并且将省略或简化重复的描述。
图31至图33是描述制造根据本公开的一个或更多个实施方式的显示设备的方法的各个工艺步骤的剖视图。图31至图33是用于描述制造图5和图11的显示设备的方法的剖视图。与图5和图11的组件基本上相同的组件由相同的附图标号表示，并且将省略其详细描述。
参考图31，在第五导电层C5上形成第三绝缘层INS3。第三绝缘层INS3可以遍及显示区域DA和非显示区域NDA(例如，遍及像素PXL和焊盘区域PDA)形成。因为已经参考图15至图27详细描述了在衬底SUB上设置第五导电层C5的步骤，所以将省略重复的描述。
参考图32，接下来，蚀刻第三绝缘层INS3。可以在相同的工艺中并行地(或同时地)蚀刻显示区域DA和非显示区域NDA(例如，像素PXL和焊盘区域PDA)的第三绝缘层INS3。因此，如以上所描述的，可以通过减少掩模的数量来简化制造工艺。
可以蚀刻显示区域DA(例如，像素PXL)的第三绝缘层INS3以形成暴露第四导电层C4(例如，第二电极ELT2)的接触孔。此外，第三绝缘层INS3可以覆盖第一连接电极CNE1、第二绝缘层INS2和/或发光元件LD，并且可以被部分地去除以暴露发光元件LD的第二端EP2。
可以蚀刻非显示区域NDA(例如，焊盘区域PDA)的第三绝缘层INS3以形成开口OP。第二焊盘电极PE2可以被第三绝缘层INS3的开口OP暴露。例如，第三绝缘层INS3可以完全被开口，以便不与构成包括第二焊盘电极PE2的焊盘组件PD的电路元件重叠。
参考图33，接下来，可以通过形成第二连接电极CNE2和/或第三焊盘电极PE3来完成图5和图11的显示设备。第二连接电极CNE2可以在显示区域DA中(例如，在像素PXL中)形成在发光元件LD上。第二连接电极CNE2可以电连接到发光元件LD的被第三绝缘层INS3暴露的第二端EP2。第二连接电极CNE2可以通过穿过第三绝缘层INS3、第二绝缘层INS2和第一绝缘层INS1形成的接触孔电连接到第二电极ELT2。
第三焊盘电极PE3可以在非显示区域NDA中(例如，在焊盘区域PDA中)形成在第二焊盘电极PE2上。第三焊盘电极PE3可以接触被第三绝缘层INS3的开口OP暴露的第二焊盘电极PE2。
第二连接电极CNE2和/或第三焊盘电极PE3可以形成为第六导电层C6。第二连接电极CNE2和/或第三焊盘电极PE3可以在相同的工艺中并行地(或同时地)形成，但是本公开不一定限于此。
如以上所描述的，在第三绝缘层INS3被开口以暴露焊盘组件PD的情况下，可以省略插置在构成焊盘组件PD的第二焊盘电极PE2和第三焊盘电极PE3之间的第三绝缘层INS3，从而可以减小或最小化焊盘组件PD的台阶，并且焊盘组件PD可以可靠地连接到电路板等。
图34至图36是描述制造根据本公开的一个或更多个实施方式的显示设备的方法的各个工艺步骤的剖视图。图34至图36是用于描述制造图5和图12的显示设备的方法的剖视图。与图5和图12的组件基本上相同的组件由相同的附图标号表示，并且将省略其详细描述。
参考图34，在第三导电层C3上形成钝化层PSV，并且在钝化层PSV上形成过孔层VIA。钝化层PSV和/或过孔层VIA可以遍及显示区域DA和非显示区域NDA(例如，遍及像素PXL和焊盘区域PDA)形成。因为已经参考图15至图17详细描述了在衬底SUB上设置第三导电层C3的步骤，所以将省略重复的描述。
参考图35，然后蚀刻钝化层PSV和过孔层VIA。可以在相同的工艺中并行地(或同时地)蚀刻显示区域DA和非显示区域NDA(例如，像素PXL和焊盘区域PDA)的钝化层PSV和过孔层VIA。因此，如以上所描述的，可以通过减少掩模的数量来简化制造工艺。如此，在并行地(或同时地)蚀刻钝化层PSV和过孔层VIA的情况下，钝化层PSV和过孔层VIA的蚀刻表面可以形成相同的平面。
蚀刻显示区域DA(例如，像素PXL)的钝化层PSV和过孔层VIA，从而可以形成暴露第三导电层C3的接触孔。接触孔可以分别暴露第一晶体管电极TE1和第三电力导电层PL2c，但是本公开不一定限于此。
蚀刻非显示区域NDA(例如，焊盘区域PDA)的钝化层PSV和过孔层VIA，从而可以形成暴露层间绝缘层ILD的开口OP。例如，钝化层PSV和过孔层VIA可以覆盖焊盘连接电极PCE，但是可以被开口以部分地暴露层间绝缘层ILD。换言之，焊盘连接电极PCE可以被钝化层PSV和/或过孔层VIA覆盖和保护。
在蚀刻钝化层PSV和过孔层VIA的工艺中，可以初次蚀刻位于下部位置处的层间绝缘层ILD。例如，形成钝化层PSV和过孔层VIA的开口OP并且执行过度蚀刻，从而可以部分地去除被钝化层PSV和过孔层VIA的开口OP暴露的层间绝缘层ILD。在这种情况下，被钝化层PSV和过孔层VIA的开口OP暴露的层间绝缘层ILD的在第三方向(例如，Z轴方向)上的厚度可以小于被钝化层PSV和/或过孔层VIA覆盖的层间绝缘层ILD的在第三方向(例如，Z轴方向)上的厚度。如以上所描述的，在层间绝缘层ILD被初次蚀刻以被部分地去除的情况下，第一焊盘电极PE1可以被层间绝缘层ILD保护，并且同时可以防止层间绝缘层ILD在随后的工艺中残留在焊盘组件PD的接触部CNT中。
参考图36，接下来，可以通过形成第四导电层C4、第五导电层C5和第六导电层C6来完成图5和图12的显示设备。如以上所描述的，在焊盘连接电极PCE被钝化层PSV和/或过孔层VIA覆盖和保护的情况下，在形成第四导电层C4的步骤中，可以省略用于保护焊盘连接电极PCE的子连接电极PCEa(参见图21)。因为已经参考图21至图30详细描述了形成第四导电层C4、第五导电层C5和第六导电层C6的步骤，所以将省略重复的描述。
图37至图41是描述制造根据本公开的实施方式的显示设备的方法的各个工艺步骤的剖视图。图37至图41是用于描述制造图5和图13的显示设备的方法的剖视图。与图5和图13的组件基本上相同的组件由相同的附图标号表示，并且将省略其详细描述。
参考图37，蚀刻第二绝缘层INS2。因为已经参考图15至图25详细描述了在衬底SUB上形成第二绝缘层INS2的步骤，所以将省略重复的描述。
可以在相同的工艺中并行地(或同时地)蚀刻显示区域DA和非显示区域NDA(例如，像素PXL和焊盘区域PDA)的第二绝缘层INS2。因此，如以上所描述的，可以通过减少掩模的数量来简化制造工艺。
可以蚀刻显示区域DA(例如，像素PXL)的第二绝缘层INS2以形成暴露第四导电层C4(例如，第一电极ELT1)的接触孔。此外，第二绝缘层INS2可以覆盖发光元件LD，并且可以被部分地去除以暴露发光元件LD的第一端EP1和第二端EP2。
可以蚀刻非显示区域NDA(例如，焊盘区域PDA)的第二绝缘层INS2以形成开口OP。在一个或更多个实施方式中，在蚀刻第二绝缘层INS2的工艺中，可以第三次蚀刻位于下部位置处的层间绝缘层ILD。例如，可以形成第二绝缘层INS2的开口OP并且可以对第二绝缘层INS2进行过度蚀刻以部分地去除被第二绝缘层INS2的开口OP和第一绝缘层INS1的接触部CNT暴露的层间绝缘层ILD。在这种情况下，被第二绝缘层INS2的开口OP和第一绝缘层INS1的接触部CNT暴露的层间绝缘层ILD的在第三方向(例如，Z轴方向)上的厚度可以小于被第一绝缘层INS1覆盖的层间绝缘层ILD的在第三方向(例如，Z轴方向)上的厚度。在层间绝缘层ILD被第三次蚀刻以被部分地去除的情况下，第一焊盘电极PE1可以被层间绝缘层ILD保护，并且同时可以防止层间绝缘层ILD在随后的工艺中残留在焊盘组件PD的接触部CNT中。另外，在过度蚀刻第二绝缘层INS2以第三次蚀刻层间绝缘层ILD的情况下，不需要用于第三次蚀刻层间绝缘层ILD的附加掩模，从而可以提高工艺的经济效率。
参考图38，接下来，在第二绝缘层INS2上形成第一连接电极CNE1。第一连接电极CNE1可以在显示区域DA中(例如，在像素PXL中)形成在发光元件LD上。第一连接电极CNE1可以电连接到发光元件LD的被第二绝缘层INS2暴露的第一端EP1。第一连接电极CNE1可以通过穿过第二绝缘层INS2和第一绝缘层INS1形成的接触孔电连接到第一电极ELT1。第一连接电极CNE1可以形成为第五导电层C5。
参考图39，接下来，在第五导电层C5上形成第三绝缘层INS3。第三绝缘层INS3可以遍及显示区域DA和非显示区域NDA(例如，遍及像素PXL和焊盘区域PDA)形成。
参考图40，接下来，蚀刻第三绝缘层INS3。可以在相同的工艺中并行地(或同时地)蚀刻显示区域DA和非显示区域NDA(例如，像素PXL和焊盘区域PDA)的第三绝缘层INS3。因此，如以上所描述的，可以通过减少掩模的数量来简化制造工艺。
可以蚀刻显示区域DA(例如，像素PXL)的第三绝缘层INS3以形成暴露第四导电层C4(例如，第二电极ELT2)的接触孔。此外，第三绝缘层INS3可以覆盖第一连接电极CNE1、第二绝缘层INS2和/或发光元件LD，并且可以被部分地去除以暴露发光元件LD的第二端EP2。
可以蚀刻非显示区域NDA(例如，焊盘区域PDA)的第三绝缘层INS3以形成接触部CNT。在一个或更多个实施方式中，在蚀刻第三绝缘层INS3的工艺中，位于下部位置处的层间绝缘层ILD可以被第四次蚀刻以形成接触部CNT。例如，可以形成第三绝缘层INS3的接触部CNT并且可以对第三绝缘层INS3进行过度蚀刻以完全去除被第三绝缘层INS3的接触部CNT暴露的层间绝缘层ILD。因此，第一焊盘电极PE1可以被层间绝缘层ILD、第一绝缘层INS1和第三绝缘层INS3的接触部CNT暴露。
如以上所描述的，在通过初次蚀刻到第四次蚀刻顺序地去除层间绝缘层ILD的情况下，可以保护第一焊盘电极PE1，并且同时可以防止层间绝缘层ILD残留在焊盘组件PD的接触部CNT中。此外，在过度蚀刻第三绝缘层INS3以第四次蚀刻层间绝缘层ILD的情况下，不需要用于第四次蚀刻层间绝缘层ILD的附加掩模，从而可以提高工艺的经济效率。
参考图41，接下来，可以通过在第三绝缘层INS3上形成第二连接电极CNE2和/或第二焊盘电极PE2来完成图5和图13的显示设备。第二连接电极CNE2可以在显示区域DA中(例如，在像素PXL中)形成在发光元件LD上。第二连接电极CNE2可以电连接到发光元件LD的被第三绝缘层INS3暴露的第二端EP2。第二连接电极CNE2可以通过穿过第三绝缘层INS3、第二绝缘层INS2和第一绝缘层INS1形成的接触孔电连接到第二电极ELT2。
第二焊盘电极PE2可以在非显示区域NDA中(例如，在焊盘区域PDA中)形成在第一焊盘电极PE1上。第二焊盘电极PE2可以接触被穿过第三绝缘层INS3、第一绝缘层INS1和层间绝缘层ILD的接触部CNT暴露的第一焊盘电极PE1。
第二连接电极CNE2和/或第二焊盘电极PE2可以形成为第六导电层C6。第二连接电极CNE2和/或第二焊盘电极PE2可以在相同的工艺中并行地(或同时地)形成，但是本公开不一定限于此。
如此，在第二焊盘电极PE2构成第六导电层C6的情况下，在形成第六导电层C6之前，通过初次蚀刻工艺到第四次蚀刻工艺顺序地去除层间绝缘层ILD，从而形成接触部CNT。因此，可以保护第一焊盘电极PE1，并且同时防止层间绝缘层ILD残留在焊盘组件PD的接触部CNT中。如以上所描述的，由于过度蚀刻设置在层间绝缘层ILD之上的绝缘层以蚀刻层间绝缘层ILD，因此不需要用于蚀刻层间绝缘层ILD的附加掩模，从而可以确保工艺的经济效率。
图42至图44是描述制造根据本公开的一个或更多个实施方式的显示设备的方法的各个工艺步骤的剖视图。图42至图44是用于描述制造图6和图14的显示设备的方法的剖视图。与图6和图14的组件基本上相同的组件由相同的附图标号表示，并且将省略其详细描述。
参考图42，在发光元件LD上形成第二绝缘层INS2。第二绝缘层INS2可以遍及显示区域DA和非显示区域NDA(例如，遍及像素PXL和焊盘区域PDA)形成。因为已经参考图15至图24详细描述了在衬底SUB上设置发光元件LD的步骤，所以将省略重复的描述。
参考图43，接下来，蚀刻第二绝缘层INS2。可以部分地去除显示区域DA(例如，像素PXL)的第二绝缘层INS2以暴露发光元件LD的第一端EP1和第二端EP2。例如，第二绝缘层INS2可以从除了发光元件LD的一个区域之外的区域完全去除。
在一个或更多个实施方式中，在蚀刻非显示区域NDA(例如，焊盘区域PDA)的第二绝缘层INS2的工艺中，位于下部位置处的层间绝缘层ILD可以被第三次蚀刻以形成接触部CNT。例如，可以过度蚀刻第二绝缘层INS2以完全去除被第一绝缘层INS1和层间绝缘层ILD的接触部CNT暴露的层间绝缘层ILD。因此，第一焊盘电极PE1可以被第一绝缘层INS1和层间绝缘层ILD的接触部CNT暴露。
如以上所描述的，在通过初次蚀刻工艺到第三次蚀刻工艺顺序地去除层间绝缘层ILD以形成接触部CNT的情况下，可以保护第一焊盘电极PE1，并且同时可以防止层间绝缘层ILD残留在焊盘组件PD的接触部CNT中。如以上所描述的，由于过度蚀刻设置在层间绝缘层ILD之上的绝缘层以蚀刻层间绝缘层ILD，因此不需要用于蚀刻层间绝缘层ILD的附加掩模，从而可以确保工艺的经济效率。
参考图44，接下来，可以通过形成第一连接电极CNE1、第二连接电极CNE2和/或第二焊盘电极PE2来完成图6和图14的显示设备。
第一连接电极CNE1和第二连接电极CNE2可以在显示区域DA中(例如，在像素PXL中)形成在发光元件LD上。例如，第一连接电极CNE1可以形成在发光元件LD的被第二绝缘层INS2暴露的第一端EP1上。第一连接电极CNE1可以通过穿过第一绝缘层INS1形成的接触孔电连接到第一电极ELT1。第二连接电极CNE2可以形成在发光元件LD的被第二绝缘层INS2暴露的第二端EP2上。第二连接电极CNE2可以通过穿过第一绝缘层INS1形成的接触孔电连接到第二电极ELT2。
第二焊盘电极PE2可以在非显示区域NDA中(例如，在焊盘区域PDA中)形成在第一焊盘电极PE1上。第二焊盘电极PE2可以通过穿过第一绝缘层INS1和层间绝缘层ILD的接触部CNT接触第一焊盘电极PE1。
第一连接电极CNE1、第二连接电极CNE2和/或第二焊盘电极PE2可以形成为第五导电层C5。第一连接电极CNE1、第二连接电极CNE2和/或第二焊盘电极PE2可以在相同的工艺中并行地(或同时地)形成。在第一连接电极CNE1、第二连接电极CNE2和/或第二焊盘电极PE2形成为第五导电层C5的情况下，可以省略第三绝缘层INS3(参见图30)和第六导电层C6(参见图30)，从而可以减少掩模的数量，并且由此可以简化制造工艺。
本领域技术人员应当理解，在不背离本公开的精神或范围的情况下，可以进行改变。因此，上述实施方式被认为是说明性的而不是限制性的。本公开的范围由所附的权利要求书而不是由权利要求书之后的描述来限定，并且落入权利要求书或其等同内的所有改变旨在由权利要求书所涵盖。
根据本公开的一个或更多个实施方式，通过将构成焊盘组件的第一焊盘电极形成为第二导电层(或栅极导电层)，防止了第一焊盘电极被损坏，并且同时改善了焊盘组件的接触电阻，因此解决了焊盘组件的热问题和显示面板的亮度的降低。
此外，通过顺序地蚀刻设置在第一焊盘电极上的层间绝缘层来形成焊盘组件的接触部，从而防止了层间绝缘层残留在接触部上。
本公开的实施方式的效果、方面和特征不受前述限制，并且本文中预期其它各种效果、方面和特征。

Claims (22)

1.显示设备，包括：
衬底，包括显示区域和非显示区域，所述显示区域中定位有像素；
第一电极和第二电极，在所述显示区域中并且彼此间隔开；
发光元件，在所述第一电极和所述第二电极之间；
连接电极，电连接到所述发光元件；
扇出线，在所述非显示区域中电连接到所述像素；
第一焊盘电极，在所述扇出线上；
焊盘连接电极，在所述扇出线和所述第一焊盘电极上，并且将所述扇出线和所述第一焊盘电极电连接；以及
第二焊盘电极，与所述连接电极中的至少一个在相同的层处，并且接触所述第一焊盘电极。
2.根据权利要求1所述的显示设备，还包括：
下导电层，在所述衬底上；
栅电极，在所述下导电层上；
半导体图案，在所述下导电层和所述栅电极之间；以及
源电极和漏电极，在所述半导体图案上，
其中，所述第一焊盘电极与所述栅电极在相同的层处。
3.根据权利要求2所述的显示设备，其中，所述焊盘连接电极与所述源电极或所述漏电极在相同的层处。
4.根据权利要求3所述的显示设备，还包括覆盖所述焊盘连接电极的子连接电极。
5.根据权利要求4所述的显示设备，其中，所述子连接电极与所述第一电极和所述第二电极在相同的层处。
6.根据权利要求2所述的显示设备，其中，所述扇出线与所述下导电层在相同的层处。
7.根据权利要求2所述的显示设备，还包括在所述源电极或所述漏电极上的钝化层，
其中，所述钝化层包括暴露所述第二焊盘电极的开口。
8.根据权利要求7所述的显示设备，其中，所述钝化层覆盖所述焊盘连接电极。
9.根据权利要求1所述的显示设备，其中，所述第一焊盘电极包括：
第一电极层，包括钛；
第二电极层，在所述第一电极层上并且包括铜；
第三电极层，在所述第二电极层上并且包括钛；以及
第四电极层，在所述第三电极层上并且包括氧化铟锡。
10.根据权利要求1所述的显示设备，其中，所述连接电极包括第一连接电极和第二连接电极，所述第一连接电极电连接到所述发光元件的第一端，所述第二连接电极电连接到所述发光元件的第二端。
11.根据权利要求10所述的显示设备，还包括在所述第一连接电极和所述第二连接电极之间的绝缘层。
12.根据权利要求11所述的显示设备，还包括在所述第二焊盘电极上的第三焊盘电极，
其中，所述第二焊盘电极与所述第一连接电极在相同的层处，以及
其中，所述第三焊盘电极与所述第二连接电极在相同的层处。
13.根据权利要求11所述的显示设备，其中，所述绝缘层包括暴露所述第二焊盘电极的开口。
14.根据权利要求11所述的显示设备，其中，所述第二焊盘电极与所述第二连接电极在相同的层处。
15.根据权利要求10所述的显示设备，其中，所述第一连接电极和所述第二连接电极在相同的层处。
16.制造显示设备的方法，包括：
在衬底的显示区域中形成下导电层，并且在所述衬底的非显示区域中形成扇出线；
在所述下导电层上形成栅电极，并且在所述扇出线上形成第一焊盘电极；
在所述栅电极上形成源电极和漏电极，并且在所述第一焊盘电极上形成焊盘连接电极；
在所述源电极或所述漏电极上形成第一电极和第二电极；
在所述第一电极和所述第二电极之间设置发光元件；以及
在所述发光元件上形成连接电极，并且在所述第一焊盘电极上形成第二焊盘电极；
其中，所述焊盘连接电极将所述扇出线和所述第一焊盘电极电连接，以及
其中，所述第二焊盘电极接触所述第一焊盘电极。
17.根据权利要求16所述的方法，还包括：
在所述栅电极和所述第一焊盘电极上形成层间绝缘层；
在所述层间绝缘层上形成钝化层；
通过蚀刻所述钝化层形成开口；以及
初次蚀刻被所述钝化层的所述开口暴露的所述层间绝缘层。
18.根据权利要求17所述的方法，其中，被所述钝化层的所述开口暴露的所述层间绝缘层的厚度小于被所述钝化层覆盖的所述层间绝缘层的厚度。
19.根据权利要求17所述的方法，还包括在所述钝化层上形成过孔层，
其中，在形成所述开口时，并行地蚀刻所述钝化层和所述过孔层，并且所述钝化层和所述过孔层的蚀刻表面形成相同的平面。
20.根据权利要求17所述的方法，还包括：
在所述第一电极和所述第二电极上形成第一绝缘层；
通过蚀刻所述第一绝缘层形成接触部；以及
第二次蚀刻被所述第一绝缘层的所述接触部暴露的所述层间绝缘层。
21.根据权利要求20所述的方法，还包括：
在所述发光元件上形成第二绝缘层；
通过蚀刻所述第二绝缘层形成开口；以及
通过第三次蚀刻被所述第二绝缘层的所述开口暴露的所述层间绝缘层来形成接触部。
22.根据权利要求21所述的方法，其中，所述第二焊盘电极通过所述层间绝缘层的所述接触部和所述第一绝缘层的所述接触部接触所述第一焊盘电极。
CN202210796637.0A 2021-07-08 2022-07-06 显示设备及制造显示设备的方法 Pending CN115666177A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210089851A KR20230010104A (ko) 2021-07-08 2021-07-08 표시 장치 및 그 제조 방법
KR10-2021-0089851 2021-07-08

Publications (1)

Publication Number Publication Date
CN115666177A true CN115666177A (zh) 2023-01-31

Family

ID=84799454

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210796637.0A Pending CN115666177A (zh) 2021-07-08 2022-07-06 显示设备及制造显示设备的方法

Country Status (4)

Country Link
US (1) US20230008145A1 (zh)
KR (1) KR20230010104A (zh)
CN (1) CN115666177A (zh)
WO (1) WO2023282626A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011211047A (ja) * 2010-03-30 2011-10-20 Sharp Corp 表示装置、表示装置の製造方法および表示装置の駆動方法
JP7379114B2 (ja) * 2019-11-25 2023-11-14 株式会社ジャパンディスプレイ 表示装置
KR20210086309A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치

Also Published As

Publication number Publication date
KR20230010104A (ko) 2023-01-18
WO2023282626A1 (ko) 2023-01-12
US20230008145A1 (en) 2023-01-12

Similar Documents

Publication Publication Date Title
EP3855495A1 (en) Display device and manufacturing method thereof
EP3855494A1 (en) Display device and method for manufacturing same
CN113302742A (zh) 显示装置
CN113196487A (zh) 显示装置及其制造方法
CN113330570A (zh) 显示设备及其制造方法
EP3869559A1 (en) Display device
CN113692648A (zh) 显示装置及制造显示装置的方法
CN114375497A (zh) 显示装置及制造其的方法
CN113169211A (zh) 显示装置及其制造方法
KR20220039914A (ko) 표시 장치
US20210407970A1 (en) Pixel and display device having the same
CN114914263A (zh) 显示设备
CN113785400A (zh) 显示设备及其制造方法
CN116525638A (zh) 显示设备
KR20230020627A (ko) 표시 장치
CN115666177A (zh) 显示设备及制造显示设备的方法
CN116490975A (zh) 像素、包括其的显示设备和制造显示设备的方法
CN116097437A (zh) 显示装置
CN113644093A (zh) 像素和包括像素的显示装置
EP4333057A1 (en) Display device and method of fabricating the same
EP4020553A1 (en) Display device
EP4227997A1 (en) Display device and method of fabricating the same
EP4258353A1 (en) Pixel, display device having the same, and method of fabricating the display device
CN117810242A (zh) 显示装置
KR20220027377A (ko) 화소 및 이를 구비한 표시 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination