KR20220039914A - 표시 장치 - Google Patents

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KR20220039914A
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light emitting
electrodes
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박노경
김경배
우민규
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 제1 방향 상에서 이웃한 제1 화소 및 제2 화소를 포함하여 표시 영역에 배열된 다수의 화소들; 및 상기 제1 화소와 상기 제2 화소의 사이에 위치한 제1 통합 뱅크 패턴을 포함한다. 각각의 화소는, 각각의 발광 영역에서 상기 제1 방향을 따라 서로 이격되어 배열되며, 각각 제2 방향을 따라 연장된 제1 전극 및 제2 전극; 상기 제1 전극과 중첩하는 제1 뱅크 패턴 부분; 및 상기 제2 전극과 중첩하는 제2 뱅크 패턴 부분을 포함한다. 상기 제1 통합 뱅크 패턴은, 상기 제1 화소에 위치한 제2 뱅크 패턴 부분과 상기 제2 화소에 위치한 제1 뱅크 패턴 부분을 포함하며, 상기 제1 화소와 상기 제2 화소의 경계 영역에서 상기 제2 방향으로 연장된 돌출부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 화소 전극들의 쇼트 결함을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 제1 방향 상에서 이웃한 제1 화소 및 제2 화소를 포함하여 표시 영역에 배열된 다수의 화소들; 및 상기 제1 화소와 상기 제2 화소의 사이에 위치한 제1 통합 뱅크 패턴을 포함한다. 각각의 화소는, 각각의 발광 영역에서 상기 제1 방향을 따라 서로 이격되어 배열되며, 각각 제2 방향을 따라 연장된 제1 전극 및 제2 전극; 상기 제1 전극과 중첩하는 제1 뱅크 패턴 부분; 및 상기 제2 전극과 중첩하는 제2 뱅크 패턴 부분을 포함한다. 상기 제1 통합 뱅크 패턴은, 상기 제1 화소에 위치한 제2 뱅크 패턴 부분과 상기 제2 화소에 위치한 제1 뱅크 패턴 부분을 포함하며, 상기 제1 화소와 상기 제2 화소의 경계 영역에서 상기 제2 방향으로 연장된 돌출부를 포함한다.
일 실시예에서, 상기 제1 방향은 상기 표시 영역의 행 방향이고, 상기 제2 방향은 상기 표시 영역의 열 방향일 수 있다.
일 실시예에서, 상기 제1 통합 뱅크 패턴은, 상단 및 하단의 양 단부들에서 각각 이전 화소 행 및 다음 화소 행의 방향으로 돌출될 수 있다.
일 실시예에서, 상기 제1 통합 뱅크 패턴은, 이전 화소 행의 제1 통합 뱅크 패턴 및 다음 화소 행의 제1 통합 뱅크 패턴 중 적어도 하나와 일체로 제공될 수 있다.
일 실시예에서, 상기 돌출부는 적어도 하나의 코너부를 포함할 수 있다.
일 실시예에서, 상기 돌출부는, 상기 제2 방향을 따라 연속적으로 배치되며 상기 제1 방향을 따라 각각 제1 폭 및 제2 폭을 가지는 제1 영역 및 제2 영역을 포함하며, 상기 제1 폭과 상기 제2 폭은 서로 상이할 수 있다.
일 실시예에서, 상기 돌출부는, 상기 제2 영역과 접하며 상기 제2 폭과 상이한 제3 폭을 가지는 제3 영역을 더 포함할 수 있다.
일 실시예에서, 상기 돌출부는 적어도 일 영역에서 점진적으로 변화되는 폭을 가질 수 있다.
일 실시예에서, 상기 돌출부는 균일한 폭을 가질 수 있다.
일 실시예에서, 상기 돌출부는, 평면 상에서 보았을 때 상기 제1 화소의 제2 전극과 상기 제2 화소의 제1 전극 사이의 영역에 위치될 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 제1 방향 상에서 이웃한 제1 화소 및 제2 화소를 포함하여 표시 영역에 배열된 다수의 화소들; 및 상기 제1 화소와 상기 제2 화소의 사이에 위치한 제1 통합 뱅크 패턴을 포함한다. 각각의 화소는, 각각의 발광 영역에서 상기 제1 방향을 따라 서로 이격되어 배열되며, 각각 제2 방향을 따라 연장된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 배치된 제3 전극; 상기 제1 전극과 중첩하는 제1 뱅크 패턴 부분; 상기 제2 전극과 중첩하는 제2 뱅크 패턴 부분; 및 상기 제3 전극과 중첩하는 제3 뱅크 패턴 부분을 포함한다. 상기 제1 통합 뱅크 패턴은, 상기 제1 화소에 위치한 제2 뱅크 패턴 부분과 상기 제2 화소에 위치한 제1 뱅크 패턴 부분을 포함하며, 상기 제1 화소와 상기 제2 화소의 경계 영역에서 상기 제2 방향으로 연장된 돌출부를 포함한다.
일 실시예에서, 상기 다수의 화소들은, 상기 제2 방향 상에서 상기 제1 화소와 이웃한 제3 화소를 더 포함하고, 상기 제1 화소의 제1, 제2 및 제3 전극들과 상기 제3 화소의 제1, 제2 및 제3 전극들은, 상기 제1 화소와 상기 제3 화소 사이의 분리 영역에서 끊겨서 서로 분리될 수 있다.
일 실시예에서, 상기 제1 화소의 제3 뱅크 패턴 부분과 상기 제3 화소의 제3 뱅크 패턴 부분을 포함한 제2 통합 뱅크 패턴을 더 포함하며, 상기 제2 통합 뱅크 패턴은 상기 발광 영역에서 제1 폭을 가지고, 상기 분리 영역에서 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.
일 실시예에서, 상기 제2 통합 뱅크 패턴은, 상기 분리 영역에서 상기 제1 및 제3 화소들의 제3 전극들의 끝단부들과 완전히 중첩할 수 있다.
일 실시예에서, 상기 각각의 화소는, 상기 제2 전극과 상기 제3 전극의 사이에 배치된 제4 전극을 더 포함하며, 상기 제2 통합 뱅크 패턴은, 상기 분리 영역에서 상기 제1 및 제3 화소들의 제3 및 제4 전극들의 끝단부들과 완전히 중첩할 수 있다.
일 실시예에서, 상기 제1 및 제3 화소들의 제3 및 제4 전극들의 끝단부들은, 상기 분리 영역에서 상기 제2 통합 뱅크 패턴의 평탄한 상부면 상에 위치할 수 있다.
일 실시예에서, 상기 제2 통합 뱅크 패턴은, 상기 제2 방향을 따라 동일한 화소 열에 배열된 복수의 화소들의 각 제3 및 제4 전극들과 중첩되도록 상기 표시 영역에서 상기 제2 방향을 따라 연장될 수 있다.
일 실시예에서, 상기 제2 통합 뱅크 패턴은, 상기 동일한 화소 열에 배열된 화소들 각각의 발광 영역에서 상기 제3 및 제4 전극들과 부분적으로 중첩하고, 상기 제2 방향을 따라 이웃한 두 화소들 사이의 분리 영역에서 상기 이웃한 두 화소들의 제3 및 제4 전극들의 단부들과 완전히 중첩할 수 있다.
일 실시예에서, 상기 제2 통합 뱅크 패턴은, 상기 발광 영역과 상기 분리 영역 사이의 영역에서 상기 제1 폭보다 작은 제3 폭을 가질 수 있다.
일 실시예에서, 상기 제2 통합 뱅크 패턴은, 상기 제3 폭을 가지는 영역에서 상기 제4 전극과 중첩하지 않을 수 있다.
일 실시예에서, 상기 제1 화소의 제3 뱅크 패턴 부분과 상기 제3 화소의 제3 뱅크 패턴 부분은 상기 분리 영역에서 서로 이격되며, 상기 제1 화소의 제3 뱅크 패턴 부분 및 상기 제3 화소의 제3 뱅크 패턴 부분 각각은, 상기 발광 영역에서 제1 폭을 가지고, 상기 분리 영역에서 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.
일 실시예에서, 상기 제1 화소의 제3 뱅크 패턴 부분 및 상기 제3 화소의 제3 뱅크 패턴 부분 각각은, 상기 발광 영역과 상기 분리 영역 사이의 영역에서 상기 제1 폭보다 작은 제3 폭을 가질 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배열된 다수의 화소들을 포함한다. 각각의 화소는, 각각의 발광 영역에서 제1 방향을 따라 서로 이격되어 배치되며, 각각 제2 방향을 따라 연장된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 상기 제2 방향을 따라 연장된 제3 전극; 상기 제1 전극과 중첩하는 제1 뱅크 패턴 부분; 상기 제2 전극과 중첩하는 제2 뱅크 패턴 부분; 및 상기 제1 뱅크 패턴 부분과 상기 제2 뱅크 패턴 부분의 사이에 위치되며, 상기 제3 전극과 중첩하는 제3 뱅크 패턴 부분을 포함한다. 상기 제3 뱅크 패턴 부분은, 상기 발광 영역에서 제1 폭을 가지고, 상기 제2 방향 상에서 이웃한 화소들 사이의 분리 영역에서 상기 제1 폭보다 큰 제2 폭을 가진다.
일 실시예에서, 상기 제3 뱅크 패턴 부분은, 상기 제2 방향 상에서 이웃한 적어도 하나의 다른 화소에 배치된 제3 뱅크 패턴 부분과 일체로 제공되어 통합 뱅크 패턴을 구성할 수 있다.
일 실시예에서, 상기 제2 방향을 따라 상기 표시 영역의 각 화소 열에 배치된 복수의 화소들의 제3 뱅크 패턴 부분들이 일체로 제공되어 각각의 통합 뱅크 패턴을 구성하며, 상기 통합 뱅크 패턴은 상기 제2 방향 상에서 이웃한 화소들 사이의 분리 영역들에서 상기 제1 방향을 따라 확장될 수 있다.
일 실시예에서, 상기 제2 방향 상에서 이웃한 화소들의 제1, 제2 및 제3 전극들은, 상기 분리 영역들에서 끊겨서 서로 분리될 수 있다.
일 실시예에서, 상기 통합 뱅크 패턴은, 상기 분리 영역들에서 상기 각 화소 열의 제3 전극들의 끝단부들과 완전히 중첩할 수 있다.
일 실시예에서, 상기 각각의 화소는, 상기 제2 전극과 상기 제3 전극의 사이에 배치된 제4 전극을 더 포함하며, 상기 통합 뱅크 패턴은, 상기 분리 영역들에서 상기 각 화소 열의 제3 및 제4 전극들의 끝단부들과 완전히 중첩할 수 있다.
일 실시예에서, 상기 각 화소 열의 제3 및 제4 전극들의 끝단부들은, 상기 분리 영역들에서 상기 통합 뱅크 패턴의 평탄한 상부면 상에 위치할 수 있다.
일 실시예에서, 상기 통합 뱅크 패턴은, 상기 각 화소 열의 발광 영역들에서 상기 제3 및 제4 전극들과 부분적으로 중첩되고, 상기 분리 영역들에서 상기 제3 및 제4 전극들의 끝단부들과 완전히 중첩할 수 있다.
일 실시예에서, 상기 제3 뱅크 패턴 부분은, 상기 발광 영역과 상기 분리 영역 사이의 영역에서 상기 제1 폭보다 작은 제3 폭을 가질 수 있다.
일 실시예에서, 상기 각각의 화소는, 상기 제2 전극과 상기 제3 전극의 사이에 배치된 제4 전극을 더 포함할 수 있다. 상기 제3 뱅크 패턴 부분은, 상기 발광 영역에서 상기 제3 및 제4 전극들과 부분적으로 중첩하고, 상기 분리 영역에서 상기 제3 및 제4 전극들 각각의 일 단부들과 완전히 중첩하며, 상기 제3 폭을 가지는 영역에서 상기 제3 전극과 적어도 부분적으로 중첩하며 상기 제4 전극과는 중첩하지 않을 수 있다.
일 실시예에서, 상기 각각의 화소는, 상기 발광 영역과 상기 분리 영역 사이의 영역에서 상기 제4 전극에 형성된 적어도 하나의 컨택부를 포함하며, 상기 제3 뱅크 패턴 부분은 상기 컨택부와 중첩하지 않을 수 있다.
일 실시예에서, 상기 화소들은, 상기 제1 방향 상에서 순차적으로 배치된 제1 화소 및 제2 화소를 포함하고, 상기 제1 화소의 제2 뱅크 패턴 부분과 상기 제2 화소의 제1 뱅크 패턴 부분은 서로 일체로 제공되며, 상기 제1 및 제2 화소들의 경계 영역에서 상기 제2 방향으로 돌출될 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 제1 방향 및 제2 방향을 따라 표시 영역에 배열된 다수의 화소들을 포함한다. 각각의 화소는, 각각의 발광 영역에서 상기 제1 방향을 따라 서로 이격되어 배열되며, 각각 상기 제2 방향을 따라 연장된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 상기 제2 방향을 따라 연장된 제3 전극; 상기 제1 전극과 중첩하는 제1 뱅크 패턴 부분; 상기 제2 전극과 중첩하는 제2 뱅크 패턴 부분; 및 상기 제1 뱅크 패턴 부분과 상기 제2 뱅크 패턴 부분의 사이에 위치되어 상기 제3 전극과 중첩하며, 상기 각각의 발광 영역에서 상기 제2 방향을 따라 연장되는 통합 뱅크 패턴을 포함한다. 상기 통합 뱅크 패턴은, 상기 제2 방향을 따라 이웃한 두 화소들 사이의 제1 분리 영역에서 상기 두 화소들 중 적어도 한 화소의 제3 전극의 일 단부와 완전히 중첩하도록 확장된 폭을 가진다.
일 실시예에서, 상기 통합 뱅크 패턴은, 상기 각각의 발광 영역에서 제1 폭을 가지고, 상기 제1 분리 영역에서 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.
일 실시예에서, 상기 통합 뱅크 패턴은, 상기 각각의 발광 영역과 상기 제1 분리 영역 사이의 비발광 영역에서 상기 제1 폭 및 상기 제2 폭 각각보다 작은 제3 폭을 가질 수 있다.
일 실시예에서, 상기 각각의 화소는, 상기 제2 전극과 상기 제3 전극의 사이에 배치된 제4 전극을 더 포함할 수 있다. 상기 통합 뱅크 패턴은, 상기 각각의 발광 영역에서 상기 제3 및 제4 전극들과 부분적으로 중첩하며, 상기 제1 분리 영역에서 상기 제2 방향을 따라 이웃한 두 화소들의 제3 및 제4 전극들의 각 단부들과 완전히 중첩할 수 있다.
일 실시예에서, 상기 각각의 화소는, 상기 제1, 제2 및 제3 전극들의 사이에 배치된 발광 소자들을 더 포함할 수 있다.
일 실시예에서, 상기 각각의 발광 영역은, 상기 제2 방향을 따라 서로 이격되어 배치된 제1 발광 영역 및 제2 발광 영역을 포함할 수 있다. 상기 각각의 화소는, 상기 제1 발광 영역과 상기 제2 발광 영역의 사이에 배치된 제2 분리 영역을 더 포함할 수 있다.
일 실시예에서, 상기 통합 뱅크 패턴은, 상기 제1 발광 영역으로부터 상기 제2 분리 영역을 지나 상기 제2 발광 영역으로 연장되며, 상기 제1 및 제2 발광 영역들에서 제1 폭을 가지고, 상기 제1 분리 영역에서 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.
일 실시예에서, 상기 통합 뱅크 패턴은, 상기 제1 및 제2 발광 영역들 주변의 비발광 영역 및 상기 제2 분리 영역에서 상기 제1 폭 및 상기 제2 폭 각각보다 작은 제3 폭을 가질 수 있다.
일 실시예에서, 상기 통합 뱅크 패턴은, 상기 제1 및 제2 발광 영역들 주변의 비발광 영역에서 상기 제1 폭 및 상기 제2 폭 각각보다 작은 제3 폭을 가지고, 상기 제2 분리 영역에서 상기 제2 폭을 가질 수 있다.
일 실시예에서, 상기 제1 발광 영역은, 상기 제1, 제2 및 제3 전극들; 및 상기 제2 및 제3 전극들의 사이에 배치되며 상기 제2 방향을 따라 연장된 제4 전극을 포함할 수 있다. 상기 제2 발광 영역은, 상기 제1 방향을 따라 서로 이격되어 배열되며, 각각 상기 제2 방향을 따라 연장된 제5 전극 및 제6 전극; 상기 제5 및 제6 전극들의 사이에서 상기 제1 방향을 따라 서로 이격되어 배열되며, 각각 상기 제2 방향을 따라 연장된 제7 및 제8 전극들을 포함할 수 있다.
일 실시예에서, 상기 통합 뱅크 패턴은, 상기 제1 발광 영역으로부터 상기 제2 분리 영역을 지나 상기 제2 발광 영역으로 연장되며, 상기 제3, 제4, 제7 및 제8 전극들과 중첩할 수 있다.
일 실시예에서, 상기 통합 뱅크 패턴은, 상기 제1 발광 영역에서 상기 제3 및 제4 전극들과 부분적으로 중첩하고, 상기 제2 발광 영역에서 상기 제7 및 제8 전극들과 부분적으로 중첩하며, 상기 제1 분리 영역에서 상기 제7 및 제8 전극들의 일 단부들과 완전히 중첩할 수 있다.
일 실시예에서, 상기 통합 뱅크 패턴은, 상기 제2 분리 영역에서 상기 제3, 제4, 제7 및 제8 전극들의 일 단부들과 완전히 중첩할 수 있다.
일 실시예에서, 상기 각각의 화소는, 상기 제5 전극과 중첩하는 제3 뱅크 패턴 부분; 상기 제6 전극과 중첩하는 제4 뱅크 패턴 부분; 상기 제1 전극과 상기 제3 전극의 사이에 배치된 적어도 하나의 제1 발광 소자; 상기 제5 전극과 상기 제7 전극의 사이에 배치되며, 상기 제1 발광 소자의 일 단부에 전기적으로 연결되는 적어도 하나의 제2 발광 소자; 상기 제6 전극과 상기 제8 전극의 사이에 배치되며, 상기 제2 발광 소자의 일 단부에 전기적으로 연결되는 적어도 하나의 제3 발광 소자; 및 상기 제2 전극과 상기 제4 전극의 사이에 배치되며, 상기 제3 발광 소자의 일 단부에 전기적으로 연결되는 적어도 하나의 제4 발광 소자를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 뱅크 패턴 부분들의 상부에 배치되는 화소 전극들의 사이에서 상기 뱅크 패턴 부분들의 둘레를 따라 쇼트 결함이 발생하는 것을 방지할 수 있다. 이에 따라, 화소 전극들의 전기적 안정성을 확보하고, 표시 장치의 수율을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 사시도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 의한 표시 장치를 나타내는 단면도들이다.
도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 표시 패널의 구성을 개략적으로 나타내는 단면도들이다.
도 4a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 4b 내지 도 4d는 각각 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도들이다.
도 5는 본 발명의 일 실시예에 의한 표시 패널을 나타내는 평면도이다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도들이다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 화소들 및 이를 포함한 표시 영역을 나타내는 평면도들이다.
도 9a 및 도 9b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도들이다.
도 9c는 본 발명의 일 실시예에 의한 분리 영역을 나타내는 단면도이다.
도 10 내지 도 24는 각각 본 발명의 일 실시예에 의한 화소들 및 이를 포함한 표시 영역을 나타내는 평면도들이다.
도 25a 내지 도 25c는 본 발명의 일 실시예에 의한 화소들을 포함한 표시 패널의 제조 방법을 나타내는 평면도들이다.
도 26 및 도 27은 각각 본 발명의 일 실시예에 의한 화소들 및 이를 포함한 표시 영역을 나타내는 평면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 사시도이다. 도 2a 및 도 2b는 각각 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 단면도들이다. 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 표시 패널(DP)의 구성을 개략적으로 나타내는 단면도들이다.
먼저 도 1을 참조하면, 표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NA)("베젤 영역"이라고도 함)을 포함할 수 있다. 표시 영역(DA)은 화소들을 포함함으로써 영상을 표시하는 영역일 수 있다. 비표시 영역(NA)은 표시 영역(DA)을 제외한 영역으로서, 비표시 영역(NA)에서는 영상이 표시되지 않을 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있고, 화소들을 포함할 수 있다. 일 예로, 표시 영역(DA)은 직사각형, 원형 또는 타원형 등을 비롯하여 다양한 형상을 가질 수 있고, 표시 영역(DA)에는 화소들이 배열될 수 있다.
표시 영역(DA)은 표시 장치(DD)의 적어도 일면에 형성될 수 있다. 일 예로, 표시 영역(DA)은 표시 장치(DD)의 전면에 형성될 수 있고, 이외에도 표시 장치(DD)의 측면 및/또는 배면에도 추가적으로 형성될 수 있다.
비표시 영역(NA)은 표시 영역(DA)의 적어도 일 영역을 둘러싸도록 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NA)은 표시 영역(DA)의 화소들에 연결되는 배선들, 패드들 및/또는 구동 회로를 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있다. 일 예로, 표시 장치(DD)는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 장치(DD)는 원형 또는 타원형 등의 형상을 가질 수도 있다. 또한, 도 1에서는 표시 장치(DD)가 각진 모서리를 포함하는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 표시 장치(DD)는 곡선형의 모서리를 포함할 수도 있다.
편의상 도 1에서는 표시 장치(DD)가 한 쌍의 단변과 한 쌍의 장변을 포함한 직사각형의 판 형상을 가지는 것으로 도시하기로 하며, 단변의 연장 방향을 제1 방향(DR1)으로, 장변의 연장 방향을 제2 방향(DR2)으로, 상기 장변과 단변의 연장 방향에 수직한 방향(일 예로, 표시 장치(DD)의 두께 또는 높이 방향)을 제3 방향(DR3)으로 표시하기로 한다. 다만, 이는 표시 장치(DD)의 형상에 따라 변경될 수 있다.
표시 장치(DD)는 적어도 일 영역에서 변형이 가능하도록 가요성(flexibility)을 가지거나, 전체 영역에서 실질적인 변형이 일어나지 않도록 가요성을 가지지 않을 수 있다. 즉, 표시 장치(DD)는 가요성의(flexible) 표시 장치이거나, 경성의(rigid) 표시 장치일 수 있다. 표시 장치(DD)가 적어도 일 영역에서 가요성을 가질 경우, 상기 가요성을 가지는 부분에서 접히거나 휘어지거나 말리는 형태로 변형될 수 있다.
도 2a를 참조하면, 표시 장치(DD)는, 표시 패널(DP)과 상기 표시 패널(DP)의 상부에 배치되는 윈도우(WD)를 포함할 수 있다. 일 실시예에서, 윈도우(WD)는 표시 패널(DP)과 일체로 제조될 수 있다. 예를 들어, 윈도우(WD)는 표시 패널(DP)의 일면 상에 직접 형성될 수 있다. 다른 실시예에서, 윈도우(WD)는 표시 패널(DP)과 별개로 제조된 이후, 광학 투명 점착(또는 접착) 부재(OCA)를 통해 표시 패널(DP)과 결합될 수 있다.
표시 패널(DP)은 영상을 표시하기 위한 화소들을 포함하며, 다양한 종류 및/또는 구조의 표시 패널일 수 있다. 일 실시예에서, 표시 패널(DP)은 나노 스케일 내지 마이크로 스케일의 초소형 무기 발광 다이오드를 포함한 화소들을 구비한 자발광 표시 패널일 수 있으나, 이에 한정되지는 않는다.
윈도우(WD)는 표시 패널(DP) 상에 배치되어 외부 충격으로부터 표시 패널(DP)을 보호하며, 사용자에게 입력면 및/또는 표시면을 제공할 수 있다. 윈도우(WD)는 유리 또는 플라스틱을 비롯하여 다양한 물질로 형성될 수 있고, 적어도 일 영역에서 가요성을 가지거나, 전체 영역에서 가요성을 가지지 않을 수 있다.
도 2b를 참조하면, 표시 장치(DD)는 터치 센서(TS)를 더 포함할 수 있다. 이외에도 표시 장치(DD)는 다양한 종류 및/또는 방식의 다른 센서(일 예로, 지문 센서, 압력 센서, 온도 센서) 및/또는 입력 감지 장치를 포함할 수 있다.
터치 센서(TS)는 표시 패널(DP)의 적어도 일면 상에 배치되어 사용자에 의한 터치 입력을 검출할 수 있다. 일 예로, 터치 센서(TS)는 표시 패널(DP)과 윈도우(WD)의 사이에 위치하도록 표시 패널(DP)의 전면(영상이 표시되는 상부면) 상에 제공될 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 터치 센서(TS)는 표시 패널(DP)과 일체로 제조될 수 있다. 예를 들어, 터치 센서(TS)를 구성하기 위한 센서 전극들 및/또는 센서 소자는, 표시 패널(DP)의 적어도 일면 상에 직접 형성될 수 있다.
다른 실시예에서, 터치 센서(TS)는 표시 패널(DP)과 별개로 제조된 이후, 표시 패널(DP)의 주변에 제공될 수 있다. 일 예로, 터치 센서(TS)는 표시 패널(DP)의 적어도 일면 상에 배치 및/또는 부착될 수 있다.
도 3a를 참조하면, 표시 패널(DP)은 베이스 층(BSL)과, 상기 베이스 층(BSL)의 일면 상에 순차적으로 배치된 화소 회로층(PCL), 표시 소자층(DPL) 및 봉지층(ENC)을 포함할 수 있다. 다만, 표시 패널(DP)의 구조는 실시예에 따라 다양하게 변경될 수 있다.
예를 들어, 표시 패널(DP)이 수동형 표시 패널일 경우, 화소 회로층(PCL)은 생략될 수도 있다. 이 경우, 화소들을 구동하기 위한 배선들만이 표시 소자층(DPL)의 하부에 배치되거나, 상기 배선들이 표시 소자층(DPL)에 직접 연결 및/또는 형성될 수 있다.
베이스 층(BSL)은 경성 또는 가요성의 기판(또는 필름)일 수 있다. 일 실시예에서, 베이스 층(BSL)이 경성 기판인 경우, 베이스 층(BSL)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다. 다른 실시예에서, 베이스 층(BSL)이 가요성 기판인 경우, 베이스 층(BSL)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 또한, 베이스 층(BSL)은 유리 섬유 강화 플라스틱(FRP: Fiber glass reinforced plastic)을 포함할 수도 있다.
베이스 층(BSL)의 일면 상에는 화소 회로층(PCL)이 제공될 수 있다. 화소 회로층(PCL)은 각 화소의 화소 회로를 구성하기 위한 회로 소자들 및 상기 회로 소자들에 연결되는 각종 배선들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 각 화소의 화소 회로를 구성하는 트랜지스터들 및 스토리지 커패시터와, 각각의 화소 회로에 연결되는 게이트선들, 데이터선들 및 전원선들을 포함할 수 있다. 실시예에 따라, 게이트선들은 적어도 주사선들을 포함할 수 있으며, 이외에도 다른 종류의 제어선들을 선택적으로 더 포함할 수 있다. 또한, 화소 회로층(PCL)은 상기 화로 소자들 및/또는 배선들을 커버하는 보호층을 비롯하여 적어도 한 층의 절연층을 더 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 각 화소의 광원을 구성하는 발광 소자를 포함할 수 있다. 일 실시예에서, 발광 소자는 무기 발광 다이오드(일 예로, 나노 또는 마이크로 스케일의 크기를 가진 초소형의 무기 발광 다이오드)일 수 있으나, 이에 한정되지는 않는다.
표시 소자층(DPL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 봉지 기판(또는 상부 기판)이거나, 단일 층 또는 다중 층의 봉지층(일 예로, 박막 봉지층)일 수 있다. 봉지층(ENC)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투하는 것을 방지함으로써, 화소들을 보호할 수 있다.
봉지층(ENC)이 봉지 기판일 경우, 봉지 기판은 실링재 등에 의해 베이스 층(BSL)과 결합될 수 있다. 예를 들어, 봉지 기판은 실링재에 의해 화소들이 제공된 베이스 층(BSL)의 일면 상에 부착될 수 있다.
봉지층(ENC)이 단일 층 또는 다중 층의 봉지층인 경우, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다. 일 실시예에서, 봉지층(ENC)이 다중 층의 봉지층(일 예로, 다중 층의 박막 봉지층)일 경우, 상기 다중 층의 봉지층은 무기막 및/또는 유기막을 포함할 수 있다. 일 예로, 봉지층(ENC)은 무기막, 유기막 및 무기막이 차례로 적층된 형태의 다중 층 구조를 가질 수 있다.
도 3b를 참조하면, 표시 패널(DP)은 표시 소자층(DPL)으로부터 방출되는 광을 변환하기 위한 광 변환층(LCL)을 더 포함할 수 있다. 예를 들어, 표시 패널(DP)이 표시 소자층(DPL)의 상부 방향(일 예로, 제3 방향(DR3))으로 빛을 방출하여 상기 표시 패널(DP)의 전면에서 영상을 표시한다고 할 때, 광 변환층(LCL)은 표시 소자층(DPL)의 상부에 배치될 수 있다. 일 예로, 광 변환층(LCL)은 표시 소자층(DPL)과 봉지층(ENC)의 사이에 제공될 수 있다.
광 변환층(LCL)은, 각 화소(PXL)의 색에 부합되는 소정 색의 컬러 필터 물질을 포함한 컬러 필터 및/또는 소정 색에 대응하는 컬러 변환 입자들(일 예로, 퀀텀 닷)을 포함함으로써, 표시 소자층(DPL)의 각 화소 영역에서 생성된 광을 변환할 수 있다. 예를 들어, 광 변환층(LCL)은 표시 소자층(DPL)에서 생성된 광 중 특정 파장 대역의 광을 선택적으로 투과시키거나, 및/또는 표시 소자층(DPL)에서 생성된 광의 파장대역을 변환할 수 있다.
도 4a는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 4b 내지 도 4d는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도들이다. 예를 들어, 도 4b 내지 도 4d는 도 4a의 발광 소자(LD)의 구성에 대한 서로 다른 실시예들을 나타낸다. 도 4a 내지 도 4d에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 4a 내지 도 4d를 참조하면, 발광 소자(LD)는, 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)과, 상기 제1 및 제2 반도체층들(SCL1, SCL2)의 사이에 개재된 활성층(ACT)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(SCL1, SCL2) 중 하나가 배치될 수 있다. 그리고, 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(SCL1, SCL2) 중 나머지 하나가 배치될 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)에는 각각 제2 반도체층(SCL2) 및 제1 반도체층(SCL1)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치(DD) 등의 설계 조건에 따라 발광 소자(LD)의 크기는 변경될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 또한, 이외에도 다양한 물질로 제1 반도체층(SCL1)을 형성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류 및/또는 구조에 따라 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이외에도 다양한 물질로 활성층(ACT)을 형성할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 또한, 이외에도 다양한 물질로 제2 반도체층(SCL2)을 형성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치(DD)의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2), 및/또는 이들을 감싸는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT) 및/또는 제2 반도체층(SCL2)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 4c에 도시된 바와 같이 제2 반도체층(SCL2)의 일단 측에 배치되는 전극층(ETL1)을 더 포함할 수 있다. 이 경우, 전극층(ETL1)은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
또한, 발광 소자(LD)는 도 4d에 도시된 바와 같이 제1 반도체층(SCL1)의 일단 측에 배치되는 다른 전극층(ETL2)을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각의 전극층들(ETL1, ETL2)이 배치될 수 있다.
전극층들(ETL1, ETL2)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들(ETL1, ETL2)은 쇼트키(Schottky) 컨택 전극일 수도 있다.
전극층들(ETL1, ETL2)은 금속 또는 도전성 산화물을 포함할 수 있다. 일 예로, 전극층들(ETL1, ETL2)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide) 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(ETL1, ETL2) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
전극층들(ETL1, ETL2)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(ETL1, ETL2)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층들(ETL1, ETL2)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 전극층들(ETL1, ETL2)은 불투명할 수도 있다.
일 실시예에서, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(ACT)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역을 더 둘러쌀 수 있다.
발광 소자(LD)가 전극층들(ETL1, ETL2)을 포함할 경우, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 표면에 선택적으로 형성될 수 있다.
절연성 피막(INF)은 발광 소자(LD)의 길이(L) 방향 상에서 상기 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 제1 및 제2 반도체층들(SCL1, SCL2) 및 전극층들(ETL1, ETL2) 중 적어도 하나를 노출할 수 있다. 또는, 다른 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(ACT)의 외주면을 커버하도록 절연성 피막(INF)이 제공되면, 상기 활성층(ACT)이 도시되지 않은 적어도 하나의 전극(일 예로, 후술할 화소 전극 및/또는 컨택 전극) 등과 단락되어 쇼트 결함이 발생하는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 본 발명의 실시예들을 설명함에 있어, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은, SiO2 또는 이로 확정되지 않은 산화 규소(SiOx), Si3N4 또는 이로 확정되지 않은 질화 규소(SiNx), Al2O3 또는 이로 확정되지 않은 산화 알루미늄(AlxOy), 및 TiO2 또는 이로 확정되지 않은 산화 타이타늄(TixOy) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
발광 소자(LD)의 표면에 절연성 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화할 수 있다. 이에 따라, 발광 소자(LD)의 수명 및 효율을 향상시킬 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다. 이에 따라, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매) 등에 혼합하여 각각의 발광 영역에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치(DD)를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널(DP)의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 5는 본 발명의 일 실시예에 의한 표시 패널(DP)을 나타내는 평면도이다. 실시예에 따라, 도 5의 표시 패널(DP)은 도 4a 내지 도 4d의 실시예들에서 설명한 발광 소자(LD)를 각 화소의 광원으로 이용할 수 있다. 예를 들어, 표시 패널(DP)의 각 화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 5에서는 표시 영역(DA)을 중심으로 표시 패널(DP)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부, 배선들 및/또는 패드들이 표시 패널(DP)에 더 배치될 수 있다.
도 5를 참조하면, 표시 패널(DP)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 제공된 화소들(PXL)을 포함할 수 있다.
표시 패널(DP) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 배치되는 복수의 화소 영역들을 포함할 수 있다. 상기 표시 영역(DA)의 주변에는 비표시 영역(NA)이 배치되며, 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 적어도 두 종류의 화소들(PXL)이 배치될 수 있다. 그리고, 서로 인접하게 배치된 서로 다른 색의 화소들(PXL)로 구성된 각각의 화소 유닛은 다양한 색을 표현할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 소정 색의 화소로 설정되고, 상기 소정 색의 빛을 생성하는 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 적어도 일부의 화소들(PXL)은 제1 색의 빛을 생성하는 발광 소자(LD)를 포함하고, 상기 화소(PXL)의 상부에 상기 제1 색의 빛을 제2 색의 빛으로 변환하는 광 변환층(LCL)이 배치될 수 있다. 이에 따라, 상기 적어도 일부의 화소들(PXL)을 이용하여 제2 색의 빛을 생성할 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 4a 내지 도 4d의 실시예들에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 막대형 발광 소자(LD)를 포함할 수 있다. 이외에도, 다양한 종류의 발광 소자가 화소(PXL)의 광원으로 이용될 수 있다. 예를 들어, 다른 실시예에서는 코어-쉘 구조의 발광 소자를 이용하여 각 화소(PXL)의 광원을 구성할 수도 있다.
또한, 화소(PXL)는 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 6a 및 도 6b는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 실시예들을 나타내는 것으로서, 발광부(EMU)의 구조와 관련하여 서로 다른 실시예들을 나타낸다.
실시예에 따라, 도 6a 및 도 6b에 도시된 각각의 화소(PXL)는 도 5의 표시 영역(DA)에 배치된 화소들(PXL) 중 어느 하나일 수 있다. 또한, 표시 영역(DA)에 배치된 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 6a 및 도 6b를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함한다. 또한, 화소(PXL)는 상기 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 연결될 수 있다. 또한, 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 연결되어, 상기 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광부(EMU)의 동작을 제어할 수 있다. 또한, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 발광부(EMU)의 제1 전극(ELT1)(또는, 제1-1 전극(ELT1-1)) 사이에 연결된다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 백 게이트 전극(BGE)을 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 백 게이트 전극(BGE)은 절연층을 사이에 두고 서로 중첩될 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결된다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결된다. 이러한 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 연결된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 제1 트랜지스터(M1)의 제2 전극과 센싱선(SENL)의 사이에 연결된다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 연결된다. 이러한 제3 트랜지스터(M3)는 소정의 센싱 기간 동안 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 제1 트랜지스터(M1)의 제2 전극에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 6a 및 도 6b에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1, 제2 및 제3 트랜지스터들(M1, M2, M3)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
또한, 화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 6a 및 도 6b에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 발광부(EMU)의 제1 전극(ELT1)(또는, 제1-1 전극(ELT1-1))의 전압을 초기화하기 위한 초기화 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
또 다른 실시예에서, 화소(PXL)가 수동형 발광 표시 장치의 화소일 경우, 화소 회로(PXC)는 생략될 수 있다. 이 경우, 발광부(EMU)는 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 및/또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 발광부(EMU)는, 도 6a의 실시예에서와 같이 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2), 및 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 각 화소(PXL)의 화소 전극들을 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 제1 전원(VDD)보다 발광 소자들(LD)의 문턱 전압 이상 낮은 저전위 전원으로 설정될 수 있다.
각각의 발광 소자(LD)는, 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 그리고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
한편, 도 6a에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 일 예로, 발광부(EMU)는, 도 6b의 실시예에서와 같이 두 개의 직렬 단들에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
도 6b를 참조하면, 발광부(EMU)는, 제1-1 전극(ELT1-1) 및 제1-2 전극(ELT1-2)과 상기 제1-1 및 제1-2 전극들(ELT1-1, ELT1-2)의 사이에 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 및 제2-1 전극(ELT2-1) 및 제2-2 전극(ELT2-2)과 상기 제2-1 및 제2-2 전극들(ELT2-1, ELT2-2)의 사이에 순방향으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단을 포함할 수 있다. 제1-1 및 제1-2 전극들(ELT1-1, ELT1-2)은 제1 직렬 단의 화소 전극들을 구성하고, 제2-1 및 제2-2 전극들(ELT2-1, ELT2-2)은 제2 직렬 단의 화소 전극들을 구성할 수 있다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1-1 전극(ELT1-1)은 상기 발광부(EMU)의 애노드 전극일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로 제2-2 전극(ELT2-2)은 상기 발광부(EMU)의 캐소드 전극일 수 있다. 발광부(EMU)의 두 직렬 단들의 사이에서 직접 연결된 전극들, 일 예로, 제1-2 및 제2-1 전극들(ELT1-2, ELT2-1)은 서로 일체 또는 비일체로 연결되어 중간 전극(IET)을 구성할 수 있다. 이 경우, 제1-2 및 제2-1 전극들(ELT1-2, ELT2-1)을 통합하여 하나의 중간 전극(IET)으로 간주할 수도 있다.
한편, 각각의 발광부(EMU)를 구성하는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광부(EMU)는 세 개 이상의 직렬 단들에 나뉘어 연결된 발광 소자들(LD)을 포함할 수도 있다.
각각의 직렬 단은, 한 쌍의 화소 전극들과 상기 한 쌍의 화소 전극들의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
한편, 도 6a 및 도 6b에서는 발광 소자들(LD)을 병렬 구조 또는 직/병렬 구조로 연결한 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 발광부(EMU)를 구성하는 발광 소자들(LD)을 서로 직렬로만 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 유효 광원으로 활용하여 발광부(EMU)를 구성한다고 할 때, 상기 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 연결할 경우, 전력 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
각각의 발광 소자(LD)는, 적어도 하나의 화소 전극(일 예로, 제1-1 전극(ELT1-1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 적어도 하나의 다른 화소 전극(일 예로, 제2-2 전극(ELT2-2)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 이와 같이 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 화소 전극들의 사이에 순방향의 구동 전압이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 화소들(PXL) 및 이를 포함한 표시 영역(DA)을 나타내는 평면도들이다. 예를 들어, 도 7 및 도 8은 화소 전극들(ELT)의 하부에 배치되는 뱅크 패턴 부분들(BNP)과 관련하여 서로 다른 실시예들을 개시한다.
도 7 및 도 8은 2*2의 매트릭스 형태로 제1 내지 제4 화소들(PXL1~PXL4)이 배열된 영역을 중심으로 각 실시예에 의한 표시 영역(DA)의 구조를 나타낸다. 즉, 도 7 및 도 8은 표시 영역(DA)의 일 영역만을 나타낸 것으로서, 표시 영역(DA)은 도 7 또는 도 8에 도시된 구조가 반복되는 방식으로, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배치된 다수의 화소들(PXL)을 포함할 수 있다.
도 7 및 도 8에서는 제1 내지 제4 화소들(PXL1~PXL4)이 도 6b의 실시예에서와 같이 각각 2단 직/병렬 구조의 발광부(EMU)를 포함하는 실시예들을 개시하나, 본 발명이 이에 한정되지는 않는다. 또한, 도 7 및 도 8에서는 제1 내지 제4 화소들(PXL1~PXL4)의 발광부들(EMU)을 중심으로 각 화소(PXL)의 실시예적 구조를 나타낸다. 실시예에 따라, 제1 내지 제4 화소들(PXL1~PXL4)은 실질적으로 동일 또는 유사한 구조를 가질 수 있고, 이에 따라 도 7 및 도 8에서는 제3 및 제4 화소들(PXL3, PXL4)에 대해서는 발광부들(EMU)의 일 영역만을 나타내기로 한다.
이하에서, 제1 내지 제4 화소들(PXL1~PXL4) 중 적어도 하나를 임의로 지칭하거나, 제1 내지 제4 화소들(PXL1~PXL4)을 포괄적으로 지칭할 때, "화소(들)(PXL)"이라 하기로 한다. 유사하게, 각각 제1 내지 제4 화소들(PXL1~PXL4)이 배치되는 제1 내지 제4 화소 영역들(PXA1~PXA4) 중 적어도 하나를 임의로 지칭하거나, 제1 내지 제4 화소 영역들(PXA1~PXA4)을 포괄적으로 지칭할 때, "화소 영역들(PXA)"이라 하기로 한다.
한편, 도 7 및 도 8에서는 각각의 화소(PXL)가 배치되는 각각의 화소 영역(PXA)이 직사각형의 판 형상을 가지는 실시예를 도시하기로 하며, 단변 및 장변의 연장 방향을 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 표시하기로 한다. 다만, 이는 화소 영역(PXA)의 크기 및/또는 형상 등에 따라 변경될 수 있다.
도 5 내지 도 8을 참조하면, 각각의 화소(PXL)는 발광부(EMU)의 각 직렬 단에 대응하는 복수의 발광 소자 배열 영역들(AR)을 포함할 수 있다. 예를 들어, 화소(PXL)는 제1 직렬 단에 대응하는 제1 발광 소자 배열 영역(AR1)과 제2 직렬 단에 대응하는 제2 발광 소자 배열 영역(AR2)을 포함할 수 있다. 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)은 각 화소 영역(PXA)의 내부에서 서로 이격되어 배치될 수 있다.
실시예에 따라, 각각의 화소 영역(PXA)에서, 적어도 하나의 발광 소자 배열 영역(AR)을 포함한 일 영역은 해당 화소(PXL)의 발광 영역(EA)을 구성할 수 있다. 한편, 화소 영역(PXA) 중 발광 영역(EA)을 제외한 나머지 영역은 비발광 영역(NEA)일 수 있다. 실시예에 따라, 비발광 영역(NEA)은 발광 영역(EA)을 둘러싸도록 상기 발광 영역(EA)의 주변에 배치될 수 있다.
즉, 화소 영역(PXA)은, 발광 소자들(LD)을 포함함으로써 빛을 방출할 수 있는 발광 영역(EA)과, 상기 발광 영역(EA)을 제외한 비발광 영역(NEA)을 포함할 수 있다. 또한, 발광 영역(EA)은 적어도 하나의 직렬 단에 대응하는 적어도 하나의 발광 소자 배열 영역(AR)을 포함할 수 있다.
각각의 발광 소자 배열 영역(AR)은 적어도 한 쌍의 화소 전극들(ELT)과, 상기 화소 전극들(ELT)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
예를 들어, 제1 발광 소자 배열 영역(AR1)은 제1 직렬 단에 대응하는 영역으로서, 제1-1 전극(ELT1-1) 및 제1-2 전극(ELT1-2)과, 상기 제1-1 및 제1-2 전극들(ELT1-1, ELT1-2)의 사이에 배치 및/또는 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 유사하게, 제2 발광 소자 배열 영역(AR2)은 제2 직렬 단에 대응하는 영역으로서, 제2-1 전극(ELT2-1) 및 제2-2 전극(ELT2-2)과, 상기 제2-1 및 제2-2 전극들(ELT2-1, ELT2-2)의 사이에 배치 및/또는 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다.
또한, 각각의 발광 소자 배열 영역(AR)은, 각각의 화소 전극(ELT)을 인접한 발광 소자들(LD)에 안정적으로 연결하거나, 및/또는 연속된 두 직렬 단들을 연결하기 위한 컨택 전극들(CNE)을 더 포함할 수 있다. 본 실시예를 설명함에 있어서, 제1-1 및 제1-2 전극들(ELT1-1, ELT1-2)과 제2-1 및 제2-2 전극들(ELT2-1, ELT2-2)을 화소 전극들(ELT)로 규정하고, 컨택 전극들(CNE)은 상기 화소 전극들(ELT)과 별개의 요소로 설명하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1-1 및 제1-2 전극들(ELT1-1, ELT1-2), 제2-1 및 제2-2 전극들(ELT2-1, ELT2-2), 및 컨택 전극들(CNE)을 포괄하여 화소 전극들(ELT)로 간주할 수도 있다.
실시예에 따라, 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)은 실질적으로 서로 유사 또는 동일한 구조를 가질 수 있으나, 이에 한정되지는 않는다. 또한, 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 배치되는 발광 소자들(LD)의 개수나, 화소 전극들(ELT) 및/또는 컨택 전극들(CNE)의 형상 등은 서로 동일하거나 상이할 수 있다.
화소(PXL)의 구조를 보다 전체적인 관점에서 설명하면, 화소(PXL)는, 해당 화소 영역(PXA)에 형성된 복수의 화소 전극들(ELT), 각각의 발광 소자 배열 영역(AR)에서 화소 전극들(ELT)의 사이에 배열된 발광 소자들(LD), 및 상기 발광 소자들(LD)을 화소 전극들(ELT)의 사이에 안정적으로 연결하기 위한 컨택 전극들(CNE)을 포함할 수 있다.
또한, 화소(PXL)는 각각의 발광 영역(EA)을 둘러싸는 뱅크(BNK) 및 화소 전극들(ELT)의 하부에 배치되는 뱅크 패턴 부분들(BNP)을 더 포함할 수 있다. 뱅크(BNK)는 각각의 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 배치될 수 있다. 뱅크 패턴 부분들(BNP)은 화소 전극들(ELT)의 일 영역과 중첩되도록 적어도 발광 영역(EA)에 배치되며, 비발광 영역(NEA)까지 연장될 수 있다.
실시예에 따라, 화소들(PXL)이 형성되는 베이스 층(BSL)의 일면을 기준으로, 뱅크 패턴 부분들(BNP), 화소 전극들(ELT), 뱅크(BNK), 발광 소자들(LD) 및 컨택 전극들(CNE)이 순차적으로 배치될 수 있다. 화소(PXL)의 단면 구조에 대한 상세한 설명은 후술하기로 한다.
화소 전극들(ELT)은 각각의 발광 소자 배열 영역(AR)에 배치된 적어도 한 쌍의 전극들을 포함할 수 있다. 예를 들어, 화소 전극들(ELT)은, 제1 발광 소자 배열 영역(AR1)에 서로 마주하여 배치된 제1-1 전극(ELT1-1) 및 제1-2 전극(ELT1-2)과, 제2 발광 소자 배열 영역(AR2)에 서로 마주하여 배치된 제2-1 전극(ELT2-1) 및 제2-2 전극(ELT2-2)을 포함할 수 있다.
화소 전극들(ELT)은 각각의 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격되어 배열되며, 각각 제2 방향(DR2)을 따라 연장될 수 있다. 일 실시예에서, 제1 방향(DR1)은 표시 영역(DA)의 행 방향(또는, 가로 방향)일 수 있고, 제2 방향(DR2)은 표시 영역(DA)의 열 방향(또는, 세로 방향)일 수 있으나, 이에 한정되지는 않는다.
또한, 각각의 화소 영역(PXA)에서, 화소 전극들(ELT)은 균일한 폭을 가지거나 불균일한 폭을 가질 수 있으며, 굴곡부를 포함하거나 포함하지 않을 수 있다. 즉, 화소 전극들(ELT) 각각의 형상 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
표시 영역(DA)의 전반에서, 화소 전극들(ELT) 중 일부는 먼저 하나의 정렬 배선으로 형성된 이후, 인접한 화소(PXL)와의 사이 영역(일 예로, 각 화소 영역(PXA)의 상단 및/또는 하단에 위치한 분리 영역(SPA))에서 단선되어 각각의 화소 전극(ELT)으로 분리될 수 있다. 이에 따라, 각각의 발광 영역(EA) 내에 발광 소자들(LD)을 정렬하기 위한 정렬 신호들의 수를 저감하면서도, 각각의 화소 전극(ELT)을 개별 구동이 가능한 형태로 분리할 수 있다.
한편, 도 7 및 도 8에서는 각 화소(PXL)의 발광 영역(EA)이, 제1 방향(DR1)을 따라서만 복수의 발광 소자 배열 영역들(AR)을 포함하는 실시예를 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 각 화소(PXL)의 발광 영역(EA)은, 제2 방향(DR2)을 따라 순차적으로 배열된 복수의 발광 소자 배열 영역들(AR)을 포함하고, 상기 제2 방향(DR2)을 따라 순차적으로 배열된 복수의 발광 소자 배열 영역들(AR)의 사이에 적어도 하나의 추가적인 분리 영역이 배치될 수도 있다. 일 예로, 다른 실시예에서는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 각각 두 개의 발광 소자 배열 영역들(AR)을 배치하여 4단 직렬 구조의 발광부(EMU)를 구성할 수도 있다. 도 7 및 도 8에 도시된 분리 영역(SPA)에서와 같이, 상기 추가적인 분리 영역에서도 적어도 하나의 정렬 배선이 단선되어 각각의 화소 전극(ELT)으로 분리될 수 있다.
각 직렬 단을 구성하는 한 쌍의 화소 전극들(ELT)은 각각의 발광 소자 배열 영역(AR)에서 서로 근접하게 배치되고, 나머지 영역에서는 상대적으로 먼 거리에 배치될 수 있다. 예를 들어, 한 쌍의 화소 전극들(ELT)은, 각각의 발광 소자 배열 영역(AR)에서 상대적으로 좁은 간격을 두고 서로 마주하도록 배치되고, 비발광 영역(NEA)에서는 상대적으로 넓은 간격을 두고 서로 마주하도록 배치될 수 있다. 이를 위해, 적어도 하나의 화소 전극(ELT)을 굴곡지게 형성하거나, 상기 적어도 하나의 화소 전극(ELT)의 각 영역별로 그 폭을 변경할 수 있다.
이에 따라, 각각의 화소 영역(PXA) 내에 발광 소자들(LD)을 공급 및 정렬하는 단계에서, 발광 소자들(LD)을 원하는 영역에 배열할 수 있게 된다. 예를 들어, 화소 전극들(ELT)(또는, 상기 화소 전극들(ELT)로 분리되기 이전의 정렬 배선들)에 소정의 정렬 신호를 인가하여 각각의 화소 영역(PXA) 내에 발광 소자들(LD)을 정렬할 때, 상기 화소 전극들(ELT) 사이의 거리가 가까운 발광 소자 배열 영역들(AR)에서 보다 강한 전계가 발생하면서, 발광 소자들(LD)이 발광 소자 배열 영역들(AR)의 내부에 배열될 수 있다.
상기 화소 전극들(ELT) 중 어느 하나, 일 예로 제1-1 전극(ELT1-1)은, 제1 컨택부(CNT1)를 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 연결될 수 있다. 그리고, 상기 화소 전극들(ELT) 중 다른 하나, 일 예로 제2-2 전극(ELT2-2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결될 수 있다.
실시예에 따라, 화소 전극들(ELT)은 컨택 전극들(CNE)을 통해 발광 소자들(LD)에 연결될 수 있다. 예를 들어, 각각의 화소 전극(ELT)은 각각의 컨택 전극(CNE)을 통해 인접한 적어도 하나의 발광 소자(LD)의 제1 단부(EP1) 또는 제2 단부(EP2)에 연결될 수 있다.
발광 소자들(LD)은 각각의 발광 소자 배열 영역(AR)에 나뉘어 배열될 수 있다. 이러한 발광 소자들(LD)은 각각의 발광 소자 배열 영역(AR)에 배치된 한 쌍의 화소 전극들(ELT)의 사이에 배열될 수 있다. 여기서, 발광 소자들(LD)이 한 쌍의 화소 전극들(ELT)의 사이에 배열된다 함은, 상기 발광 소자들(LD)의 적어도 일 영역이 상기 한 쌍의 화소 전극들(ELT) 사이의 영역 및/또는 그의 상/하부 영역에 배열됨을 의미할 수 있다.
예를 들어, 발광 소자들(LD)은, 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 나뉘어 배열된 제1 및 제2 발광 소자들(LD1, LD2)을 포함할 수 있다. 제1 발광 소자들(LD1)은 제1-1 및 제1-2 전극들(ELT1-1, ELT1-2)의 사이에 배열 및 연결되고, 제2 발광 소자들(LD2)은 제2-1 및 제2-2 전극들(ELT2-1, ELT2-2)의 사이에 배열 및 연결될 수 있다.
일 실시예에서, 발광 소자들(LD)은 각각의 컨택 전극(CNE)에 의해 각각의 화소 전극(ELT)에 연결될 수 있다. 또한, 연속한 두 직렬 단들에 배치된 발광 소자들(LD)은 적어도 하나의 컨택 전극(CNE)에 의해 서로 직렬로 연결될 수 있다.
예를 들어, 화소(PXL)는, 각각의 화소 전극(ELT) 상에 배치되며 상기 화소 전극(ELT)에 인접한 적어도 하나의 발광 소자(LD)의 제1 또는 제2 단부(EP1, EP2)를 상기 화소 전극(ELT)에 연결하는 컨택 전극들(CNE)을 포함할 수 있다. 일 예로, 화소(PXL)는 제1 내지 제3 컨택 전극들(CNE1~CNE3)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1) 및 제1-1 전극(ELT1-1) 상에 배치될 수 있다. 이러한 제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1)을 제1-1 전극(ELT1-1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제1-2 전극(ELT1-2) 상에 배치되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)을 제1-2 전극(ELT1-2)에 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 발광 소자들(LD2)의 제1 단부들(EP1) 및 제2-1 전극(ELT2-1) 상에도 배치되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 제2-1 전극(ELT2-1)에 연결할 수 있다.
이를 위해, 제2 컨택 전극(CNE2)은 제1 발광 소자 배열 영역(AR1)으로부터 제2 발광 소자 배열 영역(AR2)으로 연장되어, 제1-2 전극(ELT1-2)을 제2-1 전극(ELT2-1)에 연결할 수 있다. 다른 실시예에서, 제2 컨택 전극(CNE2)은 각각 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 배치된 복수의 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 연결될 수도 있다. 제2 컨택 전극(CNE2)에 의해 제1 직렬 단과 제2 직렬 단이 연결될 수 있다.
제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제2-2 전극(ELT2-2) 상에 배치되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 제2-2 전극(ELT2-2)에 연결할 수 있다.
이와 같은 방식으로, 컨택 전극들(CNE)을 이용하여 화소 전극들(ELT) 및 발광 소자들(LD)을 원하는 형태로 연결할 수 있다. 예를 들어, 컨택 전극들(CNE)을 이용하여 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)을 직렬로 연결할 수 있다.
또한, 각각의 발광 소자 배열 영역(AR)에 공급된 발광 소자들(LD)의 활용률을 높이기 위하여 상기 발광 소자들(LD)을 정렬하기 위한 정렬 신호를 조정하거나 자계를 형성하는 등에 의해, 각각의 발광 소자 배열 영역(AR)에서 보다 많은 개수(또는, 비율)의 발광 소자들(LD)이 특정 방향으로 정렬되도록 상기 발광 소자들(LD)을 편향 정렬할 수 있다. 이 경우, 컨택 전극들(CNE)을 이용하여 보다 다수인 발광 소자들(LD)의 배열 방향에 맞춰 화소 전극들(ELT)을 연결할 수 있게 된다. 이에 따라, 발광 소자들(LD)의 활용률을 개선하고, 화소(PXL)의 광 효율을 향상시킬 수 있게 된다.
일 예로, 각각의 화소 영역(PXA)에서 제1 방향(DR1) 상의 양측에 위치하는 제1 및 제2 사이드 영역들(일 예로, 좌측 및 우측 영역들)에 배치된 제1 및 제2 정렬 배선들에 제1 정렬 신호를 인가하고, 상기 제1 및 제2 사이드 영역들 사이의 중앙 영역에 배치된 제3 정렬 배선(들)에 제2 정렬 신호를 인가할 수 있다. 또한, 제1 발광 소자들(LD1)의 제1 단부들(EP1)이 보다 제1 사이드 영역을 향하고, 제2 발광 소자들(LD2)의 제1 단부들(EP1)이 보다 제2 사이드 영역들을 향하도록, 발광 소자들(LD)을 편향 정렬할 수 있다.
이후, 각각의 분리 영역(SPA)에서 정렬 배선들을 끊어서 각각의 화소 전극들(ELT)로 분리하고, 컨택 전극들(CNE)을 이용하여 상기 화소 전극들(ELT) 및 발광 소자들(LD)을 원하는 방향으로 연결할 수 있다. 일 예로, 제2 방향(DR2)을 따라 이웃한 화소들(PXL)의 화소 전극들(ELT)은 상기 화소들(PXL) 사이의 분리 영역(SPA)에서 끊겨서 서로 분리될 수 있다.
예를 들어, 각 화소 영역(PXA)의 제1 사이드 영역(일 예로, 좌측 영역)에 배치된 제1 화소 전극(PET1)을 제1-1 전극(ELT1-1)으로 형성하고, 상기 화소 영역(PXA)의 제2 사이드 영역(일 예로, 우측 영역)에 배치된 제2 화소 전극(PET2)을 제2-1 전극(ELT2-1)으로 형성할 수 있다. 그리고, 제1-1 전극(ELT1-1)과 마주하도록 제1 발광 소자 배열 영역(AR1)에 배치된 제3 화소 전극(PET3)을 제1-2 전극(ELT1-2)으로 형성하고, 제2-1 전극(ELT2-1)과 마주하도록 제2 발광 소자 배열 영역(AR2)에 배치된 제4 화소 전극(PET4)을 제2-2 전극(ELT2-2)으로 형성할 수 있다.
각각의 컨택 전극(CNE)은, 인접한 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2) 상에 직접 형성됨으로써 상기 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2)에 연결될 수 있다. 또한, 각각의 컨택 전극(CNE)은, 각각의 화소 전극(들)(ELT) 상에 직접 형성됨으로써 상기 화소 전극(들)(ELT)에 연결되거나, 적어도 하나의 컨택홀 및/또는 브릿지 패턴을 통해 각각의 화소 전극(들)(ELT)에 연결될 수 있다.
뱅크(BNK)는 각 화소(PXL)의 발광 영역(EA)을 규정하는 구조물로서, 일 예로 화소 정의막일 수 있다. 예를 들어, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EA)을 둘러싸도록 상기 발광 영역(EA)의 주변에 배치될 수 있다. 일 예로, 뱅크(BNK)는 각 화소 영역(PXA)의 경계 영역 및/또는 인접한 화소 영역들(PXA) 사이의 영역에 배치될 수 있다.
일 실시예에서, 뱅크(BNK)는 각각의 분리 영역(SPA)에 대응하는 개구부(OPN)를 가질 수 있다. 이에 따라, 분리 영역(SPA)에서 화소 전극들(ELT)을 용이하게 분리할 수 있다.
뱅크(BNK)는 화소 전극들(ELT)과 부분적으로 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 각각의 화소 전극(ELT)은 뱅크(BNK)와 중첩되도록 비발광 영역(NEA)까지 연장되거나, 또는 뱅크(BNK)와 중첩되지 않도록 발광 영역(EA) 내에서 끊길 수 있다.
또한, 뱅크(BNK)는 제1 및/또는 제2 컨택부(CNT1, CNT2)와 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제1 및/또는 제2 컨택부(CNT1, CNT2)는 뱅크(BNK)와 중첩되도록 비발광 영역(NEA)에 형성되거나, 또는 뱅크(BNK)와 중첩되지 않도록 발광 영역(EA) 내에 형성될 수 있다.
뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 흑색의 불투명 패턴으로 형성되어 광의 투과를 차단할 수 있다. 일 실시예에서, 화소(PXL)의 광 효율을 보다 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 도시되지 않은 반사막이 형성될 수도 있다.
또한, 뱅크(BNK)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정하는 댐 구조물로도 기능할 수 있다. 예를 들어, 뱅크(BNK)에 의해 각각의 발광 영역(EA)이 구획됨으로써, 상기 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
일 실시예에서, 뱅크(BNK)는, 뱅크 패턴 부분들(BNP)을 형성하는 공정에서 상기 뱅크 패턴 부분들(BNP)과 동일한 층에 동시 형성될 수 있다. 다른 실시예에서, 뱅크(BNK)는, 뱅크 패턴 부분들(BNP)을 형성하는 공정과는 별개의 공정을 통해, 상기 뱅크 패턴 부분들(BNP)과 동일 또는 상이한 층에 형성될 수도 있다. 일 예로, 뱅크(BNK)는 뱅크 패턴 부분들(BNP)의 상부에 형성될 수도 있다. 이외에도 뱅크(BNK)의 위치는 실시예에 따라 달라질 수 있다. 또한, 뱅크(BNK)는 뱅크 패턴 부분들(BNP)과 부분적으로 중첩되거나, 중첩되지 않을 수 있다.
뱅크 패턴 부분들(BNP)은 화소 전극들(ELT)의 하부에 배치될 수 있다. 예를 들어, 뱅크 패턴 부분들(BNP)은 화소 전극들(ELT) 각각의 일 영역과 중첩되도록 상기 화소 전극들(ELT)의 하부에 배치될 수 있다.
뱅크 패턴 부분들(BNP)에 의해 발광 소자들(LD)의 주변에 벽(wall) 구조물이 형성될 수 있다. 구체적으로, 뱅크 패턴 부분들(BNP)이 화소 전극들(ELT) 각각의 일 영역 하부에 배치됨에 따라, 상기 뱅크 패턴 부분들(BNP)이 형성된 영역에서 화소 전극들(ELT)이 상부 방향으로 돌출될 수 있다. 이에 따라, 뱅크 패턴 부분들(BNP)은 화소 전극들(ELT)과 함께 반사성 벽 구조물을 구성할 수 있다. 예를 들어, 화소 전극들(ELT) 및/또는 뱅크 패턴 부분들(BNP)을 반사성을 가지는 물질로 형성하거나, 상기 화소 전극들(ELT) 및/또는 뱅크 패턴 부분들(BNP)의 돌출된 측벽 상에 반사성을 가지는 적어도 하나의 반사막을 형성할 수 있다. 이에 따라, 화소 전극들(ELT)과 마주하는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광이 보다 표시 패널(DP)의 정면 방향을 향하도록 유도할 수 있다. 이와 같이, 뱅크 패턴 부분들(BNP)을 이용하여 화소 전극들(ELT)의 일 영역을 상부 방향으로 돌출시킬 경우, 화소들(PXL)의 광 효율을 향상시킬 수 있다.
일 실시예에서, 뱅크 패턴 부분들(BNP)은 화소들(PXL)의 광 효율 향상을 위해 소정 높이 이상으로 형성될 수 있다. 예를 들어, 뱅크 패턴 부분들(BNP)은 대략 3㎛ 이상의 높이로 형성될 수 있으나, 그 높이가 이에 한정되지는 않는다.
실시예에 따라, 뱅크 패턴 부분들(BNP)은 제1, 제2 및 제3 뱅크 패턴 부분들(BNP1, BNP2, BNP3)을 포함할 수 있다. 각각의 화소 영역(PXA)을 기준으로, 제1 뱅크 패턴 부분(BNP1)과 제2 뱅크 패턴 부분(BNP2)은 제1 방향(DR1) 상에서 상기 화소 영역(PXA)의 양측에 서로 마주하도록 배치되고, 제3 뱅크 패턴 부분(BNP3)은 상기 제1 및 제2 뱅크 패턴 부분들(BNP1, BNP2)의 사이에 위치하도록 상기 화소 영역(PXA)의 중앙 영역에 배치될 수 있다.
제1 뱅크 패턴 부분(BNP1)은 화소 영역(PXA)의 제1 사이드 영역(일 예로, 좌측 영역)에 배치되며, 화소 전극들(ELT) 중 제1 방향(DR1) 상에서 첫 번째로 배열된 제1-1 전극(ELT1-1)("제1 화소 전극(PET1)"이라고도 함)과 부분적으로 중첩될 수 있다. 일 예로, 제1 뱅크 패턴 부분(BNP1)은 각각의 발광 영역(EA)에서 제1-1 전극(ELT1-1)의 좌측 영역과 중첩됨으로써, 제1-1 전극(ELT1-1)의 좌측 영역이 화소(PXL)의 상부 방향으로 돌출될 수 있도록 한다. 이에 따라, 제1 발광 소자들(LD1)의 제1 단부들(EP1)의 주변에 반사성 벽 구조물이 형성될 수 있다.
제2 뱅크 패턴 부분(BNP2)은 화소 영역(PXA)의 제2 사이드 영역(일 예로, 우측 영역)에 배치되며, 화소 전극들(ELT) 중 제1 방향(DR1) 상에서 마지막으로 배열된 제2-1 전극(ELT2-1)("제2 화소 전극(PET2)"이라고도 함)과 부분적으로 중첩될 수 있다. 일 예로, 제2 뱅크 패턴 부분(BNP2)은 각각의 발광 영역(EA)에서 제2-1 전극(ELT2-1)의 우측 영역과 중첩됨으로써, 제2-1 전극(ELT2-1)의 우측 영역이 화소(PXL)의 상부 방향으로 돌출될 수 있도록 한다. 이에 따라, 제2 발광 소자들(LD2)의 제1 단부들(EP1)의 주변에 반사성 벽 구조물이 형성될 수 있다.
제3 뱅크 패턴 부분(BNP3)은 화소 영역(PXA)의 중앙 영역에 배치되어 제1-1 전극(ELT1-1) 및 제2-1 전극(ELT2-1)의 사이에 배치된 적어도 하나의 화소 전극(ELT)과 부분적으로 중첩될 수 있다. 예를 들어, 제3 뱅크 패턴 부분(BNP3)은 제1-2 전극(ELT1-2)("제3 화소 전극(PET3)"이라고도 함) 및 제2-2 전극(ELT2-2)("제4 화소 전극(PET4)"이라고도 함) 각각과 부분적으로 중첩될 수 있다. 일 예로, 제3 뱅크 패턴 부분(BNP3)은 각각의 발광 영역(EA)에서 제1-2 전극(ELT1-2)의 우측 영역 및 제2-2 전극(ELT2-2)의 좌측 영역과 중첩됨으로써, 제1-2 전극(ELT1-2) 및 제2-2 전극(ELT2-2) 각각의 일 영역이 화소(PXL)의 상부 방향으로 돌출될 수 있도록 한다. 이에 따라, 제1 및 제2 발광 소자들(LD1, LD2)의 제2 단부들(EP2)의 주변에 반사성 벽 구조물이 형성될 수 있다.
실시예에 따라, 제1 방향(DR1) 상에서 이웃한 화소들(PXL)은 적어도 하나의 뱅크 패턴 부분(BNP)을 공유할 수 있다. 제1 방향(DR1) 상에서 이웃한 제1 화소(PXL1)와 제2 화소(PXL2)를 예로 들면, 제1 화소(PXL1)의 제2 뱅크 패턴 부분(BNP2)과 제2 화소(PXL2)의 제1 뱅크 패턴 부분(BNP1)은 서로 일체로 연결되어 하나의 제1 통합 뱅크 패턴(CBNP1)을 구성할 수 있다. 유사하게, 제1 방향(DR1) 상에서 이웃한 제3 화소(PXL3)의 제2 뱅크 패턴 부분(BNP2)과 제4 화소(PXL4)의 제1 뱅크 패턴 부분(BNP1)은 서로 일체로 연결되어 다른 하나의 제1 통합 뱅크 패턴(CBNP1)을 구성할 수 있다.
이러한 방식으로, 표시 영역(DA)에서 제1 방향(DR1)을 따라 이웃한 두 화소들(PXL)은 하나의 제1 통합 뱅크 패턴(CBNP1)을 공유할 수 있다. 예를 들어, 각각의 제1 통합 뱅크 패턴(CBNP1)은, 제1 방향(DR1)을 따라 이웃한 두 화소들(PXL) 사이의 경계 영역으로부터 상기 두 화소들(PXL) 각각의 일 화소 전극과 중첩되도록 제1 방향(DR1)을 따라 확장된 폭을 가질 수 있다. 이 경우, 각각의 화소 행은, 화소들(PXL)의 경계 영역에 배치된 복수의 제1 통합 뱅크 패턴들(CBNP1)을 포함할 수 있다.
각각의 제1 통합 뱅크 패턴(CBNP1)은 제1 방향(DR1) 상에서 이웃한 두 화소들(PXL) 사이의 경계 영역에 배치된 개별 패턴으로 형성될 수 있다. 예를 들어, 각각의 제1 통합 뱅크 패턴(CBNP1)은 각 화소 행의 상단 영역 및 하단 영역에서 끊길 수 있다.
또한, 제2 방향(DR2) 상에서 이웃한 화소들(PXL)도 적어도 하나의 다른 뱅크 패턴 부분(BNP)을 공유할 수 있다. 제2 방향(DR2) 상에서 이웃한 제1 화소(PXL1)와 제3 화소(PXL3)를 예로 들면, 제1 화소(PXL1)의 제3 뱅크 패턴 부분(BNP3)과 제3 화소(PXL3)의 제3 뱅크 패턴 부분(BNP3)은 서로 일체로 연결되어 하나의 제2 통합 뱅크 패턴(CBNP2)을 구성할 수 있다. 유사하게, 제2 방향(DR2) 상에서 이웃한 제2 화소(PXL2)의 제3 뱅크 패턴 부분(BNP3)과 제4 화소(PXL4)의 제3 뱅크 패턴 부분(BNP3)은 서로 일체로 연결되어 다른 하나의 제2 통합 뱅크 패턴(CBNP2)을 구성할 수 있다.
이러한 방식으로, 표시 영역(DA)에서 제2 방향(DR2)을 따라 이웃한 적어도 두 개의 화소들(PXL)은 제2 통합 뱅크 패턴(CBNP2)을 공유할 수 있다. 예를 들어, 각각의 제2 통합 뱅크 패턴(CBNP2)은, 표시 영역(DA)의 각 화소 열에 배열된 화소들(PXL)에 공통으로 형성될 수 있다.
이 경우, 각각의 제2 통합 뱅크 패턴(CBNP2)은 표시 영역(DA)에서 제2 방향(DR2)을 따라 연장되며, 각각의 화소 열에 배치될 수 있다. 일 예로, 각각의 제2 통합 뱅크 패턴(CBNP2)은, 제2 방향(DR2)을 따라 표시 영역(DA)의 각 화소 열에 배열된 화소들(PXL)의 중앙 영역에 배치된 화소 전극들(ELT)(일 예로, 제1-2 및 제2-2 전극들(ELT1-2, ELT2-2))과 공통으로 중첩되도록 표시 영역(DA)에서 제2 방향(DR2)을 따라 연장될 수 있다.
도 7의 실시예에서, 제1 통합 뱅크 패턴(CBNP1)의 제2 방향(DR2) 상에서의 양 단부들, 즉 상단 영역 및 하단 영역의 둘레는 제1 방향(DR1)을 따른 직선 형태로 이어질 수 있다. 일 예로, 제1 통합 뱅크 패턴(CBNP1)은 평면 상에서 보았을 때 사각 형상을 가질 수 있다.
이 경우, 제1 방향(DR1) 상에서 이웃한 두 화소들(PXL)의 인접한 화소 전극들(ELT)의 사이에서 쇼트 결함이 발생될 위험이 있다. 일 예로, 표시 영역(DA)에 도전막을 형성하고 상기 도전막을 패터닝하여 화소 전극들(ELT)을 형성하는 과정에서, 제1 통합 뱅크 패턴(CBNP1)에 의해 발생한 단차로 인하여 제1 화소(PXL1)의 제2-1 전극(ELT2-1)과 제2 화소(PXL2)의 제1-1 전극(ELT1-1) 사이의 A1 영역들에서, 제1 통합 뱅크 패턴(CBNP1)의 둘레를 따라 도전막의 잔사(RD1)가 이어질 수 있다. 이에 따라, 제1 화소(PXL1)의 제2-1 전극(ELT2-1)과 제2 화소(PXL2)의 제1-1 전극(ELT1-1)의 사이에서 쇼트 결함이 발생할 수 있다. 동일한 이유로, 제3 화소(PXL3)의 제2-1 전극(ELT2-1)과 제4 화소(PXL4)의 제1-1 전극(ELT1-1) 사이에서도 쇼트 결함이 발생할 수 있다. 이 경우, 화소 전극들(ELT)에 쇼트 결함이 발생하게 되면, 상기 화소 전극들(ELT)을 개별적으로 제어할 수 없게 되면서, 구동 불량이 발생할 수 있다.
도 8의 실시예에서, 제1 통합 뱅크 패턴(CBNP1)은 제1 방향(DR1) 상에서 이웃한 두 화소들(PXL)의 인접한 화소 전극들(ELT)의 사이에서 그 둘레가 확장된 형태를 가진다. 예를 들어, 제1 통합 뱅크 패턴(CBNP1)은 제1 및 제2 화소들(PXL1, PXL2) 사이의 경계 영역(특히, 중앙 영역)에서 제2 방향(DR2) 상의 양 단부가 적어도 제2 방향(DR2)으로 연장된 형태의 돌출부들(PRT)을 포함할 수 있다.
일 예로, 제1 화소(PXL1)의 제2-1 전극(ELT2-1)과 제2 화소(PXL2)의 제1-1 전극(ELT1-1) 사이의 A1' 영역들에서, 제1 및 제2 화소들(PXL1, PXL2)의 경계 영역에 배치된 제1 통합 뱅크 패턴(CBNP1)은 상단 및 하단의 양 단부들에서, 각각 이전 화소 행 및 다음 화소 행의 방향으로 돌출된 돌출부들(PRT)을 포함할 수 있다. 이 경우, 평면 상에서 보았을 때, 각각의 돌출부(PRT)는 제1 화소(PXL1)의 제2-1 전극(ELT2-1)과 제2 화소(PXL2)의 제1-1 전극(ELT1-1) 사이의 영역에 위치될 수 있다.
유사하게, 제3 화소(PXL3)의 제2-1 전극(ELT2-1)과 제4 화소(PXL4)의 제1-1 전극(ELT1-1) 사이의 A1' 영역들에서, 제3 및 제4 화소들(PXL3, PXL4)의 경계 영역에 배치된 제1 통합 뱅크 패턴(CBNP1)은 상단 및 하단의 양 단부들에서, 각각 이전 화소 행 및 다음 화소 행의 방향으로 돌출된 돌출부들(PRT)을 포함할 수 있다. 이 경우, 평면 상에서 보았을 때, 각각의 돌출부(PRT)는 제3 화소(PXL3)의 제2-1 전극(ELT2-1)과 제4 화소(PXL4)의 제1-1 전극(ELT1-1) 사이의 영역에 위치될 수 있다.
이러한 방식으로, 각각의 제1 통합 뱅크 패턴(CBNP1)은 제1 방향(DR1) 상에서 이웃한 두 화소들(PXL) 사이의 경계 영역에서 제2 방향(DR2)을 따라 돌출될 수 있다. 이에 따라, 제1 방향(DR1) 상에서 이웃한 두 화소들(PXL)의 인접한 화소 전극들(ELT)의 사이에서 도전막의 잔사 형성 경로가 길어지게 된다. 예를 들어, 제1 화소(PXL1)의 제2-1 전극(ELT2-1)과 제2 화소(PXL2)의 제1-1 전극(ELT1-1) 사이의 A1' 영역들과, 제3 화소(PXL3)의 제2-1 전극(ELT2-1)과 제4 화소(PXL4)의 제1-1 전극(ELT1-1) 사이의 A1' 영역들에서, 도전막의 잔사 형성 경로가 길어지게 된다.
따라서, 제1 통합 뱅크 패턴(CBNP1)의 둘레를 따라 도전막의 잔사(RD1)가 발생하더라도, 상기 도전막의 잔사(RD1)가 중간에 끊어질 수 있다. 이에 따라, 제1 방향(DR1)을 따른 도전막의 잔사(RD1)로 인한 화소 전극들(ELT) 사이의 쇼트 결함을 방지할 수 있다.
일 실시예에서, 제1 통합 뱅크 패턴(CBNP1)의 돌출부들(PRT)은 적어도 하나의 코너부(일 예로, 각진 코너부)를 포함할 수 있다. 예를 들어, 각각의 돌출부(PRT)는 제2 방향(DR2)을 따라 순차적으로 배치되며 제1 방향(DR1)을 따라 각각 제1 폭(W1) 및 제2 폭(W2)을 가지는 제1 영역(PRA1) 및 제2 영역(PRA2)을 포함할 수 있다.
일 실시예에서, 제1 영역(PRA1) 및 제2 영역(PRA2)은 각각 사각 형상을 가질 수 있고, 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다. 이 경우, 돌출부(PRT)의 양 사이드 영역들은 끝단에서 그 폭이 확장되는 계단 형상을 가질 수 있다.
이와 같이, 각각의 돌출부(PRT)가 코너부(일 예로, 각진 코너부)를 포함할 경우, 화소 전극들(ELT)의 패터닝 과정에서 도전막의 잔사(RD1)가 발생하더라도 상기 도전막의 잔사(RD1)가 중간에 끊기게 된다. 즉, 각각의 돌출부(PRT)가 각진 코너부를 포함할 경우, 잔사(RD1)의 단선 효과를 보다 높일 수 있다.
도 8의 실시예에 따르면, 제1 통합 뱅크 패턴(BNP1)이 제1 방향(DR1)을 따라 인접한 화소 전극들(ELT) 사이의 영역을 가로지르는 단부를 포함하더라도, 돌출부들(PRT)에 의해 도전막의 잔사 형성 경로를 늘림으로써, 상기 화소 전극들(ELT) 사이의 쇼트 결함을 방지할 수 있다.
한편, 제2 방향(DR2)을 따라 이웃한 화소들(PXL)의 사이에는 분리 영역(SPA)이 배치될 수 있다. 화소 전극들(ELT)은 표시 영역(DA)에서 제2 방향(DR2)을 따라 연장되는 정렬 배선들의 형태로 먼저 형성되고, 발광 소자들(LD)의 정렬이 완료된 이후 각각의 분리 영역(SPA)에서 식각되어 개별의 화소 전극들(ELT)로 분리될 수 있다. 일 예로, 각각의 분리 영역(SPA)을 제외한 표시 영역(DA)의 나머지 영역 상에 포토 마스크를 배치하고, 분리 영역(SPA)에서 정렬 배선들을 식각함으로써, 화소 전극들(ELT)을 형성할 수 있다.
이때, 도 7의 실시예에서와 같이, 각각의 분리 영역(SPA)을 지나는 제2 통합 뱅크 패턴(CBNP2)의 적어도 일 변이 상기 분리 영역(SPA)에서 적어도 하나의 화소 전극(ELT)과 중첩되면서 제2 방향(DR2)으로 연장될 경우, 제2 방향(DR2) 상에서 인접한 두 화소들(PXL)의 인접한 화소 전극들(ELT)의 사이에서 쇼트 결함이 발생될 위험이 있다. 일 예로, 제2 통합 뱅크 패턴(CBNP2)에 의해 발생한 단차로 인하여 제1 화소(PXL1)의 제1-2 전극(ELT1-2)과 제3 화소(PXL3)의 제1-2 전극(ELT1-2) 사이의 A2 영역에서, 제2 통합 뱅크 패턴(CBNP2)의 좌측 둘레를 따라 도전막의 잔사(RD2)가 이어질 수 있다. 이에 따라, 제1 화소(PXL1)의 제1-2 전극(ELT1-2)과 제3 화소(PXL3)의 제1-2 전극(ELT1-2) 사이에서 쇼트 결함이 발생할 수 있다. 동일한 이유로, 제2 화소(PXL2)의 제1-2 전극(ELT1-2)과 제4 화소(PXL4)의 제1-2 전극(ELT1-2) 사이에서도 쇼트 결함이 발생할 수 있다. 이 경우, 쇼트 결함이 발생한 화소 전극들(ELT)을 개별적으로 제어할 수 없게 되면서, 구동 불량이 발생할 수 있다.
이에, 도 8의 실시예에서는, 분리 영역(SPA)을 지나는 제2 통합 뱅크 패턴(CBNP2)에 확장부(EPA)를 형성함으로써, 도 7의 실시예에서와 같이 분리 영역(SPA)에서 발생할 수 있는 도전막의 잔사(RD2)를 방지한다.
구체적으로, 도 8의 실시예에서, 각각의 제3 뱅크 패턴 부분(BNP3) 및/또는 복수의 제3 뱅크 패턴 부분들(BNP3)로 구성되는 각각의 제2 통합 뱅크 패턴(CBNP2)은, 분리 영역(SPA)에 대응하여 확장된 폭을 가지는 확장부(EPA)를 포함한다. 예를 들어, 제1 및 제3 화소들(PXL1, PXL3)에 형성되는 제3 뱅크 패턴 부분들(BNP3) 및 상기 제3 뱅크 패턴 부분들(BNP3)로 구성되는 제2 통합 뱅크 패턴(CBNP2)은, 제1 및 제3 화소들(PXL1, PXL3) 각각의 발광 영역(EA)에서 상기 제1 및 제3 화소들(PXL1, PXL3)의 제1-2 전극들(ELT1-2)과 부분적으로만 중첩될 수 있는 제1 폭(W11)을 가지고, 상기 제1 및 제3 화소들(PXL1, PXL3) 사이의 분리 영역(SPA)에서는 상기 제1 및 제3 화소들(PXL1, PXL3)의 제1-2 전극들(ELT1-2)(또는, 상기 제1-2 전극들(ELT1-2)의 단부들)과 완전히 중첩될 수 있는 제2 폭(W12)을 가질 수 있다.
일 실시예에서, 제2 통합 뱅크 패턴(CBNP2)은, 제1 및 제3 화소들(PXL1, PXL3) 사이의 분리 영역(SPA)에서, 상기 제1 및 제3 화소들(PXL1, PXL3) 각각의 제1-2 전극(ELT1-2)의 좌측 단부로부터 상기 제1 및 제3 화소들(PXL1, PXL3) 각각의 제2-2 전극(ELT2-2)의 우측 단부까지의 거리(또는, 이에 대응하는 제1 방향(DR1) 상에서의 폭)보다 넓은 폭(제2 폭(W12))을 가질 수 있다.
일 예로, 제1 및 제3 화소들(PXL1, PXL3) 사이의 분리 영역(SPA)에서, 제2 통합 뱅크 패턴(CBNP2)은 상기 제1 및 제3 화소들(PXL1, PXL3)의 제1-2 및 제2-2 전극들(ELT1-2, ELT2-2)과 완전히 중첩되면서, 상기 제1 및 제3 화소들(PXL1, PXL3)의 제1-2 및 제2-2 전극들(ELT1-2, ELT2-2)의 하부를 완전히 커버할 수 있다. 이에 따라, 상기 분리 영역(SPA)(일 예로, A2' 영역)에서 제1 및 제3 화소들(PXL1, PXL3)의 제1-2 및 제2-2 전극들(ELT1-2, ELT2-2)은 제2 통합 뱅크 패턴(CBNP2)의 평탄한 상부면 상에서 끊길 수 있다.
유사하게, 제2 및 제4 화소들(PXL2, PXL4)에 형성되는 제2 통합 뱅크 패턴(CBNP2)은, 제2 및 제4 화소들(PXL2, PXL4) 사이의 분리 영역(SPA)에서 상기 제2 및 제4 화소들(PXL2, PXL4)의 제1-2 전극들(ELT1-2)(또는, 상기 제1-2 전극들(ELT1-2)의 단부들)과 완전히 중첩될 수 있는 제2 폭(W12)을 가질 수 있다. 또한, 상기 제2 통합 뱅크 패턴(CBNP2)은, 제2 및 제4 화소들(PXL2, PXL4) 사이의 분리 영역(SPA)에서, 상기 제2 및 제4 화소들(PXL2, PXL4) 각각의 제1-2 전극(ELT1-2)의 좌측 단부로부터 상기 제2 및 제4 화소들(PXL2, PXL4) 각각의 제2-2 전극(ELT2-2)의 우측 단부까지의 거리(또는, 이에 대응하는 제1 방향(DR1) 상에서의 폭)보다 넓은 폭(제2 폭(W12))을 가질 수 있다. 이에 따라, 상기 분리 영역(SPA)에서 제2 및 제4 화소들(PXL2, PXL4)의 제1-2 및 제2-2 전극들(ELT1-2, ELT2-2)은 제2 통합 뱅크 패턴(CBNP2)의 평탄한 상부면 상에서 끊길 수 있다.
일 실시예에서, 각각의 제2 통합 뱅크 패턴(CBNP2)은 표시 영역(DA)의 동일한 화소 열에 배열된 화소들(PXL)에 공통으로 형성될 수 있다. 이 경우, 각각의 제2 통합 뱅크 패턴(CBNP2)은 해당 화소 열에 배열된 화소들(PXL) 사이의 분리 영역들(SPA)에 대응하는 복수의 확장부들(EPA)을 가질 수 있다.
또한, 각각의 제3 뱅크 패턴 부분(BNP3) 및/또는 제2 통합 뱅크 패턴(CBNP2)은, 각각의 발광 영역(EA)과 이에 인접한 적어도 하나의 분리 영역(SPA) 사이의 영역(일 예로, 발광 영역(EA)의 상단 영역 및/또는 하단 영역의 적어도 일 구간)에서 제1 폭(W11) 및 제2 폭(W12)보다 좁은 제3 폭(W13)(또는, 최소 폭)을 가지도록 그 폭이 축소될 수 있다. 일 예로, 각각의 제3 뱅크 패턴 부분(BNP3) 및/또는 제2 통합 뱅크 패턴(CBNP2)은, 각각의 제2 컨택부(CNT2)가 형성된 영역의 주변에서 제2 컨택부(CNT2) 및 제2-2 전극(ELT2-2)과 중첩되지 않도록 축소된 폭을 가질 수 있다.
이에 따라, 제2 컨택부(CNT2)를 용이하게 형성하고, 제2 컨택부(CNT2)의 물리적 및/또는 전기적 안정성을 확보할 수 있다. 또한, 화소 전극들(ELT)의 형성을 위한 도전막의 패터닝 공정 등에서 상기 도전막의 잔사로 인해 제1-2 전극(ELT1-2) 및 제2-2 전극(ELT2-2)이 쇼트되는 것을 방지할 수 있다.
도 8의 실시예에 따르면, 제2 통합 뱅크 패턴(CBNP2)과 중첩되는 정렬 배선들을 상기 제2 통합 뱅크 패턴(CBNP2)의 평탄한 상부면 상에서 식각하여 각각의 화소 전극들(ELT)로 분리할 수 있다. 이에 따라, 각각의 분리 영역(SPA)에서 도전막의 잔사(도 7의 RD2)가 발생하는 것을 방지할 수 있다. 따라서, 제2 방향(DR2)을 따라 화소 전극들(ELT)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
도 9a 및 도 9b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도들이고, 도 9c는 본 발명의 일 실시예에 의한 분리 영역(SPA)을 나타내는 단면도이다. 예를 들어, 도 9a 및 도 9b는 도 8의 Ⅰ~Ⅰ'선에 따른 화소(PXL)(일 예로, 제1 화소(PXL1))의 단면에 대한 서로 다른 실시예들을 나타내고, 도 9c는 도 8의 Ⅱ~Ⅱ'선에 따른 분리 영역(SPA)의 단면에 대한 일 실시예를 나타낸다.
도 9a 내지 도 9c에서는, 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 임의의 트랜지스터(M)(일 예로, 제1 컨택부(CNT1) 및 브릿지 패턴(BRP)을 통해 제1-1 전극(ELT1-1)에 연결되는 트랜지스터)를 도시하기로 한다. 또한, 상기 화소 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택부(CNT2)를 통해 제2-2 전극(ELT2-2)에 연결되는 제2 전원선(PL2)을 도시하기로 한다.
도 5 내지 도 9c를 참조하면, 본 발명의 일 실시예에 의한 화소들(PXL) 및 이를 구비한 표시 패널(DP)은, 베이스 층(BSL)의 일면 상에 서로 중첩되도록 배치된 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 화소 회로층(PCL)과, 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들 및 이에 연결되는 배선들이 배치될 수 있다. 예를 들어, 화소 회로층(PCL)은 각각의 화소 영역(PXA)에 배치되어 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(M) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 화소 회로층(PCL)은, 각각의 화소 회로(PXC) 및/또는 발광부(EMU)에 연결되는 적어도 하나의 전원 배선 및/또는 신호 배선을 더 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은, 제1 전원선(PL1) 및 제2 전원선(PL2)과, 주사선들(SL) 및 데이터선들(DL)을 비롯한 신호 배선들을 포함할 수 있다.
또한, 화소 회로층(PCL)은 회로 소자들 및 배선들 외에도 복수의 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및/또는 패시베이션층(PSV)을 포함할 수 있다. 실시예에 따라, 패시베이션층(PSV)은 각 화소(PXL)의 회로 소자들 및 이에 연결된 배선들을 커버하도록 표시 영역(DA)에 전면적으로 형성될 수 있으나, 이에 한정되지는 않는다.
추가적으로, 화소 회로층(PCL)은 적어도 일부의 트랜지스터(M)의 하부에 배치되는 적어도 하나의 차광층(또는, 상기 트랜지스터(M)의 백 게이트 전극(BGE)) 등을 포함한 제1 도전층을 더 포함할 수도 있다.
제1 도전층이 선택적으로 형성된 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역(일 예로, 소스 및 드레인 영역)을 포함할 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(M)의 반도체 패턴들(SCP)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 트랜지스터들(M)의 반도체 패턴(SCP)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다.
다른 실시예에서, 상기 트랜지스터들(M) 중 일부와 나머지 일부는, 서로 다른 물질로 이루어진 반도체 패턴들(SCP)을 포함할 수도 있다. 예를 들어, 상기 트랜지스터들(M) 중 일부 트랜지스터의 반도체 패턴(SCP)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 상기 트랜지스터들(M) 중 나머지 트랜지스터의 반도체 패턴(SCP)은 산화물 반도체로 이루어질 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 각각의 반도체 패턴(SCP)과 중첩되도록 배치될 수 있다. 또한, 제2 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선(일 예로, 주사선(SL))을 더 포함할 수 있다.
제2 도전층 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 그리고, 제1 층간 절연층(ILD1) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들일 수 있다. 또한, 제3 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선(일 예로, 데이터선(DL))을 더 포함할 수 있다.
제3 도전층 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다. 그리고, 제2 층간 절연층(ILD2) 상에는 제4 도전층이 배치될 수 있다.
버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2) 각각은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘산 질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제4 도전층은 화소 회로층(PCL)과 표시 소자층(DPL)을 연결하는 브릿지 패턴(BRP) 및/또는 소정의 배선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2))을 포함할 수 있다. 브릿지 패턴(BRP)은, 제1 컨택부(CNT1)를 통해, 발광부(EMU)의 첫 번째 화소 전극(일 예로, 제1-1 전극(ELT1-1))에 연결될 수 있다. 제2 전원선(PL2)은, 제2 컨택부(CNT2)를 통해, 발광부(EMU)의 마지막 화소 전극(일 예로, 제2-2 전극(ELT2-2))에 연결될 수 있다.
제1 내지 제4 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제4 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 내지 제4 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 단일층 또는 다중층으로 구성될 수 있다.
제4 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 실시예에 따라, 패시베이션층(PSV)은 적어도 유기 절연층을 포함하며 화소 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 상기 패시베이션층(PSV)의 상부에는 표시 소자층(DPL)이 배치될 수 있다.
패시베이션층(PSV)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션층(PSV)은 적어도 한 층의 유기 절연막을 포함하며 화소 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 일 실시예에서, 상기 유기 절연막은, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
패시베이션층(PSV) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은, 각 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 발광부(EMU)는 패시베이션층(PSV)을 관통하는 적어도 하나의 컨택부(일 예로, 제1 및 제2 컨택부들(CNT1, CNT2))를 통해 해당 화소(PXL)의 화소 회로(PXC) 및/또는 소정의 전원 배선(일 예로, 제2 전원선(PL2)) 등에 연결될 수 있다. 각각의 컨택부는 적어도 하나의 컨택홀 또는 비아홀의 형태로 구성될 수 있으나, 이에 한정되지는 않는다.
예를 들어, 표시 소자층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광부(EMU)를 구성하는 화소 전극들(ELT), 발광 소자들(LD) 및 컨택 전극들(CNE)이 배치될 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 발광 소자 배열 영역들(AR)에 배치된 화소 전극들(ELT) 및 상기 화소 전극들(ELT)의 사이에 직렬, 병렬 또는 직/병렬로 연결된 발광 소자들(LD), 및 상기 화소 전극들(ELT)과 발광 소자들(LD)을 연결하는 컨택 전극들(CNE)을 포함할 수 있다.
또한, 표시 소자층(DPL)은, 화소 전극들(ELT)의 일 영역을 상부 방향으로 돌출시키기 위한 뱅크 패턴 부분들(BNP), 및 각각의 발광 영역(EA)을 둘러싸는 뱅크(BNK)를 더 포함할 수 있다. 이외에도, 표시 소자층(DPL)은 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
예를 들어, 표시 소자층(DPL)은, 화소 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된, 뱅크 패턴 부분들(BNP), 화소 전극들(ELT), 제1 절연층(INS1), 발광 소자들(LD), 제2 절연층(INS2), 컨택 전극들(CNE) 및 제4 절연층(INS4)을 포함할 수 있다.
일 실시예에서, 각각의 발광 소자 배열 영역(AR)에 배열된 한 쌍의 컨택 전극들(CNE)은 도 9a에 도시된 바와 같이 서로 다른 층에 분리되어 배치될 수 있다. 이 경우, 표시 소자층(DPL)은 상기 한 쌍의 컨택 전극들(CNE)의 사이에 개재된 제3 절연층(INS3)을 더 포함할 수 있다. 다른 실시예에서, 각각의 발광 소자 배열 영역(AR)에 배열된 한 쌍의 컨택 전극들(CNE)은 도 9b에 도시된 바와 같이, 서로 동일한 층에 배치될 수 있다. 이 경우, 제3 절연층(INS3)은 생략될 수 있다.
한편, 뱅크(BNK)의 경우, 단면 상에서의 위치가 실시예에 따라 달라질 수 있다. 일 실시예에서, 뱅크(BNK)는 제1 절연층(INS1) 상에 형성될 수 있다. 다른 실시예에서, 뱅크(BNK)는 뱅크 패턴 부분들(BNP)과 동일한 층에 배치될 수 있다. 또한, 뱅크(BNK)는 뱅크 패턴 부분들(BNP)과 중첩되거나 중첩되지 않을 수 있다.
뱅크 패턴 부분들(BNP)은 화소 회로층(PCL)이 선택적으로 형성된 베이스 층(BSL)의 일면 상에 배치될 수 있다. 이러한 뱅크 패턴 부분들(BNP)은 화소 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에서 상기 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다. 이에 따라, 뱅크 패턴 부분들(BNP) 상에 배치된 화소 전극들(ELT)의 일 영역이 상부 방향으로 돌출될 수 있다.
뱅크 패턴 부분들(BNP)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 뱅크 패턴 부분들(BNP)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘산 질화물(SiOxNy) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 뱅크 패턴 부분들(BNP)은 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일 층 또는 다중 층의 절연체로 구성될 수도 있다. 즉, 뱅크 패턴 부분들(BNP)의 구성 물질 및 단면 구조는 다양하게 변경될 수 있다.
일 실시예에서, 뱅크 패턴 부분들(BNP)은 패시베이션층(PSV)과 동일한 물질로 형성될 수도 있다. 이 경우, 패시베이션층(PSV) 및 뱅크 패턴 부분들(BNP)을 동시에 형성되거나, 순차적으로 형성될 수 있다. 일 예로, 하프톤 마스크를 이용한 단일의 마스크 공정을 통해, 패시베이션층(PSV) 및 뱅크 패턴 부분들(BNP)을 동시에 형성함으로써, 마스크를 저감하고 화소들(PXL)의 제조 공정을 단순화할 수 있다.
뱅크 패턴 부분들(BNP) 및 그 상부에 배치되는 화소 전극들(ELT)에 의해, 발광 소자들(LD)의 주변에 반사 격벽이 형성될 수 있다. 일 예로, 화소 전극들(ELT)이 반사 전극층을 포함할 경우, 발광 소자들(LD)의 양 단부에서 방출되는 빛이 상기 반사 전극층에서 반사되어, 각 화소(PXL)의 상부 방향으로 출광될 수 있다.
뱅크 패턴 부분들(BNP)은 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크 패턴 부분들(BNP)은 도 9a 내지 도 9c에 도시된 바와 같이 베이스 층(BSL)에 대하여 소정 범위의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다른 실시예에서, 뱅크 패턴 부분들(BNP)은 곡면 또는 계단 형상 등의 측벽들을 가질 수도 있다. 일 예로, 뱅크 패턴 부분들(BNP)은 반원 또는 반타원 형상 등의 단면을 가질 수도 있다.
뱅크 패턴 부분들(BNP)의 상부에는 각 화소(PXL)의 화소 전극들(ELT)이 배치될 수 있다. 실시예에 따라, 화소 전극들(ELT)은 뱅크 패턴 부분들(BNP)에 대응하는 형상을 가질 수 있다. 예를 들어, 화소 전극들(ELT)은 뱅크 패턴 부분들(BNP)에 의해 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다.
도 8의 실시예에서와 같이, 제2 통합 뱅크 패턴(CBNP2)이 확장부(EPA)를 가질 경우, 상기 제2 통합 뱅크 패턴(CBNP2)과 중첩되는 화소 전극들(ELT)(일 예로, 제1-2 및 제2-2 전극들(ELT1-2, ELT2-2))의 단부들은 도 9c에 도시된 바와 같이 각각의 분리 영역(SPA)에서 제2 통합 뱅크 패턴(CBNP2)의 평탄한 상부면 상에 배치될 수 있다.
화소 전극들(ELT)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 화소 전극들(ELT)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소 전극들(ELT)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 화소 전극들(ELT)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 화소 전극들(ELT)의 구성 물질이 특별히 한정되지는 않는다. 또한, 화소 전극들(ELT)은 서로 동일 또는 상이한 도전 물질을 포함할 수 있다.
화소 전극들(ELT)은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 화소 전극들(ELT)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 또한, 화소 전극들(ELT)은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
화소 전극들(ELT)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 화소 전극들(ELT) 각각의 일 영역을 커버하도록 형성되며, 상기 화소 전극들(ELT) 각각의 다른 일 영역을 노출하는 개구부(또는, 컨택홀)를 포함할 수 있다.
제1 절연층(INS1)이 개구된 영역에서 화소 전극들(ELT)이 각각의 컨택 전극들(CNE)에 전기적으로 연결될 수 있다. 한편, 실시예에 따라서는 제1 절연층(INS1)이 생략될 수도 있다. 이 경우, 패시베이션층(PSV), 및/또는 화소 전극들(ELT)의 일단 상에 발광 소자들(LD)이 바로 배치될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 화소 전극들(ELT)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 화소 전극들(ELT)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 화소 전극들(ELT)이 형성된 이후 제1 절연층(INS1) 등에 의해 커버됨에 따라, 후속 공정에서 화소 전극들(ELT)이 손상되는 것을 방지할 수 있다.
제1 절연층(INS1) 등이 형성된 발광 영역(EA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 한편, 발광 소자들(LD)의 공급에 앞서, 발광 영역(EA)의 주변에는 뱅크(BNK)가 형성될 수 있다. 예를 들어, 각각의 발광 영역(EA)을 둘러싸도록 표시 영역(DA)에 뱅크(BNK)가 형성될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는 이웃한 한 쌍의 화소 전극들(ELT)에 직접적으로 접촉되어 상기 한 쌍의 화소 전극들(ELT)의 사이에 연결될 수 있다. 다른 실시예에서, 각각의 발광 소자(LD)는 이웃한 한 쌍의 화소 전극들(ELT)에 직접적으로 접촉되거나 접촉되지 않을 수 있으며, 컨택 전극들(CNE)에 의해 상기 한 쌍의 화소 전극들(ELT)에 연결될 수 있다.
발광 소자들(LD)의 일 영역 상에는, 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 일 영역 상에 배치될 수 있다. 일 예로, 제2 절연층(INS2)은, 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에만 국부적으로 배치될 수 있다. 이러한 제2 절연층(INS2)은 각 화소(PXL)의 발광 영역(EA)에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하게 되면, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은, 각각의 컨택 전극들(CNE)에 의해 커버될 수 있다. 또한, 컨택 전극들(CNE)은 각각의 화소 전극들(ELT)의 노출 영역을 커버하도록 상기 화소 전극들(ELT)의 상부에 배치될 수 있다. 예를 들어, 컨택 전극들(CNE)은, 뱅크 패턴 부분들(BNP)의 상부 및/또는 주변에서 각각의 화소 전극들(ELT)과 직/간접적으로 접촉되도록 상기 화소 전극들(ELT) 상에 배치될 수 있다.
이에 따라, 컨택 전극들(CNE)이 각각의 화소 전극들(ELT)에 전기적으로 연결될 수 있다. 그리고, 컨택 전극들(CNE)을 통해, 화소 전극들(ELT)이 인접한 적어도 하나의 발광 소자(LD)에 전기적으로 연결될 수 있다.
제3 절연층(INS3)은 한 쌍의 컨택 전극들(CNE) 중 어느 하나를 커버하도록 배치될 수 있다. 발광 소자들(LD)의 상부에 제2 절연층(INS2) 및/또는 제3 절연층(INS3)을 형성하게 되면, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
제1 내지 제3 절연층들(INS1~INS3) 각각은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 내지 제3 절연층들(INS1~INS3) 각각은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘산 질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함하는 무기 절연막을 포함할 수 있으나, 이에 한정되지는 않는다. 일 예로, 제2 절연층(INS2)은 포토 레지스트(PR) 물질 등을 비롯한 적어도 한 종류의 유기 절연 물질을 포함한 유기 절연막을 포함할 수도 있다.
컨택 전극들(CNE)은 투명 도전 물질을 포함할 수 있다. 일 예로, 컨택 전극들(CNE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함할 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 광이, 컨택 전극들(CNE)을 투과하여 화소(PXL)의 외부로 방출될 수 있게 된다.
컨택 전극들(CNE) 상에는 제4 절연층(INS4)이 배치될 수 있다. 예를 들어, 제4 절연층(INS4)은, 뱅크 패턴 부분들(BNP), 화소 전극들(ELT), 발광 소자들(LD), 컨택 전극들(CNE), 제1, 제2, 제3 및/또는 제4 절연층들(INS1, INS2, INS3, INS4) 및 뱅크(BNK)를 커버하도록, 표시 영역(DA) 상에 전면적으로 형성 및/또는 배치될 수 있다.
제4 절연층(INS4)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 제4 절연층(INS4)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘산 질화물(SiOxNy) 등을 비롯한 다양한 종류의 절연 물질을 포함할 수 있다.
일 실시예에서, 제4 절연층(INS4)은 단일 층 또는 다중 층의 봉지층(일 예로, 도 3a 및 도 3b의 ENC)을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라서는, 제4 절연층(INS4)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
도 10 내지 도 24는 각각 본 발명의 일 실시예에 의한 화소들(PXL) 및 이를 포함한 표시 영역(DA)을 나타내는 평면도들이다. 예를 들어, 도 10은 발광부(EMU)의 구성과 관련하여 도 8의 실시예에 대한 변경 실시예를 나타내고, 도 11 내지 도 24는 뱅크 패턴 부분들(BNP)과 관련하여 도 8의 실시예에 대한 서로 다른 변경 실시예들을 나타낸다. 도 10 내지 도 24의 실시예들을 설명함에 있어서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 발광부(EMU)는 도 6a의 실시예에 대응하는 1단의 직렬 구조(즉, 병렬 구조)로 구성될 수 있다. 이 경우, 각각의 화소 영역(PXA)은 적어도 하나의 발광 소자 배열 영역(AR)을 포함할 수 있다.
예를 들어, 도 10에 도시된 바와 같이, 각각의 발광 영역(EA)에 단일의 발광 소자 배열 영역(AR)이 규정되고, 상기 발광 소자 배열 영역(AR)에 서로 마주하는 제1 전극(ELT1) 및 제2 전극(ELT2)이 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 각각 제1 및 제2 컨택부들(CNT1, CNT2)을 통해 화소 회로층(PCL)에 연결될 수 있다.
이 경우, 각각의 화소 영역(PXA)은 도 8의 제1-2 및 제2-2 전극들(ELT1-2, ELT2-2)에 대응하는 전극들을 포함하지 않을 수 있고, 이에 따라 도 8의 제3 뱅크 패턴 부분들(BNP3)도 포함하지 않을 수 있다. 이 경우, 분리 영역(SPA)에는 도 8의 제2 통합 뱅크 패턴(CBNP2)이 배치되지 않을 수 있다. 다른 실시예에서는, 각 화소 열의 제1 뱅크 패턴 부분들(BNP1) 및/또는 제2 뱅크 패턴 부분들(BNP2)이 도 8의 제2 통합 뱅크 패턴(CBNP2)과 같은 형태로 제2 방향(DR2)을 따라 연결되도록 형성될 수도 있다.도 11 내지 도 14를 참조하면, 제1 통합 뱅크 패턴(CBNP1), 특히 돌출부들(PRT)의 형상 및/또는 구조는 다양하게 변경될 수 있다.
예를 들어, 도 11 및 도 12에 도시된 바와 같이 각각의 돌출부(PRT)는 제2 방향(DR2)을 따라 순차적으로 배치되며 제1 방향(DR1)을 따라 각각 제1 폭(W1), 제2 폭(W2) 및 제3 폭(W3)을 가지는 제1 영역(PRA1), 제2 영역(PRA2) 및 제3 영역(PRA3)을 포함할 수 있다. 일 예로, 제2 영역(PRA2)은 제1 및 제3 영역들(PRA1, PRA3)과 접하도록 상기 제1 및 제3 영역들(PRA1, PRA3)의 사이에 배치될 수 있다.
일 실시예에서, 제1 영역(PRA1), 제2 영역(PRA2) 및 제3 영역(PRA3)은 각각 사각 형상을 가질 수 있고, 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다. 제3 폭(W3)은 제2 폭(W2)과 상이할 수 있다. 일 실시예에서, 제3 폭(W3)은 도 11에 도시된 바와 같이 제2 폭(W2)보다 작을 수 있다. 이 경우, 제1 폭(W1)과 제3 폭(W3)은 서로 동일하거나 상이할 수 있다. 다른 실시예에서, 제3 폭(W3)은 도 12에 도시된 바와 같이 제2 폭(W2)보다 클 수 있다.
또한, 실시예에 따라서는 각각의 돌출부(PRT)가 적어도 일 영역에서 점진적으로 변화되는 폭을 가질 수 있다. 예를 들어, 도 13에 도시된 바와 같이 각각의 돌출부(PRT)는 제2 방향(DR2)을 따라 순차적으로 배치되는 제1 영역(PRA1) 및 제2 영역(PRA2)을 포함하며, 상기 제2 영역(PRA2)은 사선형의 변을 가질 수 있다. 일 예로, 제2 영역(PRA2)은 사다리꼴 등의 형상을 가질 수 있다. 또 다른 실시예에서는 각각의 돌출부(PRT)가 전체적으로 사다리꼴 또는 삼각형 등을 비롯한 다양한 다각 형상을 가질 수도 있다. 이외에도 각각의 돌출부(PRT)는 적어도 일부의 영역에서 곡선형의 둘레를 가질 수도 있다.
또한, 실시예에 따라서는 각각의 돌출부(PRT)가 균일한 폭을 가질 수도 있다. 예를 들어, 도 14에 도시된 바와 같이 각각의 돌출부(PRT)는 제2 방향(DR2)을 따라 연장되며 제1 방향(DR1)을 따라 균일한 폭을 가질 수도 있다.
도 15를 참조하면, 제2 통합 뱅크 패턴(CBNP2)의 형상도 실시예에 따라 변경될 수 있다. 예를 들어, 제2 통합 뱅크 패턴(CBNP2)의 좌측 및/또는 우측의 둘레 영역은 곡선 형태로 변경될 수 있다. 이외에도 제2 통합 뱅크 패턴(CBNP2)의 형상은 다양하게 변경될 수 있다. 예를 들어, 또 다른 실시예에서는 제2 통합 뱅크 패턴(CBNP2)이 육각형 등을 비롯한 다양한 다각 형상을 가질 수도 있다.
도 16 내지 도 21을 참조하면, 제2 방향(DR2)을 따라 순차적으로 배치된 적어도 두 화소 행들의 사이에서 제1 통합 뱅크 패턴(CBNP1)이 일체 또는 비일체로 연결될 수 있다. 예를 들어, 표시 영역(DA)의 전반에서, 각각의 제1 통합 뱅크 패턴(CBNP1)은 제2 방향(DR2)을 따라 연결될 수 있다. 일 예로, 도 16 내지 도 21의 실시예들은 도 8, 도 11 내지 도 14의 실시예들에서 제1 통합 뱅크 패턴(CBNP1)이 제2 방향(DR2)을 따라 연결되는 실시예들을 개시한 것이다.
예를 들어, 제1 및 제2 화소들(PXL1, PXL2)이 공유하는 제1 통합 뱅크 패턴(CBNP1)은, 상단 및 하단의 양 단부들에서 각각 이전 화소 행 및/또는 다음 화소 행의 방향으로 돌출되어 상기 이전 화소 행 및/또는 다음 화소 행의 제1 통합 뱅크 패턴(CBNP1)과 일체로 연결될 수 있다. 유사하게, 제3 및 제4 화소들(PXL3, PXL4)이 공유하는 제1 통합 뱅크 패턴(CBNP1)은, 상단 및 하단의 양 단부들에서 각각 이전 화소 행 및/또는 다음 화소 행의 방향으로 돌출되어 상기 이전 화소 행 및/또는 다음 화소 행의 제1 통합 뱅크 패턴(CBNP1)과 일체로 연결될 수 있다. 이 경우, 각각의 돌출부(PRT)를 연결부로 간주할 수도 있다.
한편, 도 13의 실시예에서와 같이 각각의 돌출부(PRT)가 적어도 일 영역에서 점진적으로 변화되는 폭을 가질 경우, 도 19의 실시예에서와 같이 연속된 화소 행들 사이의 중간 영역 중 적어도 일 구간에서 제2 방향(DR2)을 따라 상하로 인접한 돌출부들(PRT)이 균일한 폭을 가지면서 서로 연결될 수 있다. 또는, 도 20의 실시예에서와 같이 제2 방향(DR2)을 따라 상하로 인접한 돌출부들(PRT)이 서로 맞닿아서 연결될 수도 있다. 추가적으로, 도 8, 도 11, 도 12 및 도 14의 실시예들에서 상하로 인접한 돌출부들(PRT)도 도 20의 실시예에서와 같은 방식으로 서로 맞닿아서 연결될 수도 있다.도 22 및 도 23을 참조하면, 제2 방향(DR2)을 따라 순차적으로 배치된 적어도 두 화소 행들의 사이에서 앞선 실시예들에 의한 제2 통합 뱅크 패턴(CBNP2)이 끊길 수도 있다. 예를 들어, 제1 및 제3 화소들(PXL1, PLX3) 사이의 분리 영역(SPA)에서, 제1 화소(PXL1)의 제3 뱅크 패턴 부분(BNP3)은 제1 확장부(EPA1)를 가지고, 제3 화소(PXL3)의 제3 뱅크 패턴 부분(BNP3)은 상기 제1 확장부(EPA1)로부터 이격된 제2 확장부(EPA2)를 가질 수 있다. 유사하게, 제2 및 제4 화소들(PXL2, PLX4) 사이의 분리 영역(SPA)에서, 제2 화소(PXL2)의 제3 뱅크 패턴 부분(BNP3)은 제1 확장부(EPA1)를 가지고, 제4 화소(PXL4)의 제3 뱅크 패턴 부분(BNP3)은 상기 제1 확장부(EPA1)로부터 이격된 제2 확장부(EPA2)를 가질 수 있다. 각각의 제1 확장부(EPA1) 및 제2 확장부(EPA2)는 각각의 분리 영역(SPA)에 대응하여 확장된 폭을 가질 수 있다.
도 24를 참조하면, 표시 영역(DA)의 전반에서, 제1 내지 제3 뱅크 패턴 부분들(BNP1, BNP2, BNP3)은 모두 일체로 연결될 수도 있다. 예를 들어, 표시 영역(DA)에는 화소들(PXL)의 제1 내지 제3 뱅크 패턴 부분들(BNP1, BNP2, BNP3)을 포함한 하나의 메쉬형 통합 뱅크 패턴이 제공될 수 있다. 일 예로, 각각의 분리 영역(SPA) 및/또는 그 주변 영역에서, 제1 내지 제3 뱅크 패턴 부분들(BNP1, BNP2, BNP3)이 일체로 연결될 수 있다.
한편, 앞서 설명한 실시예들에서는 제2 방향(DR2)을 따라 인접한 화소들(PXL)의 사이(또는, 각 화소(PXL)의 상단 영역 및/또는 하단 영역)에만 각각의 분리 영역(SPA)이 배치되는 실시예들을 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 발광부(EMU)의 직렬 단의 개수 등에 따라 각 화소(PXL)의 발광 영역(EA) 내에 적어도 하나의 추가적인 분리 영역이 더 배치될 수도 있다. 이 경우, 뱅크 패턴들(BNP)은 상기 추가적인 분리 영역에 대해서도 앞서 설명한 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 일 예로, 상기 추가적인 분리 영역에서, 제1 및 제2 뱅크 패턴들(BNP1, BNP2)에 각각의 돌출부(PRT)가 형성되거나, 및/또는 제3 뱅크 패턴들(BNP3)에 각각의 확장부(EPA)가 형성될 수 있을 것이다.
도 25a 내지 도 25c는 본 발명의 일 실시예에 의한 화소들(PXL)을 포함한 표시 패널(DP)의 제조 방법을 나타내는 평면도들이다. 예를 들어, 도 25a 내지 도 25c는 도 8의 실시예에 의한 화소들(PXL)을 포함하는 표시 패널(DP)을 제조하는 단계 중, 발광 소자들(LD)의 정렬 및 화소 전극들(ELT)의 분리 단계를 순차적으로 나타낸다.
도 8 내지 도 25a를 참조하면, 화소 회로층(PCL) 및 뱅크 패턴 부분들(BNP)이 형성된 베이스 층(BSL) 상의 각 화소 영역(PXA)에 정렬 배선들(AL)을 형성한다. 각각의 정렬 배선(AL)은 표시 영역(DA)에서 제2 방향(DR2)을 따라 연장될 수 있다. 실시예에 따라, 한 쌍의 정렬 배선들(AL)은 각각의 발광 소자 배열 영역(AR)에서 보다 좁은 간격으로 배치되고, 나머지 영역에서 보다 넓은 간격으로 배치될 수 있다.
정렬 배선들(AL)은 추후 각 화소(PXL)의 화소 전극들(ELT)로 분리되는 요소일 수 있다. 예를 들어, 화소 전극들(ELT)은 화소들(PXL)의 소정 직렬 단에 대응하는 개별 전극들로 분리되기 이전에, 먼저 각각의 정렬 배선(AL)의 형태로 형성될 수 있다. 일 예로, 각 화소(PXL)의 발광 영역(EA)에 발광 소자들(LD)을 정렬하기 위하여, 표시 영역(DA)의 전반에서 화소 전극들(ELT)을 복수의 그룹으로 나누고 각 그룹의 화소 전극들(ELT)을 먼저 일체형의 정렬 배선(AL)으로 형성하여 소정의 정렬 신호를 인가할 수 있다.
예를 들어, 화소들(PXL)의 제1-1 전극들(ELT1-1)은 먼저 제1 정렬 배선(AL1)의 형태로 일체로 형성되고, 화소들(PXL)의 제2-1 전극들(ELT2-1)은 먼저 제2 정렬 배선(AL2)의 형태로 일체로 형성되며, 화소들(PXL)의 제1-2 및 제2-2 전극들(ELT1-2, ELT2-2)은 먼저 제3 정렬 배선(AL3)의 형태로 일체로 형성될 수 있다.
실시예에 따라, 정렬 배선들(AL)은 표시 영역(DA)에 전면적으로 도전막을 형성한 이후, 식각 공정을 통해 상기 도전막을 패터닝하는 방식으로 형성될 수 있다. 이때, 도 8 내지 도 24의 실시예들에서와 같이, 제1 통합 뱅크 패턴(BNP1)에 돌출부들(PRT)을 형성함으로써, 도전막의 패터닝 과정에서 발생할 수 있는 화소 전극들(ELT)의 쇼트 결함을 방지할 수 있다.
정렬 배선들(AL)의 형성 이후, 표시 영역(DA) 상에 제1 절연층(INS1) 및 뱅크(BNK) 등을 형성할 수 있다.
도 25b를 참조하면, 정렬 배선들(AL), 제1 절연층(INS1) 및 뱅크(BNK)가 형성된 베이스 층(BSL) 상의 각 화소 영역(PXA)에 발광 소자들(LD)을 공급하고, 상기 발광 소자들(LD)을 한 쌍의 화소 전극들(ELT)의 사이에 정렬한다. 일 실시예에서, 잉크젯 방식 또는 슬릿 코팅 방식 등을 통해 각각의 화소 영역(PXA)에 발광 소자들(LD)을 공급할 수 있으나, 발광 소자들(LD)의 공급 방식이 이에 한정되지는 않는다.
각각의 화소 영역(PXA)에 발광 소자들(LD)을 공급함과 동시에, 또는 상기 발광 소자들(LD)을 공급한 이후에, 정렬 배선들(AL)로 정렬 신호들을 인가함으로써, 상기 정렬 배선들(AL)의 사이에 전계를 형성할 수 있다. 예를 들어, 제1 정렬 배선(AL1), 제2 정렬 배선(AL2) 및 제3 정렬 배선(AL3)으로 각각 제1 정렬 신호, 제2 정렬 신호 및 제3 정렬 신호를 인가할 수 있다.
제1 및 제3 정렬 신호들은 서로 다른 전위 및/또는 위상을 가지는 신호일 수 있고, 이에 따라 제1 및 제3 정렬 배선들(AL1, AL3)의 사이에 발광 소자들(LD)의 정렬을 유도하는 전계가 형성될 수 있다. 유사하게, 제2 및 제3 정렬 신호들은 서로 다른 전위 및/또는 위상을 가지는 신호일 수 있고, 이에 따라 제2 및 제3 정렬 배선들(AL2, AL3)의 사이에 발광 소자들(LD)의 정렬을 유도하는 전계가 형성될 수 있다. 이에 따라, 각각의 발광 소자 배열 영역(AR)에 발광 소자들(LD)이 정렬될 수 있다.
실시예에 따라, 제1 및 제2 정렬 신호들은 서로 동일한 신호이거나 서로 다른 신호일 수 있다. 제1 및 제2 정렬 신호들이 서로 다른 신호일 경우, 제1 및 제2 정렬 배선들(AL1, AL2)은 서로 분리되어 형성될 수 있다. 제1 및 제2 정렬 신호들이 서로 동일한 신호일 경우, 제1 및 제2 정렬 배선들(AL1, AL2)은 서로 연결되도록 형성되어 동일한 신호를 공급받거나, 서로 분리되도록 형성되되 서로 동일한 신호를 공급받을 수 있다.
또한, 실시예에 따라서는 발광 소자들(LD)의 정렬 방향을 제어하기 위하여, 정렬 신호들을 조정하거나 자계를 형성할 수 있다. 일 예로, 제1 및 제3 정렬 배선들(AL1, AL3)의 사이에서는 발광 소자들(LD)의 제1 단부들(EP1)이 보다 제1 정렬 배선(AL1)을 향하도록 정렬 신호들을 조정하거나 자계를 형성할 수 있다. 그리고, 제2 및 제3 정렬 배선들(AL2, AL3)의 사이에서는 발광 소자들(LD)의 제1 단부들(EP1)이 보다 제2 정렬 배선(AL2)을 향하도록 정렬 신호들을 조정하거나 자계를 형성할 수 있다.
도 25c를 참조하면, 발광 소자들(LD)의 정렬이 완료된 이후, 각각의 분리 영역(SPA)에서 정렬 배선들(AL)을 식각하여 상기 정렬 배선들(AL)을 개별 화소 전극들(ELT)로 분리할 수 있다. 이때, 도 8 내지 도 24의 실시예들에서와 같이, 각각의 분리 영역(SPA)에 대응하는 영역에서, 제2 통합 뱅크 패턴(CBNP2)에 확장부들(EPA)을 형성함으로써, 화소 전극들(ELT)의 잔사(도 7의 RD2)를 방지할 수 있다. 이에 따라, 화소 전극들(ELT)의 쇼트 결함을 방지할 수 있다.
이후, 컨택 전극들(CNE)을 이용하여 각 화소(PXL)의 발광 영역(EA)에 배열된 발광 소자들(LD)을 원하는 형태로 직렬, 병렬 및/또는 직/병렬 연결할 수 있다.
도 8 내지 도 25c의 실시예들에 따르면, 각각의 제1 통합 뱅크 패턴(CBNP1)에 돌출부들(PRT)을 형성함으로써, 제1 방향(DR1) 상에서 이웃한 두 화소들(PXL)의 인접한 화소 전극들(ELT) 사이의 쇼트 결함을 방지할 수 있다.
또한, 도 8 내지 도 9c, 및 도 11 내지 도 25c의 실시예들에서와 같이 제2 통합 뱅크 패턴(CBNP2)(또는, 제3 뱅크 패턴 부분(BNP3))을 포함하는 실시예들에서, 각각의 제2 통합 뱅크 패턴(CBNP2)에 확장부들(EPA)을 형성함으로써, 제2 방향(DR2) 상에서 이웃한 두 화소들(PXL)의 인접한 화소 전극들(ELT) 사이의 쇼트 결함을 방지할 수 있다.
도 26 및 도 27은 각각 본 발명의 일 실시예에 의한 화소들(PXL) 및 이를 포함한 표시 영역(DA)을 나타내는 평면도들이다. 예를 들어, 도 26 및 도 27은 각 화소(PXL)의 발광부(EMU) 및 뱅크 패턴 부분들(BNP)과 관련하여 도 8의 실시예에 대한 또 다른 변경 실시예들을 나타낸다. 도 26의 실시예와 비교하여, 도 27의 실시예는 각 화소 영역(PXA)의 내부에 위치한 제2 분리 영역(SPA2)에 대응하여 통합 뱅크 패턴(CBNP)에 형성된 제2 확장부(EPA2)를 더 포함한다. 도 26 및 도 27의 실시예들을 설명함에 있어서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 5 내지 도 27을 참조하면, 각각의 화소(PXL)는 네 개의 직렬 단들을 포함한 발광부(EMU)를 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는 제1 직렬 단에 대응하는 제1 발광 소자 배열 영역(AR1), 제2 직렬 단에 대응하는 제2 발광 소자 배열 영역(AR2), 제3 직렬 단에 대응하는 제3 발광 소자 배열 영역(AR3), 및 제4 직렬 단에 대응하는 제4 발광 소자 배열 영역(AR4)을 포함할 수 있다.
제1 발광 소자 배열 영역(AR1)은 제1 직렬 단에 대응하는 영역일 수 있다. 예를 들어, 제1 발광 소자 배열 영역(AR1)은 제1-1 전극(ELT1-1) 및 제1-2 전극(ELT1-2)과, 상기 제1-1 및 제1-2 전극들(ELT1-1, ELT1-2)의 사이에 배치 및/또는 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다.
제2 발광 소자 배열 영역(AR2)은 제2 직렬 단에 대응하는 영역일 수 있다. 예를 들어, 제2 발광 소자 배열 영역(AR2)은 제2-1 전극(ELT2-1) 및 제2-2 전극(ELT2-2)과, 상기 제2-1 및 제2-2 전극들(ELT2-1, ELT2-2)의 사이에 배치 및/또는 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다.
제3 발광 소자 배열 영역(AR3)은 제3 직렬 단에 대응하는 영역일 수 있다. 예를 들어, 제3 발광 소자 배열 영역(AR3)은 제3-1 전극(ELT3-1) 및 제3-2 전극(ELT3-2)과, 상기 제3-1 및 제3-2 전극들(ELT3-1, ELT3-2)의 사이에 배치 및/또는 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다.
제4 발광 소자 배열 영역(AR4)은 제4 직렬 단에 대응하는 영역일 수 있다. 예를 들어, 제4 발광 소자 배열 영역(AR4)은 제4-1 전극(ELT4-1) 및 제4-2 전극(ELT4-2)과, 상기 제4-1 및 제4-2 전극들(ELT4-1, ELT4-2)의 사이에 배치 및/또는 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다.
제1-1, 제1-2, 제4-1 및 제4-2 전극들(ELT1-1, ELT1-2, ELT4-1, ELT4-2)은 제1 발광 영역(EA1)에서 제1 방향(DR1)을 따라 서로 이격되며, 각각이 제2 방향(DR2)을 따라 연장될 수 있다. 제2-1, 제2-2, 제3-1 및 제3-2 전극들(ELT2-1, ELT2-2, ELT3-1, ELT3-2)은 제2 발광 영역(EA2)에서 제1 방향(DR1)을 따라 서로 이격되며, 각각이 제2 방향(DR2)을 따라 연장될 수 있다.
또한, 화소(PXL)는 각각의 화소 전극들(ELT) 및/또는 발광 소자들(LD)에 연결되는 복수의 컨택 전극들(CNE)을 더 포함할 수 있다. 예를 들어, 화소(PXL)는 제1 내지 제5 컨택 전극들(CNE1~CNE5)을 포함할 수 있다. 일 실시예에서, 각각의 컨택 전극(CNE)은 적어도 하나의 컨택홀(CH)을 통해 각각의 화소 전극(들)(ELT)에 연결될 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 적어도 하나의 컨택 전극(CNE)은 연속되는 두 개의 직렬 단들을 연결할 수 있다. 예를 들어, 제2 컨택 전극(CNE2)은 제1 및 제2 직렬 단들을 연결하고, 제3 컨택 전극(CNE3)은 제2 및 제3 직렬 단들을 연결하며, 제4 컨택 전극(CNE4)은 제3 및 제4 직렬 단들을 연결할 수 있다.
실시예에 따라, 제1 내지 제4 발광 소자 배열 영역들(AR1~AR4)은 실질적으로 서로 유사 또는 동일한 구조를 가질 수 있으나, 이에 한정되지는 않는다. 또한, 제1 내지 제4 발광 소자 배열 영역들(AR1~AR4)에 배치되는 발광 소자들(LD)의 개수나, 화소 전극들(ELT) 및/또는 컨택 전극들(CNE)의 형상 등은 서로 동일하거나 상이할 수 있다.
제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1) 및 제1-1 전극(ELT1-1) 상에 배치될 수 있다. 이러한 제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1)을 제1-1 전극(ELT1-1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제1-2 전극(ELT1-2) 상에 배치되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)을 제1-2 전극(ELT1-2)에 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 발광 소자들(LD2)의 제1 단부들(EP1) 및 제2-1 전극(ELT2-1) 상에도 배치되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 제2-1 전극(ELT2-1)에 연결할 수 있다.
이를 위해, 제2 컨택 전극(CNE2)은 제1 발광 소자 배열 영역(AR1)으로부터 제2 분리 영역(SPA2)을 지나 제2 발광 소자 배열 영역(AR2)으로 연장되어, 제1-2 전극(ELT1-2)을 제2-1 전극(ELT2-1)에 연결할 수 있다. 다른 실시예에서, 제2 컨택 전극(CNE2)은 각각 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 배치된 복수의 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 연결될 수도 있다. 제2 컨택 전극(CNE2)에 의해 제1 직렬 단과 제2 직렬 단이 연결될 수 있다.
제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제2-2 전극(ELT2-2) 상에 배치되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 제2-2 전극(ELT2-2)에 연결할 수 있다. 또한, 제3 컨택 전극(CNE3)은 제3 발광 소자들(LD3)의 제1 단부들(EP1) 및 제3-1 전극(ELT3-1) 상에도 배치되어, 제3 발광 소자들(LD3)의 제1 단부들(EP1)을 제3-1 전극(ELT3-1)에 연결할 수 있다.
이를 위해, 제3 컨택 전극(CNE3)은 제2 발광 소자 배열 영역(AR2)으로부터 제3 발광 소자 배열 영역(AR3)으로 연장되어, 제2-2 전극(ELT2-2)을 제3-1 전극(ELT3-1)에 연결할 수 있다. 다른 실시예에서, 제3 컨택 전극(CNE3)은 각각 제2 및 제3 발광 소자 배열 영역들(AR2, AR3)에 배치된 복수의 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 연결될 수도 있다. 제3 컨택 전극(CNE3)에 의해 제2 직렬 단과 제3 직렬 단이 연결될 수 있다.
제4 컨택 전극(CNE4)은 제3 발광 소자들(LD3)의 제2 단부들(EP2) 및 제1-2 전극(ELT1-2) 상에 배치되어, 제3 발광 소자들(LD3)의 제2 단부들(EP2)을 제3-2 전극(ELT3-2)에 연결할 수 있다. 또한, 제4 컨택 전극(CNE4)은 제4 발광 소자들(LD4)의 제1 단부들(EP1) 및 제4-1 전극(ELT4-1) 상에도 배치되어, 제4 발광 소자들(LD4)의 제1 단부들(EP1)을 제4-1 전극(ELT4-1)에 연결할 수 있다.
이를 위해, 제4 컨택 전극(CNE4)은 제3 발광 소자 배열 영역(AR3)으로부터 제2 분리 영역(SPA2)을 지나 제4 발광 소자 배열 영역(AR4)으로 연장되어, 제3-2 전극(ELT3-2)을 제4-1 전극(ELT4-1)에 연결할 수 있다. 다른 실시예에서, 제4 컨택 전극(CNE4)은 각각 제3 및 제4 발광 소자 배열 영역들(AR3, AR4)에 배치된 복수의 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 연결될 수도 있다. 제4 컨택 전극(CNE4)에 의해 제3 직렬 단과 제4 직렬 단이 연결될 수 있다.
제5 컨택 전극(CNE5)은 제4 발광 소자들(LD4)의 제2 단부들(EP2) 및 제4-2 전극(ELT4-2) 상에 배치될 수 있다. 이러한 제4 발광 소자들(LD4)의 제2 단부들(EP2)을 제4-2 전극(ELT4-2)에 연결할 수 있다.
상술한 방식으로, 적어도 세 개의 직렬 단들(일 예로, 네 개의 직렬 단들)을 포함한 화소(PXL)에서, 컨택 전극들(CNE)을 이용하여 화소 전극들(ELT) 및 발광 소자들(LD)을 원하는 형태로 연결할 수 있다.
도 26 및 도 27의 실시예들에서, 각각의 화소(PXL)는 각각 적어도 하나의 직렬 단에 제공되는 복수의 발광 영역들(EA)을 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는 제1 및 제4 직렬 단들이 제공되는 제1 발광 영역(EA1)과, 제2 및 제3 직렬 단들이 제공되는 제2 발광 영역(EA2)을 포함할 수 있다. 실시예에 따라, 제1 및 제2 발광 영역들(EA1, EA2)은 제2 방향(DR2)을 따라 서로 이격되어 배치되며, 상기 제1 및 제2 발광 영역들(EA1, EA2)의 사이에는 적어도 하나의 분리 영역(SPA)이 배치될 수 있다.
구체적으로, 제1 방향(DR1) 및/또는 제2 방향(DR2) 상에서 인접한 화소들(PXL)의 사이, 및 각 화소 영역(PXA)의 내부에는 각각 적어도 하나의 분리 영역(SPA)이 배치될 수 있다. 예를 들어, 제2 방향(DR2) 상에서 인접한 화소들(PXL)의 사이에는 제1 분리 영역(SPA1)이 제공되고, 각 화소 영역(PXA)의 내부에는 제2 분리 영역(SPA2)이 제공될 수 있다. 일 예로, 제2 분리 영역(SPA2)은 각 화소(PXL)의 제1 발광 영역(EA1)과 제2 발광 영역(EA2)의 사이에 제공될 수 있다. 화소 전극들(ELT)은 제1 및 제2 분리 영역들(SPA1, SPA2)에서 단선되어 개별적으로 분리될 수 있다.
뱅크(BNK)는 제1 및 제2 발광 영역들(EA1, EA2) 각각에 대응하여 개구되며, 이외에도 제1 및/또는 제2 분리 영역들(SPA1, SPA2)에 대응하는 개구부(OPN)를 포함할 수 있다. 예를 들어, 뱅크(BNK)는 제1 분리 영역(SPA1)에 대응하는 제1 개구부(OPN1)와 제2 분리 영역(SPA2)에 대응하는 제2 개구부(OPN2)를 포함할 수 있다.
또한, 각각의 화소(PXL) 및 이를 포함하는 표시 영역(DA)은 각각의 화소 전극(들)(ELT)과 중첩되는 뱅크 패턴 부분들(BNP)(또는 각각의 뱅크 패턴들)을 더 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는, 각각 어느 하나의 화소 전극(ELT)과 중첩되는 제1 내지 제4 뱅크 패턴 부분들(BNP1'~BNP4')과, 복수의 화소 전극들(ELT)과 중첩되는 통합 뱅크 패턴(CBNP)을 포함할 수 있다.
제1 뱅크 패턴 부분(BNP1')은 제1-1 전극(ELT1-1)과 중첩될 수 있다. 예를 들어, 제1 뱅크 패턴 부분(BNP1')은 제1-1 전극(ELT1-1)의 일 영역과 중첩되도록 상기 제1-1 전극(ELT1-1)의 하부에 배치될 수 있다. 제1 뱅크 패턴 부분(BNP1')에 의해 제1-1 전극(ELT1-1)의 일 영역이 상부로 돌출될 수 있다. 이에 따라, 제1 발광 소자들(LD1)의 제1 단부들(EP1)의 주변에 반사 격벽을 형성할 수 있다.
제2 뱅크 패턴 부분(BNP2')은 제2-1 전극(ELT2-1)과 중첩될 수 있다. 예를 들어, 제2 뱅크 패턴 부분(BNP2')은 제2-1 전극(ELT2-1)의 일 영역과 중첩되도록 상기 제2-1 전극(ELT2-1)의 하부에 배치될 수 있다. 제2 뱅크 패턴 부분(BNP2')에 의해 제2-1 전극(ELT2-1)의 일 영역이 상부로 돌출될 수 있다. 이에 따라, 제2 발광 소자들(LD2)의 제1 단부들(EP1)의 주변에 반사 격벽을 형성할 수 있다.
제3 뱅크 패턴 부분(BNP3')은 제3-1 전극(ELT3-1)과 중첩될 수 있다. 예를 들어, 제3 뱅크 패턴 부분(BNP3')은 제3-1 전극(ELT3-1)의 일 영역과 중첩되도록 상기 제3-1 전극(ELT3-1)의 하부에 배치될 수 있다. 제3 뱅크 패턴 부분(BNP3')에 의해 제3-1 전극(ELT3-1)의 일 영역이 상부로 돌출될 수 있다. 이에 따라, 제3 발광 소자들(LD3)의 제1 단부들(EP1)의 주변에 반사 격벽을 형성할 수 있다.
제4 뱅크 패턴 부분(BNP4')은 제4-1 전극(ELT4-1)과 중첩될 수 있다. 예를 들어, 제4 뱅크 패턴 부분(BNP4')은 제4-1 전극(ELT4-1)의 일 영역과 중첩되도록 상기 제4-1 전극(ELT4-1)의 하부에 배치될 수 있다. 제4 뱅크 패턴 부분(BNP4')에 의해 제4-1 전극(ELT4-1)의 일 영역이 상부로 돌출될 수 있다. 이에 따라, 제4 발광 소자들(LD4)의 제1 단부들(EP1)의 주변에 반사 격벽을 형성할 수 있다.
일 실시예에서, 제1 내지 제4 뱅크 패턴 부분들(BNP1'~BNP4')은 서로 분리되어 각각의 개별 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 도 7 내지 도 25c의 실시예들에서와 같이 인접한 적어도 두 개의 뱅크 패턴 부분들(BNP)이 일체로 형성 및/또는 제공될 수도 있다.
통합 뱅크 패턴(CBNP)은 각 화소 영역(PXA)의 중앙에 배치될 수 있다. 예를 들어, 제1 내지 제4 뱅크 패턴 부분들(BNP1'~BNP4')은 각 화소 영역(PXA)의 양측(일 예로, 제1 및 제2 사이드 영역들)에 나뉘어 배치되고, 통합 뱅크 패턴(CBNP)은 제1 내지 제4 뱅크 패턴 부분들(BNP1'~BNP4')의 사이(일 예로, 제1 및 제4 뱅크 패턴 부분들(BNP1', BNP4')의 사이 및 제2 및 제3 뱅크 패턴 부분들(BNP2', BNP3')의 사이)에 위치되도록 화소 영역(PXA)의 중앙에 배치될 수 있다. 일 예로, 제1 발광 영역(EA1)에서는 제1 방향(DR1)을 따라 제1 뱅크 패턴 부분(BNP1'), 통합 뱅크 패턴(CBNP) 및 제4 뱅크 패턴 부분(BNP4')이 순차적으로 배열되고, 제2 발광 영역(EA2)에서는 제1 방향(DR1)을 따라 제2 뱅크 패턴 부분(BNP2'), 통합 뱅크 패턴(CBNP) 및 제3 뱅크 패턴 부분(BNP3')이 순차적으로 배열될 수 있다.
일 실시예에서, 통합 뱅크 패턴(CBNP)은 각 화소 영역(PXA)의 중앙에 위치한 적어도 두 개의 화소 전극들(ELT)과 중첩될 수 있다. 예를 들어, 통합 뱅크 패턴(CBNP)은 제1 발광 영역(EA1)에서 제1-2 및 제4-2 전극들(ELT1-2, ELT4-2)과 부분적으로 중첩되고, 제2 발광 영역(EA2)에서 제2-2 및 제3-2 전극들(ELT2-2, ELT3-2)과 부분적으로 중첩될 수 있다. 또한, 통합 뱅크 패턴(CBNP)은 제1 발광 영역(EA1)으로부터 제2 분리 영역(SPA2)을 지나 제2 발광 영역(EA2)으로 연장될 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 도 22 및 도 23의 실시예들에 의한 제2 통합 뱅크 패턴(CBNP2)과 유사한 방식으로, 각각의 통합 뱅크 패턴(CBNP)의 일 단부가 제2 분리 영역(SPA2)에서 끊어질 수도 있다.
또한, 통합 뱅크 패턴(CBNP)은 이웃한 적어도 두 개의 화소들(PXL) 각각의 서로 대응하는 화소 전극들(ELT)과 공통으로 중첩되도록 표시 영역(DA)에서 일 방향을 따라 연장될 수도 있다. 예를 들어, 통합 뱅크 패턴(CBNP)은 제2 방향(DR2) 상에서 이웃한 적어도 두 개의 화소들(PXL)의 제1-2, 제2-2, 제3-2 및 제4-2 전극들(ELT1-2, ELT2-2, ELT3-2, ELT4-2)과 중첩되도록 표시 영역(DA)에서 제2 방향(DR2)을 따라 연장될 수 있다. 일 예로, 통합 뱅크 패턴(CBNP)은 표시 영역(DA)의 각 화소 열에서 제2 방향(DR2)을 따라 연장되어 동일한 화소 열에 배치된 화소들(PXL)의 제1-2, 제2-2, 제3-2 및 제4-2 전극들(ELT1-2, ELT2-2, ELT3-2, ELT4-2)과 중첩될 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 도 22 및 도 23의 실시예들에 의한 제2 통합 뱅크 패턴(CBNP2)과 유사하게, 각각의 통합 뱅크 패턴(CBNP)의 일 단부가 제1 분리 영역(SPA1)에서 끊어질 수도 있다.
상술한 바와 같이, 각각의 화소(PXL)가 복수의 발광 영역들(EA)을 포함하고, 상기 발광 영역들(EA)의 사이에 제2 분리 영역(SPA2)이 제공되는 실시예들에서, 각각의 통합 뱅크 패턴(CBNP)은 적어도 하나의 분리 영역(SPA)에서 제1 방향(DR1)을 따른 폭이 확장될 수 있다. 일 예로, 각각의 통합 뱅크 패턴(CBNP)은 적어도 제1 분리 영역(SPA1)에서 부분적으로 확장된 폭을 가질 수 있다.
예를 들어, 통합 뱅크 패턴(CBNP)은 제1 및 제2 발광 영역들(EA1, EA2)에서, 제1-2, 제2-2, 제3-2 및 제4-2 전극들(ELT1-2, ELT2-2, ELT3-2, ELT4-2)과 부분적으로 중첩되도록 제1 폭(W11)을 가질 수 있다. 또한, 통합 뱅크 패턴(CBNP)은, 제1 분리 영역(SPA1)에서, 해당 영역에 위치된 제1-2, 제2-2, 제3-2 및 제4-2 전극들(ELT1-2, ELT2-2, ELT3-2, ELT4-2) 각각의 일 단부들과 완전히 중첩되도록 제1 폭(W11)보다 큰 제2 폭(W12)을 가질 수 있다. 일 예로, 통합 뱅크 패턴(CBNP)은, 제1 및 제3 화소들(PXL1, PXL3) 사이의 제1 분리 영역(SPA1)에서, 제1 화소(PXL1)의 제2-2 및 제3-2 전극들(ELT2-2, ELT3-2) 각각의 일 단부들(하단 끝단부들), 및 제3 화소(PXL3)의 제1-2 및 제4-2 전극들(ELT1-2, ELT4-2) 각각의 일 단부들(상단 끝단부들)과 완전히 중첩되도록 확장된 제2 폭(W12)을 가질 수 있다.
통합 뱅크 패턴(CBNP)은 제1 및 제2 발광 영역들(EA1, EA2) 주변의 비발광 영역(NEA)에서는 제1 폭(W11) 및 제2 폭(W12)보다 좁은 제3 폭(W13)을 가질 수 있다. 또한, 통합 뱅크 패턴(CBNP)은 제2 분리 영역(SPA2)에서 선택적으로 확장된 폭을 가질 수 있다.
예를 들어, 통합 뱅크 패턴(CBNP)은 도 26의 실시예에서와 같이 제2 분리 영역(SPA2)에서 제3 폭(W13)을 가지면서 각 화소(PXL)의 제1-2, 제2-2, 제3-2 및/또는 제4-2 전극들(ELT1-2, ELT2-2, ELT3-2, ELT4-2)의 일 영역과 중첩될 수 있다. 다른 실시예에서, 통합 뱅크 패턴(CBNP)은 도 27의 실시예에서와 같이 제2 분리 영역(SPA2)에서 확장된 제2 폭(W12)을 가지면서 각 화소(PXL)의 제1-2, 제2-2, 제3-2 및 제4-2 전극들(ELT1-2, ELT2-2, ELT3-2, ELT4-2)의 일 단부들과 완전히 중첩될 수 있다.
도 27의 실시예 등에서와 같이 통합 뱅크 패턴(CBNP)이 제2 분리 영역(SPA2)에서 확장된 폭을 가질 경우, 제1-2, 제2-2, 제3-2 및 제4-2 전극들(ELT1-2, ELT2-2, ELT3-2, ELT4-2)의 일 단부들이 통합 뱅크 패턴(CBNP)의 평탄한 상부면 상에 위치될 수 있다. 이에 따라, 화소 전극들(ELT)의 형성을 위한 도전막의 패터닝 공정 등에서, 제2 분리 영역(SPA2)에 도전막의 잔사가 발생하는 것을 방지하고, 이에 따라 제2 분리 영역(SPA2)에서 이웃한 적어도 두 개의 화소 전극들(ELT)(일 예로, 제1-2 전극(ELT1-2) 및 제2-2 전극(ELT2-2))이 쇼트되는 것을 방지할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
AL: 정렬 배선 AR: 발광 소자 배열 영역
BNK: 뱅크 BNP: 뱅크 패턴 부분
CBNP1: 제1 통합 뱅크 패턴 CBNP2: 제2 통합 뱅크 패턴
BSL: 베이스 층 CNE: 컨택 전극
DA: 표시 영역 DD: 표시 장치
DP: 표시 패널 DPL: 표시 소자층
EA: 발광 영역 EPA: 확장부
NEA: 비발광 영역 ELT(PET): 화소 전극
EMU: 발광부 LD: 발광 소자
PCL: 화소 회로층 PRT: 돌출부
PXA: 화소 영역 PXC: 화소 회로
PXL: 화소 SPA: 분리 영역

Claims (48)

  1. 제1 방향 상에서 이웃한 제1 화소 및 제2 화소를 포함하여 표시 영역에 배열된 다수의 화소들; 및
    상기 제1 화소와 상기 제2 화소의 사이에 위치한 제1 통합 뱅크 패턴을 포함하며,
    각각의 화소는,
    각각의 발광 영역에서 상기 제1 방향을 따라 서로 이격되어 배열되며, 각각 제2 방향을 따라 연장된 제1 전극 및 제2 전극;
    상기 제1 전극과 중첩하는 제1 뱅크 패턴 부분; 및
    상기 제2 전극과 중첩하는 제2 뱅크 패턴 부분을 포함하고,
    상기 제1 통합 뱅크 패턴은,
    상기 제1 화소에 위치한 제2 뱅크 패턴 부분과 상기 제2 화소에 위치한 제1 뱅크 패턴 부분을 포함하며,
    상기 제1 화소와 상기 제2 화소의 경계 영역에서 상기 제2 방향으로 연장된 돌출부를 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 방향은 상기 표시 영역의 행 방향이고,
    상기 제2 방향은 상기 표시 영역의 열 방향인, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 통합 뱅크 패턴은, 상단 및 하단의 양 단부들에서 각각 이전 화소 행 및 다음 화소 행의 방향으로 돌출되는, 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 통합 뱅크 패턴은, 이전 화소 행의 제1 통합 뱅크 패턴 및 다음 화소 행의 제1 통합 뱅크 패턴 중 적어도 하나와 일체로 제공되는, 표시 장치.
  5. 제1 항에 있어서,
    상기 돌출부는 적어도 하나의 코너부를 포함하는, 표시 장치.
  6. 제1 항에 있어서,
    상기 돌출부는, 상기 제2 방향을 따라 연속적으로 배치되며 상기 제1 방향을 따라 각각 제1 폭 및 제2 폭을 가지는 제1 영역 및 제2 영역을 포함하며,
    상기 제1 폭과 상기 제2 폭은 서로 상이한, 표시 장치.
  7. 제6 항에 있어서,
    상기 돌출부는, 상기 제2 영역과 접하며 상기 제2 폭과 상이한 제3 폭을 가지는 제3 영역을 더 포함하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 돌출부는 적어도 일 영역에서 점진적으로 변화되는 폭을 가지는, 표시 장치.
  9. 제1 항에 있어서,
    상기 돌출부는 균일한 폭을 가지는, 표시 장치.
  10. 제1 항에 있어서,
    상기 돌출부는, 평면 상에서 보았을 때 상기 제1 화소의 제2 전극과 상기 제2 화소의 제1 전극 사이의 영역에 위치되는, 표시 장치.
  11. 제1 방향 상에서 이웃한 제1 화소 및 제2 화소를 포함하여 표시 영역에 배열된 다수의 화소들; 및
    상기 제1 화소와 상기 제2 화소의 사이에 위치한 제1 통합 뱅크 패턴을 포함하며,
    각각의 화소는,
    각각의 발광 영역에서 상기 제1 방향을 따라 서로 이격되어 배열되며, 각각 제2 방향을 따라 연장된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극의 사이에 배치된 제3 전극;
    상기 제1 전극과 중첩하는 제1 뱅크 패턴 부분;
    상기 제2 전극과 중첩하는 제2 뱅크 패턴 부분; 및
    상기 제3 전극과 중첩하는 제3 뱅크 패턴 부분을 포함하고,
    상기 제1 통합 뱅크 패턴은,
    상기 제1 화소에 위치한 제2 뱅크 패턴 부분과 상기 제2 화소에 위치한 제1 뱅크 패턴 부분을 포함하며,
    상기 제1 화소와 상기 제2 화소의 경계 영역에서 상기 제2 방향으로 연장된 돌출부를 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 다수의 화소들은, 상기 제2 방향 상에서 상기 제1 화소와 이웃한 제3 화소를 더 포함하고,
    상기 제1 화소의 제1, 제2 및 제3 전극들과 상기 제3 화소의 제1, 제2 및 제3 전극들은, 상기 제1 화소와 상기 제3 화소 사이의 분리 영역에서 끊겨서 서로 분리된, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 화소의 제3 뱅크 패턴 부분과 상기 제3 화소의 제3 뱅크 패턴 부분을 포함한 제2 통합 뱅크 패턴을 더 포함하며,
    상기 제2 통합 뱅크 패턴은 상기 발광 영역에서 제1 폭을 가지고, 상기 분리 영역에서 상기 제1 폭보다 큰 제2 폭을 가지는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 통합 뱅크 패턴은, 상기 분리 영역에서 상기 제1 및 제3 화소들의 제3 전극들의 끝단부들과 완전히 중첩하는, 표시 장치.
  15. 제13 항에 있어서,
    상기 각각의 화소는, 상기 제2 전극과 상기 제3 전극의 사이에 배치된 제4 전극을 더 포함하며,
    상기 제2 통합 뱅크 패턴은, 상기 분리 영역에서 상기 제1 및 제3 화소들의 제3 및 제4 전극들의 끝단부들과 완전히 중첩하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 및 제3 화소들의 제3 및 제4 전극들의 끝단부들은, 상기 분리 영역에서 상기 제2 통합 뱅크 패턴의 평탄한 상부면 상에 위치하는, 표시 장치.
  17. 제15 항에 있어서,
    상기 제2 통합 뱅크 패턴은, 상기 제2 방향을 따라 동일한 화소 열에 배열된 복수의 화소들의 각 제3 및 제4 전극들과 중첩되도록 상기 표시 영역에서 상기 제2 방향을 따라 연장되는, 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 통합 뱅크 패턴은,
    상기 동일한 화소 열에 배열된 화소들 각각의 발광 영역에서 상기 제3 및 제4 전극들과 부분적으로 중첩하고,
    상기 제2 방향을 따라 이웃한 두 화소들 사이의 분리 영역에서 상기 이웃한 두 화소들의 제3 및 제4 전극들의 단부들과 완전히 중첩하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 통합 뱅크 패턴은, 상기 발광 영역과 상기 분리 영역 사이의 영역에서 상기 제1 폭보다 작은 제3 폭을 가지는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제2 통합 뱅크 패턴은, 상기 제3 폭을 가지는 영역에서 상기 제4 전극과 중첩하지 않는, 표시 장치.
  21. 제12 항에 있어서,
    상기 제1 화소의 제3 뱅크 패턴 부분과 상기 제3 화소의 제3 뱅크 패턴 부분은 상기 분리 영역에서 서로 이격되며,
    상기 제1 화소의 제3 뱅크 패턴 부분 및 상기 제3 화소의 제3 뱅크 패턴 부분 각각은, 상기 발광 영역에서 제1 폭을 가지고, 상기 분리 영역에서 상기 제1 폭보다 큰 제2 폭을 가지는, 표시 장치.
  22. 제21 항에 있어서,
    상기 제1 화소의 제3 뱅크 패턴 부분 및 상기 제3 화소의 제3 뱅크 패턴 부분 각각은, 상기 발광 영역과 상기 분리 영역 사이의 영역에서 상기 제1 폭보다 작은 제3 폭을 가지는, 표시 장치.
  23. 표시 영역에 배열된 다수의 화소들을 포함하며,
    각각의 화소는,
    각각의 발광 영역에서 제1 방향을 따라 서로 이격되어 배치되며, 각각 제2 방향을 따라 연장된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 상기 제2 방향을 따라 연장된 제3 전극;
    상기 제1 전극과 중첩하는 제1 뱅크 패턴 부분;
    상기 제2 전극과 중첩하는 제2 뱅크 패턴 부분; 및
    상기 제1 뱅크 패턴 부분과 상기 제2 뱅크 패턴 부분의 사이에 위치되며, 상기 제3 전극과 중첩하는 제3 뱅크 패턴 부분을 포함하고,
    상기 제3 뱅크 패턴 부분은, 상기 발광 영역에서 제1 폭을 가지고, 상기 제2 방향 상에서 이웃한 화소들 사이의 분리 영역에서 상기 제1 폭보다 큰 제2 폭을 가지는, 표시 장치.
  24. 제23 항에 있어서,
    상기 제3 뱅크 패턴 부분은, 상기 제2 방향 상에서 이웃한 적어도 하나의 다른 화소에 배치된 제3 뱅크 패턴 부분과 일체로 제공되어 통합 뱅크 패턴을 구성하는, 표시 장치.
  25. 제24 항에 있어서,
    상기 제2 방향을 따라 상기 표시 영역의 각 화소 열에 배치된 복수의 화소들의 제3 뱅크 패턴 부분들이 일체로 제공되어 각각의 통합 뱅크 패턴을 구성하며,
    상기 통합 뱅크 패턴은 상기 제2 방향 상에서 이웃한 화소들 사이의 분리 영역들에서 상기 제1 방향을 따라 확장되는, 표시 장치.
  26. 제25 항에 있어서,
    상기 제2 방향 상에서 이웃한 화소들의 제1, 제2 및 제3 전극들은, 상기 분리 영역들에서 끊겨서 서로 분리된, 표시 장치.
  27. 제25 항에 있어서,
    상기 통합 뱅크 패턴은, 상기 분리 영역들에서 상기 각 화소 열의 제3 전극들의 끝단부들과 완전히 중첩하는, 표시 장치.
  28. 제25 항에 있어서,
    상기 각각의 화소는, 상기 제2 전극과 상기 제3 전극의 사이에 배치된 제4 전극을 더 포함하며,
    상기 통합 뱅크 패턴은, 상기 분리 영역들에서 상기 각 화소 열의 제3 및 제4 전극들의 끝단부들과 완전히 중첩하는, 표시 장치.
  29. 제28 항에 있어서,
    상기 각 화소 열의 제3 및 제4 전극들의 끝단부들은, 상기 분리 영역들에서 상기 통합 뱅크 패턴의 평탄한 상부면 상에 위치하는, 표시 장치.
  30. 제28 항에 있어서,
    상기 통합 뱅크 패턴은,
    상기 각 화소 열의 발광 영역들에서 상기 제3 및 제4 전극들과 부분적으로 중첩되고,
    상기 분리 영역들에서 상기 제3 및 제4 전극들의 끝단부들과 완전히 중첩하는, 표시 장치.
  31. 제23 항에 있어서,
    상기 제3 뱅크 패턴 부분은, 상기 발광 영역과 상기 분리 영역 사이의 영역에서 상기 제1 폭보다 작은 제3 폭을 가지는, 표시 장치.
  32. 제31 항에 있어서,
    상기 각각의 화소는, 상기 제2 전극과 상기 제3 전극의 사이에 배치된 제4 전극을 더 포함하며,
    상기 제3 뱅크 패턴 부분은,
    상기 발광 영역에서 상기 제3 및 제4 전극들과 부분적으로 중첩하고,
    상기 분리 영역에서 상기 제3 및 제4 전극들 각각의 일 단부들과 완전히 중첩하며,
    상기 제3 폭을 가지는 영역에서 상기 제3 전극과 적어도 부분적으로 중첩하며 상기 제4 전극과는 중첩하지 않는, 표시 장치.
  33. 제32 항에 있어서,
    상기 각각의 화소는, 상기 발광 영역과 상기 분리 영역 사이의 영역에서 상기 제4 전극에 형성된 적어도 하나의 컨택부를 포함하며,
    상기 제3 뱅크 패턴 부분은 상기 컨택부와 중첩하지 않는, 표시 장치.
  34. 제23 항에 있어서,
    상기 화소들은, 상기 제1 방향 상에서 순차적으로 배치된 제1 화소 및 제2 화소를 포함하고,
    상기 제1 화소의 제2 뱅크 패턴 부분과 상기 제2 화소의 제1 뱅크 패턴 부분은 서로 일체로 제공되며, 상기 제1 및 제2 화소들의 경계 영역에서 상기 제2 방향으로 돌출되는, 표시 장치.
  35. 제1 방향 및 제2 방향을 따라 표시 영역에 배열된 다수의 화소들을 포함하며,
    각각의 화소는,
    각각의 발광 영역에서 상기 제1 방향을 따라 서로 이격되어 배열되며, 각각 상기 제2 방향을 따라 연장된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 상기 제2 방향을 따라 연장된 제3 전극;
    상기 제1 전극과 중첩하는 제1 뱅크 패턴 부분;
    상기 제2 전극과 중첩하는 제2 뱅크 패턴 부분; 및
    상기 제1 뱅크 패턴 부분과 상기 제2 뱅크 패턴 부분의 사이에 위치되어 상기 제3 전극과 중첩하며, 상기 각각의 발광 영역에서 상기 제2 방향을 따라 연장되는 통합 뱅크 패턴을 포함하고,
    상기 통합 뱅크 패턴은, 상기 제2 방향을 따라 이웃한 두 화소들 사이의 제1 분리 영역에서 상기 두 화소들 중 적어도 한 화소의 제3 전극의 일 단부와 완전히 중첩하도록 확장된 폭을 가지는, 표시 장치.
  36. 제35 항에 있어서,
    상기 통합 뱅크 패턴은,
    상기 각각의 발광 영역에서 제1 폭을 가지고,
    상기 제1 분리 영역에서 상기 제1 폭보다 큰 제2 폭을 가지는, 표시 장치.
  37. 제36 항에 있어서,
    상기 통합 뱅크 패턴은, 상기 각각의 발광 영역과 상기 제1 분리 영역 사이의 비발광 영역에서 상기 제1 폭 및 상기 제2 폭 각각보다 작은 제3 폭을 가지는, 표시 장치.
  38. 제35 항에 있어서,
    상기 각각의 화소는, 상기 제2 전극과 상기 제3 전극의 사이에 배치된 제4 전극을 더 포함하며,
    상기 통합 뱅크 패턴은,
    상기 각각의 발광 영역에서 상기 제3 및 제4 전극들과 부분적으로 중첩하며,
    상기 제1 분리 영역에서 상기 제2 방향을 따라 이웃한 두 화소들의 제3 및 제4 전극들의 각 단부들과 완전히 중첩하는, 표시 장치.
  39. 제35 항에 있어서,
    상기 각각의 화소는, 상기 제1, 제2 및 제3 전극들의 사이에 배치된 발광 소자들을 더 포함하는, 표시 장치.
  40. 제35 항에 있어서,
    상기 각각의 발광 영역은, 상기 제2 방향을 따라 서로 이격되어 배치된 제1 발광 영역 및 제2 발광 영역을 포함하며,
    상기 각각의 화소는, 상기 제1 발광 영역과 상기 제2 발광 영역의 사이에 배치된 제2 분리 영역을 더 포함하는, 표시 장치.
  41. 제40 항에 있어서,
    상기 통합 뱅크 패턴은,
    상기 제1 발광 영역으로부터 상기 제2 분리 영역을 지나 상기 제2 발광 영역으로 연장되며,
    상기 제1 및 제2 발광 영역들에서 제1 폭을 가지고,
    상기 제1 분리 영역에서 상기 제1 폭보다 큰 제2 폭을 가지는, 표시 장치.
  42. 제41 항에 있어서,
    상기 통합 뱅크 패턴은, 상기 제1 및 제2 발광 영역들 주변의 비발광 영역 및 상기 제2 분리 영역에서 상기 제1 폭 및 상기 제2 폭 각각보다 작은 제3 폭을 가지는, 표시 장치.
  43. 제41 항에 있어서,
    상기 통합 뱅크 패턴은,
    상기 제1 및 제2 발광 영역들 주변의 비발광 영역에서 상기 제1 폭 및 상기 제2 폭 각각보다 작은 제3 폭을 가지고,
    상기 제2 분리 영역에서 상기 제2 폭을 가지는, 표시 장치.
  44. 제40 항에 있어서,
    상기 제1 발광 영역은,
    상기 제1, 제2 및 제3 전극들; 및
    상기 제2 및 제3 전극들의 사이에 배치되며 상기 제2 방향을 따라 연장된 제4 전극을 포함하고,
    상기 제2 발광 영역은,
    상기 제1 방향을 따라 서로 이격되어 배열되며, 각각 상기 제2 방향을 따라 연장된 제5 전극 및 제6 전극;
    상기 제5 및 제6 전극들의 사이에서 상기 제1 방향을 따라 서로 이격되어 배열되며, 각각 상기 제2 방향을 따라 연장된 제7 및 제8 전극들을 포함하는, 표시 장치.
  45. 제44 항에 있어서,
    상기 통합 뱅크 패턴은, 상기 제1 발광 영역으로부터 상기 제2 분리 영역을 지나 상기 제2 발광 영역으로 연장되며, 상기 제3, 제4, 제7 및 제8 전극들과 중첩하는, 표시 장치.
  46. 제45 항에 있어서,
    상기 통합 뱅크 패턴은,
    상기 제1 발광 영역에서 상기 제3 및 제4 전극들과 부분적으로 중첩하고,
    상기 제2 발광 영역에서 상기 제7 및 제8 전극들과 부분적으로 중첩하며,
    상기 제1 분리 영역에서 상기 제7 및 제8 전극들의 일 단부들과 완전히 중첩하는, 표시 장치.
  47. 제44 항에 있어서,
    상기 통합 뱅크 패턴은, 상기 제2 분리 영역에서 상기 제3, 제4, 제7 및 제8 전극들의 일 단부들과 완전히 중첩하는, 표시 장치.
  48. 제44 항에 있어서,
    상기 각각의 화소는,
    상기 제5 전극과 중첩하는 제3 뱅크 패턴 부분;
    상기 제6 전극과 중첩하는 제4 뱅크 패턴 부분;
    상기 제1 전극과 상기 제3 전극의 사이에 배치된 적어도 하나의 제1 발광 소자;
    상기 제5 전극과 상기 제7 전극의 사이에 배치되며, 상기 제1 발광 소자의 일 단부에 전기적으로 연결되는 적어도 하나의 제2 발광 소자;
    상기 제6 전극과 상기 제8 전극의 사이에 배치되며, 상기 제2 발광 소자의 일 단부에 전기적으로 연결되는 적어도 하나의 제3 발광 소자; 및
    상기 제2 전극과 상기 제4 전극의 사이에 배치되며, 상기 제3 발광 소자의 일 단부에 전기적으로 연결되는 적어도 하나의 제4 발광 소자를 포함하는, 표시 장치.
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