KR20230021217A - 표시 장치 - Google Patents

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KR20230021217A
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김형준
금상섭
김원태
이승규
장은제
주장복
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삼성디스플레이 주식회사
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Abstract

본 발명은 절단 공정에 의한 손상을 저감하고, 비표시 영역을 축소할 수 있는 표시 장치를 제공한다. 본 발명의 일 실시예에 의한 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 기판; 상기 기판 상에 제공되며, 상기 표시 영역 및 상기 비표시 영역에 배치된 무기 절연막; 상기 무기 절연막과 중첩되도록 상기 기판 상에 제공되며, 상기 표시 영역에 배치된 화소들; 및 상기 무기 절연막 및 상기 화소들과 중첩되도록 상기 기판 상에 제공되며, 적어도 상기 표시 영역에 배치된 유기 절연막을 포함할 수 있다. 상기 비표시 영역은, 상기 기판의 코너 영역 및 최외곽 에지 영역 중 적어도 하나의 영역을 포함한 유기막-프리 영역을 포함할 수 있다. 상기 유기 절연막은, 상기 유기막-프리 영역을 제외한 나머지 영역에 배치되도록 상기 기판의 일 부분 상에만 제공될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 절단 공정에 의한 손상을 저감하고, 비표시 영역을 축소할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 기판; 상기 기판 상에 제공되며, 상기 표시 영역 및 상기 비표시 영역에 배치된 무기 절연막; 상기 무기 절연막과 중첩되도록 상기 기판 상에 제공되며, 상기 표시 영역에 배치된 화소들; 및 상기 무기 절연막 및 상기 화소들과 중첩되도록 상기 기판 상에 제공되며, 적어도 상기 표시 영역에 배치된 유기 절연막을 포함할 수 있다. 상기 비표시 영역은, 상기 기판의 코너 영역 및 최외곽 에지 영역 중 적어도 하나의 영역을 포함한 유기막-프리 영역을 포함할 수 있다. 상기 유기 절연막은, 상기 유기막-프리 영역을 제외한 나머지 영역에 배치되도록 상기 기판의 일 부분 상에만 제공될 수 있다.
일 실시예에서, 상기 유기막-프리 영역은 상기 비표시 영역 전체로 설정될 수 있고, 상기 유기 절연막은 상기 표시 영역에만 배치될 수 있다.
일 실시예에서, 상기 기판은, 상기 비표시 영역의 서로 다른 부분들에 위치하는 에지 영역들, 및 상기 에지 영역들이 만나는 코너 영역들을 포함할 수 있고, 상기 유기막-프리 영역은 상기 코너 영역들을 포함할 수 있다.
일 실시예에서, 상기 에지 영역들은 패드 영역을 포함한 제1 에지 영역을 포함할 수 있고, 상기 유기막-프리 영역은 상기 제1 에지 영역을 더 포함할 수 있다.
일 실시예에서, 상기 유기 절연막은, 상기 제1 에지 영역을 제외한 나머지 에지 영역들의 일 부분에 더 배치될 수 있다.
일 실시예에서, 상기 유기 절연막은, 상기 나머지 에지 영역들 각각에서 상기 코너 영역들에 대응하는 양 단부들을 제외한 중앙 영역에 배치될 수 있다.
일 실시예에서, 상기 유기 절연막은, 상기 나머지 에지 영역들 각각의 중앙 영역에서 상기 나머지 에지 영역들 각각의 전체 폭에 대응하는 폭을 가질 수 있다.
일 실시예에서, 상기 유기 절연막은, 상기 나머지 에지 영역들 각각의 중앙 영역에서 상기 나머지 에지 영역들 각각의 폭보다 작은 폭을 가질 수 있다.
일 실시예에서, 상기 비표시 영역은, 상기 표시 영역에 바로 인접하며, 상기 표시 영역을 둘러싸는 제1 비표시 영역; 및 상기 제1 비표시 영역에 바로 인접하며, 상기 제1 비표시 영역을 둘러싸는 제2 비표시 영역을 포함할 수 있다.
일 실시예에서, 상기 유기 절연막은, 상기 나머지 에지 영역들 각각의 중앙 영역에서 상기 제1 비표시 영역에 배치될 수 있고, 상기 제2 비표시 영역은, 상기 기판의 최외곽 에지 영역을 포함하며 상기 유기막-프리 영역으로 설정될 수 있다.
일 실시예에서, 상기 비표시 영역은, 상기 제2 비표시 영역을 둘러싸며 상기 기판의 최외곽 에지 영역을 포함한 제3 비표시 영역을 더 포함할 수 있다.
일 실시예에서, 상기 유기 절연막은, 상기 나머지 에지 영역들 각각의 중앙 영역에서 상기 제1 비표시 영역 및 상기 제3 비표시 영역에 배치될 수 있고, 상기 제2 비표시 영역은 상기 유기막-프리 영역으로 설정될 수 있다.
일 실시예에서, 상기 제3 비표시 영역에 배치된 유기 절연막은, 상기 표시 영역 및 상기 제1 비표시 영역에 배치된 유기 절연막으로부터 분리될 수 있다.
일 실시예에서, 상기 화소들 각각은, 적어도 하나의 발광 소자를 포함한 발광부를 포함할 수 있다.
일 실시예에서, 상기 유기 절연막은, 상기 화소들의 발광부들과 상기 무기 절연막의 사이에 제공되며, 상기 표시 영역에 전면적으로 배치된 제1 유기 절연막; 및 상기 화소들의 발광부들 상에 제공되며, 상기 표시 영역에 전면적으로 배치된 제2 유기 절연막을 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 화소들 각각의 발광부와 상기 제2 유기 절연막의 사이에 제공되며, 상기 화소들 각각의 발광 영역에 제공된 파장 변환 입자들 및 광 산란 입자들 중 적어도 하나를 포함한 광 변환층; 및 상기 화소들 각각의 발광부와 중첩되도록 상기 제2 유기 절연막 상에 제공된 컬러 필터를 포함한 컬러 필터층을 더 포함할 수 있다.
일 실시예에서, 상기 유기 절연막은, 상기 컬러 필터층 상에 제공되며 상기 표시 영역에 전면적으로 배치된 제3 유기 절연막을 더 포함할 수 있다.
일 실시예에서, 상기 화소들 각각은, 상기 발광부에 전기적으로 연결되는 트랜지스터를 포함한 화소 회로를 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 화소들의 화소 회로들이 제공된 회로층을 포함할 수 있고, 상기 무기 절연막은, 상기 회로층에 제공된 복수의 무기 절연막들을 포함할 수 있다.
일 실시예에서, 상기 표시 영역은 상기 기판의 중앙 영역에 배치될 수 있고, 상기 비표시 영역은, 상기 기판의 에지 영역에 배치되며 50 마이크로미터 이하의 폭을 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 장치에 의하면, 기판의 에지 영역에 위치한 비표시 영역의 적어도 일부 영역을 유기막-프리 영역으로 설정할 수 있다. 예를 들어, 레이저 열영향부(HAZ: Heat Affected Zone)에 속하는 표시 장치의 코너 영역 및 최외곽 에지 영역 중 적어도 하나의 영역을 포함한 비표시 영역의 적어도 일부 영역을 유기막-프리 영역으로 설정할 수 있다.
이에 따라, 레이저를 이용한 레이저 절단 공정에 의해 표시 장치를 제조 기판으로부터 분리함으로써, 기판의 손상을 저감할 수 있다. 또한, 레이저에 의한 유기 절연막의 손상을 방지 또는 저감할 수 있다.
이러한 본 발명의 실시예들에 따르면, 표시 장치를 제조 기판으로부터 분리하기 위한 절단 공정 등에 의해 표시 장치가 손상되는 것을 방지 또는 저감할 수 있다. 이에 따라, 절단 공차를 저감 또는 최소화하고, 표시 장치의 비표시 영역을 축소 또는 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 4는 도 3의 표시 장치를 이용한 타일링 표시 장치를 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 의한 제조 기판을 나타내는 평면도이다.
도 6 내지 도 8은 각각 본 발명의 일 실시예에 의한 기판 및 이를 포함한 표시 장치의 서로 다른 영역들을 나타내는 평면도들이다.
도 9 내지 도 12는 각각 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도들이다.
도 13 및 도 14는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도들이다.
도 15는 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 16 내지 도 18은 각각 본 발명의 일 실시예에 의한 표시 장치를 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 발명의 실시예들을 설명함에 있어서, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적인 연결(또는, 접속) 및 간접적인 연결(또는, 접속)을 포괄적으로 의미할 수 있고, 일체형 연결(또는, 접속) 및 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 2는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도이다. 예를 들어, 도 1은 본 발명의 일 실시예에 의한 표시 장치의 광원으로서 이용될 수 있는 발광 소자(LD)의 일 예를 나타내고, 도 2는 도 1의 Ⅰ~Ⅰ'선에 대응하는 발광 소자(LD)의 단면에 대한 일 예를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 일 방향(일 예로, 길이 방향)을 따라 순차적으로 배치된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)과, 상기 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)의 외주면(일 예로, 옆면)을 감싸는 절연 피막(INF)을 포함할 수 있다. 또한, 발광 소자(LD)는, 제2 반도체층(SCL2) 상에 배치된 전극층(ETL)을 선택적으로 더 포함할 수 있다. 이 경우, 절연 피막(INF)은 전극층(ETL)의 외주면을 적어도 부분적으로 감싸거나 감싸지 않을 수 있다. 또한, 실시예에 따라서는 발광 소자(LD)가 제1 반도체층(SCL1)의 일면(일 예로, 하부면) 상에 배치된 다른 전극층을 더 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 일 방향을 따라 연장된 막대(또는, 로드) 형상으로 제공되며, 길이 방향(또는, 두께 방향)의 양단에서 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 제1 단부(EP1)는 발광 소자(LD)의 제1 밑면(또는, 상부면) 및/또는 그 주변 영역을 포함할 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 제2 밑면(또는, 하부면) 및/또는 그 주변 영역을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL) 및/또는 제2 반도체층(SCL2)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1) 및/또는 상기 제1 반도체층(SCL1)에 연결된 적어도 하나의 전극층이 배치될 수 있다.
본 발명의 실시예를 설명함에 있어서, 막대 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape) 또는 바 형상(bar-like shape)을 포함할 수 있으며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치되고, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL)이 배치될 수 있다. 또는, 발광 소자(LD)의 제2 단부(EP2)에 적어도 하나의 다른 전극층이 배치될 수도 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도펀트가 도핑된 N형 반도체층일 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 일 실시예에서, 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 가질 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 선택적으로 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(ACT)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 제2 도전형의 반도체층일 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 도펀트가 도핑된 P형 반도체층일 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SCL2)을 구성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이 방향에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
전극층(ETL)은 제2 반도체층(SCL2) 상에 배치될 수 있다. 전극층(ETL)은 제2 반도체층(SCL2)을 보호하며, 상기 제2 반도체층(SCL2)을 소정의 전극 또는 배선 등에 원활히 연결하기 위한 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
전극층(ETL)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)로부터 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층(ETL)을 투과하지 않고 발광 소자(LD)로부터 방출되는 경우 전극층(ETL)은 불투명하게 형성될 수도 있다.
일 실시예에서, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 각각 전극층(ETL)(또는, 제2 반도체층(SCL2)) 및 제1 반도체층(SCL1)(또는, 발광 소자(LD)의 제2 단부(EP2)에 제공된 다른 전극층)을 노출할 수 있다. 예를 들어, 절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 대응하는 두 밑면들에는 제공되지 않을 수 있다.
발광 소자(LD)의 표면, 특히 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면을 커버하도록 절연 피막(INF)이 제공되면, 발광 소자(LD)를 통한 쇼트 결함을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 소수성 재료를 이용하여 발광 소자들(LD)을 표면 처리함으로써, 다수의 발광 소자들(LD)을 유동성의 용액(이하, "발광 소자 혼합액" 또는 "발광 소자 잉크"라고 함)에 혼합하여 각각의 발광 영역(일 예로, 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 발광 소자 혼합액 내에 불균일하게 응집하지 않고 균일하게 분산되도록 할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 활성층(ACT)에서 생성되는 빛이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 알루미늄 산화물(AlxOy), TiO2 또는 이로 확정되지 않은 타이타늄 산화물(TixOy) 및 하프늄 산화물(HfOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
절연 피막(INF)은 단일 층 또는 다중 층으로 구성될 수 있다. 예를 들어, 절연 피막(INF)은 이중막으로 이루어질 수 있다.
일 실시예에서, 절연 피막(INF)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 중 적어도 하나의 단부에 대응하는 영역에서 일부 식각(또는, 제거)될 수 있다. 일 예로, 절연 피막(INF)은 제1 단부(EP1)에서 라운드진 형태를 가지도록 식각될 수 있으나, 절연 피막(INF)의 형상이 이에 한정되지는 않는다.
일 실시예에서, 발광 소자(LD)는 나노미터(nm) 내지 마이크로미터(㎛) 범위의 작은 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노미터 내지 마이크로미터 범위의 직경(D)(또는, 횡단면의 폭) 및/또는 길이(L)를 가질 수 있다. 일 예로, 발광 소자(LD)는 수십 나노미터 내지 수십 마이크로미터 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기는 변경될 수 있다.
발광 소자(LD)의 구조, 형상, 크기 및/또는 종류는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 소자(LD)는 코어-쉘 구조와 같은 다른 구조 및/또는 형상으로 형성될 수도 있다.
발광 소자(LD)를 포함한 발광 장치는, 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 장치의 화소에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 화소의 광원으로 이용할 수 있다. 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다. 도 4는 도 3의 표시 장치(DD)를 이용한 타일링 표시 장치(TDD)를 나타내는 평면도이다.
도 3 및 도 4에서는 표시 영역(DA)을 포함한 표시 패널(DP)을 중심으로 표시 장치(DD)의 구조를 간략하게 도시하기로 한다. 표시 장치(DD)는 화소들(PXL)을 구동하기 위한 구동 회로(일 예로, 주사 구동부, 데이터 구동부, 및 타이밍 제어부 등)를 더 포함할 수 있다.
도 3을 참조하면, 표시 장치(DD)는, 기판(SUB)과, 상기 기판(SUB) 상에 배치된 화소들(PXL)을 포함할 수 있다. 기판(SUB) 및 이를 포함한 표시 장치(DD)는, 다양한 형상으로 제공될 수 있다. 일 예로, 기판(SUB) 및 표시 장치(DD)는, 직사각형의 판 형상으로 제공되며 각진 코너 영역을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 기판(SUB) 및 표시 장치(DD)는, 평면 상에서 보았을 때, 원형 또는 타원형 등의 형상을 가질 수도 있다.
편의상, 도 3에서는 표시 장치(DD)가 직사각형의 판 형상을 가지는 것으로 도시하기로 한다. 또한, 표시 장치(DD)의 가로 방향(일 예로, 행 방향, 또는 수평 방향)을 제1 방향(DR1)으로, 표시 장치(DD)의 세로 방향(일 예로, 열 방향, 또는 수직 방향)을 제2 방향(DR2)으로, 표시 장치(DD)의 두께 방향(또는, 높이 방향)을 제3 방향(DR3)으로 표시하기로 한다.
기판(SUB)은, 표시 장치(DD)를 구성하기 위한 베이스 부재로서, 일 예로 표시 장치(DD)의 기저면을 구성할 수 있다. 기판(SUB)은, 단단한 재질의 경성 기판(일 예로, 유리 기판 또는 강화 유리 기판)이거나, 구부리거나 접거나 휘어지는 등의 변형이 가능할 정도로 유연한 재질의 연성 기판(일 예로, 박막 필름)일 수 있다. 기판(SUB)의 재료 및 물성이 특별히 한정되지는 않는다.
기판(SUB) 및 이를 포함한 표시 장치(DD)는, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 위치한 비표시 영역(NA)을 포함할 수 있다.
표시 영역(DA)은 화소들(PXL)이 배치되는 영역으로서, 상기 화소들(PXL)에 의해 영상이 표시되는 영역일 수 있다. 일 실시예에서, 표시 영역(DA)은 기판(SUB) 및 표시 장치(DD)의 중앙 영역(일 예로, 표시 패널(DP)의 중앙 영역)에 배치될 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직사각형, 원형 또는 타원형 등을 비롯하여 다양한 형상을 가질 수 있다. 일 실시예에서, 표시 영역(DA)은 기판(SUB)의 형상에 상응하는 형상을 가질 수 있으나, 이에 한정되지는 않는다.
비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다. 일 실시예에서, 비표시 영역(NA)은 표시 영역(DA)을 둘러싸도록 기판(SUB) 및 표시 장치(DD)의 에지 영역에 배치될 수 있다. 비표시 영역(NA)의 일 부분은, 패드들(P)이 배치되는 패드 영역(PA)일 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배열될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 배치되는 복수의 화소 영역들을 포함할 수 있다. 화소들(PXL)은 스트라이프(Stripe) 또는 펜타일(PenTile™) 배열 구조 등에 따라 표시 영역(DA)에 규칙적으로 배열될 수 있다. 이외에도, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
일 실시예에서, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하기 위한 적어도 두 종류의 화소들(PXL)이 제공될 수 있다. 일 예로, 표시 영역(DA)에는, 제1 색 화소들(PXL1), 제2 색 화소들(PXL2), 및 제3 색 화소들(PXL3)이 규칙적으로 배열될 수 있다. 그리고, 서로 인접하도록 배치된 적어도 하나의 제1 색 화소(PXL1), 적어도 하나의 제2 색 화소(PXL2) 및 적어도 하나의 제3 색 화소(PXL3)는, 하나의 화소 그룹(PXG)을 구성할 수 있다. 각 화소 그룹(PXG)에 포함된 제1 색 내지 제3 색 화소들(PXL1 내지 PXL3)의 휘도를 개별적으로 제어함으로써, 상기 화소 그룹(PXG)에서 방출되는 빛의 색을 다양하게 변화시킬 수 있다.
일 실시예에서, 도 3에 도시된 바와 같이 제1 방향(DR1)을 따라 연속적으로 배열된 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)가 하나의 화소 그룹(PXG)을 구성할 수 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 각각의 화소 그룹(PXG)을 구성하는 화소들(PXL)의 개수, 종류 및/또는 상호 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1 색 화소(PXL1)는 적색의 빛을 방출하기 위한 적색 화소일 수 있고, 제2 색 화소(PXL2)는 녹색의 빛을 방출하기 위한 녹색 화소일 수 있다. 또한, 제3 색 화소(PXL3)는 청색의 빛을 방출하기 위한 청색 화소일 수 있다. 이외에도 각각의 화소 그룹(PXG)을 구성하는 화소들(PXL)에서 방출되는 빛의 색은 다양하게 변경될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 적어도 하나의 광원을 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는 도 1 및 도 2의 실시예에 의한 발광 소자(LD), 일 예로, 나노미터 내지 마이크로미터 범위의 작은 크기를 가지는 적어도 하나의 막대형 발광 소자(LD)를 포함할 수 있다. 이외에도, 각각의 화소(PXL)는, 다른 종류, 크기, 및/또는 개수의 유기 또는 무기 발광 소자를 포함할 수 있다.
일 실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 각각 제1 색 발광 소자, 제2 색 발광 소자 및 제3 색 발광 소자를 광원으로 구비할 수 있다. 이에 따라, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다.
다른 실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 서로 동일한 색의 빛을 방출하는 발광 소자들을 포함하되, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및/또는 제3 색 화소(PXL3)의 발광 영역에는, 파장 변환 입자들(일 예로, 퀀텀 닷과 같이 빛의 색 및/또는 파장을 변환하는 입자들)을 포함한 광 변환층이 배치될 수 있다. 이에 따라, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)가 각각 제1 색, 제2 색 및 제3 색의 빛을 방출하도록 제어할 수 있다. 예를 들어, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 청색의 빛을 방출하는 발광 소자들을 포함하되, 제1 색 화소(PXL1)의 발광 영역에는 적색 퀀텀 닷을 포함한 광 변환층이 배치될 수 있고, 제2 색 화소(PXL2)의 발광 영역에는 녹색 퀀텀 닷을 포함한 광 변환층이 배치될 수 있다. 이에 따라, 제1 색 화소(PXL1)는 적색의 빛을 방출할 수 있고, 제2 색 화소(PXL2)는 녹색의 빛을 방출할 수 있다.
화소들(PXL)은 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 화소들(PXL)은 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소(PXL)가 수동형 화소로 구성될 수도 있다.
비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 배선들 및/또는 내장 회로부가 배치될 수 있다. 또한, 비표시 영역(NA)의 일 부분은 패드 영역(PA)으로 설정되고, 상기 패드 영역(PA)에는 패드들(P)이 배치될 수 있다. 패드들(P)은 표시 장치(DD)의 구동에 필요한 각종 구동 신호들 및/또는 전원들(일 예로, 표시 패널(DP)의 화소들(PXL)을 구동하기 위한 구동 신호들 및/또는 전원들)을 표시 장치(DD)로 공급하기 위한 신호 패드들 및/또는 전원 패드들을 포함할 수 있다.
일 실시예에서, 비표시 영역(NA)은 매우 좁은 폭을 가질 수 있다. 일 예로, 비표시 영역(NA)은 후술할 실시예들에서와 같은 유기막-프리 영역을 포함할 수 있고, 이에 따라 50 마이크로미터(㎛) 이하로 축소된 폭을 가질 수 있다. 이에 따라, 표시 장치(DD)는 베젤리스 표시 장치로 구현될 수 있다.
예를 들어, 기판(SUB)의 코너 영역 및 최외곽 에지 영역 중 적어도 하나의 영역을 유기막-프리 영역으로 형성함으로써, 표시 장치(DD)의 제조 과정(일 예로, 절단 공정 및/또는 폴리싱 공정 등)에서 상기 표시 장치(DD)의 에지 영역이 손상되는 것을 방지 또는 저감할 수 있다. 이에 따라, 비표시 영역(NA)의 폭을 효과적으로 축소할 수 있다.
비표시 영역(NA)이 축소된 표시 장치(DD)는 전체 크기(일 예로, 면적)에 비해 보다 큰 화면을 제공할 수 있다. 또한, 비표시 영역(NA)이 축소 및/또는 제거된 표시 장치(DD)는 타일링 표시 장치(일 예로, 도 4의 타일링 표시 장치(TDD)) 등을 구성하는 데에 유용하게 이용될 수 있다.
도 3 및 도 4를 참조하면, 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 복수의 표시 장치들(DD)을 배열함으로써, 타일링 표시 장치(TDD)를 구성할 수 있다. 예를 들어, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 복수의 표시 장치들(DD)을 서로 밀접하도록 배치함으로써, 보다 큰 화면을 구현하는 타일링 표시 장치(TDD)를 구성할 수 있다.
일 실시예에서, 표시 장치들(DD)의 패드 영역들(PA)은 각 기판(SUB)의 어느 일 변(또는, 일 부분)에 대응하는 에지 영역에만 배치될 수 있다. 또한, 표시 장치들(DD)의 패드 영역들(PA)이 타일링 표시 장치(TDD)의 에지 영역에 위치하도록 상기 표시 장치들(DD)을 배열할 수 있다. 예를 들어, 타일링 표시 장치(DD)가 두 개의 행들에 배열된 표시 장치들(DD)을 포함할 경우, 타일링 표시 장치(DD)의 첫 번째 행에 위치한 표시 장치들(DD)은 각각의 패드 영역들(PA)이 타일링 표시 장치(DD)의 상단에 위치하도록 배열되고, 타일링 표시 장치(DD)의 두 번째 행에 위치한 표시 장치들(DD)은 각각의 패드 영역들(PA)이 타일링 표시 장치(DD)의 하단에 위치하도록 배열될 수 있다. 이에 따라, 표시 장치들(DD)로 구동 신호들 및/또는 전원들을 원활하게 공급할 수 있다.
일 실시예에서, 표시 장치들(DD) 각각의 코너 영역 및 최외곽 에지 영역 중 적어도 하나의 영역은 유기막-프리 영역으로 설정될 수 있고, 이에 따라 표시 장치들(DD)의 제조 과정에서 각각의 비표시 영역(NA)이 손상되는 것을 방지 또는 저감할 수 있다. 이에 따라, 표시 장치들(DD)의 비표시 영역(NA)을 축소할 수 있다.
표시 장치들(DD) 각각의 비표시 영역(NA)이 축소되면, 이웃한 표시 장치들(DD)의 표시 영역들(DA) 사이의 거리가 감소할 수 있다. 이에 따라, 표시 장치들(DD) 사이의 경계가 시인되는 것을 방지 또는 최소화하고, 심리스(seamless) 타일링 표시 장치를 구성할 수 있다.
도 5는 본 발명의 일 실시예에 의한 제조 기판(MB)을 나타내는 평면도이다. 예를 들어, 도 5는 도 3의 표시 장치(DD)를 제조하기 위한 제조 기판(MB)을 개략적으로 나타낸다.
도 3 및 도 5를 참조하면, 하나의 제조 기판(MB)("모기판"이라고도 함) 상에서 다수의 표시 장치들(DD)을 동시에 제조한 이후, 상기 표시 장치들(DD)을 개별적으로 분리함으로써, 각각의 표시 장치(DD)를 제조할 수 있다. 예를 들어, 제조 기판(MB) 상에서 표시 장치들(DD)을 형성하기 위한 공정을 완료한 이후, 절단선(CLI)을 따라 제조 기판(MB)을 절단함에 의해 표시 장치들(DD)을 개별적으로 분리할 수 있다.
일 실시예에서, 레이저를 이용한 레이저 절단(laser cutting) 공정을 통해 각각의 표시 장치(DD)를 제조 기판(MB)으로부터 분리할 수 있다. 레이저를 이용하여 기판(SUB)을 절단할 경우, 상기 기판(SUB)의 손상을 저감 또는 최소화할 수 있다. 일 실시예에서, 레이저 절단 공정이 완료된 이후에는 폴리싱(polishing) 공정 등을 진행할 수 있다.
일 실시예에서, 절단 공정에 따른 손상에 취약할 수 있는 표시 장치(DD)의 일부 영역을 유기막-프리 영역으로 설정할 수 있다. 예를 들어, 레이저 절단 공정에서 레이저 열영향부(HAZ: Heat Affected Zone)에 속할 수 있는 표시 장치(DD)의 에지 영역(일 예로, 비표시 영역(NA))의 적어도 일부 영역을 유기막-프리 영역으로 설정할 수 있다.
일 예로, 절단선(CLI)에 대응하는(또는, 절단선(CLI)에 바로 인접한) 기판(SUB)의 코너 영역(일 예로, 기판(SUB)이 사각형의 판 형상을 가지는 경우, 제1 및 제2 방향들(DR1, DR2)에 따른 절단선들(CLI)이 만나는 코너 영역들) 및/또는 최외곽 에지 영역을 유기막-프리 영역으로 형성할 수 있다. 이에 따라, 표시 장치(DD)를 제조 기판(MB)으로부터 분리하기 위한 절단 공정에 따른 표시 장치(DD)의 손상을 방지 또는 저감할 수 있다.
예를 들어, 절단 공정 시 손상에 가장 취약한 기판(SUB)의 코너 영역 및/또는 최외곽 에지 영역이 유기 절연막을 포함하지 않도록 상기 기판(SUB)의 코너 영역 및/또는 최외곽 에지 영역에서 유기 절연막을 제거할 수 있다. 이에 따라, 절단 공정 및/또는 폴리싱 공정에 따른 유기 절연막의 손상(일 예로, 유기 절연막이 들뜨거나 박리되는 현상)을 방지 또는 저감할 수 있다. 일 실시예에서, 기판(SUB)이 각진 코너 영역을 가지지 않는 경우(일 예로, 기판(SUB)이 원형 또는 타원형상을 가지는 경우)에는, 기판(SUB)의 최외곽 에지 영역 및 패드 영역(PA)을 유기막-프리 영역으로 설정할 수 있다. 상술한 실시예에 따르면, 절단 공차를 저감 또는 최소화하고, 표시 장치(DD)의 비표시 영역(NA)을 축소할 수 있다.
도 6 내지 도 8은 각각 본 발명의 일 실시예에 의한 기판(SUB) 및 이를 포함한 표시 장치(DD)의 서로 다른 영역들을 나타내는 평면도들이다. 예를 들어, 도 6 내지 도 8은 각각의 실시예에 의해 구분된, 도 3의 기판(SUB) 및 이를 포함한 표시 장치(DD)의 서로 다른 영역들을 나타내며, 비표시 영역(NA)과 관련하여 서로 다른 실시예들을 나타낸다.
도 6 내지 도 8을 참조하면, 기판(SUB) 및 표시 장치(DD)는, 중앙 영역(CEA)에 위치한 표시 영역(DA)과, 상기 표시 영역(DA)을 둘러싸며 에지 영역(EDA)에 위치한 비표시 영역(NA)을 포함할 수 있다. 일 실시예에서, 기판(SUB) 및 표시 장치(DD)는, 비표시 영역(NA)의 서로 다른 부분들에 위치하는 복수의 에지 영역들(EDA)을 포함할 수 있다.
도 6을 참조하면, 기판(SUB) 및 표시 장치(DD)는, 비표시 영역(NA)의 서로 다른 부분들에 위치하는 에지 영역들(EDA), 및 상기 에지 영역들(EDA)이 만나는 코너 영역들(CNA)을 포함할 수 있다. 예를 들어, 기판(SUB) 및 표시 장치(DD)는, 비표시 영역(NA)의 상단 영역에 해당하는 제1 에지 영역(EDA1), 비표시 영역(NA)의 하단 영역에 해당하는 제2 에지 영역(EDA2), 비표시 영역(NA)의 좌측 영역에 해당하는 제3 에지 영역(EDA3), 및 비표시 영역(NA)의 우측 영역에 해당하는 제4 에지 영역(EDA4)을 포함할 수 있다. 또한, 기판(SUB) 및 표시 장치(DD)는, 제1 에지 영역(EDA1) 및 제3 에지 영역(EDA3)이 만나는 제1 코너 영역(CNA1)(일 예로, 비표시 영역(NA)의 좌측 상단 영역), 제1 에지 영역(EDA1) 및 제4 에지 영역(EDA4)이 만나는 제2 코너 영역(CNA2)(일 예로, 비표시 영역(NA)의 우측 상단 영역), 제2 에지 영역(EDA2) 및 제3 에지 영역(EDA3)이 만나는 제3 코너 영역(CNA3)(일 예로, 비표시 영역(NA)의 좌측 하단 영역), 및 제2 에지 영역(EDA2) 및 제4 에지 영역(EDA4)이 만나는 제4 코너 영역(CNA4)(일 예로, 비표시 영역(NA)의 우측 하단 영역)을 포함할 수 있다.
일 실시예에서, 각각의 에지 영역(EDA)은, 이에 대응하는 적어도 하나의 코너 영역(CNA)을 포함하거나, 상기 코너 영역(CNA)과 중첩될 수 있다. 또는, 각각의 에지 영역(EDA)은, 코너 영역(CNA)을 포함하지 않는 영역일 수 있다. 예를 들어, 각각의 코너 영역(CNA)은 이에 대응하는 두 개의 에지 영역들(EDA)에 포함되거나, 상기 두 개의 에지 영역들(EDA)에 바로 인접하며 상기 두 개의 에지 영역들(EDA)과 구분되는 영역일 수 있다.
적어도 하나의 에지 영역(EDA)은 패드 영역(일 예로, 도 3의 패드 영역(PA))을 포함할 수 있다. 예를 들어, 제1 에지 영역(EDA1)은, 도 3의 실시예에서와 같이 패드들(P)이 배치된 패드 영역(PA)을 포함할 수 있다.
일 실시예에서, 각각의 코너 영역(CNA)은 제1 방향(DR1) 및/또는 제2 방향(DR2)에서 소정 범위의 마진 영역(MAR)을 포함할 수 있다. 또는, 각각의 코너 영역(CNA)은 마진 영역(MAR)을 포함하지 않는 범위의 영역일 수도 있다.
도 7을 참조하면, 기판(SUB) 및 표시 장치(DD)는, 비표시 영역(NA)의 서로 다른 부분들에 대응하며, 서로 다른 길이의 둘레를 가질 수 있다. 예를 들어, 비표시 영역(NA)은, 표시 영역(DA)에 바로 인접하며 상기 표시 영역(DA)을 둘러싸는 제1 비표시 영역(NA1), 및 상기 제1 비표시 영역(NA1)에 바로 인접하며 상기 제1 비표시 영역(NA1)을 둘러싸는 제2 비표시 영역(NA2)을 포함할 수 있다. 일 실시예에서, 제2 비표시 영역(NA2)은, 비표시 영역(NA) 중 기판(SUB)의 최외곽 에지 영역을 포함한 소정 범위 및/또는 크기의 영역일 수 있고, 나머지 비표시 영역(NA)은 제1 비표시 영역(NA1)일 수 있다.
도 8을 참조하면, 기판(SUB) 및 표시 장치(DD)는, 비표시 영역(NA)의 서로 다른 부분들에 대응하며, 서로 다른 길이의 둘레를 포함한 세 개 이상의 분할 영역들을 포함할 수 있다. 예를 들어, 비표시 영역(NA)은, 표시 영역(DA)에 바로 인접하며 상기 표시 영역(DA)을 둘러싸는 제1 비표시 영역(NA1'), 상기 제1 비표시 영역(NA1')에 바로 인접하며 상기 제1 비표시 영역(NA1')을 둘러싸는 제2 비표시 영역(NA2'), 및 상기 제2 비표시 영역(NA2')을 둘러싸며 기판(SUB)의 최외곽 에지 영역을 포함한 제3 비표시 영역(NA3)을 포함할 수 있다.
일 실시예에서, 제3 비표시 영역(NA3)은, 제2 비표시 영역(NA2')에 바로 인접한 영역일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 비표시 영역(NA)이 표시 영역(DA)을 둘러싸도록 순차적으로 배치된 네 개 이상의 분할 영역들을 포함할 경우에는, 제2 비표시 영역(NA2')과 제3 비표시 영역(NA3)이 서로 접하지 않을 수 있다.
도 9 내지 도 12는 각각 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도들이다. 예를 들어, 도 9 내지 도 12는 도 3의 실시예에 의한 표시 장치(DD) 등에 제공될 수 있는 무기 절연막(IL) 및 유기 절연막(OL)과 관련하여, 서로 다른 실시예들을 나타낸다. 도 9 내지 도 12의 실시예들을 설명함에 있어서, 서로 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복적인 설명은 생략하기로 한다.
도 3 내지 도 9를 참조하면, 표시 영역(DA) 및 비표시 영역(NA)에는 적어도 한 층의 무기 절연막(IL)이 배치될 수 있다. 예를 들어, 무기 절연막(IL)은, 기판(SUB) 상에 제공될 수 있고, 표시 영역(DA) 및 비표시 영역(NA)을 포함하여 기판(SUB)의 일면 상에 전면적으로 배치될 수 있다.
한편, 도 9는 무기 절연막(IL)이 배치되는 영역을 개략적 및/또는 전체적으로 나타낸 것으로서, 상기 무기 절연막(IL)이 패드들(P)의 상부에도 전면적으로 배치된 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 무기 절연막(IL)은 패드들(P)의 적어도 일 부분에 대응하는 영역에서 국부적으로 개구될 수 있다.
화소들(PXL)은 무기 절연막(IL)과 중첩되도록 기판(SUB) 상에 제공될 수 있다. 예를 들어, 화소들(PXL)은 무기 절연막(IL)의 일 부분과 중첩되도록 기판(SUB) 상의 표시 영역(DA)에 배치될 수 있다.
표시 영역(DA)에는 무기 절연막(IL) 및 화소들(PXL) 외에도 유기 절연막(OL)이 배치될 수 있다. 예를 들어, 표시 영역(DA)에는 적어도 한 층의 유기 절연막(OL)이 배치될 수 있다.
유기 절연막(OL)은, 무기 절연막(IL) 및 화소들(PXL)과 중첩되도록 기판(SUB) 상에 제공될 수 있다. 예를 들어, 유기 절연막(OL)은 무기 절연막(IL)의 일 부분과 중첩되도록 기판(SUB) 상의 표시 영역(DA)에 배치될 수 있다. 또한, 유기 절연막(OL)은 화소들(PXL)과 완전히 중첩되도록(또는, 화소들(PXL)을 완전히 덮도록) 표시 영역(DA)에 전면적으로 배치될 수 있다. 예를 들어, 유기 절연막(OL)은 표시 영역(DA)에 전면적으로 배치되어 표시 영역(DA)의 표면을 평탄화할 수 있다.
일 실시예에서, 비표시 영역(NA)은, 유기막-프리 영역(OFA)을 포함할 수 있다. 유기막-프리 영역(OFA)은 유기 절연막(OL)을 포함하지 않는 영역(일 예로, 유기 절연막(OL)이 형성되지 않거나 제거된 영역)일 수 있다. 예를 들어, 유기 절연막(OL)은 유기막-프리 영역(OFA)을 제외한 나머지 영역에 배치되도록 기판(SUB)의 일 부분 상에만 제공될 수 있다.
일 실시예에서, 유기막-프리 영역(OFA)은 비표시 영역(NA) 전체로 설정될 수 있다. 이 경우, 유기 절연막(OL)은 표시 영역(DA)에만 배치될 수 있다.
이와 같이, 표시 장치(DD)의 에지 영역(EDA)에 위치한 비표시 영역(NA)(일 예로, 비표시 영역(NA)의 전체 영역)이 유기막-프리 영역(OFA)으로 설정되면, 표시 장치(DD)를 개별적으로 분리하기 위한 절단 공정 및/또는 폴리싱 공정에서 유기 절연막(OL)의 손상을 효과적으로 방지 또는 저감할 수 있다. 이에 따라, 절단 공차를 저감 또는 최소화하고, 표시 장치(DD)의 비표시 영역(NA)을 축소할 수 있다.
도 3 내지 도 12를 참조하면, 비표시 영역(NA)의 일 부분(또는, 일 영역)은 유기막-프리 영역(OFA)으로 설정될 수 있고, 비표시 영역(NA)의 나머지 부분(또는, 나머지 영역)에는 유기 절연막(OL)이 배치될 수 있다. 예를 들어, 유기 절연막(OL)은, 표시 영역(DA) 외에도, 유기막-프리 영역(OFA)을 제외한 비표시 영역(NA)의 일 부분에 더 제공될 수 있다.
일 실시예에서, 비표시 영역(NA)의 각 코너 영역(CNA)(일 예로, 도 6의 제1 내지 제4 코너 영역들(CNA1 내지 CNA4) 및/또는 마진 영역들(MAR))은 유기막-프리 영역(OFA)으로 설정될 수 있다. 또한, 패드 영역(PA)에 대응하는 비표시 영역(NA)의 일 영역(일 예로, 도 6의 제1 에지 영역(EDA1))도 유기막-프리 영역(OFA)으로 설정될 수 있다. 예를 들어, 유기막-프리 영역(OFA)은, 제1 방향(DR1) 및 제2 방향(DR2)을 따른 각각의 마진 영역들(MAR)을 포함한 제1 내지 제4 코너 영역들(CNA1 내지 CNA4), 및 패드 영역(PA)에 대응하는 제1 에지 영역(EDA1)을 포함할 수 있다.
일 실시예에서, 유기 절연막(OL)은, 유기막-프리 영역(OFA)을 제외한 비표시 영역(NA)의 일 부분에 제공될 수 있다. 예를 들어, 유기 절연막(OL)은, 표시 영역(DA) 외에도, 제1 에지 영역(EDA1)을 제외한 나머지 에지 영역들(일 예로, 제2 내지 제4 에지 영역들(EDA2 내지 EDA4))의 적어도 일 부분에 더 배치될 수 있다. 일 예로, 제2 내지 제4 에지 영역들(EDA2 내지 EDA4) 각각에서, 각각의 코너 영역들(CNA)에 대응하는 양 단부들을 제외한 중앙 영역에는 유기 절연막(OL)이 배치될 수 있다.
일 실시예에서, 유기 절연막(OL)은, 도 10의 실시예에서와 같이, 상기 나머지 에지 영역들 각각의 중앙 영역에서 전체 폭에 대응하는 폭을 가질 수 있다. 예를 들어, 유기 절연막(OL)은, 제2 내지 제4 에지 영역들(EDA2 내지 EDA4) 각각에서 제1 방향(DR1) 또는 제2 방향(DR2)을 따른 전체 폭에 대응하는 폭을 가질 수 있다. 일 예로, 유기 절연막(OL)은, 도 6의 제2 에지 영역(EDA2)에 대하여, 도 10에서와 같이 제2 방향(DR2)을 따라 제2 에지 영역(EDA2)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 또한, 유기 절연막(OL)은, 도 6의 제3 에지 영역(EDA3) 및 제4 에지 영역(EDA4)에 대하여, 도 10에서와 같이 제1 방향(DR1)을 따라 각각 제3 에지 영역(EDA3) 및 제4 에지 영역(EDA4)의 폭과 실질적으로 동일한 폭을 가질 수 있다.
이와 같이, 패드 영역(PA)과 함께, 절단 공정 및/또는 폴리싱 공정에 따른 손상에 가장 취약한 비표시 영역(NA)의 일 부분만을 유기막-프리 영역(OFA)으로 설정할 수 있다. 이 경우, 표시 장치(DD)의 절단 공정 및/또는 폴리싱 공정에서 유기 절연막(OL)의 손상을 방지 또는 저감하여 비표시 영역(NA)을 축소하면서도, 표시 영역(DA)과 비표시 영역(NA) 사이의 표면 단차(일 예로, 높이 차이)를 저감 또는 완화할 수 있다. 이에 따라, 절단 공정 이후에 후속될 수 있는 모듈 공정(일 예로, 필름 부착 공정 등)을 보다 용이하게 수행할 수 있다. 또한, 이러한 표시 장치(DD)를 이용할 경우 타일링 표시 장치(TDD)를 보다 용이하게 구성할 경우, 표시 장치들(DD)의 경계 영역에서 표면 단차를 완화할 수 있다.
유기 절연막(OL)은, 도 11 및 도 12의 실시예들에서와 같이, 제2 내지 제4 에지 영역들(EDA2 내지 EDA4) 각각의 중앙 영역에서 상기 제2 내지 제4 에지 영역들(EDA2 내지 EDA4) 각각의 폭보다 작은 폭을 가질 수도 있다. 예를 들어, 유기 절연막(OL)은, 제2 내지 제4 에지 영역들(EDA2 내지 EDA4) 각각의 중앙 영역에 부분적으로 배치될 수 있다.
예를 들어, 유기 절연막(OL)은, 도 7의 실시예에서와 같이 비표시 영역(NA)이 제1 및 제2 비표시 영역들(NA1, NA2)을 포함하는 실시예에서, 도 11의 실시예에서와 같이 제2 내지 제4 에지 영역들(EDA2 내지 EDA4) 각각의 중앙 영역(일 예로, 길이 방향의 양단에 위치한 코너 영역들(CNA)을 제외한 영역)에서 제1 비표시 영역(NA1)에만 배치되고, 제2 비표시 영역(NA2)에는 배치되지 않을 수 있다. 상기 제2 비표시 영역(NA2)은 기판(SUB)의 최외곽 에지 영역에 대응하는 영역일 수 있다. 이 경우, 기판(SUB)의 최외곽 에지 영역 및 코너 영역들(CNA)은 유기막-프리 영역(OFA)으로 설정될 수 있고, 유기 절연막(OL)은 상기 기판(SUB)의 최외곽 에지 영역 및 코너 영역들(CNA)을 제외한 나머지 영역에 배치될 수 있다.
이와 같이, 패드 영역(PA) 및 코너 영역들(CNA)과 함께, 기판(SUB)의 최외곽 에지 영역을 포함한 비표시 영역(NA)의 일 부분만을 유기막-프리 영역(OFA)으로 설정할 수 있다. 이 경우, 표시 장치(DD)의 절단 공정 및/또는 폴리싱 공정에서 유기 절연막(OL)의 손상을 방지 또는 저감하여 비표시 영역(NA)을 축소하면서도, 표시 장치(DD)의 표면 단차를 전반적으로 완화할 수 있다. 일 예로, 절단 공정 등에서 손상되기 쉬운 기판(SUB)의 코너 영역들(CNA)과 함께, 폴리싱 공정 등에서 손상되기 쉬운 (일 예로, 유기 절연막(OL)이 박리되기 쉬운) 기판(SUB)의 최외곽 에지 영역을 유기막-프리 영역(OFA)으로 설정함으로써, 유기 절연막(OL)의 손상을 방지 또는 저감할 수 있다.
또는, 유기 절연막(OL)은, 도 8의 실시예에서와 같이 비표시 영역(NA)이 제1, 제2 및 제3 비표시 영역들(NA1', NA2', NA3)을 포함하는 실시예에서, 도 12의 실시예에서와 같이 제2 내지 제4 에지 영역들(EDA2 내지 EDA4) 각각의 중앙 영역에서 제1 비표시 영역(NA1') 및 제3 비표시 영역(NA3)에만 배치되고, 제2 비표시 영역(NA2')에는 배치되지 않을 수 있다. 예를 들어, 제2 내지 제4 에지 영역들(EDA2 내지 EDA4) 각각의 중앙 영역에서 제2 비표시 영역(NA2')은 유기막-프리 영역(OFA)으로 설정될 수 있고, 유기 절연막(OL)은 제2 비표시 영역(NA2')에 대응하는 영역에서 슬릿 형태로 개구될 수 있다.
일 실시예에서, 제3 비표시 영역(NA3)은 기판(SUB)의 최외곽 에지 영역에 대응하는 영역일 수 있다. 또한, 상기 제3 비표시 영역(NA3)에 배치된 유기 절연막(OL)은, 표시 영역(DA) 및/또는 제1 비표시 영역(NA1')에 배치된 유기 절연막(OL)으로부터 분리될 수 있다. 이에 따라, 절단 공정 및/또는 폴리싱 공정 등에서, 제3 비표시 영역(NA3)에 배치된 유기 절연막(OL)이 손상되거나 박리되더라도, 표시 영역(DA) 및/또는 제1 비표시 영역(NA1')에 배치된 유기 절연막(OL)이 손상되는 것을 방지할 수 있다. 예를 들어, 제2 비표시 영역(NA2')에서 유기 절연막(OL)을 개구 및/또는 분리함으로써, 제3 비표시 영역(NA3)에서 발생할 수 있는 유기 절연막(OL)의 손상이 표시 영역(DA) 및/또는 제1 비표시 영역(NA1')으로 전파되는 것을 차단할 수 있다.
상술한 실시예들에 따른 표시 장치(DD)에 의하면, 기판(SUB)의 에지 영역(EDA)에 위치한 비표시 영역(NA)의 적어도 일부 영역을 유기막-프리 영역(OFA)으로 설정하고, 상기 유기막-프리 영역(OFA)에는 유기 절연막(OL)을 제공 및/또는 형성하지 않을 수 있다. 예를 들어, 레이저 열영향부, 및/또는 절단 공정 및 폴리싱 공정 등에서 손상되기 쉬운 취약부에 속하는 표시 장치(DD)의 코너 영역(CNA) 및 최외곽 에지 영역 중 적어도 하나의 영역을 포함한, 비표시 영역(NA)의 적어도 일부 영역을 유기막-프리 영역(OFA)으로 설정할 수 있다.
이에 따라, 레이저를 이용한 레이저 절단 공정을 통해 표시 장치(DD)를 제조 기판(MB)으로부터 분리함으로써, 기판(SUB)의 손상을 저감할 수 있다. 또한, 레이저 등에 의한 유기 절연막(OL)의 손상을 방지 또는 저감할 수 있다.
한편, 본 발명의 실시예들에서, 표시 장치(DD)의 절단 공정이 레이저 절단 공정에 한정되지는 않는다. 예를 들어, 휠 스크라이빙 공정 등과 같은 다른 공정 및/또는 방식에 의해 표시 장치(DD)를 제조 기판(MB)으로부터 분리할 수도 있다. 이 경우에도, 본 발명의 실시예들에서와 같이, 비표시 영역(NA)의 적어도 일 부분을 유기막-프리 영역(OFA)으로 설정함으로써, 박리 등에 취약한 유기 절연막(OL)의 손상을 방지 또는 저감할 수 있다.
이러한 본 발명의 실시예들에 따르면, 표시 장치(DD)를 제조 기판(MB)으로부터 분리하기 위한 절단 공정 등에 의해 표시 장치(DD)가 손상되는 것을 방지 또는 저감할 수 있다. 이에 따라, 절단 공차를 저감 또는 최소화하고, 표시 장치(DD)의 비표시 영역을 축소 또는 최소화할 수 있다.
도 13 및 도 14는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 13 및 도 14는 서로 다른 구조의 발광부들(EMU)을 포함한 화소들(PXL)을 나타낸다.
실시예에 따라, 도 13 및 도 14에 도시된 각각의 화소(PXL)는 도 3 내지 도 12의 표시 영역(DA)에 배치된 화소들(PXL) 중 어느 하나일 수 있다. 또한, 표시 영역(DA)에 배치된 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 13 및 도 14를 참조하면, 화소(PXL)는, 주사선(SL), 데이터선(DL), 제1 전원선(PL1) 및 제2 전원선(PL2)에 연결될 수 있다. 또한, 화소(PXL)는 적어도 하나의 다른 전원선 및/또는 신호선에 선택적으로 더 연결될 수 있다. 예를 들어, 화소(PXL)는 센싱선(SENL)("초기화 전원선"이라고도 함) 및/또는 제어선(SSL)에 더 연결될 수 있다.
화소(PXL)는 각각의 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 주사선(SL) 및 데이터선(DL)에 연결될 수 있다. 또한, 화소 회로(PXC)는 제1 전원선(PL1)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 제1 주사 신호가 공급되는 주사선(SL), 데이터 신호가 공급되는 데이터선(DL), 제1 전원(VDD)이 공급되는 제1 전원선(PL1), 및 발광부(EMU)의 제1 화소 전극(ELT1)에 연결될 수 있다.
또한, 화소 회로(PXC)는, 제2 주사 신호가 공급되는 제어선(SSL), 및 표시 기간 또는 센싱 기간에 대응하여 레퍼런스 전원(또는, 초기화 전원) 또는 센싱 회로에 연결되는 센싱선(SENL)에 선택적으로 더 연결될 수 있다. 일 실시예에서, 제2 주사 신호는 제1 주사 신호와 동일하거나 상이한 신호일 수 있다. 제2 주사 신호가 제1 주사 신호와 동일한 신호인 경우, 제어선(SSL)은 주사선(SL)과 통합될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터(M) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원선(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는, 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)과 발광부(EMU)의 제1 화소 전극(ELT1)(일 예로, 애노드 전극)이 서로 전기적으로 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 화소(PXL)의 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("백 게이트 전극" 또는 "제2 게이트 전극"이라고도 함)을 더 포함할 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 로직 하이 전압, 또는 하이 레벨 전압)의 제1 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 제1 주사 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)의 제1 전극은 제1 노드(N1)에 연결될 수 있고, 커패시터(Cst)의 제2 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱선(SENL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어선(SSL)(또는, 주사선(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어선(SSL)으로부터 게이트-온 전압(일 예로, 로직 하이 전압, 또는 하이 레벨 전압)의 제2 주사 신호(또는, 제1 주사 신호)가 공급될 때 턴-온되어, 센싱선(SENL)으로 공급되는 레퍼런스 전압(또는, 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱선(SENL)으로 전달할 수 있다. 상기 제2 노드(N2)의 전압은 센싱선(SENL)을 통해 센싱 회로로 전달될 수 있고, 구동 회로(일 예로, 타이밍 제어부)에 제공되어 화소들(PXL)의 특성 편차를 보상하는 등에 이용될 수 있다.
한편, 도 13 및 도 14에서는 화소 회로(PXC)에 포함되는 트랜지스터들(M)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 화소(PXL)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광부(EMU)는, 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 또한, 발광부(EMU)는, 상기 발광 소자(LD)에 연결되는 적어도 한 쌍의 전극들을 더 포함할 수 있다. 예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및/또는 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결된 제1 화소 전극(ELT1), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 전기적으로 연결된 제2 화소 전극(ELT2), 및 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 화소 전원일 수 있고, 제2 전원(VSS)은 저전위 화소 전원일 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상일 수 있다.
일 실시예에서, 발광부(EMU)는, 도 13의 실시예에서와 같이 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 순방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 소자들(LD)의 제1 단부들(EP1)은 제1 화소 전극(ELT1)에 연결되고, 발광 소자들(LD)의 제2 단부들(EP2)은 제2 화소 전극(ELT2)에 연결될 수 있다. 다른 실시예에서, 발광부(EMU)는, 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 직렬로만 연결된 복수의 발광 소자들(LD)을 포함하거나, 상기 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 순방향으로 연결된 단일의 발광 소자(LD)만을 포함할 수도 있다.
또 다른 실시예에서, 발광부(EMU)는 도 14의 실시예에서와 같이 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 직-병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 발광부(EMU)가 적어도 두 개의 직렬 단들에 배열된 복수의 발광 소자들(LD)을 포함할 경우, 발광부(EMU)는 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 연결된 제3 화소 전극(ELT3)("중간 전극(IET)"이라고도 함)을 더 포함할 수 있다. 예를 들어, 발광부(EMU)는, 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 순차적으로 연결된 제1 화소 전극(ELT1), 제3 화소 전극(ELT3) 및 제2 화소 전극(ELT2)을 포함할 수 있다. 또한, 발광부(EMU)는, 제1 화소 전극(ELT1)과 제3 화소 전극(ELT3)의 사이에 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1)(일 예로, 복수의 제1 발광 소자들(LD1)), 및 제3 화소 전극(ELT3)과 제2 화소 전극(ELT2)의 사이에 순방향으로 연결된 적어도 하나의 제2 발광 소자(LD2)(일 예로, 복수의 제2 발광 소자들(LD2))를 포함한 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 발광 소자들(LD1)의 제1 단부들(EP1) 및 제2 단부들(EP2)은 각각 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있고, 제2 발광 소자들(LD2)의 제1 단부들(EP1) 및 제2 단부들(EP2)은 각각 제3 화소 전극(ELT3) 및 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
각각의 발광 소자(LD)는, 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 광원을 구성할 수 있다.
발광 소자들(LD)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 각각의 프레임 기간 동안 화소 회로(PXC)는 데이터 신호에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도로 발광할 수 있다.
한편, 도 13 및 도 14의 실시예들에서는 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)(즉, 유효 광원들)만을 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 발광부(EMU)는, 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자를 더 포함할 수 있다.
도 15는 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 예를 들어, 도 15는, 발광부(EMU)를 중심으로 화소(PXL)의 구조를 나타내며, 도 14의 실시예에서와 같이 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 직-병렬로 연결된 발광 소자들(LD)을 포함한 발광부(EMU)의 실시예를 나타낸다.
도 1 내지 도 15를 참조하면, 화소(PXL)는, 적어도 하나의 발광 소자(LD)가 배치된 발광 영역(EA)을 포함할 수 있다. 일 실시예에서, 발광 영역(EA)은, 복수의 발광 소자들(LD), 및 상기 복수의 발광 소자들(LD)에 전기적으로 연결되는 복수의 전극들을 포함할 수 있다. 일 실시예에서, 상기 전극들은, 복수의 정렬 전극들(ALE) 및 복수의 화소 전극들(ELT)("컨택 전극들"이라고도 함)을 포함할 수 있다. 또한, 화소(PXL)는, 정렬 전극들(ALE)의 하부에 배치된 복수의 뱅크 패턴들(BNP)을 더 포함할 수 있다.
정렬 전극들(ALE)은 다양한 형상을 가지며, 서로 이격될 수 있다. 일 실시예에서, 정렬 전극들(ALE)은 제1 방향(DR1)을 따라 서로 이격되며, 각각이 제2 방향(DR2)을 따라 연장된 형상(일 예로, 바 형상)을 가질 수 있다.
정렬 전극들(ALE)의 형상, 크기, 개수, 위치 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다. 또한, 정렬 전극들(ALE)은 서로 유사 또는 동일한 형상 및/또는 크기를 가지거나, 서로 다른 형상 및 크기를 가질 수 있다.
정렬 전극들(ALE)은 서로 이격된 적어도 두 개의 전극들을 포함할 수 있다. 예를 들어, 정렬 전극들(ALE)은, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 포함할 수 있고, 제3 정렬 전극(ALE3)을 선택적으로 더 포함할 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1)은 발광 영역(EA)의 중앙에 위치하고, 제2 정렬 전극(ALE2) 및 제3 정렬 전극(ALE3)은 제1 정렬 전극(ALE1)의 양측에 배치될 수 있다. 예를 들어, 제2 정렬 전극(ALE2)은 제1 정렬 전극(ALE1)의 우측에 배치될 수 있고, 제3 정렬 전극(ALE3)은 제1 정렬 전극(ALE1)의 좌측에 배치될 수 있다.
정렬 전극들(ALE)(또는, 화소들(PXL) 각각의 정렬 전극들(ALE)로 분리되기 이전의 정렬 배선들)은, 발광 소자들(LD)의 정렬 단계에서 상기 발광 소자들(LD)의 정렬에 필요한 정렬 신호들을 공급받을 수 있다. 이에 따라, 정렬 전극들(ALE)의 사이에 전계가 형성되어 발광 소자들(LD)이 정렬 전극들(ALE)의 사이에 정렬 및/또는 배열될 수 있다. 여기서, 발광 소자들(LD)이 정렬 전극들(ALE)의 사이에 정렬 및/또는 배열된다 함은, 발광 소자들(LD) 각각의 적어도 일 부분이 정렬 전극들(ALE)의 사이에 배치됨을 의미할 수 있다.
예를 들어, 제1 정렬 전극(ALE1), 제2 정렬 전극(ALE2) 및 제3 정렬 전극(ALE3)(또는, 화소들(PXL)의 제1 정렬 전극들(ALE1)이 연결된 상태의 제1 정렬 배선, 화소들(PXL)의 제2 정렬 전극들(ALE2)이 연결된 상태의 제2 정렬 배선, 및 화소들(PXL)의 제3 정렬 전극들(ALE3)이 연결된 상태의 제3 정렬 배선)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호, 제2 정렬 신호 및 제3 정렬 신호를 공급받을 수 있다. 제1 정렬 신호와 제2 정렬 신호는 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에 전계가 형성되어 상기 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에 발광 소자들(LD)(일 예로, 제1 발광 소자들(LD1))이 정렬될 수 있다. 제1 정렬 신호와 제3 정렬 신호는 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 정렬 전극(ALE1)과 제3 정렬 전극(ALE3)의 사이에 전계가 형성되어 상기 제1 정렬 전극(ALE1)과 제3 정렬 전극(ALE3)의 사이에 발광 소자들(LD)(일 예로, 제2 발광 소자들(LD2))이 정렬될 수 있다. 제3 정렬 신호는, 제2 정렬 신호와 동일 또는 상이한 신호일 수도 있다.
정렬 전극들(ALE)은 각 화소(PXL)의 발광 영역(EA)에 배치될 수 있다. 일 실시예에서, 정렬 전극들(ALE)은 발광 영역(EA) 주변의 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장될 수 있다. 분리 영역(SPA)은, 발광 소자들(LD)의 정렬이 완료된 이후, 각각의 정렬 배선(일 예로, 제1 정렬 배선, 제2 정렬 배선, 또는 제3 정렬 배선)이, 화소들(PXL)의 정렬 전극들(ALE)(일 예로, 화소들(PXL)의 제1 정렬 전극들(ALE1), 제2 정렬 전극들(ALE2) 또는 제3 정렬 전극(ALE3))로 분리되는 영역일 수 있고, 각 발광 영역(EA)의 적어도 일 측에 배치될 수 있다.
예를 들어, 각각의 화소(PXL)는 발광 영역(EA)의 주변에 배치된 적어도 하나의 분리 영역(SPA)(일 예로, 각 발광 영역(EA)의 상측 및 하측에 배치된 두 개의 분리 영역들(SPA))을 포함할 수 있다. 또한, 각각의 분리 영역(SPA)에는 발광부(EMU)를 구성하는 적어도 하나의 전극의 단부(일 예로, 정렬 전극들(ALE)의 단부들)가 배치될 수 있다.
일 실시예에서, 각각의 정렬 전극(ALE)은 화소(PXL)별로 분리된 패턴을 가질 수 있다. 예를 들어, 화소들(PXL) 각각의 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은 각각이 개별적으로 분리된 패턴을 가질 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)의 제2 화소 전극들(ELT2)이 제2 전원선(PL2)에 공통으로 연결되는 구조에서, 상기 제2 화소 전극들(ELT2)에 연결되는 정렬 전극들(ALE)(일 예로, 화소들(PXL)의 제3 정렬 전극들(ALE3))은, 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 인접한 화소들(PXL)의 사이에서 끊기지 않고 서로 일체로 형성되어 있을 수도 있다.
일 실시예에서, 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 회로층(일 예로, 도 16 내지 도 18의 회로층(PCL))에 위치한 화소 회로(PXC)(일 예로, 해당 화소(PXL)의 화소 회로(PXC)) 및/또는 제1 전원선(PL1)에 연결될 수 있다. 이 경우, 회로층에 위치한 적어도 하나의 배선(일 예로, 제1 전원선(PL1))을 통해 제1 정렬 전극(ALE1)(또는, 제1 정렬 배선)으로 제1 정렬 신호를 공급할 수 있다.
제1 컨택부(CNT1)는 적어도 하나의 컨택홀 및/또는 비아홀을 포함할 수 있다. 일 실시예에서, 제1 컨택부(CNT1)는 각각의 발광 영역(EA)의 주변에 위치한 비발광 영역(NEA)에 위치할 수 있으나, 제1 컨택부(CNT1)의 위치는 변경될 수 있다. 예를 들어, 제1 컨택부(CNT1)는 각각의 발광 영역(EA) 또는 분리 영역(SPA)에 배치될 수도 있다.
일 실시예에서, 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통해 회로층에 위치한 제2 전원선(PL2)에 연결될 수 있다. 이 경우, 제2 전원선(PL2)을 통해 제2 정렬 전극(ALE2)(또는, 제2 정렬 배선)으로 제2 정렬 신호를 공급할 수 있다.
유사하게, 제3 정렬 전극(ALE3)은 제3 컨택부(CNT3)를 통해 회로층에 위치한 제2 전원선(PL2)에 연결될 수 있다. 이 경우, 제2 전원선(PL2)을 통해 제3 정렬 전극(ALE3)(또는, 제3 정렬 배선)으로도 제2 정렬 신호를 공급할 수 있다.
제2 컨택부(CNT2) 및 제3 컨택부(CNT3)는 각각 적어도 하나의 컨택홀 및/또는 비아홀을 포함할 수 있다. 일 실시예에서, 제2 컨택부(CNT2) 및 제3 컨택부(CNT3)는 각각의 발광 영역(EA)의 주변에 위치한 비발광 영역(NEA)에 위치할 수 있으나, 제2 컨택부(CNT2) 및 제3 컨택부(CNT3)의 위치는 변경될 수 있다. 예를 들어, 제2 컨택부(CNT2) 및 제3 컨택부(CNT3)는 각각의 발광 영역(EA) 또는 분리 영역(SPA)에 배치될 수도 있다.
제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에는 적어도 하나의 제1 발광 소자(LD1)가 배열될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에는 복수의 제1 발광 소자들(LD1)이 배열될 수 있다.
각각의 제1 발광 소자(LD1)는 제1 정렬 전극(ALE1) 및/또는 제2 정렬 전극(ALE2)과 중첩되거나 중첩되지 않을 수 있다. 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 정렬 전극(ALE1)에 인접하도록 배치될 수 있고, 상기 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 정렬 전극(ALE2)에 인접하도록 배치될 수 있다.
제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)을 통해 제1 정렬 전극(ALE1)에 연결될 수 있고, 상기 제1 정렬 전극(ALE1)을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다.
제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3) 및/또는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다. 또한, 상기 제1 발광 소자(LD1)의 제2 단부(EP2)는, 상기 제3 화소 전극(ELT3), 적어도 하나의 제2 발광 소자(LD2), 제2 화소 전극(ELT2) 및 제3 정렬 전극(ALE3)을 차례로 경유하여 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
제1 정렬 전극(ALE1)과 제3 정렬 전극(ALE3)의 사이에는 적어도 하나의 제2 발광 소자(LD2)가 배열될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)과 제3 정렬 전극(ALE3)의 사이에는 복수의 제2 발광 소자들(LD2)이 배열될 수 있다.
각각의 제2 발광 소자(LD2)는 제1 정렬 전극(ALE1) 및/또는 제3 정렬 전극(ALE3)과 중첩되거나 중첩되지 않을 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1)는 제1 정렬 전극(ALE1)에 인접하도록 배치될 수 있고, 상기 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 정렬 전극(ALE3)에 인접하도록 배치될 수 있다.
제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다. 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 일 실시예에서, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 화소 전극(ELT2)을 통해 제3 정렬 전극(ALE3)에 연결될 수 있고, 상기 제3 정렬 전극(ALE3)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의(일 예로, 나노미터 내지 마이크로미터 범위의 작은 크기를 가지는) 무기 발광 소자일 수 있다. 일 예로, 각각의 발광 소자(LD)는 질화물계 반도체를 성장시켜 도 1 및 도 2의 실시예에서와 같이 봉(rod) 형상으로 제조된 초소형의 무기 발광 소자일 수 있다. 다만, 각각의 발광부(EMU)를 구성하는 발광 소자들(LD)의 종류, 크기, 형상, 구조 및/또는 개수 등은 변경될 수 있다.
발광 소자들(LD)은 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등에 의해 각각의 발광 영역(EA)에 공급될 수 있다. 발광 소자들(LD)의 공급과 동시에 또는 그 이후에 화소들(PXL)의 정렬 전극들(ALE)(또는, 정렬 배선들)에 정렬 신호들을 인가하면, 상기 정렬 전극들(ALE)의 사이에 전기장이 형성되어 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
제1 화소 전극(ELT1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 배치될 수 있고, 상기 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 일 예로, 제1 화소 전극(ELT1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1)과 접촉되도록 상기 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 직접적으로 배치될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은, 제1 정렬 전극(ALE1)과 중첩될 수 있고, 제4 컨택부(CNT4)를 통해 상기 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 또한, 제1 화소 전극(ELT1)은 상기 제1 정렬 전극(ALE1)을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)을 통하지 않고, 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수도 있다.
제3 화소 전극(ELT3)은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치될 수 있고, 상기 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 일 예로, 제3 화소 전극(ELT3)은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 접촉되도록 상기 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 직접적으로 배치될 수 있다. 일 실시예에서, 제3 화소 전극(ELT3)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일 부분과 중첩될 수 있으나, 이에 한정되지는 않는다.
제2 화소 전극(ELT2)은 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치될 수 있고, 상기 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 일 예로, 제2 화소 전극(ELT2)은 제2 발광 소자들(LD2)의 제2 단부들(EP2)과 접촉되도록 상기 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 직접적으로 배치될 수 있다.
일 실시예에서, 제2 화소 전극(ELT2)은, 제3 정렬 전극(ALE3)과 중첩될 수 있고, 제5 컨택부(CNT5)를 통해 상기 제3 정렬 전극(ALE3)에 전기적으로 연결될 수 있다. 또한, 제2 화소 전극(ELT2)은 상기 제3 정렬 전극(ALE3)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 화소 전극(ELT2)은 제3 정렬 전극(ALE3)을 통하지 않고, 제2 전원선(PL2)에 전기적으로 연결될 수도 있다.
화소 전극들(ELT)(일 예로, 제1 화소 전극(ELT1), 제2 화소 전극(ELT2) 및 제3 화소 전극(ELT3))은 각각의 발광 영역(EA)에 형성될 수 있다. 일 실시예에서, 적어도 하나의 화소 전극(ELT)은 각각의 발광 영역(EA)으로부터 비발광 영역(NEA) 및/또는 분리 영역(SPA)으로 연장될 수 있다. 예를 들어, 제1 및 제2 화소 전극들(ELT1, ELT2)은 각각의 발광 영역(EA)으로부터 비발광 영역(NEA) 및 분리 영역(SPA)으로 연장될 수 있고, 상기 분리 영역(SPA)에서 각각 제1 및 제3 정렬 전극들(ALE1, ALE3)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은 각각의 발광 영역(EA)에만 형성되거나, 일 부분이 비발광 영역(NEA)에 위치할 수 있다. 화소 전극들(ELT)의 위치, 크기, 형상, 상호 배치 구조, 및/또는 제4 및 제5 컨택부들(CNT4, CNT5)의 위치 등은 실시예에 따라 다양하게 변경될 수 있다.
뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함)은, 정렬 전극들(ALE)의 일 부분과 중첩되도록 상기 정렬 전극들(ALE)의 하부에 배치될 수 있다. 예를 들어, 뱅크 패턴들(BNP)은, 각각 제1 정렬 전극(ALE1), 제2 정렬 전극(ALE2) 및 제3 정렬 전극(ALE3)과 부분적으로 중첩되는 제1 뱅크 패턴(BNP1), 제2 뱅크 패턴(BNP2) 및 제3 뱅크 패턴(BNP3)을 포함할 수 있다. 일 실시예에서, 적어도 하나의 뱅크 패턴(BNP)은 발광 영역(EA) 주변의 비발광 영역(NEA)으로 연장될 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 이웃한 적어도 두 개의 화소들(PXL)은 적어도 하나의 뱅크 패턴(BNP)을 공유할 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)은 제1 방향(DR1)에서 이웃한 화소(PXL)(일 예로, 우측에 인접한 화소)의 제3 뱅크 패턴(BNP3)과 일체로 형성될 수 있다. 유사하게, 제3 뱅크 패턴(BNP3)은 제1 방향(DR1)에서 이웃한 다른 화소(일 예로, 좌측에 인접한 화소)의 제2 뱅크 패턴(BNP2)과 일체로 형성될 수 있다. 뱅크 패턴들(BNP)의 위치, 구조, 개수 및/또는 형상 등은 실시예에 따라 다양하게 변경될 수 있다.
각각의 발광 영역(EA) 및/또는 각각의 분리 영역(SPA)의 주변에는 비발광 영역(NEA)이 배치될 수 있다. 비발광 영역(NEA)에는 제1 뱅크(BNK1)가 배치될 수 있다.
제1 뱅크(BNK1)는 각각의 발광 영역(EA)에 대응하는 제1 개구부(OPA1)를 포함하며, 상기 발광 영역(EA)을 둘러쌀 수 있다. 또한, 제1 뱅크(BNK1)는 분리 영역들(SPA)에 대응하는 제2 개구부들(OPA2)을 포함하며, 분리 영역들(SPA)을 둘러쌀 수 있다. 예를 들어, 제1 뱅크(BNK1)는 각각의 발광 영역(EA) 및 각각의 분리 영역(SPA)에 대응하는 복수의 개구부들(OPA)을 포함할 수 있다.
제1 뱅크(BNK1)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 예를 들어, 제1 뱅크(BNK1)는, 적어도 하나의 블랙 매트릭스 물질, 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 이에 따라, 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다.
제1 뱅크(BNK1)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정할 수 있다. 예를 들어, 제1 뱅크(BNK1)에 의해 화소들(PXL)의 발광 영역들(EA)이 분리되어 구획됨으로써, 각각의 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 혼합액을 공급할 수 있다.
일 실시예에서, 제1 뱅크(BNK1)는 소수성의 표면을 포함할 수 있다. 예를 들어, 소수성 재료를 이용하여 제1 뱅크(BNK1) 자체를 소수성 패턴으로 형성하거나, 제1 뱅크(BNK1) 상에 소수성 재료로 이루어진 소수성 피막을 형성함으로써, 제1 뱅크(BNK1)가 소수성의 표면을 가지도록 형성할 수 있다. 일 예로, 폴리아크릴레이트(Polyacrylate) 등과 같이 접촉각이 큰 소수성의 유기 절연 물질을 이용하여 제1 뱅크(BNK1)를 형성할 수 있고, 이에 따라 제1 뱅크(BNK1)가 소수성의 패턴으로 형성될 수 있다. 이에 따라, 발광 소자 혼합액이 발광 영역(EA)의 내부로 안정적으로 흘러 들어갈 수 있다.
도 16 내지 도 18은 각각 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 단면도들이다. 예를 들어, 도 16 및 도 17은 도 10의 Ⅱ~Ⅱ'선에 대응하는 표시 장치(DD)의 단면에 대한 실시예들을 나타내는 것으로서, 비표시 영역(NA)의 일 부분에 배치되는 유기 절연막(OL)과 관련하여 서로 다른 실시예들을 나타낸다. 도 18은 도 10의 Ⅲ~Ⅲ'선에 대응하는 표시 장치(DD)의 단면에 대한 일 실시예를 나타내는 것으로서, 일 예로, 유기막-프리 영역(OFA)의 단면에 대한 일 실시예를 나타낸다.
도 1 내지 도 18을 참조하면, 표시 장치(DD)는, 기판(SUB), 회로층(PCL), 및 표시층(DPL)을 포함할 수 있다. 회로층(PCL) 및 표시층(DPL)은 기판(SUB) 상에 서로 중첩되도록 제공될 수 있다. 일 예로, 회로층(PCL) 및 표시층(DPL)은 기판(SUB)의 일면 상에 순차적으로 배치될 수 있다.
또한, 표시 장치(DD)는, 표시층(DPL) 상에 배치된 컬러 필터층(CFL) 및/또는 봉지층(ENC)(또는, 보호층)을 더 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL) 및/또는 봉지층(ENC)은, 회로층(PCL) 및 표시층(DPL)이 형성된 기판(SUB)의 일면 상에 직접적으로 형성될 수 있으나, 이에 한정되지는 않는다.
기판(SUB)은 단단하거나 유연한 재질의 기판(또는, 필름)일 수 있고, 그 재료나 구조가 특별히 한정되지는 않는다. 예를 들어, 기판(SUB)은 투명 또는 불투명한 적어도 하나의 절연 물질을 포함하며, 단일 층 또는 다중 층의 구조를 가질 수 있다.
회로층(PCL)은 기판(SUB)의 일면 상에 제공될 수 있다. 회로층(PCL)은, 각 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다. 예를 들어, 회로층(PCL)의 각 화소 영역에는 복수의 회로 소자들(일 예로, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(M) 및 커패시터(Cst))이 형성될 수 있다.
도 16 내지 도 18에서는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 각각의 화소 회로(PXC)에 구비된 어느 하나의 트랜지스터(M)(일 예로, 하부 금속층(BML)을 포함한 제1 트랜지스터(M1))를 예시적으로 도시하기로 한다.
또한, 회로층(PCL)은, 화소들(PXL)에 연결되는 각종 신호선들 및 전원선들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 화소들(PXL)에 연결된 주사선들(SL), 데이터선들(DL), 센싱선들(SENL), 및 제1 및 제2 전원선들(PL1, PL2)을 포함할 수 있다. 도 16 내지 도 18에서는 회로층(PCL)에 배치될 수 있는 배선들의 일 예로서, 하부 금속층(BML)과 동일한 층(일 예로, 제1 도전층)에 위치된 배선들(LI)를 예시적으로 도시하기로 한다. 각각의 배선(LI)은, 화소들(PXL)에 연결되는 신호선들 및 전원선들 중 어느 하나일 수 있다. 일 실시예에서, 회로층(PCL)의 다른 층에도 적어도 하나의 신호선 및/또는 전원선이 배치될 수 있다.
추가적으로, 회로층(PCL)은 복수의 절연막들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 배치된 버퍼막(BFL), 게이트 절연막(GI), 층간 절연막(ILD), 및/또는 패시베이션막(PSV)을 포함할 수 있다. 일 실시예에서, 버퍼막(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 각각은 적어도 하나의 무기 절연막(IL)을 포함할 수 있고, 패시베이션막(PSV)은 적어도 하나의 유기 절연막(OL)을 포함할 수 있다.
회로층(PCL)은 기판(SUB) 상에 배치되며, 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함한 제1 도전층을 포함할 수 있다. 일 예로, 제1 도전층은, 기판(SUB)과 버퍼막(BFL)의 사이에 배치되며, 각각의 화소 회로(PXC)에 구비되는 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함할 수 있다. 제1 트랜지스터(M1)의 하부 금속층(BML)은, 상기 제1 트랜지스터(M1)의 게이트 전극(GE) 및 반도체 패턴(SCP)과 중첩될 수 있다.
또한, 제1 도전층은 적어도 하나의 배선(LI)을 더 포함할 수 있다. 예를 들어, 제1 도전층은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제1 도전층은, 센싱선들(SENL), 데이터선들(DL), 제1 전원선(PL1)(또는, 제2 방향 제1 서브 전원선) 및/또는 제2 전원선(PL2)(또는, 제2 방향 제2 서브 전원선)을 포함할 수 있다.
제1 도전층을 포함한 기판(SUB)의 일면 상에는 버퍼막(BFL)이 배치될 수 있다. 버퍼막(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼막(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP)을 포함할 수 있다. 반도체 패턴(SCP)은 해당 트랜지스터(M)의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다. 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다.
반도체층 상에는 게이트 절연막(GI)이 배치될 수 있다. 그리고, 게이트 절연막(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 또한, 제2 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 일 전극 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선이 다중 층으로 구성될 경우, 제2 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제2 도전층 상에는 층간 절연막(ILD)이 배치될 수 있다. 그리고, 층간 절연막(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 소스 전극(SE)은 적어도 하나의 컨택홀(CH)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 일 영역(일 예로, 소스 영역)에 연결되고, 드레인 전극(DE)은 적어도 하나의 다른 컨택홀(CH)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 다른 일 영역(일 예로, 드레인 영역)에 연결될 수 있다. 또한, 제3 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 다른 일 전극, 소정의 배선들, 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 예를 들어, 제3 도전층은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제3 도전층은, 화소들(PXL)에 연결되는 주사선들(SL), 제어선들(SSL), 제1 전원선(PL1)(또는, 제1 방향 제1 서브 전원선) 및/또는 제2 전원선(PL2)(또는, 제1 방향 제2 서브 전원선)을 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선이 다중 층으로 구성될 경우, 제3 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 이외에도 다양한 종류의 도전 물질을 포함할 수 있다.
제3 도전층 상에는 패시베이션막(PSV) ("제1 유기 절연막"이라고도 함)이 배치될 수 있다. 버퍼막(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 및 패시베이션막(PSV) 각각은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 버퍼막(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 패시베이션막(PSV)은 적어도 하나의 유기 절연 물질을 포함한 적어도 한 층의 유기 절연막(OL)을 포함할 수 있다. 일 실시예에서, 패시베이션막(PSV)은 적어도 표시 영역(DA)에 전면적으로 배치될 수 있고, 회로층(PCL)의 표면을 평탄화할 수 있다.
패시베이션막(PSV) 상에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 각 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 발광 영역(EA)에 배치된 정렬 전극들(ALE), 적어도 하나의 발광 소자(LD), 및 화소 전극들(ELT)을 포함할 수 있다. 일 실시예에서, 각각의 발광부(EMU)는 도 13 내지 도 15의 실시예들에서와 같이 복수의 발광 소자들(LD)을 포함할 수 있다.
또한, 표시층(DPL)은, 회로층(PCL)이 형성된 기판(SUB)의 일면 상에 순차적으로 배치된, 절연 패턴들 및/또는 절연막들을 더 포함할 수 있다. 예를 들어, 표시층(DPL)은, 뱅크 패턴들(BNP), 제1 절연막(INS1), 제1 뱅크(BNK1), 제2 절연막(INS2)("앵커 패턴" 또는 "절연 패턴"이라고도 함), 제3 절연막(INS3), 제2 뱅크(BNK2) 및/또는 제4 절연막(INS4)을 포함할 수 있다. 또한, 표시층(DPL)은, 광 변환층(CCL)을 선택적으로 더 포함할 수 있다.
도 16 내지 도 18에서는 표시층(DPL)에 배치될 수 있는 발광부(EMU)의 일 예로서, 도 15의 실시예에 따른 발광부(EMU)의 제1 방향(DR1)을 따른 단면을 도시하기로 한다.
뱅크 패턴들(BNP)은 패시베이션막(PSV) 상에 제공 및/또는 형성될 수 있다. 뱅크 패턴들(BNP)은 정렬 전극들(ALE) 각각의 일 부분과 중첩되도록 정렬 전극들(ALE)의 하부에 배치될 수 있다.
뱅크 패턴들(BNP)에 의해 정렬 전극들(ALE)이 발광 소자들(LD)의 주변에서 상부 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 뱅크 패턴들(BNP)과 그 상부의 정렬 전극들(ALE)은, 발광 소자들(LD)의 주변에서 반사성의 돌출 패턴을 형성할 수 있다. 이에 따라, 화소(PXL)의 광 효율을 향상시킬 수 있다.
뱅크 패턴들(BNP)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 또한, 뱅크 패턴들(BNP)은 단일 층 또는 다중 층으로 이루어질 수 있다. 뱅크 패턴들(BNP) 상에는, 정렬 전극들(ALE)이 배치될 수 있다.
정렬 전극들(ALE)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 각각의 정렬 전극(ALE)은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 정렬 전극들(ALE)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 다른 도전 물질을 포함할 수도 있다. 즉, 정렬 전극들(ALE)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있다. 또한, 제 정렬 전극들(ALE)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
각각의 정렬 전극(ALE)은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 각각의 정렬 전극(ALE)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있고, 단일 층 또는 다중 층의 전극으로 구성될 수 있다.
정렬 전극들(ALE) 상에는 제1 절연막(INS1)이 배치될 수 있다. 일 실시예에서, 제1 절연막(INS1)은 정렬 전극들(ALE) 중 적어도 하나를 어느 하나의 화소 전극(ELT)에 연결하기 위한 컨택홀을 포함할 수 있다. 예를 들어, 제1 절연막(INS1)은 도 15의 제1 내지 제3 컨택부들(CNT1 내지 CNT3)을 구성하기 위한 복수의 컨택홀들을 포함할 수 있다.
제1 절연막(INS1)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연막(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연막(INS1)은 표시 영역(DA)에만 배치될 수 있으나, 이에 한정되지는 않는다.
정렬 전극들(ALE)이 제1 절연막(INS1)에 의해 커버됨에 따라, 후속 공정에서 정렬 전극들(ALE)이 손상되는 것을 방지할 수 있다. 또한, 정렬 전극들(ALE)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
정렬 전극들(ALE) 및 제1 절연막(INS1)이 형성된 표시 영역(DA)에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 각 화소(PXL)의 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 형성될 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EA)에는 발광 소자들(LD)이 공급될 수 있다. 발광 소자들(LD)은 정렬 전극들(ALE)(또는, 각 화소(PXL)의 정렬 전극들(ALE)로 분리되기 이전의 정렬 배선들)에 인가되는 정렬 신호들에 의해 정렬 전극들(ALE)의 사이에 정렬될 수 있다. 예를 들어, 화소(PXL)가 중앙에 위치한 제1 정렬 전극(ALE1)과, 상기 제1 정렬 전극(ALE1)의 양측에 위치한 제2 및 제3 정렬 전극들(ALE2, ALE3)을 포함한다고 할 때, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에 적어도 하나의 제1 발광 소자(LD1)가 정렬될 수 있고, 제1 정렬 전극(ALE1)과 제3 정렬 전극(ALE3)의 사이에 적어도 하나의 제2 발광 소자(LD2)가 정렬될 수 있다.
발광 소자들(LD)의 일 부분 상에는, 제2 절연막(INS2)이 배치될 수 있다. 예를 들어, 제2 절연막(INS2)은, 해당 화소(PXL)의 발광 영역(EA)에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에 국부적으로 배치될 수 있다. 발광 소자들(LD)의 상부에 제2 절연막(INS2)을 형성하게 되면, 발광 소자들(LD)을 안정적으로 고정할 수 있다.
제2 절연막(INS2)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연막(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유기 및/또는 무기 절연 물질을 포함할 수 있다.
제2 절연막(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에는, 서로 다른 화소 전극들(ELT)이 배치 및/또는 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 화소 전극(ELT1)이 배치될 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에는 제3 화소 전극(ELT3)의 일 부분이 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 제3 화소 전극(ELT3)의 다른 일 부분이 배치될 수 있고, 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제2 화소 전극(ELT2)이 배치될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 적어도 하나의 컨택부(일 예로, 도 15의 제4 컨택부(CNT4))를 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 유사하게, 제2 화소 전극(ELT2)은 적어도 하나의 컨택부(일 예로, 도 15의 제5 컨택부(CNT5))를 통해 제3 정렬 전극(ALE3)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은, 제1 발광 소자(LD1)를 통해 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있고, 제2 발광 소자(LD2)를 통해 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 각 화소(PXL)의 제1 정렬 전극(ALE1)은 적어도 하나의 컨택부(일 예로, 도 15의 제1 컨택부(CNT1))를 통해 해당 화소(PXL)의 제1 트랜지스터(M1)에 전기적으로 연결될 수 있다. 유사하게, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 각각 적어도 하나의 컨택부(일 예로, 도 15의 제2 컨택부(CNT2) 및 제3 컨택부(CNT3))를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)의 일 부분과 중첩되도록 상기 제1 정렬 전극(ALE1)의 상부에 배치되고, 제2 화소 전극(ELT2)은 제3 정렬 전극(ALE3)의 일 부분과 중첩되도록 상기 제3 정렬 전극(ALE3)의 상부에 배치될 수 있다. 제3 화소 전극(ELT3)은 제1 정렬 전극(ALE1)의 다른 일 부분 및 제2 정렬 전극(ALE2)과 중첩되도록 상기 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부(EP1)에 전기적으로 연결될 수 있고, 제2 화소 전극(ELT2)은 제2 발광 소자(LD2)의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)에 전기적으로 연결될 수 있다.
제1 화소 전극(ELT1), 제2 화소 전극(ELT2), 및/또는 제3 화소 전극(ELT3)은 서로 동일 또는 상이한 층에 형성될 수 있다. 일 실시예에서, 제1 및 제2 화소 전극들(ELT1, ELT2)은 서로 동일한 층에 형성될 수 있고, 제3 화소 전극(ELT3)은 제1 및 제2 화소 전극들(ELT1, ELT2)과 상이한 층에 형성될 수 있다. 예를 들어, 제1 및 제2 화소 전극들(ELT1, ELT2)과 제3 화소 전극(ELT3)은 제3 절연막(INS3)을 사이에 개재하고 서로 다른 층에 배치될 수 있다. 다른 실시예에서는 제1 내지 제3 전극들(ELT1 내지 ELT3)이 모두 동일한 층에 형성될 수 있다. 이 경우, 화소(PXL)는 제3 절연막(INS3)을 포함하지 않을 수 있다. 화소 전극들(ELT)의 상호 위치, 및/또는 형성 순서 등은 실시예에 따라 다양하게 변경될 수 있다.
한편, 도 13의 실시예 등에서와 같이 각각의 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함할 경우, 상기 화소(PXL)는 제3 화소 전극(ELT3)을 포함하지 않을 수 있다. 이 경우, 제1 화소 전극(ELT1)은 발광 소자들(LD)의 제1 단부들(EP1) 상에 배치되고, 제2 화소 전극(ELT2)은 발광 소자들(LD)의 제2 단부들(EP2) 상에 배치될 수 있다.
화소 전극들(ELT)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 화소 전극들(ELT)은, 발광 소자들(LD)로부터 방출된 빛이 투과할 수 있도록 투명한 도전성 물질을 포함할 수 있다.
일 실시예에서, 표시 장치(DD)는 각 화소(PXL)의 발광부(EMU) 상에 제공된 광 변환층(CCL)을 포함할 수 있다. 예를 들어, 각 화소(PXL)의 발광 소자들(LD)의 상부에 위치하도록 각각의 발광 영역(EA)에 광 변환층(CCL)이 제공될 수 있다.
또한, 표시 장치(DD)는 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치된 제2 뱅크(BNK2)를 더 포함할 수 있다. 제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 통합될 수도 있다.
제2 뱅크(BNK2)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다.
광 변환층(CCL)은, 발광 소자들(LD)로부터 방출된 빛의 파장 및/또는 색을 변환하기 위한 파장 변환 입자들(또는, 색 변환 입자들), 및 발광 소자들(LD)로부터 방출된 빛을 산란시켜 화소(PXL)의 출광 효율을 높이기 위한 광 산란 입자들(SCT) 중 적어도 하나를 포함할 수 있다. 일 예로, 각각의 발광부(EMU) 상에는 각각의 광 변환층(CCL)이 제공될 수 있고, 상기 광 변환층(CCL)은, 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷)을 포함한 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함할 수 있다.
예를 들어, 어느 하나의 화소(PXL)가 적색(또는, 녹색)의 화소로 설정되고, 상기 화소(PXL)의 발광부(EMU)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 화소(PXL)의 발광부(EMU) 상에는, 청색의 빛을 적색(또는, 녹색)의 빛으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 배치될 수 있다. 또한, 상기 광 변환층(CCL)은 광 산란 입자들(SCT)을 더 포함할 수 있다.
화소들(PXL)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 포함한 기판(SUB)의 일면 상에는 제4 절연막(INS4)("제2 유기 절연막"이라고도 함)이 형성될 수 있다.
일 실시예에서, 제4 절연막(INS4)은 적어도 한 층의 유기 절연막(OL)을 포함할 수 있다. 제4 절연막(INS4)은 적어도 표시 영역(DA)에 전면적으로 배치될 수 있고, 표시층(DPL)의 표면을 실질적으로 평탄화할 수 있다. 또한, 제4 절연막(INS4)은 화소들(PXL)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 보호할 수 있다.
제4 절연막(INS4) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 화소들(PXL)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 색 화소(PXL1)의 발광 영역(EA)에 배치된 제1 컬러 필터(CF1), 제2 색 화소(PXL2)의 발광 영역(EA)에 배치된 제2 컬러 필터(CF2), 및 제3 색 화소(PXL3)의 발광 영역(EA)에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다. 각각의 컬러 필터(CF)는, 해당 화소(PXL)의 발광부(EMU)와 중첩되도록 제4 절연막(INS4) 상에 제공될 수 있다.
일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩되도록 배치될 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 각 화소(PXL)의 발광 영역(EA) 상부에 서로 분리되어 형성되고, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 별도의 차광 패턴 등이 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제5 절연막(INS5)("제3 유기 절연막"이라고도 함)을 포함할 수 있다. 일 실시예에서, 제5 절연막(INS5)은, 적어도 하나의 유기 절연 물질을 포함한 적어도 한 층의 유기 절연막(OL)을 포함할 수 있고, 단일 층 또는 다중 층으로 구성될 수 있다. 제5 절연막(INS5)은, 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록 적어도 표시 영역(DA)에 전면적으로 형성될 수 있고, 표시 장치(DD)의 표면을 평탄화할 수 있다.
일 실시예에서, 표시 영역(DA)에 배치된 적어도 하나의 무기 절연막(IL)(일 예로, 회로층(PCL)에 제공된 복수의 무기 절연막들(IL))은 비표시 영역(NA)에도 배치될 수 있다. 예를 들어, 버퍼막(BFL), 게이트 절연막(GI) 및/또는 층간 절연막(ILD)은, 표시 영역(DA) 및 비표시 영역(NA)을 포함한 기판(SUB)의 일면 상에 전면적으로 형성될 수 있다.
일 실시예에서, 표시 영역(DA)에 배치된 적어도 하나의 유기 절연막(OL)(일 예로, 회로층(PCL)에 제공된 패시베이션막(PSV), 및/또는 표시층(DPL)에 제공된 제4 및/또는 제5 절연막들(INS4, INS5))은, 유기막-프리 영역(OFA)을 제외한 나머지 영역에 배치되도록 기판(SUB)의 일 부분 상에만 제공될 수 있다. 예를 들어, 도 9의 실시예에서와 같이, 비표시 영역(NA) 전체가 유기막-프리 영역(OFA)으로 설정될 경우, 패시베이션막(PSV), 제4 절연막(INS4) 및 제5 절연막(INS5)은 표시 영역(DA)에만 배치되고, 비표시 영역(NA)에는 배치되지 않을 수 있다. 또는, 도 10 내지 도 12의 실시예들에서와 같이 비표시 영역(NA)의 일 부분만이 유기막-프리 영역(OFA)으로 설정될 경우, 패시베이션막(PSV), 제4 절연막(INS4) 및 제5 절연막(INS5) 중 적어도 하나는, 유기막-프리 영역(OFA)을 제외한 비표시 영역(NA)의 일 부분 상에 배치될 수 있다.
일 실시예에서, 패시베이션막(PSV)은, 도 16의 실시예에서와 같이 제4 및 제5 절연막들(INS4, INS5)과 함께 비표시 영역(NA)의 일 부분에 배치될 수 있다. 다른 실시예에서, 패시베이션막(PSV)은, 도 17의 실시예에서와 같이 표시 영역(DA)에만 제공될 수 있고, 비표시 영역(NA)의 일 부분에는 제4 및/또는 제5 절연막들(INS4, INS5)만이 배치될 수 있다.
비표시 영역(NA)의 일 부분만이 유기막-프리 영역(OFA)으로 설정되는 실시예에서, 상기 유기막-프리 영역(OFA)을 제외한 비표시 영역(NA)의 나머지 부분에 제공되는 유기 절연막(OL)의 종류 및/또는 개수 등은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 표시 영역(DA)에 제공되는 유기 절연막들(OL) 중 적어도 하나가 비표시 영역(NA)의 일 부분에 선택적으로 배치될 수 있다. 일 실시예에서, 적어도 하나의 유기 절연막(OL)은, 표시 영역(DA)과 비표시 영역(NA)에서 상이한 두께를 가질 수 있다. 예를 들어, 제4 절연막(INS4) 및/또는 제5 절연막(INS5)은, 표시 영역(DA)에 비해 비표시 영역(NA)에서 보다 두껍게 형성될 수 있다. 이에 따라, 표시 장치(DD)의 평탄도를 개선할 수 있다.
비표시 영역(NA)의 유기막-프리 영역(OFA)에는 유기 절연막(OL)이 제공 및/또는 배치되지 않을 수 있다. 예를 들어, 도 18의 실시예에서와 같이 유기막-프리 영역(OFA)에 대응하는 비표시 영역(NA)의 일 부분에는 적어도 하나의 무기 절연막(IL)만이 배치될 수 있다. 유기막-프리 영역(OFA)에 제공되는 무기 절연막(IL)의 종류 및/또는 개수 등은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 표시 영역(DA)에 제공되는 무기 절연막들(IL) 중 적어도 하나(일 예로, 버퍼막(BFL), 게이트 절연막(GI) 및 층간 절연막(ILD))는 유기막-프리 영역(OFA)에 배치될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ALE: 정렬 전극 BFL: 버퍼막
CCL: 광 변환층 CF: 컬러 필터
CFL: 컬러 필터층 CNA: 코너 영역
DA: 표시 영역 DD: 표시 장치
DP: 표시 패널 EA: 발광 영역
EDA: 에지 영역 ELT: 화소 전극
EMU: 발광부 GI: 게이트 절연막
IL: 무기 절연막 ILD: 층간 절연막
INS1: 제1 절연막 INS2: 제2 절연막
INS3: 제3 절연막 INS4: 제4 절연막
INS5: 제5 절연막 LD: 발광 소자
NA: 비표시 영역 NEA: 비발광 영역
OFA: 유기막-프리 영역 OL: 유기 절연막
PA: 패드 영역 PSV: 패시베이션막
PXC: 화소 회로 PXL: 화소
SUB: 기판

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 기판 상에 제공되며, 상기 표시 영역 및 상기 비표시 영역에 배치된 무기 절연막;
    상기 무기 절연막과 중첩되도록 상기 기판 상에 제공되며, 상기 표시 영역에 배치된 화소들; 및
    상기 무기 절연막 및 상기 화소들과 중첩되도록 상기 기판 상에 제공되며, 적어도 상기 표시 영역에 배치된 유기 절연막을 포함하고,
    상기 비표시 영역은, 상기 기판의 코너 영역 및 최외곽 에지 영역 중 적어도 하나의 영역을 포함한 유기막-프리 영역을 포함하며,
    상기 유기 절연막은, 상기 유기막-프리 영역을 제외한 나머지 영역에 배치되도록 상기 기판의 일 부분 상에만 제공되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 유기막-프리 영역은 상기 비표시 영역 전체로 설정되고,
    상기 유기 절연막은 상기 표시 영역에만 배치되는, 표시 장치.
  3. 제1 항에 있어서,
    상기 기판은, 상기 비표시 영역의 서로 다른 부분들에 위치하는 에지 영역들, 및 상기 에지 영역들이 만나는 코너 영역들을 포함하고,
    상기 유기막-프리 영역은 상기 코너 영역들을 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 에지 영역들은, 패드 영역을 포함한 제1 에지 영역을 포함하고,
    상기 유기막-프리 영역은 상기 제1 에지 영역을 더 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 유기 절연막은, 상기 제1 에지 영역을 제외한 나머지 에지 영역들의 일 부분에 더 배치되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 유기 절연막은, 상기 나머지 에지 영역들 각각에서 상기 코너 영역들에 대응하는 양 단부들을 제외한 중앙 영역에 배치되는, 표시 장치.
  7. 제6 항에 있어서,
    상기 유기 절연막은, 상기 나머지 에지 영역들 각각의 중앙 영역에서 상기 나머지 에지 영역들 각각의 전체 폭에 대응하는 폭을 가지는, 표시 장치.
  8. 제6 항에 있어서,
    상기 유기 절연막은, 상기 나머지 에지 영역들 각각의 중앙 영역에서 상기 나머지 에지 영역들 각각의 폭보다 작은 폭을 가지는, 표시 장치.
  9. 제6 항에 있어서,
    상기 비표시 영역은,
    상기 표시 영역에 바로 인접하며, 상기 표시 영역을 둘러싸는 제1 비표시 영역; 및
    상기 제1 비표시 영역에 바로 인접하며, 상기 제1 비표시 영역을 둘러싸는 제2 비표시 영역을 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 유기 절연막은, 상기 나머지 에지 영역들 각각의 중앙 영역에서 상기 제1 비표시 영역에 배치되고,
    상기 제2 비표시 영역은, 상기 기판의 최외곽 에지 영역을 포함하며, 상기 유기막-프리 영역으로 설정된, 표시 장치.
  11. 제9 항에 있어서,
    상기 비표시 영역은, 상기 제2 비표시 영역을 둘러싸며 상기 기판의 최외곽 에지 영역을 포함한 제3 비표시 영역을 더 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 유기 절연막은, 상기 나머지 에지 영역들 각각의 중앙 영역에서 상기 제1 비표시 영역 및 상기 제3 비표시 영역에 배치되고,
    상기 제2 비표시 영역은 상기 유기막-프리 영역으로 설정된, 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 비표시 영역에 배치된 유기 절연막은, 상기 표시 영역 및 상기 제1 비표시 영역에 배치된 유기 절연막으로부터 분리된, 표시 장치.
  14. 제1 항에 있어서,
    상기 화소들 각각은, 적어도 하나의 발광 소자를 포함한 발광부를 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 유기 절연막은,
    상기 화소들의 발광부들과 상기 무기 절연막의 사이에 제공되며, 상기 표시 영역에 전면적으로 배치된 제1 유기 절연막; 및
    상기 화소들의 발광부들 상에 제공되며, 상기 표시 영역에 전면적으로 배치된 제2 유기 절연막을 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 화소들 각각의 발광부와 상기 제2 유기 절연막의 사이에 제공되며, 상기 화소들 각각의 발광 영역에 제공된 파장 변환 입자들 및 광 산란 입자들 중 적어도 하나를 포함한 광 변환층; 및
    상기 화소들 각각의 발광부와 중첩되도록 상기 제2 유기 절연막 상에 제공된 컬러 필터를 포함한 컬러 필터층을 더 포함하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 유기 절연막은, 상기 컬러 필터층 상에 제공되며 상기 표시 영역에 전면적으로 배치된 제3 유기 절연막을 더 포함하는, 표시 장치.
  18. 제14 항에 있어서,
    상기 화소들 각각은, 상기 발광부에 전기적으로 연결되는 트랜지스터를 포함한 화소 회로를 더 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 화소들의 화소 회로들이 제공된 회로층을 포함하며,
    상기 무기 절연막은, 상기 회로층에 제공된 복수의 무기 절연막들을 포함하는, 표시 장치.
  20. 제1 항에 있어서,
    상기 표시 영역은 상기 기판의 중앙 영역에 배치되고,
    상기 비표시 영역은, 상기 기판의 에지 영역에 배치되며 50 마이크로미터 이하의 폭을 가지는, 표시 장치.
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