KR20220126329A - 표시 장치 - Google Patents

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KR20220126329A
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손선권
차나현
채종철
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배열되며, 각각이 제1 방향으로 연장된 제1 신호선들; 상기 표시 영역에 배열되며, 상기 제1 신호선들에 연결된 화소들; 상기 제1 방향 상에서 상기 표시 영역의 일측에 위치한 제1 패드 영역에 배치되며, 제2 방향을 따라 배열된 제1 패드들; 상기 제1 패드 영역으로부터 상기 제1 방향을 따라 상기 표시 영역으로 연장되며, 상기 제1 패드들에 연결된 제1 배선들; 및 상기 표시 영역에 배열되며, 상기 제1 배선들과 상기 제1 신호선들을 연결하는 제2 배선들을 포함할 수 있다. 상기 표시 영역은, 상기 제1 패드 영역에 대응하는 구간의 제1 서브 표시 영역과, 나머지 구간에 대응하는 제2 서브 표시 영역을 포함하며, 상기 제1 배선들은, 상기 제1 및 제2 서브 표시 영역들 중 상기 제1 서브 표시 영역에만 배열될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 비표시 영역을 축소할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배열되며, 각각이 제1 방향으로 연장된 제1 신호선들; 상기 표시 영역에 배열되며, 상기 제1 신호선들에 연결된 화소들; 상기 제1 방향 상에서 상기 표시 영역의 일측에 위치한 제1 패드 영역에 배치되며, 제2 방향을 따라 배열된 제1 패드들; 상기 제1 패드 영역으로부터 상기 제1 방향을 따라 상기 표시 영역으로 연장되며, 상기 제1 패드들에 연결된 제1 배선들; 및 상기 표시 영역에 배열되며, 상기 제1 배선들과 상기 제1 신호선들을 연결하는 제2 배선들을 포함할 수 있다. 상기 표시 영역은, 상기 제1 패드 영역에 대응하는 구간의 제1 서브 표시 영역과, 나머지 구간에 대응하는 제2 서브 표시 영역을 포함하며, 상기 제1 배선들은, 상기 제1 및 제2 서브 표시 영역들 중 상기 제1 서브 표시 영역에만 배열될 수 있다.
일 실시예에 있어서, 상기 제1 배선들은, 상기 제1 패드 영역으로부터 상기 표시 영역으로 이어지는 영역에서, 상기 제1 패드들과 동일한 피치로 상기 제2 방향을 따라 배열될 수 있다.
일 실시예에 있어서, 상기 표시 영역은, 인접한 화소 행들의 사이에 위치하며 각각이 상기 제1 방향으로 연장되는 제1 배선 영역들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 배선들은, 상기 제1 배선 영역들에 배치되며, 각각이 상기 제1 방향을 따라 연장될 수 있다.
일 실시예에 있어서, 상기 표시 영역은, 인접한 화소 열들의 사이에 위치하며 각각이 상기 제2 방향으로 연장되는 제2 배선 영역들을 포함하고, 상기 제2 배선들은, 상기 제2 배선 영역들에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 배선들은, 상기 제1 배선 영역들 및 상기 제2 배선 영역들이 교차하는 영역들에서, 각각의 제1 컨택부들을 통해 상기 제2 배선들에 연결될 수 있다.
일 실시예에 있어서, 상기 제1 배선 영역들은, 상기 인접한 화소 행들의 화소 회로 영역들의 사이에 위치하고, 상기 제2 배선 영역들은, 상기 인접한 화소 열들의 화소 회로 영역들의 사이에 위치할 수 있다.
일 실시예에 있어서, 상기 제2 배선들은, 각각이 상기 제2 방향을 따라 연장되며, 상기 제1 서브 표시 영역 및 상기 제2 서브 표시 영역에 배열될 수 있다.
일 실시예에 있어서, 상기 화소들 각각은 복수의 서브 화소들을 포함할 수 있다. 상기 서브 화소들 각각은, 각각의 화소 영역에 위치하며, 각각의 제1 신호선에 연결된 화소 회로; 및 상기 화소 회로와 중첩되도록 상기 화소 영역에 위치하며, 상기 화소 회로에 연결된 적어도 하나의 발광 소자를 포함한 발광부를 포함할 수 있다.
일 실시예에 있어서, 상기 화소 영역에서, 상기 서브 화소들의 화소 회로들은, 상기 제2 방향을 따라 배열되고, 상기 서브 화소들의 발광부들은, 상기 제1 방향을 따라 배열되며 상기 화소 회로들과 중첩될 수 있다.
일 실시예에 있어서, 상기 제1 배선들 및 상기 제2 배선들은, 상기 서브 화소들의 화소 회로들이 형성된 화소 회로층의 서로 다른 층에 배치되고, 상기 제1 신호선들은 상기 제1 배선들과 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 제1 신호선들과 교차하도록 상기 표시 영역에 배열되며, 상기 화소들에 연결된 제2 신호선들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 배선들은, 상기 제1 신호선들과 동일한 층에 상기 제1 신호선들로부터 이격되어 배치되고, 상기 제2 배선들은, 상기 제2 신호선들과 동일한 층에 상기 제2 신호선들로부터 이격되어 배치될 수 있다.
일 실시예에 있어서, 상기 제1 신호선들은, 상기 화소들의 주사 신호들이 공급되는 주사선들을 포함하고, 상기 제2 신호선들은, 상기 화소들의 데이터 신호들이 공급되는 데이터선들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 방향은, 상기 표시 영역의 가로 방향이고, 상기 제2 방향은, 상기 표시 영역의 세로 방향일 수 있다.
일 실시예에 있어서, 상기 제1 신호선들은, 상기 화소들의 데이터 신호들이 공급되는 데이터선들을 포함하고, 상기 제2 신호선들은, 상기 화소들의 주사 신호들이 공급되는 주사선들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 방향은, 상기 표시 영역의 세로 방향이고, 상기 제2 방향은, 상기 표시 영역의 가로 방향일 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 제2 방향 상에서 상기 표시 영역의 일측에 위치한 제2 패드 영역에 배치되며, 상기 제1 방향을 따라 배열된 제2 패드들; 상기 제2 패드 영역으로부터 상기 제2 방향을 따라 상기 표시 영역으로 연장되며, 상기 제2 패드들에 연결된 제3 배선들; 및 상기 제3 배선들 및 상기 제2 신호선들과 교차하며, 상기 제3 배선들을 상기 제2 신호선들에 연결하는 제4 배선들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 영역은, 상기 제2 패드 영역에 대응하는 구간의 제3 서브 표시 영역과, 상기 제1 방향 상에서 상기 제3 서브 표시 영역에 대응하는 구간을 제외한 나머지 구간에 대응하는 제4 서브 표시 영역을 포함하며, 상기 제3 배선들은, 상기 제3 및 제4 서브 표시 영역들 중 상기 제3 서브 표시 영역에만 배열될 수 있다.
일 실시예에 있어서, 상기 제3 배선들은, 상기 제2 패드 영역으로부터 상기 표시 영역으로 이어지는 영역에서, 상기 제2 패드들과 동일한 피치로 상기 제1 방향을 따라 배열될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의한 표시 장치는, 표시 영역에서 제1 방향을 따라 연장된 제1 신호선들, 제1 패드 영역으로부터 제1 방향을 따라 표시 영역으로 연장되며 제1 패드들에 연결된 제1 배선들, 및 표시 영역에서 제1 배선들과 제1 신호선들을 연결하는 제2 배선들을 포함한다. 표시 영역 내에서, 제1 배선들은 제1 패드 영역에 대응하는 구간의 서브 표시 영역에만 배열될 수 있다.
이러한 본 발명의 실시예들에 따르면, 제1 패드 영역과 표시 영역의 사이에 적어도 일부의 제1 배선들 사이의 간격(또는, 피치)이 변화되는 팬-아웃 영역을 배치할 필요 없이, 제1 배선들을 제1 패드 영역으로부터 표시 영역으로 바로 연장할 수 있다. 이에 따라, 표시 장치의 비표시 영역을 축소할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 의한 서브 화소의 발광부를 나타내는 평면도이다.
도 4는 본 발명의 일 실시예에 의한 표시 패널을 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 의한 표시 패널을 나타내는 평면도이다.
도 6은 본 발명의 일 실시예에 의한 표시 패널을 나타내는 평면도이다.
도 7은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 8은 본 발명의 일 실시예에 의한 표시 패널을 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 10은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 11은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 12는 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 표시 장치(DD)는, 화소들(PX)을 포함한 표시 패널(DPN)과, 화소들(PX)을 구동하기 위한 구동 회로(DCR)를 포함할 수 있다. 구동 회로(DCR)는, 주사 구동부(SDR), 데이터 구동부(DDR), 및 타이밍 제어부(TCON)를 포함할 수 있다. 도 1에서는 표시 패널(DPN), 주사 구동부(SDR), 데이터 구동부(DDR) 및 타이밍 제어부(TCON)를 각각 별개의 구성으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 패널(DPN), 주사 구동부(SDR), 데이터 구동부(DDR) 및/또는 타이밍 제어부(TCON)는 하나의 패널 및/또는 구동 IC에 통합되어 제조될 수도 있다.
표시 패널(DPN)은 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)은, 주사선들(SL) 및 데이터선들(DL)과, 상기 주사선들(SL) 및 데이터선들(DL)에 연결된 화소들(PX)을 포함할 수 있다. 본 발명의 실시예를 설명함에 있어, "연결"이라 함은, 물리적인 연결과 전기적인 연결을 포괄적으로 의미할 수 있다.
주사선들(SL)은 주사 구동부(SDR)와 화소들(PX)을 연결할 수 있다. 이에 따라, 주사 구동부(SDR)로부터 출력되는 주사 신호들이 주사선들(SL)을 통해 화소들(PX)로 전달될 수 있다. 주사 신호들에 의해, 화소들(PX)의 구동 타이밍(일 예로, 각각의 화소들(PX)에 각각의 데이터 신호들이 입력되는 데이터 프로그래밍 기간)이 제어될 수 있다.
데이터선들(DL)은 데이터 구동부(DDR)와 화소들(PX)을 연결할 수 있다. 이에 따라, 데이터 구동부(DDR)로부터 출력되는 데이터 신호들이 데이터선들(DL)을 통해 화소들(PX)로 전달될 수 있다. 데이터 신호들을 이용하여, 화소들(PX)의 발광 휘도를 제어할 수 있다.
일 실시예에서, 각각의 화소(PX)는 복수의 서브 화소들을 포함할 수 있다. 이 경우, 각 화소 열의 데이터선(DL)은 복수의 서브 데이터선들을 포함하고, 상기 서브 데이터선들은 해당 화소 열의 서로 다른 서브 화소들에 연결될 수 있다. 이에 따라, 서브 화소들로 각각의 데이터 신호들을 개별적으로 전달할 수 있다.
화소들(PX)은 표시 영역(DA)에 배열될 수 있다. 일 실시예에서, 화소들(PX)은 매트릭스 형태로 표시 영역(DA)에 배열되고, 표시 영역(DA)은 복수의 화소 행들 및 화소 열들을 포함할 수 있다. 각각의 화소 행은 가로 방향(수평 방향 또는 행 방향)을 따라 배열된 복수의 화소들(PX)을 포함하고, 각각의 화소 열은 세로 방향(수직 방향 또는 열 방향)을 따라 배열된 복수의 화소들(PX)을 포함할 수 있다. 화소들(PX)의 배열 형태는 실시예에 따라 다양하게 변경될 수 있다.
화소들(PX)은 신호선들에 연결되어, 상기 신호선들로부터 공급되는 제어 신호들을 공급받을 수 있다. 예를 들어, 각각의 화소(PX)는 해당 화소 행의 주사선(SL) 및 해당 화소 열의 데이터선(DL)에 연결될 수 있다. 화소들(PX)은 각각의 주사선들(SL)로부터 주사 신호들이 공급될 때, 각각의 데이터선들(DL)을 통해 데이터 신호들을 공급받을 수 있다. 또한, 화소들(PX)은 다른 종류의 신호선들(일 예로, 센싱선들)에 선택적으로 더 연결될 수 있다. 화소들(PX)은 각 프레임의 발광 기간마다 데이터 신호들에 대응하는 휘도로 발광할 수 있다.
추가적으로, 화소들(PX)은 전원선들에 더 연결될 수 있다. 예를 들어, 화소들(PX)은 제1 전원선 및 제2 전원선에 연결되어 제1 전원 및 제2 전원을 공급받을 수 있다.
일 실시예에서, 화소들(PX)은 각각 적어도 하나의 발광 소자를 포함한 자발광형 화소들일 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 화소들(PX)의 종류, 구조 및/또는 구동 방식은 실시예에 따라 변경될 수 있다.
주사 구동부(SDR)는 타이밍 제어부(TCON)로부터 제1 제어 신호(SCS)를 공급받고, 제1 제어 신호(SCS)에 대응하여 주사선들(SL)로 주사 신호들을 공급할 수 있다. 제1 제어 신호(SCS)는 주사 제어 신호일 수 있다. 예를 들어, 제1 제어 신호(SCS)는 주사 개시 신호(일 예로, 주사 구동부(SDR)의 첫 번째 스테이지로 입력되는 샘플링 펄스) 및 적어도 하나의 주사 클럭 신호를 포함할 수 있다.
주사 구동부(SDR)는, 제1 제어 신호(SCS)에 대응하여 주사선들(SL)로 주사 신호들을 순차적으로 출력할 수 있다. 주사 신호들에 의해 선택된 화소들(PX)은 데이터선들(DL)로부터 해당 프레임의 데이터 신호들을 공급받을 수 있다.
데이터 구동부(DDR)는 타이밍 제어부(TCON)로부터 제2 제어 신호(DCS) 및 영상 데이터(IMD)를 공급받고, 상기 제2 제어 신호(DCS) 및 영상 데이터(IMD)에 대응하여 데이터 신호들을 생성한다. 제2 제어 신호(DCS)는 데이터 제어 신호일 수 있다. 예를 들어, 제2 제어 신호(DCS)는 소스 샘플링 펄스, 소스 샘플링 클럭 및 소스 출력 인에이블 신호 등을 포함할 수 있다. 데이터 신호들은 각각의 화소들(PX)에서 표시할 휘도에 대응하는 전압 또는 전류 신호일 수 있고, 일 예로, 데이터 전압의 형태로 생성될 수 있다.
데이터 구동부(DDR)는, 제2 제어 신호(DCS) 및 영상 데이터(IMD)에 대응하여 데이터선들(DL)로 데이터 신호들을 출력할 수 있다. 예를 들어, 데이터 구동부(DDR)는 각각의 수평 기간마다 해당 수평 기간에 선택된 화소들(PX)에 대응하는 데이터 신호들을 데이터선들(DL)로 출력할 수 있다. 데이터선들(DL)로 출력된 데이터 신호들은 해당 수평 기간의 주사 신호에 의해 선택된 화소들(PX)로 공급될 수 있다.
타이밍 제어부(TCON)는 외부(일 예로, 호스트 프로세서)로부터 제어 신호들(CS) 및 입력 영상 신호(RGB)를 공급받고, 상기 제어 신호들(CS) 및 입력 영상 신호(RGB)에 대응하여 주사 구동부(SDR) 및 데이터 구동부(DDR)의 동작을 제어할 수 있다.
예를 들어, 타이밍 제어부(TCON)는 제어 신호들(CS)에 대응하여 제1 및 제2 제어 신호들(SCS, DCS)을 생성할 수 있다. 제어 신호들(CS)은, 수직 동기 신호, 수평 동기 신호 및 메인 클럭 신호 등과 같은 타이밍 신호들을 포함할 수 있다. 타이밍 제어부(TCON)에서 생성된 제1 제어 신호(SCS)는 주사 구동부(SDR)로 공급되고, 제2 제어 신호(DCS)는 데이터 구동부(DDR)로 공급될 수 있다.
또한, 타이밍 제어부(TCON)는 각 프레임에서 표시하고자 하는 영상에 대응하는 입력 영상 신호(RGB)를 이용하여 각 프레임의 영상 데이터(IMD)를 생성하고, 상기 영상 데이터(IMD)를 데이터 구동부(DDR)로 공급할 수 있다. 예를 들어, 타이밍 제어부(TCON)는 데이터 구동부(DDR)와의 인터페이스(interface) 사양에 맞도록 입력 영상 신호(RGB)의 데이터 포맷을 변환하여 영상 데이터(IMD)를 생성할 수 있다.
도 2는 본 발명의 일 실시예에 의한 서브 화소(SPX)를 나타내는 회로도이다. 예를 들어, 도 2는 도 1의 각 화소(PX)에 포함될 수 있는 어느 하나의 서브 화소(SPX)를 나타낸다. 일 실시예에서, 표시 영역(DA)에 배열된 서브 화소들(SPX)(또는, 화소들(PX))은 실질적으로 서로 동일 또는 유사하게 구성될 수 있다.
도 1 및 도 2를 참조하면, 서브 화소(SPX)는, 적어도 하나의 주사선(SL), 데이터선(DL)(또는, 서브 데이터선), 제1 전원선(PL1) 및 제2 전원선(PL2)에 연결될 수 있다. 또한, 서브 화소(SPX)는 적어도 하나의 다른 전원선 및/또는 신호선에 선택적으로 더 연결될 수 있다.
서브 화소(SPX)는 각각의 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 또한, 서브 화소(SPX)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 각각의 주사선(SL) 및 데이터선(DL)에 연결되며, 제1 전원선(PL1)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 제1 주사 신호가 공급되는 주사선(SL), 데이터 신호가 공급되는 데이터선(DL), 제1 전원(VDD)이 공급되는 제1 전원선(PL1), 및 발광부(EMU)의 제1 전극(ELT1)에 연결될 수 있다.
또한, 화소 회로(PXC)는, 제2 주사 신호가 공급되는 제어선(SSL), 및 표시 기간 또는 센싱 기간에 대응하여 레퍼런스 전원(또는, 초기화 전원) 또는 센싱 회로에 연결되는 센싱선(SENL)에 선택적으로 더 연결될 수 있다. 일 실시예에서, 제2 주사 신호는 제1 주사 신호와 동일하거나 상이한 신호일 수 있다. 제2 주사 신호가 제1 주사 신호와 동일한 신호인 경우, 제어선(SSL)은 주사선(SL)과 통합될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원선(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는, 제1 트랜지스터(M1)의 제1 전극(일 예로, 소스 전극)과 발광부(EMU)의 제1 전극(ELT1)(일 예로, 애노드 전극)이 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)(또는, 백 게이트 전극)을 더 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 금속층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 전극에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제1 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결한다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 제1 주사 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 서브 화소(SPX)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱선(SENL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어선(SSL)(또는, 주사선(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어선(SSL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제2 주사 신호(또는, 제1 주사 신호)가 공급될 때 턴-온되어, 센싱선(SENL)으로 공급되는 레퍼런스 전압(또는, 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 센싱 회로로 전달된 제2 노드(N2)의 전압은, 외부 회로(일 예로, 타이밍 제어부(TCON))에 제공되어 화소들(PX)(또는, 서브 화소들(SPX))의 특성 편차를 보상하는 등에 이용될 수 있다.
한편, 도 2에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 서브 화소(SPX)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광부(EMU)는, 제1 전원선(PL1)과 제2 전원선(PL2)의 사이에 연결된, 제1 전극(ELT1), 제2 전극(ELT2) 및 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(EMU)는, 제1 트랜지스터(M1)를 통해 제1 전원선(PL1)에 연결된 제1 전극(ELT1), 제2 전원선(PL2)에 연결된 제2 전극(ELT2), 및 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 일 실시예에서, 발광부(EMU)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전원선(PL1)으로 공급되는 제1 전원(VDD)과 제2 전원선(PL2)으로 공급되는 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 화소 전원이고, 제2 전원(VSS)은 저전위 화소 전원일 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 발광 소자(LD)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 서브 화소(SPX)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 각각의 프레임 기간 동안 화소 회로(PXC)는 데이터 신호에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도로 발광할 수 있다.
한편, 도 2에서는 서브 화소(SPX)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 서브 화소(SPX)는 직렬 구조 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 이 경우, 발광부(EMU)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직렬 또는 직/병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 또는, 서브 화소(SPX)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 연결된 단일의 발광 소자(LD)만을 포함할 수도 있다.
도 3은 본 발명의 일 실시예에 의한 서브 화소(SPX)의 발광부(EMU)를 나타내는 평면도이다. 예를 들어, 도 3은 도 2의 실시예에서와 같이 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함한 발광부(EMU)의 일 실시예를 나타낸다.
도 3에서는 발광부(EMU)가 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2)), 회로 소자(일 예로, 해당 서브 화소(SPX)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(SL) 및/또는 데이터선(DL))에 연결되는 실시예를 도시하기로 한다. 다만, 다른 실시예에서는 각 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
도 2 및 도 3을 참조하면, 발광부(EMU)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치 및/또는 정렬된 발광 소자들(LD)을 포함할 수 있다. 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치 및/또는 정렬된다고 함은, 평면 상에서 보았을 때, 발광 소자들(LD) 각각의 적어도 일 영역이 제1 및 제2 전극들(ELT1, ELT2) 사이의 영역에 위치함을 의미할 수 있다.
발광부(EMU)는, 발광 소자들(LD)에 연결되는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 더 포함할 수 있다. 이외에도, 서브 화소(SPX)는 적어도 하나의 다른 전극, 도전 패턴 및/또는 절연 패턴 등을 더 포함할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각각의 발광 영역(일 예로, 각 서브 화소(SPX)의 발광 영역)에서 가로 방향(일 예로, 수평 방향)을 따라 서로 이격되며, 각각이 세로 방향(일 예로, 수직 방향)을 따라 연장될 수 있다. 다만, 제1 전극(ELT1) 및 제2 전극(ELT2)의 형상, 크기, 위치, 및/또는 이들의 상호 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
또한, 도 3에서는 발광부(EMU)가 각각 하나의 제1 전극(ELT1) 및 하나의 제2 전극(ELT2)을 포함하는 실시예를 개시하였지만, 본 발명이 이에 한정되지는 않는다. 즉, 각각의 발광부(EMU)에 제공되는 제1 전극(ELT1) 및/또는 제2 전극(ELT1, ELT2)의 개수는 변경될 수 있다. 하나의 발광부(EMU) 내에 복수의 제1 전극들(ELT1)이 배치될 경우, 상기 제1 전극들(ELT1)은 서로 일체 또는 비일체로 연결될 수 있다. 유사하게, 하나의 발광부(EMU) 내에 복수의 제2 전극들(ELT2)이 배치될 경우, 상기 제2 전극들(ELT2)은 서로 일체 또는 비일체로 연결될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2) 각각은 서브 화소(SPX)별로 분리된 패턴을 가지거나, 복수의 서브 화소들(SPX)(또는, 화소들(PX))에서 공통으로 연결되는 패턴을 가질 수 있다. 예를 들어, 제1 전극(ELT1)은 각각의 서브 화소(SPX)별로 독립된 패턴을 가지며, 이웃한 서브 화소들(SPX)의 제1 전극들(ELT1)로부터 분리될 수 있다. 제2 전극(ELT2)은 각각의 서브 화소(SPX)별로 독립된 패턴을 가지거나, 인접한 서브 화소들(SPX)의 제2 전극들(ELT2)과 일체로 연결될 수 있다.
한편, 서브 화소들(SPX)을 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 서브 화소들(SPX)의 제1 전극들(ELT1)이 서로 연결되고, 서브 화소들(SPX)의 제2 전극들(ELT2)이 서로 연결되어 있을 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료되기 이전에, 서브 화소들(SPX)의 제1 전극들(ELT1)은 서로 일체 또는 비일체로 연결되어 제1 정렬 배선을 구성하고, 서브 화소들(SPX)의 제2 전극들(ELT2)은 서로 일체 또는 비일체로 연결되어 제2 정렬 배선을 구성할 수 있다.
제1 정렬 배선 및 제2 정렬 배선은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호 및 제2 정렬 신호를 공급받을 수 있다. 제1 및 제2 정렬 신호들은 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 및 제2 정렬 배선들의 사이에 전계가 형성되어, 상기 제1 및 제2 정렬 배선들의 사이에 발광 소자들(LD)이 정렬할 수 있게 된다. 발광 소자들(LD)의 정렬이 완료된 이후에는, 적어도 제1 정렬 배선을 끊어서 서브 화소들(SPX)의 제1 전극들(ELT1)을 서로 분리할 수 있다. 이에 따라, 서브 화소들(SPX)을 개별적으로 구동할 수 있다.
제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 적어도 하나의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 소정의 제어 라인)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극(ELT1)은 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 일 실시예에서, 제1 전극(ELT1)은, 제1 컨택홀(CH1)을 통해 화소 회로(PXC)의 제1 트랜지스터(M1)에 연결되고, 상기 제1 트랜지스터(M1)를 통해 제1 전원선(PL1)에 연결될 수 있다.
제2 전극(ELT2)은, 제2 컨택홀(CH2)을 통해 적어도 하나의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 소정의 제어 라인)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 전극(ELT2)은 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 일 실시예에서, 제2 전극(ELT2)은, 제2 컨택홀(CH2)을 통해 제2 전원선(PL2)에 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다.
발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 서로 병렬로 정렬 및/또는 연결될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 가로 방향(또는, 수평 방향)으로 정렬되어, 상기 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 한편, 도 3에서는 발광 소자들(LD)이 모두 가로 방향으로 균일하게 정렬된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 연장 방향에 대하여 기울어진 사선 방향 등으로 배열될 수도 있다.
일 실시예에서, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의(일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의) 무기 발광 다이오드일 수 있다. 일 예로, 각각의 발광 소자(LD)는 질화물계 반도체를 성장시켜 봉(rod) 형상으로 식각함에 의해 제조된 초소형의 무기 발광 다이오드일 수 있다. 다만, 각각의 발광부(EMU)를 구성하는 발광 소자(들)(LD)의 종류, 크기, 형상, 구조 및/또는 개수 등은 변경될 수 있다.
각각의 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)에 인접하도록 배치되고, 제2 단부(EP2)는 제2 전극(ELT2)에 인접하도록 배치될 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나 중첩되지 않을 수 있다. 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나 중첩되지 않을 수 있다.
일 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)에만 전기적으로 연결되고, 제1 전극(ELT1)에는 연결되지 않을 수 있다. 이 경우에는 제1 컨택 전극(CNE1)이 발광부(EMU)의 애노드 전극을 구성하고, 상기 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD)을 해당 화소 회로(PXC)에 연결할 수 있다.
유사하게, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)에만 전기적으로 연결되고, 제2 전극(ELT2)에는 연결되지 않을 수 있다. 이 경우에는 제2 컨택 전극(CNE2)이 발광부(EMU)의 캐소드 전극을 구성하고, 상기 제2 컨택 전극(CNE2)을 통해 발광 소자들(LD)을 제2 전원선(PL2)에 연결할 수 있다.
발광 소자들(LD)은 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 통해 각 서브 화소(SPX)의 발광 영역에 공급될 수 있다. 발광 소자들(LD)이 각각의 발광 영역에 공급된 상태에서 서브 화소들(SPX)의 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 정렬 배선들)에 소정의 정렬 신호들을 인가하면, 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 배치될 수 있다.
제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 전기적으로 연결되도록 상기 제1 단부들(EP1) 상에 배치될 수 있다. 일 실시예에서, 제1 컨택 전극(CNE1)은 제1 전극(ELT1) 상에 배치되어 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 이 경우, 제1 컨택 전극(CNE1)을 통해, 발광 소자들(LD)의 제1 단부들(EP1)을 제1 전극(ELT1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 전기적으로 연결되도록 상기 제2 단부들(EP2) 상에 배치될 수 있다. 일 실시예에서, 제2 컨택 전극(CNE2)은 제2 전극(ELT2) 상에 배치되어 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제2 컨택 전극(CNE2)을 통해, 발광 소자들(LD)의 제2 단부들(EP2)을 제2 전극(ELT2)에 연결할 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 패널(DPN)을 나타내는 평면도이다. 예를 들어, 도 4는 도 1의 표시 장치(DD)에 구비될 수 있는 표시 패널(DPN)의 일 실시예를 나타낸다.
도 1 내지 도 4를 참조하면, 표시 패널(DPN)은, 표시 영역(DA)에 배열된 주사선들(SL), 데이터선들(DL) 및 화소들(PX)과, 비표시 영역(NA)의 제1 패드 영역(PA1)에 배열된 제1 패드들(PAD1)과, 비표시 영역(NA)의 제2 패드 영역(PA2)에 배열된 제2 패드들(PAD2)을 포함할 수 있다. 비표시 영역(NA)은 표시 영역(DA)을 제외한 영역으로서, 일 예로 표시 영역(DA)의 주변에 위치한 영역일 수 있다.
또한, 표시 패널(DPN)은, 제1 패드 영역(PA1)으로부터 표시 영역(DA)으로 연장된 제1 배선들(CL1)과, 상기 제1 배선들(CL1)을 표시 영역(DA)의 제1 신호선들(SLI1)에 연결하는 제2 배선들(CL2)을 포함할 수 있다. 일 실시예에서, 제1 신호선들(SLI1)은 주사선들(SL)을 포함할 수 있고, 제1 패드들(PAD1)은 각각의 주사 신호들이 입력되는 주사 패드들을 포함할 수 있다. 이 경우, 제1 및 제2 배선들(CL1, CL2)은, 각각의 주사 패드들을 각각의 주사선들(SL)에 연결하는 연결 배선들을 포함할 수 있다.
주사선들(SL)은 표시 영역(DA)에서 각각이 제1 방향(DR1)을 따라 연장될 수 있다. 또한, 주사선들(SL)은 표시 영역(DA)에서 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)은 서로 교차하는(일 예로, 직교하는) 방향들일 수 있다. 일 실시예에서, 제1 방향(DR1)은 표시 영역(DA)의 가로 방향(일 예로, 행 방향 또는 수평 방향)일 수 있고, 제2 방향(DR2)은 표시 영역(DA)의 세로 방향(일 예로, 열 방향 또는 수직 방향)일 수 있다. 각각의 화소 행(row)에는 적어도 하나의 주사선(SL)이 배치되며, 상기 주사선(SL)은 해당 화소 행의 화소들(PX)에 연결될 수 있다.
데이터선들(DL)("제2 신호선들(SLI2)"이라고도 함)은 주사선들(SL)과 교차하도록 표시 영역(DA)에 배열될 수 있다. 예를 들어, 데이터선들(DL)은 표시 영역(DA)에서 각각이 제2 방향(DR2)을 따라 연장될 수 있다. 또한, 데이터선들(DL)은 표시 영역(DA)에서 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 예를 들어, 각각의 화소 열(column)에는 적어도 하나의 데이터선(DL)이 배치되며, 상기 데이터선(DL)은 해당 화소 열의 화소들(PX)에 연결될 수 있다.
또한, 데이터선들(DL)은 각각의 제2 패드들(PAD2)에 연결될 수 있다. 일 실시예에서, 데이터선들(DL)은, 제2 패드 영역(PA2)으로부터, 적어도 일부의 데이터선들(DL) 사이의 간격(또는, 피치)이 변화되는 팬-아웃 영역(FA1)을 경유하여, 표시 영역(DA)으로 연장될 수 있다. 예를 들어, 데이터선들(DL)은, 팬-아웃 영역(FA1)에서 이웃한 데이터선들(DL)과의 간격이 점진적으로 넓어지도록 표시 영역(DA)을 향해 퍼져 나가는 형태로 배열 및/또는 형성될 수 있다.
제1 패드 영역(PA1)은 제1 방향(DR1) 상에서 표시 영역(DA)의 일측에 위치할 수 있다. 일 예로, 제1 패드 영역(PA1)은 표시 영역(DA)의 좌측(또는, 우측)에 위치할 수 있다.
제1 패드 영역(PA1)은 제1 패드들(PAD1)을 포함할 수 있다. 제1 패드들(PAD1)은 제1 패드 영역(PA1)에서 제2 방향(DR2)을 따라 배열될 수 있다. 이외에도 제1 패드 영역(PA1)은 추가적인 구성을 더 포함할 수 있다. 예를 들어, 제1 패드 영역(PA1)은, 제1 패드들(PAD1)과 표시 영역(DA)의 사이에 위치한 정전기 방지용 회로 소자들을 더 포함할 수 있다.
제1 배선들(CL1)은, 각각의 제1 패드들(PAD1)에 연결되며, 제1 패드 영역(PA1)으로부터 표시 영역(DA)으로 연장될 수 있다. 예를 들어, 각각의 제1 배선(CL1)은, 제1 패드 영역(PA1)으로부터 제1 방향(DR1)을 따라 표시 영역(DA)으로 바로 연장될 수 있다. 일 실시예에서, 제1 배선들(CL1)은, 제1 패드 영역(PA1)으로부터 표시 영역(DA)으로 이어지는 영역(일 예로, 제1 패드 영역(PA1)과 표시 영역(DA)이 접하는 영역을 포함한 제1 패드 영역(PA1)과 표시 영역(DA)의 경계 영역)에서, 제1 패드들(PAD1)과 동일한 피치로 제2 방향(DR2)을 따라 배열될 수 있다.
또한, 제1 배선들(CL1)은, 표시 영역(DA)의 내부에서, 제1 패드 영역(PA1)에 대응하는 구간(일 예로, 제1 패드 영역(PA1)과 이웃한 구간)의 서브 표시 영역에만 배열될 수 있다. 예를 들어, 표시 영역(DA)은, 제2 방향(DR2) 상에서 제1 패드 영역(PA1)이 위치한 구간(일 예로, 제2 방향(DR2) 상에서 제1 패드 영역(PA1)과 중첩되는 A 구간(Zone A))에 대응하는 제1 서브 표시 영역(SDA1)과, 나머지 구간(일 예로, 제2 방향(DR2) 상에서 제1 패드 영역(PA1)과 중첩되지 않는 적어도 하나의 B 구간(Zone B))에 대응하는 적어도 하나의 제2 서브 표시 영역(SDA2)을 포함할 수 있다. 그리고, 제1 배선들(CL1)은, 제1 및 제2 서브 표시 영역들(SDA1, SDA2) 중 오직 제1 서브 표시 영역(SDA1)에만 배열될 수 있다.
일 실시예에서, 제1 패드 영역(PA1)은, 제2 방향(DR2) 상에서 표시 영역(DA)의 길이(일 예로, 표시 영역(DA)의 세로 길이)의 대략 절반에 해당하는 길이를 가지며, 표시 영역(DA)의 중앙 영역에 대응하는 위치에 제공될 수 있다. 제1 패드 영역(PA1)의 구간 길이(제2 방향(DR2)에서의 길이)는 제1 패드들(PAD1)의 최소 피치 등에 따라 달라질 수 있다.
예를 들어, 표시 영역(DA)에 4K(K는 자연수)개의 화소 행들이 배치된다고 할 때, 제1 패드 영역(PA1)의 위치에 대응하는 제1 서브 표시 영역(SDA1)에 대략 절반에 해당하는 화소 행들, 일 예로 2K개의 화소 행들이 배치되고, 제2 방향(DR2) 상에서 제1 서브 표시 영역(SDA1)의 양측에 위치한 두 개의 제2 서브 표시 영역들(SDA2)에 나머지 화소 행들이 나뉘어 배치될 수 있다. 일 예로, 상기 두 개의 제2 서브 표시 영역들(SDA2)에는 각각 K개의 화소 행들이 배치될 수 있다. 이 경우, 4K개의 화소 행들에 위치한 4K개의 주사선들(SL)을 연결하기 위한 4K개의 제1 배선들(CL1)은 모두 제1 서브 표시 영역(SDA1)에 배치되며, 상기 4K개의 제1 배선들(CL1)은 서로 다른 4K개의 제2 배선들(CL2)을 통해 각각 제1 또는 제2 서브 표시 영역(SDA1 또는 SDA2)에 위치한 어느 하나의 주사선(SL)에 연결될 수 있다.
제1 배선들(CL1)은 각각의 제2 배선들(CL2)을 통해 각각의 주사선들(SL)에 연결될 수 있다. 예를 들어, 첫 번째 제1 패드(PAD1)에 연결된 첫 번째 제1 배선(CL1[1])은, 표시 영역(DA)의 내부에서 제2 배선들(CL2) 중 어느 하나와 연결되고, 상기 어느 하나의 제2 배선(CL2)을 통해 첫 번째 화소 행에 배열된 주사선(SL[1])에 연결될 수 있다. 유사하게, 나머지 제1 패드들(PAD1)에 연결된 제1 배선들(CL1)도 서로 다른 제2 배선들(CL2)을 통해 서로 다른 화소 행에 배열된 주사선들(SL)에 연결될 수 있다. 예를 들어, N(N은 자연수)번째 제1 패드(PAD1)에 연결된 제1 배선(CL1[N])은, 표시 영역(DA)의 내부에서 제2 배선들(CL2) 중 어느 하나의 제2 배선(CL2)과 연결되고, 상기 어느 하나의 제2 배선(CL2)을 통해 N번째 화소 행에 배열된 N번째 주사선(SL[N])에 연결될 수 있다.
일 실시예에서, 제1 배선들(CL1)은 각각의 제1 패드들(PAD1) 및 제2 배선들(CL2)의 사이에 연결될 수 있을 정도의 길이만을 가지며, 서로 다른 길이를 가질 수 있다. 또는, 제1 배선들(CL1)은 각각의 제1 패드들(PAD1) 및 제2 배선들(CL2)과의 연결 지점들 사이의 길이(또는, 거리)와 무관하게 실질적으로 서로 동일 또는 유사한 길이를 가질 수 있다. 예를 들어, 제1 배선들(CL1)은 제1 서브 표시 영역(SDA1)에서 제1 방향(DR1)을 따라 균일한 길이로 연장될 수 있다. 제1 배선들(CL1)이 균일한 길이로 연장되면, 제1 서브 표시 영역(SDA1)에 형성되는 기생 용량을 균일화할 수 있다.
제2 배선들(CL2)은 제1 배선들(CL1) 및 주사선들(SL)과 교차하도록 표시 영역(DA)에 배열되며, 제1 배선들(CL1)을 각각의 주사선들(SL)에 연결할 수 있다. 예를 들어, 각각의 제2 배선(CL2)은 각각의 제1 배선(CL1) 및 주사선(SL)과 교차하도록 표시 영역(DA)에서 제2 방향(DR2)으로 연장되어, 상기 제1 배선(CL1) 및 주사선(SL)에 연결될 수 있다.
일 실시예에서, 적어도 일부의 제2 배선들(CL2)은 각각의 제1 배선들(CL1) 및 주사선들(SL)을 연결할 수 있을 정도의 길이만을 가지면서, 표시 영역(DA)의 일부 구간에 대응하는 서브 표시 영역에만 배치될 수 있다. 예를 들어, 제1 서브 표시 영역(SDA1)에 위치한 주사선들(SL)과 이에 대응하는 제1 패드들(PAD1)의 사이에 연결된 제2 배선들(CL2)은, 제1 서브 표시 영역(SDA1)에만 배치되고, 제2 서브 표시 영역(SDA2)에는 배치되지 않을 수 있다.
또는, 제2 배선들(CL2)은 각각의 제1 배선들(CL1) 및 주사선들(SL)과의 연결 지점들 사이의 길이(또는, 거리)와 무관하게 표시 영역(DA)에서 실질적으로 서로 동일 또는 유사한 길이를 가질 수 있다. 예를 들어, 제2 배선들(CL2)은 표시 영역(DA)에서 제2 방향(DR2)을 따라 균일한 길이로 연장되며, 제1 및 제2 서브 표시 영역들(SDA1, SDA2)에 배열될 수 있다. 일 예로, 각각의 제2 배선(CL2)은 제1 및 제2 서브 영역들(SDA1, SDA2)을 모두 지날 수 있다. 제2 배선들(CL2)이 표시 영역(DA)에서 균일한 길이 및/또는 간격으로 배열되면, 표시 영역(DA)에 형성되는 기생 용량을 균일화할 수 있다. 이에 따라, 화소들(PX)의 특성 편차를 저감 또는 방지할 수 있다.
상술한 실시예에 의하면, 제1 패드 영역(PA1)과 표시 영역(DA)의 사이에, 적어도 일부의 제1 배선들(CL1) 사이의 간격(또는, 피치)이 변화되는(일 예로, 넓어지는) 팬-아웃 영역을 배치할 필요 없이, 제1 배선들(CL1)을 제1 패드 영역(PA1)으로부터 표시 영역(DA)으로 바로 연장할 수 있다. 예를 들어, 제1 패드 영역(PA1)은 표시 영역(DA)에 접하도록 표시 영역(DA)의 일측에 배치되고, 제1 배선들(CL1)은 일정한 간격으로 제1 패드 영역(PA1)과 표시 영역(DA) 사이의 경계 영역을 지나 표시 영역(DA)으로 연장될 수 있다. 이에 따라, 표시 장치(DD)의 비표시 영역(NA)(일 예로, 표시 패널(DPN)의 좌측 및/또는 우측 비표시 영역)을 축소할 수 있다.
한편, 도 4의 실시예에서는 제1 및 제2 배선들(CL1, CL2)을 이용하여 제1 패드들(PAD1)과 주사선들(SL)을 연결하는 구조를 설명하였으나, 제1 및 제2 배선들(CL1, CL2)에 의해 제1 패드들(PAD1)에 연결되는 제1 신호선들(SLI1)이 주사선들(SL)에 한정되지는 않는다. 예를 들어, 주사선들(SL) 외에 다른 게이트선들(일 예로, 발광 제어선들, 초기화 제어선들 및/또는 센싱 제어선들 등)이 표시 영역(DA)에 더 배치될 경우, 상기 다른 게이트선들도 주사선들(SL)과 동일 또는 유사한 방식으로 제1 방향(DR1)의 연결 배선들 및 제2 방향(DR2)의 연결 배선들을 통해 각각의 제1 패드들(PAD1)에 연결될 수 있을 것이다.
제2 패드 영역(PA2)은 제2 방향(DR2) 상에서 표시 영역(DA)의 일측에 위치할 수 있다. 예를 들어, 제2 패드 영역(PA2)은 표시 영역(DA)의 상측(또는, 하측)에 위치할 수 있다.
제2 패드 영역(PA2)은 제2 패드들(PAD2)을 포함할 수 있다. 제2 패드들(PAD2)은 제2 패드 영역(PA2)에서 제1 방향(DR1)을 따라 배열될 수 있다.
제2 패드들(PAD2)은 각각의 데이터선들(DL)에 연결될 수 있다. 예를 들어, 첫 번째 제2 패드(PAD2)는 첫 번째 데이터선(DL[1])(또는, 첫 번째 서브 데이터선)에 연결되고, M(M은 자연수)번째 제2 패드(PAD2)는 M번째 데이터선(DL[M])(또는, M번째 서브 데이터선)에 연결될 수 있다.
도 5는 본 발명의 일 실시예에 의한 표시 패널(DPN)을 나타내는 평면도이다. 예를 들어, 도 5는 도 1의 표시 장치(DD)에 구비될 수 있는 표시 패널(DPN)의 일 실시예를 나타낸다.
도 1, 도 2, 및 도 5를 참조하면, 표시 패널(DPN)은, 표시 영역(DA)에 배열된 주사선들(SL), 데이터선들(DL) 및 화소들(PX)과, 비표시 영역(NA)의 제1 패드 영역(PA1')에 배열된 제1 패드들(PAD1')과, 비표시 영역(NA)의 제2 패드 영역(PA2')에 배열된 제2 패드들(PAD2')을 포함할 수 있다.
또한, 표시 패널(DPN)은, 제1 패드 영역(PA1')으로부터 표시 영역(DA)으로 연장된 제1 배선들(CL1')과, 상기 제1 배선들(CL1')을 표시 영역(DA)의 제1 신호선들(SLI1')에 연결하는 제2 배선들(CL2')을 포함할 수 있다. 일 실시예에서, 제1 신호선들(SLI1')은 데이터선들(DL)을 포함할 수 있고, 제1 패드들(PAD1')은 각각의 데이터 신호들이 입력되는 데이터 패드들을 포함할 수 있다. 이 경우, 제1 및 제2 배선들(CL1', CL2')은, 각각의 데이터 패드들을 각각의 데이터선들(DL)에 연결하는 연결 배선들일 수 있다.
주사선들(SL)("제2 신호선들(SLI2')"이라고도 함)은 표시 영역(DA)에서 각각이 제2 방향(DR2')을 따라 연장될 수 있다. 또한, 주사선들(SL)은 표시 영역(DA)에서 제1 방향(DR1')을 따라 순차적으로 배열될 수 있다. 제1 방향(DR1') 및 제2 방향(DR2')은 서로 교차하는(일 예로, 직교하는) 방향들일 수 있다. 일 실시예에서, 제1 방향(DR1')은 표시 영역(DA)의 세로 방향(일 예로, 열 방향 또는 수직 방향)일 수 있고, 제2 방향(DR2')은 표시 영역(DA)의 가로 방향(일 예로, 행 방향 또는 수평 방향)일 수 있다. 각각의 화소 행에는 적어도 하나의 주사선(SL)이 배치되며, 상기 주사선(SL)은 해당 화소 행의 화소들(PX)에 연결될 수 있다.
또한, 주사선들(SL)은 각각의 제2 패드들(PAD2')에 연결될 수 있다. 일 실시예에서, 주사선들(SL)은, 제2 패드 영역(PA2')으로부터, 적어도 일부의 주사선들(SL) 사이의 간격(또는, 피치)이 변화되는 팬-아웃 영역(FA2)을 경유하여, 표시 영역(DA)으로 연장될 수 있다. 예를 들어, 주사선들(SL)은, 팬-아웃 영역(FA2)에서 이웃한 주사선들(SL)과의 간격이 점진적으로 넓어지도록 표시 영역(DA)을 향해 퍼져 나가는 형태로 배열 및/또는 형성될 수 있다.
데이터선들(DL)은 주사선들(SL)과 교차하도록 표시 영역(DA)에 배열될 수 있다. 예를 들어, 데이터선들(DL)은 각각이 제1 방향(DR1')을 따라 연장될 수 있다. 또한, 데이터선들(DL)은 표시 영역(DA)에서 제2 방향(DR2')을 따라 순차적으로 배열될 수 있다. 각각의 화소 열에는 적어도 하나의 데이터선(DL)이 배치되며, 상기 데이터선(DL)은 해당 화소 열의 화소들(PX)에 연결될 수 있다.
제1 패드 영역(PA1')은 제1 방향(DR1') 상에서 표시 영역(DA)의 일측에 위치할 수 있다. 일 예로, 제1 패드 영역(PA1')은 표시 영역(DA)의 상측(또는, 하측)에 위치할 수 있다.
제1 패드 영역(PA1')은 제1 패드들(PAD1')을 포함할 수 있다. 제1 패드들(PAD1')은 제1 패드 영역(PA1')에서 제2 방향(DR2')을 따라 배열될 수 있다. 이외에도 제1 패드 영역(PA1')은 추가적인 구성을 더 포함할 수 있다. 예를 들어, 제1 패드 영역(PA1')은, 제1 패드들(PAD1')과 표시 영역(DA)의 사이에 위치한 정전기 방지용 회로 소자들을 더 포함할 수 있다.
제1 배선들(CL1')은, 각각의 제1 패드들(PAD1')에 연결되며, 제1 패드 영역(PA1')으로부터 표시 영역(DA)으로 연장될 수 있다. 예를 들어, 각각의 제1 배선(CL1')은, 제1 패드 영역(PA1')으로부터 제1 방향(DR1')을 따라 표시 영역(DA)으로 바로 연장될 수 있다. 일 실시예에서, 제1 배선들(CL1')은, 제1 패드 영역(PA1')으로부터 표시 영역(DA)으로 이어지는 영역(일 예로, 제1 패드 영역(PA1')과 표시 영역(DA)이 접하는 영역을 포함한 제1 패드 영역(PA1')과 표시 영역(DA)의 경계 영역)에서, 제1 패드들(PAD1')과 동일한 피치로 제2 방향(DR2')을 따라 배열될 수 있다.
또한, 제1 배선들(CL1')은, 표시 영역(DA)의 내부에서, 제1 패드 영역(PA1')에 대응하는 구간(일 예로, 제1 패드 영역(PA1')과 이웃한 구간)에 대응하는 서브 표시 영역에만 배열될 수 있다. 예를 들어, 표시 영역(DA)은, 제2 방향(DR2') 상에서 제1 패드 영역(PA1')이 위치한 구간(일 예로, 제2 방향(DR2') 상에서 제1 패드 영역(PA1')과 중첩되는 C 구간(Zone C))에 대응하는 제1 서브 표시 영역(SDA1')과, 나머지 구간(일 예로, 제2 방향(DR2') 상에서 제1 패드 영역(PA1')과 중첩되지 않는 적어도 하나의 D 구간(Zone D))에 대응하는 적어도 하나의 제2 서브 표시 영역(SDA2')을 포함할 수 있다. 그리고, 제1 배선들(CL1')은, 제1 및 제2 서브 표시 영역들(SDA1', SDA2') 중 오직 제1 서브 표시 영역(SDA1')에만 배열될 수 있다.
일 실시예에서, 제1 패드 영역(PA1')은, 제2 방향(DR2') 상에서 표시 영역(DA)의 길이(일 예로, 표시 영역(DA)의 가로 길이)의 대략 절반에 해당하는 길이를 가지며, 표시 영역(DA)의 중앙 영역에 대응하는 위치에 제공될 수 있다. 제1 패드 영역(PA1')의 구간 길이(제2 방향(DR2')에서의 길이)는 제1 패드들(PAD1')의 최소 피치 등에 따라 달라질 수 있다.
예를 들어, 표시 영역(DA)에 4L(L은 자연수)개의 화소 열들이 배치된다고 할 때, 제1 패드 영역(PA1')이 위치한 C 구간(Zone C)에 대응하는 제1 서브 표시 영역(SDA1')에 대략 절반의 화소 열들, 일 예로 2L개의 화소 열들이 배치되고, 제2 방향(DR2') 상에서 제1 서브 표시 영역(SDA1')의 양측에 위치한 두 개의 제2 서브 표시 영역들(SDA2')에 나머지 화소 열들이 나뉘어 배치될 수 있다. 일 예로, 상기 두 개의 제2 서브 표시 영역들(SDA2')에는 각각 L개의 화소 열들이 배치될 수 있다. 이 경우, 4L개의 화소 열들에 위치한 4L개의 데이터선들(DL)(또는, 4L*P(P는 각 화소 열에 배치된 서브 화소들(SPX)의 개수)개의 서브 데이터선들)을 연결하기 위한 4L(또는, 4L*P)개의 제1 배선들(CL1')은 모두 제1 서브 표시 영역(SDA1')에 배치되며, 상기 4L(또는, 4L*P)개의 제1 배선들(CL1')은 서로 다른 제2 배선들(CL2')을 통해 각각 제1 또는 제2 서브 표시 영역(SDA1' 또는 SDA2')에 위치한 어느 하나의 데이터선(DL)에 연결될 수 있다.
추가적으로, 표시 영역(DA)에 Q(Q는 자연수)개의 센싱선들(SENL)이 배치된다고 할 때, 제1 패드 영역(PAD1')에는 각각의 센싱선들(SENL)에 연결되는 센싱 패드들이 더 배치될 수 있다. 또한, 표시 영역(DA)에는 상기 센싱선들(SENL)을 각각의 센싱 패드들에 연결하기 위하여 각각 제1 방향(DR1') 및 제2 방향(DR2')으로 연장된 제1 및 제2 센싱 연결선들이 더 배치될 수 있다. 센싱 패드들은, 제1 패드들(PAD1')과 유사한 방식으로, 제1 및 제2 센싱 연결선들을 경유하여 각각의 센싱선들(SENL)에 연결될 수 있다.
제1 배선들(CL1')은 각각의 제2 배선들(CL2')을 통해 각각의 데이터선들(DL)에 연결될 수 있다. 예를 들어, 첫 번째 제1 패드(PAD1')에 연결된 첫 번째 제1 배선(CL1'[1])은, 표시 영역(DA)의 내부에서 제2 배선들(CL2') 중 어느 하나와 연결되고, 상기 어느 하나의 제2 배선(CL2')을 통해 첫 번째 화소 열에 배치된 데이터선(DL[1])(또는, 첫 번째 서브 데이터선)에 연결될 수 있다. 유사하게, 나머지 제1 패드들(PAD1)에 연결된 제1 배선들(CL1')도 서로 다른 제2 배선들(CL2')을 통해 서로 다른 데이터선들(DL)에 연결될 수 있다. 예를 들어, M(M은 자연수)번째 제1 패드(PAD1')에 연결된 제1 배선(CL1'[M])은, 표시 영역(DA)의 내부에서 제2 배선들(CL2') 중 어느 하나의 제2 배선(CL2')과 연결되고, 상기 어느 하나의 제2 배선(CL2')을 통해 M번째 데이터선(DL[M])(또는, M번째 서브 데이터선)에 연결될 수 있다.
일 실시예에서, 제1 배선들(CL1')은 각각의 제1 패드들(PAD1') 및 제2 배선들(CL2')에 연결될 수 있을 정도의 길이만을 가지며, 서로 다른 길이를 가질 수 있다. 또는, 제1 배선들(CL1')은 실질적으로 서로 동일 또는 유사한 길이를 가질 수 있다. 예를 들어, 제1 배선들(CL1')은 제1 서브 표시 영역(SDA1')에서 제1 방향(DR1')을 따라 균일한 길이로 연장될 수 있다. 제1 배선들(CL1')이 균일한 길이로 연장되면, 제1 서브 표시 영역(SDA1')에 형성되는 기생 용량을 균일화할 수 있다.
제2 배선들(CL2')은 제1 배선들(CL1') 및 데이터선들(DL)과 교차하도록 표시 영역(DA)에 배열되며, 제1 배선들(CL1')을 각각의 데이터선들(DL)에 연결할 수 있다. 예를 들어, 각각의 제2 배선(CL2')은 각각의 제1 배선(CL1') 및 데이터선(DL)과 교차하도록 표시 영역(DA)에서 제2 방향(DR2')으로 연장되어, 상기 제1 배선(CL1') 및 데이터선(DL)에 연결될 수 있다.
일 실시예에서, 적어도 일부의 제2 배선들(CL2')은 각각의 제1 배선들(CL1') 및 데이터선들(DL)을 연결할 수 있을 정도의 길이만을 가지면서, 표시 영역(DA)의 일부 구간에 대응하는 서브 표시 영역에만 배치될 수 있다. 예를 들어, 제1 서브 표시 영역(SDA1')에 위치한 데이터선들(DL)과 이에 대응하는 제1 패드들(PAD1')의 사이에 연결된 제1 배선들(CL1')의 경우 제1 서브 표시 영역(SDA1')에만 배치되고, 제2 서브 표시 영역(SDA2')에는 배치되지 않을 수 있다.
또는, 제2 배선들(CL2')은 표시 영역(DA)에서 실질적으로 서로 동일 또는 유사한 길이를 가질 수 있다. 예를 들어, 제2 배선들(CL2')은 표시 영역(DA)에서 제2 방향(DR2')을 따라 균일한 길이로 연장되며, 제1 및 제2 서브 표시 영역들(SDA1', SDA2')에 배열될 수 있다. 일 예로, 각각의 제2 배선(CL2')은 제1 및 제2 서브 영역들(SDA1', SDA2')을 모두 지날 수 있다. 제2 배선들(CL2')이 표시 영역(DA)에서 균일한 길이 및/또는 간격으로 배열되면, 표시 영역(DA)에 형성되는 기생 용량을 균일화할 수 있다.
상술한 실시예에 의하면, 제1 패드 영역(PA1')과 표시 영역(DA)의 사이에, 적어도 일부의 제1 배선들(CL1') 사이의 간격(또는, 피치)이 변화되는(일 예로, 넓어지는) 팬-아웃 영역을 배치할 필요 없이, 제1 배선들(CL1')을 제1 패드 영역(PA1')으로부터 표시 영역(DA)으로 바로 연장할 수 있다. 예를 들어, 제1 패드 영역(PA1')은 표시 영역(DA)에 접하도록 상기 표시 영역(DA)의 일측에 배치되고, 제1 배선들(CL1')은 일정한 간격으로 제1 패드 영역(PA1')과 표시 영역(DA) 사이의 경계 영역을 지나 표시 영역(DA)으로 연장될 수 있다. 이에 따라, 표시 장치(DD)의 비표시 영역(NA)(일 예로, 표시 패널(DPN)의 상측 및/또는 하측 비표시 영역)을 축소할 수 있다.
제2 패드 영역(PA2')은 제2 방향(DR2') 상에서 표시 영역(DA)의 일측에 위치할 수 있다. 예를 들어, 제2 패드 영역(PA2')은 표시 영역(DA)의 좌측(또는, 우측)에 위치할 수 있다.
제2 패드 영역(PA2')은 제2 패드들(PAD2')을 포함할 수 있다. 제2 패드들(PAD2')은 제2 패드 영역(PA2')에서 제1 방향(DR1')을 따라 배열될 수 있다.
제2 패드들(PAD2')은 각각의 주사선들(SL)에 연결될 수 있다. 예를 들어, 첫 번째 제2 패드(PAD2')는 첫 번째 주사선(SL[1])에 연결되고, N번째 제2 패드(PAD2')는 N번째 주사선(SL[N])에 연결될 수 있다.
도 6은 본 발명의 일 실시예에 의한 표시 패널(DPN)을 나타내는 평면도이다. 예를 들어, 도 6은 도 1의 표시 장치(DD)에 구비될 수 있는 표시 패널(DPN)의 일 실시예를 나타낸다. 도 6의 실시예를 설명함에 있어서, 앞서 설명한 실시예들(일 예로, 도 4 및 도 5의 실시예들)과 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 1 내지 도 6을 참조하면, 제1 패드 영역(PA1)과 표시 영역(DA)의 사이, 및 제2 패드 영역(PA2)과 표시 영역(DA)의 사이 모두에, 제1 배선들(CL1) 또는 제3 배선들(CL3) 사이의 간격(또는, 피치)이 변화되는(일 예로, 넓어지는) 팬-아웃 영역을 배치하지 않고, 제1 및 제2 배선들(CL1, CL2)을 통해 제1 패드들(PAD1)을 주사선들(SL)에 연결하고, 제3 및 제4 배선들(CL3, CL4)을 통해 제2 패드들(PAD2)을 데이터선들(DL)에 연결할 수 있다. 예를 들어, 제1 배선들(CL1) 및 제3 배선들(CL3)은, 각각 제1 패드 영역(PA1) 및 제2 패드 영역(PA2)으로부터 표시 영역(DA)으로 바로 연장되며, 각각 제1 패드 영역(PA1)과 표시 영역(DA)의 경계 영역, 및 제2 패드 영역(PA2)과 표시 영역(DA)의 경계 영역에서 일정한 간격으로 배열될 수 있다. 또한, 제2 배선들(CL2)은 제1 배선들(CL1)과 주사선들(SL)의 사이에 연결되고, 제4 배선들(CL4)은 제3 배선들(CL3)과 데이터선들(DL)의 사이에 연결될 수 있다.
도 6의 실시예에서, 주사선들(SL)은 화소들(PX)에 연결되는 제1 신호선들(SLI1)일 수 있고, 데이터선들(DL)은 화소들(PX)에 연결되는 제2 신호선들(SLI2)일 수 있다. 도 6의 제1 패드 영역(PA1), 제1 서브 표시 영역(SDA1) 및 제2 서브 표시 영역(SDA2)은 각각 도 4의 제1 패드 영역(PA1), 제1 서브 표시 영역(SDA1) 및 제2 서브 표시 영역(SDA2)에 대응하는 구성일 수 있다. 도 6의 제2 패드 영역(PA2), 제3 서브 표시 영역(SDA3) 및 제4 서브 표시 영역(SDA4)은 도 5의 제1 패드 영역(PA1'), 제1 서브 표시 영역(SDA1') 및 제2 서브 표시 영역(SDA2')에 대응하는 구성일 수 있다. 유사하게, 도 6의 제1 패드들(PAD1), 제1 배선들(CL1) 및 제2 배선들(CL2)은 각각 도 4의 제1 패드들(PAD1), 제1 배선들(CL1) 및 제2 배선들(CL2)에 대응하는 구성일 수 있고, 도 6의 제2 패드들(PAD2), 제3 배선들(CL3) 및 제4 배선들(CL4)은 도 5의 제1 패드들(PAD1 '), 제1 배선들(CL1') 및 제2 배선들(CL2')에 대응하는 구성일 수 있다.
제1 패드 영역(PA1)은 제1 방향(DR1) 상에서 표시 영역(DA)의 일측에 위치하며, 제1 패드 영역(PA1)에는 제2 방향(DR2)을 따라 제1 패드들(PAD1)이 배열될 수 있다. 제1 패드들(PAD1)은 각각의 제1 배선들(CL1)에 연결될 수 있다. 일 실시예에서, 제1 방향(DR1)은 표시 영역(DA)의 가로 방향(일 예로, 행 방향 또는 수평 방향)일 수 있고, 제2 방향(DR2)은 표시 영역(DA)의 세로 방향(일 예로, 열 방향 또는 수직 방향)일 수 있다.
제1 배선들(CL1)은 제1 패드 영역(PA1)으로부터 제1 방향(DR1)을 따라 표시 영역(DA)으로 연장될 수 있다. 표시 영역(DA)의 내부에서, 제1 배선들(CL1)은 제1 서브 표시 영역(SDA1)에 배치되고 제2 서브 표시 영역(SDA2)에는 배치되지 않을 수 있다.
제1 서브 표시 영역(SDA1)은 제2 방향(DR2) 상에서 제1 패드 영역(PA1)이 위치한 A 구간(Zone A)에 대응하는 서브 표시 영역일 수 있고, 제2 서브 표시 영역(SDA2)은 제2 방향(DR2) 상에서의 나머지 구간(즉, B 구간(Zone B))에 대응하는 서브 표시 영역일 수 있다. 일 실시예에서, 제1 배선들(CL1)은, 제1 패드 영역(PA1)으로부터 표시 영역(DA)으로 이어지는 영역에서, 제1 패드들(PAD1)과 동일한 피치로 제2 방향(DR2)을 따라 배열될 수 있다. 제1 배선들(CL1)은 각각의 제2 배선들(CL2)에 연결될 수 있다.
제2 배선들(CL2)은 제1 배선들(CL1) 및 주사선들(SL)과 교차하도록 표시 영역(DA)에 배열되어, 제1 배선들(CL1)을 각각의 주사선들(SL)에 연결할 수 있다. 예를 들어, 제2 배선들(CL2)은 각각이 제2 방향(DR2)으로 연장되며, 각각의 제1 배선들(CL1) 및 주사선들(SL)과 교차하는 지점들에서 상기 제1 배선들(CL1) 및 주사선들(SL)에 연결될 수 있다.
제2 패드 영역(PA2)은 제2 방향(DR2) 상에서 표시 영역(DA)의 일측에 위치하며, 제2 패드 영역(PA2)에는 제1 방향(DR1)을 따라 제2 패드들(PAD2)이 배열될 수 있다. 제2 패드들(PAD2)은 각각의 제3 배선들(CL3)에 연결될 수 있다.
제3 배선들(CL3)은 제2 패드 영역(PA2)으로부터 제2 방향(DR2)을 따라 표시 영역(DA)으로 연장될 수 있다. 표시 영역(DA)의 내부에서, 제3 배선들(CL3)은 제3 서브 표시 영역(SDA3)에 배치되고 제4 서브 표시 영역(SDA4)에는 배치되지 않을 수 있다.
제3 서브 표시 영역(SDA3)은 제2 패드 영역(PA2)에 대응하는 C 구간(Zone C)의 서브 표시 영역일 수 있고, 제4 서브 표시 영역(SDA4)은 제1 방향(DR1) 상에서의 C 구간을 제외한 나머지 구간에 대응하는 서브 표시 영역일 수 있다. 예를 들어, 제3 서브 표시 영역(SDA3)은 제1 방향(DR1) 상에서 제2 패드 영역(PA2)이 위치한 C 구간(Zone C)에 대응하는 서브 표시 영역일 수 있고, 제4 서브 표시 영역(SDA4)은 제1 방향(DR1) 상에서의 C 구간을 제외한 D 구간(Zone D)에 대응하는 서브 표시 영역일 수 있다. 일 실시예에서, 제3 배선들(CL3)은, 제2 패드 영역(PA2)으로부터 표시 영역(DA)으로 이어지는 영역에서, 제2 패드들(PAD2)과 동일한 피치로 제1 방향(DR1)을 따라 배열될 수 있다. 제3 배선들(CL3)은 각각의 제4 배선들(CL4)에 연결될 수 있다.
제4 배선들(CL4)은 제3 배선들(CL3) 및 데이터선들(DL)과 교차하도록 표시 영역(DA)에 배열되어, 제3 배선들(CL3)을 각각의 데이터선들(DL)에 연결할 수 있다. 예를 들어, 제4 배선들(CL4)은 각각이 제1 방향(DR1)으로 연장되며, 각각의 제3 배선들(CL3) 및 데이터선들(DL)과 교차하는 지점들에서 상기 제3 배선들(CL3) 및 데이터선들(DL)에 연결될 수 있다.
도 7은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 7은 도 4의 실시예에 의한 제1 배선들(CL1) 및 제2 배선들(CL2)을 포함한 표시 영역(DA)(일 예로, 제1 서브 표시 영역(SDA1))의 일 부분을 나타낸다. 도 7에서는, 네 개의 화소들(PX)이 배열된 네 개의 화소 영역들(PXA) 및 상기 화소 영역들(PXA)의 주변에 위치한 제1 및 제2 배선 영역들(LA1, LA2)의 일 부분을 중심으로 표시 영역(DA)을 도시하기로 한다.
일 실시예에서, 제1 배선 영역들(LA1) 및 제2 배선 영역들(LA2)은 각각의 화소들(PX)이 배치된 화소 영역들(PXA)과 중첩되지 않을 수 있다. 예를 들어, 제1 배선 영역들(LA1) 및 제2 배선 영역들(LA2) 각각은 인접한 화소들(PX)의 화소 회로들(PXC) 및 발광부들(EMU)과 중첩되지 않을 수 있다. 다른 실시예에서, 제1 배선 영역들(LA1) 및 제2 배선 영역들(LA2) 중 적어도 하나는, 인접한 적어도 하나의 화소 영역(PXA)과 중첩될 수 있다. 예를 들어, 제1 배선 영역들(LA1) 및/또는 제2 배선 영역들(LA2)은 인접한 화소들(PX)의 발광부들(EMU)과 일부 중첩될 수 있다.
도 7에서는 각각의 화소 영역(PXA)이 이에 대응하는 주사선(SL), 데이터선(DL), 센싱선(SENL), 제1 전원선(PL1) 및/또는 제2 전원선(PL2)을 포함하는 것으로 가정하여, 본 발명의 실시예에 따른 표시 영역(DA)의 구조를 설명하기로 한다. 다만, 주사선들(SL), 데이터선들(DL), 센싱선들(SENL), 제1 전원선들(PL1) 및/또는 제2 전원선들(PL2)은, 화소 영역들(PXA)에 배치되지 않고, 제1 배선들(CL1) 및/또는 제2 배선들(CL2)과 함께 제1 배선 영역들(LA1) 및/또는 제2 배선 영역들(LA2)에 배치되는 구성으로 간주될 수도 있다. 즉, 각각의 화소 영역(PXA)은 해당 화소(PX)를 구성하는 서브 화소들(SPX)의 화소 회로들(PXC) 및 발광부들(EMU)을 포함하는 영역일 수 있고, 상기 서브 화소들(SPX)에 연결되는 적어도 하나의 신호선 및/또는 전원선을 선택적으로 포함하는 영역일 수 있다.
도 1 내지 도 7을 참조하면, 표시 영역(DA)은 각각의 화소들(PX)이 배치 및/또는 형성된 화소 영역들(PXA)과, 상기 화소 영역들(PXA)의 사이에 위치한 제1 배선 영역들(LA1) 및 제2 배선 영역들(LA2)을 포함할 수 있다.
각각의 화소(PX)는 복수의 서브 화소들(SPX)을 포함할 수 있다. 일 예로, 각각의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 상기 화소(PX)가 형성된 화소 영역(PXA)은 서브 화소들(SPX)의 화소 회로들(PXC) 및 발광부들(EMU)이 형성되는 영역을 포괄할 수 있다.
각각의 화소(PX)가 복수의 서브 화소들(SPX)을 포함할 경우, 각각의 화소 열에는 복수의 서브 데이터선들이 형성될 수 있다. 예를 들어, 각각의 데이터선(DL)은 해당 화소 열의 제1 서브 화소들(SPX1)에 연결되는 제1 서브 데이터선(D1), 제2 서브 화소들(SPX2)에 연결되는 제2 서브 데이터선(D2), 및 제3 서브 화소들(SPX3)에 연결되는 제3 서브 데이터선(D3)을 포함할 수 있다.
각각의 서브 화소(SPX)는 각각의 화소 회로(PXC) 및 발광부(EMU)를 포함할 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 제1 화소 회로(PXC1) 및 제1 발광부(EMU1)를 포함하고, 제2 서브 화소(SPX2)는 제2 화소 회로(PXC2) 및 제2 발광부(EMU2)를 포함하며, 제3 서브 화소(SPX3)는 제3 화소 회로(PXC3) 및 제3 발광부(EMU3)를 포함할 수 있다. 서브 화소들(SPX)의 화소 회로들(SPX)은 각 화소 영역(PXA)의 화소 회로층(도 8의 PCL)에 배치되고, 서브 화소들(SPX)의 발광부들(EMU)은 각각의 화소 회로들(SPX)과 중첩되도록 각 화소 영역(PXA)의 표시층(도 8의 DPL)에 배치될 수 있다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 각 화소 영역(PXA)의 화소 회로 영역(PXCA)에 배치되며, 제2 방향(DR2)을 따라 배열될 수 있다. 일 실시예에서, 제3 화소 회로(PXC3)는 제2 방향(DR2) 상에서 화소 회로 영역(PXCA)의 중앙에 위치하고, 제1 및 제2 화소 회로들(PXC1, PXC2)은 제2 방향(DR2) 상에서 제3 화소 회로(PXC3)의 양측에 배치될 수 있다. 다만, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)의 위치 및/또는 배열 순서는 실시예에 따라 변경될 수 있다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 각각의 주사선(SL)(일 예로, 각 화소 행의 주사선(SL))에 공통으로 연결되며, 서로 다른 서브 데이터선들에 연결될 수 있다. 예를 들어, 제1 화소 회로(PXC1)는 제1 서브 데이터선(D1)에 연결되고, 제2 화소 회로(PXC2)는 제2 서브 데이터선(D2)에 연결되며, 제3 화소 회로(PXC3)는 제3 서브 데이터선(D3)에 연결될 수 있다.
또한, 도 2의 실시예에서와 같이 각각의 화소 회로(PXC)가 센싱선(SENL)에 더 연결되는 경우, 표시 영역(DA)은 적어도 하나의 화소 열마다 형성된 센싱선들(SENL)을 더 포함할 수 있다. 예를 들어, 각각의 화소 열마다 하나의 센싱선(SENL)이 형성되고, 상기 센싱선(SENL)은 해당 화소 열의 화소 회로들(PXC)에 공통으로 연결될 수 있다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 제1 전원선(PL1)에 공통으로 연결될 수 있다. 일 실시예에서, 제1 전원선(PL1)은 각각의 화소 열마다 형성되며, 제2 방향(DR2)을 따라 연장될 수 있으나, 이에 한정되지는 않는다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 각각의 제1 컨택홀들(CH1)을 통해 각각 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)에 연결될 수 있다.
제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 각각의 화소 회로들(PXC) 및 제2 전원선(PL2)에 연결될 수 있다. 일 실시예에서, 제2 전원선(PL2)은, 적어도 하나의 화소 열마다 형성된 제2A 전원선(PL2A)과, 적어도 하나의 화소 행마다 형성된 제2B 전원선(PL2B)을 포함하며, 제2A 전원선(PL2A)과 제2B 전원선(PL2B)은 서로 연결될 수 있다.
제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 각 화소 영역(PXA)에서 제1 방향(DR1)을 따라 배열될 수 있다. 일 실시예에서, 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 제1 방향(DR1)을 따라 순차적으로 배치될 수 있다. 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 적어도 하나의 신호선(일 예로, 각각의 주사선(SL), 데이터선(DL) 및/또는 센싱선(SENL)) 및/또는 전원선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2))과 중첩되거나, 중첩되지 않을 수 있다. 또한, 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 적어도 하나의 제1 배선(CL1) 및/또는 제2 배선(CL2)과 중첩되거나, 중첩되지 않을 수 있다.
한편, 도 7의 실시예에서는 서브 화소들(SPX)의 화소 회로들(PXC)과 발광부들(EMU)이 서로 다른 방향을 따라 배열되는 실시예를 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 서브 화소들(SPX)의 화소 회로들(PXC)과 발광부들(EMU)은 각각 화소 회로층 및 표시층에 배치되는 것으로서, 각 층의 공간을 효율적으로 활용하도록 다양한 방식으로 배열될 수 있다.
일 예로, 화소 회로들(PXC)은, 각각의 발광부들(EMU)과 연결될 수 있는 위치의 각 회로 영역에 배치되며, 화소 회로층의 각 화소 영역(PXA) 내에서 그 면적이 축소 또는 최적화되도록 컴팩트하게 설계될 수 있다. 이에 따라, 화소 회로층의 공간 활용률을 높일 수 있다. 예를 들어, 화소 회로 영역(PXCA)을 축소함에 따라, 이웃한 화소 행들의 사이에 제1 배선 영역들(LA1)(일 예로, 각각의 가로 배선 영역들)을 형성하기 위한 배선 공간을 확보하고, 각각의 제1 배선 영역(LA1)에 적어도 하나의 제1 배선(CL1)을 형성할 수 있다. 유사하게, 이웃한 화소 열들의 사이에 제2 배선 영역들(LA2)을 형성하기 위한 배선 공간을 확보하고, 각각의 제2 배선 영역(LA2)에 각각 적어도 하나의 제2 배선(CL2)을 형성할 수 있다.
제1 배선 영역들(LA1)은 표시 영역(DA)에 위치한 화소 행들 중 적어도 일부의 이웃한 화소 행들의 사이에 위치하며, 각각이 제1 방향(DR1)으로 연장될 수 있다. 일 예로, 각각의 제1 배선 영역(LA1)은 이웃한 두 화소 행들의 화소 회로 영역들(PXCA)의 사이에 위치할 수 있다.
예를 들어, 도 4의 실시예에서와 같이 제1 서브 표시 영역(SDA1)에 제1 배선들(CL1)을 배치하는 경우, 제1 서브 표시 영역(SDA1)에 배열된 화소 행들 사이의 영역, 및/또는 제1 및 제2 서브 표시 영역들(SDA1, SDA2)의 경계 영역에 제1 배선 영역들(LA1)을 배치하고, 상기 제1 배선 영역들(LA1)에 제1 배선들(CL1)을 나누어 형성할 수 있다. 한편, 도 5의 실시예에서와 같이 제1 배선들(CL1')이 세로 방향을 따라 연장되는 경우에는, 제1 서브 표시 영역(SDA1')에 배열된 화소 열들 사이의 영역, 및/또는 제1 및 제2 서브 표시 영역들(SDA1', SDA2')의 경계 영역에 세로 방향의 제1 배선 영역들(일 예로, 세로 배선 영역들)을 배치하고, 상기 세로 방향의 제1 배선 영역들에 제1 배선들(CL1')을 나누어 형성할 수 있다.
제1 배선들(CL1)은 각각의 제1 배선 영역들(LA1)에서 제1 방향(DR1)을 따라 연장될 수 있다. 예를 들어, 제1 배선들(CL1)은 표시 영역(DA)의 내부에서 각각이 제1 방향(DR1)을 따라 연장되며, 실질적으로 서로 평행하게 배열될 수 있다. 각각의 제1 배선(CL1)은 이에 대응하는 어느 하나의 제2 배선(CL2)과 중첩되는 영역(일 예로, 상기 제2 배선(CL2)과 교차하는 영역)에서 상기 제2 배선(CL2)에 연결될 수 있다.
일 실시예에서, 제1 배선들(CL1)은 주사선들(SL)과 동일한 층에 상기 주사선들(SL)로부터 이격되어 배치될 수 있다. 한편, 도 5의 실시예에서와 같이 제1 배선들(CL1')이 데이터선들(DL)과 동일한 방향을 따라 연장될 경우, 상기 제1 배선들(CL1')은 데이터선들(DL)과 동일한 층에 상기 데이터선들(DL)로부터 이격되어 배치될 수 있다.
제2 배선 영역들(LA2)은 표시 영역(DA)에 위치한 화소 열들 중 적어도 일부의 이웃한 화소 열들의 사이에 위치하며, 각각이 제2 방향(DR2)으로 연장될 수 있다. 일 예로, 각각의 제2 배선 영역(LA2)은 이웃한 두 화소 열들의 화소 회로 영역들(PXCA)의 사이에 위치할 수 있다.
예를 들어, 표시 영역(DA)에 위치한 적어도 일부의 이웃한 화소 열들의 사이에 제2 배선 영역들(LA2)(일 예로, 각각의 세로 배선 영역들)을 배치하고, 상기 제2 배선 영역들(LA2)에 제2 배선들(CL2)을 나누어 배치할 수 있다. 한편, 도 5의 실시예에서와 같이 제2 배선들(CL2')이 가로 방향을 따라 연장되는 경우에는, 표시 영역(DA)에 위치한 화소 행들 중 적어도 일부의 이웃한 화소 행들의 사이에 가로 방향의 제2 배선 영역들(일 예로, 가로 배선 영역들)을 확보하고, 상기 가로 방향의 제2 배선 영역들에 제2 배선들(CL2')을 나누어 배치할 수 있다.
제2 배선들(CL2)은 각각의 제2 배선 영역들(LA2)에서 제2 방향(DR2)을 따라 연장될 수 있다. 예를 들어, 제2 배선들(CL2)은 표시 영역(DA)의 내부에서 각각이 제2 방향(DR2)을 따라 연장되며, 실질적으로 서로 평행하게 배열될 수 있다. 제1 배선 영역들(LA1) 및 제2 배선 영역들(LA2)이 교차하는 영역들에서, 제2 배선들(CL2)이 각각의 제1 배선들(CL1)에 연결될 수 있다.
일 실시예에서, 제2 배선들(CL2)은 데이터선들(DL)과 동일한 층에 상기 데이터선들(DL)로부터 이격되어 배치될 수 있다. 한편, 도 5의 실시예에서와 같이 제2 배선들(CL2')이 주사선들(SL)과 동일한 방향을 따라 연장될 경우, 상기 제2 배선들(CL2')은 주사선들(SL)과 동일한 층에 상기 주사선들(SL)로부터 이격되어 배치될 수 있다.
도 8은 본 발명의 일 실시예에 의한 표시 패널(DPN)을 나타내는 단면도이다. 예를 들어, 도 8은 표시 영역(DA)에 배치된 어느 하나의 화소 영역(PXA), 제1 배선 영역(LA1) 및 제2 배선 영역(LA2)을 중심으로 표시 패널(DPN)의 단면을 도시하기로 한다. 또한, 화소 영역(PXA)의 단면을 개시함에 있어서, 상기 화소 영역(PXA)에 배치된 어느 하나의 서브 화소(SPX)(일 예로, 제1 서브 화소(SPX1))의 단면을 개략적으로 도시하기로 한다. 서브 화소들(SPX)은 실질적으로 서로 유사한 단면 구조를 가지되, 각각의 서브 화소(SPX)를 구성하는 회로 소자들 및 상기 회로 소자들에 포함된 전극들의 크기, 위치 및/또는 형상 등은 실시예에 따라 변경될 수 있다.
도 8에서는 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 어느 하나의 서브 화소(SPX)에 구비된 제1 트랜지스터(M1)를 도시하며, 상기 화소 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 상기 서브 화소(SPX)의 발광부(EMU)에 연결되는 제2 전원선(PL2)(일 예로, 도 7의 제2B 전원선(PL2B))을 도시하기로 한다. 또한, 도 8에서는 상기 화소 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 각각 어느 하나의 제1 배선 영역(LA1) 및 제2 배선 영역(LA2)에 배치된 복수의 제1 배선들(CL1) 및 제2 배선들(CL2)을 도시하기로 한다.
도 1 내지 도 8을 참조하면, 표시 패널(DPN)은, 베이스 층(BSL), 화소 회로층(PCL), 및 표시층(DPL)을 포함할 수 있다. 화소 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL) 상에 서로 중첩되도록 배치될 수 있다. 일 예로, 화소 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치될 수 있다.
또한, 표시 패널(DPN)은, 표시층(DPL) 상에 배치된 컬러 필터층(CFL) 및/또는 봉지층(ENC)(또는, 보호층)을 더 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL) 및/또는 봉지층(ENC)은, 화소 회로층(PCL) 및 표시층(DPL)이 형성된 베이스 층(BSL)의 일면 상에 직접적으로 형성될 수 있으나, 이에 한정되지는 않는다.
화소 회로층(PCL)의 각 화소 영역(PXA)에는, 각 화소(PX)의 서브 화소들(SPX)을 구성하는 화소 회로들(PXC)이 형성될 수 있다. 예를 들어, 각각의 화소 회로 영역(PXCA)에는 서브 화소들(SPX)의 제1 트랜지스터들(M1)을 포함한 복수의 회로 소자들이 형성될 수 있다. 일 실시예에서, 화소 회로층(PCL)은 제1 트랜지스터들(M1)의 하부 금속층들(BML)을 더 포함할 수 있다.
화소 회로층(PCL)의 각 제1 배선 영역(LA1)에는 적어도 하나의 제1 배선(CL1)(일 예로, 복수의 제1 배선들(CL1))이 형성될 수 있다. 일 실시예에서, 제1 배선들(CL1)은 화소 회로들(PXC)의 회로 소자들과 함께 베이스 층(BSL) 상에 형성될 수 있다. 예를 들어, 제1 배선들(CL1)은 제1 트랜지스터들(M1)의 소스 전극들(SE) 및 드레인 전극들(DE)과 동일한 층에 배치되며, 상기 소스 전극들(SE) 및 드레인 전극들(DE)과 동시에 형성될 수 있다.
화소 회로층(PCL)의 각 제2 배선 영역(LA2)에는 적어도 하나의 제2 배선(CL2)(일 예로, 복수의 제1 배선들(CL2))이 형성될 수 있다. 일 실시예에서, 제2 배선들(CL2)은 화소 회로들(PXC)의 회로 소자들과 함께 베이스 층(BSL) 상에 형성될 수 있다. 예를 들어, 제2 배선들(CL2)은 제1 트랜지스터들(M1)의 하부 금속층들(BML)과 동일한 층에 배치되며, 상기 하부 금속층들(BML)과 동시에 형성될 수 있다.
또한, 화소 회로층(PCL)에는, 서브 화소들(SPX)에 연결되는 신호선들 및/또는 전원선들이 형성될 수 있다. 예를 들어, 화소 회로층(PCL)에는, 주사선들(SL), 데이터선들(DL), 센싱선들(SENL), 제1 전원선들(PL1) 및/또는 제2 전원선들(PL2)이 형성될 수 있다.
추가적으로, 화소 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치된 제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3) 및/또는 제4 절연층(INS4)을 포함할 수 있다.
화소 회로층(PCL)은 베이스 층(BSL) 상에 배치되며, 제1 트랜지스터들(M1)의 하부 금속층들(BML)을 포함한 제1 도전층을 포함할 수 있다. 제1 도전층은, 베이스 층(BSL)과 제1 절연층(INS1)의 사이에 배치되며, 서브 화소들(SPX)에 포함된 제1 트랜지스터들(M1)의 게이트 전극들(GE) 및/또는 반도체 패턴들(SCP)과 중첩되는 하부 금속층들(BML)을 포함할 수 있다. 일 실시예에서, 하부 금속층들(BML)은 제1 트랜지스터들(M1) 각각의 일 전극(일 예로, 소스 전극(SE))에 연결될 수 있다. 또한, 제1 도전층은 소정의 배선들을 더 포함할 수 있다. 예를 들어, 제1 도전층은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제1 도전층은, 제1 전원선들(PL1), 센싱선들(SENL), 데이터선들(DL), 제2A 전원선들(PL2A), 및 제2 배선들(CL2)을 포함할 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
제1 절연층(INS1) 상에는 반도체층이 배치될 수 있다. 반도체층은 트랜지스터들의 반도체 패턴들(SCP)을 포함할 수 있다. 예를 들어, 반도체층은 서브 화소들(SPX)에 포함된 제1 트랜지스터들(M1)의 반도체 패턴들(SCP)을 포함할 수 있다. 각각의 반도체 패턴(SCP)은 해당 트랜지스터의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다.
각각의 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 일 실시예에서, 제1 트랜지스터들(M1)의 반도체 패턴들(SCP)은 산화물 반도체를 포함할 수 있다. 제1 트랜지스터들(M1)의 반도체 패턴들(SCP)을 산화물 반도체로 형성하면, 제1 트랜지스터들(M1)의 이동도를 향상시킬 수 있다.
반도체층 상에는 제2 절연층(INS2)이 배치될 수 있다. 그리고, 제2 절연층(INS2) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 트랜지스터들의 게이트 전극들(GE)을 포함할 수 있다. 또한, 제2 도전층은 화소 회로들(PXC)에 구비되는 커패시터들(Cst) 각각의 일 전극 및/또는 브릿지 패턴들 등을 더 포함할 수 있다.
제2 도전층 상에는 제3 절연층(INS3)이 배치될 수 있다. 그리고, 제3 절연층(INS3) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 트랜지스터들의 소스 및 드레인 전극들(SE, DE)을 포함할 수 있다. 또한, 제3 도전층은 화소 회로들(PXC)에 구비되는 커패시터들(Cst) 각각의 일 전극, 소정의 배선들, 및/또는 브릿지 패턴들을 더 포함할 수 있다. 예를 들어, 제3 도전층은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제3 도전층은, 주사선들(SL), 제2B 전원선들(PL2B), 및 제1 배선들(CL1)을 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 이외에도 다양한 종류의 도전 물질을 포함할 수 있다.
제3 도전층 상에는 제4 절연층(INS4)이 배치될 수 있다. 일 실시예에서, 제4 절연층(INS4)은 유기 절연층을 포함하며, 화소 회로층(PCL)의 표면을 평탄화할 수 있다.
제4 절연층(INS4) 상에는 표시층(DPL)이 배치될 수 있다.
제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3) 및 제4 절연층(INS4) 각각은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3) 및 제4 절연층(INS4) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
표시층(DPL)은, 서브 화소들(SPX)의 발광부들(EMU)을 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 서브 화소(SPX)의 발광 영역에 배치된 제1 및 제2 전극들(ELT1, ELT2), 적어도 하나의 발광 소자(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 일 실시예에서, 각각의 발광부(EMU)는 도 3에 도시된 바와 같이 복수의 발광 소자들(LD)을 포함할 수 있다.
또한, 표시층(DPL)은, 화소 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 순차적으로 배치된, 제5 절연층(INS5), 제6 절연층(INS6), 뱅크(BNK), 절연 패턴(INP), 광 변환층(CCL) 및/또는 제7 절연층(INS7)을 더 포함할 수 있다.
제5 절연층(INS5)은 제4 절연층(INS4) 상에 제공 및/또는 형성될 수 있다. 일 실시예에서, 제5 절연층(INS5)은 각 서브 화소(SPX)의 발광 영역에 대응하는 개구부 또는 오목부를 가질 수 있다. 예를 들어, 제5 절연층(INS5)은 각 서브 화소(SPX)의 발광 영역에 제공된 발광 소자들(LD)을 둘러싸도록 상기 발광 영역에 대응하는 개구부 또는 오목부를 가질 수 있다. 다른 실시예에서, 제5 절연층(INS5)은 각각의 제1 전극(ELT1) 및 제2 전극(ELT2)의 하부에 개별적으로 배치되는 분리형 패턴들로 형성될 수도 있다.
제5 절연층(INS5)에 의해 제1 및 제2 전극들(ELT1, ELT2)이 발광 소자들(LD)의 주변에서 상부 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 제5 절연층(INS5)과 그 상부의 제1 및 제2 전극들(ELT1, ELT2)은, 발광 소자들(LD)의 주변에서 반사성의 돌출 패턴을 형성할 수 있다. 이에 따라, 서브 화소들(SPX)의 광 효율을 향상시킬 수 있다.
제5 절연층(INS5)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 또한, 제5 절연층(INS5)은 단일 층 또는 다중 층으로 이루어질 수 있다.
제5 절연층(INS5) 상에는, 발광부들(EMU)의 제1 및 제2 전극들(ELT1, ELT2)이 형성될 수 있다. 예를 들어, 각 서브 화소(SPX)의 발광 영역에서는 제5 절연층(INS5)의 상부에 해당 서브 화소(SPX)의 발광부(EMU)를 구성하는 제1 전극(ELT1) 및 제2 전극(ELT2)이 형성될 수 있다.
각각의 제1 전극(ELT1)은 각각의 제1 컨택홀(CH1)을 통해 해당 서브 화소(SPX)의 제1 트랜지스터(M1)와 연결되고, 각각의 제2 전극(ELT2)은 각각의 제2 컨택홀(CH2)을 통해 제2 전원선(PL2)(일 예로, 각 화소 행에 배치된 제2B 전원선(PL2B))에 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 다른 도전 물질을 포함할 수도 있다. 즉, 제1 및 제2 전극들(ELT1, ELT2)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은, 반사 전극층의 상부 및/또는 하부에 배치되는 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 상에는 제6 절연층(INS6)이 배치될 수 있다. 일 실시예에서, 제6 절연층(INS6)은, 제1 및 제2 전극들(ELT1, ELT2)이 형성된 표시 영역(DA) 상에 전면적으로 형성되되, 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 부분을 노출하는 개구부들을 포함할 수 있다. 다른 실시예에서, 제6 절연층(INS6)은 제1 및 제2 전극들(ELT1, ELT2)을 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 연결하기 위한 복수의 컨택홀들을 포함할 수도 있다. 제6 절연층(INS6)이 개구된 영역(또는, 제6 절연층(INS6)에 컨택홀들이 형성된 영역)에서 제1 및 제2 전극들(ELT1, ELT2)이 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 연결될 수 있다. 또 다른 실시예에서, 제6 절연층(INS6)은 발광 소자들(LD)이 배열된 영역의 하부에만 국부적으로 배치될 수도 있다.
제6 절연층(INS6)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제6 절연층(INS6)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2)이 제6 절연층(INS6)에 의해 커버됨에 따라, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되는 것을 방지할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
서브 화소들(SPX)의 발광부들(EMU)에 대응하는 각각의 발광 영역들에서, 제6 절연층(INS6) 상에 발광 소자들(LD)이 공급 및 정렬될 수 있다. 발광 소자들(LD)은 해당 발광부(EMU)의 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 정렬될 수 있다.
각각의 발광 소자(LD)는 어느 일 방향(일 예로, 제1 단부(EP1)로부터 제2 단부(EP2)의 방향)으로 순차적으로 배치된 제1 반도체층(SCL1)(일 예로, P형 반도체층), 활성층(ACT), 및 제2 반도체층(SCL2)(일 예로, N형 반도체층)을 포함할 수 있다. 또한, 각각의 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT), 및 제2 반도체층(SCL2)의 외주면(일 예로, 원기둥의 측면)을 감싸는 절연피막(INF)을 더 포함할 수 있다. 추가적으로, 각각의 발광 소자(LD)는 제1 단부(EP1) 및/또는 제2 단부(EP2)에 배치된 적어도 하나의 전극층을 선택적으로 더 포함할 수 있다. 일 예로, 각각의 발광 소자(LD)는 제1 단부(EP1)에 제공된 전극층(ETL)을 더 포함할 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형의 도펀트(일 예로, P형 도펀트)가 도핑된 P형 반도체층을 포함할 수 있다.
활성층(ACT)은 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질로 활성층(ACT)을 형성할 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
제2 반도체층(SCL2)은 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 적어도 하나의 N형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형의 도펀트(일 예로, N형 도펀트)가 도핑된 N형 반도체층일 수 있다.
전극층(ETL)은 제1 반도체층(SCL1)의 일측에 배치될 수 있다. 예를 들어, 전극층(ETL)은 제1 반도체층(SCL1)과 접하며, 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다. 전극층(ETL)은 제1 반도체층(SCL1)을 보호하며, 상기 제1 반도체층(SCL1)을 제1 컨택 전극(CNE1) 등에 원활히 연결하기 위한 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
전극층(ETL)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층(ETL)을 투과하지 않고 발광 소자(LD)의 외부로 방출되는 경우 전극층(ETL)은 불투명하게 형성될 수도 있다.
절연 피막(INF)은 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면을 감싸도록 발광 소자(LD)의 표면에 제공될 수 있다. 이에 따라, 발광 소자(LD)를 통한 쇼트 결함을 방지하고, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있고, 발광 소자들(LD)을 정렬하는 과정 등에서 상기 발광 소자들(LD)의 사이에 쇼트 결함이 발생하는 것을 방지할 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 전극층(ETL)(발광 소자(LD)가 전극층(ETL)을 포함하지 않을 경우, 제1 반도체층(SCL1)) 및 제2 반도체층(SCL2)을 노출할 수 있다. 이에 따라, 발광 소자(LD)를 소정의 전극 및/또는 배선에 연결할 수 있다.
한편, 발광 소자들(LD)의 공급에 앞서, 서브 화소들(SPX)의 발광 영역들의 주변에는 뱅크(BNK)가 형성될 수 있다. 예를 들어, 서브 화소들(SPX)의 발광 영역들을 둘러싸도록 제6 절연층(INS6) 상에 뱅크(BNK)가 형성될 수 있다. 이에 따라, 발광 소자들(LD)이 공급될 각각의 발광 영역을 규정할 수 있다. 일 예로, 뱅크(BNK)는 서브 화소들(SPX)의 발광 영역들에 대응하는 복수의 개구부들을 포함할 수 있다. 일 실시예에서, 뱅크(BNK)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 이에 따라, 서브 화소들(SPX) 사이의 광 간섭을 방지할 수 있다.
발광 소자들(LD)의 일 부분 상에는, 절연 패턴(들)(INP)이 배치될 수 있다. 예를 들어, 절연 패턴(INP)은, 해당 서브 화소(SPX)의 발광 영역에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에 국부적으로 배치될 수 있다. 발광 소자들(LD)의 상부에 절연 패턴(INP)을 형성하게 되면, 발광 소자들(LD)을 안정적으로 고정하고, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 안정적으로 분리할 수 있다.
절연 패턴(INP)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 절연 패턴(INP)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlXOY), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
절연 패턴(INP)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2) 상에는, 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성될 수 있다.
제1 및 제2 컨택 전극들(CNE2, CNE2)은 서로 분리되어 형성될 수 있다. 예를 들어, 각 서브 화소(SPX)의 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 절연 패턴(INP)을 사이에 개재하고, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 서로 이격되어 배치될 수 있다. 이에 따라, 제1 컨택 전극(CNE1)은 해당 서브 화소(SPX)에 제공된 발광 소자들(LD)의 제1 단부들(EP1)에 연결되고, 제2 컨택 전극(CNE2)은 상기 발광 소자들(LD)의 제2 단부들(EP2)에 연결될 수 있다.
또한, 제1 컨택 전극(CNE1)은 해당 서브 화소(SPX)의 제1 전극(ELT1)과 연결되도록 상기 제1 전극(ELT1)의 상부에 배치되고, 제2 컨택 전극(CNE2)은 해당 서브 화소(SPX)의 제2 전극(ELT2)과 연결되도록 상기 제2 전극(ELT2)의 상부에 배치될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 단부들(EP1)이 제1 전극(ELT1)에 연결되고, 상기 발광 소자들(LD)의 제2 단부들(EP2)이 제2 전극(ELT2)에 연결될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자들(LD)로부터 방출된 광이 투과할 수 있도록 투명한 도전성 물질을 포함할 수 있다.
일 실시예에서, 표시 패널(DPN)은 발광 소자들(LD)의 상부에 제공된 광 변환층(CCL)을 더 포함할 수 있다. 예를 들어, 발광 소자들(LD)이 배열된 각각의 발광부(EMU) 상에는 광 변환층(CCL)이 선택적으로 배치될 수 있다.
광 변환층(CCL)은, 발광 소자들(LD)로부터 방출된 빛의 파장 및/또는 색을 변환하는 파장 변환 입자들(또는 컬러 변환 입자들), 및/또는 발광 소자들(LD)로부터 방출된 빛을 산란시켜 출광 효율을 높이는 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 각각의 발광부(EMU) 상에는, 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷)을 포함하는 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함한 각각의 광 변환층(CCL)이 제공될 수 있다. 예를 들어, 어느 하나의 서브 화소(SPX)가 적색(또는, 녹색)의 화소로 설정되고, 상기 서브 화소(SPX)의 발광부(EMU)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 서브 화소(SPX)의 발광부(EMU) 상에는, 청색의 빛을 적색(또는, 녹색)의 빛으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 배치될 수 있다. 또한, 광 변환층(CCL)은 광 산란 입자들(SCT)을 더 포함할 수 있다.
서브 화소들(SPX)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 포함한 베이스 층(BSL)의 일면 상에는 제7 절연층(INS7)이 형성될 수 있다.
일 실시예에서, 제7 절연층(INS7)은 유기 절연막을 포함하며, 표시층(DPL)의 표면을 실질적으로 평탄화할 수 있다. 제7 절연층(INS7)은 발광부들(EMU) 및/또는 광 변환층들(CCL)을 보호할 수 있다.
제7 절연층(INS7) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 서브 화소들(SPX)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 서브 화소(SPX1)의 제1 발광부(EMU1) 상에 배치된 제1 컬러 필터(CF1), 제2 서브 화소(SPX2)의 제2 발광부(EMU2) 상에 배치된 제2 컬러 필터(CF2), 및 제3 서브 화소(SPX3)의 제3 발광부(EMU3) 상에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다. 일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 뱅크(BNK)가 형성된 비발광 영역 상에서 서로 중첩되도록 배치되어, 서브 화소들(SPX) 사이의 광 간섭을 차단할 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 각각 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)(특히, 상기 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3) 각각의 발광 영역)의 상부에 서로 분리되어 형성되고, 상기 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)의 사이에는 별도의 차광 패턴 등이 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제8 절연층(INS8)을 포함한 적어도 하나의 유기 및/ 또는 무기 절연막을 포함할 수 있다. 제8 절연층(INS8)은 화소 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록, 표시 영역(DA) 상에 전면적으로 형성될 수 있다.
제8 절연층(INS8)은, 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 제8 절연층(INS8)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 산화 알루미늄(AlXOY) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
일 실시예에서, 제8 절연층(INS8)은 다층 구조로 형성될 수 있다. 예를 들어, 제8 절연층(INS8)은, 적어도 두 층의 무기 절연막들과, 상기 적어도 두 층의 무기 절연막들의 사이에 개재된 적어도 한 층의 유기 절연막을 포함할 수 있다. 다만, 제8 절연층(INS8)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 또한, 실시예에 따라서는, 제8 절연층(INS8)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
도 9는 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 9는 도 7의 AR1 영역에 대응하는 레이아웃 구조를 나타내며, 특히 도 7의 AR1 영역에 배치되는 요소들 중 도 8의 화소 회로층(PCL)에 배치될 수 있는, 화소 회로들(PXC), 상기 화소 회로들(PXC)에 연결되는 신호선들(일 예로, 각각의 주사선(SL), 데이터선(DL) 및 센싱선(SENL)) 및 전원선들(일 예로, 제1 및 제2 전원선들(PL1, PL2)), 및 제1 및 제2 배선들(CL1, CL2)의 실시예를 나타낸다.
도 1 내지 도 9를 참조하면, 제1 화소 회로(PXC1), 제2 화소 회로(PXC2), 및 제3 화소 회로(PXC3)는, 각각 제1 회로 영역(SPXA1), 제2 회로 영역(SPXA2), 및 제3 회로 영역(SPXA3)에 배치될 수 있다. 각각의 화소 회로(PXC)는, 각각의 회로 영역(SPXA)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
각각의 제1 트랜지스터(M1)는 제1 반도체 패턴(SCP1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다. 또한, 각각의 제1 트랜지스터(M1)는 제1 게이트 전극(GE1)과 중첩되는 하부 금속층(BML)을 더 포함할 수 있다. 제1 반도체 패턴(SCP1)은, 제1 게이트 전극(GE1)과 중첩되며, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다. 제1 게이트 전극(GE1)은, 커패시터(Cst)의 하부 전극(LE), 및 제2 소스 전극(SE2)에 연결될 수 있다. 제1 소스 전극(SE1)은 커패시터(Cst)의 상부 전극(UE), 및 제3 소스 전극(SE3)에 연결될 수 있다. 또한, 제1 소스 전극(SE1)은 제1 컨택홀(CH1)을 통해 발광부(EMU)의 제1 전극(ELT1)에 연결될 수 있다. 제1 드레인 전극(DE1)은 제1 전원선(PL1)에 연결될 수 있다. 하부 금속층(BML)은 제1 소스 전극(SE1)에 연결될 수 있다.
제2 트랜지스터(M2)는 제2 반도체 패턴(SCP2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다. 제2 반도체 패턴(SCP2)은, 제2 게이트 전극(GE2)과 중첩되며, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다. 제2 게이트 전극(GE2)은, 주사선(SL)에 연결될 수 있다. 제2 소스 전극(SE2)은, 커패시터(Cst)의 하부 전극(LE), 및 제1 게이트 전극(GE1)에 연결될 수 있다. 제2 드레인 전극(DE2)은, 어느 하나의 서브 데이터선에 연결될 수 있다. 예를 들어, 제1 화소 회로(PXC1)의 제2 드레인 전극(DE2), 제2 화소 회로(PXC2)의 제2 드레인 전극(DE2), 및 제3 화소 회로(PXC3)의 제2 드레인 전극(DE2)은, 각각 제1 서브 데이터선(D1), 제2 서브 데이터선(D2), 및 제3 서브 데이터선(D3)에 연결될 수 있다.
제3 트랜지스터(M3)는 제3 반도체 패턴(SCP3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다. 제3 반도체 패턴(SCP3)은, 제3 게이트 전극(GE3)과 중첩되며, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)에 연결될 수 있다. 제3 게이트 전극(GE3)은, 주사선(SL)에 연결될 수 있다. 다른 실시예에서, 제3 게이트 전극(GE3)은 주사선(SL)과 분리된 별도의 제어선(SSL)에 연결될 수도 있다. 제3 소스 전극(SE3)은, 커패시터(Cst)의 상부 전극(UE), 및 제1 소스 전극(SE1)에 연결될 수 있다. 제3 드레인 전극(DE3)은, 센싱선(SENL)에 연결될 수 있다.
커패시터(Cst)는 하부 전극(LE) 및 상부 전극(UE)을 포함할 수 있다. 하부 전극(LE)은, 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)에 연결될 수 있다. 상부 전극(UE)은, 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)에 연결될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 하부 금속층들(BML), 센싱선들(SENL), 데이터선들(DL)(또는, 제1, 제2 및 제3 서브 데이터선들(D1, D2, D3)), 제2A 전원선들(PL2A), 및 제2 배선들(CL2)은, 화소 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 하부 금속층들(BML), 제2 배선들(CL2), 센싱선들(SENL), 데이터선들(DL)(또는, 제1, 제2 및 제3 서브 데이터선들(D1, D2, D3)) 및 제2A 전원선들(PL2A)은, 화소 회로층(PCL)의 제1 도전층(일 예로, 하부 도전층)에 배치될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 반도체 패턴들(SCP)은, 화소 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 반도체 패턴들(SCP)은, 화소 회로층(PCL)의 반도체층에 배치될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 게이트 전극들(GE), 및 커패시터들(Cst)의 하부 전극들(LE)은, 화소 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 게이트 전극들(GE), 및 커패시터들(Cst)의 하부 전극들(LE)은, 화소 회로층(PCL)의 제2 도전층(일 예로, 게이트층)에 배치될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 소스 전극들(SE), 드레인 전극들(DE), 커패시터들(Cst)의 상부 전극들(UE), 주사선들(SL), 제2B 전원선들(PL2B), 및 제1 배선들(CL1)은, 화소 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 소스 전극들(SE), 드레인 전극들(DE), 커패시터(Cst)의 상부 전극들(UE), 주사선들(SL), 제2B 전원선들(PL2B), 및 제1 배선들(CL1)은, 화소 회로층(PCL)의 제3 도전층(일 예로, 소스-드레인층)에 배치될 수 있다.
도 9의 실시예에서는, 화소 회로층(PCL)의 회로 소자들 및 배선들을 효율적으로 배치함으로써, 각 화소 회로 영역(PXCA)의 면적을 축소할 수 있다. 이에 따라, 화소 회로층(PCL)의 화소 회로 영역들(PXCA)의 사이(일 예로, 인접한 화소 행들의 화소 회로 영역들(PXCA)의 사이, 및 인접한 화소 열들의 화소 회로 영역들(PXCA)의 사이)에 제1 배선 영역들(LA1) 및 제2 배선 영역들(LA2)을 배치하기 위한 공간을 확보할 수 있다.
도 10은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 10은 도 9의 AR1 영역에 대응하는 표시 영역(DA)의 일 영역을 나타내는 것으로서, 특히 한 쌍의 제1 배선(CL1) 및 제2 배선(CL2)이 연결되는 제1 연결부(CNT1) 및 그 주변 영역을 나타낸다.
도 1 내지 도 10을 참조하면, 어느 하나의 제1 패드(PAD1)와 이에 대응하는 어느 하나의 주사선(SL)(또는, 어느 하나의 제1 패드(PAD1')와 이에 대응하는 어느 하나의 데이터선(DL) 또는 서브 데이터선)을 연결하는 한 쌍의 제1 배선(CL1) 및 제2 배선(CL2)은 서로 교차하는 영역에서 제1 컨택부(CNT1)를 통해 서로 연결될 수 있다. 제1 컨택부(CNT1)는 적어도 하나의 컨택홀을 포함할 수 있다. 이러한 방식으로, 제1 배선들(CL1)은, 제1 배선 영역들(LA1) 및 제2 배선 영역들(LA2)이 교차하는 영역들에서, 각각의 제1 컨택부들(CNT1)을 통해 각각의 제2 배선들(CL2)에 연결될 수 있다.
도 11은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 11은 도 9의 AR1 영역에 대응하는 표시 영역(DA)의 일 영역을 나타내는 것으로서, 특히 한 쌍의 제2 배선(CL2) 및 주사선(SL)이 연결되는 제2 연결부(CNT2) 및 그 주변 영역을 나타낸다.
도 1 내지 도 11을 참조하면, 어느 하나의 제1 패드(PAD1)와 이에 대응하는 어느 하나의 주사선(SL)을 연결하기 위한 제2 배선(CL2)은, 상기 주사선(SL)과 교차하는 영역에서 제2 컨택부(CNT2)를 통해 상기 주사선(SL)에 연결될 수 있다. 제2 컨택부(CNT2)는 적어도 하나의 컨택홀을 포함할 수 있다. 이러한 방식으로, 제2 배선들(CL2)은 각각의 제2 컨택부들(CNT2)을 통해 각각의 주사선들(SL)에 연결될 수 있다.
도 12는 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 12는 도 9의 AR1 영역에 대응하는 표시 영역(DA)의 일 영역을 나타낸다. 도 12에서는, 도 5의 실시예에서와 같이 제1 및 제2 배선들(CL1', CL2')을 통해 제1 패드들(PAD1')을 각각의 데이터선들(DL)에 연결하는 실시예에서, 어느 하나의 제2 배선(CL2') 및 이에 대응하는 데이터선(DL)이 연결되는 제3 연결부(CNT3) 및 그 주변 영역을 나타낸다.
도 1 내지 도 12를 참조하면, 제1 배선들(CL1')은 제1 방향(DR1')으로 연장된 제1 배선 영역(LA1')에 배치되며, 제1 방향(DR1')으로 연장될 수 있다. 일 실시예에서, 제1 배선들(CL1')은 하부 금속층들(BML), 센싱선들(SENL), 데이터선들(DL)(또는, 제1, 제2 및 제3 서브 데이터선들(D1, D2, D3)) 및 제2A 전원선들(PL2A)과 동일한 층에 배치될 수 있다.
제2 배선들(CL2')은 제2 방향(DR2')으로 연장된 제2 배선 영역(LA2')에 배치되며, 제2 방향(DR2')으로 연장될 수 있다. 일 실시예에서, 제2 배선들(CL2')은 소스 전극들(SE), 드레인 전극들(DE), 커패시터들(Cst)의 상부 전극들(UE), 주사선들(SL) 및 제2B 전원선들(PL2B)과 동일한 층에 배치될 수 있다.
어느 하나의 제1 패드(PAD1')와 이에 대응하는 어느 하나의 데이터선(DL), 일 예로, 어느 하나의 제3 서브 데이터선(D3)을 연결하기 위한 제2 배선(CL2')은, 상기 제3 서브 데이터선(D3)과 교차하는 영역에서 제3 컨택부(CNT3)를 통해 상기 제3 서브 데이터선(D3)에 연결될 수 있다. 제3 컨택부(CNT3)는 적어도 하나의 컨택홀을 포함할 수 있다. 이러한 방식으로, 제2 배선들(CL2')은 각각의 제3 컨택부들(CNT3)을 통해 각각의 데이터선들(DL)에 연결될 수 있다. 또한, 제2 배선들(CL2')은 제1 배선들(CL1')과 교차하는 영역들에서, 각각의 제1 배선들(CL1')에 연결될 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치(DD)는, 표시 영역(DA)에서 제1 방향(DR1 또는 DR1')을 따라 연장된 제1 신호선들(SLI1 또는 SLI1')(일 예로, 주사선들(SL) 또는 데이터선들(DL)), 표시 영역(DA)의 일측에 위치한 제1 패드 영역(PA1 또는 PA1')으로부터 표시 영역(DA)으로 연장되며 각각의 제1 패드들(PAD1 또는 PAD1')에 연결된 제1 배선들(CL1 또는 CL1'), 및 표시 영역(DA)에서 제1 배선들(CL1 또는 CL1')과 제1 신호선들(SLI1 또는 SLI1')을 연결하는 제2 배선들(CL2 또는 CL2')을 포함할 수 있다. 제1 배선들(CL1 또는 CL1')은, 제1 패드 영역(PA1 또는 PA1')으로부터 제1 방향(DR1 또는 DR1')을 따라 표시 영역(DA)으로 연장되며, 표시 영역(DA) 내에서는 제1 패드 영역(PA1 또는 PA1')에 이웃한 구간의 제1 서브 표시 영역(SDA1 또는 SDA1')에만 배열될 수 있다.
이러한 본 발명의 실시예들에 따르면, 제1 패드 영역(PA1 또는 PA1')과 표시 영역(DA)의 사이에 팬-아웃 영역을 배치할 필요 없이, 제1 배선들(CL1 또는 CL1')을 제1 패드 영역(PA1 또는 PA1')으로부터 표시 영역(DA)으로 바로 연장할 수 있다. 이에 따라, 표시 장치(DD)의 비표시 영역(NA)을 축소할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
CL1, CL1': 제1 배선 CL2, CL2': 제2 배선
CL3: 제3 배선 CL4: 제4 배선
CNT1: 제1 컨택부 CNT2: 제2 컨택부
CNT3: 제3 컨택부 DA: 표시 영역
DD: 표시 장치 DL: 데이터선
DR1, DR1': 제1 방향 DR2, DR2': 제2 방향
DPN: 표시 패널 EMU: 발광부
LA1, LA1': 제1 배선 영역 LA2, LA2': 제2 배선 영역
LD: 발광 소자 PA1, PA1': 제1 패드 영역
PA2, PA2': 제2 패드 영역 PAD1, PAD1': 제1 패드
PAD2, PAD2': 제2 패드 PL1: 제1 전원선
PL2: 제2 전원선 PX: 화소
PXA: 화소 영역 PXC: 화소 회로
PXCA: 화소 회로 영역 SDA1, SDA1': 제1 서브 표시 영역
SDA2, SDA2': 제2 서브 표시 영역 SDA3: 제3 서브 표시 영역
SDA4: 제4 서브 표시 영역 SENL: 센싱선
SL: 주사선 SLI1, SLI1': 제1 신호선
SLI2, SLI2': 제2 신호선 SPX: 서브 화소

Claims (20)

  1. 표시 영역에 배열되며, 각각이 제1 방향으로 연장된 제1 신호선들;
    상기 표시 영역에 배열되며, 상기 제1 신호선들에 연결된 화소들;
    상기 제1 방향 상에서 상기 표시 영역의 일측에 위치한 제1 패드 영역에 배치되며, 제2 방향을 따라 배열된 제1 패드들;
    상기 제1 패드 영역으로부터 상기 제1 방향을 따라 상기 표시 영역으로 연장되며, 상기 제1 패드들에 연결된 제1 배선들; 및
    상기 표시 영역에 배열되며, 상기 제1 배선들과 상기 제1 신호선들을 연결하는 제2 배선들을 포함하고,
    상기 표시 영역은, 상기 제1 패드 영역에 대응하는 구간의 제1 서브 표시 영역과, 나머지 구간에 대응하는 제2 서브 표시 영역을 포함하며,
    상기 제1 배선들은, 상기 제1 및 제2 서브 표시 영역들 중 상기 제1 서브 표시 영역에만 배열되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 배선들은, 상기 제1 패드 영역으로부터 상기 표시 영역으로 이어지는 영역에서, 상기 제1 패드들과 동일한 피치로 상기 제2 방향을 따라 배열되는, 표시 장치.
  3. 제1 항에 있어서,
    상기 표시 영역은, 인접한 화소 행들의 사이에 위치하며 각각이 상기 제1 방향으로 연장되는 제1 배선 영역들을 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 배선들은, 상기 제1 배선 영역들에 배치되며, 각각이 상기 제1 방향을 따라 연장되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 표시 영역은, 인접한 화소 열들의 사이에 위치하며 각각이 상기 제2 방향으로 연장되는 제2 배선 영역들을 포함하고,
    상기 제2 배선들은, 상기 제2 배선 영역들에 배치되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 배선들은, 상기 제1 배선 영역들 및 상기 제2 배선 영역들이 교차하는 영역들에서, 각각의 제1 컨택부들을 통해 상기 제2 배선들에 연결되는, 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 배선 영역들은, 상기 인접한 화소 행들의 화소 회로 영역들의 사이에 위치하고,
    상기 제2 배선 영역들은, 상기 인접한 화소 열들의 화소 회로 영역들의 사이에 위치하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 배선들은, 각각이 상기 제2 방향을 따라 연장되며, 상기 제1 서브 표시 영역 및 상기 제2 서브 표시 영역에 배열되는, 표시 장치.
  9. 제1 항에 있어서,
    상기 화소들 각각은 복수의 서브 화소들을 포함하며,
    상기 서브 화소들 각각은,
    각각의 화소 영역에 위치하며, 각각의 제1 신호선에 연결된 화소 회로; 및
    상기 화소 회로와 중첩되도록 상기 화소 영역에 위치하며, 상기 화소 회로에 연결된 적어도 하나의 발광 소자를 포함한 발광부를 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 화소 영역에서,
    상기 서브 화소들의 화소 회로들은, 상기 제2 방향을 따라 배열되고,
    상기 서브 화소들의 발광부들은, 상기 제1 방향을 따라 배열되며 상기 화소 회로들과 중첩되는, 표시 장치.
  11. 제9 항에 있어서,
    상기 제1 배선들 및 상기 제2 배선들은, 상기 서브 화소들의 화소 회로들이 형성된 화소 회로층의 서로 다른 층에 배치되고,
    상기 제1 신호선들은 상기 제1 배선들과 동일한 층에 배치되는, 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 신호선들과 교차하도록 상기 표시 영역에 배열되며, 상기 화소들에 연결된 제2 신호선들을 더 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 배선들은, 상기 제1 신호선들과 동일한 층에 상기 제1 신호선들로부터 이격되어 배치되고,
    상기 제2 배선들은, 상기 제2 신호선들과 동일한 층에 상기 제2 신호선들로부터 이격되어 배치되는, 표시 장치.
  14. 제12 항에 있어서,
    상기 제1 신호선들은, 상기 화소들의 주사 신호들이 공급되는 주사선들을 포함하고,
    상기 제2 신호선들은, 상기 화소들의 데이터 신호들이 공급되는 데이터선들을 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 방향은, 상기 표시 영역의 가로 방향이고,
    상기 제2 방향은, 상기 표시 영역의 세로 방향인, 표시 장치.
  16. 제12 항에 있어서,
    상기 제1 신호선들은, 상기 화소들의 데이터 신호들이 공급되는 데이터선들을 포함하고,
    상기 제2 신호선들은, 상기 화소들의 주사 신호들이 공급되는 주사선들을 포함하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 방향은, 상기 표시 영역의 세로 방향이고,
    상기 제2 방향은, 상기 표시 영역의 가로 방향인, 표시 장치.
  18. 제12 항에 있어서,
    상기 제2 방향 상에서 상기 표시 영역의 일측에 위치한 제2 패드 영역에 배치되며, 상기 제1 방향을 따라 배열된 제2 패드들;
    상기 제2 패드 영역으로부터 상기 제2 방향을 따라 상기 표시 영역으로 연장되며, 상기 제2 패드들에 연결된 제3 배선들; 및
    상기 제3 배선들 및 상기 제2 신호선들과 교차하며, 상기 제3 배선들을 상기 제2 신호선들에 연결하는 제4 배선들을 더 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 표시 영역은, 상기 제2 패드 영역에 대응하는 구간의 제3 서브 표시 영역과, 상기 제1 방향 상에서 상기 제3 서브 표시 영역에 대응하는 구간을 제외한 나머지 구간에 대응하는 제4 서브 표시 영역을 포함하며,
    상기 제3 배선들은, 상기 제3 및 제4 서브 표시 영역들 중 상기 제3 서브 표시 영역에만 배열되는, 표시 장치.
  20. 제18 항에 있어서,
    상기 제3 배선들은, 상기 제2 패드 영역으로부터 상기 표시 영역으로 이어지는 영역에서, 상기 제2 패드들과 동일한 피치로 상기 제1 방향을 따라 배열되는, 표시 장치.
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