KR20230130208A - 표시 기판의 검사 방법 - Google Patents

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박준영
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의한 표시 기판은, 제1 방향 및 제2 방향을 따라 표시 영역에 배열되는 각각의 화소 영역들에 제공된 화소 패턴들을 포함할 수 있다. 상기 표시 기판의 검사 방법은, 상기 표시 기판을 촬상하여 상기 화소 패턴들에 대한 촬상 이미지를 획득하는 단계; 상기 제1 방향을 따라 배열된 적어도 두 개의 화소들을 하나의 화소 그룹으로 묶어 상기 촬상 이미지에 포함된 화소들을 그룹화하는 단계; 상기 촬상 이미지에 포함된 각각의 화소 그룹을 대상 화소 그룹으로 지정하는 단계; 상기 대상 화소 그룹의 화소 패턴들을 상기 대상 화소 그룹에 대하여 제3 방향에 위치한 인접 화소 그룹의 화소 패턴들과 비교하는 단계; 및 상기 대상 화소 그룹의 화소 패턴들에 대한 불량 여부를 판정하는 단계를 포함할 수 있다.

Description

표시 기판의 검사 방법{METHOD OF INSPECTING DISPLAY SUBSTRATE}
본 발명의 실시예들은 표시 기판의 검사 방법에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 서로 다른 형상의 화소 패턴들을 포함한 표시 기판의 검사 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 표시 기판은, 제1 방향 및 제2 방향을 따라 표시 영역에 배열되는 각각의 화소 영역들에 제공된 화소 패턴들을 포함할 수 있다. 상기 표시 기판의 검사 방법은, 상기 표시 기판을 촬상하여 상기 화소 패턴들에 대한 촬상 이미지를 획득하는 단계; 상기 제1 방향을 따라 배열된 적어도 두 개의 화소들을 하나의 화소 그룹으로 묶어 상기 촬상 이미지에 포함된 화소들을 그룹화하는 단계; 상기 촬상 이미지에 포함된 각각의 화소 그룹을 대상 화소 그룹으로 지정하는 단계; 상기 대상 화소 그룹의 화소 패턴들을 상기 대상 화소 그룹에 대하여 제3 방향에 위치한 인접 화소 그룹의 화소 패턴들과 비교하는 단계; 및 상기 대상 화소 그룹의 화소 패턴들에 대한 불량 여부를 판정하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 대하여 기울어진 사선 방향일 수 있다.
일 실시예에서, 상기 제1 방향은 상기 표시 영역의 수직 방향일 수 있고, 상기 제2 방향은 상기 표시 영역의 수평 방향일 수 있다.
일 실시예에서, 상기 인접 화소 그룹은, 상기 제3 방향에서 상기 대상 화소 그룹에 바로 인접하도록 상기 대상 화소 그룹의 일 측에 위치한 제1 화소 그룹; 상기 제3 방향에서 상기 대상 화소 그룹에 바로 인접하도록 상기 대상 화소 그룹의 다른 일 측에 위치한 제2 화소 그룹; 상기 제3 방향에서 상기 제1 화소 그룹에 바로 인접한 제3 화소 그룹; 및 상기 제3 방향에서 상기 제2 화소 그룹에 바로 인접한 제4 화소 그룹 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 제1 화소 그룹, 상기 제2 화소 그룹, 상기 제3 화소 그룹 및 상기 제4 화소 그룹 중 적어도 하나는, 상기 대상 화소 그룹과 동일한 형상의 화소 패턴들을 포함할 수 있다.
일 실시예에서, 상기 대상 화소 그룹의 화소 패턴들을 상기 인접 화소 그룹의 화소 패턴들과 비교하는 단계는, 상기 대상 화소 그룹의 화소 패턴들을 상기 제1 화소 그룹의 화소 패턴들과 비교하여 화소 패턴 일치 여부를 판단하는 단계를 포함할 수 있다.
일 실시예에서, 상기 대상 화소 그룹의 화소 패턴들과 상기 제1 화소 그룹의 화소 패턴들이 일치하는 경우, 상기 제1 화소 그룹의 화소 패턴들에 기초하여 상기 대상 화소 그룹의 화소 패턴들에 대한 불량 여부를 판정할 수 있다.
일 실시예에서, 상기 대상 화소 그룹의 화소 패턴들과 상기 제1 화소 그룹의 화소 패턴들이 일치하지 않는 경우, 상기 대상 화소 그룹의 화소 패턴들을 상기 제2 화소 그룹, 상기 제3 화소 그룹 및 상기 제4 화소 그룹의 화소 패턴들과 순차적으로 비교하는 단계를 진행하되, 상기 제2 화소 그룹, 상기 제3 화소 그룹 또는 상기 제4 화소 그룹의 화소 패턴들이 상기 대상 화소 그룹의 화소 패턴들과 일치하는 경우, 화소 패턴 비교 단계를 중단할 수 있다.
일 실시예에서, 상기 대상 화소 그룹의 화소 패턴들과 일치하는 것으로 판단된 상기 제2 화소 그룹, 상기 제3 화소 그룹 또는 상기 제4 화소 그룹의 화소 패턴들에 기초하여, 상기 대상 화소 그룹의 화소 패턴들에 대한 불량 여부를 판정할 수 있다.
일 실시예에서, 상기 화소 영역들은, 제1 화소들이 배치되는 제1 화소 영역들, 및 제2 화소들이 배치되는 제2 화소 영역들을 포함할 수 있다. 상기 화소 패턴들은, 상기 제1 화소 영역들에 제공된 제1 화소 패턴들, 및 상기 제2 화소 영역들에 제공되며 상기 제1 화소 패턴들과 상이한 제2 화소 패턴들을 포함할 수 있다.
일 실시예에서, 상기 제2 화소 영역들은, 상기 표시 영역의 적어도 일 영역에서 상기 제3 방향을 따라 배열될 수 있다.
일 실시예에서, 상기 화소 영역들은, 제3 화소들이 배치되는 제3 화소 영역들을 더 포함할 수 있다. 상기 화소 패턴들은, 상기 제3 화소 영역들에 제공되며 상기 제1 화소 패턴들 및 상기 제2 화소 패턴들과 상이한 제3 화소 패턴들을 더 포함할 수 있다.
일 실시예에서, 상기 표시 영역은, 상기 제2 화소들 중 어느 하나가 배치된 수직 라인을 포함할 수 있다. 상기 수직 라인은, 상기 제2 화소의 하단에 배치된 적어도 하나의 제1 화소, 및 상기 제2 화소의 상단에 배치된 적어도 하나의 제3 화소를 포함할 수 있다.
일 실시예에서, 상기 제1 화소 패턴들은, 상기 제1 화소들 각각의 화소 회로를 구성하는 도전 패턴들, 및 상기 제1 화소들 각각의 주변에 배치되는 배선들의 일 부분을 포함할 수 있다. 상기 제2 화소 패턴들은, 상기 제2 화소들 각각의 화소 회로를 구성하는 도전 패턴들, 및 상기 제2 화소들 각각의 주변에 배치되는 배선들의 일 부분을 포함할 수 있다. 상기 제3 화소 패턴들은, 상기 제3 화소들 각각의 화소 회로를 구성하는 도전 패턴들, 및 상기 제3 화소들 각각의 주변에 배치되는 배선들의 일 부분을 포함할 수 있다.
일 실시예에서, 상기 제1 화소 패턴들은, 상기 제1 방향으로 연장되며 서로 분리된 수직 전원선 및 수직 주사선 각각의 일 부분을 포함할 수 있다. 상기 수직 주사선은 상기 제2 화소 영역들 중 어느 하나에서 끊길 수 있다.
일 실시예에서, 상기 제3 화소 패턴들은, 상기 제1 방향으로 연장되며 서로 연결된 적어도 두 개의 패턴들을 포함한 상기 수직 전원선의 일 부분을 포함할 수 있다.
일 실시예에서, 상기 촬상 이미지를 획득하는 단계는, 상기 표시 영역의 제1 영역을 촬상하여 제1 촬상 이미지를 획득하는 단계; 및 상기 표시 영역의 제2 영역을 촬상하여 제2 촬상 이미지를 획득하는 단계를 포함할 수 있다. 상기 제1 영역 및 상기 제2 영역은 상기 제1 방향 및 상기 제2 방향 중 적어도 하나의 방향에서 서로 부분적으로 중첩할 수 있다.
일 실시예에서, 상기 제1 촬상 이미지에 기초하여, 상기 제1 촬상 이미지에 포함된 각각의 화소 그룹들에 포함된 화소 패턴들의 불량 여부를 판정할 수 있다. 상기 제2 촬상 이미지에 기초하여, 상기 제2 촬상 이미지에 포함된 각각의 화소 그룹들에 포함된 화소 패턴들의 불량 여부를 판정할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 기판의 검사 방법에 의하면, 화소들이 배열되는 제1 방향 및 제2 방향에 대하여 주기화되지 않는 화소 패턴들을 포함하는 표시 기판에 대하여 상기 화소 패턴들의 불량을 검출할 수 있다. 예를 들어, 제3 방향을 기준으로 한 화소 패턴들의 비교 방식을 적용하여 화소 패턴들에 대한 광학 검사를 실시함으로써, 화소 패턴들의 불량을 적절하게 검출할 수 있다.
일 실시예에서, 화소 패턴들에 대한 촬상 이미지를 획득함에 있어서, 제1 방향 및/또는 제2 방향을 따라 촬상 영역들이 서로 부분적으로 중첩하도록 표시 기판을 촬상할 수 있다. 이에 따라, 표시 영역의 전체에 걸쳐 화소 패턴들을 촬상하고, 상기 화소 패턴들에 대한 광학 검사를 실시할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 검사 장치를 나타내는 구성도이다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 3은 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 의한 표시 영역을 개략적으로 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 의한 표시 영역의 회로층을 나타내는 평면도이다.
도 7은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 8은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 9는 도 8의 제1 화소 영역에 제공되는 제1 화소 패턴들을 나타내는 평면도이다.
도 10은 도 8의 제2 화소 영역에 제공되는 제2 화소 패턴들을 나타내는 평면도이다.
도 11은 도 8의 제3 화소 영역에 제공되는 제3 화소 패턴들을 나타내는 평면도이다.
도 12 및 도 13은 표시 영역에 대한 촬상 이미지, 및 상기 촬상 이미지를 이용한 표시 기판의 검사 방법을 나타내는 평면도들이다.
도 14는 본 발명의 일 실시예에 의한 표시 영역, 및 상기 표시 영역을 포함한 표시 기판의 검사 방법을 나타내는 평면도이다.
도 15 및 도 16은 본 발명의 일 실시예에 의한 표시 영역, 및 상기 표시 영역을 촬상하는 방법을 나타내는 평면도들이다.
도 17 및 도 18은 본 발명의 일 실시예에 의한 표시 기판의 검사 방법을 나타내는 순서도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에서 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예들에 한정되지는 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면 전반에서, 서로 동일 또는 유사한 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 부호를 사용하였다. 도면을 참조하여 본 발명의 실시예들을 설명함에 있어서, 서로 동일 또는 유사한 요소들에 대한 중복적인 설명은 생략하거나, 간소화하기로 한다.
본 발명의 실시예들을 설명함에 있어서, "연결"이라 함은 물리적 및/또는 전기적인 연결을 포괄적으로 의미할 수 있다. 또한, 이는 직접적인 연결 및 간접적인 연결을 포괄적으로 의미할 수 있고, 일체형 연결 및 비일체형 연결을 포괄적으로 의미할 수 있다.
도 1은 본 발명의 일 실시예에 의한 검사 장치(100)를 나타내는 구성도이다. 일 실시예에서, 검사 장치(100)는 표시 기판(200)에 대한 광학 검사에 이용될 수 있는 광학 검사 장치일 수 있다.
도 1을 참조하면, 검사 장치(100)는, 스테이지(110), 조명부(120), 촬상부(130), 영상 처리부(140) 및 불량 판정부(150)를 포함할 수 있다.
스테이지(110)는 검사 대상물을 지지하기 위한 요소일 수 있다. 예를 들어, 스테이지(110) 상에 표시 기판(200)이 배치되어 안착될 수 있다.
일 실시예에서, 표시 기판(200)은 표시 장치의 화소들에 제공되는 회로 소자들 및 상기 화소들에 연결되는 배선들이 형성된 박막 트랜지스터 기판(또는, 백-플레인 기판)일 수 있다. 예를 들어, 표시 기판(200)은, 표시 패널(일 예로, 도 2의 표시 패널(DPN))에 포함되는 구성일 수 있고, 화소 회로들 및 배선들, 또는 그의 일 부분들이 제공 및/또는 형성되는 기판일 수 있다. 일 예로, 표시 기판(200)은, 도 5의 베이스 층(BSL), 및 상기 베이스 층(BSL) 상에 형성된 회로층(PCL)의 적어도 일 부분을 포함하는 기판일 수 있다. 일 실시예에서, 표시 기판(200)은, 도 5의 표시층(DPL), 컬러 필터층(CFL) 및 봉지층(ENC) 중 적어도 하나, 또는 그의 일 부분을 더 포함할 수도 있다.
일 실시예에서, 표시 기판(200)은, 제조 공정 중에, 및/또는 제조 공정이 완료된 이후에, 검사 장치(100)에 의해 수 차례 검사될 수 있다. 예를 들어, 표시 기판(200)을 형성하기 위한 각각의 패터닝 공정들이 완료될 때마다 검사 장치(100)를 이용하여 표시 기판(200)에 대한 광학 검사(일 예로, 광학 검사 방식을 이용한 화소 패턴들의 불량 검사)를 진행할 수 있다. 이에 따라, 표시 기판(200)에 대한 제조 공정을 실시간으로 모니터링하면서 표시 기판(200)을 적절하게 제조할 수 있다.
조명부(120)("조명 장치"라고도 함)는 표시 기판(200)에 광을 제공할 수 있다. 조명부(120)는 표시 기판(200)의 상부에서 표시 기판(200)에 광을 조사할 수 있으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 조명부(120)는 표시 기판(200)의 하부 및/또는 측면에서 표시 기판(200)에 광을 조사할 수도 있다.
촬상부(130)("촬상 장치"라고도 함)는 표시 기판(200)을 촬상할 수 있다. 예를 들어, 촬상부(130)는 표시 기판(200)에 제공 및/또는 형성된 화소 패턴들을 촬상할 수 있다.
화소 패턴들은, 표시 기판(200)의 화소 영역들에 형성된 회로 소자들(일 예로, 각 화소에 포함된 서브 화소들의 화소 회로들을 구성하는 회로 소자들) 및/또는 그의 일 부분들을 포함할 수 있다. 화소 패턴들은, 화소 영역들 및/또는 그 주변에 형성된 배선들 및/또는 그의 일 부분들("배선 패턴들"이라고도 함)을 더 포함할 수도 있다.
편의상, 본 발명의 실시예들을 설명함에 있어서, 각 화소가 제공 및/또는 배치되는 각 화소 영역의 내부 및/또는 그 주변에 배치되는 배선들의 일 부분들에 해당하는 배선 패턴들을, 해당 화소 영역에 제공된 화소 패턴들에 포함되는 구성들로 간주하기로 한다. 다만, 실시예에 따라서는 각 화소의 회로 소자들을 구성하는 화소 패턴들과, 상기 회로 소자들의 주변에 배치되는 배선 패턴들을 별개의 구성들로 간주할 수도 있다.
촬상부(130)에서 촬상된 이미지들은 영상 처리부(140)에 제공될 수 있다. 일 실시예에서, 촬상부(130)는 고해상도의 CCD(Charge Couple Device) 카메라를 포함할 수 있으나, 실시예들이 이에 한정되지는 않는다.
영상 처리부(140)("영상 처리 장치"라고도 함)는 촬상부(130)로부터 제공된 이미지들을 신호 처리하여 불량 판정부(150)에 제공할 수 있다. 예를 들어, 영상 처리부(140)는 촬상부(130)로부터 제공된 이미지들을 디지털 신호로 변환할 수 있다. 영상 처리 장치(140)에서 변환된 디지털 신호들은 이미지 정보로서 불량 판정부(150)에 제공될 수 있다.
불량 판정부(150)("판별부", "검사부" 또는 "검사 장치"라고도 함)는 영상 처리부(140)로부터 제공된 이미지 정보를 이용하여 표시 기판(200)의 불량을 검출할 수 있다. 예를 들어, 불량 판정부(150)는, 영상 처리부(140)로부터 제공된 이미지 정보에 기초하여, 표시 기판(200)의 화소 패턴들에 대한 불량 여부를 판정할 수 있다. 또한, 불량 판정부(150)는, 불량의 위치, 유형, 양상 및/또는 형상 등을 검출할 수 있다.
상술한 검사 장치(100)를 이용하여 표시 기판(200)에 대한 광학 검사(일 예로, 자동 광학 검사(AOI: Auto Optical Inspection))를 실시할 수 있다. 검사 장치(100)를 이용한 표시 기판(200)의 검사 방법은 이하의 실시예들에서 상세히 설명될 것이다.
도 2는 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(DD)는, 화소들(PXL)을 포함하는 표시 패널(DPN), 및 상기 표시 패널(DPN)에 연결된 적어도 하나의 회로 기판(FPC)을 포함할 수 있다. 일 실시예에서, 표시 장치(DD)는, 다수의 회로 기판들(FPC)을 포함할 수 있다.
표시 패널(DPN)은, 화소들(PXL)이 배치된 표시 영역(DA), 및 상기 표시 영역(DA)의 주변에 위치한 비표시 영역(NA)을 포함할 수 있다. 비표시 영역(NA)에는 화소들(PXL)에 전기적으로 연결되는 배선들 및/또는 패드들이 배치될 수 있다. 일 실시예에서, 비표시 영역(NA)은, 표시 영역(DA)을 둘러싸는 영역일 수 있고, 표시 패널(DPN)의 가장자리에 배치될 수 있다.
화소들(PXL)은 적어도 일 방향을 따라 표시 영역(DA)에 배열될 수 있다. 예를 들어, 화소들(PXL)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 표시 영역(DA)에 규칙적으로 배열될 수 있다. 일 실시예에서, 제1 방향(DR1)은 표시 영역(DA)의 수직 방향(또는, 세로 방향)일 수 있고, 제2 방향(DR2)은 표시 영역(DA)의 수평 방향(또는, 가로 방향)일 수 있다.
각각의 화소(PXL)는 적어도 하나의 서브 화소(일 예로, 도 3 및 도 4의 서브 화소(들)(SPX))를 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는 서로 다른 색의 빛을 방출하는 서브 화소들(SPX)을 포함할 수 있다.
회로 기판들(FPC)은 서로 다른 화소들(PXL)에 전기적으로 연결될 수 있다. 예를 들어, 회로 기판들(FPC)은 표시 영역(DA)의 서로 다른 서브 영역들(또는, 블록들)에 배열된 화소들(PXL)에 전기적으로 연결될 수 있다.
회로 기판들(FPC)에는 각각의 구동 회로들(DIC)이 실장될 수 있다. 또는, 회로 기판들(FPC)은 각각의 구동 회로들(DIC)이 실장된 다른 회로 기판에 전기적으로 연결될 수 있다.
구동 회로들(DIC)은 각각의 회로 기판들(FPC)을 통해 각각의 화소들(PXL)에 전기적으로 연결될 수 있다. 구동 회로들(DIC)은 각각의 화소들(PXL)을 구동하기 위한 구동 신호들 및/또는 구동 전원들을 각각의 화소들(PXL)로 공급할 수 있다.
구동 회로들(DIC)은, 화소들(PXL)(또는, 상기 화소들(PXL)을 구성하는 서브 화소들(SPX))의 주사선들 및/또는 제어선들로 각각의 주사 신호들 및/또는 제어 신호들을 공급하기 위한 주사 구동부("게이트 구동부"라고도 함), 및 상기 화소들(PXL)의 데이터선들로 각각의 데이터 신호들을 공급하기 위한 데이터 구동부("소스 구동부"라고도 함)를 포함할 수 있다. 일 실시예에서, 데이터 구동부는 화소들(PXL)의 특성을 센싱하기 위한 센싱 회로를 포함할 수 있다. 다른 실시예에서, 표시 장치(DD)는 데이터 구동부와 분리된 별개의 센싱 회로를 포함할 수 있다.
주사 구동부는 적어도 하나의 회로 기판(FPC)에 실장 및/또는 형성되거나, 상기 회로 기판(FPC)에 전기적으로 연결된 별개의 회로 기판에 실장 및/또는 형성될 수 있다. 다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 주사 구동부 또는 그의 일 부분은 표시 패널(DPN)에 내장될 수도 있다.
데이터 구동부는 회로 기판들(FPC)에 실장 및/또는 형성될 수 있다. 다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 데이터 구동부 또는 그의 일 부분은 회로 기판들(FPC)에 전기적으로 연결된 별개의 회로 기판에 실장 및/또는 형성되거나, 표시 패널(DPN)에 내장 또는 실장될 수 있다.
표시 장치(DD)는 추가적인 구동 요소를 더 포함할 수 있다. 예를 들어, 표시 장치(DD)는, 주사 구동부 및 데이터 구동부에 전기적으로 연결되는 타이밍 제어부, 및 화소들(PXL), 주사 구동부 및 데이터 구동부에 전기적으로 연결되는 전원전압 생성부를 더 포함할 수 있다. 일 실시예에서, 타이밍 제어부 및 전원전압 생성부는, 회로 기판들(FPC)에 전기적으로 연결된 별개의 회로 기판에 실장 및/또는 형성될 수 있으나, 실시예들이 이에 한정되지는 않는다.
일 실시예에서, 구동 회로들(DIC) 및 이를 포함한 회로 기판들(FPC)은 표시 영역(DA)의 어느 일 변에 인접하도록 표시 패널(DPN)의 일 가장자리 영역에만 배치 및/또는 연결될 수 있다. 예를 들어, 회로 기판들(FPC)은 표시 패널(DPN)의 하단 가장자리 영역(또는, 상단 가장자리 영역)에 대응하는 비표시 영역(NA)의 일 영역 상에만 배치될 수 있고, 표시 장치(DD)는 표시 패널(DPN)의 하단 가장자리 영역(또는, 상단 가장자리 영역)에 배치된 패드들 및 상기 패드들에 전기적으로 연결된 적어도 하나의 구동 회로(DIC)를 통해 주사 신호들을 공급하는 단변 구동형 표시 장치(Single Side Driving Display)일 수 있다. 단변 구동형 표시 장치의 경우, 표시 패널(DPN)의 비표시 영역(NA) 중 표시 영역(DA)의 다른 변들에 접하는 나머지 영역들(일 예로, 표시 영역(DA)의 상단 영역, 좌측 영역 및 우측 영역에 위치한, 비표시 영역(NA)의 나머지 영역들) 상에는 회로 기판들(FPC)(또는, 회로 기판들(FPC)과의 연결을 위한 패드들)이 배치되지 않을 수 있다. 이에 따라, 상기 비표시 영역(NA)의 나머지 영역들에서, 상기 비표시 영역(NA)의 폭 및/또는 면적을 축소 또는 최소화할 수 있다.
도 3은 본 발명의 일 실시예에 의한 서브 화소(SPX)를 나타내는 회로도이다. 예를 들어, 도 3은 도 2의 화소(PXL)에 포함될 수 있는 하나의 서브 화소(SPX)를 나타낸다. 일 실시예에서, 각각의 화소(PXL)에 포함되는 서브 화소들(SPX)은 실질적으로 서로 동일 또는 유사한 회로적 구성을 가질 수 있다. 또한, 표시 영역(DA)에 배치되는 화소들(PXL)은 실질적으로 서로 동일 또는 유사하게 구성될 수 있다.
도 3을 참조하면, 서브 화소(SPX)는, 주사선(SL), 데이터선(DL)(또는, 서브 데이터선), 제1 전원선(PL1) 및 제2 전원선(PL2)에 연결될 수 있다. 일 실시예에서, 서브 화소(SPX)는 적어도 하나의 다른 전원선 및/또는 신호선에 더 연결될 수 있다. 예를 들어, 서브 화소(SPX)는 초기화 전원선(INL)(또는, 센싱선) 및/또는 제어선(SSL)에 더 연결될 수 있다.
서브 화소(SPX)는 각각의 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 서브 화소(SPX)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 주사선(SL) 및 데이터선(DL)에 연결될 수 있고, 제1 전원선(PL1)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 제1 주사 신호가 공급되는 주사선(SL), 데이터 신호가 공급되는 데이터선(DL), 제1 전원(VDD)의 전압이 공급되는 제1 전원선(PL1), 및 발광부(EMU)의 제1 전극(ELT1)에 연결될 수 있다.
일 실시예에서, 화소 회로(PXC)는, 제2 주사 신호가 공급되는 제어선(SSL), 및 표시 기간 또는 센싱 기간에 대응하여 초기화 전원(또는, 레퍼런스 전원) 또는 센싱 회로에 연결되는 초기화 전원선(INL)에 더 연결될 수 있다. 일 실시예에서, 제2 주사 신호는 제1 주사 신호와 동일하거나 상이한 신호일 수 있다. 제2 주사 신호가 제1 주사 신호와 동일한 신호인 경우, 제어선(SSL)은 주사선(SL)과 통합될 수도 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터(M) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원선(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 서로 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는, 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)과 발광부(EMU)의 제1 전극(ELT1)(일 예로, 애노드 전극)이 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 서브 화소(SPX)의 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)(또는, 백 게이트 전극)을 더 포함할 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제1 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 제1 주사 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 서브 화소(SPX)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 커패시터(Cst)의 다른 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있다.
제3 트랜지스터(M3)는 제2 노드(N2)와 초기화 전원선(INL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어선(SSL)(또는, 주사선(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어선(SSL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제2 주사 신호(또는, 제1 주사 신호)가 공급될 때 턴-온되어, 초기화 전원선(INL)으로 공급되는 레퍼런스 전압(또는, 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 초기화 전원선(INL)으로 전달할 수 있다. 초기화 전원선(INL)을 통해 센싱 회로로 전달된 제2 노드(N2)의 전압은, 타이밍 제어부에 제공되어 화소들(PXL)(또는, 서브 화소들(SPX))의 특성 편차를 보상하는 등에 이용될 수 있다.
한편, 도 3에서는 화소 회로(PXC)에 포함되는 트랜지스터들(M)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 서브 화소(SPX)의 구조 및 구동 방식은 실시예들에 따라 다양하게 변경될 수 있다.
발광부(EMU)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된, 제1 전극(ELT1), 제2 전극(ELT2) 및 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및/또는 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결된 제1 전극(ELT1), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결된 제2 전극(ELT2), 및 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 하이 레벨의 화소 전압을 공급하기 위한 고전위 전원일 수 있고, 제2 전원(VSS)은 로우 레벨의 화소 전압을 공급하기 위한 저전위 전원일 수 있다.
일 실시예에서, 발광부(EMU)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 순방향으로 병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 소자들(LD)의 제1 단부들(EP1)은 제1 전극(ELT1)에 공통으로 연결될 수 있고, 발광 소자들(LD)의 제2 단부들(EP2)은 제2 전극(ELT2)에 공통으로 연결될 수 있다. 다른 실시예에서, 서브 화소(SPX)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직렬로만 연결된 발광 소자들(LD)을 포함하거나, 상기 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 순방향으로 연결된 단일의 발광 소자(LD)만을 포함할 수도 있다. 또 다른 실시예에서, 발광부(EMU)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직-병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광부(EMU)의 구조는 실시예들에 따라 다양하게 변경될 수 있다.
발광부(EMU)에 제공되는 발광 소자(LD)의 종류, 구조, 형상, 크기 및/또는 개수는 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 각각의 발광 소자(LD)는 유기 발광 다이오드 또는 무기 발광 다이오드일 수 있다. 또한, 각각의 발광 소자(LD)는, 실시예들에 따라 다양한 구조, 형상 및/또는 크기로 제조될 수 있고, 각각의 발광부(EMU)에는 단일의 발광 소자(LD)가 제공되거나 복수의 발광 소자들(LD)이 제공될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 도 4에서는 하나의 화소(PXL)가 배치되는 화소 영역(PXA)을 중심으로, 표시 영역(DA)의 구조를 개략적으로 도시하기로 한다.
화소 영역(PXA)은 해당 화소(PXL)를 구성하는 서브 화소들(SPX)의 화소 회로들(PXC) 및/또는 발광부들(EMU)이 배치되는 영역을 포함할 수 있다. 일 실시예에서, 화소 영역(PXA)은 해당 화소(PXL)의 주변에 위치한 배선들(또는, 상기 배선들의 일 부분들)이 배치되는 영역을 더 포함할 수 있다. 편의상, 본 발명의 실시예들을 설명함에 있어서, 각 화소(PXL)에 포함되는 요소들과 더불어, 상기 화소(PXL)의 주변에 위치한 배선들의 일 부분들이 배치되는 각각의 단위 영역을 상기 화소(PXL)에 대응하는 (일 예로, 상기 화소(PXL)가 제공 및/또는 배치되는) 화소 영역(PXA)으로 규정하기로 한다. 도 4에서는 표시 영역(DA)의 제n(n은 자연수) 수평 라인(일 예로, n번째 화소 행) 및 제m(m은 자연수) 수직 라인(일 예로, m번째 화소 열)에 배치된 화소(PXL) 및 상기 화소(PXL)의 주변에 배치된 배선들의 일 부분들을 도시하기로 한다.
도 2 내지 도 4를 참조하면, 표시 영역(DA)은 화소들(PXL)과, 상기 화소들(PXL)에 연결된 배선들(일 예로, 주사선들(SL), 데이터선들(DL), 초기화 전원선들(INL), 제1 전원선(PL1) 및 제2 전원선(PL2))을 포함할 수 있다. 일 실시예에서, 각 수평 라인의 제어선(SSL)은 해당 수평 라인의 주사선(SL)과 통합될 수 있다.
주사선들(SL)은 각각의 수평 라인마다 형성될 수 있다. 각각의 주사선(SL)은, 해당 수평 라인에 배치된 서브 화소들(SPX)의 화소 회로들(PXC)에 연결될 수 있다.
일 실시예에서, 각각의 주사선(SL)은, 표시 영역(DA)에서 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 복수의 서브 주사선들을 포함할 수 있다. 예를 들어, 제n 주사선(SLn)은, 표시 영역(DA)의 제n 수평 라인에 배치되며 제2 방향(DR2)을 따라 연장된 수평 주사선(HSLn)(일 예로, 제n 수평 주사선(HSLn)), 및 상기 수평 주사선(HSLn)과 교차하도록 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며 상기 수평 주사선(HSLn)에 연결된 수직 주사선(VSLn)(일 예로, 제n 수직 주사선(VSLn))을 포함할 수 있다. 유사하게, 제n+1 주사선(SLn+1)은, 표시 영역(DA)의 제n+1 수평 라인에 배치되며 제2 방향(DR2)을 따라 연장된 수평 주사선(HSLn+1)(일 예로, 제n+1 수평 주사선(HSLn+1)), 및 상기 수평 주사선(HSLn+1)과 교차하도록 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며 상기 수평 주사선(HSLn+1)에 연결된 수직 주사선(VSLn+1)(일 예로, 제n+1 수직 주사선(VSLn+1))을 포함할 수 있다.
이와 같이, 주사선들(SL)을 제1 방향(DR1) 및 제2 방향(DR2)으로 형성하게 되면, 패드들(PAD) 및/또는 구동 회로(일 예로, 주사 구동부)의 위치를 자유롭게 변경할 수 있다. 예를 들어, 표시 장치(DD)가 단변 구동형 표시 장치일 경우에도 수평 라인 단위로 화소들(PXL)에 각각의 주사 신호를 공급할 수 있다.
데이터선들(DL)은 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며, 각각의 수직 라인마다 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 데이터선들(DL)은 인접한 두 개의 수직 라인들마다 형성되며, 상기 두 개의 수직 라인들이 데이터선들(DL)을 공유할 수도 있다. 이 경우, 상기 두 개의 수직 라인들의 화소들(PXL)에 연결되는 주사선들(SL)을 분리함으로써, 상기 화소들(PXL)에 데이터 신호가 입력되는 시간을 분할할 수 있다.
각각의 데이터선(DL)은, 해당 수직 라인에 배치된 서브 화소들(SPX)의 화소 회로들(PXC)에 연결될 수 있다. 또한, 각각의 데이터선(DL)은, 각 화소(PXL)를 구성하는 서브 화소들(SPX)에 개별적으로 연결되는 복수의 서브 데이터선들을 포함할 수 있다. 예를 들어, 제m 데이터선(DLm)은, 제m 수직 라인에 배치된 화소들(PXL)의 제1 서브 화소들(SPX1)에 연결되는 제1 서브 데이터선(D1), 상기 제m 수직 라인에 배치된 화소들(PXL)의 제2 서브 화소들(SPX2)에 연결되는 제2 서브 데이터선(D2), 및 상기 제m 수직 라인에 배치된 화소들(PXL)의 제3 서브 화소들(SPX3)에 연결되는 제3 서브 데이터선(D3)을 포함할 수 있다. 이에 따라, 각각의 서브 화소(SPX)에 개별적으로 데이터 신호를 공급할 수 있다.
초기화 전원선들(INL)은 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며, 적어도 하나의 수직 라인마다 형성될 수 있다. 일 실시예에서, 초기화 전원선들(INL)은 각각의 수직 라인마다 형성되며 각각의 화소(PXL)를 구성하는 서브 화소들(SPX)에 공통으로 연결될 수 있다. 이 경우, 각 화소(PXL)의 특성을 개별적으로 검출할 수 있다. 다른 실시예에서, 초기화 전원선들(INL)은 복수의 수직 라인들이 공유하도록 형성될 수 있다. 이 경우, 복수의 화소들(PXL)을 포함한 블록 단위로 화소들(PXL)의 특성을 검출할 수 있다.
제1 전원선(PL1) 및 제2 전원선(PL2)은 표시 영역(DA)의 화소들(PXL)에 공통으로 연결될 수 있다. 예를 들어, 제1 전원선(PL1)은 서브 화소들(SPX)의 화소 회로들(PXC)에 공통으로 연결되고, 제2 전원선(PL2)은 서브 화소들(SPX)의 발광부들(EMU)에 공통으로 연결될 수 있다.
일 실시예에서, 제1 전원선(PL1) 및 제2 전원선(PL2)은 각각 메쉬 형태로 형성되어 제1 전원(VDD) 및 제2 전원(VSS)의 전압 강하(IR drop)를 방지 또는 최소화할 수 있다. 이에 따라, 화소들(PXL)에 균일한 레벨의 제1 전원(VDD)의 전압 및 제2 전원(VSS)의 전압을 전달할 수 있다.
예를 들어, 제1 전원선(PL1)은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장된 적어도 하나의 제1 수직 전원선(VPL1), 및 상기 표시 영역(DA)에서 제2 방향(DR2)으로 연장되며 제1 수직 전원선(VPL1)에 연결된 적어도 하나의 제1 수평 전원선(HPL1)을 포함할 수 있다. 적어도 하나의 제1 수직 전원선(VPL1) 및 적어도 하나의 제1 수평 전원선(HPL1)은 서로 교차하며, 모든 교차 지점들 또는 일부의 교차 지점들에서 서로 연결될 수 있다.
유사하게, 제2 전원선(PL2)은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장된 적어도 하나의 제2 수직 전원선(VPL2), 및 상기 표시 영역(DA)에서 제2 방향(DR2)으로 연장되며 제2 수직 전원선(VPL2)에 연결된 적어도 하나의 제2 수평 전원선(HPL2)을 포함할 수 있다. 적어도 하나의 제2 수직 전원선(VPL2) 및 적어도 하나의 제2 수평 전원선(HPL2)은 서로 교차하며, 모든 교차 지점들 또는 일부의 교차 지점들에서 서로 연결될 수 있다.
일 실시예에서, 제1 수직 전원선(VPL1) 및 제2 수직 전원선(VPL2)은 적어도 하나의 수직 라인마다 형성될 수 있다. 예를 들어, 제1 수직 전원선(VPL1) 및 제2 수직 전원선(VPL2)은 각각의 수직 라인마다 형성될 수 있고, 해당 수직 라인의 화소 열에 배열된 화소 회로들(PXC)을 사이에 두고 서로 이격될 수 있다. 제1 수직 전원선(VPL1) 및 제2 수직 전원선(VPL2)의 개수 및/또는 위치 등은 실시예들에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1 수평 전원선(HPL1) 및 제2 수평 전원선(HPL2)은 하나의 수평 라인 또는 적어도 두 개의 수평 라인들마다 형성될 수 있다. 예를 들어, 제1 수평 전원선(HPL1) 및 제2 수평 전원선(HPL2)은, 각각의 수평 라인에 배치된 화소들(PXL)을 사이에 두고 제1 방향(DR1)을 따라 표시 영역(DA)에 서로 교번적으로 배열될 수 있다. 일 예로, 제1 수평 전원선들(HPL1)은 홀수 번째 수평 라인들마다 형성되며 상기 홀수 번째 수평 라인에 위치한 화소 행들의 상단 영역에 위치할 수 있고, 제2 수평 전원선들(HPL2)은 짝수 번째 수평 라인들마다 형성되며 상기 짝수 번째 수평 라인에 위치한 화소 행들의 상단 영역에 형성될 수 있다. 서로 인접한 한 쌍의 제1 수평 전원선(HPL1) 및 제2 수평 전원선(HPL2)은 각 수평 라인의 화소 행에 배열된 화소 회로들(PXC)을 사이에 두고 서로 이격될 수 있다.
예를 들어, 제n 수평 라인에 위치한 화소(PXL)의 상단 영역(일 예로, 제n 주사선(SLn)의 수평 주사선(HSLn)의 주변)에는 어느 하나의 제1 수평 전원선(HPL1)이 배치되고, 화소(PXL)의 하단 영역(일 예로, 제n+1 주사선(SLn+1)의 수평 주사선(HSLn+1)의 주변)에는 어느 하나의 제2 수평 전원선(HPL2)이 배치될 수 있다. 제1 수평 전원선(HPL1) 및 제2 수평 전원선(HPL2)의 개수 및/또는 위치 등은 실시예들에 따라 다양하게 변경될 수 있다.
각각의 화소(PXL)는 복수의 서브 화소들(SPX)을 포함할 수 있다. 일 예로, 각각의 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다.
각각의 서브 화소(SPX)는 각각의 화소 회로(PXC) 및 발광부(EMU)를 포함할 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 화소 회로(PXC1) 및 제1 발광부(EMU1)를 포함하고, 제2 서브 화소(SPX2)는 제2 화소 회로(PXC2) 및 제2 발광부(EMU2)를 포함하며, 제3 서브 화소(SPX3)는 제3 화소 회로(PXC3) 및 제3 발광부(EMU3)를 포함할 수 있다.
각 화소(PXL)의 화소 회로들(PXC)과 발광부들(EMU)은 서로 다른 층에 배치될 수 있고, 서로 중첩될 수 있다. 예를 들어, 화소 회로들(PXC)은 각각의 화소(PXL)가 배치된 화소 영역(PXA)의 회로층(일 예로, 도 5의 회로층(PCL))("화소 회로층" 또는 "백-플레인층"이라고도 함)에 배치될 수 있다. 그리고, 발광부들(EMU)은, 해당 화소(PXL)의 화소 회로들(PXC), 및/또는 적어도 하나의 배선(일 예로, 적어도 하나의 주사선(SL), 초기화 전원선(INL), 데이터선(DL)(또는, 서브 데이터선), 제1 전원선(PL1), 및/또는 제2 전원선(PL2))과 중첩되도록 각 화소 영역(PXA)의 표시층(일 예로, 도 5의 표시층(DPL))에 배치될 수 있다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 각각의 화소 영역(PXA)에서 제1 방향(DR1)을 따라 배열될 수 있다. 예를 들어, 화소(PXL)의 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은, 상기 화소(PXL)가 제공된 화소 영역(PXA)에서 소정의 순서로 제1 방향(DR1)을 따라 배열될 수 있다.
일 실시예에서, 제3 화소 회로(PXC3)는 제1 방향(DR1) 상에서 각 화소 영역(PXA)의 중앙에 위치하고, 제1 및 제2 화소 회로들(PXC1, PXC2)은 제1 방향(DR1) 상에서 제3 화소 회로(PXC3)의 양측에 배치될 수 있다. 다만, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)의 위치 및/또는 배열 순서는 실시예들에 따라 변경될 수 있다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 제1 전원선(PL1) 및 해당 수평 라인의 주사선(SL)에 공통으로 연결될 수 있고, 해당 수직 라인의 서로 다른 서브 데이터선들에 연결될 수 있다. 예를 들어, 화소 회로(PXC1)는 제1 서브 데이터선(D1)에 연결될 수 있고, 제2 화소 회로(PXC2)는 제2 서브 데이터선(D2)에 연결될 수 있다. 제3 화소 회로(PXC3)는 제3 서브 데이터선(D3)에 연결될 수 있다.
일 실시예에서, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 초기화 전원선(INL)에 더 연결될 수 있다. 예를 들어, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 해당 수직 라인의 초기화 전원선(INL)에 공통으로 연결될 수 있다.
제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 각각의 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 연결될 수 있다. 예를 들어, 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은, 각각의 제1 컨택홀(일 예로, 도 5 및 도 6의 제1 컨택홀(CH1))을 통해 각각 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)에 연결될 수 있다. 또한, 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 각각의 제2 컨택홀(일 예로, 도 5 및 도 6의 제2 컨택홀(CH2))을 통해 인접한 제2 수평 전원선(HPL2)에 연결될 수 있다.
제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 각각의 화소 영역(PXA)에서 제2 방향(DR2)을 따라 배열될 수 있다. 예를 들어, 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은, 해당 화소(PXL)가 제공된 화소 영역(PXA)에서 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다.
제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 적어도 하나의 신호선(일 예로, 각각의 주사선(SL), 데이터선(DL) 및/또는 초기화 전원선(INL)) 및/또는 적어도 하나의 전원선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2))과 중첩되거나, 중첩되지 않을 수 있다. 예를 들어, 제3 발광부(EMU3)는 해당 수직 라인의 제3 서브 데이터선(D3), 제2 수직 전원선(VPL2), 및/또는 적어도 하나의 수직 주사선(일 예로, 제n+1 수직 주사선(VSLn+1))과 중첩될 수 있다.
한편, 도 4의 실시예에서는 서브 화소들(SPX)의 화소 회로들(PXC)과 발광부들(EMU)이 각각의 화소(PXL)가 제공된 화소 영역(PXA)에서 서로 다른 방향을 따라 배열되는 실시예를 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 회로들(PXC)과 발광부들(EMU)의 위치 및/또는 배열 방향 등은 실시예들에 따라 다양하게 변경될 수 있다.
도 5는 본 발명의 일 실시예에 의한 표시 영역(DA)을 개략적으로 나타내는 단면도이다. 예를 들어, 도 5에서는 하나의 서브 화소(SPX)를 중심으로 하나의 화소 영역(PXA)에 대한 단면을 개략적으로 나타낸다.
도 2 내지 도 5를 참조하면, 표시 영역(DA)을 포함하는 표시 패널(DPN)은, 베이스 층(BSL), 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다. 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL) 상에 서로 중첩되도록 제공될 수 있다. 일 예로, 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치될 수 있다.
표시 장치(DD)는, 표시층(DPL) 상에 배치된 컬러 필터층(CFL) 및/또는 봉지층(ENC)(또는, 보호층)을 더 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL) 및/또는 봉지층(ENC)은, 회로층(PCL) 및 표시층(DPL)이 형성된 베이스 층(BSL)의 일면 상에 직접적으로 형성될 수 있으나, 실시예들이 이에 한정되지는 않는다.
베이스 층(BSL)은 단단하거나 유연한 재질의 기판 또는 필름일 수 있다. 일 실시예에서, 베이스 층(BSL)은 투명 또는 불투명한 적어도 하나의 절연 물질을 포함할 수 있고, 단일 층 또는 다중 층의 구조를 가질 수 있다.
회로층(PCL)은 베이스 층(BSL)의 일면 상에 제공될 수 있다.
회로층(PCL)은, 각각의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다. 예를 들어, 회로층(PCL)의 각 화소 영역(PXA)에는 복수의 회로 소자들(일 예로, 해당 화소(PXL)의 화소 회로들(PXC)을 구성하는 트랜지스터들(M) 및 커패시터(Cst))이 형성될 수 있다. 도 5에서는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 각각의 화소 회로(PXC)에 구비된 어느 하나의 트랜지스터(M), 일 예로, 하부 금속층(BML)을 포함한 제1 트랜지스터(M1)를 도시하기로 한다.
회로층(PCL)은, 화소들(PXL)에 연결되는 배선들을 더 포함할 수 있다. 예를 들어, 회로층(PCL)은 화소들(PXL)에 연결되는 주사선들(SL), 제어선들(SSL), 데이터선들(DL), 초기화 전원선들(INL), 및/또는 제1 및 제2 전원선들(PL1, PL2)을 포함할 수 있다. 도 5에서는 회로층(PCL)에 배치될 수 있는 배선들의 일 예로서, 하부 금속층(BML)과 동일한 층(일 예로, 제1 도전층)에 위치된 배선들(LI)을 도시하기로 한다. 각각의 배선(LI)은, 화소들(PXL)에 연결되는 신호선들 및 전원선들 중 하나일 수 있다. 일 실시예에서, 회로층(PCL)의 다른 층에도 적어도 하나의 배선(또는, 상기 배선의 일 부분)이 배치될 수 있다.
회로층(PCL)은 복수의 절연층들을 더 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및/또는 패시베이션층(PSV)을 포함할 수 있다.
회로층(PCL)은, 베이스 층(BSL) 상에 배치되며 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함한 제1 도전층을 포함할 수 있다. 일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치될 수 있고, 각각의 화소 회로(PXC)에 구비되는 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함할 수 있다. 제1 트랜지스터(M1)의 하부 금속층(BML)은, 상기 제1 트랜지스터(M1)의 게이트 전극(GE) 및 반도체 패턴(SCP)과 중첩될 수 있다.
제1 도전층은 배선들(LI)을 더 포함할 수 있다. 예를 들어, 제1 도전층은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장되는 배선들 중 적어도 일부의 배선들(LI)(또는, 상기 배선들(LI)의 일 부분들)을 포함할 수 있다. 일 예로, 제1 도전층은, 수직 주사선들(일 예로, 도 4의 제n 및 제n+1 수직 주사선들(VSLn, VSLn+1)), 제1 수직 전원선들(VPL1), 초기화 전원선들(INL), 데이터선들(DL), 및 제2 수직 전원선들(VPL2)을 포함할 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP)을 포함할 수 있다. 반도체 패턴(SCP)은 해당 트랜지스터(M)의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 또한, 제2 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 일 전극 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 배선이 다중 층으로 구성될 경우, 제2 도전층은 상기 적어도 하나의 배선을 구성하는 도전 패턴을 더 포함할 수 있다.
제2 도전층 상에는 층간 절연층(ILD)이 배치될 수 있다. 층간 절연층(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 각각의 컨택홀들(CH)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 서로 다른 영역들(일 예로, 각각 소스 영역 및 드레인 영역)에 연결될 수 있다.
제3 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 다른 일 전극, 배선들, 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 예를 들어, 제3 도전층은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제3 도전층은, 수평 주사선들(일 예로, 도 4의 제n 및 제n+1 수평 주사선들(HSLn, HSLn+1)), 제1 수평 전원선들(HPL1), 및 제2 수평 전원선들(HPL2)을 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 배선이 다중 층으로 구성될 경우, 제3 도전층은 상기 적어도 하나의 배선을 구성하는 도전 패턴을 더 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 도전 물질을 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속, 또는 이외의 다른 도전 물질을 포함할 수 있다.
제3 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은 단일 층 또는 다중 층일 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 적어도 하나의 유기 절연 물질을 포함한 적어도 한 층의 유기 절연층을 포함할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 적어도 표시 영역(DA)에 전면적으로 배치될 수 있고, 회로층(PCL)의 표면을 평탄화할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 무기 절연층 및 유기 절연층을 포함한 다중 층일 수 있으나, 실시예들이 이에 한정되지는 않는다.
패시베이션층(PSV) 상에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 각 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 발광 영역(EA)에 배치된 정렬 전극들(ALE), 적어도 하나의 발광 소자(LD), 및 화소 전극들(ELT)을 포함할 수 있다. 일 실시예에서, 각각의 발광부(EMU)는 적어도 두 개의 발광 소자들(LD)을 포함할 수 있다.
표시층(DPL)은, 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 순차적으로 배치된, 절연 패턴들 및/또는 절연층들을 더 포함할 수 있다. 예를 들어, 표시층(DPL)은, 뱅크 패턴들(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 제3 절연층(INS3), 제4 절연층(INS4), 제2 뱅크(BNK2) 및/또는 제5 절연층(INS5)을 포함할 수 있다. 일 실시예에서, 표시층(DPL)은, 광 변환층(CCL)을 더 포함할 수 있다.
뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함)은 패시베이션층(PSV) 상에 배치될 수 있다. 뱅크 패턴들(BNP)은 정렬 전극들(ALE) 각각의 일 부분과 중첩되도록 정렬 전극들(ALE)의 하부에 배치될 수 있다.
뱅크 패턴들(BNP)에 의해 정렬 전극들(ALE)이 발광 소자들(LD)의 주변에서 화소(PXL)의 상부 방향으로 돌출될 수 있다. 뱅크 패턴들(BNP)과 그 상부의 정렬 전극들(ALE)은, 발광 소자(들)(LD)의 주변에서 반사성의 돌출 패턴을 형성할 수 있다. 이에 따라, 화소(PXL)의 광 효율을 향상시킬 수 있다.
뱅크 패턴들(BNP)은 무기 절연 물질 및/또는 유기 절연 물질을 포함한 단일 층 또는 다중 층의 절연 패턴들일 수 있다. 뱅크 패턴들(BNP) 상에는, 정렬 전극들(ALE)이 배치될 수 있다.
정렬 전극들(ALE)은, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 포함할 수 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 서로 인접하여 배치되되, 서로 분리될 수 있다. 제1 정렬 전극(ALE1)은 발광 소자(들)(LD)의 제1 단부(들)(EP1)의 주변에 배치될 수 있고, 제2 정렬 전극(ALE2)은 발광 소자(들)(LD)의 제2 단부(들)(EP2)의 주변에 배치될 수 있다.
각각의 정렬 전극(ALE)은 도전 물질을 포함할 수 있다. 일 예로, 각각의 정렬 전극(ALE)은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 정렬 전극들(ALE)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 다른 도전 물질을 포함할 수도 있다. 즉, 정렬 전극들(ALE)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있다. 또한, 정렬 전극들(ALE)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
각각의 정렬 전극(ALE)은 단일 층 또는 다중 층일 수 있다. 일 예로, 각각의 정렬 전극(ALE)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있고, 단일 층 또는 다중 층의 전극으로 구성될 수 있다.
정렬 전극들(ALE) 상에는 제1 절연층(INS1)이 배치될 수 있다. 일 실시예에서, 제1 절연층(INS1)은 각각의 정렬 전극들(ALE)을 각각의 화소 전극들(ELT)에 연결하기 위해 개구된 개구부들(또는, 컨택홀들)을 포함할 수 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층일 수 있고, 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
정렬 전극들(ALE)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 정렬 전극들(ALE)이 손상되는 것을 방지할 수 있다. 또한, 정렬 전극들(ALE)과 발광 소자(들)(LD)가 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
정렬 전극들(ALE) 및 제1 절연층(INS1)이 형성된 표시 영역(DA)에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 각 화소(PXL)의 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 형성될 수 있다. 제1 뱅크(BNK1)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EA)(일 예로, 각 서브 화소(SPX)의 발광 영역)에는 적어도 하나의 발광 소자(LD)가 제공될 수 있다. 예를 들어, 각각의 발광 영역(EA)에는 다수의 발광 소자들(LD)이 제공될 수 있다. 발광 소자들(LD) 각각은 특정 색의 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 일 실시예에서, 발광 소자들(LD)은 용액 내에 분사된 형태로 마련되어 각각의 서브 화소(SPX)(또는, 각각의 화소(PXL))에 제공될 수 있다. 발광 소자들(LD)은 정렬 전극들(ALE)(또는, 각 화소(PXL)의 정렬 전극들(ALE)로 분리되기 이전의 정렬 배선들)에 인가되는 정렬 신호들에 의해 정렬 전극들(ALE)의 사이에 정렬될 수 있다. 예를 들어, 각각의 서브 화소(SPX)가 서로 인접한 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 포함한다고 할 때, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에 발광 소자들(LD)이 정렬될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는 질화물계 또는 인화물계 반도체를 성장시킨 구조로 이루어진 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 무기 발광 다이오드일 수 있다. 일 실시예에서, 각각의 발광 소자(LD)는 봉(rod) 형상을 가지며 수 나노미터 내지 수백 마이크로미터 범위의 크기를 가진 초소형의 무기 발광 다이오드일 수 있으나, 이에 한정되지는 않는다.
각각의 발광 소자(LD)는 일 방향(일 예로, 제1 단부(EP1)로부터 제2 단부(EP2)의 방향)으로 순차적으로 배치된 제1 반도체층(SCL1)(일 예로 P형 반도체층), 활성층(ACT), 및 제2 반도체층(SCL2)(일 예로, N형 반도체층)을 포함한 발광 적층체를 포함할 수 있다. 또한, 각각의 발광 소자(LD)는 상기 발광 적층체의 외주면(일 예로, 원기둥의 측면)을 감싸는 절연피막을 더 포함할 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는 제1 단부(EP1) 및/또는 제2 단부(EP2)에 위치한 적어도 하나의 전극층(ETL)을 더 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는 제1 단부(EP1)에 배치된 전극층(ETL)을 더 포함할 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은, 질화물계 또는 인화물계 반도체 물질을 포함하며 Mg 등과 같은 제1 도전형의 도펀트(또는 P형 도펀트)가 도핑된 P형 반도체층을 포함할 수 있다.
활성층(ACT)은 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 실시예에 따라, 질화물계 또는 인화물계 반도체 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있고, 이 외에 다른 물질로 활성층(ACT)을 형성할 수도 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류 및/또는 형상 등에 따라 변경될 수 있다. 일 실시예에서, 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
제2 반도체층(SCL2)은 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 적어도 하나의 N형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은, 질화물계 또는 인화물계 반도체 물질을 포함하며 Si, Ge, Sn 등과 같은 제2 도전형의 도펀트(또는 N형 도펀트)가 도핑된 N형 반도체층일 수 있다.
전극층(ETL)은 투명 도전 물질을 포함할 수 있고, 실질적으로 투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 빛이 전극층(ETL)을 투과할 수 있다.
발광 소자들(LD)의 일 부분 상에는, 제2 절연층(INS2)이 배치될 수 있다. 일 실시예에서, 제2 절연층(INS2)은, 해당 서브 화소(SPX)의 발광 영역(EA)에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에 국부적으로 배치될 수 있다. 다른 실시예에서, 제2 절연층(INS2)은, 다수의 화소 영역들(PXA)을 포함한 표시 영역(DA)에 전면적으로 형성될 수 있고, 발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2)을 노출하는 컨택홀들을 포함할 수 있다. 발광 소자들(LD)의 상부에 제2 절연층(INS2)을 형성하게 되면, 발광 소자들(LD)을 안정적으로 고정할 수 있다.
제2 절연층(INS2)은, 단일 층 또는 다중 층일 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트 물질 등을 비롯한 다양한 종류의 유기 및/또는 무기 절연 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에는, 서로 다른 화소 전극들(ELT)이 배치 및/또는 형성될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 단부들(EP1) 상에는 제1 전극(ELT1)("제1 화소 전극"이라고도 함)이 배치될 수 있고, 발광 소자(LD)의 제2 단부들(EP2) 상에는 제2 전극(ELT2)("제2 화소 전극"이라고도 함)의 일 부분이 배치될 수 있다.
일 실시예에서, 제1 전극(ELT1)은 적어도 하나의 컨택부를 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 유사하게, 제2 전극(ELT2)은 적어도 하나의 컨택부를 통해 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다.
일 실시예에서, 각 서브 화소(SPX)의 제1 정렬 전극(ALE1)은 적어도 하나의 컨택부(일 예로, 제1 컨택홀(CH1))를 통해 해당 서브 화소(SPX)의 화소 회로(PXC)에 포함된 적어도 하나의 회로 소자(일 예로, 제1 트랜지스터(M1))에 전기적으로 연결될 수 있다. 유사하게, 제2 정렬 전극(ALE2)은 적어도 하나의 컨택부(일 예로, 제2 컨택홀(CH2))를 통해 제2 전원선(PL2)(일 예로, 해당 서브 화소(SPX)의 주변에 배치된 제2 수평 전원선(HPL2))에 전기적으로 연결될 수 있다.
제1 전극(ELT1)은 제1 정렬 전극(ALE1)의 일 부분과 중첩되도록 상기 제1 정렬 전극(ALE1)의 상부에 배치될 수 있고, 제2 전극(ELT2)은 제2 정렬 전극(ALE2)의 일 부분과 중첩되도록 상기 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다.
일 실시예에서, 제1 전극(ELT1)은 발광 소자들(LD)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 발광 소자들(LD)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 동일 또는 상이한 층에 형성될 수 있다. 일 실시예에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 제3 절연층(INS3)을 사이에 개재하고 서로 다른 층에 배치될 수 있다. 다른 실시예에서, 제1 전극(ELT1) 및 제2 전극(ELT2)이 서로 동일한 층에 형성될 수 있고, 화소(PXL)는 제3 절연층(INS3)을 포함하지 않을 수 있다. 화소 전극들(ELT)의 상호 위치, 및/또는 형성 순서 등은 실시예들에 따라 변경될 수 있다.
한편, 각각의 서브 화소(SPX)가 적어도 2단의 직렬 단들을 포함한 직렬 구조 또는 직-병렬 구조의 발광부(EMU)를 포함할 경우, 서브 화소(SPX)는 적어도 하나의 다른 정렬 전극(ALE) 및/또는 적어도 하나의 다른 화소 전극(ELT)을 더 포함할 수도 있다.
화소 전극들(ELT)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 화소 전극들(ELT)은, 투명 도전 물질을 포함할 수 있고, 실질적으로 투명할 수 있다. 이에 따라, 발광 소자들(LD)에서 생성된 광이 화소 전극들(ELT)을 투과할 수 있다.
화소 전극들(ELT)이 형성된 표시 영역(DA)에는 제4 절연층(INS4)이 배치될 수 있다.
제4 절연층(INS4)은 단일 층 또는 다중 층일 수 있고, 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 제4 절연층(INS4)은 각각의 발광부(EMU) 상에 형성될 수 있고, 상기 발광부(EMU)를 보호할 수 있다.
일 실시예에서, 표시 패널(DPN)은 각 서브 화소(SPX)의 발광부(EMU) 상에 배치된 광 변환층(CCL)을 포함할 수 있다. 예를 들어, 각각의 발광부(EMU) 상에 위치하도록 각각의 발광 영역(EA)에 광 변환층(CCL)이 제공될 수 있다.
또한, 표시 패널(DPN)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치된 제2 뱅크(BNK2)를 더 포함할 수 있다. 제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 통합될 수도 있다.
제2 뱅크(BNK2)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다.
광 변환층(CCL)은, 발광 소자들(LD)로부터 방출된 광의 파장 및/또는 색을 변환하기 위한 파장 변환 입자들(또는, 색 변환 입자들), 및 발광 소자들(LD)로부터 방출된 광을 산란시켜 화소(PXL)의 출광 효율을 높이기 위한 광 산란 입자들(SCT) 중 적어도 하나를 포함할 수 있다. 일 예로, 각각의 발광부(EMU) 상에는 각각의 광 변환층(CCL)이 배치될 수 있다. 각각의 광 변환층(CCL)은, 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷) 등과 같은 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함할 수 있다.
예를 들어, 어느 하나의 서브 화소(SPX)가 적색(또는, 녹색)의 서브 화소로 설정되고, 상기 서브 화소(SPX)의 발광부(EMU)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 서브 화소(SPX)의 발광부(EMU) 상에는, 청색의 광을 적색(또는, 녹색)의 광으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 제공될 수 있다. 일 실시예에서, 상기 광 변환층(CCL)은 광 산란 입자들(SCT)을 더 포함할 수 있다.
다른 서브 화소(SPX)가 청색의 서브 화소로 설정되고, 상기 다른 서브 화소(SPX)의 발광부(EMU)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 다른 서브 화소(SPX)의 발광부(EMU) 상에는, 광 산란 입자들(SCT)을 포함한 광 변환층(CCL)이 제공될 수 있다.
서브 화소들(SPX)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 포함한 베이스 층(BSL)의 일면 상에는 제5 절연층(INS5)이 형성될 수 있다. 제5 절연층(INS5)은 단일 층 또는 다중 층일 수 있고, 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다.
일 실시예에서, 제5 절연층(INS5)은 적어도 한 층의 유기 절연층을 포함할 수 있다. 제5 절연층(INS5)은 적어도 표시 영역(DA)에 전면적으로 배치될 수 있고, 표시층(DPL)의 표면을 실질적으로 평탄화할 수 있다. 또한, 제5 절연층(INS5)은 서브 화소들(SPX)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 보호할 수 있다.
제5 절연층(INS5) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 서브 화소들(SPX)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 서브 화소(SPX1)의 발광 영역(EA)에 배치된 제1 컬러 필터(CF1), 제2 서브 화소(SPX2)의 발광 영역(EA)에 배치된 제2 컬러 필터(CF2), 및 제3 서브 화소(SPX3)의 발광 영역(EA)에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다. 각각의 컬러 필터(CF)는, 해당 서브 화소(SPX)의 발광부(EMU)와 중첩되도록 제5 절연층(INS5) 상에 제공될 수 있다.
일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩되도록 배치될 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 각 서브 화소(SPX)의 발광 영역(EA) 상부에 서로 분리되어 형성되고, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 별도의 차광 패턴 등이 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제6 절연층(INS6)을 포함할 수 있다. 제6 절연층(INS6)은 단일 층 또는 다중 층일 수 있고, 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 제6 절연층(INS6)은, 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록 적어도 표시 영역(DA)에 전면적으로 형성될 수 있고, 표시 패널(DPN)의 표면을 평탄화할 수 있다.
도 6은 본 발명의 일 실시예에 의한 표시 영역(DA)의 회로층(PCL)을 나타내는 평면도이다. 예를 들어, 도 6은 도 4의 화소(PXL)가 배치된 화소 영역(PXA)을 중심으로, 회로층(PCL)의 예시적 구조를 나타내기로 한다.
도 2 내지 도 6을 참조하면, 회로층(PCL)은 각각의 화소 영역(PXA)에 배치된 화소 회로들(PXC)을 포함할 수 있다. 예를 들어, 회로층(PCL)은 각 화소 영역(PXA)의 제1 회로 영역(SPXA1), 제2 회로 영역(SPXA2), 및 제3 회로 영역(SPXA3)에 배치된 제1 화소 회로(PXC1), 제2 화소 회로(PXC2), 및 제3 화소 회로(PXC3)를 포함할 수 있다.
회로층(PCL)은 화소들(PXL)에 연결된 각종 배선들을 더 포함할 수 있다. 예를 들어, 회로층(PCL)은 주사선들(SL), 데이터선들(DL), 초기화 전원선들(INL), 및 제1 및 제2 전원선들(PL1, PL2)을 더 포함할 수 있다.
회로층(PCL)은, 상기 회로층(PCL)에 배치된 회로 소자들, 전극들, 도전 패턴들 및/또는 배선들을 서로 전기적으로 연결하기 위한 컨택홀들(CH)을 더 포함할 수 있다. 편의상, 도 6에서는 회로층(PCL) 내 특정 요소들을 연결하기 위한 컨택홀들(CH)을 대표하여 하나의 컨택홀(CH)에만 부호를 표시하기로 한다.
일 실시예에서, 적어도 하나의 배선은 베이스 층(BSL) 상의 서로 다른 층에 배치된 적어도 두 개의 서브 배선들을 포함할 수 있다. 예를 들어, 제n 주사선(SLn) 및 제n+1 주사선(SLn+1)의 수직 주사선들(VSLn, VSLn+1)을 비롯한 주사선들(SL) 각각의 수직 주사선은, 하부 금속층들(BML)과 동일 층에 배치된 메인 배선(MLI), 게이트 전극들(GE)과 동일 층에 배치된 제1 서브 배선(SLI1), 및 소스 및 드레인 전극들(SE, DE)과 동일 층에 배치된 제2 서브 배선(SLI2)을 포함한 다중 층의 배선으로 형성될 수 있다. 메인 배선(MLI), 제1 서브 배선(SLI1), 및 제2 서브 배선(SLI2)은 해당 수직 주사선에 형성된 컨택홀들(CH)을 통해 서로 연결될 수 있다. 이에 따라, 주사선들(SL)의 저항을 저감 또는 최소화하여 신호 지연을 방지하고 화소들(PXL)을 안정적으로 구동할 수 있다.
회로층(PCL)은, 표시층(DPL)과의 사이에 형성된 제1 컨택홀들(CH1), 제2 컨택홀들(CH2) 및 제3 컨택홀들(CH3)을 더 포함할 수 있다.
각각의 제1 컨택홀(CH1)은 각각의 화소 회로(PXC)와 이에 대응하는 발광부(EMU)를 연결할 수 있다. 예를 들어, 각각의 제1 서브 화소(SPX1)에 형성된 제1 컨택홀(CH1)은 제1 화소 회로(PXC1)와 제1 발광부(EMU1)의 제1 정렬 전극(ALE1)의 사이에 형성될 수 있다. 유사하게, 각각의 제2 서브 화소(SPX2)에 형성된 제1 컨택홀(CH1)은 제2 화소 회로(PXC2)와 제2 발광부(EMU2)의 제1 정렬 전극(ALE1)의 사이에 형성될 수 있고, 각각의 제3 서브 화소(SPX3)에 형성된 제1 컨택홀(CH1)은 제3 화소 회로(PXC3)와 제3 발광부(EMU3)의 제1 정렬 전극(ALE1)의 사이에 형성될 수 있다.
제2 컨택홀들(CH2)은 제2 전원선(PL2)과, 발광부들(EMU)의 제2 정렬 전극들(ALE2)을 연결할 수 있다. 예를 들어, 제2 컨택홀들(CH2)은 두 개 이상의 수평 라인들마다 반복적으로 배치되는 제2 수평 전원선들(HPL2)과, 상기 제2 수평 전원선들(HPL2)의 주변에 위치한 발광부들(EMU)의 제2 정렬 전극들(ALE2)의 사이에 형성될 수 있다. 이에 따라, 화소들(PXL)의 제조 공정(일 예로, 발광 소자들(LD)의 정렬 공정)에서, 제2 전원선(PL2)을 통해 제2 정렬 전극들(ALE2)에 제2 정렬 신호를 공급할 수 있다.
제3 컨택홀들(CH3)은 제1 전원선(PL1)과, 표시층(DPL)의 플로팅 패턴들(미도시)을 연결할 수 있다. 예를 들어, 제3 컨택홀들(CH3)은 두 개 이상의 수평 라인들마다 반복적으로 배치되는 제1 수평 전원선들(HPL1)과, 상기 제1 수평 전원선들(HPL1)과 중첩되는 플로팅 패턴들의 사이에 형성될 수 있다. 플로팅 패턴들은 먼저 서브 화소들(SPX)의 제1 정렬 전극들(ALE1)과 일체로 형성되어 상기 제1 정렬 전극들(ALE1)과 함께 제1 정렬 배선을 구성할 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 공정에서, 제1 전원선(PL1)을 통해 제1 정렬 배선에 제1 정렬 신호를 공급할 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후에는 제3 컨택홀들(CH3)의 주변에서 제1 정렬 배선을 끊어, 플로팅 패턴들을 서브 화소들(SPX)의 제1 정렬 전극들(ALE1)로부터 분리할 수 있다. 이에 따라, 서브 화소들(SPX)을 개별적으로 구동할 수 있게 된다.
각각의 화소 회로(PXC)는, 각각의 회로 영역(SPXA)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 제1 화소 회로(PXC1)는 해당 화소 영역(PXA)의 제1 회로 영역(SPXA1)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다. 제2 화소 회로(PXC2)는 해당 화소 영역(PXA)의 제2 회로 영역(SPXA2)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다. 제3 화소 회로(PXC3)는 해당 화소 영역(PXA)의 제3 회로 영역(SPXA3)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
각각의 제1 트랜지스터(M1)는 제1 반도체 패턴(SCP1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다. 일 실시예에서, 각각의 제1 트랜지스터(M1)는 제1 게이트 전극(GE1)과 중첩되는 하부 금속층(BML)을 더 포함할 수 있다.
제1 반도체 패턴(SCP1)은, 제1 게이트 전극(GE1) 및 하부 금속층(BML)과 중첩되며, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다. 예를 들어, 제1 반도체 패턴(SCP1)의 양 단부들은 각각의 컨택홀들(CH)을 통해 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다.
제1 게이트 전극(GE1)은, 커패시터(Cst)의 하부 전극(LE) 및 제2 소스 전극(SE2)에 연결될 수 있다. 예를 들어, 제1 게이트 전극(GE1)은, 커패시터(Cst)의 하부 전극(LE)과 일체일 수 있고, 적어도 하나의 컨택홀(CH)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
제1 소스 전극(SE1)은, 커패시터(Cst)의 상부 전극(UE) 및 제3 소스 전극(SE3)에 연결될 수 있다. 예를 들어, 제1 소스 전극(SE1)은, 커패시터(Cst)의 상부 전극(UE) 및 제3 소스 전극(SE3)과 일체일 수 있다. 또한, 제1 소스 전극(SE1)은 각각의 제1 컨택홀(CH1)을 통해 해당 서브 화소(SPX)의 발광부(EMU)에 형성된 제1 전극(ELT1)에 연결될 수 있다. 예를 들어, 화소 회로(PXC1)의 제1 소스 전극(SE1), 커패시터(Cst)의 상부 전극(UE) 및 제3 소스 전극(SE3)은, 화소 회로(PXC1)와 제1 발광부(EMU1)를 연결하는 제1 컨택홀(CH1)을 통해 제1 발광부(EMU1)의 제1 정렬 전극(ALE1)에 연결될 수 있고, 상기 제1 정렬 전극(ALE1)을 통해 제1 발광부(EMU1)의 제1 전극(ELT1)에 연결될 수 있다.
제1 드레인 전극(DE1)은 제1 전원선(PL1)에 연결될 수 있다. 예를 들어, 제1 드레인 전극(DE1)은 적어도 하나의 컨택홀(CH)을 통해 제1 수직 전원선(VPL1)에 연결될 수 있다.
하부 금속층(BML)은 제1 반도체 패턴(SCP1) 및 제1 게이트 전극(GE1)과 중첩되며, 제1 소스 전극(SE1)에 연결될 수 있다. 예를 들어, 하부 금속층(BML)은 적어도 하나의 컨택홀(CH)을 통해 제1 소스 전극(SE1)에 연결될 수 있다.
각각의 제2 트랜지스터(M2)는 제2 반도체 패턴(SCP2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 반도체 패턴(SCP2)은, 제2 게이트 전극(GE2)과 중첩되며, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다. 예를 들어, 제2 반도체 패턴(SCP2)의 양 단부들은 각각의 컨택홀들(CH)을 통해 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다.
제2 게이트 전극(GE2)은, 주사선(SL)에 연결될 수 있다. 예를 들어, 제2 게이트 전극(GE2)은 적어도 하나의 컨택홀(CH)을 통해 각각의 주사선(SL)(일 예로, 제n 주사선(SLn)의 수평 주사선(HSLn))에 연결될 수 있다.
제2 소스 전극(SE2)은, 커패시터(Cst)의 하부 전극(LE) 및 제1 게이트 전극(GE1)에 연결될 수 있다. 예를 들어, 제2 소스 전극(SE2)은 적어도 하나의 컨택홀(CH)을 통해 커패시터(Cst)의 하부 전극(LE) 및 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 전극(DE2)은, 해당 서브 화소(SPX)의 서브 데이터선에 연결될 수 있다. 예를 들어, 제1 화소 회로(PXC1)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀(CH)을 통해 제1 서브 데이터선(D1)에 연결되고, 제2 화소 회로(PXC2)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀(CH)을 통해 제2 서브 데이터선(D2)에 연결되며, 제3 화소 회로(PXC3)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀(CH)을 통해 제3 서브 데이터선(D3)에 연결될 수 있다.
각각의 제3 트랜지스터(M3)는 제3 반도체 패턴(SCP3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 반도체 패턴(SCP3)은, 제3 게이트 전극(GE3)과 중첩되며, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)에 연결될 수 있다. 예를 들어, 제3 반도체 패턴(SCP3)의 양 단부들은 각각의 컨택홀들(CH)을 통해 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)에 연결될 수 있다.
제3 게이트 전극(GE3)은, 각각의 주사선(SL)에 연결되거나, 주사선(SL)과 분리된 별도의 제어선(SSL)에 연결될 수도 있다. 일 실시예에서, 제3 게이트 전극(GE3)은 제2 게이트 전극(GE2)과 일체일 수 있고, 적어도 하나의 컨택홀(CH)을 통해 각각의 주사선(SL)에 연결될 수 있다.
제3 소스 전극(SE3)은, 커패시터(Cst)의 상부 전극(UE) 및 제1 소스 전극(SE1)에 연결될 수 있다. 예를 들어, 제3 소스 전극(SE3)은, 커패시터(Cst)의 상부 전극(UE) 및 제1 소스 전극(SE1)과 일체일 수 있다.
제3 드레인 전극(DE3)은, 초기화 전원선(INL)에 연결될 수 있다. 예를 들어, 제3 드레인 전극(DE3)은 적어도 하나의 컨택홀(CH)을 통해 초기화 전원선(INL)에 연결될 수 있다.
커패시터(Cst)는 하부 전극(LE) 및 상부 전극(UE)을 포함할 수 있다.
커패시터(Cst)의 하부 전극(LE)은 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)에 연결될 수 있다. 예를 들어, 커패시터(Cst)의 하부 전극(LE)은 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)과 일체일 수 있다.
커패시터(Cst)의 상부 전극(UE)은 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)에 연결될 수 있다. 예를 들어, 커패시터(Cst)의 상부 전극(UE)은 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)과 일체일 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 하부 금속층들(BML), 및 제1 방향(DR1)으로 연장된 적어도 일부의 배선들은 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 하부 금속층들(BML), 수직 주사선들(일 예로, 제n 주사선(SLn) 및 제n+1 주사선(SLn+1)의 수직 주사선들(VSLn, VSLn+1)을 포함한 수직 주사선들의 메인 배선들(MLI)), 제1 수직 전원선들(VPL1), 초기화 전원선들(INL), 데이터선들(DL)(일 예로, 제1, 제2 및 제3 서브 데이터선들(D1, D2, D3)), 및 제2 수직 전원선들(VPL2)은 회로층(PCL)의 제1 도전층에 배치될 수 있고, 동시에 형성될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 반도체 패턴들(SCP)은, 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 반도체 패턴들(SCP)은, 회로층(PCL)의 반도체층에 배치될 수 있고, 동시에 형성될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 게이트 전극들(GE), 커패시터들(Cst)의 하부 전극들(LE), 및/또는 적어도 하나의 서브 배선(일 예로, 제n 주사선(SLn) 및 제n+1 주사선(SLn+1)의 수직 주사선들(VSLn, VSLn+1)을 포함한 수직 주사선들의 제1 서브 배선들(SLI1))은, 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 게이트 전극들(GE), 커패시터들(Cst)의 하부 전극들(LE), 및 수직 주사선들의 제1 서브 배선들(SLI1)은, 회로층(PCL)의 제2 도전층(일 예로, 게이트층)에 배치될 수 있고, 동시에 형성될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 소스 전극들(SE), 드레인 전극들(DE), 커패시터들(Cst)의 상부 전극들(UE), 제2 방향(DR2)으로 연장된 적어도 일부의 배선들, 및/또는 적어도 하나의 서브 배선(일 예로, 제n 주사선(SLn) 및 제n+1 주사선(SLn+1)의 수직 주사선들(VSLn, VSLn+1)을 포함한 수직 주사선들의 제2 서브 배선들(SLI2))은, 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 소스 전극들(SE), 드레인 전극들(DE), 커패시터들(Cst)의 상부 전극들(UE), 수평 주사선들(일 예로, 제n 주사선(SLn) 및 제n+1 주사선(SLn+1)의 수평 주사선들(HSLn, HSLn+1)), 제1 수평 전원선들(HPL1), 제2 수평 전원선들(HPL2), 및 수직 주사선들의 제2 서브 배선들(SLI2)은, 회로층(PCL)의 제3 도전층(일 예로, 소스-드레인층)에 배치될 수 있다.
도 6의 실시예에 따르면, 회로층(PCL)의 회로 소자들 및 배선들을 효율적으로 배치함으로써, 각각의 화소 회로(PXC)가 차지하는 면적을 축소할 수 있다. 이에 따라, 상술한 실시예에 의한 화소(PXL)는 고해상도의 표시 장치(DD)에서와 같이 개별 화소 영역(PXA)의 면적이 협소한 고해상도의 표시 장치(DD) 등에 유용하게 적용될 수 있다.
도 7은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다. 예를 들어, 도 7은, 도 2 내지 도 6의 실시예들에 따른 표시 장치(DD)에서 표시 패널(DPN)에 제공될 수 있는 수평 주사선들(HSL), 수직 주사선들(VSL), 및 제2 수직 전원선들(VPL2)의 일 부분들을 나타낸다.
도 2 내지 도 7을 참조하면, 수평 주사선들(HSL)은 제1 방향(DR1)을 따라 연장될 수 있고, 각각의 수직 주사선들(VSL)에 전기적으로 연결될 수 있다. 예를 들어, 수평 주사선들(HSL)은 서로 다른 수직 주사선들(VSL)에 전기적으로 연결될 수 있다.
수직 주사선들(VSL)은 제1 방향(DR1)을 따라 연장될 수 있고, 각각의 수평 주사선들(HSL)과 교차할 수 있다. 일 실시예에서, 수직 주사선들(VSL)은 각각의 수평 주사선들(HSL)과 각각의 회로 기판들(FPC)을 연결하기 위해 필요한 부분에만 선택적으로 형성될 수 있다. 예를 들어, 수직 주사선들(VSL)은 각각의 수평 주사선들(HSL)과 각각의 회로 기판들(FPC)의 사이에 형성될 수 있고, 각각의 수평 주사선들(HSL)과 연결되는 지점을 지나서 끊길 수 있다.
일 실시예에서, 서로 인접한 적어도 두 개의 수직 주사선들(VSL)은 동일한 수평 라인 상에서 끊길 수 있다. 예를 들어, 제n 및 제n+1 주사선들(SLn, SLn+1)의 수직 주사선들(VSLn, VSLn+1)은 어느 하나의 수평 라인에 배치된 어느 하나의 화소 영역(PXA) 또는 그 주변에서 끊길 수 있다.
일 실시예에서, 수직 주사선들(VSL)이 끊기면서 상기 수직 주사선들(VSL)로부터 분리된 배선 패턴들은 제2 수직 전원선들(VPL2)로 활용될 수 있다. 예를 들어, 제1 방향(DR1)을 따라 수직 주사선들(VSL)과 실질적으로 동일한 선 상에 배치되며 상기 수직 주사선들(VSL)로부터 분리된 배선 패턴들은, 인접한 제2 수직 전원선들(VPL2)에 연결되어 상기 제2 수직 전원선들(VPL2)의 일 부분들이 될 수 있다. 상기 배선 패턴들에 의해, 제2 수직 전원선들(VPL2)의 저항을 낮추고, 제2 전원(VSS)의 전압 강하를 저감 또는 최소화할 수 있다. 이에 따라, 표시 장치(DD)의 화질을 개선할 수 있다.
도 8은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 8은 도 7의 AR1 영역에 배치되는 화소들(PXL) 및 상기 화소들(PXL)이 제공되는 화소 영역들(PXA)을 개략적으로 나타낸다.
도 9는 도 8의 제1 화소 영역(PXA1)에 제공되는 제1 화소 패턴들(PTN1)을 나타내는 평면도이다. 도 10은 도 8의 제2 화소 영역(PXA2)에 제공되는 제2 화소 패턴들(PTN2)을 나타내는 평면도이다. 도 11은 도 8의 제3 화소 영역(PXA3)에 제공되는 제3 화소 패턴들(PTN3)을 나타내는 평면도이다. 예를 들어, 도 9는 제1 화소 영역(PXA1)에 제공되며 도 5에서 설명한 제1 도전층에 배치 및/또는 포함되는 도전 패턴들의 실시예를 나타내고, 도 10은 제2 화소 영역(PXA2)에 제공되며 상기 제1 도전층에 배치 및/또는 포함되는 도전 패턴들의 실시예를 나타내며, 도 11은 제3 화소 영역(PXA3)에 제공되며 상기 제1 도전층에 배치 및/또는 포함되는 도전 패턴들의 실시예를 나타낸다.
도 2 내지 도 11을 참조하면, 화소들(PXL)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 표시 영역(DA)에 배열되는 각각의 화소 영역들(PXA)에 제공될 수 있다. 각각의 화소 영역들(PXA)에는, 각각의 화소들(PXL)을 구성하는 요소들 및 상기 화소들(PXL)의 주변에 배치되는 배선들의 일 부분들을 포함하는 각각의 화소 패턴들이 배치될 수 있다. 예를 들어, 표시 패널(DPN)을 형성하기 위한 표시 기판(200)은, 각각의 화소 영역들(PXA)에 제공된 화소 패턴들을 포함할 수 있다.
화소 영역들(PXA)은, 각각의 제1 화소들(PXL1)이 배치되는 제1 화소 영역들(PXA1), 각각의 제2 화소들(PXL2)이 배치되는 제2 화소 영역들(PXA2), 및 각각의 제3 화소들(PXL3)이 배치되는 제3 화소 영역들(PXA3)을 포함할 수 있다. 화소 패턴들은, 각각의 제1 화소 영역들(PXA1)에 제공되는 제1 화소 패턴들(PNT1), 각각의 제2 화소 영역들(PXA2)에 제공되는 제2 화소 패턴들(PNT2), 및 각각의 제3 화소 영역들(PXA3)에 제공되는 제3 화소 패턴들(PNT3)을 포함할 수 있다.
제1 화소 패턴들(PNT1) 및 제2 화소 패턴들(PNT2)은 서로 상이할 수 있다. 예를 들어, 제1 화소 패턴들(PNT1)에 포함되는 제1 도전층의 패턴 형상 및/또는 구조는, 제2 화소 패턴들(PNT2)에 포함되는 제1 도전층의 패턴 형상 및/또는 구조와 적어도 일 부분이 상이할 수 있다.
일 실시예에서, 제3 화소 패턴들(PNT3)은 제1 화소 패턴들(PNT1) 및 제2 화소 패턴들(PNT2)과 상이할 수 있다. 예를 들어, 제3 화소 패턴들(PNT3)에 포함되는 제1 도전층의 패턴 형상 및/또는 구조는, 제1 화소 패턴들(PNT1) 및 제2 화소 패턴들(PNT2) 각각에 포함되는 제1 도전층의 패턴 형상 및/또는 구조와 적어도 일 부분이 상이할 수 있다.
일 실시예에서, 각각의 제1 화소 영역(PXA1)에 배치되는 제1 화소 패턴들(PNT1)은 도 9에 도시된 바와 같이, 각각이 제1 방향(DR1)으로 연장되며 서로 분리된 제2 수직 전원선(VPL2) 및 적어도 하나의 수직 주사선(VSL)(일 예로, 제n 및 제n+1 수직 주사선들(VSLn, VSLn+1)) 각각의 일 부분을 포함할 수 있다.
일 실시예에서, 회로층(PCL)의 형성 공정이 완료된 이후, 제1 화소 영역(PXA1)은 도 6에 도시된 화소 패턴들과 실질적으로 동일 또는 유사한 형상 및/또는 구조의 화소 패턴들을 포함할 수 있다. 예를 들어, 제1 화소 패턴들(PNT1)은 제1 화소들(PXL1) 각각의 화소 회로들(PXC)을 구성하는 도전 패턴들, 및 상기 제1 화소들(PXL1) 각각의 주변에 배치되는 배선들의 일 부분을 포함할 수 있다.
각각의 제2 화소 영역들(PXA2)은, 각각의 수직 주사선들이 끊기는 영역들에 대응할 수 있다. 예를 들어, 각각의 제2 화소 영역(PXA2)에 배치되는 제2 화소 패턴들(PNT2)은 도 10에 도시된 바와 같이, 서로 분리된 제2 수직 전원선(VPL2) 및 적어도 하나의 수직 주사선(VSL)(일 예로, 제n 및 제n+1 수직 주사선들(VSLn, VSLn+1))을 포함할 수 있다. 상기 적어도 하나의 수직 주사선(VSL)은 제2 화소 영역(PXA2)에서 끊길 수 있고, 이에 따라 상기 적어도 하나의 수직 주사선(VSL)으로부터 분리된 배선 패턴들은 다른 영역(일 예로, 동일한 수직 라인 상에 배치된 적어도 하나의 제3 화소 영역(PXA3))에서 인접한 제2 수직 전원선(VPL2)에 연결됨으로써 상기 제2 수직 전원선(VPL2)의 일 부분이 될 수 있다.
일 실시예에서, 회로층(PCL)의 형성 공정이 완료된 이후, 제2 화소 영역(PXA2)은 도 6에 도시된 화소 패턴들과 유사한 형상 및/또는 구조의 화소 패턴들을 포함할 수 있다. 예를 들어, 제2 화소 패턴들(PNT2)은 제2 화소들(PXL2) 각각의 화소 회로들(PXC)을 구성하는 도전 패턴들, 및 상기 제2 화소들(PXL2) 각각의 주변에 배치되는 배선들의 일 부분을 포함할 수 있다. 다만, 제2 화소 영역(PXA2)은 도 6에 도시된 화소 패턴들과 비교하여, 적어도 하나의 수직 주사선(VSL)(일 예로, 제n 및 제n+1 수직 주사선들(VSLn, VSLn+1))에 대응하는 위치에서, 적어도 하나의 제2 수직 전원선(VPL2)(또는, 이에 대응하는 서브 배선)의 일 부분을 포함할 수 있다.
일 실시예에서, 제2 화소 영역들(PXA2)은, 표시 영역(DA)의 적어도 일 영역에서 제1 방향(DR1) 및 제2 방향(DR2)과 상이한 제3 방향(DR3)을 따라 배열 및/또는 반복될 수 있다. 일 실시예에서, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)에 대하여 기울어진 사선 방향일 수 있다.
일 실시예에서, 제2 화소 영역들(PXA2)은 매 수평 라인들마다 배치되거나, 적어도 두 개의 수평 라인들마다 배치될 수 있다. 예를 들어, 제2 화소 영역들(PXA2)은 동일한 수평 라인 상에서 끊기는 인접 수직 주사선들(VSL)의 개수에 대응하는 개수에 대응하는 주기로, 적어도 일부의 수평 라인들에 배치될 수 있다. 일 예로, 인접한 두 개의 수직 주사선들(VSL)이 동일한 수평 라인 상에서 끊기는 경우, 제2 화소 영역들(PXA2)은 홀수 번째 수평 라인들 또는 짝수 번째 수평 라인들에 배치될 수 있다.
각각의 제3 화소 영역들(PXA3)은, 수직 주사선들(VSL)이 제공되지 않는 영역들에 대응할 수 있다. 예를 들어, 각각의 제3 화소 영역(PXA3)에 배치되는 제3 화소 패턴들(PNT3)은 도 11에 도시된 바와 같이, 수직 주사선(VSL)(일 예로, 제n 및 제n+1 수직 주사선들(VSLn, VSLn+1))을 포함하지 않고, 서로 인접한 제2 수직 전원선들(VPL2)(또는, 하나의 제2 수직 전원선(VPL2)의 서로 다른 부분들)을 포함할 수 있다.
상기 서로 인접한 제2 수직 전원선들(VPL2)은, 적어도 하나의 제3 화소 영역(PXA3)에서 서로 연결될 수 있다. 일 예로, 상기 서로 인접한 제2 수직 전원선들(VPL2)은 서로 일체로 형성될 수 있다. 이 경우, 상기 서로 인접한 제2 수직 전원선들(VPL2)은 하나의 제2 수직 전원선(VPL2)의 일 부분을 구성하는 적어도 두 개의 패턴들로도 볼 수 있다.
일 실시예에서, 회로층(PCL)의 형성 공정이 완료된 이후, 제3 화소 영역(PXA3)은 도 6에 도시된 화소 패턴들과 유사한 형상 및/또는 구조의 화소 패턴들을 포함할 수 있다. 예를 들어, 제3 화소 패턴들(PNT3)은 제3 화소들(PXL3) 각각의 화소 회로들(PXC)을 구성하는 도전 패턴들, 및 상기 제3 화소들(PXL3) 각각의 주변에 배치되는 배선들의 일 부분을 포함할 수 있다. 다만, 제3 화소 영역(PXA3)은 도 6에 도시된 화소 패턴들과 비교하여, 적어도 하나의 수직 주사선(VSL)(일 예로, 제n 및 제n+1 수직 주사선들(VSLn, VSLn+1))에 대응하는 위치에서, 적어도 하나의 제2 수직 전원선(VPL2)(또는, 이에 대응하는 서브 배선)을 포함할 수 있다.
일 실시예에서, 표시 영역(DA)은, 적어도 하나의 제2 화소(PXL2)가 배치되는 수직 라인을 포함할 수 있다. 상기 수직 라인은, 제1 방향(DR1)에서 제2 화소(PXL2)의 서로 다른 일측에 배치된 적어도 하나의 제1 화소(PXL1) 및 적어도 하나의 제3 화소(PXL3)를 포함할 수 있다. 예를 들어, 상기 수직 라인은, 제2 화소(PXL2)의 하단에 배치된 적어도 하나의 제1 화소(PXL1) 및 상기 제2 화소(PXL2)의 상단에 배치된 적어도 하나의 제3 화소(PXL3)를 포함할 수 있다. 일 실시예에서, 제2 화소들(PXL2)이 배치되는 수직 라인들에서는, 상기 제2 화소들(PXL2)을 중심으로 제1 화소들(PXL1)이 배치되는 영역과 제3 화소들(PXL3)이 배치되는 영역이 나뉠 수 있다.
상술한 실시예에 따른 표시 장치(DD)는, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 주기화되지 않는 화소 패턴들(일 예로, 제1 화소 패턴들(PTN1), 제2 화소 패턴들(PTN2) 및/또는 제3 화소 패턴들(PTN3))을 포함할 수 있다. 이에 따라, 제1 방향(DR1) 및/또는 제2 방향(DR2)을 기준으로 인접한 화소들(PXL)의 화소 패턴들을 비교할 경우, 표시 기판(200)에 대한 광학 검사가 원활하게 진행되기 어려울 수 있다. 따라서, 본 발명에서는 후술할 실시예들과 같이 제3 방향(DR3)을 기준으로 인접한 화소들(PXL)(또는, 인접한 화소 그룹들(PXG))의 화소 패턴들을 비교하는 광학 검사를 실시함으로써, 화소 패턴들의 불량을 적절히 검출할 수 있다.
도 12 및 도 13은 표시 영역(DA)에 대한 촬상 이미지(IMG), 및 상기 촬상 이미지(IMG)를 이용한 표시 기판(200)의 검사 방법을 나타내는 평면도들이다. 예를 들어, 도 12 및 도 13은 앞서 설명한 실시예들에 따른 표시 패널(DPN)에 제공될 수 있는 표시 기판(200)의 광학 검사 방법을 나타낸다.
도 14는 본 발명의 일 실시예에 의한 표시 영역(DA), 및 상기 표시 영역(DA)을 포함한 표시 기판(200)의 검사 방법을 나타내는 평면도이다. 예를 들어, 도 14는, 도 8의 표시 영역(DA)에 배치된 화소들(PXL)(또는, 상기 화소들(PXL)에 대응하는 화소 영역들(PXA))에 제공될 수 있는 화소 패턴들에 대한 광학 검사 방법을 나타낸다.
먼저 도 1 내지 도 13을 참조하면, 표시 기판(200)을 촬상하여 촬상 이미지(IMG)를 획득할 수 있다. 예를 들어, 표시 기판(200)의 표시 영역(DA)을 영역별 및/또는 구간별로 분할하여 촬상함으로써, 각각의 촬상 이미지(IMG)("분할 이미지"라고도 함)를 획득할 수 있다.
일 실시예에서, 각각의 촬상 이미지(IMG)에 기초하여, 상기 촬상 이미지(IMG)에 포함된 (일 예로, 촬상 이미지(IMG)에 나타난) 화소들(PXL)(또는, 상기 화소들(PXL)에 대응하는 각각의 화소 영역들(PXA)에 제공 및/또는 형성된 각각의 화소 패턴들)에 대한 불량 검사를 실시할 수 있다. 일 실시예에서, 촬상 이미지(IMG)에 나타난 화소들(PXL)을 그룹화하고, 각각의 화소 그룹(PXG)을 대상 화소 그룹(PXG0)으로 지정할 수 있다. 그리고, 각각의 대상 화소 그룹(PXG0)(또는, 상기 대상 화소 그룹(PXG0)에 대응하는 화소 영역들(PXA))에 제공 및/또는 형성된 화소 패턴들을, 적어도 하나의 인접 화소 그룹(PXG)(또는, 상기 적어도 하나의 인접 화소 그룹(PXG)에 대응하는 화소 영역들(PXA))에 제공 및/또는 형성된 화소 패턴들과 비교하여 대상 화소 그룹(PXG0)의 화소 패턴들에 대한 불량 검사를 실시할 수 있다.
일 실시예에서, 각각의 화소 그룹(PXG)은, 제1 방향(DR1)에서 연속적으로 및/또는 순차적으로 배치된 적어도 두 개의 화소들(PXL)을 포함할 수 있고, 동일한 수평 라인 상에서 끊기는 인접 수직 주사선들(VSL)의 개수에 대응하는 개수의 화소들(PXL)을 포함할 수 있다. 예를 들어, 각각의 화소 그룹(PXG)은, 제1 방향(DR1)에서 연속적으로 및/또는 순차적으로 배치된 두 개의 화소들(PXL)을 포함할 수 있다.
일 실시예에서, 촬상 이미지(IMG)에 포함된 각각의 화소 그룹(PXG)은 순차적으로 대상 화소 그룹(PXG0)으로 지정될 수 있다. 각각의 대상 화소 그룹(PXG0)에 대하여, 적어도 하나의 인접 화소 그룹(PXG)을 비교군으로 선정하고, 화소 패턴 비교를 통해 불량 여부를 판정할 수 있다.
일 실시예에서, 각각의 대상 화소 그룹(PXG0)에 대하여, 제3 방향(DR3)에서 인접한 제1 내지 제4 화소 그룹들(PXG1 내지 PXG4)을 화소 패턴 비교를 위한 비교군으로 선정할 수 있다. 예를 들어, 각각의 대상 화소 그룹(PXG0)에 대하여, 제3 방향(DR3)에서 대상 화소 그룹(PXG0)에 바로 인접하도록 상기 대상 화소 그룹(PXG0)의 양측(일 예로, 각각 좌측 하단 및 우측 상단)에 위치한 제1 화소 그룹(PXG1) 및 제2 화소 그룹(PXG2)과, 제3 방향(DR3)에서 각각 제1 화소 그룹(PXG1) 및 제2 화소 그룹(PXG2)에 바로 인접하도록 각각 제1 화소 그룹(PXG1) 및 제2 화소 그룹(PXG2)의 일 측에 위치한 제3 화소 그룹(PXG3) 및 제4 화소 그룹(PXG4)을 비교군으로 선정할 수 있다.
각각의 대상 화소 그룹(PXG0)에 대하여 비교군으로 선정된 인접 화소 그룹들(PXG) 중 적어도 하나는, 상기 대상 화소 그룹(PXG0)의 화소 패턴들과 실질적으로 동일한 형상 및/또는 구조의 화소 패턴들을 포함할 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 제1 화소 그룹(PXG1), 제2 화소 그룹(PXG2), 제3 화소 그룹(PXG3) 및 제4 화소 그룹(PXG4) 중 적어도 하나는, 각각의 대상 화소 그룹(PXG0)과 실질적으로 동일한 형상 및/또는 구조의 화소 패턴들을 포함할 수 있다. 이에 따라, 상기 적어도 하나의 인접 화소 그룹(PXG)의 화소 패턴들에 기초하여, 대상 화소 그룹(PXG0)의 화소 패턴들에 대한 광학 검사를 적절히 실시할 수 있다.
일 실시예에서, 대상 화소 그룹(PXG0)의 화소 패턴들을 비교군으로 선정된 적어도 두 개의 인접 화소 그룹들(PXG)의 화소 패턴들과 순차적으로 비교할 수 있다. 예를 들어, 대상 화소 그룹(PXG0)의 화소 패턴들을, 제1 화소 그룹(PXG1), 제2 화소 그룹(PXG2), 제3 화소 그룹(PXG3) 및 제4 화소 그룹(PXG4) 각각의 화소 패턴들과 순차적으로 비교할 수 있다. 화소 패턴 비교 과정에서, 대상 화소 그룹(PXG0)의 화소 패턴들과 어느 하나의 인접 화소 그룹(PXG)의 화소 패턴들이 일치하는 것으로 판단될 경우, 화소 패턴 비교를 중단하고 상기 어느 하나의 인접 화소 그룹(PXG)의 화소 패턴들에 기초하여 대상 화소 그룹(PXG0)의 화소 패턴들에 대한 불량 판정 단계를 시작할 수 있다. 이에 따라, 검사 공정의 효율을 높일 수 있다.
일 실시예에서, 촬상 이미지(IMG)의 가장자리 영역에 나타난 적어도 하나의 대상 화소 그룹(PXG0)에 대해서는 상기 촬상 이미지(IMG) 내에서 확보할 수 있는 비교군의 인접 화소 그룹(들)(PXG)의 개수가 상대적으로 적을 수 있다. 일 실시예에서, 촬상 이미지(IMG)의 가장자리 영역에 나타난 적어도 하나의 대상 화소 그룹(PXG0)에 대하여 비교군의 인접 화소 그룹(PXG)이 확보되지 않을 경우에는 상기 대상 화소 그룹(PXG0)을 포함하되 촬상 영역 및/또는 범위가 상이한 다른 촬상 이미지(IMG)에 기초하여 상기 대상 화소 그룹(PXG0)에 대한 광학 검사를 실시할 수 있다. 일 실시예에서, 표시 영역(DA)의 최외곽 가장자리 영역에 배치되는 화소 그룹들(PXG) 중 적어도 하나의 화소 그룹(PXG)에 대하여 비교군의 인접 화소 그룹(PXG)이 확보되지 않을 경우에는 미리 프로그래밍된 소프트웨어 보정을 통해 상기 적어도 하나의 화소 그룹(PXG)에 대한 불량을 예측, 검출 및/또는 판정할 수 있다.
전술한 실시예들에서와 같이 제2 화소들(PXL2)을 중심으로 화소 패턴들의 양상이 변화되는 표시 기판(200)에 대하여, 상기 제2 화소들(PXL)의 배열 구조(일 예로, 제2 화소들(PXL)이 배열되는 주기 및/또는 위치)에 맞춰 화소들(PXL)을 그룹화할 수 있다. 또한, 상기 제2 화소들(PXL)이 배열되는 방향(일 예로, 제3 방향(DR3))을 기준으로 대상 화소 그룹(PXG0)에 대한 비교군을 선정할 수 있다. 이에 따라, 표시 기판(200)에 제공된 화소 패턴들의 불량을 용이하게 및/또는 적절하게 검출할 수 있다.
도 15 및 도 16은 본 발명의 일 실시예에 의한 표시 영역(DA), 및 상기 표시 영역(DA)을 촬상하는 방법을 나타내는 평면도들이다.
도 1 내지 도 16을 참조하면, 표시 기판(200)을 촬상함에 있어서, 표시 영역(DA)을 다수의 촬상 영역들(IMA)로 분할하여 각각의 촬상 영역들(IMA)을 순차적으로 촬상할 수 있다. 이에 따라, 각각의 촬상 영역들(IMA)에 대응하는 각각의 촬상 이미지들(IMG)을 획득할 수 있다.
예를 들어, 표시 영역(DA)의 제1 영역에 대응하는 제1 촬상 영역(IMA1)을 촬상함으로써, 제1 촬상 이미지를 획득할 수 있다. 이후, 표시 영역(DA)의 제2 영역에 대응하는 제2 촬상 영역(IMA2)을 촬상함으로써, 제2 촬상 이미지를 획득할 수 있다. 유사한 방식으로, 표시 영역(DA)의 제3 영역에 대응하는 제3 촬상 영역(IMA3)을 촬상함으로써, 제3 촬상 이미지를 획득하고, 표시 영역(DA)의 제4 영역에 대응하는 제4 촬상 영역(IMA4)을 촬상함으로써, 제4 촬상 이미지를 획득할 수 있다.
일 실시예에서, 각각의 촬상 영역들(IMA)에 대응하는 각각의 촬상 이미지들(IMG)에 대하여, 화소 패턴들에 대한 광학 검사를 개별적으로 실시할 수 있다. 예를 들어, 제1 촬상 영역(IMA1)에 대응하는 제1 촬상 이미지에 기초하여, 상기 제1 촬상 이미지에 포함된 화소 그룹들(PXG)에 포함된 화소 패턴들의 불량 여부를 판정할 수 있다. 그리고, 제2 촬상 영역(IMA2)에 대응하는 제2 촬상 이미지에 기초하여, 상기 제2 촬상 이미지에 포함된 화소 그룹들(PXG)에 포함된 화소 패턴들의 불량 여부를 판정할 수 있다. 촬상 영역들(IMA)의 중첩 영역들에 위치한 화소 그룹들(PXG)은 중복적으로 검사될 수 있고, 상기 화소 그룹들(PXG)에 대한 검사 결과는 미리 프로그래밍된 소프트웨어 보정을 통해 종합되거나 중복이 제거될 수 있다.
일 실시예에서, 촬상 영역들(IMA)은 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 하나의 방향에서 서로 부분적으로 중첩되도록 설정될 수 있다. 예를 들어, 제1 촬상 영역(IMA1)과 제2 촬상 영역(IMA2)은 제2 방향(DR2)을 따라 순차적으로 배치되며, 제2 방향(DR2)에서 적어도 하나의 화소(PXL)(또는, 적어도 하나의 화소 영역(PXA))에 대응하는 면적만큼 일 부분이 서로 중첩될 수 있다. 일 예로, 제1 촬상 영역(IMA1)과 제2 촬상 영역(IMA2)은 제2 방향(DR2)에서 수 개의 화소들(PXL)에 대응하는 면적만큼 서로 중첩될 수 있다. 제3 촬상 영역(IMA3)과 제4 촬상 영역(IMA4)은 제1 방향(DR1)을 따라 순차적으로 배치되며, 제1 방향(DR1)에서 적어도 하나의 화소(PXL)(또는, 적어도 하나의 화소 영역(PXA))에 대응하는 면적만큼 일 부분이 서로 중첩될 수 있다. 일 예로, 제3 촬상 영역(IMA3)과 제4 촬상 영역(IMA4)은 제1 방향(DR1)에서 수 개의 화소들(PXL)에 대응하는 면적만큼 서로 중첩될 수 있다.
상술한 실시예들에 따르면, 표시 영역(DA)에 제공된 화소 패턴들에 대한 촬상 이미지(IMG)를 획득함에 있어서, 촬상 영역들(IMA)이 제1 방향(DR1) 및/또는 제2 방향(DR2)에서 서로 부분적으로 중첩하도록 표시 기판(200)을 촬상할 수 있다. 이에 따라, 검사되지 않는 화소 패턴들이 없도록 (또는, 검사되지 않는 화소 패턴들이 저감 또는 최소화되도록) 표시 영역(DA)의 전체 영역에 대한 광학 검사를 실시할 수 있다. 예를 들어, 표시 영역(DA)의 전체에 걸쳐 모든 화소 영역들(PXA)에 제공된 화소 패턴들을 촬상하고, 상기 화소 패턴들에 대한 광학 검사를 통해 상기 화소 패턴들의 불량을 적절히 검출할 수 있다.
도 17 및 도 18은 본 발명의 일 실시예에 의한 표시 기판(200)의 검사 방법을 나타내는 순서도들이다. 도 18은 도 17의 ST400 단계에 대응하는 표시 기판(200)의 검사 방법의 일 예를 나타낸다.
도 1 내지 도 18을 참조하면, 검사하고자 하는 화소 패턴들이 제공 및/또는 형성된 표시 기판(200)을 촬상하여 상기 화소 패턴들에 대한 촬상 이미지(IMG)를 획득할 수 있다. 예를 들어, 각각의 촬상 영역들(IMA)에 대응하는 표시 영역(DA)의 서로 다른 영역들을 촬상함으로써, 각각의 촬상 이미지들(IMG)을 획득할 수 있다. (ST100)
이후, 각각의 촬상 이미지(IMG)에 포함된(일 예로, 촬상된) 화소들(PXL)을 그룹화할 수 있다. 예를 들어, 촬상 이미지(IMG)에 포함된 화소들(PXL)에 대하여, 제1 방향(DR1)을 따라 배열된 적어도 두 개의 화소들(PXL)을 하나의 화소 그룹(PXG)으로 묶어 상기 촬상 이미지(IMG)에 포함된 화소들(PXL)을 다수의 화소 그룹들(PXG)로 그룹화할 수 있다. 일 실시예에서, 제1 방향(DR1)에서 제2 화소들(PXL2)이 배열되는 간격 및/또는 주기에 대응하는 개수의 화소들(PXL)(일 예로, 제1 방향(DR1)을 따라 동일한 수직 라인 상에 순차적으로 배열된 두 개의 화소들(PXL))을 하나의 화소 그룹(PXG)으로 묶을 수 있다. (ST200)
이후, 각각의 촬상 이미지(IMG)에서 대상 화소 그룹(PXG0)을 지정할 수 있다. 예를 들어, 상기 촬상 이미지(IMG)에 포함된 화소 그룹들(PXG)을 순차적으로 대상 화소 그룹으로 지정할 수 있다. (ST300)
대상 화소 그룹(PXG)이 지정되면, 상기 대상 화소 그룹(PXG)의 화소 패턴들을, 상기 대상 화소 그룹(PXG)에 대하여 비교군으로 지정된 적어도 하나의 인접 화소 그룹(PXG)의 화소 패턴들과 비교할 수 있다. 예를 들어, 상기 대상 화소 그룹(PXG)의 화소 패턴들을, 상기 대상 화소 그룹(PXG)에 대하여 제3 방향(DR3)에 위치한 제1 화소 그룹(PXG1), 제2 화소 그룹(PXG2), 제3 화소 그룹(PXG3) 및/또는 제4 화소 그룹(PXG4)의 화소 패턴들과 비교할 수 있다. (ST400)
일 실시예에서, 상기 대상 화소 그룹(PXG)의 화소 패턴들을 제1 화소 그룹(PXG1), 제2 화소 그룹(PXG2), 제3 화소 그룹(PXG3) 및/또는 제4 화소 그룹(PXG4)의 화소 패턴들과 순차적으로 비교할 수 있다. 또한, 화소 패턴 비교 과정에서 대상 화소 그룹(PXG)의 화소 패턴들과 비교군의 화소 그룹(PXG)에 포함된 화소 패턴들이 일치하는 것으로 판단될 경우, 화소 패턴 비교 과정을 중단하고, 후속 단계를 진행할 수 있다.
예를 들어, 도 18에 도시된 바와 같이, 먼저 대상 화소 그룹(PXG0)의 화소 패턴들과 제1 화소 그룹(PXG1)의 화소 패턴들을 비교하고, 이에 따라 화소 패턴 일치 여부를 판단할 수 있다. 일 실시예에서, 화소 패턴들의 일치 여부는 소정의 기준 및/또는 화소 패턴들의 매칭율 등에 따라 결정될 수 있다. (ST410, ST420)
화소 패턴 비교 결과, 대상 화소 그룹(PXG0)의 화소 패턴들과 제1 화소 그룹(PXG1)의 화소 패턴들이 일치하는 것으로 판단되면, 화소 패턴 비교를 중단할 수 있다. 이 경우, 다음 단계(일 예로, 대상 화소 그룹(PXG0)의 화소 패턴들에 대한 불량 여부를 판정하는 단계)로 넘어갈 수 있다. 예를 들어, 제1 화소 그룹(PXG1)의 화소 패턴들에 기초하여, 대상 화소 그룹(PXG0)의 화소 패턴들에 대한 불량 여부를 판정할 수 있다. (ST500)
화소 패턴 비교 결과, 대상 화소 그룹(PXG0)의 화소 패턴들과 제1 화소 그룹(PXG1)의 화소 패턴들이 일치하지 않는 것으로 판단되면, 대상 화소 그룹(PXG0)의 화소 패턴들과 제2 화소 그룹(PXG2)의 화소 패턴들을 비교하고, 이에 따라 화소 패턴 일치 여부를 판단할 수 있다. (ST430, ST440)
화소 패턴 비교 결과, 대상 화소 그룹(PXG0)의 화소 패턴들과 제2 화소 그룹(PXG2)의 화소 패턴들이 일치하는 것으로 판단되면, 화소 패턴 비교를 중단할 수 있다. 그리고, 제2 화소 그룹(PXG2)의 화소 패턴들에 기초하여, 대상 화소 그룹(PXG0)의 화소 패턴들에 대한 불량 여부를 판정할 수 있다. (ST500)
화소 패턴 비교 결과, 대상 화소 그룹(PXG0)의 화소 패턴들과 제2 화소 그룹(PXG2)의 화소 패턴들이 일치하지 않는 것으로 판단되면, 대상 화소 그룹(PXG0)의 화소 패턴들과 제3 화소 그룹(PXG3)의 화소 패턴들을 비교하고, 이에 따라 화소 패턴 일치 여부를 판단할 수 있다. (ST450, ST460)
화소 패턴 비교 결과, 대상 화소 그룹(PXG0)의 화소 패턴들과 제3 화소 그룹(PXG3)의 화소 패턴들이 일치하는 것으로 판단되면, 화소 패턴 비교를 중단할 수 있다. 그리고, 제3 화소 그룹(PXG3)의 화소 패턴들에 기초하여, 대상 화소 그룹(PXG0)의 화소 패턴들에 대한 불량 여부를 판정할 수 있다. (ST500)
화소 패턴 비교 결과, 대상 화소 그룹(PXG0)의 화소 패턴들과 제3 화소 그룹(PXG3)의 화소 패턴들이 일치하지 않는 것으로 판단되면, 대상 화소 그룹(PXG0)의 화소 패턴들과 제4 화소 그룹(PXG4)의 화소 패턴들을 비교하고, 이에 따라 화소 패턴 일치 여부를 판단할 수 있다. (ST470, ST480)
화소 패턴 비교 결과, 대상 화소 그룹(PXG0)의 화소 패턴들과 제4 화소 그룹(PXG4)의 화소 패턴들이 일치하는 것으로 판단되면, 화소 패턴 비교를 중단할 수 있다. 그리고, 제4 화소 그룹(PXG4)의 화소 패턴들에 기초하여, 대상 화소 그룹(PXG0)의 화소 패턴들에 대한 불량 여부를 판정할 수 있다. (ST500)
화소 패턴 비교 결과, 대상 화소 그룹(PXG0)의 화소 패턴들과 제4 화소 그룹(PXG4)의 화소 패턴들이 일치하지 않는 것으로 판단되면, 대상 화소 그룹(PXG0)의 화소 패턴들에 대한 불량 검사를 중단할 수 있다. 이후, 다음 대상 화소 그룹(PXG0)에 대한 불량 검사를 시작할 수 있다.
각각의 촬상 이미지(IMG)에 포함된 화소 그룹들(PXG) 중 불량 검사가 완료되지 않은 화소 그룹(PXG)이 있을 경우, 다른 촬상 이미지(IMG)에 기초한 광학 검사에서 상기 화소 그룹(PXG)에 대한 불량 검사가 실시될 수 있다. 또는, 소프트웨어 보정을 통해 상기 화소 그룹(PXG)의 불량을 예측, 검출 및/또는 판정할 수도 있다.
본 발명의 실시예들에 따른 표시 기판(200)의 검사 방법에 의하면, 화소들(PXL)이 배열되는 제1 방향(DR1) 및 제2 방향(DR2)에 대하여 주기화되지 않는 화소 패턴들을 포함하는 표시 기판(200)에 대하여 상기 화소 패턴들의 불량을 적절하게 검출할 수 있다. 예를 들어, 표시 기판(200)에서 제1 방향(DR1)으로 배열된 적어도 두 개의 인접 화소들(PXL)(일 예로, 상하로 인접한 두 개의 화소들(PXL))을 그룹화하고, 각각의 대상 화소 그룹(PXG0)에 대하여 제3 방향(DR3)(일 예로, 화소 패턴들의 양상이 상이해지는 분기점이 되는 제2 화소들(PXL) 및 이에 대응하는 제2 화소 영역들(PXA2)이 배열되는 사선 방향)에 위치한 적어도 하나의 인접 화소 그룹(PXG)을 비교군으로 선정하여 상기 대상 화소 그룹(PXG0)의 화소 패턴들에 대한 광학 검사를 실시할 수 있다. 일 예로, 제3 방향(DR3)에서 각각의 대상 화소 그룹(PXG0)에 인접한 제1 화소 그룹(PXG1), 제2 화소 그룹(PXG2), 제3 화소 그룹(PXG3) 및 제4 화소 그룹(PXG4)을 비교군으로 선정하고, 대상 화소 그룹(PXG0)과 화소 패턴이 일치하는 비교군의 화소 그룹(PXG)이 나올 때까지 상기 대상 화소 그룹(PXG0)의 화소 패턴들을 제1 화소 그룹(PXG1), 제2 화소 그룹(PXG2), 제3 화소 그룹(PXG3) 및 제4 화소 그룹(PXG4)의 화소 패턴들과 순차적으로 비교할 수 있다. 화소 패턴들이 일치하는 것으로 판단된 비교군의 화소 그룹(PXG)에 포함된 화소 패턴들에 기초하여, 대상 화소 그룹(PXG0)의 화소 패턴들의 불량 여부, 불량 위치, 및/또는 불량의 유형 또는 형상 등을 검출할 수 있다.
일부 실시예들에 따르면, 표시 기판(200)을 촬상하여 화소 패턴들에 대한 촬상 이미지(IMG)를 획득함에 있어서, 촬상 영역들(IMA)이 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 서로 부분적으로 중첩하도록 표시 기판(200)을 촬상할 수 있다. 이에 따라, 표시 영역(DA)의 전체 영역에 대한 광학 검사를 적절하게 실시할 수 있다.
본 발명은 전술한 실시예들에 따라 구체적으로 기술되었으나, 상기 실시예들은 본 발명을 설명하기 위한 것이며 본 발명의 범위를 제한하기 위한 것이 아님에 유의하여야 한다. 본 발명이 속한 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형이 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 검사 장치 110: 스테이지
120: 조명부 130: 촬상부
140: 영상 처리부 150: 불량 판정부
200: 표시 기판 DA: 표시 영역
DD: 표시 장치 DPN: 표시 패널
HPL1: 제1 수평 전원선 HPL2: 제2 수평 전원선
HSL: 수평 주사선 IMA: 촬상 영역
IMG: 촬상 이미지 PL1: 제1 전원선
PL2: 제2 전원선 PTN1: 제1 화소 패턴
PTN2: 제2 화소 패턴 PTN3: 제3 화소 패턴
PXA: 화소 영역 PXG: 화소 그룹
PXL: 화소 SL: 주사선
SPX: 서브 화소 VPL1: 제1 수직 전원선
VPL2: 제2 수직 전원선 VSL: 수직 주사선

Claims (18)

  1. 제1 방향 및 제2 방향을 따라 표시 영역에 배열되는 각각의 화소 영역들에 제공된 화소 패턴들을 포함하는 표시 기판의 검사 방법에 있어서,
    상기 표시 기판을 촬상하여 상기 화소 패턴들에 대한 촬상 이미지를 획득하는 단계;
    상기 제1 방향을 따라 배열된 적어도 두 개의 화소들을 하나의 화소 그룹으로 묶어 상기 촬상 이미지에 포함된 화소들을 그룹화하는 단계;
    상기 촬상 이미지에 포함된 각각의 화소 그룹을 대상 화소 그룹으로 지정하는 단계;
    상기 대상 화소 그룹의 화소 패턴들을 상기 대상 화소 그룹에 대하여 제3 방향에 위치한 인접 화소 그룹의 화소 패턴들과 비교하는 단계; 및
    상기 대상 화소 그룹의 화소 패턴들에 대한 불량 여부를 판정하는 단계를 포함하는, 표시 기판의 검사 방법.
  2. 제1 항에 있어서,
    상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 대하여 기울어진 사선 방향인, 표시 기판의 검사 방법.
  3. 제2 항에 있어서,
    상기 제1 방향은 상기 표시 영역의 수직 방향이고,
    상기 제2 방향은 상기 표시 영역의 수평 방향인, 표시 기판의 검사 방법.
  4. 제1 항에 있어서,
    상기 인접 화소 그룹은,
    상기 제3 방향에서 상기 대상 화소 그룹에 바로 인접하도록 상기 대상 화소 그룹의 일 측에 위치한 제1 화소 그룹;
    상기 제3 방향에서 상기 대상 화소 그룹에 바로 인접하도록 상기 대상 화소 그룹의 다른 일 측에 위치한 제2 화소 그룹;
    상기 제3 방향에서 상기 제1 화소 그룹에 바로 인접한 제3 화소 그룹; 및
    상기 제3 방향에서 상기 제2 화소 그룹에 바로 인접한 제4 화소 그룹 중 적어도 하나를 포함하는, 표시 기판의 검사 방법.
  5. 제4 항에 있어서,
    상기 제1 화소 그룹, 상기 제2 화소 그룹, 상기 제3 화소 그룹 및 상기 제4 화소 그룹 중 적어도 하나는, 상기 대상 화소 그룹과 동일한 형상의 화소 패턴들을 포함하는, 표시 기판의 검사 방법.
  6. 제5 항에 있어서,
    상기 대상 화소 그룹의 화소 패턴들을 상기 인접 화소 그룹의 화소 패턴들과 비교하는 단계는, 상기 대상 화소 그룹의 화소 패턴들을 상기 제1 화소 그룹의 화소 패턴들과 비교하여 화소 패턴 일치 여부를 판단하는 단계를 포함하는, 표시 기판의 검사 방법.
  7. 제6 항에 있어서,
    상기 대상 화소 그룹의 화소 패턴들과 상기 제1 화소 그룹의 화소 패턴들이 일치하는 경우, 상기 제1 화소 그룹의 화소 패턴들에 기초하여 상기 대상 화소 그룹의 화소 패턴들에 대한 불량 여부를 판정하는, 표시 기판의 검사 방법.
  8. 제6 항에 있어서,
    상기 대상 화소 그룹의 화소 패턴들과 상기 제1 화소 그룹의 화소 패턴들이 일치하지 않는 경우, 상기 대상 화소 그룹의 화소 패턴들을 상기 제2 화소 그룹, 상기 제3 화소 그룹 및 상기 제4 화소 그룹의 화소 패턴들과 순차적으로 비교하는 단계를 진행하되,
    상기 제2 화소 그룹, 상기 제3 화소 그룹 또는 상기 제4 화소 그룹의 화소 패턴들이 상기 대상 화소 그룹의 화소 패턴들과 일치하는 경우, 화소 패턴 비교 단계를 중단하는, 표시 기판의 검사 방법.
  9. 제8 항에 있어서,
    상기 대상 화소 그룹의 화소 패턴들과 일치하는 것으로 판단된 상기 제2 화소 그룹, 상기 제3 화소 그룹 또는 상기 제4 화소 그룹의 화소 패턴들에 기초하여, 상기 대상 화소 그룹의 화소 패턴들에 대한 불량 여부를 판정하는, 표시 기판의 검사 방법.
  10. 제1 항에 있어서,
    상기 화소 영역들은, 제1 화소들이 배치되는 제1 화소 영역들, 및 제2 화소들이 배치되는 제2 화소 영역들을 포함하고,
    상기 화소 패턴들은, 상기 제1 화소 영역들에 제공된 제1 화소 패턴들, 및 상기 제2 화소 영역들에 제공되며 상기 제1 화소 패턴들과 상이한 제2 화소 패턴들을 포함하는, 표시 기판의 검사 방법.
  11. 제10 항에 있어서,
    상기 제2 화소 영역들은, 상기 표시 영역의 적어도 일 영역에서 상기 제3 방향을 따라 배열되는, 표시 기판의 검사 방법.
  12. 제10 항에 있어서,
    상기 화소 영역들은, 제3 화소들이 배치되는 제3 화소 영역들을 더 포함하고,
    상기 화소 패턴들은, 상기 제3 화소 영역들에 제공되며 상기 제1 화소 패턴들 및 상기 제2 화소 패턴들과 상이한 제3 화소 패턴들을 더 포함하는, 표시 기판의 검사 방법.
  13. 제12 항에 있어서,
    상기 표시 영역은, 상기 제2 화소들 중 어느 하나가 배치된 수직 라인을 포함하며,
    상기 수직 라인은, 상기 제2 화소의 하단에 배치된 적어도 하나의 제1 화소, 및 상기 제2 화소의 상단에 배치된 적어도 하나의 제3 화소를 포함하는, 표시 기판의 검사 방법.
  14. 제12 항에 있어서,
    상기 제1 화소 패턴들은, 상기 제1 화소들 각각의 화소 회로를 구성하는 도전 패턴들, 및 상기 제1 화소들 각각의 주변에 배치되는 배선들의 일 부분을 포함하고,
    상기 제2 화소 패턴들은, 상기 제2 화소들 각각의 화소 회로를 구성하는 도전 패턴들, 및 상기 제2 화소들 각각의 주변에 배치되는 배선들의 일 부분을 포함하며,
    상기 제3 화소 패턴들은, 상기 제3 화소들 각각의 화소 회로를 구성하는 도전 패턴들, 및 상기 제3 화소들 각각의 주변에 배치되는 배선들의 일 부분을 포함하는, 표시 기판의 검사 방법.
  15. 제14 항에 있어서,
    상기 제1 화소 패턴들은, 상기 제1 방향으로 연장되며 서로 분리된 수직 전원선 및 수직 주사선 각각의 일 부분을 포함하고,
    상기 수직 주사선은 상기 제2 화소 영역들 중 어느 하나에서 끊기는, 표시 기판의 검사 방법.
  16. 제15 항에 있어서,
    상기 제3 화소 패턴들은, 상기 제1 방향으로 연장되며 서로 연결된 적어도 두 개의 패턴들을 포함한 상기 수직 전원선의 일 부분을 포함하는, 표시 기판의 검사 방법.
  17. 제1 항에 있어서,
    상기 촬상 이미지를 획득하는 단계는,
    상기 표시 영역의 제1 영역을 촬상하여 제1 촬상 이미지를 획득하는 단계; 및
    상기 표시 영역의 제2 영역을 촬상하여 제2 촬상 이미지를 획득하는 단계를 포함하며,
    상기 제1 영역 및 상기 제2 영역은 상기 제1 방향 및 상기 제2 방향 중 적어도 하나의 방향에서 서로 부분적으로 중첩하는, 표시 기판의 검사 방법.
  18. 제17 항에 있어서,
    상기 제1 촬상 이미지에 기초하여, 상기 제1 촬상 이미지에 포함된 각각의 화소 그룹들에 포함된 화소 패턴들의 불량 여부를 판정하고,
    상기 제2 촬상 이미지에 기초하여, 상기 제2 촬상 이미지에 포함된 각각의 화소 그룹들에 포함된 화소 패턴들의 불량 여부를 판정하는, 표시 기판의 검사 방법.
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