CN115995458A - 显示装置及其制造方法 - Google Patents

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light emitting
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许义康
百永锡
徐嘏娜
张宗燮
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Samsung Display Co Ltd
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Abstract

提供了一种显示装置及其制造方法，所述显示装置可以包括设置在基底上的导电图案。钝化层可以设置在导电图案上。可以设置在钝化层上的第一屏蔽电极和第二屏蔽电极可以彼此间隔开。第一电极可以设置在第一屏蔽电极上。第二电极可以设置在第二屏蔽电极上。发光元件可以电连接在第一电极与第二电极之间。第一屏蔽电极与第二屏蔽电极之间的第一距离可以小于第一电极与第二电极之间的第二距离。

Description

显示装置及其制造方法
本申请要求于2021年10月18日在韩国知识产权局提交的第10-2021-0138780号韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引入包含于此。
技术领域
公开的各种实施例涉及显示装置和制造该显示装置的方法。
背景技术
随着对信息显示器的兴趣的增加和对使用便携式信息媒体的需求的增加，对显示装置的需求增加，并且其商业化正在进行。
发明内容
公开的各种实施例涉及一种能够减轻发光元件的对准偏差的显示装置，以及一种制造该显示装置的方法。
根据公开的实施例的显示装置可以包括：导电图案，设置在基底上；钝化层，设置在导电图案上；第一屏蔽电极和第二屏蔽电极，设置在钝化层上并彼此间隔开；第一电极，设置在第一屏蔽电极上；第二电极，设置在第二屏蔽电极上；以及发光元件，电连接在第一电极与第二电极之间。第一屏蔽电极与第二屏蔽电极之间的第一距离可以小于第一电极与第二电极之间的第二距离。
第一屏蔽电极与第二屏蔽电极之间的第一距离可以比发光元件的长度的约三分之一(1/3)小。
第一屏蔽电极与第二屏蔽电极之间的第一距离可以是约1μm。
第一电极与第二电极之间的第二距离可以比发光元件的长度的约四分之三(3/4)大。
第一电极与第二电极之间的第二距离可以是约3.5μm。
第一屏蔽电极的厚度可以在约
Figure BDA0003861260010000011
至约
Figure BDA0003861260010000012
的范围内。
第一屏蔽电极和第二屏蔽电极中的每个的电导率可以小于第一电极和第二电极中的每个的电导率。
第一屏蔽电极和第二屏蔽电极可以包括钛，并且第一电极和第二电极可以包括铝。
第一电极可以接触第一屏蔽电极。第二电极可以接触第二屏蔽电极。
显示装置还可以包括：堤图案，设置在第一电极与第一屏蔽电极之间以及第二电极与第二屏蔽电极之间。在平面图中，发光元件可以设置在堤图案之间。
导电图案可以包括电力线。第二电极可以穿过第二屏蔽电极并接触电力线。
在平面图中，第二屏蔽电极的一侧与第二电极的对应侧之间在第二电极的延伸方向上的距离可以是恒定的。
根据公开的实施例的制造显示装置的方法可以包括：制备包括设置在基底上的导电图案和设置在导电图案上的钝化层的面板；在钝化层上形成屏蔽电极层；在屏蔽电极层上形成电极层；使用掩模同时初始蚀刻电极层和屏蔽电极层，以从电极层形成第一电极和第二电极并且从屏蔽电极层形成第一屏蔽电极和第二屏蔽电极；使用所述掩模二次蚀刻第一电极和第二电极；剥离所述掩模；以及将发光元件对准以电连接在第一电极与第二电极之间。
在二次蚀刻之后，第一电极与第二电极之间的第二距离可以大于第一屏蔽电极与第二屏蔽电极之间的第一距离。
第一屏蔽电极与第二屏蔽电极之间的第一距离可以小于发光元件的长度的约三分之一(1/3)。
第一电极与第二电极之间的第二距离可以大于发光元件的长度的约四分之三(3/4)。
可以通过干法蚀刻工艺执行初始蚀刻。可以通过湿法蚀刻工艺执行二次蚀刻。与屏蔽电极层的选择性相比，电极层可以对湿法蚀刻工艺具有高选择性。
电极层可以包括铝。屏蔽电极层可以包括钛。
所述方法还可以包括在形成电极层之前形成穿过屏蔽电极层和钝化层的接触孔，使得导电图案被暴露。电极层可以通过接触孔接触导电图案。
所述方法还可以包括在屏蔽电极层上形成彼此间隔开的图案。电极层可以覆盖所述图案。
附图说明
图1和图2分别是示出根据公开的实施例的发光元件的示意性透视图和示意性剖视图。
图3是示出根据公开的实施例的显示装置的示意性平面图。
图4至图6是均示出包括在图3的显示装置中的像素的实施例的示意性电路图。
图7是示出图4和图5中的每个的像素的实施例的示意性平面图。
图8是示出图7的像素的实施例的示意性平面图。
图9和图10是沿着图7的线I-I'截取的示意性剖视图。
图11和图12是示出根据比较实施例的像素的示意图。
图13是用于描述图9和图10的像素的效果的示意图。
图14是示出图6的像素的实施例的示意性平面图。
图15是沿着图14的线II-II'截取的示意性剖视图。
图16至图20是示意性地示出根据实施例的制造显示装置的方法的图。
具体实施方式
由于公开允许各种改变和许多实施例，因此将在附图中示出并在书面描述中详细描述具体实施例。然而，这并不旨在将公开限制在特定的实践模式，并且将理解的是，不脱离公开的精神和技术范围的所有改变、等同物和替代物包含在公开中。
将理解的是，尽管这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。在公开中，除非上下文另外清楚地指出，否则单数形式也旨在包括复数形式。
还将理解的是，当在该说明书中使用术语“包括”、“包含”、“具有”等时，说明存在所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组合，但不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。此外，在第一部分(诸如层、膜、区域或板)设置在第二部分上的情况下，第一部分不仅可以直接在第二部分上，而且第三部分可以置于第一部分与第二部分之间。当表达第一部分(诸如层、膜、区域或板)形成在第二部分上时，第二部分的其上形成有第一部分的表面不限于第二部分的上表面，而是可以包括第二部分的其他表面(诸如侧表面或下表面)。相反，在第一部分(诸如层、膜、区域或板)位于第二部分下方的情况下，第一部分不仅可以直接在第二部分下方，而且第三部分可以置于第一部分与第二部分之间。
将参照稍后结合附图详细描述的实施例来阐明公开的优点和特征以及用于实现它们的方法。然而，应注意的是，公开不限于实施例，而是可以以各种其他方式实施。在本说明书中，“连接/结合”是指一个组件不仅直接结合另一组件，而且还通过中间组件间接结合另一组件。另外，连接可以指物理连接和/或电连接。
在说明书和权利要求书中，术语“和/或”出于其含义和解释的目的旨在包括术语“和”与“或”的任何组合。例如，“A和/或B”可以被理解为意味着“A、B或A和B”。术语“和”与“或”可以以连接或分离的意义来使用，并且可以被理解为等同于“和/或”。
在说明书和权利要求书中，短语“……中的至少一个”出于其含义和解释的目的旨在包括“选自……的组中的至少一个”的含义。例如，“A和B中的至少一个”可以被理解为意味着“A、B或A和B”。
术语“叠置”或其变型意味着第一物体可以在第二物体的上方或下方或在第二物体的侧面，反之亦然。另外，术语“叠置”可以包括层叠、堆叠、面对或其变形、在……上延伸、覆盖或部分覆盖或者如本领域普通技术人员将领会和理解的任何其他合适的术语。
术语“面对”及其变型意味着第一元件可以直接或间接地与第二元件相对。在第三元件置于第一元件与第二元件之间的情况下，第一元件和第二元件尽管仍然彼此面对，但是可以被理解为彼此间接相对。
当元件被描述为与另一个元件“不叠置”时，这可以包括元件彼此间隔开、彼此偏移、或在彼此旁边或者如本领域普通技术人员将领会和理解的任何其他合适的术语。
如这里使用的“约”或“近似”包括所陈述的值，并且意味着考虑到所讨论的测量和与特定量的测量相关的误差(即，测量系统的限制)，如本领域普通技术人员确定的特定值的可接受偏差范围内。例如，“约”可以意味着在一个或更多个标准偏差内，或在所陈述的值的±30％、±20％、±10％、±5％内。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与公开所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，术语(诸如在通用字典中定义的术语)应当被解释为具有与其在相关领域的上下文中的含义一致的含义，并且将不以理想化或过于形式化的含义来解释，除非在这里明确地如此定义。
图1和图2分别是示出根据公开的实施例的发光元件的示意性透视图和示意性剖视图。尽管图1和图2示出了柱型发光元件LD，但是发光元件LD的类型和/或形状不限于此。
参照图1和图2，发光元件LD可以包括第一半导体层11、第二半导体层13和置于第一半导体层11与第二半导体层13之间的活性层12。例如，如果发光元件LD延伸所沿的方向是指纵向方向(L)，则发光元件LD可以包括可以在纵向方向(L)上彼此依次堆叠的第一半导体层11、活性层12和第二半导体层13。
发光元件LD可以以在一个方向上延伸的柱的形式设置。发光元件LD可以包括第一端EP1和第二端EP2。第一半导体层11和第二半导体层13中的一个可以设置在发光元件LD的第一端EP1上。第一半导体层11和第二半导体层13中的另一个可以设置在发光元件LD的第二端EP2上。
在实施例中，发光元件LD可以是通过蚀刻方法等以柱形状制造的发光元件。在本说明书中，术语“柱型”包括指在纵向方向上延伸(例如，具有大于1的纵横比)的杆状形状或棒状形状(诸如圆柱形状或棱柱形状)，其剖面形状不限于特定的形状。例如，发光元件LD的长度L可以比其直径D(或其剖面的宽度)大。
发光元件LD可以具有对应于从纳米级至微米级的范围的小尺寸。例如，每个发光元件LD可以具有从纳米级至微米级的范围的直径D(或宽度)和/或长度L。然而，发光元件LD的尺寸不限于此，并且发光元件LD的尺寸可以根据使用具有发光元件LD作为光源的发光装置的各种装置(例如，显示装置)的设计条件以各种方式改变。
第一半导体层11可以是第一导电半导体层。例如，第一半导体层11可以包括n型半导体层。例如，第一半导体层11可以包括n型半导体层，该n型半导体层包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且掺杂有诸如Si、Ge或Sn的第一导电掺杂剂。然而，用于形成第一半导体层11的材料不限于此，并且第一半导体层11可以由各种其他材料形成。
活性层12可以设置在第一半导体层11上，并且具有单量子阱结构或多量子阱结构。活性层12的位置可以根据发光元件LD的类型以各种方式改变。
掺杂有导电掺杂剂的覆层(未示出)可以形成在活性层12上方和/或下方。例如，覆层可以由AlGaN或InAlGaN形成。在实施例中，可以使用诸如AlGaN或InAlGaN的材料来形成活性层12，并且可以使用各种其他材料来形成活性层12。
第二半导体层13可以设置在活性层12上，并且包括具有与第一半导体层11的类型不同的类型的半导体层。例如，第二半导体层13可以包括p型半导体层，该p型半导体层包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且掺杂有诸如Mg的第二导电掺杂剂。然而，用于形成第二半导体层13的材料不限于此，并且第二半导体层13可以由各种其他材料形成。
如果在发光元件LD的相对端之间施加等于或大于阈值电压的电压，则发光元件LD可以通过活性层12中的电子-空穴对的结合来发光。由于可以基于前述原理控制发光元件LD的光发射，所以发光元件LD可以用作各种发光装置以及显示装置的像素的光源。
发光元件LD还可以包括设置在发光元件LD的表面上的绝缘膜INF。绝缘膜INF可以形成在发光元件LD的表面上以至少包围活性层12的外周表面，并且还可以包围第一半导体层11和第二半导体层13中的每个的区域。
在实施例中，绝缘膜INF可以允许发光元件LD的具有不同极性的相对端暴露在外部。例如，绝缘膜INF可以允许第一半导体层11和第二半导体层13中的每个的设置在发光元件LD的第一端EP1和第二端EP2上的一端暴露。在实施例中，绝缘膜INF可以允许第一半导体层11和第二半导体层13中的每个的与发光元件LD的具有不同极性的第一端EP1和第二端EP2相邻的侧部暴露。
在实施例中，绝缘膜INF可以具有包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)和氧化钛(TiOx)中的至少一种绝缘材料的单层结构或多层结构(例如，由氧化铝(AlOx)和氧化硅(SiOx)形成的双层结构)。然而，公开不限于此。在实施例中，可以省略绝缘膜INF。
在设置绝缘膜INF以覆盖发光元件LD的表面，特别是活性层12的外周表面的情况下，可以防止活性层12与下面将描述的第一像素电极或第二像素电极的短路。因此，可以确保发光元件LD的电稳定性。
如果绝缘膜INF设置在发光元件LD的表面上，则可以使发光元件LD的表面上的缺陷的发生最小化，由此可以提高发光元件LD的寿命和效率。即使在发光元件LD设置为彼此相邻的情况下，也可以防止在发光元件LD之间发生不期望的短路。
在实施例中，除了第一半导体层11、活性层12、第二半导体层13和/或包围第一半导体层11、活性层12、第二半导体层13的绝缘膜INF之外，发光元件LD还可以包括附加组件。例如，发光元件LD还可以包括设置在第一半导体层11、活性层12和/或第二半导体层13的端部上的至少一个磷光体层、至少一个活性层、至少一个半导体层和/或至少一个电极层。例如，接触电极层可以设置在发光元件LD的第一端EP1和第二端EP2中的每个上。尽管图1和图2示出了柱型发光元件LD，但是发光元件LD的类型、结构和/或形状可以以各种方式改变。例如，发光元件LD可以由具有多棱锥形状的核-壳结构形成。
包括上述发光元件LD的发光装置不仅可以用在显示装置中，而且可以用在需要光源的各种装置中。例如，发光元件LD可以设置在显示面板的每个像素中，从而发光元件LD可以用作像素的光源。然而，发光元件LD的应用领域不限于前述示例。例如，发光元件LD还可以用在需要光源的其他类型的装置(诸如照明装置)中。
图3是示出根据公开的实施例的显示装置的示意性平面图。图3示出了显示装置，特别是设置在显示装置中的显示面板PNL，作为可以使用图1和图2的实施例中描述的发光元件LD作为光源的电子装置的示例。
显示面板PNL的每个像素单元PXU和用于形成像素单元PXU的每个像素可以包括至少一个发光元件LD。为了解释的目的，图3聚焦于显示区域DA简单地示出了根据实施例的显示面板PNL的结构。在一些实施例中，尽管未示出，但是至少一个驱动电路(例如，扫描驱动器和数据驱动器中的至少一个)、布线和/或垫(pad，或称为焊盘)可以进一步设置在显示面板PNL中。
参照图3，显示面板PNL可以包括基底SUB和设置在基底SUB上的像素单元PXU。像素单元PXU可以包括第一像素PXL1、第二像素PXL2和/或第三像素PXL3。在以下实施例中，术语“像素PXL(参照图4)”或“像素PXL”将用于任意指定第一像素PXL1、第二像素PXL2和第三像素PXL3中的至少一个像素，或者共同指定其中的两种或更多种像素。
基底SUB可以形成显示面板PNL的基体，并且基底SUB是刚性或柔性基底或者刚性或柔性膜。例如，基底SUB可以是由玻璃或强化玻璃制成的刚性基底、由塑料或金属形成的柔性基底(或薄膜)或者至少一个绝缘层。基底SUB的材料和/或性质没有特别地限制。
在实施例中，基底SUB可以是基本透明的。这里，词语“基本透明”可以意味着光可以以一定透射率或更高的透射率穿过基底SUB。在实施例中，基底SUB可以是半透明的或不透明的。另外，在一些实施例中，基底SUB可以包括反射材料。
显示面板PNL和用于形成显示面板PNL的基底SUB可以包括用于显示图像的显示区域DA和形成在除显示区域DA之外的区域中的非显示区域NDA。
像素PXL可以设置在显示区域DA中。可以连接到显示区域DA的像素PXL的各种布线、垫和/或内部电路可以设置在非显示区域NDA中。像素PXL可以根据stripe(条带)或
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布置结构规则地布置。像素PXL的布置结构不限于此，像素PXL可以以各种结构和/或方案布置在显示区域DA中。
在实施例中，发射不同颜色的光的两种或更多种像素PXL可以设置在显示区域DA中。例如，发射第一颜色的光的第一像素PXL1、发射第二颜色的光的第二像素PXL2和发射第三颜色的光的第三像素PXL3可以布置在显示区域DA中。可以彼此相邻设置的至少一个第一像素PXL1、至少一个第二像素PXL2和至少一个第三像素PXL3可以形成可以发射具有各种颜色的光的一个像素单元PXU。例如，第一像素PXL1、第二像素PXL2和第三像素PXL3中的每个可以是发射一种颜色的光的子像素。在实施例中，第一像素PXL1可以是发射红光的红色像素，第二像素PXL2可以是发射绿光的绿色像素，并且第三像素PXL3可以是发射蓝光的蓝色像素。然而，公开不限于此。
在实施例中，第一像素PXL1、第二像素PXL2和第三像素PXL3可以包括与第一颜色相关的发光元件、与第二颜色相关的发光元件和与第三颜色相关的发光元件作为光源，从而像素PXL可以分别发射第一颜色的光、第二颜色的光和第三颜色的光。在实施例中，第一像素PXL1、第二像素PXL2和第三像素PXL3可以分别包括发射相同颜色的光的发光元件，并且具有不同颜色的滤色器和颜色转换层可以设置在各个发光元件上，从而像素PXL可以分别发射第一颜色的光、第二颜色的光和第三颜色的光。然而，形成每个像素单元PXU的像素PXL的颜色、类型和/或数量没有特别限制。换言之，将从每个像素PXL发射的光的颜色可以以各种方式改变。
像素PXL可以包括可以由控制信号(例如，扫描信号和数据信号)和/或电源(例如，第一电源和第二电源)驱动的至少一个光源。在实施例中，光源可以包括根据图1和图2的任何一个实施例的至少一个发光元件LD，例如，具有对应于从纳米级至微米级的范围的小尺寸的超小型柱型发光元件LD。然而，公开不限于此，并且可以使用不同类型的发光元件LD作为像素PXL的光源。
在实施例中，每个像素PXL可以由有源像素形成。然而，能够应用于显示装置的像素PXL的类型、结构和/或驱动方法没有特别限制。例如，每个像素PXL可以具有与用于具有各种结构和/或可以以各种驱动方法操作的无源或有源发光显示装置的像素的结构相同的结构。
图4至图6是均示出包括在图3的显示装置中的像素的实施例的示意性电路图。例如，图4至图6示出可以应用于有源显示装置的像素PXL的实施例。然而，像素PXL和显示装置的类型不限于此。
在实施例中，图4至图6中示出的像素PXL可以是可以设置在图3的显示面板PNL中的第一像素PXL1、第二像素PXL2和第三像素PXL3中的任何一个。第一像素PXL1、第二像素PXL2和第三像素PXL3可以具有基本相同或相似的结构。
参照图4，像素PXL可以包括产生具有与数据信号对应的亮度的光的光源单元LSU和驱动光源单元LSU的像素电路PXC。
光源单元LSU可以包括连接在第一电源VDD与第二电源VSS之间的至少一个发光元件LD。例如，光源单元LSU可以包括经由像素电路PXC和第一电力线PL1连接到第一电源VDD的第一电极ELT1(也称为“第一像素电极”或“第一对准电极”)、通过第二电力线PL2连接到第二电源VSS的第二电极ELT2(也称为“第二像素电极”或“第二对准电极”)以及在第一电极ELT1与第二电极ELT2之间在相同方向上连接的发光元件LD。在实施例中，第一电极ELT1可以是阳极电极，并且第二电极ELT2可以是阴极电极。
发光元件LD中的每个可以包括通过第一电极ELT1和/或像素电路PXC电连接到第一电源VDD的第一端(例如，p型端)和通过第二电极ELT2电连接到第二电源VSS的第二端(例如，n型端)。换言之，发光元件LD可以在正向方向上并联连接在第一电极ELT1与第二电极ELT2之间。在正向方向上连接在第一电源VDD与第二电源VSS之间的发光元件LD中的每个可以形成有效光源。这样的有效光源可以形成像素PXL的光源单元LSU。
第一电源VDD和第二电源VSS可以具有不同的电位以允许发光元件LD发射光。例如，第一电源VDD可以被设置为高电位电源，第二电源VSS可以被设置为低电位电源。这里，至少在像素PXL的发射时段期间，第一电源VDD与第二电源VSS之间的电位差可以被设置为发光元件LD的阈值电压或更大。
形成每个光源单元LSU的发光元件LD的第一端(例如，p型端)可以通过光源单元LSU的电极(例如，每个像素PXL的第一电极ELT1)共同连接到像素电路PXC，并且通过像素电路PXC和第一电力线PL1连接到第一电源VDD。发光元件LD的第二端(例如，n型端)可以通过第二电力线PL2和光源单元LSU的另一电极(例如，每个像素PXL的第二电极ELT2)共同连接到第二电源VSS。
发光元件LD可以发射具有与通过对应的像素电路PXC供应到其的驱动电流对应的亮度的光。例如，在每个帧周期(frame period)期间，像素电路PXC可以将与要在对应的帧中表现的灰度值相对应的驱动电流供应到光源单元LSU。供应到光源单元LSU的驱动电流可以被划分为流到在正向方向上连接的发光元件LD的多个部分。因此，发光元件LD中的每个可以发射具有与施加到其的电流对应的亮度的光，从而光源单元LSU可以发射具有与驱动电流对应的亮度的光。
像素电路PXC可以电连接在第一电源VDD与第一电极ELT1之间。像素电路PXC可以电连接到相应的像素PXL的扫描线Si和数据线Dj。例如，如果像素PXL设置在显示区域DA的第i条(i是正整数)水平线(行)和第j条(j是正整数)竖直线(列)上，则像素PXL的像素电路PXC可以电连接到显示区域DA的第i条扫描线Si和第j条数据线Dj。
在实施例中，像素电路PXC可以包括晶体管和至少一个电容器。例如，像素电路PXC可以包括第一晶体管T1、第二晶体管T2和存储电容器Cst。
第一晶体管T1可以电连接在第一电源VDD与光源单元LSU之间。例如，第一晶体管T1的第一电极(例如，源电极)可以电连接到第一电源VDD，第一晶体管T1的第二电极(例如，漏电极)可以电连接到第一电极ELT1。第一晶体管T1的栅电极可以电连接到第一节点N1。第一晶体管T1可以响应于第一节点N1的电压来控制要供应到光源单元LSU的驱动电流。换言之，第一晶体管T1可以是控制像素PXL的驱动电流的驱动晶体管。
第二晶体管T2可以电连接在数据线Dj与第一节点N1之间。例如，第二晶体管T2的第一电极(例如，源电极)可以电连接到数据线Dj，第二晶体管T2的第二电极(例如，漏电极)可以电连接到第一节点N1。第二晶体管T2的栅电极可以电连接到扫描线Si。在从扫描线Si供应具有栅极导通电压(例如，低电平电压)的扫描信号SSi的情况下，第二晶体管T2可以导通以将第一节点N1电连接到数据线Dj。
在每个帧周期期间，可以将对应帧的数据信号DSj供应到数据线Dj，并且数据信号DSj通过可以在供应具有栅极导通电压的扫描信号SSi的时段期间导通的第二晶体管T2被传输到第一节点N1。换言之，第二晶体管T2可以是将每个数据信号DSj传输到像素PXL的内部的开关晶体管。
存储电容器Cst的一个电极可以电连接到第一电源VDD，存储电容器Cst的另一电极可以电连接到第一节点N1。存储电容器Cst可以在每个帧周期期间被充有与要供应到第一节点N1的数据信号DSj对应的电压。
尽管图4示出了包括在像素电路PXC中的晶体管(例如，第一晶体管T1和第二晶体管T2两者)可以是p型晶体管，但是公开不限于此。第一晶体管T1和第二晶体管T2中的至少一个可以改变为n型晶体管。像素电路PXC可以由可以具有各种结构和/或通过各种驱动方案操作的像素电路形成。
参照图5，像素电路PXC还可以连接到感测控制线SCLi和感测线SLj，例如，设置在显示区域DA的第i条水平线和第j条竖直线上的像素PXL的像素电路PXC可以电连接到显示区域DA的第i条感测控制线SCLi和第j条感测线SLj。像素电路PXC还可以包括第三晶体管T3。在实施例中，可以省略感测线SLj，并且可以由通过对应像素PXL(或相邻像素)的数据线Dj检测感测信号SENj来检测像素PXL的特性。
第三晶体管T3可以电连接在第一晶体管T1与感测线SLj之间。例如，第三晶体管T3的第一电极可以电连接到第一晶体管T1的连接到第一电极ELT1的一个电极(例如，源电极)，第三晶体管T3的第二电极可以电连接到感测线SLj。在省略感测线SLj的情况下，第三晶体管T3的第二电极可以电连接到数据线Dj。
第三晶体管T3的栅电极可以连接到感测控制线SCLi。在省略感测控制线SCLi的情况下，第三晶体管T3的栅电极可以连接到扫描线Si。第三晶体管T3可以通过在感测时段期间具有供应到感测控制线SCLi的栅极导通电压(例如，高电平电压)的感测控制信号SCSi导通，因此将感测线SLj与第一晶体管T1电连接。
在实施例中，感测时段可以是其中可以提取设置在显示区域DA中的像素PXL中的每个的特性(例如，第一晶体管T1的阈值电压等)的时段。在感测时段期间，第一晶体管T1可以由通过数据线Dj和第二晶体管T2将能够将第一晶体管T1导通的参考电压供应到第一节点N1来导通，或者将每个像素PXL连接到电流源等来导通。另外，第三晶体管T3通过将具有栅极导通电压的感测控制信号SCSi供应到第三晶体管T3来导通，从而第一晶体管T1可以电连接到感测线SLj。此后，可以通过感测线SLj获得感测信号SENj，并且可以使用感测信号SENj检测每个像素PXL的包括第一晶体管T1的阈值电压等的特性。关于每个像素PXL的特性的信息可以用于转换图像数据，使得可以补偿设置在显示区域DA中的像素PXL之间的特性偏差。
尽管图5示出了其中第一晶体管T1、第二晶体管T2和第三晶体管T3中的全部可以是n型晶体管的实施例，但是公开不限于此。例如，第一晶体管T1、第二晶体管T2和第三晶体管T3中的至少一个可以改变为p型晶体管。
此外，尽管图4和图5示出了其中用于形成每个光源单元LSU的有效光源(例如，发光元件LD)可以彼此并联连接的实施例，但是公开不限于此。例如，如图6中所示，每个像素PXL的光源单元LSU可以具有串联结构。在图6的实施例的描述中，相同的附图标记用于表示与图4和图5的实施例的组件(例如，像素电路PXC)相似或相同的组件，并且将省略其详细说明。
参照图6，光源单元LSU可以包括被划分为至少四个串联组并且彼此串联/并联连接的发光元件LD。每个串联组可以包括一对电极(例如，两个电极)和电连接在该对电极之间的至少一个发光元件LD。这里，形成相应串联组的发光元件LD的数量可以彼此相同或不同。每个串联组的发光元件LD的数量没有特别限制。例如，第一串联组可以包括第一电极ELT1、第二电极ELT2以及电连接在第一电极ELT1与第二电极ELT2之间的至少一个第一发光元件LD1。第二串联组可以包括第三电极ELT3、第四电极ELT4以及电连接在第三电极ELT3与第四电极ELT4之间的至少一个第二发光元件LD2。同样地，第三串联组可以包括第五电极ELT5、第六电极ELT6以及电连接在第五电极ELT5与第六电极ELT6之间的至少一个第三发光元件LD3。第四串联组可以包括第七电极ELT7、第八电极ELT8以及电连接在第七电极ELT7与第八电极ELT8之间的至少一个第四发光元件LD4。
光源单元LSU的初始电极(例如，第一电极ELT1)可以是光源单元LSU的第一像素电极(或阳极电极)。光源单元LSU的最后电极(例如，第八电极ELT8)可以是光源单元LSU的第二像素电极(或阴极电极)。
光源单元LSU的电极(例如，第二电极ELT2至第七电极ELT7)可以形成相应的中间电极。例如，第二电极ELT2和第三电极ELT3可以一体地或非一体地彼此连接以形成第一中间电极IET1。同样地，第四电极ELT4和第五电极ELT5可以一体地或非一体地彼此连接以形成第二中间电极IET2。第六电极ELT6和第七电极ELT7可以一体地或非一体地彼此连接以形成第三中间电极IET3。第二电极ELT2和第三电极ELT3可以被集成并被视为第一中间电极IET1。第四电极ELT4和第五电极ELT5可以被集成并被视为第二中间电极IET2。第六电极ELT6和第七电极ELT7可以被集成并被视为第三中间电极IET3。
假设使用具有相同条件(例如，相同尺寸和/或数量)的发光元件LD作为有效光源来构造光源单元LSU，如果发光元件LD可以以串联或串联/并联组合结构彼此连接，则可以提高功率效率。例如，在其中发光元件LD可以以串联或串联/并联结构连接的光源单元LSU中，基于相同电流表现的亮度可以高于其中发光元件LD仅可以彼此并联连接的情况。此外，与其中发光元件LD可以彼此并联连接的情况相比，在其中发光元件LD可以串联或串联/并联结构连接的光源单元LSU中，可以减小表现相同亮度所需的驱动电流。此外，在其中发光元件LD可以以串联连接或以串联/并联组合结构连接的像素PXL中，即使在一些串联组中发生短路缺陷等，可以通过其他串联组的发光元件LD表现一定程度的亮度，从而可以减小像素PXL中出现黑点缺陷的概率。
图7是示出图4和图5中的每个的像素的实施例的示意性平面图。为了解释，在图7中，将省略电连接到发光元件LD的一些晶体管和电连接到晶体管的一些信号线。图8是示出图7的像素的实施例的示意性平面图。图8基于一个发光元件LD简单地示出了第一电极ELT1和第二电极ELT2以及第一屏蔽电极SHI1和第二屏蔽电极SHI2。
参照图3至图5以及图7，每个像素PXL可以形成在设置在基底SUB的显示区域DA中的像素区域PXA中。像素区域PXA可以包括发射区域EMA和形成在发射区域EMA之外的区域中的非发射区域NEA。非发射区域NEA可以是包围发射区域EMA的区域。
每个像素PXL可以包括堤BNK、堤图案BNP(或图案)、第一电极ELT1、第二电极ELT2、第一屏蔽电极SHI1、第二屏蔽电极SHI2、第一接触电极CNE1、第二接触电极CNE2和发光元件LD。
堤BNK可以设置在像素区域PXA的非发射区域NEA中。关于图中所示像素PXL和与其相邻的像素PXL，堤BNK可以是用于限定(或分隔)各个像素PXL的像素区域PXA和/或发射区域EMA的结构。在实施例中，在将发光元件LD供应到每个像素PXL的工艺期间，堤BNK可以是用于限定发光元件LD将被供应到的区域的像素限定层或坝结构。例如，由于每个像素PXL的发射区域EMA由堤BNK限定，因此可以将包括目标量和/或类型的发光元件LD的混合溶液(例如，墨)供应(或输入)到发射区域EMA。
堤BNK可以包括在像素区域PXA中使设置在堤BNK下方的组件暴露的至少一个开口。例如，堤BNK可以包括使设置在堤BNK下方的组件暴露的第一开口OPN1和第二开口OPN2。堤BNK的第一开口OPN1可以设置为与像素区域PXA的上侧相邻。堤BNK的第二开口OPN2可以对应于像素PXL的发射区域EMA。所示像素PXL和在第二方向DR2上与所示像素PXL相邻的像素PXL的第一电极ELT1的端部可以设置在第一开口OPN1中。在第二开口OPN2中，可以设置堤图案BNP、发光元件LD、第一接触电极CNE1和第二接触电极CNE2，并且还可以设置第一电极ELT1的一部分和第二电极ELT2的一部分。
堤图案BNP可以设置在发射区域EMA中。堤图案BNP可以是支撑第一电极ELT1和第二电极ELT2以改变下面将描述的第一电极ELT1和第二电极ELT2的表面轮廓(或形状)的支撑件，从而从发光元件LD发射的光可以在显示装置的图像显示方向上(例如，在第三方向DR3)被引导。
第一电极ELT1可以在第二方向DR2上延伸。这里，所示像素PXL的第一电极ELT1可以在第一开口OPN1中与在第二方向DR2上与其相邻的像素PXL中包括的第一电极ELT1分离。换言之，在发光元件LD可以在像素区域PXA中被供应并且对准之后，可以执行堤BNK的第一开口OPN1中的第一电极ELT1的分离工艺。
第二电极ELT2可以在第一方向DR1上与第一电极ELT1间隔开。第二电极ELT2可以在第二方向DR2上延伸。所示像素PXL的第二电极ELT2可以在第二方向DR2上从包括在与其相邻的像素PXL中的第二电极ELT2延伸。
第一电极ELT1和第二电极ELT2可以以如下方式用作对准电极：在包括发光元件LD的混合溶液(例如，墨)可以被输入到发射区域EMA之后，可以将对准电压施到其上。第一电极ELT1可以是第一对准电极，第二电极ELT2可以是第二对准电极。这里，发光元件LD可以通过在第一对准电极与第二对准电极之间形成的电场在期望的方向上和/或在期望的位置处对准。此外，第一电极ELT1和第二电极ELT2可以用作用于在发光元件LD已经对准之后驱动发光元件LD的驱动电极。
第一电极ELT1可以是参照图4和图5描述的光源单元LSU的阳极。因此，第一电极ELT1可以通过第一接触孔CH1物理地和/或电连接到参照图4描述的第一晶体管T1。
第二电极ELT2可以是参照图4和图5描述的光源单元LSU的阴极。因此，第二电极ELT2可以通过第二接触孔CH2物理地和/或电连接到参照图4和图5描述的第二电力线PL2(或第二电源VSS)。
第一屏蔽电极SHI1可以与第一电极ELT1叠置。在平面图中，第一屏蔽电极SHI1可以覆盖第一电极ELT1。例如，与第一电极ELT1相比，第一屏蔽电极SHI1在平面图中可以在第一方向DR1上延伸，从而第一屏蔽电极SHI1可以完全覆盖第一电极ELT1。
第一屏蔽电极SHI1可以在第二方向DR2上延伸。这里，所示像素PXL的第一屏蔽电极SHI1可以在第一开口OPN1中与在第二方向DR2上与其相邻的像素PXL中包括的第一屏蔽电极SHI1分离。换言之，在发光元件LD可以在像素区域PXA中供应并对准之后，可以在堤BNK的第一开口OPN1中执行用于第一屏蔽电极SHI1以及第一电极ELT1的分离工艺。
第二屏蔽电极SHI2可以在第一方向DR1上与第一电极ELT1间隔开。与第一屏蔽电极SHI1同样地，第二屏蔽电极SHI2可以与第二电极ELT2叠置。在平面图中，第二屏蔽电极SHI2可以覆盖第二电极ELT2。
第二屏蔽电极SHI2可以在第二方向DR2上延伸。所示像素PXL的第二屏蔽电极SHI2可以延伸到在第二方向DR2上与其相邻的像素PXL。
如将参照图13所描述的，第一屏蔽电极SHI1和第二屏蔽电极SHI2可以阻挡可能在第一电极ELT1和第二电极ELT2与设置在第一屏蔽电极SHI1和第二屏蔽电极SHI2下方的导体(或导电图案，例如，晶体管的电极或信号线)之间发生的电场(或电场效应)。另外，第一屏蔽电极SHI1和第二屏蔽电极SHI2可以防止从发光元件LD发射的光的向下行进，并且提高像素PXL在第三方向DR3上的光输出效率(例如，在其中显示图像的正向方向上的光输出效率)。
在平面图中，第一屏蔽电极SHI1和第二屏蔽电极SHI2均可以具有在第二方向DR2上延伸的条形状，但是公开不限于此。第一屏蔽电极SHI1和第二屏蔽电极SHI2的形状可以以各种方式改变，以对应于可以分别设置在其上方的第一电极ELT1和第二电极ELT2的形状。
第一屏蔽电极SHI1可以包括第一接触开口OP1。第一接触开口OP1可以是包围第一接触孔CH1的区域。第一电极ELT1可以通过第一接触开口OP1的第一接触孔CH1物理地和/或电连接到下面将描述的第一晶体管T1的第一晶体管电极TE1。
第二屏蔽电极SHI2可以包括第二接触开口OP2。第二接触开口OP2可以是包围第二接触孔CH2的区域。第二电极ELT2可以通过第二接触开口OP2的第二接触孔CH2物理连接和/或电连接到下面将描述的第二电力线PL2。
在实施例中，第一屏蔽电极SHI1和第二屏蔽电极SHI2可以彼此间隔开第一距离D1。第一电极ELT1和第二电极ELT2可以彼此间隔开第二距离D2。第一距离D1可以小于第二距离D2。
例如，如图8中所示，第一电极ELT1和第二电极ELT2可以在第一方向DR1上彼此间隔开第二距离D2。在实施例中，第二距离D2可以大于发光元件LD的长度L的约四分之三(3/4)并且小于发光元件LD的长度L的1.5倍。例如，在发光元件LD的长度L在3μm至5μm的范围内的情况下，第二距离D2可以是约3.5μm。
在第二距离D2相对较小的情况下，发光元件LD会如图12中所示异常对准(例如在斜线方向上)，而不是对准为使得发光元件LD的纵向方向(L)平行于第一方向DR1。可能导致可归因于错对准(misaligned，或称为“未对准”)的发光元件LD的缺陷(例如，开路或短路)。与此不同的是，在第二距离D2相对较大的情况下，图7中所示的发光元件LD会相对于第二方向DR2不均匀地布置，并且可能导致发光元件LD相对于第二方向DR2的对准位置的偏差。发光元件LD可能不连接到第一电极ELT1和第二电极ELT2，从而像素PXL的发射效率会降低。
例如，如图8中所示，第一屏蔽电极SHI1和第二屏蔽电极SHI2可以在第一方向DR1上彼此间隔开第一距离D1。在实施例中，第一距离D1可以小于发光元件LD的长度L的约三分之一(1/3)。例如，第一距离D1可以是约1μm。
在实施例中，在平面图中，第一屏蔽电极SHI1的一侧与第一电极ELT1的一个对应侧之间的第三距离D3(或最短距离)在第一电极ELT1延伸所沿的方向上可以是恒定的。例如，如图8中所示，第三距离D3在第二方向DR2上可以是恒定的。第三距离D3可以根据第一距离D1和第二距离D2而改变。例如，第三距离D3可以在约1μm至约1.5μm的范围内。
同样地，在平面图中，第二屏蔽电极SHI2的一侧与第二电极ELT2的一个对应侧之间的第三距离D3(或最短距离)在第二电极ELT2延伸所沿的方向上可以是恒定的。例如，如图8中所示，第三距离D3在第二方向DR2上可以是恒定的。如将参照图17至图19所描述的，第一电极ELT1和第二电极ELT2以及第一屏蔽电极SHI1和第二屏蔽电极SHI2可以使用一个掩模形成，从而第一电极ELT1和第二电极ELT2的边缘与第一屏蔽电极SHI1和第二屏蔽电极SHI2的边缘之间的距离可以大致恒定。
再次参照图7，第一接触电极CNE1可以设置为与发光元件LD中的每个的第一端EP1和第一电极ELT1叠置。因此，第一接触电极CNE1可以将发光元件LD的第一端EP1与第一电极ELT1电连接和/或物理连接。
第二接触电极CNE2可以设置为与每个发光元件LD的第二端EP2和第二电极ELT2叠置。因此，第二接触电极CNE2可以将发光元件LD的第二端EP2与第二电极ELT2电连接和/或物理连接。
在平面图中，第一接触电极CNE1和第二接触电极CNE2均可以具有在第二方向DR2上延伸的条形状，但是公开不限于此。在实施例中，第一接触电极CNE1和第二接触电极CNE2中的每个的形状可以在其中第一接触电极CNE1和第二接触电极CNE2可以可靠地电连接到发光元件LD中的每个的范围内以各种方式改变。考虑到与可以设置在第一接触电极CNE1和第二接触电极CNE2下方的第一电极ELT1和第二电极ELT2的连接关系，可以以各种方式改变第一接触电极CNE1和第二接触电极CNE2中的每个的形状。
发光元件LD中的每个可以设置在第一电极ELT1与第二电极ELT2之间，使得其纵向方向(L)平行于第一方向DR1。在平面图中，发光元件LD可以设置在相邻的堤图案BNP之间。
发光元件LD的第一端EP1(或一端)可以与第一电极ELT1和第一接触电极CNE1叠置。发光元件LD的第一端EP1可以与第一电极ELT1和第一接触电极CNE1物理连接和/或电连接。
发光元件LD的第二端EP2(或另一端)可以与第二电极ELT2和第二接触电极CNE2叠置。发光元件LD的第二端EP2可以与第二电极ELT2和第二接触电极CNE2物理连接和/或电连接。
如上所述，第一屏蔽电极SHI1和第二屏蔽电极SHI2可以在平面图中分别覆盖第一电极ELT1和第二电极ELT2，并且阻挡可能在第一电极ELT1和第二电极ELT2与设置在第一屏蔽电极SHI1和第二屏蔽电极SHI2下方的导体(或导电图案)之间发生的电场(或电场效应)。因此，可以防止发光元件LD由于由导体引起的电场而错对准，从而可以防止发生由错对准的发光元件LD引起的缺陷。
图9和图10是沿着图7的线I-I'截取的示意性剖视图。图9和图10示出了作为可以设置在像素电路层PCL上的电路元件的示例的第一晶体管T1(参照图4和图5)和第二电力线PL2。
参照图3至图5以及图7至图10，显示装置(或像素PXL)可以包括基底SUB、像素电路层PCL和显示元件层DPL。
像素电路层PCL可以包括底部金属层BML、缓冲层BFL、第一晶体管T1、导电层CP(或导体、导电图案)、绝缘层GI、ILD1和ILD2、屏蔽电极SHI和钝化层PSV。
底部金属层BML可以设置在基底SUB与缓冲层BFL之间。底部金属层BML可以包括在第一晶体管T1中。第一晶体管T1的底部金属层BML和栅电极GE可以彼此叠置，并且缓冲层BFL置于它们之间。底部金属层BML可以设置在第一晶体管T1的半导体图案SCP下方。这里，底部金属层BML可以用作光屏蔽图案以稳定第一晶体管T1的操作特性。
在实施例中，第一晶体管T1可以不包括底部金属层BML。缓冲层BFL可以直接设置在基底SUB上。另外，底部金属层BML可以通过绝缘层的接触孔与下面将描述的第一晶体管T1的第一晶体管电极TE1物理连接和/或电连接。因此，第一晶体管T1的阈值电压可以在负向方向或正向方向上移位。
缓冲层BFL可以覆盖基底SUB和底部金属层BML并且设置在基底SUB上。
缓冲层BFL可以防止杂质扩散到像素电路层PCL中。缓冲层BFL可以是由无机材料形成的无机绝缘层。例如，缓冲层BFL可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。根据基底SUB的材料或处理条件，可以省略缓冲层BFL。
第一晶体管T1可以包括半导体图案SCP、栅电极GE、第一晶体管电极TE1和第二晶体管电极TE2。例如，第一晶体管电极TE1可以是漏电极，第二晶体管电极TE2可以是源电极。在实施例中，第一晶体管电极TE1可以是源电极，第二晶体管电极TE2可以是漏电极。
半导体图案SCP可以设置在缓冲层BFL上。半导体图案SCP可以包括连接到第一晶体管电极TE1的第一区域(例如，漏极区域)、连接到第二晶体管电极TE2的第二区域(例如，源极区域)和形成在第一区域与第二区域之间的沟道区域。沟道区域可以与第一晶体管T1的栅电极GE叠置。半导体图案SCP可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。
栅极绝缘层GI可以设置在半导体图案SCP上以覆盖半导体图案SCP和缓冲层BFL。栅极绝缘层GI可以是包括无机材料的无机绝缘层。例如，栅极绝缘层GI可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。在实施例中，栅极绝缘层GI可以由包括有机材料的有机绝缘层形成。栅极绝缘层GI可以设置为单层结构，或者也可以设置为具有两层或更多层的多层结构。
栅电极GE可以设置在栅极绝缘层GI上以与半导体图案SCP的沟道区域叠置。栅电极GE可以具有由选自于由铜(Cu)、钼(Mo)、钨(W)、钕(Nd)、钛(Ti)、铝(Al)、银(Ag)和它们的合金(例如，铝钕(AlNd))组成的组中的一种或更多种形成的单层结构。另外，栅电极GE可以具有由可以作为低电阻材料的钼(Mo)、钛(Ti)、铜(Cu)、铝(Al)和/或银(Ag)形成的双层或多层结构。
第一层间绝缘层ILD1可以设置在栅电极GE上以覆盖栅电极GE和栅极绝缘层GI。第一层间绝缘层ILD1可以包括与栅极绝缘层GI的材料相同的材料，或者可以包括选自于诸如用于形成栅极绝缘层GI的材料的材料之中的一种或更多种材料。
第一层间绝缘层ILD1可以包括用于将第一晶体管T1的第一晶体管电极TE1和第一晶体管T1的第二晶体管电极TE2分别连接到半导体图案SCP的第一区域和第二区域的接触孔。
导电层CP可以设置在第一层间绝缘层ILD1上。导电层CP可以包括第一晶体管T1的第一晶体管电极TE1、第一晶体管T1的第二晶体管电极TE2和第二电力线PL2。
第一晶体管电极TE1和第二晶体管电极TE2可以通过依次穿过栅极绝缘层GI和第一层间绝缘层ILD1的接触孔分别连接到半导体图案SCP的第一区域和第二区域。
第二电力线PL2可以具有与参照图4和图5描述的第二电力线PL2的构造相同的构造。因此，第二电源VSS的电压可以被施加到第二电力线PL2。尽管未示出，但是像素电路层PCL还可以包括连接到第一电源的第一电力线。第一电力线可以电连接到显示元件层DPL的组件，例如，显示元件层DPL的第一电极ELT1。第二电力线PL2可以电连接到显示元件层DPL的另一组件，例如，显示元件层DPL的第二电极ELT2。
尽管在实施例中已经描述了第二电力线PL2与第一晶体管T1的第一晶体管电极TE1和第二晶体管电极TE2设置在同一层，但是公开不限于此。在实施例中，第二电力线PL2可以与设置在像素电路层PCL上的导电层中的任何一个导电层设置在同一层。
第二层间绝缘层ILD2可以设置在第一层间绝缘层ILD1上以覆盖第一层间绝缘层ILD1和导电层CP。第二层间绝缘层ILD2可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。在实施例中，第二层间绝缘层ILD2可以包括与第一层间绝缘层ILD1的材料相同的材料，但是公开不限于此。尽管第二层间绝缘层ILD2可以设置为单层结构，但是第二层间绝缘层ILD2可以设置为具有两层或更多层的多层结构。在实施例中，可以省略第二层间绝缘层ILD2。
第二层间绝缘层ILD2可以包括暴露第一晶体管T1的第一晶体管电极TE1的第1-2接触孔CH12和暴露第二电力线PL2的第2-2接触孔CH22。第1-2接触孔CH12与下面将描述的第1-1接触孔CH11可以一起形成第一接触孔CH1。第一晶体管T1的第一晶体管电极TE1可以通过第一接触孔CH1与第一电极ELT1物理连接和/或电连接。第2-2接触孔CH22可以与下面将描述的第2-1接触孔CH21一起形成第二接触孔CH2。第二电力线PL2可以通过第二接触孔CH2与第二电极ELT2物理连接和/或电连接。
钝化层PSV可以设置在第二层间绝缘层ILD2(或导电层CP)上。
钝化层PSV可以包括无机绝缘层和/或有机绝缘层。无机绝缘层可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。有机绝缘层可以包括聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。
钝化层PSV可以包括暴露第一晶体管T1的第一晶体管电极TE1的第1-1接触孔CH11和暴露第二电力线PL2的第2-1接触孔CH21。第1-1接触孔CH11与上面描述的第1-2接触孔CH12可以一起形成第一接触孔CH1。第一晶体管T1的第一晶体管电极TE1可以通过第一接触孔CH1与第一电极ELT1物理连接和/或电连接。第2-1接触孔CH21和上面描述的第2-2接触孔CH22可以一起形成第二接触孔CH2。第二电力线PL2可以通过第二接触孔CH2与第二电极ELT2物理连接和/或电连接。
显示元件层DPL可以设置在钝化层PSV上。
显示元件层DPL可以包括屏蔽电极SHI、堤图案BNP、像素电极层PE、堤BNK、发光元件LD、第一接触电极CNE1、第二接触电极CNE2以及绝缘层INS1、INS2、INS3和INS4。在实施例中，屏蔽电极SHI可以包括在像素电路层PCL中。
屏蔽电极SHI可以设置在钝化层PSV上。屏蔽电极SHI可以包括可以彼此间隔开的第一屏蔽电极SHI1和第二屏蔽电极SHI2。
第一屏蔽电极SHI1可以包括第一接触开口OP1。第二屏蔽电极SHI2可以包括第二接触开口OP2。
第一接触开口OP1可以暴露第一晶体管T1的第一晶体管电极TE1的上表面的一部分。在第一接触开口OP1中，第一晶体管T1的第一晶体管电极TE1可以通过第一接触孔CH1与第一电极ELT1物理连接和/或电连接。
第二接触开口OP2可以暴露第二电力线PL2的上表面的一部分。第二电力线PL2可以通过第二接触开口OP2中的第二接触孔CH2物理连接和/或电连接到第二电极ELT2。
屏蔽电极SHI通常可以设置在导电层CP与像素电极层PE之间，从而在对准电压(或信号)可以施加到第一电极ELT1和第二电极ELT2的情况下，可以阻挡由在导电层CP与像素电极层PE之间形成的电容导致的交叉力矩、电位差等。
屏蔽电极SHI可以包括包含银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)、铜(Cu)等及其合金的各种金属材料中的至少一种。例如，屏蔽电极SHI可以包括钛(Ti)。然而，公开不限于此，并且屏蔽电极SHI可以包括透明金属材料。例如，屏蔽电极SHI可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)、掺杂铝的氧化锌(AZO)、掺杂镓的氧化锌(GZO)和/或氧化锌锡(ZTO)的材料。单独的不透明材料层可以设置和/或形成在屏蔽电极SHI上。
堤图案BNP可以设置在屏蔽电极SHI上。例如，堤图案BNP可以设置在第一屏蔽电极SHI1和第二屏蔽电极SHI2中的每个上。
堤图案BNP可以具有其宽度可以从钝化层PSV的一个表面(例如，上表面)在第三方向DR3上向上减小的梯形剖面。在实施例中，堤图案BNP可以包括具有诸如半椭圆形或半圆形(或半球形)的剖面形状的弯曲表面，所述弯曲表面的宽度可以从钝化层PSV的一个表面在第三方向DR3上向上减小。在剖视图中，堤图案BNP的形状不限于前述示例，并且可以在可以增强从发光元件LD中的每个发射的光的效率的范围内以各种方式改变。
堤图案BNP可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。在实施例中，堤图案BNP可以包括具有单层结构的有机绝缘层和/或具有单层结构的无机绝缘层，但是公开不限于此。在一些实施例中，可以省略堤图案BNP。
像素电极层PE可以设置在钝化层PSV和堤图案BNP上。像素电极层PE可以包括第一电极ELT1和第二电极ELT2。
第一电极ELT1和第二电极ELT2可以设置在堤图案BNP上。在剖视图中，第一电极ELT1和第二电极ELT2均可以具有与堤图案BNP的形状对应的表面轮廓。在实施例中，在省略堤图案BNP的情况下，第一电极ELT1和第二电极ELT2可以设置在第一屏蔽电极SHI1和第二屏蔽电极SHI2上。第一电极ELT1可以接触第一屏蔽电极SHI1。第二电极ELT2可以接触第二屏蔽电极SHI2。
第一电极ELT1和第二电极ELT2均可以由具有反射率的材料形成，以使从发光元件LD发射的光能够在显示装置的图像显示方向(例如，在第三方向DR3)上行进。例如，第一电极ELT1和第二电极ELT2均可以包括诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)的金属、其合金或其组合。第一电极ELT1和第二电极ELT2均可以由包括前述金属的单层或多层形成。在实施例中，第一电极ELT1和第二电极ELT2均可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)、氧化铟锡锌(ITZO)的导电氧化物或其组合以及导电聚合物(诸如PEDOT(聚(3,4-乙撑二氧噻吩)))。
第一电极ELT1可以通过第一接触孔CH1与第一晶体管T1的第一晶体管电极TE1物理连接和/或电连接。
第二电极ELT2可以通过第二接触孔CH2与第二电力线PL2物理连接和/或电连接。
第一电极ELT1和第二电极ELT2可以设置为与导电层CP的形状不同的形状。第一电极ELT1和第二电极ELT2可以设置在与导电层CP的位置不同的位置处。因此，如果将电压施加到导电层CP并且将电压施加到像素电极层PE，则会在导电层CP和像素电极层PE之间发生电容，并且会导致区域之间的电场差异。
在实施例中，由于屏蔽电极SHI设置在像素电极层PE与导电层CP之间，因此可以防止在导电层CP和像素电极层PE之间发生电容和电场差。因此，在实施例中，在通过向像素电极层PE施加对准电压(或信号)来对准发光元件LD的情况下，发光元件LD可以以期望的方式对准。
在实施例中，屏蔽电极SHI(或第一屏蔽电极SHI1和第二屏蔽电极SHI2)的电导率可以小于像素电极层PE(或第一电极ELT1和第二电极ELT2)的电导率。换言之，屏蔽电极SHI可以包括具有相对低的电导率的材料。像素电极层PE可以包括具有相对高的电导率的材料。例如，屏蔽电极SHI可以包括钛(Ti)。像素电极层PE可以包括铝(Al)。
另外，屏蔽电极SHI(或第一屏蔽电极SHI1和第二屏蔽电极SHI2)的厚度(例如，相对于第三方向DR3的厚度)可以小于像素电极层PE(或第一电极ELT1和第二电极ELT2)的厚度。例如，屏蔽电极SHI的厚度可以比第一电极ELT1和第二电极ELT2的厚度的约二分之一(1/2)小。例如，第一电极ELT1和第二电极ELT2的厚度可以在约
Figure BDA0003861260010000241
至约
Figure BDA0003861260010000242
的范围内，或者可以是约
Figure BDA0003861260010000245
屏蔽电极SHI的厚度可以在约
Figure BDA0003861260010000243
至约
Figure BDA0003861260010000244
的范围内，或者可以是约
Figure BDA0003861260010000246
在第一电极ELT1和第二电极ELT2均具有相对高的电导率和相对大的厚度的情况下，在对准发光元件LD的工艺期间，可以在第一电极ELT1与第二电极ELT2之间强烈地形成电场，并且流到发光元件LD的电流可以相对地聚集在第一电极ELT1和第二电极ELT2上。换言之，如图7中所示，发光元件LD可以在第一电极ELT1与第二电极ELT2之间均匀地对准。
在第一屏蔽电极SHI1和第二屏蔽电极SHI2均具有相对低的电导率和相对小的厚度的情况下，在对准发光元件LD的工艺期间，在第一屏蔽电极SHI1和第二屏蔽电极SHI2之间可以很少形成电场。换言之，可以防止可以在第一电极ELT1与第二电极ELT2之间对准的发光元件LD在第一屏蔽电极SHI1和第二屏蔽电极SHI2上的错对准。因此，第一屏蔽电极SHI1和第二屏蔽电极SHI2中的每个的电导率可以尽可能低，并且第一屏蔽电极SHI1和第二屏蔽电极SHI2中的每个的厚度可以尽可能小。这里，为了阻挡光从发光元件LD向下(例如，在与第三方向DR3相反的方向上)行进，第一屏蔽电极SHI1和第二屏蔽电极SHI2中的每个的厚度可以为至少约
Figure BDA0003861260010000247
尽管已经参照图7和图8描述了第一屏蔽电极SHI1与第二屏蔽电极SHI2之间的第一距离D1以及第一电极ELT1与第二电极ELT2之间的第二距离D2，但是将省略其重复说明。
第一绝缘层INS1可以设置在钝化层PSV上以覆盖第一电极ELT1和第二电极ELT2中的每个的至少一部分。第一绝缘层INS1可以设置在第一电极ELT1与第二电极ELT2之间，从而可以防止第一电极ELT1和第二电极ELT2彼此短路。同样地，第一绝缘层INS1可以设置在第一屏蔽电极SHI1与第二屏蔽电极SHI2之间，从而可以防止第一屏蔽电极SHI1和第二屏蔽电极SHI2彼此短路。
在实施例中，第一绝缘层INS1可以首先(primarily)形成为覆盖第一电极ELT1和第二电极ELT2的整个表面。因此，在已经形成第一电极ELT1和第二电极ELT2之后，第一电极ELT1和第二电极ELT2可以被第一绝缘层INS1覆盖，并且因此可以防止在后续工艺期间被破坏。在可以供应并对准发光元件LD之后，可以部分地打开第一绝缘层INS1以暴露第一电极ELT1和第二电极ELT2中的每个的区域。
第一绝缘层INS1可以由包括无机材料的无机绝缘层或包括有机材料的有机绝缘层形成。例如，第一绝缘层INS1可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种，但是公开不限于此。第一绝缘层INS1可以由具有保护发光元件LD免受像素电路层PCL影响的优点的无机绝缘层或有机绝缘层形成。
发光元件LD可以设置在第一绝缘层INS1上。发光元件LD的第一端EP1可以设置为面对第一电极ELT1。发光元件LD的第二端EP2可以设置为面对第二电极ELT2。
发光元件LD的第一端EP1可以在第三方向DR3上与第一电极ELT1部分叠置。发光元件LD的第二端EP2可以在第三方向DR3上与第二电极ELT2部分叠置。
堤BNK可以设置在钝化层PSV上。堤BNK可以设置为至少部分地与第一电极ELT1和第二电极ELT2叠置。在将发光元件LD供应到发射区域EMA的步骤中，堤BNK可以是防止包括发光元件LD的溶液被吸入相邻像素PXL的发射区域EMA中或者控制溶液的量使得可以将恒定量的溶液供应到每个发射区域EMA的坝结构。
堤BNK可以包括光屏蔽材料和/或反射材料，因此防止其中光(或射线)在每个像素PXL和与其相邻的像素PXL之间泄漏的漏光缺陷。在一些实施例中，堤BNK可以包括透明材料。例如，堤BNK可以包括聚酰胺树脂、聚酰亚胺树脂等，但是公开不限于此。例如，堤BNK可以包括滤色器材料或黑矩阵材料。在其他实施例中，为了提高从像素PXL发射的光的效率，可以在堤BNK上设置和/或形成单独的反射材料层。
尽管在实施例中，堤BNK已经被描述为设置在钝化层PSV上，但是公开不限于此。在实施例中，在第一绝缘层INS1设置在非发射区域NEA中的情况下，堤BNK可以设置在第一绝缘层INS1上并且设置为与第一电极ELT1和第二电极ELT2部分叠置。
第二绝缘层INS2可以设置在发光元件LD上。第二绝缘层INS2可以设置在发光元件LD的上表面的一部分上，使得发光元件LD的第一端EP1和第二端EP2可以暴露于外部。
根据包括发光元件LD的显示装置的设计条件等，第二绝缘层INS2可以由包括有机材料的有机绝缘层形成。在像素区域PXA(参照图7)中的发光元件LD的布置已经完成之后，第二绝缘层INS2可以设置在发光元件LD上，从而可以防止发光元件LD被从对准位置去除。
在形成第二绝缘层INS2之前在第一绝缘层INS1与发光元件LD之间存在间隙(或空间)的情况下，可以在形成第二绝缘层INS2的工艺期间用第二绝缘层INS2填充所述间隙。第二绝缘层INS2可以由有机绝缘层形成，该有机绝缘层具有用第二绝缘层INS2填充第一绝缘层INS1与发光元件LD之间的间隙的优点。
第二绝缘层INS2可以具有单层结构或多层结构，并且包括包含至少一种无机材料的无机绝缘层或包含至少一种有机材料的有机绝缘层。例如，第二绝缘层INS2可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种，但是公开不限于此。
第一接触电极CNE1可以设置在第一电极ELT1上以覆盖第一电极ELT1，并且与第一绝缘层INS1、发光元件LD和第二绝缘层INS2叠置。
第一接触电极CNE1可以直接接触发光元件LD的第一端EP1和第一电极ELT1，并且将发光元件LD的第一端EP1可靠地物理连接和/或电连接到第一电极ELT1。
第一接触电极CNE1可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)和/或氧化铟镓锌(IGZO)的透明导电材料。
第三绝缘层INS3可以设置在第二绝缘层INS2和第一接触电极CNE1上，以覆盖第二绝缘层INS2和第一接触电极CNE1。第三绝缘层INS3可以设置为使得其外周与第二绝缘层INS2的一端接触，从而暴露发光元件LD的第二端EP2。
第三绝缘层INS3可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。例如，第三绝缘层INS3可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种，但是公开不限于此。
第二接触电极CNE2可以设置在第二电极ELT2上以覆盖第二电极ELT2，并且与第一绝缘层INS1、发光元件LD和第三绝缘层INS3叠置。
第二接触电极CNE2可以直接接触发光元件LD的第二端EP2和第二电极ELT2，并且将发光元件LD的第二端EP2可靠地物理连接和/或电连接到第二电极ELT2。
第二接触电极CNE2可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)和氧化铟镓锌(IGZO)的透明导电材料。
第四绝缘层INS4可以设置在第三绝缘层INS3、第二接触电极CNE2和堤BNK上，以覆盖第三绝缘层INS3、第二接触电极CNE2和堤BNK。
第四绝缘层INS4可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。例如，第四绝缘层INS4可以具有通过在彼此上交替堆叠至少一个无机绝缘层和至少一个有机绝缘层而形成的结构。第四绝缘层INS4可以覆盖整个显示元件层DPL，并且防止水分或湿气从外部被吸入到包括发光元件LD的显示元件层DPL中。
尽管在图9中已经描述了第一接触电极CNE1和第二接触电极CNE2可以设置在不同的层上，并且第三绝缘层INS3置于它们之间，但是公开不限于此。例如，如图10中所示，第一接触电极CNE1和第二接触电极CNE2可以通过相同的工艺形成并设置在同一层(例如，第二绝缘层INS2)。
在实施例中，显示元件层DPL可以选择性地进一步包括光学层以及包括第四绝缘层INS4。例如，显示元件层DPL还可以包括包含用于将从发光元件LD发射的光的颜色转换为特定颜色的光的颜色转换颗粒的颜色转换层。另外，显示元件层DPL还可以包括仅允许特定波段的光透过的滤色器。
在实施例中，至少一个涂覆层(例如，用于使显示元件层DPL的上表面平坦化的层)还可以设置为遍及第四绝缘层INS4。
如上所述，第一屏蔽电极SHI1和第二屏蔽电极SHI2可以分别设置在第一电极ELT1和第二电极ELT2下方，并且阻挡可能在第一电极ELT1和第二电极ELT2与设置在第一屏蔽电极SHI1和第二屏蔽电极SHI2下方的导体之间发生的电场(或电场效应)。因此，可以防止发光元件LD由于导体产生的电场而未对准。
另外，第一屏蔽电极SHI1和第二屏蔽电极SHI2均可以具有相对低的电导率和相对小的厚度。因此，尽管事实上第一屏蔽电极SHI1和第二屏蔽电极SHI2分别接触第一电极ELT1和第二电极ELT2，但是在对准发光元件LD的工艺期间，可以在第一屏蔽电极SHI1和第二屏蔽电极SHI2之间很少形成电场，从而可以防止发光元件LD在第一屏蔽电极SHI1与第二屏蔽电极SHI2之间的错对准。
此外，由于第一屏蔽电极SHI1和第二屏蔽电极SHI2均可以包括具有至少约
Figure BDA0003861260010000281
(例如，约
Figure BDA0003861260010000282
)的厚度的不透明材料，因此可以阻挡光从发光元件LD向下行进。
图11和图12是示出根据比较实施例的像素PXL_C的示意图。图13是用于描述图9和图10的像素PXL的效果的示意图。为了解释，图13仅简单地示出了图9和图10的像素PXL的一些组件。
首先，参照图7至图12，根据比较实施例的像素PXL_C可以对应于图9的像素PXL，但是图11和图12的像素PXL_C可以不包括屏蔽电极SHI(参照图9)。
像素PXL_C可以包括设置在第一层间绝缘层ILD1上的导电图案CP_C。例如，导电图案CP_C可以是第二电力线PL2(参照图9)。作为参照，在平面图中，尽管第二电力线PL2通常可以在第二方向DR2上延伸，但是第二电力线PL2可以具有部分弯曲的形状，以防止与设置在同一层的其他组件(例如，晶体管的源极/漏极电极)短路。因此，在平面图中，在像素PXL_C的特定点处，导电图案CP_C可以设置在第一电极ELT1与第二电极ELT2之间。如图12中所示，在平面图中，导电图案CP_C的至少一部分可以设置在第一电极ELT1与第二电极ELT2之间，而不是与第一电极ELT1和第二电极ELT2叠置。
为了对准发光元件LD_C，对准电压(或信号)可以施加到第一电极ELT1和第二电极ELT2。例如，接地电压GND可以施加到第一电极ELT1，并且交流电压(AC)可以施加到第二电极ELT2。电场可以形成在第一电极ELT1与第二电极ELT2之间，并且发光元件LD_C可以在第一电极ELT1与第二电极ELT2之间对准。
这里，在第二电极ELT2电连接到导电图案CP_C的情况下，AC还会施加到导电图案CP_C，并且电场还会形成在第一电极ELT1与导电图案CP_C之间。因此，发光元件LD_C会在第一电极ELT1与导电图案CP_C之间错对准，而不是在第一电极ELT1与第二电极ELT2之间对准。如图12中所示，发光元件LD_C会在斜线方向上对准。发光元件LD_C不会电连接在第一电极ELT1与第二电极ELT2之间，并且因此不会发光。因此，像素PXL_C的发光效率会降低。另外，在发光元件LD_C的一端(例如，设置在第一电极ELT1与第二电极ELT2之间而不与第一电极ELT1和第二电极ELT2叠置的一端)接触第一接触电极CNE1和第二接触电极CNE2两者的情况下，会在第一电极ELT1与第二电极ELT2之间导致短路，从而像素PXL_C不会发光。
参照图13，根据公开的实施例的像素PXL可以包括设置在第一电极ELT1和第二电极ELT2下方的第一屏蔽电极SHI1和第二屏蔽电极SHI2。第一屏蔽电极SHI1和第二屏蔽电极SHI2可以基本上分别覆盖第一电极ELT1和第二电极ELT2。第一屏蔽电极SHI1和第二屏蔽电极SHI2可以阻挡可能在设置在第一屏蔽电极SHI1和第二屏蔽电极SHI2下方的导体(例如，可以包括在导电层CP中的第一晶体管电极TE1和第二电力线PL2)之间发生的电场(或电场效应)。因此，可以防止发光元件LD由于导体产生的电场而错对准。
另外，第一屏蔽电极SHI1和第二屏蔽电极SHI2可以基本上覆盖发光元件LD的下部分，因此阻挡光从发光元件LD向下行进。在向下行进的光入射到晶体管的半导体图案上的情况下，晶体管会劣化。例如，在半导体图案包括氧化物半导体的情况下，在其中电荷可以自由移动的空位空间(例如，氧空位)中会出现缺陷，并且晶体管的电导率会增加。第一屏蔽电极SHI1和第二屏蔽电极SHI2可以防止晶体管劣化。在实施例中，在第一屏蔽电极SHI1和第二屏蔽电极SHI2反射光的情况下，可以提高像素PXL的发射效率。
图14是示出图6的像素PXL的实施例的示意性平面图。尽管图14示出了其中像素PXL包括设置为四个串联组的发光元件LD的实施例，但是像素PXL中的串联组的数量可以根据实施例以各种方式改变。
在下文中，术语“发光元件LD”或“多个发光元件LD”将用于任意表示第一发光元件LD1至第四发光元件LD4中的至少一个发光元件，或者共同表示两种或更多种发光元件。另外，术语“像素电极ELT”或“多个像素电极ELT”将用于任意地表示包括第一电极ELT1至第八电极ELT8的像素电极中的至少一个像素电极。术语“接触电极CNE”或“多个接触电极CNE”将用于任意表示包括第一接触电极CNE1至第五接触电极CNE5的接触电极中的至少一个接触电极。
参照图3、图6、图7、图8和图14，相同或相似的附图标记将用于表示图14的像素PXL的与图7的像素PXL的组件相同或相似的组件，并且将省略或简化其重复说明。
像素PXL可以包括发射区域EMA和非发射区域NEA。发射区域EMA可以包括可以彼此间隔开的第一发射区域EMA1和第二发射区域EMA2。第一发射区域EMA1和第二发射区域EMA2可以设置在像素区域PXA中并且在第二方向DR2上彼此间隔开。非发射区域NEA可以设置在第一发射区域EMA1和第二发射区域EMA2之间。
发射区域EMA可以包括至少一个发光元件LD和电连接到发光元件LD的电极。在实施例中，如图6中所示，在像素PXL包括被划分并设置在串联组中的发光元件LD的情况下，第一发射区域EMA1和第二发射区域EMA2中的每个可以包括设置在至少一个串联组中的发光元件LD和电连接到发光元件LD的电极。例如，第一发射区域EMA1可以包括设置在对应的像素PXL的第一串联组中的第一发光元件LD1和连接到第一发光元件LD1的电极。第二发射区域EMA2可以包括设置在第二串联组中的第二发光元件LD2和连接到第二发光元件LD2的电极。设置在第一发射区域EMA1中的第一发光元件LD1和设置在第二发射区域EMA2中的第二发光元件LD2可以彼此串联连接。例如，第一发光元件LD1和第二发光元件LD2可以通过至少一个接触电极CNE彼此串联连接。
在每个像素PXL包括其数量大于发射区域EMA的数量的串联组的情况下，发射区域EMA中的每个可以包括设置在两个或更多个串联组中的发光元件LD以及电连接到发光元件LD的电极。例如，第一发射区域EMA1可以包括设置在光源单元LSU的第一串联组中的发光元件LD1和第四串联组中的发光元件LD4以及电极。第二发射区域EMA2可以包括设置在第二串联组中的发光元件LD2和第三串联组中的发光元件LD3以及电极。
详细地，像素PXL可以包括第一电极ELT1、第二电极ELT2、可以设置在第一发射区域EMA1中的至少一个第一发光元件LD1、第三电极ELT3、第四电极ELT4以及可以设置在第二发射区域EMA2中的至少一个第二发光元件LD2，第一发光元件LD1电连接在第一电极ELT1与第二电极ELT2之间，第二发光元件LD2电连接在第三电极ELT3与第四电极ELT4之间。另外，像素PXL可以包括第五电极ELT5、第六电极ELT6、可以设置在第二发射区域EMA2中的至少一个第三发光元件LD3、第七电极ELT7、第八电极ELT8以及可以设置在第一发射区域EMA1中的至少一个第四发光元件LD4，第三发光元件LD3电连接在第五电极ELT5与第六电极ELT6之间，第四发光元件LD4电连接在第七电极ELT7与第八电极ELT8之间。
尽管图14示出了第五电极ELT5、第六电极ELT6和第三发光元件LD3可以设置在第二发射区域EMA2中，并且第七电极ELT7、第八电极ELT8和第四发光元件LD4可以设置在第一发射区域EMA1中的情况，但是公开不限于此。换言之，在实施例中，第五电极ELT5、第六电极ELT6和第三发光元件LD3可以设置在第一发射区域EMA1中，并且第七电极ELT7、第八电极ELT8和第四发光元件LD4可以设置在第二发射区域EMA2中。
在每个发射区域EMA中，第一电极ELT1至第八电极ELT8均可以在第二方向DR2上延伸。例如，在第一发射区域EMA1中，第一电极ELT1、第二电极ELT2、第七电极ELT7和/或第八电极ELT8均可以在第二方向DR2上延伸，并且可以在第一方向DR1上彼此依次间隔开。此外，在第二发射区域EMA2中，第三电极ELT3、第四电极ELT4、第五电极ELT5和/或第六电极ELT6均可以在第二方向DR2上延伸，并且可以在第一方向DR1上彼此依次间隔开。第一电极ELT1至第八电极ELT8可以具有均匀的宽度或不均匀的宽度，并且均可以具有或可以不具有弯曲部分。换言之，第一电极ELT1至第八电极ELT8的各个形状和相对设置结构可以根据实施例以各种方式改变。
第一电极ELT1至第八电极ELT8可以形成每个像素PXL的像素电极ELT。在对准发光元件LD的步骤中，可以分别将第一对准信号(或第一对准电压)和第二对准信号(或第二对准电压)供应到第一电极ELT1至第八电极ELT8。因此，可以在可以彼此相邻的第一电极ELT1至第八电极ELT8之间形成电场，从而供应到发射区域EMA的发光元件LD可以在第一电极ELT1至第八电极ELT8之间自对准。
在导体(例如，图15的第一导电层CP1和第二导电层CP2)存在于第一电极ELT1至第八电极ELT8下方的情况下(或者在平面图中，在导体存在于第一电极ELT1至第八电极ELT8的一对相邻电极之间的情况下)，在对准发光元件LD的工艺期间，发光元件LD会由于导体的信号干扰而异常对准。因此，根据公开的实施例的像素PXL可以包括覆盖第一电极ELT1至第八电极ELT8中的每个的屏蔽电极SHI(参照图15)，如参照图13所描述的，从而可以阻挡由导体导致的信号干扰，并且可以改善发光元件LD的对准程度。
在实施例中，通过形成对齐线(alignment line，或称为“对准线”)并在像素PXL与相邻像素PXL之间和/或每个像素PXL的第一发射区域EMA1与第二发射区域EMA2之间的非发射区域NEA中将对准线划分为多个部分，第一电极ELT1至第八电极ELT8中的一些可以被划分为相应串联组的像素电极ELT。
在每条对齐线被划分在非发射区域NEA中的情况下，第一电极ELT1至第八电极ELT8中的每个的一端可以部分地延伸到非发射区域NEA。然而，公开不限于此。
非发射区域NEA可以提供用于在发光元件LD对准之后将每条对齐线划分为像素电极ELT的空间，或者用于通过至少一个接触电极CNE在像素电极ELT之间进行连接的空间。
具体地，非发射区域NEA可以包括用于将对齐线划分为像素电极ELT的开口OPA。开口OPA可以包括彼此间隔开的第一开口OPA1至第三开口OPA3。第一开口OPA1至第三开口OPA3可以在非发射区域NEA中设置在第一方向DR1上。
第一开口OPA1可以设置在第一电极ELT1与第三电极ELT3之间。换言之，第一电极ELT1和第三电极ELT3可以彼此间隔开，并且第一开口OPA1设置在它们之间。第一开口OPA1相对于第一方向DR1的宽度可以大于第一电极ELT1和/或第三电极ELT3中的每个相对于第一方向DR1的宽度，但是公开不限于此。
第二开口OPA2可以设置在第二电极ELT2和第八电极ELT8与第四电极ELT4和第六电极ELT6之间。换言之，第二电极ELT2和第四电极ELT4可以彼此间隔开，并且第二开口OPA2设置在它们之间。换言之，第六电极ELT6和第八电极ELT8可以彼此间隔开，并且第二开口OPA2设置在它们之间。第二开口OPA2相对于第一方向DR1的宽度可以大于从第二电极ELT2的第一侧到第八电极ELT8的第二侧相对于第一方向DR1的宽度。同样地，第二开口OPA2相对于第一方向DR1的宽度可以大于从第四电极ELT4的第一侧到第六电极ELT6的第二侧相对于第一方向DR1的宽度。然而，公开不限于此。
第三开口OPA3可以设置在第五电极ELT5与第七电极ELT7之间。换言之，第五电极ELT5和第七电极ELT7可以彼此间隔开，并且第三开口OPA3设置在它们之间。第三开口OPA3相对于第一方向DR1的宽度可以大于第五电极ELT5和第七电极ELT7中的每个相对于第一方向DR1的宽度，但是公开不限于此。
第一开口OPA1至第三开口OPA3可以具有不同的尺寸。例如，第一开口OPA1可以与一条对齐线叠置。第二开口OPA2可以与多条对齐线叠置。第三开口OPA3可以与一条对齐线叠置。换言之，第二开口OPA2相对于第一方向DR1的宽度可以大于第一开口OPA1和/或第三开口OPA3相对于第一方向DR1的宽度。
尽管图14示出了开口OPA由彼此间隔开的第一开口OPA1至第三开口OPA3形成的情况，但是公开不限于此。例如，开口OPA可以在非发射区域NEA中由在第一方向DR1上延伸的开口形成。换言之，开口OPA可以从第一电极ELT1的第一侧延伸到第七电极ELT7的第一侧。此外，开口OPA可以从第三电极ELT3的第一侧延伸到第五电极ELT5的第一侧。
上述像素电极ELT中的任何一个(例如，第一电极ELT1)可以通过第一接触件CNT1电连接到像素电路PXC和/或第一电力线PL1。像素电极ELT中的另一个(例如，第八电极ELT8)可以通过第二接触件CNT2电连接到第二电力线PL2。
在实施例中，堤图案BNP可以设置在第一电极ELT1至第八电极ELT8中的每个的区域下方。第一电极ELT1至第八电极ELT8中的每个的区域可以通过堤图案BNP向上(例如，在第三方向DR3上)突出，并且在发光元件LD周围形成反射分隔壁。因此，可以提高像素PXL的光学效率。每个堤图案BNP可以形成为与一个像素电极ELT或多个像素电极ELT叠置。
在实施例中，第一电极ELT1至第八电极ELT8均可以与相应串联组的发光元件LD直接接触并连接到相应串联组的发光元件LD，或者可以通过单独的接触电极CNE等电连接到发光元件LD。例如，第一电极ELT1至第八电极ELT8均可以通过第一绝缘层INS1与发光元件LD的第一端EP1或第二端EP2绝缘，并且通过相应的接触电极CNE电连接到相邻发光元件LD的第一端EP1或第二端EP2。
另外，设置在第一发射区域EMA1中的任何一个电极(例如，第一电极ELT1、第二电极ELT2、第七电极ELT7和第八电极ELT8中的一个)和设置在第二发射区域EMA2中的任何一个电极(例如，第三电极ELT3至第六电极ELT6中的一个)可以通过至少一个接触电极CNE彼此电连接。为此，每个像素PXL可以包括将设置在第一发射区域EMA1和第二发射区域EMA2中的电极彼此电连接的第一接触电极CNE1至第五接触电极CNE5。
第一接触电极CNE1可以设置在第一电极ELT1和第一串联组的第一发光元件LD1(具体地，第一端EP1)上，因此将第一串联组的第一发光元件LD1的第一端EP1电连接到第一电极ELT1。
第二接触电极CNE2可以设置在第二电极ELT2和第一串联组的第一发光元件LD1(具体地，第二端EP2)上，因此将第一发光元件LD1的第二端EP2电连接到第二电极ELT2。另外，第二接触电极CNE2可以设置在第三电极ELT3和第二串联组的第二发光元件LD2(具体地，第一端EP1)上，因此将第二发光元件LD2的第一端EP1电连接到第三电极ELT3。为此，第二接触电极CNE2可以经由非发射区域NEA从第一发射区域EMA1延伸到第二发射区域EMA2。然而，在实施例中，第二接触电极CNE2可以由多个单独的电极形成，并且单独的电极可以通过桥接图案等彼此电连接。
第三接触电极CNE3可以设置在第四电极ELT4和第二串联组的第二发光元件LD2(具体地，第二端EP2)上，因此将第二发光元件LD2的第二端EP2电连接到第四电极ELT4。此外，第三接触电极CNE3可以设置在第五电极ELT5和第三串联组的第三发光元件LD3(具体地，第一端EP1)上，因此将第三发光元件LD3的第一端EP1电连接到第五电极ELT5。然而，在实施例中，第三接触电极CNE3可以由多个单独的电极形成，并且单独的电极可以通过桥接图案等彼此电连接。
第四接触电极CNE4可以设置在第六电极ELT6和第三串联组的第三发光元件LD3(具体地，第二端EP2)上，因此将第三发光元件LD3的第二端EP2电连接到第六电极ELT6。此外，第四接触电极CNE4可以设置在第七电极ELT7和第四串联组的第四发光元件LD4(具体地，第一端EP1)上，因此将第四发光元件LD4的第一端EP1电连接到第七电极ELT7。为此，第四接触电极CNE4可以经由非发射区域NEA从第二发射区域EMA2延伸到第一发射区域EMA1。然而，在实施例中，第四接触电极CNE4可以由多个单独的电极形成，并且单独的电极可以通过桥接图案等彼此电连接。
第五接触电极CNE5可以设置在第八电极ELT8和第四串联组的第四发光元件LD4(具体地，第二端EP2)上，因此将第四发光元件LD4的第二端EP2电连接到第八电极ELT8。
在实施例中，至少一个绝缘层可以置于每个接触电极CNE与对应的像素电极ELT之间。每个接触电极CNE可以通过形成在绝缘层中的接触孔电连接到对应的像素电极ELT。然而，接触电极CNE与像素电极ELT之间的电连接结构可以以各种方式改变。
根据前述实施例，像素电极ELT可以通过接触电极CNE以期望的形状电连接。例如，设置在第一发射区域EMA1的第一侧中的第一发光元件LD1、设置在第二发射区域EMA2的第一侧中的第二发光元件LD2、设置在第二发射区域EMA2的第二侧中的第三发光元件LD3和设置在第一发射区域EMA1的第二侧中的第四发光元件LD4可以依次串联连接。
像素PXL还可以包括设置在每个像素区域PXA的周边中的堤BNK。堤BNK可以是限定每个像素PXL的光输出区域的结构，并且设置在相邻像素区域PXA之间的边界上。堤BNK可以是例如像素限定层。堤BNK可以包括至少一种光屏蔽和/或反射材料，从而防止在相邻像素区域PXA之间发生光泄露。例如，堤BNK可以包括不同种类的黑矩阵材料之中的至少一种黑矩阵材料(例如，至少一种光屏蔽材料)和/或具有特定颜色的滤色器材料。例如，堤BNK可以由可以阻挡光透射的黑色不透明图案形成。
堤BNK可以包围发射区域EMA和非发射区域NEA。堤BNK可以包括全面暴露发射区域EMA和非发射区域NEA的第一堤开口OPNb1。换言之，发射区域EMA和非发射区域NEA可以彼此直接邻接。堤BNK可以被设置为包围包括发射区域EMA和非发射区域NEA的整个区域的周边。在实施例中，除了包括暴露每个像素PXL的发射区域EMA和非发射区域NEA的第一堤开口OPNb1之外，堤BNK还可以包括对应于每个像素区域PXA的上部区域和/或下部区域的第二堤开口OPNb2。
由于堤BNK可以被设置为包围包括发射区域EMA和非发射区域NEA的整个区域，因此堤BNK可以不存在于像素区域PXA的非发射区域NEA中，从而可以使像素PXL的光输出区域的表面积最大化。然而，发光元件LD不仅可以供应到可以施用发光元件LD的发射区域EMA，而且可以供应到非发射区域NEA。在导体(例如，图15的第一导电层CP1和第二导电层CP2)存在于非发射区域NEA中的情况下，即使在非发射区域NEA中，由于导体的信号干扰发光元件LD也会异常对准。在根据公开的实施例的像素PXL中，第一电极ELT1至第八电极ELT8均可以在非发射区域NEA中被屏蔽电极SHI(参照图15)覆盖，从而可以防止发光元件LD在非发射区域NEA中异常对准。
第一电极ELT1至第八电极ELT8与屏蔽电极SHI之间的关系基本上等于或类似于参照图7和图8描述的第一电极ELT1和第二电极ELT2与第一屏蔽电极SHI1和第二屏蔽电极SHI2的关系。因此，将省略其详细说明。
图15是沿着图14的线II-II'截取的示意性剖视图。图15示出了作为可以设置在像素电路层PCL上的电路元件的示例的第一晶体管T1(参照图6)和第二电力线PL2。
参照图3、图6、图9、图10、图14和图15，将使用相同或相似的附图标记来表示图15的像素PXL的与图9的像素PXL的组件相同或相似的组件，并且将省略或简化其重复说明。
像素PXL和包括像素PXL的显示装置可以包括可以设置在基底SUB的一个表面上的像素电路层PCL和显示元件层DPL。
尽管像素电路层PCL被示出为不包括底部金属层(参照图9)，但是公开不限于此。例如，如参照图9所描述的，图16的像素电路层PCL可以包括底部金属层。
第一导电层CP1可以设置在第一层间绝缘层ILD1上。第一导电层CP1可以包括第一晶体管T1的第一晶体管电极TE1和第二晶体管电极TE2。
第二层间绝缘层ILD2可以设置在第一导电层CP1上。
第二导电层CP2可以设置在第二层间绝缘层ILD2上。第二导电层CP2可以包括桥接图案BRP和将像素电路层PCL电连接到显示元件层DPL的第二电力线PL2。第二导电层CP2可以进一步包括线(例如，第一电力线)。
桥接图案BRP可以通过形成在第一接触件CNT1中的第一接触孔CH1等电连接到每个光源单元LSU的第一像素电极(例如，第一电极ELT1)。第二电力线PL2可以通过可以形成在第二接触件CNT2中的第二接触孔CH2等电连接到每个光源单元LSU的最后像素电极(例如，第八电极ELT8)。
钝化层PSV可以设置在第二导电层CP2上。
显示元件层DPL可以设置在钝化层PSV上。
显示元件层DPL可以包括设置在每个像素PXL的发射区域EMA中的像素电极ELT(或像素电极层PE，例如，第一电极ELT1至第八电极ELT8)、在像素电极ELT之间串联、并联或串联/并联连接的发光元件LD以及将像素电极ELT电连接到发光元件LD的接触电极CNE。另外，显示元件层DPL可以包括设置在像素电极ELT下方并覆盖像素电极ELT的屏蔽电极SHI。
尽管图15示出了一个发光元件LD，但是像素PXL可以包括在第一像素电极与最后像素电极(例如，第一电极ELT1与第八电极ELT8)之间在正向方向上连接的多个发光元件LD。因此，在下文中，将在像素PXL包括多个发光元件LD的假设下描述每个实施例。
另外，显示元件层DPL可以包括例如在第三方向DR3上使像素电极ELT中的每个的区域向上突出的单独的或一体的堤图案BNP和/或包围像素区域PXA的堤BNK。
每个像素PXL的像素电极ELT可以设置在堤图案BNP上方。像素电极ELT中的任何一个(例如，第一电极ELT1)可以通过第一接触件CNT1(或第一接触孔CH1)电连接到桥接图案BRP。像素电极ELT中的另一个(例如，第八电极ELT8)可以通过第二接触件CNT2(或第二接触孔CH2)电连接到第二电力线PL2。
在实施例中，屏蔽电极SHI可以设置在堤图案BNP下方，使得屏蔽电极SHI与每个像素PXL的像素电极ELT叠置。在平面图中，屏蔽电极SHI可以具有比像素电极ELT的尺寸(或表面积)大的尺寸(或表面积)，因此覆盖像素电极ELT。例如，第一屏蔽电极SHI1可以设置在第一电极ELT1下方并覆盖第一电极ELT1。第二屏蔽电极SHI2可以设置在第二电极ELT2下方并覆盖第二电极ELT2。第八屏蔽电极SHI8可以设置在第八电极ELT8下方并覆盖第八电极ELT8。
第一绝缘层INS1可以设置在像素电极ELT上。堤BNK可以设置在第一绝缘层INS1上。
在实施例中，发光元件LD中的至少一些可以设置在一对相邻的像素电极ELT之间，使得其相对于纵向方向的相对端(例如，其第一端EP1和第二端EP2)与一对像素电极ELT叠置或不叠置。另外，发光元件LD的相对端(例如，第一端EP1和第二端EP2)可以直接接触相应的像素电极ELT，或者通过对应的接触电极CNE电连接到相应的像素电极ELT。
第二绝缘层INS2可以设置在发光元件LD的部分区域上。第二绝缘层INS2可以分段地设置在发光元件LD的各个部分区域上，使得发光元件LD中的每个的第一端EP1和第二端EP2可以被暴露。
如上所述，在将发光元件LD供应到发射区域EMA的工艺期间，也会将发光元件LD供应到非发射区域NEA。在导体(例如，第一导电层CP1和第二导电层CP2)存在于非发射区域NEA中的情况下，即使在非发射区域NEA中，发光元件LD也会由于导体的信号干扰而异常对准。发光元件LD的这种异常对准可以通过屏蔽电极SHI来防止。
发光元件LD的可以不被第二绝缘层INS2覆盖的相对端(例如，第一端EP1和第二端EP2)可以被相应的接触电极CNE覆盖，并且通过对应的接触电极CNE电连接到相应的像素电极ELT。
在实施例中，如图15中所示，彼此面对并且其间设置有每个发光元件LD的两个接触电极CNE(例如，第一接触电极CNE1和第二接触电极CNE2)可以单独地设置在不同的层上。显示元件层DPL可以包括置于接触电极CNE之间的第三绝缘层INS3。第三绝缘层INS3可以设置为覆盖一对接触电极CNE中的任何一个(例如，第一接触电极CNE1)。在第二绝缘层INS2和/或第三绝缘层INS3形成在一对接触电极CNE之间的情况下，接触电极CNE可以可靠地彼此分离，从而可以防止在发光元件LD的第一端EP1与第二端EP2之间发生短路缺陷。
在实施例中，如参照图10所描述的，其间设置有每个发光元件LD的彼此面对的两个接触电极CNE(例如，第一接触电极CNE1和第二接触电极CNE2)可以设置在同一层。在接触电极CNE设置在同一层的情况下，接触电极CNE可以通过相同的工艺同时形成。可以简化制造像素PXL和包括像素PXL的显示装置的工艺。
第四绝缘层INS4可以设置在接触电极CNE和/或第三绝缘层INS3上。例如，第四绝缘层INS4可以形成在基底SUB的整个表面上以覆盖堤图案BNP、像素电极ELT、绝缘层INS1、INS2和INS3、发光元件LD、接触电极CNE和/或堤BNK。
如描述的，像素PXL可以包括屏蔽电极SHI，该屏蔽电极SHI与像素电极ELT叠置并且从设置在其下方的导体(例如，第一导电层CP1和第二导电层CP2)覆盖像素电极ELT，从而在发光元件LD对准的情况下可以将由导体导致的信号干扰最小化。因此，可以增强发光元件LD的对准程度。
图16至图20是示意性地示出根据实施例的制造显示装置的方法的图。图16至图20是对应于图13的剖视图。为了说明，尽管像素PXL(或显示面板PNL)的一些组件(例如，图9、图10和图15中所示的基底SUB、缓冲层BFL、栅极绝缘层GI、栅电极GE和第一层间绝缘层ILD1)，但是应该理解的是，图16至图20示出的显示装置包括前述组件。
参照图13和图16，可以制备通过依次堆叠导电层CP(例如，图9和图10中示出的设置在第一层间绝缘层ILD1上的导电层CP)、第二层间绝缘层ILD2和钝化层PSV而形成的面板(或显示面板PNL)。
可以在面板的钝化层PSV上形成屏蔽电极层SHIL(或第一电极层)。屏蔽电极层SHIL可以形成为覆盖钝化层PSV的上表面的整个区域。屏蔽电极层SHIL可以包括与参照图9描述的屏蔽电极SHI的材料相同的材料。例如，屏蔽电极层SHIL可以包括钛(Ti)。
如图16中所示，可以通过蚀刻工艺形成第一接触开口OP1和第二接触开口OP2以及第一接触孔CH1和第二接触孔CH2。第一接触开口OP1和第二接触开口OP2可以穿过屏蔽电极层SHIL。第一接触孔CH1和第二接触孔CH2可以穿过钝化层PSV和第二层间绝缘层ILD2。例如，第一晶体管电极TE1可以通过第一接触开口OP1和第一接触孔CH1被暴露。第二电力线PL2可以通过第二接触开口OP2和第二接触孔CH2被暴露。
例如，可以通过干法蚀刻工艺同时形成第一接触开口OP1和第二接触开口OP2以及第一接触孔CH1和第二接触孔CH2。例如，可以通过将光致抗蚀剂施加到屏蔽电极层SHIL上并蚀刻光致抗蚀剂的部分形成对应于第一接触孔CH1和第二接触孔CH2的开口图案。可以通过使用包括开口图案的光致抗蚀剂执行干法蚀刻工艺来同时形成第一接触开口OP1和第二接触开口OP2以及第一接触孔CH1和第二接触孔CH2。
参照图17，可以在屏蔽电极层SHIL上依次形成堤图案BNP、电极层ELTL(或第二电极层)和掩模PR(或光致抗蚀剂)或者依次将堤图案BNP、电极层ELTL(或第二电极层)和掩模PR(或光致抗蚀剂)图案化。
例如，可以在屏蔽电极层SHIL上形成一对堤图案BNP。此后，可以形成电极层ELTL以覆盖堤图案BNP和屏蔽电极层SHIL。电极层ELTL可以包括与参照图9描述的第一电极ELT1和第二电极ELT2的材料相同的材料。例如，电极层ELTL可以包括铝(Al)。电极层ELTL可以通过第一接触开口OP1和第一接触孔CH1与第一晶体管电极TE1接触或连接到第一晶体管电极TE1，并且可以通过第二接触开口OP2和第二接触孔CH2与第二电力线PL2接触或连接到第二电力线PL2。此后，可以在屏蔽电极层SHIL上形成光致抗蚀剂层。可以通过用于光致抗蚀剂层的光工艺来形成掩模PR。
参照图18，可以通过初始蚀刻工艺形成第一电极ELT1_C和第二电极ELT2_C(或第一中间电极和第二中间电极)以及第一屏蔽电极SHI1和第二屏蔽电极SHI2。例如，可以通过干法蚀刻工艺同时形成第一电极ELT1_C和第二电极ELT2_C以及第一屏蔽电极SHI1和第二屏蔽电极SHI2。
例如，可以通过蚀刻电极层ELTL的可以从掩模PR暴露的部分来形成第一电极ELT1_C和第二电极ELT2_C。可以通过蚀刻屏蔽电极层SHIL的可以从掩模PR(以及第一电极ELT1_C和第二电极ELT2_C)暴露的部分来形成第一屏蔽电极SHI1和第二屏蔽电极SHI2。
第一电极ELT1_C与第二电极ELT2_C之间的距离以及第一屏蔽电极SHI1与第二屏蔽电极SHI2之间的距离可以对应于参照图7和图8描述的第一距离D1。例如，第一电极ELT1_C与第二电极ELT2_C之间的距离以及第一屏蔽电极SHI1与第二屏蔽电极SHI2之间的距离可以是约1μm。
参照图19，可以通过二次蚀刻工艺形成第一电极ELT1和第二电极ELT2。例如，可以通过湿法蚀刻工艺另外地蚀刻第一电极ELT1_C和第二电极ELT2_C来形成第一电极ELT1和第二电极ELT2。第一电极ELT1与第二电极ELT2之间的距离可以对应于参照图7和图8描述的第二距离D2。例如，第一电极ELT1与第二电极ELT2之间的距离可以是约3.5μm。换言之，可以通过二次蚀刻工艺在第一电极ELT1与第二电极ELT2之间确保足够大的距离。
在实施例中，与第一屏蔽电极SHI1和第二屏蔽电极SHI2(或屏蔽电极层SHIL)相比，第一电极ELT1_C和第二电极ELT2_C(或电极层ELTL)可以具有相对高的湿法蚀刻选择性。在二次蚀刻工艺期间，可以不蚀刻第一屏蔽电极SHI1和第二屏蔽电极SHI2(或屏蔽电极层SHIL)，并且可以仅蚀刻第一电极ELT1_C和第二电极ELT2_C(或电极层ELTL)。如上面所描述的，第一屏蔽电极SHI1和第二屏蔽电极SHI2(或屏蔽电极层SHIL)可以包括钛(Ti)，第一电极ELT1_C和第二电极ELT2_C(或电极层ELTL)可以包括铝(Al)。
参照图20，可以剥离掩模PR。
此后，如图13中所示，发光元件LD可以被对准以电连接在第一电极ELT1与第二电极ELT2之间(或堤图案BNP之间)。在实施例中，如图9、图10和图15中所示，可以在对准发光元件LD之前形成第一绝缘层INS1。堤BNK可以形成在第一绝缘层INS1上。包括发光元件LD的溶液可以输入到形成在堤BNK的部分之间的空间。
可以通过喷墨方案等将包括发光元件LD的溶液喷涂到第一电极ELT1和第二电极ELT2上。
如果在已经喷涂溶液之后可以将对准电压(或取向信号)施加到第一电极ELT1和第二电极ELT2，则可以在第一电极ELT1与第二电极ELT2之间形成电场，从而发光元件LD可以在第一电极ELT1与第二电极ELT2之间对准。在已经对准发光元件LD之后，可以通过挥发方案或其他方案去除溶液。以这种方式，发光元件LD可以可靠地布置在第一电极ELT1与第二电极ELT2之间。
由于第一电极ELT1可以电连接到第一晶体管电极TE1并且第二电极ELT2可以电连接到第二电力线PL2，因此在将对准电压施加到第一电极ELT1和第二电极ELT2的情况下，会在第一电极ELT1与第二电力线PL2之间和/或在第二电极ELT2与第一晶体管电极TE1之间形成电场。这里，可以在第一电极ELT1和第一晶体管电极TE1之间设置第一屏蔽电极SHI1，可以在第二电极ELT2和第二电力线PL2之间设置第二屏蔽电极SHI2，从而可以阻挡电场。因此，可以防止发生可归因于电场的发光元件LD的错对准。
如图9、图10和图15中所示，可以依次形成第二绝缘层INS2、第一接触电极CNE1、第三绝缘层INS3、第二接触电极CNE2和第四绝缘层INS4。发光元件LD可以通过第一接触电极CNE1电连接到第一电极ELT1，并且通过第二接触电极CNE2电连接到第二电极ELT2。
如上所述，可以通过使用一个掩模PR同时形成第一屏蔽电极SHI1和第二屏蔽电极SHI2以及第一电极ELT1和第二电极ELT2。另外，可以通过第二蚀刻工艺(例如，湿法蚀刻工艺)仅另外地蚀刻第一电极ELT1和第二电极ELT2，从而可以确保第一电极ELT1与第二电极ELT2之间的足够大的距离，并且可以不另外地蚀刻的第一屏蔽电极SHI1和第二屏蔽电极SHI2可以从下部部件(例如，第一晶体管电极TE1和第二电力线PL2)覆盖第一电极ELT1和第二电极ELT2。与使用附加掩模来形成其间的距离与第一电极ELT1和第二电极ELT2之间的距离不同的第一屏蔽电极SHI1和第二屏蔽电极SHI2的情况相比，可以促进制造工艺，并且可以降低生产成本。
根据公开的实施例的显示装置可以包括可以分别设置在第一电极和第二电极(或第一像素电极和第二像素电极)下方的第一屏蔽电极和第二屏蔽电极。因此，第一屏蔽电极和第二屏蔽电极可以阻挡在下部导体与第一电极和第二电极之间发生电场或电场干扰，从而可以防止发生由电场或电场干扰导致的发光元件的错对准。因此，可以改善发光元件的对准程度。
另外，在制造根据公开的实施例的显示装置的方法中，可以使用一个掩模同时形成屏蔽电极和电极(或像素电极)。通过二次蚀刻工艺(例如，湿法蚀刻工艺)可以仅另外地蚀刻电极，从而可以确保电极之间的足够大的距离。因此，与使用附加掩模来形成其间的距离与第一电极和第二电极之间的距离不同的第一屏蔽电极和第二屏蔽电极的情况相比，可以促进制造工艺，并且可以降低生产成本。
公开的效果不受前述内容的限制，并且这里预期了其他各种效果。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解的是，在不脱离公开的范围和精神的情况下，各种修改、添加和替换是可能的。
因此，本说明书中公开的实施例仅用于说明性目的，而不是限制公开的技术精神。公开的范围应被解释为包括修改、添加和替换。

Claims (10)

1.一种显示装置，所述显示装置包括：
导电图案，设置在基底上；
钝化层，设置在所述导电图案上；
第一屏蔽电极和第二屏蔽电极，设置在所述钝化层上并彼此间隔开；
第一电极，设置在所述第一屏蔽电极上；
第二电极，设置在所述第二屏蔽电极上；以及
发光元件，电连接在所述第一电极与所述第二电极之间，
其中，所述第一屏蔽电极与所述第二屏蔽电极之间的第一距离小于所述第一电极与所述第二电极之间的第二距离。
2.根据权利要求1所述的显示装置，其中，所述第一屏蔽电极的厚度在
Figure FDA0003861258000000011
至
Figure FDA0003861258000000012
的范围内。
3.根据权利要求1所述的显示装置，其中，所述第一屏蔽电极和所述第二屏蔽电极中的每个的电导率小于所述第一电极和所述第二电极中的每个的电导率。
4.根据权利要求3所述的显示装置，其中，
所述第一屏蔽电极和所述第二屏蔽电极包括钛，并且
所述第一电极和所述第二电极包括铝。
5.根据权利要求1所述的显示装置，其中，
所述第一电极接触所述第一屏蔽电极，并且
所述第二电极接触所述第二屏蔽电极。
6.根据权利要求1所述的显示装置，所述显示装置还包括：
堤图案，设置在所述第一电极与所述第一屏蔽电极之间以及所述第二电极与所述第二屏蔽电极之间，
其中，在平面图中，所述发光元件设置在所述堤图案之间。
7.根据权利要求1所述的显示装置，其中，
所述导电图案包括电力线，并且
所述第二电极穿过所述第二屏蔽电极并接触所述电力线。
8.根据权利要求1所述的显示装置，其中，在平面图中，所述第二屏蔽电极的一侧与所述第二电极的对应侧之间在所述第二电极的延伸方向上的距离是恒定的。
9.一种制造显示装置的方法，所述方法包括：
制备面板，所述面板包括设置在基底上的导电图案和设置在所述导电图案上的钝化层；
在所述钝化层上形成屏蔽电极层；
在所述屏蔽电极层上形成电极层；
使用掩模同时初始蚀刻所述电极层和所述屏蔽电极层，以从所述电极层形成第一电极和第二电极并且从所述屏蔽电极层形成第一屏蔽电极和第二屏蔽电极；
使用所述掩模二次蚀刻所述第一电极和所述第二电极；
剥离所述掩模；以及
将发光元件对准以电连接在所述第一电极与所述第二电极之间。
10.根据权利要求9所述的方法，其中，
通过干法蚀刻工艺执行所述初始蚀刻，
通过湿法蚀刻工艺执行所述二次蚀刻，并且
与所述屏蔽电极层的选择性相比，所述电极层对湿法蚀刻工艺具有高选择性。
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