CN116802803A - 显示装置 - Google Patents

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Abstract

提供了一种显示装置。显示装置包括：衬底，包括多个像素；电路导电层，设置在衬底上；阻挡金属层，设置在电路导电层上；第一电极和第二电极，设置在阻挡金属层上并且彼此间隔开；以及发光元件，设置在第一电极和该第二电极之间，其中，阻挡金属层与电路导电层电隔离。

Description

显示装置
技术领域
本公开涉及显示装置。
背景技术
近年来，随着对信息显示的兴趣的增加，对显示装置的研究和开发不断地进行。
发明内容
技术问题
本公开要解决的目的是提供一种能够提高发光元件的对准程度的显示装置。
本公开的目的不限于上述目的，并且本领域中技术人员将从以下描述中清楚地理解未描述的其它技术目的。
技术解决方案
根据实施方式的用于解决上述目的的显示装置包括：衬底，包括多个像素；电路导电层，设置在衬底上；阻挡金属层，设置在电路导电层上；第一电极和第二电极，设置在阻挡金属层上并且彼此间隔开；以及发光元件，设置在第一电极和第二电极之间。阻挡金属层与电路导电层电分离。
电路导电层可以设置在第一电极和第二电极之间。
阻挡金属层可以设置在第一电极和第二电极之间。
电路导电层可以与发光元件重叠。
阻挡金属层可以与发光元件重叠。
显示装置还可以包括设置在电路导电层和阻挡金属层之间的阻挡绝缘层。
阻挡金属层可以在阻挡绝缘层上覆盖电路导电层。
第一电极或第二电极可以通过穿过阻挡绝缘层的接触孔而电连接到电路导电层。
第一电极或第二电极可以通过穿过阻挡金属层的接触孔而电连接到电路导电层。
多个像素中的每个可以包括发射区域和非发射区域。
显示装置还可以包括设置在非发射区域中的阻挡图案。
阻挡图案可以包括有机绝缘材料。
显示装置还可以包括设置在发射区域中并与第一电极和第二电极重叠的堤图案。
阻挡图案可以包括与堤图案相同的材料。
显示装置还可以包括在发射区域和非发射区域周围的堤部。
阻挡图案可以包括与堤部相同的材料。
发射区域可以包括第一发射区域和第二发射区域，并且非发射区域可以设置在第一发射区域和第二发射区域之间。
显示装置还可以包括覆盖第一电极和第二电极的绝缘层，并且绝缘层可以包括设置在非发射区域中的至少一个开口。
开口可以包括设置在第一电极的一端处的第一开口和设置在第二电极的一端处的第二开口。
阻挡图案可以设置在第一开口和第二开口之间。
其它实施方式的细节被包括在详细描述和附图中。
有益效果
根据本公开的实施方式，通过在电路导电层上形成阻挡金属层和/或阻挡图案，由于在对准发光元件时由于电路导电层而引起的信号干扰可以被最小化，因此，可以提高发光元件的对准程度。
根据实施方式的效果不受上述内容的限制，并且说明书中包括更多的各种效果。
附图说明
图1和图2是示出根据实施方式的发光元件的立体图和剖视图；
图3是示出根据实施方式的显示装置的平面图；
图4至图6是示出根据实施方式的像素的电路图；
图7和图8是示出根据实施方式的像素的平面图；
图9和图10是沿着图7的线I-I’截取的剖视图；
图11是沿着图7的线II-II’截取的剖视图；
图12和图13是沿着图7的线III-III’截取的剖视图；
图14是沿着图7的线IV-IV’截取的剖视图；
图15是示出根据另一实施方式的像素的剖视图；以及
图16是示出根据另一实施方式的像素的非发射区域的剖视图。
具体实施方式
参考下面结合附图详细描述的实施方式，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于以下公开的实施方式，并且可以以各种不同的形式来实现。提供本实施方式以使得本公开将是彻底和完整的，并且本公开所属领域中的技术人员可以完全理解本公开的范围。本公开仅由权利要求的范围来限定。
本说明书中使用的术语用于描述实施方式，而不是旨在限制本公开。在本说明书中，除非另有说明，否则单数形式也包括复数形式。术语“包括”和/或“包括有”不排除一个或多个其它组件、步骤、操作和/或元件的存在或添加到所述组件、步骤、操作和/或元件。
此外，术语“联接”或“连接”可以共同意指物理联接或连接和/或电联接或连接。此外，这可以共同意指直接或间接联接或连接以及整体或非整体联接或连接。
其中元件或层被称为在另一元件或层“上”的情况包括其中另一层或另一元件直接设置在所述另一元件上或设置其它层之间的情况。在整个说明书中，相同的附图标记表示相同的组件。
尽管第一、第二等被用于描述各种组件，但是这些组件不受这些术语的限制。这些术语仅用于将一个组件与另一组件区分开。因此，在本公开的技术精神内，下面描述的第一组件可以是第二组件。
在下文中，将参考附图详细描述本公开的实施方式。
图1和图2是示出根据实施方式的发光元件的立体图和剖视图。图1和图2示出了柱形状的发光元件LD，但是发光元件LD的类型和/或形状不限于此。
参考图1和图2，发光元件LD可以包括第一半导体层11、第二半导体层13以及插置在第一半导体层11和第二半导体层13之间的有源层12。例如，当发光元件LD的延伸方向是长度L方向时，发光元件LD可以包括沿着长度L方向顺序堆叠的第一半导体层11、有源层12和第二半导体层13。
发光元件LD可以设置成沿着一方向延伸的柱形状。发光元件LD可以具有第一端部EP1和第二端部EP2。第一半导体层11和第二半导体层13中的一个可以设置在发光元件LD的第一端部EP1处。第一半导体层11和第二半导体层13中的另一个可以设置在发光元件LD的第二端部EP2处。
根据实施方式，发光元件LD可以是通过蚀刻方法等制造成柱形状的发光元件。在本说明书中，柱形状包括在长度L方向上为长(即，纵横比大于1)的杆状形状或棒状形状，诸如圆形柱或多边形柱，并且其剖面的形状没有特别限制。例如，发光元件LD的长度L可以大于直径D(或剖面的宽度)。
发光元件LD可以具有小到纳米级至微米级的尺寸。例如，每个发光元件LD可以具有纳米级至微米级范围的直径D(或宽度)和/或长度L。然而，发光元件LD的尺寸不限于此，并且发光元件LD的尺寸可以根据使用利用发光元件LD作为光源的发光器件的各种装置(例如，显示装置)的设计条件进行各种改变。
第一半导体层11可以是第一导电类型的半导体层。例如，第一半导体层11可以包括n型半导体层。例如，第一半导体层11可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任一种，并且可以包括掺杂有诸如Si、Ge和Sn的第一导电类型掺杂剂的n型半导体层。然而，配置第一半导体层11的材料不限于此，并且第一半导体层11可以由各种其它材料形成。
有源层12可以设置在第一半导体层11上，并且可以形成为单量子阱结构或多量子阱结构。有源层12的位置可以根据发光元件LD的类型进行各种改变。
掺杂有导电掺杂剂的包覆层(未示出)可以形成在有源层12上和/或有源层12之下。例如，包覆层可以由AlGaN或InAlGaN形成。根据实施方式，可以使用AlGaN、InAlGaN等的材料来形成有源层12，并且各种其它材料可以配置有源层12。
第二半导体层13可以设置在有源层12上，并且可以包括与第一半导体层11的类型不同的类型的半导体层。例如，第二半导体层13可以包括p型半导体层。例如，第二半导体层13可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且可以包括掺杂有诸如Mg的第二导电类型掺杂剂的p型半导体层。然而，配置第二半导体层13的材料不限于此，并且各种其它材料可以配置第二半导体层13。
当等于或大于阈值电压的电压被施加到发光元件LD的两端时，电子-空穴对在有源层12中结合，并且因此发光元件LD发射光。通过使用这种原理控制发光元件LD的光发射，发光元件LD可以用作包括显示装置的像素的各种发光装置的光源。
发光元件LD还可以包括设置在表面上的绝缘膜INF。绝缘膜INF可以形成在发光元件LD的表面上，以围绕至少有源层12的外周表面，并且还可以围绕第一半导体层11和第二半导体层13的区域。
根据实施方式，绝缘膜INF可以暴露发光元件LD的具有不同极性的两端。例如，绝缘膜INF可以暴露位于发光元件LD的第一端部EP1和第二端部EP2处的第一半导体层11和第二半导体层13中的每个的端部。在另一实施方式中，绝缘膜INF可以暴露与发光元件LD的具有不同极性的第一端部EP1和第二端部EP2相邻的第一半导体层11和第二半导体层13的侧部。
根据实施方式，绝缘膜INF可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)和氧化钛(TiOx)中的至少一种绝缘材料，并且可以由单层或多层(例如，由氧化铝(AlOx)和氧化硅(SiOx)构成的双层)构成，但不限于此。根据实施方式，可以省略绝缘膜INF。
当设置绝缘膜INF以覆盖发光元件LD的表面，具体地，覆盖有源层12的外周表面时，可以防止有源层12与稍后将描述的第一像素电极、第二像素电极等之间的短路。因此，可以确保发光元件LD的电稳定性。
此外，当绝缘膜INF设置在发光元件LD的表面上时，可以最小化发光元件LD的表面缺陷，从而提高寿命和效率。此外，还在多个发光元件LD设置成彼此紧密接触的情况下，可以防止发光元件LD之间的不希望的短路。
在实施方式中，除了第一半导体层11、有源层12、第二半导体层13和/或绝缘膜INF之外，发光元件LD还可以包括附加组件。例如，发光元件LD还可以包括设置在第一半导体层11、有源层12和/或第二半导体层13的端侧上的至少一个磷光体层、有源层、半导体层和/或电极层。例如，接触电极层可以设置在第一端部EP1和第二端部EP2中的每个处。同时，尽管在图1和图2中示出了柱形状的发光元件LD，但是发光元件LD的类型、结构和/或形状可以进行各种改变。例如，发光元件LD可以形成为具有多边形圆锥形状的核-壳结构。
包括上述发光元件LD的发光器件可以用在需要光源的各种类型的装置(包括显示装置)中。例如，多个发光元件LD可以设置在显示面板的每个像素中，并且发光元件LD可以用作每个像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD也可以用在需要光源的其它类型的装置(诸如照明装置)中。
图3是示出根据实施方式的显示装置的平面图。
在图3中，作为可以使用在图1和图2的实施方式中描述的发光元件LD作为光源的电子装置的示例，示出了显示装置，特别是设置在显示装置中的显示面板PNL。
显示面板PNL的每个像素单元PXU和配置每个像素单元PXU的每个像素可以包括至少一个发光元件LD。为了方便起见，在图3中，基于显示区域DA简要地示出了显示面板PNL的结构。然而，根据实施方式，未示出的至少一个驱动电路单元(例如，扫描驱动器和数据驱动器中的至少一个)、线和/或焊盘还可以设置在显示面板PNL上。
参考图3，显示面板PNL可以包括衬底SUB和设置在衬底SUB上的像素单元PXU。像素单元PXU可以包括第一像素PXL1、第二像素PXL2和/或第三像素PXL3。在下文中，当任意地提及第一像素PXL1、第二像素PXL2和第三像素PXL3中的至少一个像素时，或者当共同提及两种或更多种类型的像素时，至少一种或两种或更多种类型的像素可以被称为“像素(PXL)”或“多个像素PXL”。
衬底SUB可以配置为显示面板PNL的基础构件，并且可以是刚性或柔性衬底或膜。例如，衬底SUB可以是由玻璃或钢化玻璃形成的刚性衬底、由塑料或金属形成的柔性衬底(或薄膜)、或至少一层的绝缘层。衬底SUB的材料和/或材料特性没有特别限制。
在实施方式中，衬底SUB可以是基本上透明的。这里，“基本上透明的”可以意指光可以以预定的透射率或更大的透射率透射。在另一实施方式中，衬底SUB可以是半透明的或不透明的。此外，根据实施方式，衬底SUB可以包括反射材料。
显示面板PNL和用于形成显示面板PNL的衬底SUB可以包括用于显示图像的显示区域DA和除了显示区域DA之外的非显示区域NDA。
像素PXL可以设置在显示区域DA中。连接到显示区域DA的像素PXL的各种线、焊盘和/或内置电路单元可以设置在非显示区域NDA中。像素PXL可以根据条纹或PENTILETM布置结构等规则地布置。然而，像素PXL的布置结构不限于此，并且像素PXL可以以各种结构和/或方法布置在显示区域DA中。
根据实施方式，发射不同颜色的光的两种或更多种类型的像素PXL可以设置在显示区域DA中。例如，在显示区域DA中，可以布置发射第一颜色的光的第一像素PXL1、发射第二颜色的光的第二像素PXL2以及发射第三颜色的光的第三像素PXL3。布置成彼此相邻的第一像素PXL1、第二像素PXL2和第三像素PXL3中的至少一个可以配置能够发射各种颜色的光的一个像素单元PXU。例如，第一像素PXL1、第二像素PXL2和第三像素PXL3中的每个可以是发射预定颜色的光的子像素。根据实施方式，第一像素PXL1可以是发射红光的红色像素，第二像素PXL2可以是发射绿光的绿色像素，以及第三像素PXL3可以是发射蓝光的蓝色像素，但不限于此。
在实施方式中，第一像素PXL1、第二像素PXL2和第三像素PXL3可以包括第一颜色的发光元件、第二颜色的发光元件和第三颜色的发光元件作为光源，以分别发射第一颜色、第二颜色和第三颜色的光。在另一实施方式中，第一像素PXL1、第二像素PXL2和第三像素PXL3可以包括发射相同颜色的光的发光元件，并且可以包括设置在相应发光元件上的不同颜色的滤色器和/或颜色转换层，以分别发射第一颜色、第二颜色和第三颜色的光。然而，配置每个像素单元PXU的像素PXL的颜色、类型、数量等没有特别限制。即，由每个像素PXL发射的光的颜色可以进行各种改变。
像素PXL可以包括由预定控制信号(例如，扫描信号和数据信号)和/或预定电源(例如，第一电源和第二电源)驱动的至少一个光源。在实施方式中，光源可以包括根据图1和图2的实施方式中的任一个的至少一个发光元件LD，例如，具有小到纳米级至微米级的尺寸的超小柱形状的发光元件LD。然而，本公开不限于此，并且可以使用各种类型的发光元件LD作为像素PXL的光源。
在实施方式中，每个像素PXL可以配置为有源像素。然而，适用于显示装置的像素PXL的类型、结构和/或驱动方法没有特别限制。例如，每个像素PXL可以配置为各种结构和/或驱动方法的无源或有源发光显示装置的像素。
图4至图6是示出根据实施方式的像素的电路图。例如，图4至图6示出了适用于有源显示装置的像素PXL的实施方式。然而，像素PXL和显示装置的类型不限于此。
根据实施方式，图4至图6中所示的像素PXL可以是设置在图3的显示面板PNL中的第一像素PXL1、第二像素PXL2和第三像素PXL3中的任一个。第一像素PXL1、第二像素PXL2和第三像素PXL3可以具有基本上彼此相同或相似的结构。
参考图4，像素PXL可以包括用于产生亮度与数据信号对应的光的光源单元LSU、以及用于驱动光源单元LSU的像素电路PXC。
光源单元LSU可以包括电连接在第一电源VDD和第二电源VSS之间的至少一个发光元件LD。例如，光源单元LSU可以包括经由像素电路PXC和第一电源线PL1电连接到第一电源VDD的第一电极ELT1(也被称为“第一像素电极”或“第一对准电极”)、通过第二电源线PL2电连接到第二电源VSS的第二电极ELT2(也被称为“第二像素电极”或“第二对准电极”)、以及在第一电极ELT1和第二电极ELT2之间以相同方向电连接的多个发光元件LD。在实施方式中，第一电极ELT1可以是阳极电极，以及第二电极ELT2可以是阴极电极。
发光元件LD中的每个可以包括通过第一电极ELT1和/或像素电路PXC电连接到第一电源VDD的第一端部(例如，p型端部)、以及通过第二电极ELT2电连接到第二电源VSS的第二端部(例如，n型端部)。即，发光元件LD可以在第一电极ELT1和第二电极ELT2之间在正向方向上并联连接。在第一电源VDD和第二电源VSS之间在正向方向上连接的每个发光元件LD可以配置每个有效光源，并且有效光源可以被收集以配置像素PXL的光源单元LSU。
第一电源VDD和第二电源VSS可以具有不同的电位，使得发光元件LD可以发射光。例如，第一电源VDD可以被设置为高电位电源，而第二电源VSS可以被设置为低电位电源。此时，第一电源VDD和第二电源VSS之间的电位差可以被设置为等于或大于在像素PXL的发射周期期间发光元件LD的阈值电压。
配置每个光源单元LSU的发光元件LD的一个端部(例如，p型端部)可以通过光源单元LSU的一个电极(例如，每个像素PXL的第一电极ELT1)公共地连接到像素电路PXC，并且可以通过像素电路PXC和第一电源线PL1电连接到第一电源VDD。发光元件LD的另一端部(例如，n型端部)可以通过光源单元LSU的另一电极(例如，每个像素PXL的第二电极ELT2)和第二电源线PL2公共地连接到第二电源VSS。
发光元件LD可以以与通过像素电路PXC提供的驱动电流对应的亮度发射光。例如，在每个帧周期期间，像素电路PXC可以向光源单元LSU提供与在相应帧中表示的灰度级值对应的驱动电流。提供给光源单元LSU的驱动电流可以被分流，并流向在正向方向上连接的发光元件LD。因此，当每个发光元件LD以与流过其中的电流对应的亮度发射光时，光源单元LSU可以发射与驱动电流对应的亮度的光。
像素电路PXC可以电连接在第一电源VDD和第一电极ELT1之间。像素电路PXC可以电连接到相应像素PXL的扫描线Si和数据线Dj。例如，当像素PXL设置在显示区域DA的第i(i是自然数)水平线(行)和第j(j是自然数)竖直线(列)上时，像素PXL的像素电路PXC可以电连接到显示区域DA的第i扫描线Si和第j数据线Dj。
根据实施方式，像素电路PXC可以包括多个晶体管和至少一个电容器。例如，像素电路PXC可以包括第一晶体管T1、第二晶体管T2和存储电容器Cst。
第一晶体管T1电连接在第一电源VDD和光源单元LSU之间。例如，第一晶体管T1的第一电极(例如，源电极)可以电连接到第一电源VDD，并且第一晶体管T1的第二电极(例如，漏电极)可以电连接到第一电极ELT1。第一晶体管T1的栅电极电连接到第一节点N1。第一晶体管T1根据第一节点N1的电压来控制提供给光源单元LSU的驱动电流。即，第一晶体管T1可以是控制像素PXL的驱动电流的驱动晶体管。
第二晶体管T2电连接在数据线Dj和第一节点N1之间。例如，第二晶体管T2的第一电极(例如，源电极)可以电连接到数据线Dj，并且第二晶体管T2的第二电极(例如，漏电极)可以电连接到第一节点N1。第二晶体管T2的栅电极电连接到扫描线Si。当从扫描线Si提供栅极导通电压(例如，低电平电压)的扫描信号SSi时，第二晶体管T2可以导通，以电连接数据线Dj和第一节点N1。
在每个帧周期中，相应帧的数据信号DSj提供给数据线Dj，并且在其中提供栅极导通电压的扫描信号SSi的周期期间，数据信号DSj通过导通的第二晶体管T2传送到第一节点N1。即，第二晶体管T2可以是用于将每个数据信号DSj传送到像素PXL的内部的开关晶体管。
存储电容器Cst的一个电极电连接到第一电源VDD，而另一电极电连接到第一节点N1。存储电容器Cst在每个帧周期期间充入与提供给第一节点N1的数据信号DSj对应的电压。
同时，在图4中，包括在像素电路PXC中的所有晶体管(例如，第一晶体管T1和第二晶体管T2)是p型晶体管，但不限于此，并且第一晶体管T1和第二晶体管T2中的至少一个可以改变为n型晶体管。此外，像素电路PXC可以配置有各种结构和/或驱动方法的像素电路。
参考图5，像素电路PXC还可以连接到感测控制线SCLi和感测线SLj。例如，设置在显示区域DA的第i水平线和第j竖直线上的像素PXL的像素电路PXC可以电连接到显示区域DA的第i感测控制线SCLi和第j感测线SLj。像素电路PXC还可以包括第三晶体管T3。替代地，在另一实施方式中，可以省略感测线SLj，并且可以通过检测通过相应像素PXL(或相邻的像素)的数据线Dj的感测信号SENj来检测像素PXL的特性。
第三晶体管T3电连接在第一晶体管T1和感测线SLj之间。例如，第三晶体管T3的一个电极可以电连接到第一晶体管T1的连接到第一电极ELT1的一个电极(例如，源电极)，并且第三晶体管T3的另一电极可以电连接到感测线SLj。同时，当感测线SLj被省略时，第三晶体管T3的另一电极可以电连接到数据线Dj。
第三晶体管T3的栅电极连接到感测控制线SCLi。当感测控制线SCLi被省略时，第三晶体管T3的栅电极可以连接到扫描线Si。第三晶体管T3通过在预定的感测周期期间提供给感测控制线SCLi的栅极导通电压(例如，高电平电压)的感测控制信号SCSi来导通，以电连接感测线SLj和第一晶体管T1。
根据实施方式，感测周期可以是用于提取设置在显示区域DA中的像素PXL中的每个的特性(例如，第一晶体管T1的阈值电压等)的周期。在感测周期期间，第一晶体管T1可以通过经由数据线Dj和第二晶体管T2向第一节点N1提供可以导通第一晶体管T1的预定参考电压来导通或者通过将每个像素PXL连接到电流源等来导通。此外，第一晶体管T1可以通过将栅极导通电压的感测控制信号SCSi提供给第三晶体管T3而通过导通第三晶体管T3来电连接到感测线SLj。此后，可以通过感测线SLj获得感测信号SENj，并且可以使用感测信号SENj来检测每个像素PXL的特性，包括第一晶体管T1的阈值电压。可以使用关于每个像素PXL的特性的信息来转换图像数据，从而可以补偿设置在显示区域DA中的像素PXL之间的特性偏差。
同时，在图5中，公开了其中第一晶体管T1、第二晶体管T2和第三晶体管T3全部是n型晶体管的实施方式，但不限于此。例如，第一晶体管T1、第二晶体管T2和第三晶体管T3中的至少一个可以被改变为p型晶体管。
此外，图4和图5示出了其中配置每个光源单元LSU的所有有效光源(即发光元件LD)并联连接的实施方式，但是实施方式不限于此。例如，如图6中所示，每个像素PXL的光源单元LSU可以配置成包括串联结构。在描述图6的实施方式时，省略了与图4和图5的实施方式的配置类似或相同的配置(例如，像素电路PXC)的详细描述。
参考图6，光源单元LSU可以包括发光元件LD，该发光元件LD被分成至少四个串联级并且彼此串联/并联连接。在这种情况下，每个串联级可以包括一对电极(例如，两个电极)和电连接在该对电极之间的至少一个发光元件LD。这里，配置每个串联级的发光元件LD的数量可以彼此相同或不同，并且发光元件LD的数量没有特别限制。例如，第一串联级可以包括第一电极ELT1、第二电极ELT2以及电连接在第一电极ELT1和第二电极ELT2之间的至少一个第一发光元件LD1，以及第二串联级可以包括第三电极ELT3、第四电极ELT4以及电连接在第三电极ELT3和第四电极ELT4之间的至少一个第二发光元件LD2。类似地，第三串联级可以包括第五电极ELT5、第六电极ELT6以及电连接在第五电极ELT5和第六电极ELT6之间的至少一个第三发光元件LD3，以及第四串联级可以包括第七电极ELT7、第八电极ELT8以及电连接在第七电极ELT7和第八电极ELT8之间的至少一个第四发光元件LD4。
光源单元LSU的第一电极(例如，第一电极ELT1)可以是光源单元LSU的第一像素电极(或阳极电极)。此外，光源单元LSU的最后电极(例如，第八电极ELT8)可以是光源单元LSU的第二像素电极(或阴极电极)。
光源单元LSU的其余电极(例如，第二电极ELT2至第七电极ELT7)可以配置每个中间电极。例如，第二电极ELT2和第三电极ELT3可以整体地或非整体地彼此连接，以配置第一中间电极IET1。类似地，第四电极ELT4和第五电极ELT5可以整体地或非整体地彼此连接，以配置第二中间电极IET2，以及第六电极ELT6和第七电极ELT7可以整体地或非整体地彼此连接，以配置第三中间电极IET3。在这种情况下，第二电极ELT2和第三电极ELT3可以集成以被视作为一个第一中间电极IET1，第四电极ELT4和第五电极ELT5可以集成以被视作为一个第二中间电极IET2，以及第六电极ELT6和第七电极ELT7可以集成以被视作为一个第三中间电极IET3。
当通过利用相同条件(例如，相同尺寸和/或数量)的发光元件LD作为有效光源来配置光源单元LSU时，在发光元件LD以串联或串联/并联混合结构连接的情况下，可以提高电源效率。例如，在其中发光元件LD串联或串联/并联连接的光源单元LSU中，与其中发光元件LD仅并联连接的光源单元LSU相比，可以用相同的电流表示更高的亮度。此外，在其中发光元件LD串联或串联/并联连接的光源单元LSU中，与其中发光元件LD并联连接的光源单元LSU相比，可以以较低的驱动电流来表示相同的亮度。此外，在其中发光元件LD以串联或串联/并联混合结构连接的像素PXL中，即使在串联级中的一些处出现短路缺陷，但是由于可以通过其余串联级的发光元件LD来表示某种程度的亮度，因此可以降低像素PXL的暗点缺陷的可能性。
图7和图8是示出根据实施方式的像素的平面图。
例如，图7和图8可以是配置图3的像素单元PXU的第一像素PXL1、第二像素PXL2和第三像素PXL3中的任一个，并且第一像素PXL1、第二像素PXL2和第三像素PXL3可以具有基本上彼此相同或相似的结构。此外，图7和图8公开了其中每个像素PXL包括设置在如图6中所示的四个串联级处的发光元件LD的实施方式，但是每个像素PXL的串联级的数量可以根据实施方式进行各种改变。
在下文中，当任意地提及第一发光元件LD1至第四发光元件LD4中的一个或多个时，或者当共同提及两种或更多种类型的发光元件时，第一发光元件LD1至第四发光元件LD4中的一个或多个或者两种或更多种类型的发光元件被称为“发光元件LD”或“多个发光元件LD”。此外，当任意地提及包括第一电极ELT1至第八电极ELT8的像素电极中的至少一个时，包括第一电极ELT1至第八电极ELT8的像素电极中的至少一个被称为“像素电极ELT”或“多个像素电极ELT”，并且当任意地提及包括第一接触电极CNE1至第五接触电极CNE5的接触电极中的至少一个时，包括第一接触电极CNE1至第五接触电极CNE5的接触电极中的至少一个被称为“接触电极CNE”或“多个接触电极CNE”。
参考图7和图8，像素PXL可以分别包括发射区域SEA和非发射区域NEA。发射区域SEA可以包括彼此间隔开的第一发射区域SEA1和第二发射区域SEA2。第一发射区域SEA1和第二发射区域SEA2可以设置成在像素区域PXA内在第二方向(Y轴方向)上彼此间隔开。非发射区域NEA可以设置在第一发射区域SEA1和第二发射区域SEA2之间。
发射区域SEA可以包括至少一个发光元件LD和电连接到所述至少一个发光元件LD的电极。在实施方式中，当像素PXL包括被分成多个串联级并设置的多个发光元件LD时(如在图6中所示的实施方式中)，第一发射区域SEA1和第二发射区域SEA2中的每个可以包括设置在至少一个串联级处的发光元件LD以及电连接到发光元件LD的电极。例如，第一发射区域SEA1可以包括设置在相应像素PXL的第一串联级处的第一发光元件LD1和连接到第一发光元件LD1的多个电极，以及第二发射区域SEA2可以包括设置在第二串联级处的第二发光元件LD2和连接到第二发光元件LD2的多个电极。在这种情况下，设置在第一发射区域SEA1中的第一发光元件LD1和设置在第二发射区域SEA2中的第二发光元件LD2可以彼此串联连接。例如，第一发光元件LD1和第二发光元件LD2可以通过至少一个接触电极CNE彼此串联连接。
此外，当假设每个像素PXL包括数量大于发射区域SEA的数量的串联级时，发射区域SEA中的每个可以包括设置在两个或更多个串联级处的发光元件LD以及电连接到发光元件LD的电极。例如，第一发射区域SEA1可以包括设置在光源单元LSU的第一串联级和第四串联级处的发光元件LD1和LD4以及电极，并且第二发射区域SEA2可以包括设置在第二串联级和第三串联级处的发光元件LD2和LD3以及电极。
具体地，像素PXL可以包括设置在第一发射区域SEA1中的第一电极ELT1、第二电极ELT2以及电连接在第一电极ELT1和第二电极ELT2之间的至少一个第一发光元件LD1、以及设置在第二发射区域SEA2中的第三电极ELT3、第四电极ELT4以及电连接在第三电极ELT3和第四电极ELT4之间的至少一个第二发光元件LD2。此外，像素PXL可以包括设置在第二发射区域SEA2中的第五电极ELT5、第六电极ELT6以及电连接在第五电极ELT5和第六电极ELT6之间的至少一个第三发光元件LD3、以及设置在第一发射区域SEA1中的第七电极ELT7、第八电极ELT8以及电连接在第七电极ELT7和第八电极ELT8之间的至少一个第四发光元件LD4。
同时，图7和图8示出了第五电极ELT5、第六电极ELT6以及第三发光元件LD3设置在第二发射区域SEA2中，并且第七电极ELT7、第八电极ELT8以及第四发光元件LD4设置在第一发射区域SEA1中的情况，然而，本公开不限于此。即，在另一实施方式中，第五电极ELT5、第六电极ELT6以及第三发光元件LD3可以设置在第一发射区域SEA1中，并且第七电极ELT7、第八电极ELT8以及第四发光元件LD4可以设置在第二发射区域SEA2中。
在每个发射区域SEA中，第一电极ELT1至第八电极ELT8中的每个可以沿着第二方向(Y轴方向)延伸。例如，第一电极ELT1、第二电极ELT2、第七电极ELT7和/或第八电极ELT8中的每个可以在第一发射区域SEA1中沿着第二方向(Y轴方向)延伸，并且可以沿着第一方向(X轴方向)顺序地间隔开。此外，第三电极ELT3、第四电极ELT4、第五电极ELT5和/或第六电极ELT6中的每个可以在第二发射区域SEA2中沿着第二方向(Y轴方向)延伸，并且可以沿着第一方向(X轴方向)顺序地间隔开。此外，第一电极ELT1至第八电极ELT8可以具有均匀的宽度或非均匀的宽度，并且可以包括或不包括弯曲部分。即，第一电极ELT1至第八电极ELT8中的每个的形状和/或相互布置结构可以根据实施方式进行各种改变。
第一电极ELT1至第八电极ELT8可以配置每个像素PXL的像素电极ELT。在发光元件LD的对准步骤中，第一电极ELT1至第八电极ELT8中的每个可以接收第一对准信号(或第一对准电压)和第二对准信号(或第二对准电压)。因此，可以在相邻的第一电极ELT1至第八电极ELT8之间形成电场，并且因此提供给发射区域SEA的发光元件LD可以在第一电极ELT1至第八电极ELT8之间自对准。
同时，当图11的电路导电层CP1和CP2存在于第一电极ELT1至第八电极ELT8之下时，在对准发光元件LD的工艺中，由于电路导电层CP1和CP2的信号干扰，发光元件LD可能被异常地对准。因此，根据实施方式的显示装置可以通过在电路导电层CP1和CP2上形成图11的阻挡金属层BML来阻止由于电路导电层CP1和CP2引起的信号干扰，从而提高发光元件LD的对准程度。稍后参考图11描述其详细描述。
在实施方式中，在第一电极ELT1至第八电极ELT8中的一些电极可以首先形成为一个对准线之后，第一电极ELT1至第八电极ELT8中的一些电极可以在相邻的像素PXL之间和/或在第一发射区域SEA1和第二发射区域SEA2之间的非发射区域NEA中被划分，并且可以被划分成每个串联级的像素电极ELT。
当对准线中的每个在非发射区域NEA中被划分时，第一电极ELT1至第八电极ELT8的一端可以部分地延伸到非发射区域NEA，但不限于此。
非发射区域NEA可以提供空间，用于在发光元件LD对准之后将对准线中的每个划分成多个像素电极ELT，或者通过至少一个接触电极CNE在像素电极ELT之间连接。
具体地，非发射区域NEA可以包括用于将对准线划分成多个像素电极ELT的开口OPA。开口OPA可以包括彼此间隔开的第一开口OPA1至第三开口OPA3。第一开口OPA1至第三开口OPA3可以沿着第一方向(X轴方向)设置在非发射区域NEA内。
第一开口OPA1可以设置在第一电极ELT1和第三电极ELT3之间。即，第一电极ELT1和第三电极ELT3可以彼此间隔开，并且第一开口OPA1插置在它们之间。第一开口OPA1在第一方向(X轴方向)上的宽度可以大于第一电极ELT1和/或第三电极ELT3中的每个在第一方向(X轴方向)上的宽度，但不限于此。
第二开口OPA2可以设置在第二电极ELT2和第四电极ELT4之间以及第八电极ELT8和第六电极ELT6之间。即，第二电极ELT2和第四电极ELT4可以彼此间隔开，并且第二开口OPA2插置在它们之间。此外，第六电极ELT6和第八电极ELT8可以彼此间隔开，并且第二开口OPA2插置在它们之间。第二开口OPA2在第一方向(X轴方向)上的宽度可以大于第一方向(X轴方向)上从第二电极ELT2的一侧到第八电极ELT8的另一侧的宽度。类似地，第二开口OPA2在第一方向(X轴方向)上的宽度可以大于第一方向(X轴方向)上从第四电极ELT4的一侧到第六电极ELT6的另一侧的宽度，但不限于此。
第三开口OPA3可以设置在第五电极ELT5和第七电极ELT7之间。第五电极ELT5和第七电极ELT7可以彼此间隔开，并且第三开口OPA3插置在它们之间。第三开口OPA3在第一方向(X轴方向)上的宽度可以大于第五电极ELT5和/或第七电极ELT7中的每个在第一方向(X轴方向)上的宽度，但不限于此。
第一开口OPA1至第三开口OPA3可以具有不同的尺寸。例如，第一开口OPA1可以形成为与一个对准线重叠，第二开口OPA2可以形成为与多个对准线重叠，并且第三开口OPA3可以形成为与一个对准线重叠。即，第二开口OPA2在第一方向(X轴方向)上的宽度可以大于第一开口OPA1和/或第三开口OPA3在第一方向(X轴方向)上的宽度。
同时，图7和图8示出了开口OPA包括彼此间隔开的第一开口OPA1至第三开口OPA3的情况，但本公开不限于此。例如，开口OPA可以配置为一个并且可以在非发射区域NEA内在第一方向(X轴方向)上延伸。即，开口OPA可以从第一电极ELT1的一侧延伸到第七电极ELT7的一侧。此外，开口OPA可以从第三电极ELT3的一侧延伸到第五电极ELT5的一侧。
上述像素电极ELT中的任一个(例如，第一电极ELT1)可以通过第一接触部分CNT1电连接到像素电路PXC和/或第一电源线PL1。像素电极ELT中的另一个(例如，第八电极ELT8)可以通过第二接触部分CNT2电连接到第二电源线PL2。
在实施方式中，堤图案BNP可以设置在第一电极ELT1至第八电极ELT8中的每个的区域之下。在这种情况下，由于第一电极ELT1至第八电极ELT8中的每个的一个区域可以通过堤图案BNP向上突出(例如，在第三方向(Z轴方向)上)，并且反射分隔壁可以在发光元件LD周围形成。因此，可以提高像素PXL的光效率。每个堤图案BNP可以形成为与一个像素电极ELT重叠，或者可以形成为与多个像素电极ELT重叠。
根据实施方式，第一电极ELT1至第八电极ELT8可以直接接触每个串联级的发光元件LD并连接到每个串联级的发光元件LD，或者可以通过单独的接触电极CNE电连接到发光元件LD。例如，第一电极ELT1至第八电极ELT8可以通过第一绝缘层INS1与发光元件LD的第一端部EP1或第二端部EP2绝缘，并且可以通过每个接触电极CNE电连接到相邻的发光元件LD的第一端部EP1或第二端部EP2。
此外，设置在第一发射区域SEA1中的任一电极(例如，第一电极ELT1、第二电极ELT2、第七电极ELT7和第八电极ELT8中的一个)和设置在第二发射区域SEA2中的任一电极(例如，第三电极ELT3至第六电极ELT6中的一个)可以通过至少一个接触电极CNE彼此电连接。为此，每个像素PXL可以包括第一接触电极CNE1至第五接触电极CNE5，用于将位于第一发射区域SEA1和第二发射区域SEA2中的预定电极彼此电连接。
第一接触电极CNE1可以设置在第一串联级的第一发光元件LD1(特别是第一端部EP1)和第一电极ELT1上，并且可以将第一发光元件LD1的第一端部EP1电连接到第一电极ELT1。
第二接触电极CNE2可以设置在第一串联级的第一发光元件LD1(特别是第二端部EP2)和第二电极ELT2上，并且可以将第一发光元件LD1的第二端部EP2电连接到第二电极ELT2。此外，第二接触电极CNE2可以设置在第二串联级的第二发光元件LD2(特别是第一端部EP1)和第三电极ELT3上，并且可以将第二发光元件LD2的第一端部EP1电连接到第三电极ELT3。为此，第二接触电极CNE2可以经由非发射区域NEA从第一发射区域SEA1延伸到第二发射区域SEA2。然而，在另一实施方式中，第二接触电极CNE2可以由多个分割型电极构成，并且分割型电极可以通过桥接图案等彼此电连接。
第三接触电极CNE3可以设置在第二串联级的第二发光元件LD2(特别是第二端部EP2)和第四电极ELT4上，并且可以将第二发光元件LD2的第二端部EP2电连接到第四电极ELT4。此外，第三接触电极CNE3可以设置在第三串联级的第三发光元件LD3(特别是第一端部EP1)和第五电极ELT5上，并且可以将第三发光元件LD3的第一端部EP1电连接到第五电极ELT5。然而，在另一实施方式中，第三接触电极CNE3可以由多个分割型电极构成，并且分割型电极可以通过桥接图案等彼此电连接。
第四接触电极CNE4可以设置在第三串联级的第三发光元件LD3(特别是第二端部EP2)和第六电极ELT6上，并且可以将第三发光元件LD3的第二端部EP2电连接到第六电极ELT6。此外，第四接触电极CNE4可以设置在第四串联级的第四发光元件LD4(特别是第一端部EP1)和第七电极ELT7上，并且可以将第四发光元件LD4的第一端部EP1电连接到第七电极ELT7。为此，第四接触电极CNE4可以经由非发射区域NEA从第二发射区域SEA2延伸到第一发射区域SEA1。然而，在另一实施方式中，第四接触电极CNE4可以由多个分割型电极构成，并且分割型电极可以通过桥接图案等彼此电连接。
第五接触电极CNE5可以设置在第四串联级的第四发光元件LD4(特别是第二端部EP2)和第八电极ELT8上，并且可以将第四发光元件LD4的第二端部EP2电连接到第八电极ELT8。
在实施方式中，至少一个绝缘层可以插置在每个接触电极CNE和像素电极ELT之间，并且每个接触电极CNE和与其对应的像素电极ELT可以通过形成在绝缘层中的接触孔彼此电连接。然而，接触电极CNE和像素电极ELT之间的电连接结构可以根据实施方式进行各种改变。
根据上述实施方式，像素电极ELT可以使用接触电极CNE以期望的形状电连接。例如，设置在第一发射区域SEA1的一侧上的第一发光元件LD1、设置在第二发射区域SEA2的一侧上的第二发光元件LD2、设置在第二发射区域SEA2的另一侧上的第三发光元件LD3、以及设置在第一发射区域SEA1的另一侧上的第四发光元件LD4中的每个可以顺序地串联连接。
像素PXL中的每个还可以包括设置在像素区域PXA的边缘处的堤部BNK。堤部BNK可以是限定每个像素PXL的发射区域的结构，并且可以设置在相邻的像素区域PXA之间的边界处。堤部BNK例如可以是像素限定层。堤部BNK可以配置成包括至少一种光阻挡和/或反射材料，以防止相邻的像素区域PXA之间的光泄漏。例如，堤部BNK可以包括各种类型的黑色矩阵材料中的至少一种黑色矩阵材料(例如，至少一种当前已知的光阻挡材料)、特定颜色的滤色器材料等。例如，堤部BNK可以形成为能够阻挡光的透射的黑色不透明图案。
堤部BNK可以设置在发射区域SEA和非发射区域NEA周围(例如，围绕发射区域SEA和非发射区域NEA)。堤部BNK可以包括暴露整个发射区域SEA和非发射区域NEA的第一堤部开口OPNb1。即，发射区域SEA和非发射区域NEA可以彼此直接相邻，并且堤部BNK可以设置在包括发射区域SEA和非发射区域NEA的整个边缘周围(例如，围绕包括发射区域SEA和非发射区域NEA的整个边缘)。在实施方式中，除了暴露每个像素PXL的发射区域SEA和非发射区域NEA的第一堤部开口OPNb1之外，堤部BNK还可以包括与每个像素区域PXA的上部区域和/或下部区域对应的第二堤部开口OPNb2。
同时，当堤部BNK设置在整个发射区域SEA和非发射区域NEA周围(例如，围绕整个发射区域SEA和非发射区域NEA)，并且在像素区域PXA中的非发射区域NEA中被省略时，像素PXL的发射区域的面积可以被最大化。然而，在这种情况下，除了要向其提供发光元件LD的发射区域SEA之外，还可以向非发射区域NEA提供发光元件LD，并且当图12的电路导电层CP1和CP2存在于非发射区域NEA中时，由于电路导电层CP1和CP2的信号干扰，发光元件LD可能在非发射区域NEA中被异常地对准。因此，在根据实施方式的显示装置中，通过在非发射区域NEA中形成阻挡图案BP，可以防止发光元件LD在非发射区域NEA中被异常地对准。
阻挡图案BP可以设置成在非发射区域NEA中与第一电极ELT1至第八电极ELT8中的至少一个相邻。在这种情况下，即使图12的电路导电层CP1和CP2存在于非发射区域NEA中，但是由于在发光元件LD的对准步骤中，用于第一电极ELT1至第八电极ELT8(或对准线)的第一电路导电层CP1和第二电路导电层CP2的信号干扰可以被阻挡图案BP阻挡，因此可以防止发光元件LD在非发射区域NEA中被异常地对准。
在实施方式中，阻挡图案BP可以与上述堤图案BNP整体地形成。例如，如图7中所示，阻挡图案BP可以从堤图案BNP延伸，并且可以设置在非发射区域NEA中。阻挡图案BP的一端可以连接到第一发射区域SEA1的堤图案BNP，并且阻挡图案BP的另一端可以连接到第二发射区域SEA2的堤图案BNP。在这种情况下，阻挡图案BP可以包括与堤图案BNP相同的材料。例如，阻挡图案BP可以通过与堤图案BNP相同的工艺同时形成。因此，可以减少掩模的数量，可以降低成本，并且可以简化制造工艺。
在另一实施方式中，阻挡图案BP可以与堤图案BNP分开地形成。例如，如图8中所示，阻挡图案BP可以与堤图案BNP分离，并且可以在第二方向(Y轴方向)上与堤图案BNP间隔开。阻挡图案BP和堤图案BNP可以基于非发射区域NEA的边缘而分离。此外在这种情况下，阻挡图案BP可以包括与堤图案BNP相同的材料，但不限于此。稍后参考图12至图14来描述阻挡图案BP的详细描述。
图9和图10是沿着图7的线I-I’截取的剖视图。
图9和图10示出了任意的晶体管T(例如，通过第一接触部分CNT1和桥接图案BRP电连接到第一电极ELT1的晶体管)和通过第二接触部分CNT2电连接到第八电极ELT8的第二电源线PL2，作为可以设置在电路层PCL中的电路元件的示例。
参考图9和图10，根据实施方式的像素PXL和包括该像素PXL的显示装置可以包括设置在衬底SUB的表面上的电路层PCL和显示层DPL。
在电路层PCL中，可以设置包括配置像素电路PXC的晶体管T和与其电连接的各种线的电路导电层CP1和CP2。在显示层DPL的每个像素区域PXA中，可以设置配置相应像素PXL的光源单元LSU的像素电极ELT、发光元件LD和/或接触电极CNE。
具体地，缓冲层BFL可以设置在衬底SUB的表面上。缓冲层BFL可以防止杂质扩散到每个电路元件中。
半导体层可以设置在缓冲层BFL上。半导体层可以包括每个晶体管T的半导体图案SCP。半导体图案SCP可以包括与栅电极GE重叠的沟道区域以及设置在沟道区域的两侧上的第一导电区域和第二导电区域(例如，源极区域和漏极区域)。
栅极绝缘层GI可以设置在半导体层上。栅极绝缘层GI可以配置为单层或多层，并且可以包括各种类型的有机/无机绝缘材料，包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)等。
栅极导电层可以设置在栅极绝缘层GI上。栅极导电层可以包括每个晶体管T的栅电极GE。栅电极GE可以设置成与半导体图案SCP重叠，并且栅极绝缘层GI插置在它们之间。
第一层间绝缘层ILD1可以设置在栅极导电层上。第一层间绝缘层ILD1可以配置为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第一层间绝缘层ILD1可以包括各种类型的有机/无机绝缘材料，包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)等，并且配置第一层间绝缘层ILD1的材料没有特别限制。
第一电路导电层CP1可以设置在第一层间绝缘层ILD1上。第一电路导电层CP1可以包括每个晶体管T的第一晶体管电极TE1和第二晶体管电极TE2。这里，第一晶体管电极TE1和第二晶体管电极TE2可以分别是源电极或漏电极。
第二层间绝缘层ILD2可以设置在第一电路导电层CP1上。第二层间绝缘层ILD2可以配置为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第二层间绝缘层ILD2可以包括各种类型的有机/无机绝缘材料，包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)等，但不限于此。
第二电路导电层CP2可以设置在第二层间绝缘层ILD2上。第二电路导电层CP2可以包括电连接电路层PCL和显示层DPL的桥接图案BRP和/或预定的线(例如，第一电源线PL1和/或第二电源线PL2)。桥接图案BRP可以通过形成在第一接触部分CNT1中的第一接触孔CH1等电连接到每个光源单元LSU的第一像素电极(例如，第一电极ELT1)。第二电源线PL2可以通过形成在第二接触部分CNT2中的第二接触孔CH2等电连接到每个光源单元LSU的最后像素电极(例如，第八电极ELT8)。
阻挡绝缘层BINS可以设置在第二电路导电层CP2上。阻挡绝缘层BINS可以配置为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，阻挡绝缘层BINS可以包括各种类型的有机/无机绝缘材料，诸如氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)，但不限于此。
同时，当第一电路导电层CP1和第二电路导电层CP2与显示层DPL的第一电极ELT1和第二电极ELT2相邻时，发光元件LD可能由于第一电路导电层CP1和第二电路导电层CP2的信号干扰而被异常地对准。因此，根据实施方式的显示装置可以在第一电路导电层CP1和第二电路导电层CP2上形成图11的阻挡金属层BML，以阻挡由于第一电路导电层CP1和第二电路导电层CP2引起的信号干扰，从而提高发光元件LD的对准程度。参考图11以用于其详细描述。
图11是沿着图7的线II-II’截取的剖视图。
参考图11，阻挡金属层BML可以设置在第一电路导电层CP1和第二电路导电层CP2上。在发光元件LD的对准步骤中，阻挡金属层BML可以阻挡第一电路导电层CP1和第二电路导电层CP2的信号干扰。为此，阻挡金属层BML可以与第一电路导电层CP1和第二电路导电层CP2电分离。阻挡金属层BML可以处于浮置状态，但不限于此。例如，根据实施方式，在发光元件LD对准之后，阻挡金属层BML可以电连接到第一电极ELT1或第二电极ELT2。
在实施方式中，第一电路导电层CP1和/或第二电路导电层CP2可以设置在第一电极ELT1和第二电极ELT2之间。在这种情况下，第一电路导电层CP1和/或第二电路导电层CP2可以在第三方向上(Z轴方向)与发光元件LD重叠。为了有效地阻挡第一电路导电层CP1和第二电路导电层CP2的信号干扰，阻挡金属层BML可以设置成在第三方向(Z轴方向)上与第一电路导电层CP1和第二电路导电层CP2重叠。例如，阻挡金属层BML可以设置成在阻挡绝缘层BINS上覆盖第一电路导电层CP1和第二电路导电层CP2。即，阻挡金属层BML可以设置成在第三方向(Z轴方向)上与第一电路导电层CP1和第二电路导电层CP2完全重叠，但不限于此。根据实施方式，阻挡金属层BML可以设置在第一电极ELT1和第二电极ELT2之间。在这种情况下，阻挡金属层BML可以在第三方向(Z轴方向)上与发光元件LD重叠，但不限于此。
钝化层PSV可以设置在阻挡金属层BML上。根据实施方式，钝化层PSV可以至少包括有机绝缘层，并且可以基本上使电路层PCL的表面平坦化。显示层DPL可以设置在钝化层PSV上。
显示层DPL可以包括设置在每个像素PXL的发射区域SEA中的多个像素电极ELT(例如，第一电极ELT1至第八电极ELT8)、在像素电极ELT之间串联、并联或串联/并联连接的多个发光元件LD、以及电连接像素电极ELT和发光元件LD的多个接触电极CNE。
同时，图9至图11中的每个示出了一个发光元件LD，但是如图6中所示，像素PXL可以包括在第一像素电极和最后像素电极(例如，第一电极ELT1和第八电极ELT8)之间在正向方向上连接的多个发光元件LD。因此，下面假设像素PXL包括多个发光元件LD来描述每个实施方式。
此外，显示层DPL可以包括单独或整体类型的堤图案BNP，用于向上(即在第三方向(Z轴方向)上)突出像素电极ELT中的每个的一个区域，和/或包括在像素区域PXA周围(例如，围绕像素区域PXA)的堤部BNK。
具体地，堤图案BNP可以设置在电路层PCL上。堤图案BNP可以形成为单独的或整体类型的图案。堤图案BNP可以在衬底SUB的表面上向上(例如，在第三方向(Z轴方向)上)突出。因此，设置在每个堤图案BNP上的像素电极ELT的区域可以向上突出。
反射分隔壁可以通过设置在其上的堤图案BNP和像素电极ELT形成在发光元件LD周围。例如，当像素电极ELT至少包括反射电极层时，从发光元件LD的两端发射的光可以从反射电极层反射，并且可以发射到每个像素PXL的上方向(例如，第三方向(Z轴方向))。
堤图案BNP可以具有各种形状。在实施方式中，如图9至图11中所示，堤图案BNP可以形成为具有相对于衬底SUB以预定范围的角度倾斜的倾斜表面。在另一实施方式中，堤图案BNP可以具有曲化表面形状、台阶形状等的侧壁。例如，堤图案BNP可以具有半圆形形状、半椭圆形形状等的剖面。
设置在堤图案BNP上的电极和/或绝缘层可以具有对应于堤图案BNP的形状。例如，每个像素电极ELT可以包括具有与在发光元件LD周围的堤图案BNP的形状对应的形状的倾斜表面或曲化表面。根据实施方式，堤图案BNP可以被省略。
堤图案BNP可以包括有机绝缘材料，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)。然而，本公开不限于此，并且堤图案BNP可以包括无机绝缘材料，诸如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铪(HfOx)、氧化铝(AlOx)和氧化钛(TiOx)，或者可以由有机/无机复合层形成。
每个像素PXL的像素电极ELT可以设置在堤图案BNP上。像素电极ELT中的一个(例如，第一电极ELT1)可以通过穿过阻挡绝缘层BINS和钝化层PSV的第一接触部分CNT1(或第一接触孔CH1)电连接到桥接图案BRP。像素电极ELT中的另一个(例如，第八电极ELT8)可以通过穿过阻挡绝缘层BINS和钝化层PSV的第二接触部分CNT2(或第二接触孔CH2)电连接到第二电源线PL2。
每个像素电极ELT可以包括至少一种导电材料。例如，每个像素电极ELT可以包括至少一种导电材料，诸如包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)和铜(Cu)的各种金属材料中的至少一种金属、包含它们的合金、诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、氧化铝锌(AZO)、氧化镓锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)或氧化氟锡(FTO)的导电氧化物、以及诸如PEDOT的导电聚合物，但不限于此。
第一绝缘层INS1可以设置在像素电极ELT上。在实施方式中，第一绝缘层INS1可以形成为首先完全覆盖第一电极ELT1和第二电极ELT2。如上所述，由于像素电极ELT被形成并随后被第一绝缘层INS1等覆盖，所以可以防止像素电极ELT在后续工艺中被损坏。在发光元件LD被提供和对准之后，第一绝缘层INS1可以被部分地打开以暴露像素电极ELT的区域。
堤部BNK可以设置在第一绝缘层INS1上。然而，堤部BNK在剖面上的位置不限于此，并且堤部BNK可以与上述堤图案BNP设置在相同的层上。发光元件LD可以被提供在位于堤部BNK中的发射区域SEA中并对准。发光元件LD可以通过喷墨方法、狭缝涂布方法或其它各种方法提供给每个像素PXL的发射区域SEA，并且发光元件LD可以通过施加预定的对准信号(或对准电压)而在像素电极ELT之间对准。
堤部BNK可以包括有机绝缘材料，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)。然而，本公开不限于此，堤部BNK可以包括无机绝缘材料，诸如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铪(HfOx)、氧化铝(AlOx)和氧化钛(TiOx)，或者可以由有机/无机复合层形成。
在实施方式中，发光元件LD至少一些可以设置在一对像素电极ELT之间，以便与和纵向方向的两个端部(即，第一端部EP1和第二端部EP2)相邻的一对像素电极ELT重叠或不重叠。此外，发光元件LD的端部(即，第一端部EP1和第二端部EP2)可以与每个像素电极ELT直接接触，或者可以通过接触电极CNE电连接到像素电极ELT。
第二绝缘层INS2可以设置在发光元件LD的区域上。第二绝缘层INS2可以局部地设置在发光元件LD中的每个的区域上，以暴露发光元件LD中的每个的第一端部EP1和第二端部EP2。当在完成发光元件LD的对准之后在发光元件LD上形成第二绝缘层INS2时，可以防止发光元件LD偏离对准位置。
同时，如上所述，在将发光元件LD提供到发射区域SEA中的工艺中，发光元件LD可以被提供到非发射区域NEA，并且当图12的电路导电层CP1和CP2存在于非发射区域NEA中时，由于电路导电层CP1和CP2的信号干扰，发光元件LD可能在非发射区域NEA中被异常地对准。因此，在根据实施方式的显示装置中，通过在非发射区域NEA中形成阻挡图案BP，可以防止发光元件LD在非发射区域NEA中被异常地对准。参考图12至图14以用于其详细描述。
图12和图13是沿着图7的线III-III’截取的剖视图。图14是沿着图7的线IV-IV’截取的剖视图。
参考图12和图13，阻挡图案BP可以在非发射区域NEA中设置在第一电路导电层CP1和第二电路导电层CP2上。在发光元件LD的对准步骤中，阻挡图案BP可以阻挡第一电路导电层CP1和第二电路导电层CP2的信号干扰。
在实施方式中，阻挡图案BP可以设置成在非发射区域NEA中在第三方向(Z轴方向)上与第一电路导电层CP1和/或第二电路导电层CP2重叠。例如，阻挡图案BP可以设置成覆盖第一电路导电层CP1和第二电路导电层CP2。即，阻挡图案BP可以设置成在第三方向(Z轴方向)上完全与第一电路导电层CP1和第二电路导电层CP2重叠，但不限于此。
在实施方式中，如图12中所示，阻挡图案BP可以包括与上述堤图案BNP相同的材料。例如，阻挡图案BP可以通过与堤图案BNP相同的工艺同时形成。因此，可以减少掩模的数量，可以降低成本，并且可以简化制造工艺。在另一实施方式中，如图13中所示，阻挡图案BP可以包括与上述堤部BNK相同的材料。例如，阻挡图案BP可以通过与堤部BNK相同的工艺同时形成。因此，可以减少掩模的数量，可以降低成本，并且可以简化制造工艺。
参考图14，阻挡图案BP可以设置在上述开口OPA之间。即，阻挡图案BP可以设置在开口OPA间隔开的空间中。例如，阻挡图案BP可以设置在第一开口OPA1和第二开口OPA2之间。此外，阻挡图案BP可以设置在第二开口OPA2和第三开口OPA3之间。因此，可以防止发光元件LD在非发射区域NEA中被异常地对准，同时确保对准线可以在非发射区域NEA中被划分成多个像素电极ELT的空间。
再次参考图9和图10，发光元件LD的未被第二绝缘层INS2覆盖的两个端部(即第一端部EP1和第二端部EP2)可以被每个接触电极CNE覆盖，并且可以通过接触电极CNE电连接到每个像素电极ELT。
在实施方式中，如图9中所示，彼此面对且每个发光元件LD插置在它们之间的两个接触电极CNE(例如，第一接触电极CNE1和第二接触电极CNE2)可以设置在相同的层上。当接触电极CNE形成在相同的层上时，接触电极CNE可以在相同的工艺中同时形成。在这种情况下，可以简化像素PXL和包括该像素PXL的显示装置的制造工艺。在另一实施方式中，如图10中所示，彼此面对且每个发光元件LD插置在它们之间的两个接触电极CNE(例如，第一接触电极CNE1和第二接触电极CNE2)可以分别设置在不同的层上。在这种情况下，显示层DPL还可以包括插置在接触电极CNE之间的第三绝缘层INS3。第三绝缘层INS3可以设置成覆盖该对接触电极CNE中的一个(例如，第一接触电极CNE1)。当第二绝缘层INS2和/或第三绝缘层INS3形成在该对接触电极CNE之间时，由于接触电极CNE可以稳定地分离，因此可以防止发光元件LD的第一端部EP1和第二端部EP2之间出现短路缺陷。
接触电极CNE可以由各种透明导电材料形成。例如，接触电极CNE可以包括各种透明导电材料中的至少一种，该各种透明导电材料包括ITO、IZO、ITZO、ZnO、AZO、GZO、ZTO、GTO和FTO，并且可以被实现为基本上透明或半透明的。因此，通过第一端部EP1和第二端部EP2中的每个从发光元件LD发射的光可以穿过接触电极CNE并且可以发射到像素PXL的外部。
第四绝缘层INS4可以设置在接触电极CNE和/或第三绝缘层INS3上。例如，第四绝缘层INS4可以完全形成在衬底SUB上，以覆盖堤图案BNP、像素电极ELT、多个绝缘层INS1、INS2和INS3、发光元件LD、接触电极CNE和/或堤部BNK。第四绝缘层INS4可以包括无机层和/或有机层中的至少一个层。根据实施方式，第四绝缘层INS4可以包括多层结构的薄膜封装层。例如，第四绝缘层INS4可以包括多层结构的薄膜封装层，该多层结构包括无机绝缘层的至少两个层和插置在无机绝缘层的至少两个层之间的有机绝缘层的至少一个层。然而，第四绝缘层INS4的配置材料和/或结构不限于此，并且根据实施方式，外涂层、填充层、上衬底等中的至少一个层还可以设置在第四绝缘层INS4上。
根据依据上述实施方式的显示装置，通过在电路导电层CP1和CP2上形成阻挡金属层BML和/或阻挡图案BP，由于在对准发光元件LD时由于电路导电层CP1和CP2引起的信号干扰可以被最小化，因此，可以提高发光元件LD的对准程度。
在下文中，描述了另一实施方式。在以下实施方式中，与先前描述的相同的配置由相同的附图标记表示，并且省略或简化了重复的描述。
图15是示出根据另一实施方式的像素的剖视图。图15可以对应于与图7的剖面在基本上相同的位置处的剖面。
参考图15，根据本实施方式的显示装置与图1至图14的实施方式的不同之处在于，阻挡金属层BML设置在衬底SUB的整个表面上。
具体地，阻挡金属层BML可以设置在衬底SUB的整个表面上，以覆盖电路层PCL的第一电路导电层CP1和第二电路导电层CP2。阻挡金属层BML可以设置在第一电路导电层CP1和第二电路导电层CP2上，以在对准发光元件LD的工艺中最小化第一电路导电层CP1和第二电路导电层CP2的信号干扰，与上述内容相同。
阻挡金属层BML可以包括接触孔，像素电极ELT和电路导电层CP1和CP2通过该接触孔电连接。即，像素电极ELT可以通过分别穿过阻挡金属层BML、阻挡绝缘层BINS和钝化层PSV的接触孔电连接到电路导电层CP1和CP2。例如，像素电极ELT中的一个(例如，第一电极ELT1)可以通过穿过阻挡金属层BML、阻挡绝缘层BINS和钝化层PSV的第一接触部分CNT1(或第一接触孔CH1)电连接到桥接图案BRP。像素电极ELT中的另一个(例如，第八电极ELT8)可以通过穿过阻挡金属层BML、阻挡绝缘层BINS和钝化层PSV的第二接触部分CNT2(或第二接触孔CH2)电连接到第二电源线PL2。在这种情况下，阻挡金属层BML的接触孔可以被阻挡绝缘层BINS覆盖，并且因此阻挡金属层BML和电路导电层CP1和CP2可以电分离。阻挡金属层BML可以处于浮置状态，但不限于此。例如，根据实施方式，在发光元件LD对准之后，阻挡金属层BML可以电连接到第一电极ELT1或第二电极ELT2。
图16是示出根据另一实施方式的像素的非发射区域的剖视图。图16可以对应于与图12的剖面在基本上相同的位置处的剖面。
参考图16，根据本实施方式的显示装置与图1至图14的实施方式的不同之处在于，阻挡金属层BML也设置在非发射区域NEA中。
具体地，阻挡金属层BML可以在非发射区域NEA中设置在第一电路导电层CP1和第二电路导电层CP2上。在发光元件LD的对准步骤中，阻挡金属层BML可以阻挡第一电路导电层CP1和第二电路导电层CP2的信号干扰。为了有效地阻挡第一电路导电层CP1和第二电路导电层CP2的信号干扰，阻挡金属层BML可以设置成在第三方向(Z轴方向)上与第一电路导电层CP1和第二电路导电层CP2重叠。例如，阻挡金属层BML可以设置成在阻挡绝缘层BINS上覆盖第一电路导电层CP1和第二电路导电层CP2。即，阻挡金属层BML可以设置成在第三方向(Z轴方向)上与第一电路导电层CP1和第二电路导电层CP2完全重叠，但不限于此。此外，阻挡金属层BML可以设置成在非发射区域NEA中在第三方向(Z轴方向)上与阻挡图案BP重叠。如上所述，当阻挡金属层BML设置在非发射区域NEA中时，在对准发光元件LD的工艺中，可以阻止第一电路导电层CP1和第二电路导电层CP2的信号干扰，并且因此可以防止发光元件LD在非发射区域NEA中被异常地对准。
本领域中的技术人员可以理解的是，在不背离上述基本特征的情况下，可以以修改的形式实现本公开。因此，所公开的方法应当在描述的角度而非限制的角度上进行考虑。本公开的范围在权利要求中示出，而不是在以上描述中示出，并且范围内的所有差异将被解释为包括在本公开中。

Claims (20)

1.一种显示装置，包括：
衬底，包括多个像素；
电路导电层，设置在所述衬底上；
阻挡金属层，设置在所述电路导电层上；
第一电极和第二电极，设置在所述阻挡金属层上并且彼此间隔开；以及
发光元件，设置在所述第一电极和所述第二电极之间，
其中，所述阻挡金属层与所述电路导电层电分离。
2.根据权利要求1所述的显示装置，其中，所述电路导电层设置在所述第一电极和所述第二电极之间。
3.根据权利要求2所述的显示装置，其中，所述阻挡金属层设置在所述第一电极和所述第二电极之间。
4.根据权利要求1所述的显示装置，其中，所述电路导电层与所述发光元件重叠。
5.根据权利要求4所述的显示装置，其中，所述阻挡金属层与所述发光元件重叠。
6.根据权利要求1所述的显示装置，还包括：
阻挡绝缘层，设置在所述电路导电层和所述阻挡金属层之间。
7.根据权利要求6所述的显示装置，其中，所述阻挡金属层在所述阻挡绝缘层上覆盖所述电路导电层。
8.根据权利要求6所述的显示装置，其中，所述第一电极或所述第二电极通过穿过所述阻挡绝缘层的接触孔而电连接到所述电路导电层。
9.根据权利要求1所述的显示装置，其中，所述第一电极或所述第二电极通过穿过所述阻挡金属层的接触孔而电连接到所述电路导电层。
10.根据权利要求1所述的显示装置，其中，所述多个像素中的每个包括发射区域和非发射区域。
11.根据权利要求10所述的显示装置，还包括：
阻挡图案，设置在所述非发射区域中。
12.根据权利要求11所述的显示装置，其中，所述阻挡图案包括有机绝缘材料。
13.根据权利要求11所述的显示装置，还包括：
堤图案，设置在所述发射区域中并与所述第一电极和所述第二电极重叠。
14.根据权利要求13所述的显示装置，其中，所述阻挡图案包括与所述堤图案相同的材料。
15.根据权利要求11所述的显示装置，还包括：
堤部，在所述发射区域和所述非发射区域周围。
16.根据权利要求15所述的显示装置，其中，所述阻挡图案包括与所述堤部相同的材料。
17.根据权利要求11所述的显示装置，其中，所述发射区域包括第一发射区域和第二发射区域，以及
所述非发射区域设置在所述第一发射区域和所述第二发射区域之间。
18.根据权利要求11所述的显示装置，还包括：
绝缘层，覆盖所述第一电极和所述第二电极，
其中，所述绝缘层包括设置在所述非发射区域中的至少一个开口。
19.根据权利要求18所述的显示装置，其中，所述开口包括设置在所述第一电极的一端处的第一开口和设置在所述第二电极的一端处的第二开口。
20.根据权利要求19所述的显示装置，其中，所述阻挡图案设置在所述第一开口和所述第二开口之间。
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