CN115803899A - 显示装置及其制造方法 - Google Patents

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light emitting
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金珍善
金振永
朴常镐
宋根圭
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Abstract

提供了一种显示装置。所述显示装置包括：基底，包括多个像素；第一电极和第二电极，在基底上彼此间隔开；发光元件，设置在第一电极与第二电极之间；以及导电图案，设置在发光元件上，其中，发光元件包括第一半导体层、第二半导体层和设置在第一半导体层与第二半导体层之间的活性层，并且导电图案与活性层叠置而与第一半导体层或第二半导体层不叠置。

Description

显示装置及其制造方法
技术领域
公开涉及一种显示装置及其制造方法。
背景技术
近年来，对信息显示的兴趣正在增加。因此，对显示装置的研究和开发正在不断进行。
发明内容
技术问题
由公开解决的目的是提供一种具有改善的发光效率的显示装置及其制造方法。
公开的目的不限于上述目的，并且本领域技术人员通过以下描述将清楚地理解未描述的其他技术目的。
技术方案
根据用于解决上述目的的实施例的显示装置包括：基底，包括多个像素；第一电极和第二电极，在基底上彼此间隔开；发光元件，设置在第一电极与第二电极之间；以及导电图案，设置在发光元件上。发光元件包括第一半导体层、第二半导体层和设置在第一半导体层与第二半导体层之间的活性层，并且导电图案与活性层叠置而与第一半导体层或第二半导体层不叠置。
显示装置还可以包括设置在发光元件与导电图案之间的绝缘图案。
绝缘图案可以部分地暴露第一半导体层和第二半导体层。
导电图案可以直接设置在绝缘图案上。
显示装置还可以包括电连接到第一电极和第一半导体层的第一接触电极以及电连接到第二电极和第二半导体层的第二接触电极。
第一接触电极和第二接触电极可以设置在导电图案上。
第一接触电极可以与第二半导体层不叠置。
第一接触电极可以设置在导电图案与第二接触电极之间。
第一接触电极可以直接设置在导电图案上。
显示装置还可以包括设置在第一接触电极与第二接触电极之间的绝缘层，并且绝缘层可以覆盖导电图案。
导电图案在第一方向上的宽度可以小于发光元件在第一方向上的宽度。
导电图案在第一方向上的宽度可以与活性层在第一方向上的宽度基本上相同。
显示装置还可以包括设置在第一电极和第二电极与导电图案之间的绝缘层。
显示装置可以包括与第一半导体层叠置的第一区域和与第二半导体层叠置的第二区域，并且第一区域的绝缘层可以包括第一掺杂剂。
第一半导体层可以包括第一掺杂剂。
导电图案可以包括第一掺杂剂。
第二区域的绝缘层可以包括不同于第一掺杂剂的第二掺杂剂。
第二半导体层可以包括第二掺杂剂。
导电图案可以包括第二掺杂剂。
显示装置还可以包括覆盖第一接触电极和第二接触电极的绝缘层以及设置在绝缘层上并且电连接到多个像素的多个晶体管，并且晶体管可以通过穿过绝缘层的接触孔电连接到第一电极或第二电极。
根据用于解决上述目的的实施例的制造显示装置的方法包括：在彼此间隔开的第一电极与第二电极之间设置活性图案；以及通过掺杂活性图案的掺杂剂区来形成发光元件，并且形成发光元件的步骤包括：设置暴露活性图案的第一掺杂剂区的导电材料层；通过在第一掺杂剂区中掺杂第一掺杂剂来形成第一半导体层；通过使导电材料层图案化来形成暴露活性图案的第二掺杂剂区的导电图案；以及通过在第二掺杂剂区中掺杂不同于第一掺杂剂的第二掺杂剂来形成第二半导体层。
所述方法还可以包括在第一半导体层上形成第一接触电极。
第一接触电极可以暴露第二掺杂剂区。
所述方法还可以包括形成覆盖第一接触电极和导电图案的绝缘层。
所述方法还可以包括在第二半导体层上形成第二接触电极。
导电材料层可以覆盖第二掺杂剂区。
活性图案可以包括设置在第一掺杂剂区与第二掺杂剂区之间的活性层。
导电图案可以形成为与活性层叠置。
其他实施例的细节包括在详细描述和附图中。
有益效果
根据公开的实施例，在首先供应发光元件并以活性图案状态对准之后，掺杂每个掺杂剂区以形成具有第一导电类型的第一半导体层和具有第二导电类型的第二半导体层。因此，可以改善发光元件的偏置度，因此可以改善显示装置的发光效率。
根据实施例的效果不受上面说明的内容的限制，并且更多的各种效果包括在本说明书中。
附图说明
图1是示出根据实施例的显示装置的平面图；
图2至图4是示出根据实施例的像素的电路图；
图5和图6是示出根据实施例的显示装置的剖视图；
图7是图5的区域A的放大图；
图8是示出根据另一实施例的显示装置的剖视图；以及
图9至图15是根据实施例的制造显示装置的方法的每个步骤的剖视图。
具体实施方式
参照下面详细描述的实施例以及附图，公开的优点和特征以及实现它们的方法将变得明显。然而，公开不限于下面公开的实施例，并且可以以各种不同的形式实现。提供本实施例使得公开将是彻底的和完整的，并且公开所属领域的技术人员可以充分地理解公开的范围。公开仅由权利要求的范围限定。
本说明书中使用的术语用于描述实施例，并不旨在限制公开。在本说明书中，除非另有说明，否则单数形式也包括复数形式。术语“包括”和/或其变型不排除一个或更多个其他组件、步骤、操作和/或元件的存在或添加到所描述的组件、步骤、操作和/或元件。
此外，术语“结合”或“连接”可以共同地表示物理和/或电结合或连接。此外，这可以统称为直接或间接结合或连接以及一体或非一体结合或连接。
元件或层被称为“在”另一元件或层“上”的情况包括另一层或另一元件直接设置在所述另一元件上或者其他层之间的情况。在整个说明书中，相同的附图标记表示相同的组件。
尽管使用第一、第二等来描述各种组件，但是这些组件不局限于这些术语。这些术语仅用于将一个组件与另一组件区分开。因此，在公开的技术精神内，下面描述的第一组件可以是第二组件。
在下文中，参照附图详细描述公开的实施例。
图1是示出根据实施例的显示装置的平面图。
图1中示出了显示装置，具体地，设置在显示装置中的显示面板PNL，并且为了便于描述，以显示区域DA为中心示意性地示出了显示面板PNL的结构。然而，根据实施例，显示面板PNL还可以包括未示出的至少一个驱动电路单元(例如，扫描驱动器和数据驱动器中的至少一个)、线和/或垫(pad，又称为“焊盘”或“焊垫”)。
参照图1，显示面板PNL可以包括基底SUB和设置在基底SUB上的多个像素PXL。多个像素PXL中的每个可以包括第一像素PXL1、第二像素PXL2和/或第三像素PXL3。在下文中，当任意地提及第一像素PXL1、第二像素PXL2和第三像素PXL3中的至少一个时，或者当共同地提及两种或更多种像素时，可以将第一像素PXL1、第二像素PXL2和第三像素PXL3中的至少一个或者两种或更多种类型的像素称为“像素PXL”。
基底SUB构成显示面板PNL的基体构件，并且可以是刚性或柔性基底或膜。例如，基底SUB可以是由玻璃或强化玻璃形成的刚性基底、由塑料或金属形成的柔性基底(或薄膜)或者至少一个层的绝缘层。基底SUB的材料和/或材料性质没有特别限制。
在实施例中，基底SUB可以是基本透明的。这里，“基本透明”可以意味着光可以以预定透射率或更高的透射率透射。在另一实施例中，基底SUB可以是半透明的或不透明的。此外，根据实施例，基底SUB可以包括反射材料。
显示面板PNL和用于形成显示面板PNL的基底SUB可以包括用于显示图像的显示区域DA和除显示区域DA之外的非显示区域NDA。
像素PXL可以设置在显示区域DA中。连接到显示区域DA的像素PXL的各种线、垫和/或内置电路单元可以设置在非显示区域NDA中。像素PXL可以根据条带(stripe)或pentile布置结构等规则地布置。然而，像素PXL的布置结构不限于此，像素PXL可以以各种结构和/或方法布置在显示区域DA中。
根据实施例，发射不同颜色的光的两种或更多种类型的像素PXL可以设置在显示区域DA中。例如，发射第一颜色的光的第一像素PXL1、发射第二颜色的光的第二像素PXL2和发射第三颜色的光的第三像素PXL3可以布置在显示区域DA中。例如，第一像素PXL1、第二像素PXL2和第三像素中的每个可以是发射预定颜色的光的子像素。根据实施例，第一像素PXL1可以是发射红光的红色像素，第二像素PXL2可以是发射绿光的绿色像素，第三像素PXL3可以是发射蓝光的蓝色像素，但不限于此。
在实施例中，第一像素PXL1、第二像素PXL2和第三像素PXL3可以包括第一颜色的发光元件、第二颜色的发光元件和第三颜色的发光元件作为光源，以分别发射第一颜色、第二颜色和第三颜色的光。在另一实施例中，第一像素PXL1、第二像素PXL2和第三像素PXL3可以包括发射相同颜色的光的发光元件，并且可以包括设置在相应发光元件上的不同颜色的颜色转换层和/或滤色器，以分别发射第一颜色的光、第二颜色的光和第三颜色的光。然而，构成每个像素PXL的像素PXL的颜色、类型和/或数量等没有特别限制。也就是说，由每个像素PXL发射的光的颜色可以不同地改变。
像素PXL可以包括由预定的控制信号(例如，扫描信号和数据信号)和/或预定电源(例如，第一电源和第二电源)驱动的至少一个光源。在实施例中，光源可以包括具有小至纳米级至微米级的尺寸的超小发光元件(图5的LD等)。然而，公开不限于此，并且可以使用各种类型的发光元件作为像素PXL的光源。
在实施例中，每个像素PXL可以被构造为有源像素。但是，适用于显示装置的像素PXL的类型、结构和/或驱动方法没有特别限制。例如，每个像素PXL可以被构造为具有各种结构和/或驱动方法的无源或有源发光显示装置的像素。
图2至图4是示出根据实施例的像素的电路图。例如，图2至图4示出了适用于有源显示装置的像素PXL的实施例。但是，像素PXL和显示装置的类型不限于此。
根据实施例，图2至图4中示出的像素PXL可以是设置在图1的显示面板PNL中的第一像素PXL1、第二像素PXL2和第三像素PXL3中的任何一个。第一像素PXL1、第二像素PXL2和第三像素PXL3可以具有彼此基本相同或相似的结构。
参照图2，像素PXL可以包括用于产生具有与数据信号对应的亮度的光的光源单元LSU和用于驱动光源单元LSU的像素电路PXC。
光源单元LSU可以包括连接在第一电源VDD与第二电源VSS之间的至少一个发光元件LD。例如，光源单元LSU可以包括经由像素电路PXC连接到第一电源VDD的第一电极ELT1(也称为“第一像素电极”或“第一对准电极”)、通过第二电力线PL2连接到第二电源VSS的第二电极ELT2(也称为“第二像素电极”或“第二对准电极”)、在第一电极ELT1与第二电极ELT2之间在相同方向上连接的多个发光元件LD。在实施例中，第一电极ELT1可以是阳极电极，第二电极ELT2可以是阴极电极。
发光元件LD中的每个可以包括通过第一电极ELT1和/或像素电路PXC连接到第一电源VDD的第一端(例如，P型端)和通过第二电极ELT2连接到第二电源VSS的第二端(例如，N型端)。也就是说，发光元件LD可以在正向方向上并联连接在第一电极ELT1与第二电极ELT2之间。在正向方向上连接在第一电源VDD与第二电源VSS之间的每个发光元件LD可以构成每个有效光源，并且可以聚集有效光源以构成像素PXL的光源单元LSU。
第一电源VDD和第二电源VSS可以具有不同的电位，使得发光元件LD可以发光。例如，第一电源VDD可以被设置为高电位电源，第二电源VSS可以被设置为低电位电源。此时，在像素PXL的发射时段期间，第一电源VDD与第二电源VSS之间的电位差可以设置为等于或大于发光元件LD的阈值电压。
构成每个光源单元LSU的发光元件LD的一端(例如，P型端)可以通过光源单元LSU的一个电极(例如，每个像素PXL的第一电极ELT1)共同连接到像素电路PXC，并且可以通过像素电路PXC和第一电力线PL1连接到第一电源VDD。发光元件LD的另一端(例如，N型端)可以通过光源单元LSU的另一电极(例如，每个像素PXL的第二电极ELT2)和第二电力线PL2共同连接到第二电源VSS。
发光元件LD可以以与通过像素电路PXC供应的驱动电流对应的亮度发光。例如，在每个帧周期(frame period)期间，像素电路PXC可以将与要在相应的帧中表现的灰度值对应的驱动电流供应到光源单元LSU。供应到光源单元LSU的驱动电流可以被划分并且流到在正向方向上连接的发光元件LD。因此，当每个发光元件LD以与流过其的电流对应的亮度发射光时，光源单元LSU可以发射与驱动电流对应的亮度的光。
像素电路PXC可以连接在第一电源VDD与第一电极ELT1之间。像素电路PXC可以连接到像素PXL的扫描线Si和数据线Dj。例如，当像素PXL设置在显示区域DA的第i条(i是自然数)水平线(行)和第j条(j是自然数)竖直线(列)上时，像素PXL的像素电路PXC可以连接到显示区域DA的第i条扫描线Si和第j条数据线Dj。
根据实施例，像素电路PXC可以包括多个晶体管和至少一个电容器。例如，像素电路PXC可以包括第一晶体管T1、第二晶体管T2和存储电容器Cst。
第一晶体管T1连接在第一电源VDD与光源单元LSU之间。例如，第一晶体管T1的第一电极(例如，源电极)可以连接到第一电源VDD，并且第一晶体管T1的第二电极(例如，漏电极)可以连接到第一电极ELT1。第一晶体管T1的栅电极连接到第一节点N1。第一晶体管T1对应于第一节点N1的电压来控制供应到光源单元LSU的驱动电流。也就是说，第一晶体管T1可以是控制像素PXL的驱动电流的驱动晶体管。
第二晶体管T2连接在数据线Dj与第一节点N1之间。例如，第二晶体管T2的第一电极(例如，源电极)可以连接到数据线Dj，第二晶体管T2的第二电极(例如，漏电极)可以连接到第一节点N1。第二晶体管T2的栅电极连接到扫描线Si。当从扫描线Si供应栅极导通电压(例如，低电平电压)的扫描信号SSi时，第二晶体管T2可以导通，以电连接数据线Dj和第一节点N1。
在每个帧周期中，对应帧的数据信号DSj被供应到数据线Dj，并且数据信号DSj通过第二晶体管T2被传输到第一节点N1，第二晶体管T2在其中栅极导通电压的扫描信号SSi被供应的时段期间导通。也就是说，第二晶体管T2可以是用于将每个数据信号DSj传输到像素PXL的内部的开关晶体管。
存储电容器Cst的一个电极连接到第一电源VDD，并且另一电极连接到第一节点N1。存储电容器Cst在每个帧周期期间充有与要供应到第一节点N1的数据信号DSj对应的电压。
同时，在图2中，包括在像素电路PXC中的所有晶体管(例如，第一晶体管T1和第二晶体管T2)是P型晶体管，但不限于此，并且第一晶体管T1和第二晶体管T2中的至少一个可以改变为N型晶体管。此外，像素电路PXC可以用各种结构和/或驱动方法的像素电路构成。
参照图3，像素电路PXC还可以连接到感测控制线SCLi和感测线SLj。例如，像素PXL的设置在显示区域DA的第i条水平线和第j条竖直线上的像素电路PXC可以连接到显示区域DA的第i条感测控制线SCLi和第j条感测线SLj。像素电路PXC还可以包括第三晶体管T3。可选地，在另一实施例中，可以省略感测线SLj，并且可以通过检测经由对应像素PXL(或相邻像素)的数据线Dj的感测信号SENj来检测像素PXL的特性。
第三晶体管T3连接在第一晶体管T1与感测线SLj之间。例如，第三晶体管T3的一个电极可以连接到第一晶体管T1的与第一电极ELT1连接的一个电极(例如，源电极)，第三晶体管T3的另一电极可以连接到感测线SLj。同时，当省略感测线SLj时，第三晶体管T3的另一电极可以连接到数据线Dj。
第三晶体管T3的栅电极连接到感测控制线SCLi。当省略感测控制线SCLi时，第三晶体管T3的栅电极可以连接到扫描线Si。第三晶体管T3通过在预定的感测时段期间被供应到感测控制线SCLi的栅极导通电压(例如，高电平电压)的感测控制信号SCSi导通，以将检测线SLj与第一晶体管T1电连接。
根据实施例，感测时段可以是用于提取设置在显示区域DA中的像素PXL中的每个的特性(例如，第一晶体管T1的阈值电压)的时段。在感测时段期间，第一晶体管T1可以由通过数据线Dj和第二晶体管T2将可以导通第一晶体管T1的预定参考电压供应到第一节点N1或者将每个像素PXL连接到电流源等来导通。此外，第一晶体管T1可以通过将栅极导通电压的感测控制信号SCSi供应到第三晶体管T3使第三晶体管T3导通而连接到感测线SLj。此后，可以通过感测线SLj获得感测信号SENj，并且可以使用感测信号SENj检测每个像素PXL的包括第一晶体管T1的阈值电压的特性。关于每个像素PXL的特性的信息可以用于转换图像数据，使得可以补偿设置在显示区域DA中的像素PXL之间的特性偏差。
同时，在图3中，公开了其中第一晶体管T1、第二晶体管T2和第三晶体管T3中的全部是N型晶体管的实施例，但不限于此。例如，第一晶体管T1、第二晶体管T2和第三晶体管T3中的至少一个可以改变为P型晶体管。
此外，图2和图3示出了其中构成每个光源单元LSU的所有有效光源(即，发光元件LD)并联连接的实施例，但是实施例不限于此。例如，如图4中所示，每个像素PXL的光源单元LSU可以被构造为包括至少两级串联结构。在图4的实施例的描述中，省略了与图2和图3的实施例的构成类似或相同的构成(例如，像素电路PXC)的详细描述。
参照图4，光源单元LSU可以包括彼此串联连接的至少两个发光元件。例如，光源单元LSU可以包括在第一电源VDD与第二电源VSS之间在正向方向上串联连接的第一发光元件LD1、第二发光元件LD2和第三发光元件LD3。第一发光元件LD1、第二发光元件LD2和第三发光元件LD3可以构成每个有效光源。
在下文中，当在第一发光元件LD1、第二发光元件LD2和第三发光元件LD3之中提及特定发光元件时，对应的发光元件被称为“第一发光元件LD1”、“第二发光元件LD2”或“第三发光元件LD3”。此外，当任意提及第一发光元件LD1、第二发光元件LD2和第三发光元件LD3中的至少一个或者共同提及第一发光元件LD1、第二发光元件LD2和第三发光元件LD3时，第一发光元件LD1、第二发光元件LD2和第三发光元件LD3中的至少一个或者第一发光元件LD1、第二发光元件LD2和第三发光元件LD3被称为“发光元件LD”。
第一发光元件LD1的第一端(例如，P型端)经由光源单元LSU的第一电极ELT1(即，第一像素电极)连接到第一电源VDD。此外，第一发光元件LD1的第二端(例如，N型端)通过第一中间电极IET1连接到第二发光元件LD2的第一端(例如，P型端)。
第二发光元件LD2的第一端连接到第一发光元件LD1的第二端。此外，第二发光元件LD2的第二端(例如，N型端)通过第二中间电极IET2连接到第三发光元件LD3的第一端(例如，P型端)。
第三发光元件LD3的第一端连接到第二发光元件LD2的第二端。此外，第三发光元件LD3的第二端(例如，N型端)可以经由光源单元LSU的第二电极ELT2(即，第二像素电极)等连接到第二电源VSS。在上述方法中，第一发光元件LD1、第二发光元件LD2和第三发光元件LD3可以顺序地串联连接在光源单元LSU的第一电极ELT1与第二电极ELT2之间。
同时，在图4中，示出了其中发光元件LD以三级串联结构连接的实施例，但不限于此，并且两个发光元件LD可以以二级串联结构连接，或者四个或更多个发光元件LD可以以四级或更多级串联结构连接。
假设使用相同条件(例如，相同尺寸和/或数量)的发光元件LD表现相同的亮度，在其中发光元件LD串联连接的结构的光源单元LSU中，与其中发光元件LD并联连接的结构的光源单元LSU相比，可以增大施加在第一电极ELT1与第二电极ELT2之间的电压，并且可以减小流过光源单元LSU的驱动电流的大小。因此，当通过应用串联结构来构成每个像素PXL的光源单元LSU时，可以减小流过显示面板PNL的面板电流。
如在上述实施例中，每个光源单元LSU可以包括在第一电源VDD与第二电源VSS之间在正向方向上连接并且构成每个有效光源的多个发光元件LD。此外，发光元件LD之间的连接结构可以根据实施例各种改变。例如，发光元件LD可以仅彼此串联连接或并联连接，或者可以以串联/并联混合结构连接。
图5和图6是示出根据实施例的显示装置的剖视图。图7是图5的区域A的放大图。
图5和图6中示出了以由彼此相邻的第一像素PXL1、第二像素PXL2和第三像素PXL3构成的任何一个像素PXL设置在其中的区域为中心的显示装置(具体地，设置在显示装置中的显示面板PNL)的剖面。
此外，图5和图6示意性地示出了以一个发光元件LD为中心的每个像素PXL的结构，并且为了便于描述，示出了构成像素电路PXC的各种电路元件之中的连接到第一电极ELT1的晶体管T(例如，图2的第一晶体管T1等)。在下文中，当不必单独指定第一晶体管T1时，第一晶体管T1也被统称为“晶体管T”。
同时，晶体管T的结构和/或每层的位置等不限于图5中示出的实施例，并且可以根据实施例进行各种改变。此外，在实施例中，构成每个像素电路PXC的晶体管T可以具有彼此基本相同或相似的结构，但不限于此。例如，在另一实施例中，构成像素电路PXC的晶体管T中的至少一个可以具有与其余晶体管T的剖面结构不同的剖面结构，和/或可以设置在与其余晶体管T的层不同的层上。
参照图5和图6，像素PXL和包括像素PXL的显示装置可以包括基底SUB、设置在基底SUB的一个表面上的电路层PCL和显示层DPL。
电路层PCL可以包括构成每个像素PXL的像素电路PXC的电路元件以及连接到它们的各种线。显示层DPL可以包括构成每个像素PXL的光源单元LSU的电极(例如，第一电极ELT1和第二电极ELT2和/或第一接触电极CNE1和第二接触电极CNE2)和发光元件LD。
电路层PCL可以包括电连接到每个像素PXL的发光元件LD的至少一个电路元件。例如，电路层PCL可以包括构成每个像素PXL的像素电路PXC的多个晶体管T。此外，电路层PCL还可以包括连接到每个像素电路PXC和/或光源单元LSU的至少一条电力线和/或信号线。
此外，电路层PCL可以包括多个绝缘层。例如，电路层PCL可以包括在基底SUB的一个表面上顺序堆叠的缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和/或钝化层PSV。此外，电路层PCL还可以选择性地包括设置在晶体管T中的至少一些下方的至少一个光阻挡图案(未示出)。
缓冲层BFL可以防止杂质扩散到每个电路元件中。缓冲层BFL可以被构造为单层，但是可以被构造为至少两层或更多层的多层。当缓冲层BFL被设置为多个层时，每个层可以由相同的材料形成，或者可以由不同的材料形成。诸如晶体管T的各种电路元件和连接到电路元件的各种线可以设置在缓冲层BFL上。同时，根据实施例，可以省略缓冲层BFL。在这种情况下，至少一个电路元件和/或线可以直接设置在基底SUB的一个表面上。
每个晶体管T可以包括半导体图案SCP、栅电极GE以及晶体管电极TE1和TE2。同时，在图5中，示出了其中每个晶体管T包括与半导体图案SCP分开形成的第一晶体管电极TE1和第二晶体管电极TE2的实施例，但是该实施例不限于此。例如，在另一实施例中，设置在至少一个晶体管T中的第一晶体管电极TE1和/或第二晶体管电极TE2可以与每个半导体图案SCP集成。
半导体图案SCP可以设置在缓冲层BFL上。例如，半导体图案SCP可以设置在其上形成有缓冲层BFL的基底SUB与栅极绝缘层GI之间。半导体图案SCP可以包括与每个第一晶体管电极TE1接触的第一区域、与每个第二晶体管电极TE2接触的第二区域以及位于第一区域与第二区域之间的沟道区。根据实施例，第一区域和第二区域中的一个可以是源区，并且另一个可以是漏区。
根据实施例，半导体图案SCP可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。此外，半导体图案SCP的沟道区可以是作为未掺杂有杂质的半导体图案的本征半导体，并且半导体图案SCP的第一区域和第二区域中的每个可以是掺杂有预定杂质的半导体图案。
在实施例中，构成每个像素电路PXC的晶体管T的半导体图案SCP可以由基本上相同或相似的材料形成。例如，晶体管T的半导体图案SCP可以由多晶硅、非晶硅和氧化物半导体之中的相同的材料形成。
在另一实施例中，晶体管T中的一些晶体管和晶体管T中的其它晶体管可以包括由不同材料形成的半导体图案SCP。例如，晶体管T中的一些晶体管的半导体图案SCP可以由多晶硅或非晶硅形成，并且晶体管T中的其他晶体管的半导体图案SCP可以由氧化物半导体形成。
栅极绝缘层GI可以设置在半导体图案SCP上。例如，栅极绝缘层GI可以设置在半导体图案SCP与栅电极GE之间。栅极绝缘层GI可以被构造为单层或多层，并且可以包括包含氮化硅(SiNx)或氧化硅(SiOx)的各种类型的有机绝缘材料/无机绝缘材料。
栅电极GE可以设置在栅极绝缘层GI上。例如，栅电极GE可以设置为与半导体图案SCP叠置，并且栅极绝缘层GI置于栅电极GE与半导体图案SCP之间。同时，在图5中，示出了顶栅结构的晶体管T，但是在另一实施例中，晶体管T可以具有底栅结构。在这种情况下，栅电极GE可以设置为在半导体图案SCP下方与半导体图案SCP叠置。
层间绝缘层ILD可以设置在栅电极GE上。例如，层间绝缘层ILD可以设置在栅电极GE与第一晶体管电极TE1和第二晶体管电极TE2之间。层间绝缘层ILD可以被构造为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，层间绝缘层ILD可以包括包含氮化硅(SiNx)、氧化硅(SiOx)和氮氧化硅(SiOxNy)等的各种类型的有机/无机绝缘材料，并且层间绝缘层ILD的构成材料没有特别限制。
第一晶体管电极TE1和第二晶体管电极TE2可以设置在每个半导体图案SCP上，并且至少一个层间绝缘层ILD置于第一晶体管电极TE1和第二晶体管电极TE2与每个半导体图案SCP之间。例如，第一晶体管电极TE1和第二晶体管电极TE2可以设置在半导体图案SCP的不同端部上，并且栅极绝缘层GI和层间绝缘层ILD置于第一晶体管电极TE1和第二晶体管电极TE2与半导体图案SCP的不同端部之间。第一晶体管电极TE1和第二晶体管电极TE2可以电连接到每个半导体图案SCP。例如，第一晶体管电极TE1和第二晶体管电极TE2可以通过穿过栅极绝缘层GI和层间绝缘层ILD的相应接触孔连接到半导体图案SCP的第一区域和第二区域。根据实施例，第一晶体管电极TE1和第二晶体管电极TE2中的一个可以是源电极，另一个可以是漏电极。
设置在像素电路PXC中的至少一个晶体管T可以连接到至少一个像素电极。例如，晶体管T可以通过穿过钝化层PSV的接触孔电连接到像素PXL的第一电极ELT1。
在实施例中，连接到每个像素PXL的至少一条信号线和/或电力线可以与构成像素电路PXC的电路元件的一个电极设置在同一层。例如，每个像素PXL的扫描线Si可以与晶体管T的栅电极GE设置在同一层，并且每个像素PXL的数据线Dj可以与晶体管T的第一晶体管电极TE1和第二晶体管电极TE2设置在同一层。
钝化层PSV可以设置在包括晶体管T和/或线的电路元件上。钝化层PSV可以被构造为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，钝化层PSV可以至少包括有机绝缘层，并且可以用于使电路层PCL的表面基本上平坦化。
显示层DPL可以设置在电路层PCL的钝化层PSV上。显示层DPL可以包括设置在每个像素PXL上以构成每个光源单元LSU的至少一对第一电极ELT1和第二电极ELT2以及连接在第一电极ELT1与第二电极ELT2之间的至少一个发光元件LD。同时，在图5中，示出了设置在每个像素PXL中的一个发光元件LD，但是如在图2的实施例中，每个像素PXL可以包括连接在第一电极ELT1与第二电极ELT2之间的多个发光元件LD。因此，在下文中，在像素PXL包括多个发光元件LD的假设下描述每个实施例。
此外，显示层DPL还可以包括设置在发光元件LD上的导电图案CP、用于在第一电极ELT1与第二电极ELT2之间更稳定地连接发光元件LD的第一接触电极CNE1和第二接触电极CNE2以及用于使第一电极ELT1和第二电极ELT2和/或第一接触电极CNE1和第二接触电极CNE2中的每个的一个区域向上突出的堤BNK1。此外，显示层DPL还可以包括至少一个导电层和/或绝缘层等。
堤BNK1可以设置在电路层PCL上。堤BNK1可以以分离型或一体型图案形成。堤BNK1可以在基底SUB的高度方向(例如，第三方向(Z轴方向))上突出。
根据实施例，堤BNK1可以具有各种形状。在实施例中，堤BNK1可以是具有正锥形结构的堤结构。例如，如图5中所示，堤BNK1可以形成为具有相对于基底SUB以恒定角度倾斜的倾斜表面。然而，公开不限于此，并且堤BNK1可以具有弯曲表面或阶梯形状等的侧壁。例如，堤BNK1可以具有半圆形状或半椭圆形状等的剖面。
设置在堤BNK1上的电极和绝缘层可以具有与堤BNK1对应的形状。例如，第一电极ELT1和第二电极ELT2以及第一接触电极CNE1和第二接触电极CNE2可以设置在堤BNK1的一个区域上，并且可以包括具有与堤BNK1的形状对应的形状的倾斜表面或弯曲表面。类似地，第一绝缘层INS1、第三绝缘层INS3和/或第四绝缘层INS4可以设置在堤BNK1上，并且可以包括具有与堤BNK1的形状对应的形状的倾斜表面或弯曲表面。同时，根据实施例，可以省略堤BNK1。例如，如图6中所示，可以省略堤BNK1，并且第一电极ELT1和第二电极ELT2可以直接设置在电路层PCL上。在这种情况下，第一电极ELT1和第二电极ELT2可以平坦地设置在电路层PCL上。类似地，第一接触电极CNE1和第二接触电极CNE2以及第一绝缘层INS1、第三绝缘层INS3和/或第四绝缘层INS4也可以平坦地设置在电路层PCL上。
堤BNK1可以包括包含至少一种无机材料和/或有机材料的绝缘材料。例如，堤BNK1可以包括至少一层的无机膜，无机膜包括包含氮化硅(SiNx)或氧化硅(SiOx)的各种无机绝缘材料。可选地，堤BNK1可以包括至少一层的有机膜、光致抗蚀剂膜和/或包含各种类型的有机绝缘材料的类似物，或者可以由包括有机/无机材料的组合的单层或多层的绝缘体构成。也就是说，堤BNK1的构成材料和/或图案形状可以各种改变。
在实施例中，堤BNK1可以用作反射构件。例如，堤BNK1可以用作在期望方向(像素PXL的上方向)上引导从每个发光元件LD发射的光的反射构件，并且与设置在其上的第一电极ELT1和第二电极ELT2一起改善像素PXL的光效率。
构成每个像素PXL的像素电极的第一电极ELT1和第二电极ELT2可以设置在堤BNK1上。第一电极ELT1和第二电极ELT2可以设置在设置和/或形成有每个像素PXL的每个像素区域中。第一电极ELT1和第二电极ELT2可以设置为彼此间隔开预定间隔。
根据实施例，第一电极ELT1和/或第二电极ELT2可以针对每个像素PXL具有分离的图案，或者可以具有公共地连接到多个像素PXL的图案。同时，在形成像素PXL的工艺之前，具体地，在完成发光元件LD的对准之前，设置在显示区域DA中的像素PXL的第一电极ELT1可以彼此连接，并且像素PXL的第二电极ELT2可以彼此连接。例如，在完成发光元件LD对准之前，像素PXL的第一电极ELT1可以彼此一体地或非一体地形成并可以彼此电连接，并且像素PXL的第二电极ELT2可以彼此一体地或非一体地形成并可以彼此电连接。当像素PXL的第一电极ELT1或第二电极ELT2彼此非一体地连接时，第一电极ELT1或第二电极ELT2可以通过至少一个接触孔和/或桥接图案等彼此电连接。
在发光元件LD的对准步骤中，第一电极ELT1和第二电极ELT2可以分别接收第一对准信号(或第一对准电压)和第二对准信号(或第二对准电压)。例如，第一电极ELT1和第二电极ELT2中的一个可以接收交流形式的对准信号，而第一电极ELT1和第二电极ELT2中的另一个可以接收具有恒定电压电平的对准电压(例如，接地电压)。也就是说，在发光元件LD的对准步骤中，可以将预定的对准信号施加到第一电极ELT1和第二电极ELT2。因此，可以在第一电极ELT1与第二电极ELT2之间形成电场。供应到每个像素区域的发光元件LD可以通过电场在第一电极ELT1与第二电极ELT2之间自对准。在完成发光元件LD的对准之后，像素PXL可以以其中通过在像素PXL之间的至少第一电极ELT1之间断开连接而可以单独驱动的形式形成。
第一电极ELT1和第二电极ELT2中的每个可以电连接到预定电路元件、电力线和/或信号线。例如，第一电极ELT1可以通过穿过钝化层PSV的接触孔接触晶体管T的第一晶体管电极TE1。
第一电极ELT1和第二电极ELT2中的每个可以包括至少一种导电材料。例如，第一电极ELT1和第二电极ELT2中的每个可以包括诸如包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)和铜(Cu)等的各种金属材料之中的至少一种金属、包括所述至少一种金属的合金、导电氧化物(诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、氧化铝锌(AZO)、氧化镓锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)或氧化氟锡(FTO))以及诸如PEDOT的导电聚合物的至少一种导电材料，但不限于此。例如，第一电极ELT1和第二电极ELT2中的每个可以包括包含碳纳米管或石墨烯等的其他导电材料。此外，第一电极ELT1和第二电极ELT2中的每个可以被构造为单层或多层。例如，第一电极ELT1和第二电极ELT2中的每个可以包括包含反射导电材料的反射电极层。此外，第一电极ELT1和第二电极ELT2中的每个可以选择性地进一步包括设置在反射电极层上和/或设置在反射电极层下方的透明电极层中的至少一层和覆盖反射电极层和/或透明电极层的上部的导电盖层中的至少一层中的至少一个。
第一绝缘层INS1可以设置在第一电极ELT1和第二电极ELT2的一个区域上。例如，第一绝缘层INS1可以形成为覆盖第一电极ELT1和第二电极ELT2中的每个的一个区域，并且可以包括暴露第一电极ELT1和第二电极ELT2中的每个的另一区域的开口。例如，第一绝缘层INS1可以包括形成在堤BNK1的上表面上的开口。第一电极ELT1和第二电极ELT2与第一接触电极CNE1和第二接触电极CNE2可以在其中第一绝缘层INS1敞开的区域中彼此电连接。同时，根据实施例，可以省略第一绝缘层INS1。在这种情况下，发光元件LD可以直接设置在钝化层PSV和/或第一电极ELT1和第二电极ELT2中的每个的一端上。
在实施例中，第一绝缘层INS1可以形成为首先完全覆盖第一电极ELT1和第二电极ELT2。在第一绝缘层INS1上供应并对准发光元件LD之后，可以部分地敞开第一绝缘层INS1以暴露第一电极ELT1和第二电极ELT2的一个区域。例如，第一绝缘层INS1可以在堤BNK1的上表面上具有暴露第一电极ELT1和第二电极ELT2的一个区域的开口，并且可以部分地覆盖第一电极ELT1和第二电极ELT2的倾斜表面或弯曲表面。可选地，在另一实施例中，在完成发光元件LD的供应和对准之后，可以以仅局部设置在发光元件LD下方的单独图案的形式使第一绝缘层INS1图案化。在形成第一电极ELT1和第二电极ELT2之后，可以形成第一绝缘层INS1以覆盖第一电极ELT1和第二电极ELT2。因此，可以防止第一电极ELT1和第二电极ELT2在后续工艺中被损坏。
第一绝缘层INS1可以被构造为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第一绝缘层INS1可以包括诸如氮化硅(SiNx)、氧化硅(SiOx)或氧化铝(AlOx)的各种类型的有机/无机绝缘材料。
发光元件LD可以设置在第一电极ELT1和第二电极ELT2以及第一绝缘层INS1上。发光元件LD可以设置为沿着一个方向延伸的杆状。发光元件LD中的每个可以包括第一半导体层11、第二半导体层12和设置在第一半导体层11与第二半导体层12之间的活性层13。在实施例中，第一半导体层11可以设置在发光元件LD的第一端EP1处，第二半导体层12可以设置在发光元件LD的第二端EP2处。
发光元件LD可以具有小至纳米级至微米级的尺寸。例如，发光元件LD中的每个可以具有在纳米级至微米级的范围内的直径(或宽度)和/或长度。然而，发光元件LD的尺寸不限于此，并且发光元件LD的尺寸可以根据使用利用发光元件LD作为光源的发光装置的各种装置(例如，显示装置等)的设计条件进行各种改变。
第一半导体层11可以是具有第一导电类型的半导体层。例如，第一半导体层11可以包括P型半导体层。例如，第一半导体层11可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种，并且可以包括掺杂有诸如Mg的第一掺杂剂的P型半导体层。然而，构成第一半导体层11的材料不限于此，并且第一半导体层11可以由各种其他材料构成。
活性层13可以形成在单量子阱结构或多量子阱结构中。第一半导体层11与第二半导体层12之间的活性层13的相对位置可以根据发光元件LD的类型不同地改变。根据实施例，可以使用诸如AlGaN和InAlGaN的材料来形成活性层13，并且各种其他材料可以构成活性层13。
第二半导体层12可以包括与第一半导体层11的类型不同的类型的半导体层。例如，第二半导体层12可以是具有第二导电类型的半导体层。例如，第二半导体层12可以包括N型半导体层。例如，第二半导体层12可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且可以包括掺杂有诸如Si、Ge和Sn的第二掺杂剂的N型半导体层。然而，构成第二半导体层12的材料不限于此，并且各种其他材料可以构成第二半导体层12。
当等于或大于阈值电压的电压被施加到发光元件LD的两端时，电子-空穴对在活性层13中结合，因此发光元件LD发光。通过使用该原理控制发光元件LD的光发射，发光元件LD可以用作显示装置的包括像素的各种发光器件的光源。
尽管图中未示出，但是发光元件LD还可以包括设置在表面上的绝缘膜。绝缘膜可以形成在发光元件LD的表面上，以便至少围绕活性层13的外周表面，并且还可以围绕第一半导体层11和第二半导体层12的一个区域。此外，根据实施例，发光元件LD可以附加地包括设置在第一半导体层11和/或第二半导体层12的一端侧上的至少一个磷光体层、活性层、半导体层和/或电极层。也就是说，发光元件LD的类型、结构和/或形状等可以不同地改变。
在实施例中，可以首先在第一电极ELT1与第二电极ELT2之间供应并对准在活性图案ACT状态下(或处于活性图案ACT状态)的发光元件LD，然后可以掺杂每个掺杂剂区以形成第一半导体层11和第二半导体层12。通常，当包括第一半导体层11和第二半导体层12的发光元件LD被供应并对准时，发光元件LD中的一些会随机设置，并且会在第一电极ELT1与第二电极ELT2之间在相反方向上对准。在这种情况下，即使将预定的驱动电压(例如，正向驱动电压)施加到第一电极ELT1与第二电极ELT2之间，电流也基本上不流过在相反方向上对准的发光元件LD，因此会降低发光效率。因此，如上所述，当首先在第一电极ELT1与第二电极ELT2之间供应并对准在活性图案ACT状态下的发光元件LD之后，掺杂每个掺杂剂区以形成第一半导体层11和第二半导体层12时，可以改善发光元件LD的偏置度，因此可以改善显示装置的发光效率。稍后参照图9至图15描述活性图案ACT的详细描述。
尽管未在图中示出，但是显示面板PNL还可以包括限定发光元件LD将被供应到的每个发射区域的分隔壁(或坝结构)。发光元件LD可以被供应到其中形成有堤BNK1、第一电极ELT1和第二电极ELT2以及第一绝缘层INS1的区域，并且可以在第一电极ELT1与第二电极ELT2之间对准。例如，发光元件LD可以通过喷墨方法、狭缝涂覆方法或各种其他方法供应到每个像素PXL，并且可以通过施加到第一电极ELT1和第二电极ELT2中的每个的预定对准信号(或对准电压)在第一电极ELT1与第二电极ELT2之间对准。
第二绝缘层INS2(或绝缘图案)可以设置在发光元件LD的一个区域上。例如，第二绝缘层INS2可以设置在发光元件LD中的每个的一个区域上，以暴露发光元件LD中的每个的第一端EP1和第二端EP2。例如，第二绝缘层INS2可以局部地设置在发光元件LD中的每个的包括中心区域的一个区域上，并且可以部分地暴露第一半导体层11和/或第二半导体层12。当在完成发光元件LD的对准之后在发光元件LD上形成第二绝缘层INS2时，可以防止发光元件LD偏离发光元件LD对准的位置。
第二绝缘层INS2可以以独立图案形成在发光元件LD上，但不限于此。根据实施例，可以省略第二绝缘层INS2，并且在这种情况下，第一接触电极CNE1和第二接触电极CNE2中的每个的一端可以直接位于发光元件LD的上表面上。
第二绝缘层INS2可以被构造为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第二绝缘层INS2可以包括包含氮化硅(SiNx)、氧化硅(SiOx)、氧化铝(AlOx)以及光致抗蚀剂(PR)材料的各种类型的有机/无机绝缘材料。
导电图案CP可以设置在第二绝缘层INS2上。导电图案CP可以直接设置在第二绝缘层INS2上，并且可以接触第二绝缘层INS2的一个表面。导电图案CP可以设置为在第三方向(Z轴方向)上与发光元件LD部分叠置。导电图案CP在第一方向(X轴方向)上的宽度可以小于发光元件LD在第一方向(X轴方向)上的宽度。参照图7以详细描述导电图案CP。
参照图7，显示面板PNL可以包括与第一半导体层11叠置的第一区域A1、与第二半导体层12叠置的第二区域A2以及设置在第一区域A1与第二区域A2之间的第三区域A3。第一区域A1可以是第一掺杂剂被掺杂以形成第一半导体层11的区域，第二区域A2可以是第二掺杂剂被掺杂以形成第二半导体层12的区域。
在实施例中，导电图案CP可以设置在第三区域A3中，以在用于第一区域A1和/或第二区域A2的掺杂工艺中用作掩模。为此，导电图案CP可以在第三方向(Z轴方向)上与第一半导体层11和/或第二半导体层12不叠置。此外，导电图案CP可以在第三方向(Z轴方向)上与上述发光元件LD的活性层13叠置。根据实施例，导电图案CP在第一方向(X轴方向)上的宽度可以与活性层13在第一方向(X轴方向)上的宽度基本相同。
根据实施例，可以在用于第一区域A1和/或第二区域A2的掺杂工艺中将每种掺杂剂注入到导电图案CP中。例如，导电图案CP可以包括第一掺杂剂和/或第二掺杂剂，但不限于此。
此外，在用于第一区域A1和/或第二区域A2的掺杂工艺中，还可以将掺杂剂注入到在每个区域中设置在第一电极ELT1和第二电极ELT2与导电图案CP之间的绝缘层中。例如，第一区域A1的第一绝缘层INS1可以包括第一掺杂剂，第二区域A2的第一绝缘层INS1可以包括第二掺杂剂。此外，第一区域A1的第二绝缘层INS2可以包括第一掺杂剂，第二区域A2的第二绝缘层INS2可以包括第二掺杂剂，但是公开不限于此。稍后参照图9至图15描述掺杂工艺的详细描述。
再次参照图5，接触电极CNE1和CNE2可以设置在发光元件LD和导电图案CP上。接触电极CNE1和CNE2可以包括电连接到第一电极ELT1和第一半导体层11的第一接触电极CNE1以及电连接到第二电极ELT2和第二半导体层12的第二接触电极CNE2。
第一接触电极CNE1和第二接触电极CNE2可以设置在第一电极ELT1和第二电极ELT2上以覆盖第一电极ELT1和第二电极ELT2中的每个的暴露的区域。例如，第一接触电极CNE1和第二接触电极CNE2可以设置在第一电极ELT1和第二电极ELT2中的每个的至少一个区域上，以在堤BNK1的上部处或堤BNK1周围与第一电极ELT1和第二电极ELT2中的每个直接/间接接触。因此，第一接触电极CNE1和第二接触电极CNE2可以分别电连接到第一电极ELT1和第二电极ELT2。
此外，发光元件LD的未被第二绝缘层INS2覆盖的第一端EP1和第二端EP2可以分别被第一接触电极CNE1和第二接触电极CNE2覆盖。因此，第一电极ELT1和第二电极ELT2中的每个可以通过第一接触电极CNE1和第二接触电极CNE2电连接到相邻的至少一个发光元件LD的第一端EP1或第二端EP2。
在实施例中，第一接触电极CNE1和第二接触电极CNE2可以顺序地形成在基底SUB的一个表面上的不同层中。例如，第二接触电极CNE2可以设置在第一接触电极CNE1上，并且第三绝缘层INS3可以设置在第一接触电极CNE1与第二接触电极CNE2之间。在实施例中，第一接触电极CNE1可以设置在导电图案CP与第二接触电极CNE2之间。第一接触电极CNE1可以直接设置在导电图案CP上，但是不限于此。根据实施例，第一接触电极CNE1可以设置在第一区域A1和/或第三区域A3中，以在用于第二区域A2的掺杂工艺中用作掩模。为此，第一接触电极CNE1可以在第三方向(Z轴方向)上与第二半导体层12不叠置。同时，在用于第二区域A2的掺杂工艺中，可将每种掺杂剂注入到第一接触电极CNE1中。例如，第一接触电极CNE1可以包括第二掺杂剂，但是不限于此。此外，可以改变第一接触电极CNE1和第二接触电极CNE2的形成顺序。例如，在另一实施例中，可以首先形成接触电极CNE2，并且可以形成第三绝缘层INS3以覆盖第二接触电极CNE2和第二绝缘层INS2。
第一接触电极CNE1和第二接触电极CNE2可以由各种透明导电材料构成。例如，第一接触电极CNE1和第二接触电极CNE2可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、氧化铝锌(AZO)、氧化镓锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)或氧化氟锡(FTO)的各种透明导电材料中的至少一种，并且可被实现为基本上透明或半透明的以满足预定透射率。因此，通过第一端EP1和第二端EP2中的每个从发光元件LD发射的光可以透射过第一接触电极CNE1和第二接触电极CNE2，并且可以发射到显示面板PNL的外部。
第三绝缘层INS3可以设置在第一接触电极CNE1与第二接触电极CNE2之间以覆盖第一接触电极CNE1。在实施例中，第三绝缘层INS3可以直接覆盖第二绝缘层INS2、导电图案CP和/或第一接触电极CNE1。因此，由于第一接触电极CNE1和第二接触电极CNE2可以被第三绝缘层INS3稳定地分离，因此可以确保发光元件LD的第一端EP1与第二端EP2之间的电稳定性。也就是说，可以有效地防止发光元件LD的第一端EP1与第二端EP2之间的短路缺陷的发生。
第三绝缘层INS3可以被构造为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第三绝缘层INS3可以包括诸如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)以及光致抗蚀剂(PR)材料的各种类型的有机/无机绝缘材料。
第四绝缘层INS4可以设置在第一接触电极CNE1和第二接触电极CNE2以及第三绝缘层INS3上。例如，第四绝缘层INS4可以覆盖堤BNK1、第一电极ELT1和第二电极ELT2、第一绝缘层INS1、第二绝缘层INS2和/或第三绝缘层INS3、发光元件LD以及第一接触电极CNE1和第二接触电极CNE2。
第四绝缘层INS4可以被构造为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第四绝缘层INS4可以包括诸如氮化硅(SiNx)、氧化硅(SiOx)或氧化铝(AlOx)的各种类型的有机/无机绝缘材料。
在实施例中，第四绝缘层INS4可以包括多层结构的薄膜封装层。例如，第四绝缘层INS4可以由多层结构的薄膜封装层构成，所述多层结构包括至少两层的无机绝缘层和置于所述至少两层的无机绝缘层之间的至少一层的有机绝缘层。然而，第四绝缘层INS4不限于此，并且第四绝缘层INS4的构成材料和/或结构可以不同地改变。
基于根据上述实施例的显示装置，可以在于第一电极ELT1与第二电极ELT2之间首先供应并对准在活性图案ACT状态下的发光元件LD之后形成导电图案CP，并且可以掺杂每个掺杂剂区以形成具有第一导电类型的第一半导体层11和具有第二导电类型的第二半导体层12。因此，可以改善发光元件LD的偏置度，因此可以改善显示装置的发光效率。
在下文中，描述了另一实施例。在以下实施例中，相同的附图标记表示与先前描述的组件相同的组件，并且省略或简化重复描述。
图8是示出根据另一实施例的显示装置的剖视图。
参照图8，根据本实施例的显示装置与图1至图7的实施例的显示装置的不同之处在于，电路层PCL在形成显示层DPL之后形成。
具体地，晶体管T可以设置在上述显示层DPL的第四绝缘层INS4上。第四绝缘层INS4可以用作防止杂质扩散到诸如晶体管T的电路元件中的缓冲层BFL。图8示出了第四绝缘层INS4设置在基底SUB与晶体管T之间的情况，但是不限于此。例如，包括第四绝缘层INS4的多个绝缘层也可以设置在基底SUB与晶体管T之间，并且可以进一步设置堤和/或光阻挡层等。
每个晶体管T可以包括半导体图案SCP、栅电极GE以及晶体管电极TE1和TE2。半导体图案SCP可以设置在第四绝缘层INS4上。栅极绝缘层GI可以设置在半导体图案SCP上。栅电极GE可以设置为与半导体图案SCP叠置，并且栅极绝缘层GI置于栅电极GE与半导体图案SCP之间。层间绝缘层ILD可以设置在栅电极GE上。第一晶体管电极TE1和第二晶体管电极TE2可以设置在每个半导体图案SCP上，并且栅极绝缘层GI和/或层间绝缘层ILD置于第一晶体管电极TE1和第二晶体管电极TE2与半导体图案SCP之间。第一晶体管电极TE1和第二晶体管电极TE2可以通过穿过层间绝缘层ILD的每个接触孔连接到半导体图案SCP的第一区域和第二区域。根据实施例，第一晶体管电极TE1和第二晶体管电极TE2中的一个可以是源极，并且另一个可以是漏极。
晶体管T可以连接到至少一个像素电极。例如，晶体管T的第一晶体管电极TE1或第二晶体管电极TE2可以通过穿过第四绝缘层INS4的接触孔电连接到对应像素PXL的第一电极ELT1。第五绝缘层INS5可以进一步设置在包括晶体管T的电路层PCL和/或包括发光元件LD的显示层DPL上。第五绝缘层INS5可以直接覆盖电路层PCL和/或显示层DPL。
第五绝缘层INS5可以被构造为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第五绝缘层INS5可以包括诸如氮化硅(SiNx)、氧化硅(SiOx)或氧化铝(AlOx)的各种类型的有机/无机绝缘材料。
在实施例中，第五绝缘层INS5可以包括多层结构的薄膜封装层。例如，第五绝缘层INS5可以由多层结构的薄膜封装层构成，所述多层结构包括至少两层的无机绝缘层和置于所述至少两层的无机绝缘层之间的至少一层的有机绝缘层。然而，第五绝缘层INS5不限于此，并且第五绝缘层INS5的构成材料和/或结构可以不同地改变。由于参照图5等描述了晶体管T的其他构造，因此省略了重复描述。
基于根据上述实施例的显示装置，可以在于第一电极ELT1与第二电极ELT2之间首先供应并对准在活性图案ACT状态下的发光元件LD之后形成导电图案CP，并且可以掺杂每个掺杂剂区以形成具有第一导电类型的第一半导体层11和具有第二导电类型的第二半导体层12。因此，可以改善发光元件LD的偏置度，因此可以改善显示装置的发光效率。
此外，当在形成显示层DPL之后形成电路层PCL时，即使执行高温掺杂工艺以形成发光元件LD的第一半导体层11和第二半导体层12，也可以防止包括晶体管T的电路元件被损坏。也就是说，可以改善显示装置的发光效率，并且可以确保元件可靠性。
接着，描述了根据上述实施例的制造显示装置的方法。
图9至图15是根据实施例的制造显示装置的方法的每个步骤的剖视图。
在图9至图15中，为了便于描述，以图5的区域A为中心示出了工艺步骤。在下文中，相同的附图标记表示与图1至图8的组件基本相同的组件，并且省略了详细的附图标记。
参照图9，首先，在第一电极ELT1和第二电极ELT2上形成第一绝缘层INS1，并且在第一绝缘层INS1上供应并对准活性图案ACT。
活性图案ACT可以包括第一掺杂剂区11d、第二掺杂剂区12d和设置在第一掺杂剂区11d与第二掺杂剂区12d之间的活性层13。第一掺杂剂区11d和第二掺杂剂区12d可以是作为未掺杂有杂质的区域的本征半导体层。例如，第一掺杂剂区11d和第二掺杂剂区12d中的每个可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的任何一种半导体材料。然而，构成第一掺杂剂区11d和第二掺杂剂区12d的材料不限于此，并且第一掺杂剂区11d和第二掺杂剂区12d可以由各种其他材料构成。
活性层13可以形成在单量子阱结构或多量子阱结构中。活性层13在第一掺杂剂区11d与第二掺杂剂区12d之间的相对位置可以各种改变。根据实施例，可以使用诸如AlGaN和InAlGaN的材料来形成活性层13，并且各种其他材料可以构成活性层13。
发光元件LD可以在活性图案ACT状态下通过喷墨方法、狭缝涂覆方法或各种其他方法供应到每个像素PXL，并且可以通过施加到第一电极ELT1和第二电极ELT2中的每个的预定对准信号(或对准电压)在第一电极ELT1和第二电极ELT2之间对准。
在对准活性图案ACT的步骤中，可以将预定对准信号施加到第一电极ELT1和第二电极ELT2。因此，可以在第一电极ELT1和第二电极ELT2之间形成电场。供应到每个像素PXL的活性图案ACT可以通过电场在第一电极ELT1与第二电极ELT2之间被极化，并且可以是自对准的。
参照图10，随后，在活性图案ACT上形成第二绝缘层INS2和导电材料层CL，并且在第一区域A1中掺杂第一掺杂剂D1。可以通过在活性图案ACT的第一掺杂剂区11d中掺杂第一掺杂剂D1来形成具有第一导电类型的第一半导体层11。
可以通过各种方法执行第一掺杂剂D1的掺杂，但是可以使用离子注入作为示例。第一掺杂剂D1可以是P型掺杂剂，并且可以包括Mg等，但是不限于此。
根据实施例，导电材料层CL可以在用于第一区域A1的掺杂工艺中用作掩模。为此，可以设置导电材料层CL以暴露活性图案ACT的第一掺杂剂区11d并且覆盖第二掺杂剂区12d和/或活性层13。也就是说，导电材料层CL可以设置在第二区域A2和/或第三区域A3中。然而，公开不限于此，并且根据实施例可以添加单独的掺杂掩模。
根据实施例，在第一区域A1的掺杂工艺中也可以将第一掺杂剂D1注入到第一区域A1的导电材料层CL、第一绝缘层INS1和/或第二绝缘层INS2中，但是不限于此。
参照图11，随后，将第二绝缘层INS2部分图案化，使得活性图案ACT的第一端EP1被暴露。因此，第一半导体层11可以至少部分地被第二绝缘层INS2暴露。
参照图12，随后，在活性图案ACT的被第二绝缘层INS2暴露的第一端EP1上形成第一接触电极CNE1。因此，第一半导体层11可以通过第一接触电极CNE1电连接到第一电极ETL1。
参照图13，随后，使导电材料层CL图案化以形成导电图案CP。例如，可以蚀刻第二区域A2的导电材料层CL以在第三区域A3中形成导电图案CP。也就是说，导电图案CP可以形成为与活性图案ACT的活性层13叠置。
参照图14，随后，在第二区域A2中掺杂第二掺杂剂D2。可以通过在活性图案ACT的第二掺杂剂区12d中掺杂第二掺杂剂D2来形成具有第二导电类型的第二半导体层12。
可通过各种方法执行第二掺杂剂D2的掺杂，但可以使用离子注入作为示例。第二掺杂剂D2可以是N型掺杂剂，并且可以包括Si、Ge、Sn等，但是不限于此。
根据实施例，导电图案CP和/或第一接触电极CNE1可以在第二区域A2的掺杂工艺中用作掩模。为此，导电图案CP可以设置为暴露活性图案ACT的第二掺杂剂区12d并且覆盖活性层13。此外，第一接触电极CNE1可以设置为暴露第二掺杂剂区12d并且覆盖第一半导体层11和活性层13。也就是说，导电图案CP和/或第一接触电极CNE1可以设置在第一区域A1和/或第三区域A3中。然而，公开不限于此，并且根据实施例可以添加单独的掺杂掩模。
根据实施例，在第二区域A2的掺杂工艺中，第二掺杂剂D2也可以注入到第二区域A2的第一绝缘层INS1和/或第二绝缘层INS2中，但是不限于此。
参照图15，在第一接触电极CNE1上顺序地形成第三绝缘层INS3、第二接触电极CNE2、第四绝缘层INS4等，从而完成图7的显示装置。
本领域技术人员可以理解的是，在不脱离上述基本特征的情况下，可以以修改的形式实现公开。因此，所公开的方法应当以描述的观点而不是限制的观点来考虑。公开的范围在权利要求中示出而未在以上描述中示出，并且该范围内的所有差异将被解释为包括在公开中。

Claims (25)

1.一种显示装置，所述显示装置包括：
基底，包括多个像素；
第一电极和第二电极，在所述基底上彼此间隔开；
发光元件，设置在所述第一电极与所述第二电极之间；以及
导电图案，设置在所述发光元件上，
其中，所述发光元件包括第一半导体层、第二半导体层和设置在所述第一半导体层与所述第二半导体层之间的活性层，并且
所述导电图案与所述活性层叠置而与所述第一半导体层或所述第二半导体层不叠置。
2.根据权利要求1所述的显示装置，所述显示装置还包括：
绝缘图案，设置在所述发光元件与所述导电图案之间，
其中，所述绝缘图案部分地暴露所述第一半导体层和所述第二半导体层。
3.根据权利要求1所述的显示装置，所述显示装置还包括：
第一接触电极，电连接到所述第一电极和所述第一半导体层；以及
第二接触电极，电连接到所述第二电极和所述第二半导体层。
4.根据权利要求3所述的显示装置，其中，所述第一接触电极和所述第二接触电极设置在所述导电图案上。
5.根据权利要求4所述的显示装置，其中，所述第一接触电极与所述第二半导体层不叠置。
6.根据权利要求4所述的显示装置，其中，所述第一接触电极设置在所述导电图案与所述第二接触电极之间。
7.根据权利要求3所述的显示装置，所述显示装置还包括：
绝缘层，设置在所述第一接触电极与所述第二接触电极之间，
其中，所述绝缘层覆盖所述导电图案。
8.根据权利要求3所述的显示装置，所述显示装置还包括：
绝缘层，覆盖所述第一接触电极和所述第二接触电极；以及
多个晶体管，在所述绝缘层上并且电连接到所述多个像素，
其中，所述晶体管通过穿过所述绝缘层的接触孔电连接到所述第一电极或所述第二电极。
9.根据权利要求1所述的显示装置，其中，所述导电图案在第一方向上的宽度小于所述发光元件在所述第一方向上的宽度。
10.根据权利要求1所述的显示装置，其中，所述导电图案在第一方向上的宽度与所述活性层在所述第一方向上的宽度相同。
11.根据权利要求1所述的显示装置，所述显示装置还包括：绝缘层，设置在所述第一电极和所述第二电极与所述导电图案之间。
12.根据权利要求11所述的显示装置，其中，所述显示装置包括与所述第一半导体层叠置的第一区域和与所述第二半导体层叠置的第二区域，并且
所述第一区域的所述绝缘层包括第一掺杂剂。
13.根据权利要求12所述的显示装置，其中，所述第一半导体层包括所述第一掺杂剂。
14.根据权利要求13所述的显示装置，其中，所述导电图案包括所述第一掺杂剂。
15.根据权利要求12所述的显示装置，其中，所述第二区域中的所述绝缘层包括不同于所述第一掺杂剂的第二掺杂剂。
16.根据权利要求15所述的显示装置，其中，所述第二半导体层包括所述第二掺杂剂。
17.根据权利要求16所述的显示装置，其中，所述导电图案包括所述第二掺杂剂。
18.一种制造显示装置的方法，所述方法包括：
在彼此间隔开的第一电极与第二电极之间设置活性图案；以及
通过掺杂所述活性图案的掺杂剂区来形成发光元件，
其中，形成所述发光元件的步骤包括：
设置暴露所述活性图案的第一掺杂剂区的导电材料层；
通过在所述第一掺杂剂区中掺杂第一掺杂剂来形成第一半导体层；
通过使所述导电材料层图案化来形成暴露所述活性图案的第二掺杂剂区的导电图案；以及
通过在所述第二掺杂剂区中掺杂不同于所述第一掺杂剂的第二掺杂剂来形成第二半导体层。
19.根据权利要求18所述的方法，所述方法还包括在所述第一半导体层上形成第一接触电极。
20.根据权利要求19所述的方法，其中，所述第一接触电极暴露所述第二掺杂剂区。
21.根据权利要求19所述的方法，所述方法还包括形成覆盖所述第一接触电极和所述导电图案的绝缘层。
22.根据权利要求21所述的方法，所述方法还包括在所述第二半导体层上形成第二接触电极。
23.根据权利要求18所述的方法，其中，所述导电材料层覆盖所述第二掺杂剂区。
24.根据权利要求18所述的方法，其中，所述活性图案包括设置在所述第一掺杂剂区与所述第二掺杂剂区之间的活性层。
25.根据权利要求24所述的方法，其中，所述导电图案形成为与所述活性层叠置。
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* Cited by examiner, † Cited by third party
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KR100662789B1 (ko) * 2004-12-28 2007-01-02 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
US7829909B2 (en) * 2005-11-15 2010-11-09 Verticle, Inc. Light emitting diodes and fabrication methods thereof
KR102056466B1 (ko) * 2013-06-04 2019-12-17 삼성디스플레이 주식회사 유기 발광 표시장치 및 그 제조방법
KR102606922B1 (ko) * 2018-07-06 2023-11-27 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102545982B1 (ko) * 2018-07-24 2023-06-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102535276B1 (ko) * 2018-12-20 2023-05-23 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법

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