KR100662789B1 - 액정표시장치 및 그 제조방법 - Google Patents
액정표시장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR100662789B1 KR100662789B1 KR1020040114393A KR20040114393A KR100662789B1 KR 100662789 B1 KR100662789 B1 KR 100662789B1 KR 1020040114393 A KR1020040114393 A KR 1020040114393A KR 20040114393 A KR20040114393 A KR 20040114393A KR 100662789 B1 KR100662789 B1 KR 100662789B1
- Authority
- KR
- South Korea
- Prior art keywords
- driving circuit
- electrode
- forming
- active pattern
- pixel
- Prior art date
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 73
- 239000010409 thin film Substances 0.000 claims abstract description 183
- 239000000758 substrate Substances 0.000 claims abstract description 132
- 238000000034 method Methods 0.000 claims abstract description 124
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 85
- 239000010408 film Substances 0.000 claims abstract description 84
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 58
- 150000002500 ions Chemical class 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 55
- 238000003860 storage Methods 0.000 claims description 40
- 239000004020 conductor Substances 0.000 claims description 35
- 230000005540 biological transmission Effects 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 5
- 238000005499 laser crystallization Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000004380 ashing Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 description 12
- 238000002425 crystallisation Methods 0.000 description 9
- 230000008025 crystallization Effects 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Optics & Photonics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명의 액정표시장치 및 그 제조방법은 기존의 비정질 실리콘 박막 트랜지스터 제조공정을 변형시키지 않는 범위 내에서 하나의 패널 내에 화소용 비정질 실리콘 박막 트랜지스터와 구동회로용 다결정 실리콘 박막 트랜지스터를 동시에 형성시킴으로써, 드라이버 구동회로를 패널 내에 내장함과 동시에 제조공정을 단순화하기 위한 것으로, 화소부와 구동회로부로 구분되는 기판을 제공하는 단계; 상기 기판의 구동회로부에 소오스/드레인전극을 형성하며, 화소부에 게이트전극과 게이트라인을 형성하는 단계; 상기 기판 위에 제 1 절연막을 형성하는 단계; 상기 기판의 화소부에 비정질 실리콘 박막으로 이루어진 제 1 액티브패턴을 형성하며, 상기 기판의 구동회로부에 다결정 실리콘 박막으로 이루어진 제 2 액티브패턴을 형성하는 단계; 상기 구동회로부의 제 2 액티브패턴 상부에 제 2 절연막으로 이루어진 게이트절연막을 형성하며, 상기 화소부의 제 1 액티브패턴 상부에 상기 제 2 절연막으로 이루어진 에치스타퍼를 형성하는 단계; 상기 구동회로부의 게이트절연막 상부에 게이트전극을 형성하며, 화소부의 제 1 액티브패턴 상부에 오믹-콘택층과 소오스/드레인전극을 형성하는 단계; 상기 구동회로부에 고농도 불순물 이온을 주입하여 상기 구동회로부의 제 2 액티브패턴에 소오스/드레인영역을 형성하는 단계; 상기 기판 전면에 제 3 절연막을 형성하는 단계; 및 상기 기판의 화소부에 화소전극을 형성하며, 구동회로부에 상기 소오스영역과 소오스전극을 연결시키는 제 1 연결전극 및 상기 드레인영역과 드레인전극을 연결시키는 제 2 연결전극을 형성하는 단계를 포함한다.
Description
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 분해사시도.
도 2a는 일반적인 스태거드 구조의 비정질 실리콘 박막 트랜지스터를 나타내는 단면도.
도 2b는 일반적인 코플라나 구조의 다결정 실리콘 박막 트랜지스터를 나타내는 단면도.
도 3은 본 발명의 구동회로 일체형 액정표시장치의 구조를 개략적으로 나타내는 평면도.
도 4는 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 5a 내지 도 5g는 도 4에 도시된 어레이 기판의 IVa-IVa' 및 IVb-IVb'선에 따른 제조공정을 순차적으로 나타내는 평면도.
도 6a 내지 도 6g는 도 4에 도시된 어레이 기판의 IVa-IVa' 및 IVb-IVb'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 7은 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 8a 내지 도 8h는 도 7에 도시된 어레이 기판의 VIIa-VIIa' 및 VIIb-VIIb'선에 따른 제조공정을 순차적으로 나타내는 평면도.
도 9a 내지 도 9f는 도 7에 도시된 어레이 기판의 VIIa-VIIa' 및 VIIb-VIIb'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 10a 내지 도 10d는 도 9b에 있어서, 회절노광을 이용하여 액티브패턴과 화소부의 에치스타퍼 및 구동회로부의 게이트절연막을 형성하는 제 2 마스크공정을 구체적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
116,216 : 게이트라인 117,217 : 데이터라인
118,218 : 화소전극 121,121D,221,221D,221'D : 게이트전극
122,122D,222,222D : 소오스전극
123,123D,223,223D : 드레인전극
124,124D,224,224D : 액티브패턴
160A,260A : 구동회로부 게이트절연막
160B,260B : 에치스타퍼 180A~180I,280A~280J : 콘택홀
190A~190C,290A~290C : 연결전극
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 동 일한 제조공정을 통해 화소부의 비정질 실리콘 박막 트랜지스터와 구동회로부의 다결정 실리콘 박막 트랜지스터를 동시에 형성시킨 구동회로 일체형 액정표시장치 및 그 제조방법에 관한 것이다.
최근의 정보화 사회에서 디스플레이는 시각정보 전달매체로서 그 중요성이 더 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다. 현재 평판 디스플레이(Flat Panel Display; FPD)의 주력 제품인 액정표시장치(Liquid Crystal Display; LCD)는 디스플레이의 이러한 조건들을 만족시킬 수 있는 성능뿐만 아니라 양산성까지 갖추었기 때문에, 이를 이용한 각종 신제품 창출이 급속도로 이루어지고 있으며 기존의 브라운관(Cathode Ray Tube; CRT)을 점진적으로 대체할 수 있는 핵심부품 산업으로서 자리 잡았다.
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 화소들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 화소들의 광투과율을 조절함으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.
이를 위해 상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 상기 액정표시장치의 스위칭소자로는 일반적으로 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 채널층으로는 비정질 실리콘(amorphous silicon) 박막 또는 다결정 실리콘(polycrystalline silicon) 박막을 사용한다.
상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되고 있다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 분해사시도로써, 전술한 바와 같이 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(40)으로 이루어져 있다.
이때, 상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G), 청(Blue; B)의 색상을 구현하는 서브컬러필터(7)로 구분되는 컬러필터(C)와 상기 서브컬러필터(7) 사이를 구분하고 액정층(40)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(40)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
상기 어레이 기판(10)에는 상기 기판(10) 위에 종횡으로 배열되어 화소영역(P)을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 이때, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터(T)가 형성되어 있으며, 상기 각 화소영역(P)에는 화소전극(18)이 형성되어 있다.
상기 화소영역(P)은 컬러필터 기판(5)의 하나의 서브컬러필터(7)에 대응하는 서브화소(sub pixel)로 컬러화상은 상기 적, 녹, 청의 세 종류의 서브컬러필터(7)를 조합하여 얻어진다. 즉, 적, 녹, 청의 세 개의 서브화소가 모여서 한 개의 화소를 이루며, 박막 트랜지스터(T)는 상기 적, 녹 청의 서브화소에 각각 연결되어 있다.
도면에는 자세히 도시하지 않았지만, 상기 박막 트랜지스터(T)는 상기 게이트라인(16)에 연결된 게이트전극, 상기 데이터라인(17)에 연결된 소오스전극 및 드레인전극으로 구성된다. 또한, 상기 박막 트랜지스터(T)는 상기 게이트전극과 소오스/드레인전극의 절연을 위한 절연막 및 상기 게이트전극에 공급되는 게이트 전압에 의해 소오스전극과 드레인전극 사이에 전도채널(conductive channel)을 형성하는 채널층을 포함한다.
상기 채널층은 전술한 바와 같이 비정질 실리콘 박막 또는 다결정 실리콘 박막으로 형성되며, 상기 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터와는 다른 구조를 가지게 되기 때문에 상기 다결정 실리콘 박막 트랜지스터와 비정질 실리콘 박막 트랜지스터는 서로 다른 제조공정을 통해 제작되는 것이 일반적이다.
일반적으로 박막 트랜지스터는 전극들의 형성위치에 따라 크게 스태거드 구조와 코플라나 구조로 구분된다.
도 2a 및 도 2b는 각각 일반적인 스태거드 구조의 비정질 실리콘 박막 트랜지스터 및 일반적인 코플라나 구조의 다결정 실리콘 박막 트랜지스터를 나타내는 단면도이다.
도면을 참조하면, 상기 스태거드 구조는 게이트전극(21')과 소오스/드레인전극(22', 23')이 절연막(15)을 사이에 두고 각각 상, 하부에 존재하는 구조로서 비정질 실리콘 박막 트랜지스터에 적용되는 구조이며, 상기 코플라나 구조는 게이트전극(21") 및 소오스/드레인전극(22", 23")이 모두 절연막(15)의 상부 또는 하부에 배치되는 구조로서 CMOS(Complementary Metal Oxide Semiconductor) 및 다결정 실리콘 박막 트랜지스터에 일반적으로 적용되고 있다.
참고로, 도면부호 24'과 24"은 박막 트랜지스터의 채널층으로 각각 비정질 실리콘 액티브패턴과 다결정 실리콘 액티브패턴을 나타내며, 도면부호 10은 어레이 기판을 도면부호 25는 오믹-콘택(ohmic contact)층을 나타내고 있다.
상기 두 개의 구조는 서로 독립된 구조로서 현재의 기술수준에서는 설계, 마스크, 제조공정 등의 문제로 인해 동일 패널 내에 상기 두 개의 구조를 구현하기에는 어려움이 있다.
유리기판에 구동회로부와 화소부를 함께 내장한 구동회로 일체형 액정표시장치를 제작하기 위해서는, 상기 구동회로부에는 1MHz 이상의 고속 동작에 적합하며 이동도가 상대적으로 큰 다결정 실리콘 박막 트랜지스터를 적용하여야 한다.
따라서, 일반적인 구동회로 일체형 액정표시장치는 상기 화소부의 각 화소를 구동하는 화소구동용 박막 트랜지스터와 상기 화소구동용 박막 트랜지스터를 작동시키며 게이트라인과 데이터라인에 신호를 인가하는 구동회로용 박막 트랜지스터를 모두 다결정 실리콘 박막을 이용하여 제작하게 되는데, 상기 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터는 다결정 실리콘 박막의 형성에 추가적인 열처리공정을 필요로 하며, 상기 비정질 실리콘 박막 트랜지스터와는 다른 제조공정을 이용하여 제작하여야 하는 문제점이 있었다.
즉, 상기 다결정 실리콘 박막은 비정질 실리콘 박막을 형성한 후 상기 비정질 실리콘 박막에 열처리를 진행하여 형성하게 되는데, 상기 열처리공정은 레이저장비와 같은 고가의 장비 및 긴 공정시간을 필요로 하는 문제점을 가지고 있다. 또한, 상기 다결정 실리콘 박막 트랜지스터는 그 구조가 비정질 실리콘 박막 트랜지스터와는 다른 코플라나 구조로 형성되기 때문에 비정질 실리콘 박막 트랜지스터의 제작에 사용된 기존의 제조라인을 이용할 수 없게 되는 단점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 하나의 패널 내에 화소용 비정질 실리콘 박막 트랜지스터와 구동회로용 다결정 실리콘 박막 트랜지스터를 동시에 형성시킨 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 기존의 비정질 실리콘 박막 트랜지스터 제조공정을 변형시키지 않는 범위 내에서 화소용 비정질 실리콘 박막 트랜지스터와 구동회로용 다결정 실리콘 박막 트랜지스터를 동시에 형성시킴으로써, 드라이버 구동회로를 패널 내에 내장함과 동시에 제조공정을 단순할 수 있는 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위 에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치의 제조방법은 화소부와 구동회로부로 구분되는 기판을 제공하는 단계; 상기 기판의 구동회로부에 소오스/드레인전극을 형성하며, 화소부에 게이트전극과 게이트라인을 형성하는 단계; 상기 기판 위에 제 1 절연막을 형성하는 단계; 상기 기판의 화소부에 비정질 실리콘 박막으로 이루어진 제 1 액티브패턴을 형성하며, 상기 기판의 구동회로부에 다결정 실리콘 박막으로 이루어진 제 2 액티브패턴을 형성하는 단계; 상기 구동회로부의 제 2 액티브패턴 상부에 제 2 절연막으로 이루어진 게이트절연막을 형성하며, 상기 화소부의 제 1 액티브패턴 상부에 상기 제 2 절연막으로 이루어진 에치스타퍼를 형성하는 단계; 상기 구동회로부의 게이트절연막 상부에 게이트전극을 형성하며, 화소부의 제 1 액티브패턴 상부에 오믹-콘택층과 소오스/드레인전극을 형성하는 단계; 상기 구동회로부에 고농도 불순물 이온을 주입하여 상기 구동회로부의 제 2 액티브패턴에 소오스/드레인영역을 형성하는 단계; 상기 기판 전면에 제 3 절연막을 형성하는 단계; 및 상기 기판의 화소부에 화소전극을 형성하며, 구동회로부에 상기 소오스영역과 소오스전극을 연결시키는 제 1 연결전극 및 상기 드레인영역과 드레인전극을 연결시키는 제 2 연결전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시장치의 다른 제조방법은 화소부와 구동회로부로 구분되는 기판을 제공하는 단계; 상기 기판의 구동회로부에 소오스/드레인전극을 형성하며, 화소부에 게이트전극과 게이트라인을 형성하는 단계; 상기 기판 위에 제 1 절연막을 형성하는 단계; 회절노광을 이용하여 상기 기판의 화소부에 비정질 실리콘 박막으로 이루어진 제 1 액티브패턴을 형성하고 상기 기판의 구동회로부에 다결정 실리콘 박막으로 이루어진 제 2 액티브패턴을 형성하며, 상기 구동회로부의 제 2 액티브패턴 상부에 제 2 절연막으로 이루어진 게이트절연막을 형성하고 상기 화소부의 제 1 액티브패턴 상부에 상기 제 2 절연막으로 이루어진 에치스타퍼를 형성하는 단계; 상기 구동회로부의 게이트절연막 상부에 게이트전극(제 1 게이트전극과 제 2 게이트전극)을 형성하며, 화소부의 제 1 액티브패턴 상부에 오믹-콘택층과 소오스/드레인전극을 형성하는 단계; 상기 구동회로부에 고농도 불순물 이온을 주입하여 상기 구동회로부의 제 2 액티브패턴에 소오스/드레인영역을 형성하는 단계; 상기 기판 전면에 제 3 절연막을 형성하는 단계; 및 상기 기판의 화소부에 화소전극을 형성하며, 구동회로부에 상기 소오스영역과 소오스전극을 연결시키는 제 1 연결전극 및 상기 드레인영역과 드레인전극을 연결시키는 제 2 연결전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시장치의 또 다른 제조방법은 화소부와 구동회로부로 구분되는 기판을 제공하는 단계, 상기 기판의 구동회로부에 소오스/드레인전극을 형성하며, 화소부에 게이트전극과 게이트라인을 형성하는 단계, 상기 기판 위에 제 1 절연막을 형성하는 단계, 상기 기판의 구동회로부와 화소부에 액티브패턴을 형성하며, 상기 구동회로부의 액티브패턴 상부에 게이트절연막 및 상기 화소부의 액티브패턴 상부에 에치스타퍼를 형성하는 단계, 상기 구동회로부의 게이트절연막 상부에 게이트전극을 형성하며, 화소부의 액티브패턴 상부에 소오스/드레인전극을 형성하는 단계, 상기 구동회로부에 고농도 불순물 이온을 주입하여 상기 구동회로부의 액티브패턴의 소정영역에 소오스/드레인영역을 형성하는 단계, 상기 기판 전면에 제 2 절연막을 형성하는 단계 및 상기 기판의 화소부에 화소전극을 형성하며, 구동회로부에 상기 소오스영역과 소오스전극을 연결시키는 제 1 연결전극 및 상기 드레인영역과 드레인전극을 연결시키는 제 2 연결전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시장치는 화소부와 구동회로부로 구분되는 기판; 상기 기판의 화소부에 형성되되, 게이트전극과 게이트절연막과 제 1 액티브패턴 및 소오스/드레인전극으로 이루어진 비정질 실리콘 박막 트랜지스터; 및 상기 기판의 구동회로부에 형성되되, 상기 화소부의 게이트전극과 게이트절연막과 제 1 액티브패턴 및 소오스/드레인전극이 형성된 각각의 층에 형성된 소오스/드레인전극과 에치스타퍼와 제 2 액티브패턴 및 게이트전극으로 이루어진 다결정 실리콘 박막 트랜지스터를 포함하며, 상기 제 1 액티브패턴은 비정질 실리콘 박막으로 이루어지고 상기 제 2 액티브패턴은 다결정 실리콘 박막으로 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 액정표시장치의 구조를 개략적으로 나타내는 평면도로서, 어레이 기판에 구동회로부를 집적시킨 구동회로 일체형 액정표시장치를 예를 들어 나타내고 있다.
도면에 도시된 바와 같이, 구동회로 일체형 액정표시장치(100)는 크게 어레이 기판(110)과 컬러필터 기판(105) 및 상기 어레이 기판(110)과 컬러필터 기판(105) 사이에 형성된 액정층(미도시)으로 이루어져 있다.
상기 어레이 기판(110)은 단위 화소들이 매트릭스 형태로 배열된 화상표시 영역인 화소부(135)와 상기 화소부(135)의 외곽에 위치한 게이트 구동회로부(132)와 데이터 구동회로부(131)로 구성된 구동회로부(130)로 이루어져 있다.
이때, 도면에는 도시하지 않았지만, 상기 어레이 기판(110)의 화소부(135)는 기판(110) 위에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소 자인 박막 트랜지스터 및 상기 화소영역에 형성된 화소전극으로 구성된다.
상기 화소용 박막 트랜지스터는 화소전극에 신호전압을 인가하고 차단하는 스위칭소자로 전계에 의하여 전류의 흐름을 조절하는 일종의 전계 효과 트랜지스터(Field Effect Transistor; FET)이다.
상기 어레이 기판(110)의 구동회로부(130)는 컬러필터 기판(105)에 비해 돌출한 화소부(135) 외곽에 위치하는데, 상기 어레이 기판(110)의 일측 장(長)변에 데이터 구동회로부(131)가 위치하며, 상기 어레이 기판(110)의 일측 단(短)변에 게이트 구동회로부(132)가 위치하게 된다.
이때, 상기 데이터 구동회로부(131)와 게이트 구동회로부(132)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS 구조의 박막 트랜지스터를 사용하게 된다.
참고로, 상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 MOS 구조로 된 집적회로의 일종으로 P 채널과 N 채널의 트랜지스터를 필요로 하며 속도와 밀도의 특성은 NMOS와 PMOS의 중간 형태를 나타낸다.
상기 게이트 구동회로부(132)와 데이터 구동회로부(132)는 각각 게이트라인과 데이터라인을 통해 화소전극에 주사신호 및 데이터신호를 공급하기 위한 장치로써, 외부신호 입력단(미도시)과 연결되어 있어 상기 외부신호 입력단을 통하여 들어온 외부신호를 조절하여 상기 화소전극에 출력하는 역할을 한다.
또한, 도면에는 도시하지 않았지만 상기 컬러필터 기판(105)의 화상표시 영역(135)에는 컬러를 구현하는 컬러필터와 상기 어레이 기판(110)에 형성된 화소전 극의 대향전극인 공통전극이 형성되어 있다.
이와 같이 구성된 상기 어레이 기판(110)과 컬러필터 기판(105)은 스페이서(spacer)(미도시)에 의해 일정하게 이격되도록 셀갭(cell gap)이 마련되고, 화상표시영역(135)의 외곽에 형성된 실 패턴(seal pattern)(미도시)에 의해 합착되어 단위 액정표시패널을 구성하게 된다.
박막 트랜지스터는 상기 어레이 기판(110)의 화소부(135)의 각 단위화소, 즉 게이트라인과 데이터라인의 교차영역 및 데이터 구동회로부(131)와 게이트 구동회로부(132)로 이루어진 구동회로부(130)의 소정영역에 형성되게 되는데, 본 발명에서는 상기 화소부(135)에 비정질 실리콘 박막 트랜지스터를 형성하며 상기 구동회로부(130)에는 다결정 실리콘 박막 트랜지스터를 형성하게 된다.
이때, 상기 다결정 실리콘 박막 트랜지스터는 상기 비정질 실리콘 박막 트랜지스터 제조공정을 변형시키지 않는 범위 내에서 상기 제조공정을 통해 상기 비정질 실리콘 박막 트랜지스터와 동시에 형성하게 되는데, 이를 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로서, 특히 박막 트랜지스터를 포함하는 구동회로부와 화소부의 일부를 나타내고 있다.
이때, 도면 좌측의 구동회로부에는 채널층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터를 형성하고, 도면 우측의 화소부에는 채널층으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 형성한 경우를 예 를 들어 나타내고 있다.
도면에 도시된 바와 같이, 구동회로부의 어레이 기판에는 게이트전극(121D)과 소오스/드레인전극(122D, 123D) 및 액티브패턴(미도시)으로 구성되는 구동회로부 박막 트랜지스터가 형성되어 있으며, 상기 구동회로부 박막 트랜지스터의 게이트전극(121D) 및 소오스/드레인전극(122D, 123D)에 전기적으로 접속되어 신호를 인가하는 제 1 회로라인(116D) 및 제 2 회로라인(117D)이 배치되어 있다.
이때, 상기 제 2 회로라인(116D)에 접속된 소오스전극(122D)은 제 1 연결전극(190A)을 통해 상기 액티브패턴의 소오스영역과 전기적으로 연결되며, 상기 드레인전극(123D)은 제 2 연결전극(190B)을 통해 상기 액티브패턴의 드레인영역과 전기적으로 연결되게 된다. 또한, 상기 제 1 회로라인(116D)에 접속된 게이트전극(121D)은 다른 회로소자와의 신호 전달을 위해 제 3 연결전극(190C)과 전기적으로 연결되어 있다.
또한, 화소부의 어레이 기판에는 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 화소부 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.
이때, 실제의 화소부 어레이 기판에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만, 설명의 편의를 위해 도면에는 하나의 화소영역과 인접한 화소영역의 일부를 나타내고 있다.
상기 화소부 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(미도시), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 화소부 박막 트랜지스터는 게이트전극과 소오스/드레인전극(122, 123)의 절연을 위한 절연막(미도시) 및 상기 게이트전극에 공급되는 게이트 전압에 의해 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다.
이때, 상기 소오스전극(122)의 일부는 데이터라인(117)과 연결되며, 상기 드레인전극(123)의 일부는 제 1 콘택홀(180A)을 통해 화소전극(118)에 연결되게 된다.
또한, 전단 게이트라인(116)의 일부는 해당 화소영역으로 연장되어 스토리지 제 1 전극(미도시)을 구성하여, 상기 화소영역의 화소전극(118)과 스토리지 커패시터를 형성하게 된다. 즉, 상기 게이트라인(116)과 오버랩되는 화소전극(118)은 제 2 콘택홀(180B)을 통해 하부의 스토리지 제 2 전극(140B)과 전기적으로 연결되어, 상기 스토리지 제 1 전극과 스토리지 제 2 전극(140B) 사이에 스토리지 커패시터를 형성하게 된다.
상기 화소부 박막 트랜지스터는 액티브패턴으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터로 구성되며, 상기 구동회로부 박막 트랜지스터는 액티브패턴으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터로 구성된다. 또한, 상기 화소부의 비정질 실리콘 박막 트랜지스터는 스태거드 구조로 형성하며, 상기 구동회로부의 다결정 실리콘 박막 트랜지스터는 코플라나 구조로 형성하게 되는데, 본 실시예에서는 화소부의 게이트전극 형성시 상기 게이트전극용 도전물질로 구동회로부에 소오스/드레인전극을 형성하고 화소부의 에치스타퍼 형성시 상기 에치스타퍼용 절연물질로 구동회로부에 게이트절연막을 형성함으로써 구동회로부의 다결정 실리콘 박막 트랜지스터를 상기 화소부의 비정질 실리콘 박막 트랜지스터의 제조공정을 변형시키지 않는 범위 내에서 제작할 수 있게 된다.
참고로, 도면부호 180C~180G는 구동회로부의 제 3 콘택홀 내지 제 7 콘택홀을 나타내고 있다.
이하, 이와 같이 구성되는 액정표시장치의 제조공정을 도면을 참조하여 상세히 설명한다.
도 5a 내지 도 5g는 도 4에 도시된 어레이 기판의 IVa-IVa' 및 IVb-IVb'선에 따른 제조공정을 순차적으로 나타내는 평면도이며, 도 6a 내지 도 6g는 도 4에 도시된 어레이 기판의 IVa-IVa' 및 IVb-IVb'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
이때, 도 6a 내지 도 6g는 좌측에서부터 차례대로 구동회로부, 화소부 및 패드부의 어레이 기판의 제조공정을 순차적으로 나타내고 있다.
도 5a 및 6a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 포토리소그래피공정(제 1 마스크공정)을 이용하여 구동회로부에 제 1 회로라인(117D)과 소오스/드레인전극(122D, 123D)을 형성하고 화소부에 게이트라인(116)과 게이트전극(121) 및 스토리지 제 1 전극(140A)을 형성하며, 패드부에 게 이트패드(150)를 형성한다.
이때, 상기 구동회로부의 소오스전극(122D)은 상기 제 1 회로라인(117D)의 일부로부터 연장, 형성되며, 상기 화소부의 게이트전극(121)과 스토리지 제 1 전극(140A)은 상기 게이트라인(116)의 일부로부터 연장, 형성되게 된다.
또한, 상기 구동회로부의 제 1 회로라인(117D)과 소오스/드레인전극(122D, 123D), 화소부의 게이트라인(116)과 게이트전극(121) 및 스토리지 제 1 전극(140A) 및 패드부의 게이트패드(150)는 동일한 도전물질을 이용하여 제 1 마스크공정을 통해 형성되게 된다. 즉, 상기 화소부에는 스태거드 구조의 비정질 실리콘 박막 트랜지스터를 형성하는 동시에 상기 구동회로부에는 코플라나 구조의 다결정 실리콘 박막 트랜지스터를 형성하기 위해서, 화소부에 게이트라인(116)과 게이트전극(121)을 형성하는 과정에서 상기 게이트금속을 이용하여 구동회로부에 소오스/드레인전극(122D, 123D)을 형성하는 것이다.
상기 구동회로부의 제 1 회로라인(117D)과 소오스/드레인전극(122D, 123D), 화소부의 게이트라인(116)과 게이트전극(121) 및 스토리지 제 1 전극(140A) 및 패드부의 게이트패드(150)는 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 도전물질로 형성할 수 있다.
이후, 도 5b 및 도 6b에 도시된 바와 같이, 상기 기판(110) 전면에 제 1 절연막(115A)을 형성한다. 상기 제 1 절연막(115A)은 화소부의 박막 트랜지스터에서 게이트절연막의 역할을 하게 되며, 구동회로부에서는 후술할 결정화공정을 위한 버 퍼층의 역할을 하게된다.
그리고, 상기 제 1 절연막(115A) 전면에 비정질 실리콘 박막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 패터닝함으로써 화소부 및 구동회로부에 각각 액티브패턴(124, 124D)을 형성한다.
이때, 상기 구동회로부의 액티브패턴(124D) 영역의 비정질 실리콘 박막은 제 2 마스크공정의 전 또는 후에 결정화공정을 진행함으로써 다결정 실리콘 박막으로 결정화되게 된다. 상기 구동회로부의 비정질 실리콘 박막의 결정화로 여러 가지 결정화 방식을 이용할 수 있으며, 레이저를 이용하는 레이저 어닐링방법을 이용하는 경우에는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 주로 이용되나, 근래에는 그레인(grain)을 수평방향으로 성장시켜 결정화특성을 획기적으로 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법을 이용할 수도 있다.
상기 순차적 수평결정화는 그레인이 액상(liquid phase) 실리콘과 고상(solid phase) 실리콘의 경계면에서 상기 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사범위를 적절하게 조절하여 그레인을 소정의 길이만큼 측면 성장시킴으로써 실리콘 그레인의 크기를 향상시킬 수 있는 결정화방법이다.
다음으로, 도 5c 및 도 6c에 도시된 바와 같이, 상기 기판(110) 전면에 실리콘산화막(SiO2)과 같은 절연물질을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 절연물질을 선택적으로 패터닝함으로써 구동회로부에 게이트절연막(160A)을 형성하고 화소부에 에치스타퍼(etch stopper)(160B)를 형성한다. 즉, 본 발명은 비정질 실리콘 박막 트랜지스터의 제조공정을 변형시키기 않는 범위 내에서 상기 비정질 실리콘 박막 트랜지스터의 제조공정을 이용하여 화소부에 비정질 실리콘 박막 트랜지스터를 형성하는 동시에 구동회로부에 다결정 실리콘 박막 트랜지스터를 형성하기 위해 제 3 마스크공정을 통해 구동회로부에 게이트절연막(160A)을 형성하는 과정에서 상기 절연물질을 화소부의 에치스타퍼(160B)로 이용하게 된다.
다음으로, 도 5d 및 도 6d에 도시된 바와 같이, 상기 기판(110) 전면에 차례대로 n+ 비정질 실리콘 박막과 도전막을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 도전막과 n+ 비정질 실리콘 박막을 선택적으로 패터닝함으로써 구동회로부의 상기 게이트절연막(160A) 상부에 게이트전극(121D)을 형성하고 화소부에 오믹-콘택층(125)과 소오스/드레인전극(122, 123) 및 스토리지 제 2 전극(140B)을 형성하며, 패드부에 데이터패드(155)를 형성한다.
이때, 구동회로부에는 상기 게이트전극(121D)과 연결되는 제 2 회로라인(116D)이 형성되며, 화소부에는 상기 소오스전극(122)과 연결되는 데이터라인(117)이 형성되게 된다.
또한, 상기 구동회로 및 패드부에는 n+ 비정질 실리콘 박막(125D, 125P)이 상기 구동회로부 게이트전극(121D) 및 데이터패드(155)와 동일한 형태로 패터닝되어 남아있게 되며, 화소부의 n+ 비정질 실리콘 박막은 화소부의 액티브패턴(124)의 소정영역과 후술할 소오스/드레인전극간의 오믹-콘택을 형성하기 위한 오믹-콘택층(125)을 이루게 된다. 이때, 화소부의 액티브패턴(124) 상부에는 에치스타퍼(160B)가 형성되어 있어 상기 에치스타퍼(160B) 표면까지만 상기 n+ 비정질 실리콘 박막이 제거되게 된다.
또한, 상기 화소부의 스토리지 제 2 전극(140B)은 그 하부의 스토리지 제 1 전극(140A)과 오버랩되어 제 1 절연막(115A)을 사이에 두고 스토리지 커패시터를 구성하게 된다.
그리고, 도 5e 및 도 6e에 도시된 바와 같이, 화소부 및 패드부는 쉐도우 마스크(shadow mask)와 같이 일부의 광을 차단할 수 있는 차단판(170)을 이용하여 가린 후, 구동회로부에만 고농도 불순물 이온을 도핑함으로서 액티브패턴(124D)의 소정영역에 소오스영역(124DS)과 드레인영역(124DD)을 형성한다.
이때, 상기 구동회로부의 게이트전극(121D)은 액티브패턴(124D)의 채널영역(124DC)으로 도펀트(dopant)가 침투하는 것을 방지하는 이온-스타퍼(ion stopper)의 역할을 하게 된다.
상기 액티브패턴(124D)의 전기적 특성은 주입되는 도펀트의 종류에 따라 바뀌게 되며, 상기 주입되는 도펀트가 붕소(B) 등의 3족 원소에 해당하면 P 타입 박막 트랜지스터로 인(P) 등의 5족 원소에 해당하면 N 타입 박막 트랜지스터로 동작을 하게 된다.
이때, 본 실시예에서는 구동회로부에 n+ 불순물 이온을 도핑함으로써 N 타입 박막 트랜지스터를 구성하는 경우를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 본 실시예와 같이 구동회로부에 N 타입 박막 트랜지스터를 구성하는 경우에는, 상기 구동회로부의 게이트전극(121D)을 하부의 게이트절연막(160A)에 비해 그 폭을 좁도록 패터닝하여 일부의 불순물 이온이 상기 폭에 해당하는 게이트절연막(160A)을 통과하여 액티브패턴(124D)에 주입되게 함으로써 상기 소오스/드레인영역(124DS, 124DD)과 채널영역(124DC) 사이에 각각 엘디디영역(124DL)이 형성되게 할 수 있다.
다음으로, 도 5f 및 도 6f에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 절연막(115B)을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 화소부의 제 2 절연막(115B)의 일부 영역을 제거하여 상기 드레인전극(123)의 일부를 노출시키는 제 1 콘택홀(180A)과 스토리지 제 2 전극(140B)의 일부를 노출시키는 제 2 콘택홀(180B)을 형성하는 동시에 구동회로부의 제 2 절연막(115B)의 일부 영역을 제거하여 구동회로부 게이트전극(121D)의 일부를 노출시키는 제 3 콘택홀(180C)과 액티브패턴의 소오스/드레인영역(124DS, 124DD)의 일부를 노출시키는 제 4 콘택홀(180D) 및 제 5 콘택홀(180E)을 형성하고 제 2 절연막(115b)과 제 1 절연막(115A)의 일부영역을 제거하여 구동회로부의 소오스/드레인전극(122D, 123D)의 일부를 노출시키는 제 6 콘택홀(180F) 및 제 7 콘택홀(180G)을 형성한다.
또한, 패드부의 제 2 절연막(115B)과 제 1 절연막(115A)의 일부영역을 제거하여 게이트패드(150)의 일부를 노출시키는 제 8 콘택홀(180H)을 형성하고 제 2 절연막(115B)의 일부영역을 제거하여 데이터패드(155)의 일부를 노출시키는 제 9 콘택홀(180I)을 형성한다.
이때, 상기 구동회로부의 제 4 콘택홀(180D)과 제 6 콘택홀(180F)은 구동회로부의 소오스영역(124DS)과 소오스전극(122D)을 전기적으로 연결시키기 위하여 형성하며, 상기 구동회로부의 제 5 콘택홀(180E)과 제 7 콘택홀(180G)은 구동회로부의 드레인영역(124DD)과 드레인전극(123D)을 전기적으로 연결시키기 위하여 형성하게 된다. 즉, 구동회로부의 다결정 실리콘 박막 트랜지스터를 화소부의 비정질 실리콘 박막 트랜지스터와 동일한 제조공정을 통해 형성하기 위해 최하층에 형성한 소오스/드레인전극(122D, 123D)은 상기 제 4 콘택홀(180D) 내지 제 7 콘택홀(180G)을 통해 후술할 연결전극을 이용하여 소오스/드레인영역(124DS, 124DD)과 전기적으로 연결되게 된다.
그리고, 도 5g 및 도 6g에 도시된 바와 같이, 상기 기판(110) 전면에 투명한 도전물질을 증착한 후, 포토리소그래피공정(제 6 마스크공정)을 이용하여 선택적으로 패터닝함으로써 화소부의 화소영역에 상기 제 1 콘택홀(180A)을 통해 드레인전극(123)과 연결되며 제 2 콘택홀(180B)을 통해 스토리지 제 2 전극(140B)에 연결되는 화소전극(118)을 형성하며, 구동회로부에 상기 제 4 콘택홀(180D)과 제 6 콘택홀(180F)을 통해 구동회로부의 소오스영역(124DS)과 소오스전극(122D)을 전기적으로 연결시키는 제 1 연결전극(190A)을 형성하고 상기 제 5 콘택홀(180E)과 제 7 콘택홀(180G)을 통해 구동회로부의 드레인영역(124DD)과 드레인전극(123D)을 전기적으로 연결시키는 제 2 연결전극(190B)을 형성한다.
또한, 상기 구동회로부에 상기 제 3 콘택홀(180C)을 통해 구동회로부의 게이트전극(121D)에 전기적으로 연결되어 외부로 노출시키는 제 3 연결전극(190C)을 형 성하고, 패드부에는 상기 제 8 콘택홀(180H) 및 제 9 콘택홀(180I)을 통해 각각 게이트패드(150) 및 데이터패드(155)에 전기적으로 연결되어 외부로 노출시키는 게이트패드전극(151) 및 데이터패드전극(156)을 형성한다.
이때, 상기 투명한 도전물질은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투과율이 뛰어난 투명 도전물질을 이용할 수 있다.
이와 같이 본 실시예의 구동회로일체형 액정표시장치는 화소부의 비정질 실리콘 박막 트랜지스터의 제조공정을 변형시키지 않는 범위 내에서 구동회로부에 다결정 실리콘 박막 트랜지스터를 동시에 형성함으로써 제조공정의 추가 없이 패널 내에 드라이버 구동회로의 내장이 가능하게 된다.
또한, 일반적인 구동회로일체형 액정표시장치와는 달리 화소부는 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터로 구성해도 되므로, 결정화공정이 필요한 구동회로부에만 레이저 조사가 필요하여 기판 전면에 대한 레이저 결정화에 비해 생산성이 우수한 이점이 있다.
상기 제 1 실시예는 총 6번의 마스크공정을 통해 화소부 및 구동회로부에 각각 비정질 실리콘 박막 트랜지스터 및 다결정 실리콘 박막 트랜지스터를 형성한 경우를 예를 들어 나타내고 있으나, 본 발명은 이에 한정되는 것은 아니며 회절노광을 이용하여 액티브패턴과 구동회로부의 게이트절연막 및 화소부의 에치스타퍼를 동시에 형성함으로써 한번의 마스크공정을 감소시킬 수 있는데, 이를 다음의 제 2 실시예를 통해 상세히 설명한다.
도 7은 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.
이때, 도면 좌측의 구동회로부에는 채널층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터를 형성하고, 도면 우측의 화소부에는 채널층으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 형성한 경우를 예를 들어 나타내고 있다.
도면에 도시된 바와 같이, 구동회로부의 어레이 기판에는 게이트전극(221D, 221'D)과 소오스/드레인전극(222D, 223D) 및 액티브패턴(미도시)으로 구성되는 구동회로부 박막 트랜지스터가 형성되어 있으며, 상기 구동회로부 박막 트랜지스터의 게이트전극(221D, 221'D) 및 소오스/드레인전극(222D, 223D)에 전기적으로 접속되어 신호를 인가하는 제 1 회로라인(216D) 및 제 2 회로라인(217D)이 배치되어 있다.
이때, 상기 제 2 회로라인(216D)에 접속된 소오스전극(222D)은 제 1 연결전극(290A)을 통해 상기 액티브패턴의 소오스영역과 전기적으로 연결되며, 상기 드레인전극(223D)은 제 2 연결전극(290B)을 통해 상기 액티브패턴의 드레인영역과 전기적으로 연결되게 된다. 또한, 상기 제 1 회로라인(216D)에 접속된 게이트전극(221D, 221'D)은 다른 회로소자와의 신호 전달을 위해 제 3 연결전극(290C)과 전기적으로 연결되어 있다.
이때, 상기 구동회로부의 게이트전극(221D, 221'D)은 상기 제 1 실시예의 경우와는 다르게 절단되어 액티브패턴의 상부에 위치하는 제 1 게이트전극(221D)과 상기 제 1 회로라인(216D)으로부터 연장, 형성되는 제 2 게이트전극(221'D)으로 구성되며, 전술한 바와 같이 상기 제 1 게이트전극(221D) 및 제 2 게이트전극(221'D)은 제 3 연결전극(290C)을 통해 전기적으로 연결되게 된다. 이와 같이 구동회로부의 게이트전극(221D, 221'D)을 액티브패턴을 사이로 절단하여 형성하는 이유는 회절노광을 이용한 한번의 마스크공정으로 액티브패턴과 게이트절연막을 형성하는 과정에서, 상기 제 1 실시예와는 다르게 상기 게이트절연막은 상기 액티브패턴과 동일한 폭(상하방향의 폭)으로 패터닝되게 되므로 상기 액티브패턴의 상, 하부면에서 발생하는 게이트전극과의 단락을 방지하기 위한 것이다.
또한, 화소부의 어레이 기판에는 종횡으로 배열되어 화소영역을 정의하는 게이트라인(216)과 데이터라인(217)이 형성되어 있다. 또한, 상기 게이트라인(216)과 데이터라인(217)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 화소부 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.
이때, 실제의 화소부 어레이 기판에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만, 설명의 편의를 위해 도면에는 하나의 화소영역과 인접한 화소영역의 일부를 나타내고 있다.
상기 화소부 박막 트랜지스터는 게이트라인(216)에 연결된 게이트전극(221), 데이터라인(217)에 연결된 소오스전극(222) 및 화소전극(218)에 연결된 드레인전극(223)으로 구성되어 있다. 또한, 상기 화소부 박막 트랜지스터는 게이트전극(221) 과 소오스/드레인전극(222, 223)의 절연을 위한 절연막(미도시) 및 상기 게이트전극(221)에 공급되는 게이트 전압에 의해 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다.
이때, 상기 소오스전극(222)의 일부는 데이터라인(217)과 연결되며, 상기 드레인전극(223)의 일부는 제 1 콘택홀(280A)을 통해 화소전극(218)에 연결되게 된다.
또한, 전단 게이트라인(216)의 일부는 해당 화소영역으로 연장되어 스토리지 제 1 전극(미도시)을 구성하여, 상기 화소영역의 화소전극(218)과 스토리지 커패시터를 형성하게 된다. 즉, 상기 게이트라인(216)과 오버랩되는 화소전극(218)은 제 2 콘택홀(280B)을 통해 하부의 스토리지 제 2 전극(240B)과 전기적으로 연결되어, 상기 스토리지 제 1 전극과 스토리지 제 2 전극(240B) 사이에 스토리지 커패시터를 형성하게 된다.
참고로, 도면부호 280C~280H는 구동회로부의 제 3 콘택홀 내지 제 8 콘택홀을 나타내고 있다.
이하, 이와 같이 구성되는 액정표시장치의 제조공정을 도면을 참조하여 상세히 설명한다.
도 8a 내지 도 8h는 도 7에 도시된 어레이 기판의 VIIa-VIIa' 및 VIIb-VIIb'선에 따른 제조공정을 순차적으로 나타내는 평면도이며, 도 9a 내지 도 9f는 도 7에 도시된 어레이 기판의 VIIa-VIIa' 및 VIIb-VIIb'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
이때, 도 9a 내지 도 9f는 좌측에서부터 차례대로 구동회로부, 화소부 및 패드부의 어레이 기판의 제조공정을 순차적으로 나타내고 있다.
도 8a 및 9a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(210) 위에 포토리소그래피공정(제 1 마스크공정)을 이용하여 구동회로부에 제 1 회로라인(217D)과 소오스/드레인전극(222D, 223D)을 형성하고 화소부에 게이트라인(216)과 게이트전극(221) 및 스토리지 제 1 전극(240A)을 형성하며, 패드부에 게이트패드(250)를 형성한다.
이때, 상기 구동회로부의 소오스전극(222D)은 상기 제 1 회로라인(217D)의 일부로부터 연장, 형성되며, 상기 화소부의 게이트전극(221)과 스토리지 제 1 전극(240A)은 상기 게이트라인(216)의 일부로부터 연장, 형성되게 된다.
이후, 도 9b에 도시된 바와 같이, 상기 기판(210) 전면에 차례대로 제 1 절연막(215A)과 비정질 실리콘 박막(220)을 형성한다.
이때, 상기 구동회로부의 비정질 실리콘 박막(220)은 부분적인 결정화공정을 진행함으로써 다결정 실리콘 박막으로 결정화되게 된다.
그리고, 상기 기판(210) 전면에 실리콘산화막과 같은 절연물질을 증착한 후, 회절노광을 이용한 포토리소그래피공정(제 2 마스크공정)으로 화소부 및 구동회로부에 각각 액티브패턴(224, 224D)을 형성하며, 구동회로부의 액티브패턴(224D) 상부에 게이트절연막(260A)을 형성하고 화소부의 액티브패턴(224) 상부에 에치스타퍼(260B)를 형성한다.
즉, 본 실시예는 상기 제 1 실시예의 제 2 마스크공정과 제 3 마스크공정의 두 번의 마스크공정을 회절노광을 이용함으로써 한번의 마스크공정으로 감소시킬 수 있게 되며, 이를 도면을 참조하여 상세히 설명한다.
도 10a 내지 도 10d는 도 9b에 있어서, 회절노광을 이용하여 액티브패턴과 화소부의 에치스타퍼 및 구동회로부의 게이트절연막을 형성하는 제 2 마스크공정을 구체적으로 나타내는 단면도이다.
도 10a에 도시된 바와 같이, 상기 제 1 절연막(215A)이 형성된 기판(210) 전면에 차례대로 실리콘 박막(220)과 실리콘산화막과 같은 절연물질로 이루어진 절연막(260)을 형성한 후, 상기 기판(210) 전면에 포토레지스트와 같은 감광성 물질로 이루어진 감광막(300)을 형성한다.
이후, 슬릿영역을 포함하는 회절마스크(M)를 통해 상기 감광막(300)에 광을 조사한다.
이때, 상기 회절마스크(M)에는 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 마스크(M)를 투과한 빛만이 감광막(300)에 조사되게 된다.
본 실시예에 사용한 회절마스크(M)는 제 2 투과영역(II)이 슬릿구조를 가지며, 상기 제 2 투과영역(II)을 통해 조사되는 노광량은 빛을 모두 투과시키는 제 1 투과영역(I)에 조사된 노광량보다 적게 된다. 따라서, 감광막(300)을 도포한 후 상기 감광막(300)에 부분적으로 슬릿영역(II)이 마련된 마스크(M)를 사용하여 노광, 현상하게 되면 상기 슬릿영역(II)에 남아있는 감광막의 두께와 제 1 투과영역(I) 또는 차단영역(III)에 남아있는 감광막의 두께가 다르게 되게된다.
이때, 상기 감광막(300)으로 포지티브 타입의 포토레지스트를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 차단영역(III)에 남아있는 감광막의 두께보다 적게 되며, 네거티브 타입의 포토레지를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 제 1 투과영역(I)에 남아있는 감광막의 두께보다 적게 되게된다
이때, 본 실시예에서는 포지티브 타입의 포토레지스트를 사용하였으나, 본 발명이 이에 한정되는 것은 아니며, 네거티브 타입의 포토레지스트를 사용할 수도 있다.
이어서, 상기 회절마스크(M)를 통해 노광된 감광막(300)을 현상하고 나면, 도 10b에 도시된 바와 같이, 상기 차단영역(III) 및 제 2 투과영역(II)을 통해 모든 광이 차단되거나 광이 일부가 차단된 영역에는 소정 두께의 감광막패턴(300A~300D)이 남아있게 되고, 광이 모두 조사된 제 1 투과영역(I)영역에는 감광막이 제거되어 절연막(260) 표면이 노출되게 된다.
이때, 상기 차단영역(III)을 통해 형성된 제 1 감광막패턴(300A)과 제 2 감광막패턴(300B)은 제 2 투과영역(II)에 형성된 제 3 감광막패턴(300C)과 제 4 감광막패턴(300D)보다 두껍게 형성되게 된다.
즉, 화소부의 게이트전극(221) 상부에는 제 1 두께의 제 1 감광막패턴(300A) 및 제 2 두께의 제 4 감광막패턴(300D)이 남아있게 되며, 구동회로부의 소오스전극(222D)과 드레인전극(223D) 사이의 소정영역 상부에는 제 1 두께의 제 2 감광막패 턴(300B) 및 제 2 두께의 제 3 감광막패턴(300C)이 남아있게 된다.
상기 화소부의 제 1 감광막패턴(300A)은 후술할 에치스타퍼를 패터닝하기 위한 것이며, 상기 구동회로부의 제 2 감광막패턴(300B)은 구동회로부의 게이트절연막을 패터닝하기 위한 것이다.
다음으로, 도 8b 및 도 10c에 도시된 바와 같이, 상기와 같이 형성된 감광막패턴(300A~300D)을 마스크로 하여, 그 하부에 형성된 절연막(260)과 실리콘 박막(220)을 선택적으로 제거하여 화소부 및 구동회로부에 각각 액티브패턴(224, 224D)을 형성한다.
그리고, 애슁공정을 실시하여 상기 제 2 투과영역(II)에 형성된 제 3 감광막패턴(300C)과 제 4 감광막패턴(300D)을 완전히 제거하게 되면, 도 8c 및 도 10d에 도시된 바와 같이, 상기 화소부의 제 1 감광막패턴(300A)과 구동회로부의 제 2 감광막패턴(300B)은 상기 제 2 투과영역(II)의 제 3 감광막패턴(300C)과 제 4 감광막패턴(300D) 두께만큼 제거된 제 3 두께의 제 5 감광막패턴(300A')과 제 6 감광막패턴(300B')으로 남아있게 된다.
이후, 상기 남아있는 감광막패턴(300A', 300B')을 마스크로 하여, 그 하부의 절연막을 패터닝하게 되면, 도 8d 및 도 9b에 도시된 바와 같이 구동회로부의 액티브패턴(224D) 상부에 게이트절연막(260A)이 형성되는 동시에 화소부의 액티브패턴(224) 상부에 에치스타퍼(260B)가 형성되게 된다.
이와 같이 화소부와 구동회로부의 액티브패턴(224, 224D)과 구동회로부의 게이트절연막(260A) 및 화소부의 에치스타퍼(260B)는 회절노광을 이용함으로써 상기 제 1 실시예의 경우에 비해 한번의 마스크공정을 감소시킬 수 있게 된다.
다음으로, 도 8e 및 도 9c에 도시된 바와 같이, 상기 기판(210) 전면에 차례대로 n+ 비정질 실리콘 박막과 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 도전막과 n+ 비정질 실리콘 박막을 선택적으로 패터닝함으로써 구동회로부의 상기 게이트절연막(260A) 상부에 게이트전극(221D, 221'D)을 형성하고 화소부에 오믹-콘택층(225)과 소오스/드레인전극(222, 223) 및 스토리지 제 2 전극(240B)을 형성하며, 패드부에 데이터패드(255)를 형성한다.
이때, 전술한 바와 같이 상기 구동회로부의 게이트전극(221D, 221'D)은 액티브패턴(224D)을 사이에 두고 제 1 게이트전극(221D)과 제 2 게이트전극(221'D)으로 절단되게 된다. 이는 상기 구동회로부 액티브패턴(224D)의 상, 하부면에서 발생하는 게이트전극과의 단락을 방지하기 위한 것이다.
이때, 구동회로부에는 상기 제 2 게이트전극(121'D)과 연결되는 제 2 회로라인(216D)이 형성되며, 화소부에는 상기 소오스전극(222)과 연결되는 데이터라인(217)이 형성되게 된다.
또한, 상기 구동회로 및 패드부에는 n+ 비정질 실리콘 박막(225D, 225P)이 상기 구동회로부 게이트전극(221D) 및 데이터패드(255)와 동일한 형태로 패터닝되어 남아있게 되며, 화소부의 n+ 비정질 실리콘 박막은 화소부의 액티브패턴(224)의 소정영역과 후술할 소오스/드레인전극간의 오믹-콘택을 형성하기 위한 오믹-콘택층(225)을 이루게 된다. 이때, 화소부의 액티브패턴(224) 상부에는 에치스타퍼(260B)가 형성되어 있어 상기 에치스타퍼(260B) 표면까지만 상기 n+ 비정질 실리콘 박막 이 제거되게 된다.
또한, 상기 화소부의 스토리지 제 2 전극(240B)은 그 하부의 스토리지 제 1 전극(240A)과 오버랩되어 제 1 절연막(215A)을 사이에 두고 스토리지 커패시터를 구성하게 된다.
그리고, 도 8f 및 도 9d에 도시된 바와 같이, 화소부 및 패드부는 차단판(270)을 이용하여 가린 후, 구동회로부에만 고농도 불순물 이온을 도핑함으로서 액티브패턴(224D)의 소정영역에 소오스영역(224DS)과 드레인영역(224DD)을 형성한다.
이때, 본 실시예와 같이 구동회로부에 N 타입 박막 트랜지스터를 구성하는 경우에는, 상기 구동회로부의 제 1 게이트전극(221D)을 하부의 게이트절연막(260A)에 비해 그 넓이를 좁도록 패터닝하여 일부의 불순물 이온이 상기 폭에 해당하는 게이트절연막(260A)을 통과하여 액티브패턴(224D)에 주입되게 함으로써 상기 소오스/드레인영역(224DS, 224DD)과 채널영역(224DC) 사이에 각각 엘디디영역(224DL)이 형성되게 할 수 있다.
다음으로, 도 8g 및 도 9e에 도시된 바와 같이, 상기 기판(210) 전면에 제 2 절연막(215B)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 화소부의 제 2 절연막(215B)의 일부 영역을 제거하여 상기 드레인전극(223)의 일부를 노출시키는 제 1 콘택홀(280A)과 스토리지 제 2 전극(240B)의 일부를 노출시키는 제 2 콘택홀(280B)을 형성하는 동시에 구동회로부의 제 2 절연막(215B)의 일부 영역을 제거하여 구동회로부 게이트전극(221D, 221'D)의 일부를 노출시키는 제 3 콘택홀(280C), 제 4 콘택홀(280D)과 액티브패턴의 소오스/드레인영역(224DS, 224DD) 의 일부를 노출시키는 제 5 콘택홀(280E) 및 제 6 콘택홀(280F)을 형성하고 제 2 절연막(215b)과 제 1 절연막(215A)의 일부영역을 제거하여 구동회로부의 소오스/드레인전극(222D, 223D)의 일부를 노출시키는 제 7 콘택홀(280G) 및 제 8 콘택홀(280H)을 형성한다.
또한, 패드부의 제 2 절연막(215B)과 제 1 절연막(215A)의 일부영역을 제거하여 게이트패드(250)의 일부를 노출시키는 제 9 콘택홀(280I)을 형성하고 제 2 절연막(215B)의 일부영역을 제거하여 데이터패드(255)의 일부를 노출시키는 제 10 콘택홀(280J)을 형성한다.
이때, 상기 구동회로부의 제 5 콘택홀(280E)과 제 7 콘택홀(280G)은 구동회로부의 소오스영역(224DS)과 소오스전극(222D)을 전기적으로 연결시키기 위하여 형성하며, 상기 구동회로부의 제 6 콘택홀(280F)과 제 8 콘택홀(280H)은 구동회로부의 드레인영역(224DD)과 드레인전극(223D)을 전기적으로 연결시키기 위하여 형성하게 된다. 즉, 구동회로부의 다결정 실리콘 박막 트랜지스터를 화소부의 비정질 실리콘 박막 트랜지스터와 동일한 제조공정을 통해 형성하기 위해 최하층에 형성한 소오스/드레인전극(222D, 223D)은 상기 제 5 콘택홀(280E) 내지 제 8 콘택홀(280H)을 통해 후술할 연결전극을 이용하여 소오스/드레인영역(224DS, 224DD)과 전기적으로 연결되게 된다.
그리고, 도 8h 및 도 9f에 도시된 바와 같이, 상기 기판(210) 전면에 투명한 도전물질을 증착한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 선택적으로 패터닝함으로써 화소부의 화소영역에 상기 제 1 콘택홀(280A)을 통해 드레인전 극(223)과 연결되며 제 2 콘택홀(280B)을 통해 스토리지 제 2 전극(240B)에 연결되는 화소전극(218)을 형성하며, 구동회로부에 상기 제 5 콘택홀(280E)과 제 7 콘택홀(280G)을 통해 구동회로부의 소오스영역(224DS)과 소오스전극(222D)을 전기적으로 연결시키는 제 1 연결전극(290A)을 형성하고 상기 제 6 콘택홀(280F)과 제 8 콘택홀(280H)을 통해 구동회로부의 드레인영역(224DD)과 드레인전극(223D)을 전기적으로 연결시키는 제 2 연결전극(290B)을 형성한다.
또한, 상기 구동회로부에 상기 제 3 콘택홀(280C)과 제 4 콘택홀(280D)을 통해 구동회로부의 제 1 게이트전극(221D)과 제 2 게이트전극(221'D)을 전기적으로 연결시켜 외부로 노출시키는 제 3 연결전극(290C)을 형성하고, 패드부에는 상기 제 9 콘택홀(280I) 및 제 10 콘택홀(280J)을 통해 각각 게이트패드(250) 및 데이터패드(255)에 전기적으로 연결되어 외부로 노출시키는 게이트패드전극(251) 및 데이터패드전극(256)을 형성한다.
이와 같이 제 2 실시예는 회절노광을 이용하여 액티브패턴과 구동회로부의 게이트절연막 및 화소부의 에치스타퍼를 하나의 마스크공정을 통해 형성함으로써 총 5번의 마스크공정으로 화소부에 비정질 실리콘 박막 트랜지스터를 형성하고 구동회로부에 다결정 실리콘 박막 트랜지스터를 형성할 수 있게 된다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 구동회로부에 코플라나 구조의 다결정 실리콘 박막 트랜지스터를 형성함으로써 고이동도 소자의 제작이 가능하여 드라이버 구동회로의 내장이 가능하게 된다.
또한, 상기의 구동회로부에 다결정 실리콘 박막 트랜지스터는 화소부의 비정질 실리콘 박막 트랜지스터의 제조공정을 변형시키지 않는 범위 내에서 동시에 형성함으로써 제조공정의 추가 없이 패널 내에 드라이버 구동회로의 내장이 가능하게 되어 제조공정 및 비용을 절감시키는 효과를 제공한다.
또한, 상기 화소부는 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터로 구성하게 되므로, 기판 전면에 대한 레이저 결정화가 필요한 일반적인 구동회로일체형 액정표시장치에 비해 생산성이 우수한 효과를 제공한다.
Claims (61)
- 화소부와 구동회로부로 구분되는 기판을 제공하는 단계;상기 기판의 구동회로부에 소오스/드레인전극을 형성하며, 화소부에 게이트전극과 게이트라인을 형성하는 단계;상기 기판 위에 제 1 절연막을 형성하는 단계;상기 기판의 화소부에 비정질 실리콘 박막으로 이루어진 제 1 액티브패턴을 형성하며, 상기 기판의 구동회로부에 다결정 실리콘 박막으로 이루어진 제 2 액티브패턴을 형성하는 단계;상기 구동회로부의 제 2 액티브패턴 상부에 제 2 절연막으로 이루어진 게이트절연막을 형성하며, 상기 화소부의 제 1 액티브패턴 상부에 상기 제 2 절연막으로 이루어진 에치스타퍼를 형성하는 단계;상기 구동회로부의 게이트절연막 상부에 게이트전극을 형성하며, 화소부의 제 1 액티브패턴 상부에 오믹-콘택층과 소오스/드레인전극을 형성하는 단계;상기 구동회로부에 고농도 불순물 이온을 주입하여 상기 구동회로부의 제 2 액티브패턴에 소오스/드레인영역을 형성하는 단계;상기 기판 전면에 제 3 절연막을 형성하는 단계; 및상기 기판의 화소부에 화소전극을 형성하며, 구동회로부에 상기 소오스영역과 소오스전극을 연결시키는 제 1 연결전극 및 상기 드레인영역과 드레인전극을 연결시키는 제 2 연결전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 기판의 구동회로부에 상기 소오스전극과 연결되는 제 1 회로라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장 치의 제조방법.
- 제 1 항에 있어서, 상기 기판의 화소부에 상기 게이트라인으로부터 연장되는 스토리지 제 1 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 구동회로부의 소오스/드레인전극 및 화소부의 게이트전극과 게이트라인은 제 1 도전물질을 이용하여 제 1 마스크공정을 통해 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 4 항에 있어서, 상기 제 1 마스크공정을 통해 상기 제 1 도전물질로 상기 화소부의 외곽에 게이트패드를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 기판에 제 1 액티브패턴과 제 2 액티브패턴을 형성하는 단계는상기 기판 전면에 비정질 실리콘 박막을 형성하는 단계;상기 구동회로부의 비정질 실리콘 박막을 선택적으로 결정화하여 다결정 실리콘 박막을 형성하는 단계; 및제 2 마스크공정을 통해 상기 비정질 실리콘 박막 및 다결정 실리콘 박막을 패터닝하여 화소부 및 구동회로부에 각각 상기 비정질 실리콘 박막으로 이루어진 제 1 액티브패턴 및 상기 다결정 실리콘 박막으로 이루어진 제 2 액티브패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 6 항에 있어서, 레이저결정화를 이용하여 상기 구동회로부의 비정질 실리콘 박막만을 선택적으로 결정화하여 다결정 실리콘 박막을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 기판 전면에 실리콘산화막으로 이루어진 제 2 절연막을 형성한 후, 제 3 마스크공정을 통해 상기 제 2 절연막을 패터닝하여 구동회로부에 게이트절연막을 형성하고 화소부에 에치스타퍼를 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 구동회로부의 게이트전극 및 화소부의 오믹-콘택층과 소오스/드레인전극을 형성하는 단계는상기 기판 전면에 n+ 비정질 실리콘 박막과 제 2 도전물질을 증착하는 단계; 및제 4 마스크공정을 통해 상기 제 2 도전물질과 n+ 비정질 실리콘 박막을 패터닝하여 구동회로부의 게이트절연막 상부에 게이트전극을 형성하며, 화소부의 제 1 액티브패턴 상부에 오믹-콘택층과 소오스/드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 9 항에 있어서, 상기 제 4 마스크공정을 통해 상기 제 2 도전물질로 구동회로부에 상기 구동회로부 게이트전극과 연결되는 제 2 회로라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 9 항에 있어서, 상기 제 4 마스크공정을 통해 상기 제 2 도전물질로 화소부에 상기 화소부 소오스전극과 연결되는 데이터라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 9 항에 있어서, 상기 제 4 마스크공정을 통해 상기 제 2 도전물질로 화소부의 스토리지 제 1 전극 상부에 스토리지 제 2 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 9 항에 있어서, 상기 제 4 마스크공정을 통해 상기 제 2 도전물질로 상기 화소부의 외곽에 데이터패드를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 9 항에 있어서, 상기 제 4 마스크공정을 통해 상기 화소부의 n+ 비정질 실리콘 박막을 패터닝하여 상기 화소부 제 1 액티브패턴 상부의 에치스타퍼를 노출시키며, 상기 제 1 액티브패턴의 소오스/드레인영역과 접속되어 오믹-콘택을 형성하는 오믹-콘택층을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 구동회로부에 고농도 불순물 이온을 주입하여 구동회로부의 제 2 액티브패턴에 소오스영역과 드레인영역을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 15 항에 있어서, 상기 화소부는 쉐도우 마스크와 같이 일부의 광을 차단할 수 있는 차단판을 이용하여 가린 후, 구동회로부에만 고농도 불순물 이온을 주입하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 15 항에 있어서, 상기 구동회로부의 게이트전극은 그 하부의 제 2 액티브패턴 내부로 도펀트가 침투하는 것을 차단하여 상기 제 2 액티브패턴의 중앙영역에 채널영역을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 17 항에 있어서, 상기 구동회로부의 게이트전극은 그 하부의 게이트절연막에 비해 그 폭이 좁도록 패터닝되어, 불순물 이온이 상기 폭에 해당하는 게이트절연막을 통과하여 상기 제 2 액티브패턴에 주입되어 상기 제 2 액티브패턴의 소오스/드레인영역과 채널영역 사이에 엘디디영역을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 화소부의 화소전극 및 구동회로부의 제 1 연결전극과 제 2 연결전극을 형성하는 단계는제 5 마스크공정을 통해 화소부의 제 3 절연막을 제거하여 화소부 드레인전극을 노출시키는 제 1 콘택홀을 형성하며, 구동회로부의 제 3 절연막을 제거하여 구동회로부 게이트전극을 노출시키는 제 2 콘택홀 및 액티브패턴의 소오스/드레인영역을 노출시키는 제 3 콘택홀과 제 4 콘택홀을 형성하고 상기 제 3 절연막과 제 1 절연막을 제거하여 구동회로부의 소오스/드레인전극을 노출시키는 제 5 콘택홀과 제 6 콘택홀을 형성하는 단계;상기 기판 전면에 투명한 제 3 도전물질을 증착하는 단계; 및제 6 마스크공정을 통해 상기 제 3 도전물질을 패터닝하여, 화소부에 상기 제 1 콘택홀을 통해 드레인전극과 연결되는 화소전극을 형성하며, 구동회로부에 상기 제 3 콘택홀과 제 5 콘택홀을 통해 구동회로부의 소오스영역과 소오스전극을 연결시키는 제 1 연결전극 및 상기 제 4 콘택홀과 제 6 콘택홀을 통해 구동회로부의 드레인영역과 드레인전극을 연결시키는 제 2 연결전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 19 항에 있어서, 상기 제 5 마스크공정을 통해 상기 화소부의 제 3 절연막을 제거하여 스토리지 제 2 전극을 노출시키는 제 7 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 20 항에 있어서, 상기 화소전극은 상기 제 7 콘택홀을 통해 스토리지 제 2 전극과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 19 항에 있어서, 상기 6 마스크공정을 통해 상기 제 3 도전물질로 형성하되, 상기 제 2 콘택홀을 통해 구동회로부의 게이트전극에 전기적으로 연결되어 외부로 노출시키는 제 3 연결전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 19 항에 있어서, 상기 제 5 마스크공정을 통해 상기 제 3 절연막과 제 1 절연막을 제거하여 게이트패드를 노출시키는 제 8 콘택홀을 형성하고 제 3 절연막을 제거하여 데이터패드를 노출시키는 제 9 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 23 항에 있어서, 상기 6 마스크공정을 통해 상기 제 3 도전물질로 형성하되, 상기 제 8 콘택홀과 제 9 콘택홀을 통해 각각 게이트패드 및 데이터패드에 전기적으로 연결되어 외부로 노출시키는 게이트패드전극 및 데이터패드전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 화소부와 구동회로부로 구분되는 기판을 제공하는 단계;상기 기판의 구동회로부에 소오스/드레인전극을 형성하며, 화소부에 게이트전극과 게이트라인을 형성하는 단계;상기 기판 위에 제 1 절연막을 형성하는 단계;회절노광을 이용하여 상기 기판의 화소부에 비정질 실리콘 박막으로 이루어진 제 1 액티브패턴을 형성하고 상기 기판의 구동회로부에 다결정 실리콘 박막으로 이루어진 제 2 액티브패턴을 형성하며, 상기 구동회로부의 제 2 액티브패턴 상부에 제 2 절연막으로 이루어진 게이트절연막을 형성하고 상기 화소부의 제 1 액티브패턴 상부에 상기 제 2 절연막으로 이루어진 에치스타퍼를 형성하는 단계;상기 구동회로부의 게이트절연막 상부에 게이트전극(제 1 게이트전극과 제 2 게이트전극)을 형성하며, 화소부의 제 1 액티브패턴 상부에 오믹-콘택층과 소오스/드레인전극을 형성하는 단계;상기 구동회로부에 고농도 불순물 이온을 주입하여 상기 구동회로부의 제 2 액티브패턴에 소오스/드레인영역을 형성하는 단계;상기 기판 전면에 제 3 절연막을 형성하는 단계; 및상기 기판의 화소부에 화소전극을 형성하며, 구동회로부에 상기 소오스영역과 소오스전극을 연결시키는 제 1 연결전극 및 상기 드레인영역과 드레인전극을 연결시키는 제 2 연결전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
- 제 25 항에 있어서, 상기 기판의 구동회로부에 상기 소오스전극과 연결되는 제 1 회로라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 25 항에 있어서, 상기 기판의 화소부에 상기 게이트라인으로부터 연장되는 스토리지 제 1 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 25 항에 있어서, 상기 구동회로부의 소오스/드레인전극 및 화소부의 게이트전극과 게이트라인은 제 1 도전물질을 이용하여 제 1 마스크공정을 통해 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 28 항에 있어서, 상기 제 1 마스크공정을 통해 상기 제 1 도전물질로 상기 화소부의 외곽에 게이트패드를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 25 항에 있어서, 상기 기판에 제 1 액티브패턴과 제 2 액티브패턴을 형성하며, 상기 구동회로부의 제 2 액티브패턴 상부에 게이트절연막 및 상기 화소부의 제 1 액티브패턴 상부에 에치스타퍼를 형성하는 단계는상기 기판 전면에 비정질 실리콘 박막을 형성하는 단계;상기 구동회로부의 비정질 실리콘 박막을 선택적으로 결정화하여 다결정 실리콘 박막을 형성하는 단계;상기 기판 전면에 실리콘산화막으로 이루어진 제 2 절연막을 형성하는 단계;상기 기판 전면에 포토레지스트와 같은 감광막을 형성하는 단계;광을 모두 투과시키는 제 1 투과영역과 광의 일부만 투과시키는 제 2 투과영역 및 광을 차단하는 차단영역이 마련된 마스크를 적용하여, 상기 화소부의 게이트전극 상부에 제 1 두께를 갖는 제 1 감광막패턴을 형성하고 상기 제 1 감광막패턴 좌우에 제 2 두께를 갖는 제 2 감광막패턴을 형성하며, 상기 구동회로부의 소오스전극과 드레인전극 사이 상부에 제 1 두께를 갖는 제 3 감광막패턴을 형성하고 상기 제 3 감광막패턴 좌우에 제 2 두께를 갖는 제 4 감광막패턴을 형성하는 단계;상기 제 1 감광막패턴 내지 제 4 감광막패턴을 마스크로 하여 상기 제 2 절연막과 비정질 실리콘 박막 및 다결정 실리콘 박막을 패터닝함으로써, 화소부 및 구동회로부에 각각 상기 비정질 실리콘 박막으로 이루어진 제 1 액티브패턴 및 상기 다결정 실리콘 박막으로 이루어진 제 2 액티브패턴을 형성하는 단계;상기 제 2 감광막패턴과 제 4 감광막패턴을 제거하는 단계; 및상기 남아있는 제 1 감광막패턴과 제 3 감광막패턴을 마스크로 하여 상기 제 2 절연막을 다시 패터닝하여 상기 제 1 액티브패턴과 제 2 액티브패턴 상부에 각각 상기 제 2 절연막으로 이루어진 에치스타퍼와 게이트절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 30 항에 있어서, 포지티브 타입의 감광막을 사용하는 경우에는 상기 마스크의 차단영역은 화소부의 에치스타퍼영역을 정의하고 구동회로부의 게이트절연막영역을 정의하며, 상기 제 2 투과영역은 상기 차단영역 좌우에 적용되어 화소부와 구동회로부에 각각 제 1 액티브패턴영역과 제 2 액티브패턴영역을 정의하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 30 항에 있어서, 상기 마스크는 광의 일부만 투과시키는 제 2 투광영역에 회절패턴이 형성되어 상기 제 1 두께보다 얇은 제 2 두께의 제 2 감광막패턴과 제 4 감광막패턴을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 30 항에 있어서, 상기 제 2 감광막패턴과 제 4 감광막패턴은 애슁공정을 통해 제거되며, 상기 제 1 감광막패턴과 제 2 감광막패턴은 상기 제 2 감광막패턴과 제 4 감광막패턴의 제 2 두께만큼만 제거된 제 3 두께로 남아있는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 30 항에 있어서, 레이저결정화를 이용하여 상기 구동회로부의 비정질 실리콘 박막만을 선택적으로 결정화하여 다결정 실리콘 박막을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 25 항에 있어서, 상기 구동회로부의 게이트전극 및 화소부의 오믹-콘택층과 소오스/드레인전극을 형성하는 단계는상기 기판 전면에 n+ 비정질 실리콘 박막과 제 2 도전물질을 증착하는 단계; 및제 3 마스크공정을 통해 상기 제 2 도전물질과 n+ 비정질 실리콘 박막을 패터닝하여 구동회로부의 게이트절연막 상부에 게이트전극을 형성하며, 화소부의 제 1 액티브패턴 상부에 오믹-콘택층과 소오스/드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 35 항에 있어서, 상기 제 3 마스크공정을 통해 상기 제 2 도전물질로 구동회로부에 상기 구동회로부 게이트전극과 연결되는 제 2 회로라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 36 항에 있어서, 상기 구동회로부의 게이트전극은 구동회로부의 제 2 액티브패턴을 사이로 절단되어, 상기 제 2 액티브패턴 상부에 위치하는 제 1 게이트전극 및 상기 제 2 회로라인에 연결되는 제 2 게이트전극으로 구성되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 35 항에 있어서, 상기 제 3 마스크공정을 통해 상기 제 2 도전물질로 화소부에 상기 화소부 소오스전극과 연결되는 데이터라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 35 항에 있어서, 상기 제 3 마스크공정을 통해 상기 제 2 도전물질로 화소부의 스토리지 제 1 전극 상부에 스토리지 제 2 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 35 항에 있어서, 상기 제 3 마스크공정을 통해 상기 제 2 도전물질로 상기 화소부의 외곽에 데이터패드를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 35 항에 있어서, 상기 제 3 마스크공정을 통해 상기 화소부의 n+ 비정질 실리콘 박막을 패터닝하여 상기 화소부 제 1 액티브패턴 상부의 에치스타퍼를 노출시키며, 상기 제 1 액티브패턴의 소오스/드레인영역과 접속되어 오믹-콘택을 형성하는 오믹-콘택층을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 25 항에 있어서, 상기 구동회로부에 고농도 불순물 이온을 주입하여 구동회로부의 제 2 액티브패턴 좌우에 소오스영역과 드레인영역을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 42 항에 있어서, 상기 화소부는 쉐도우 마스크와 같이 일부의 광을 차단할 수 있는 차단판을 이용하여 가린 후, 구동회로부에만 고농도 불순물 이온을 주입하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 42 항에 있어서, 상기 구동회로부의 게이트전극은 그 하부의 제 2 액티브패턴 내부로 도펀트가 침투하는 것을 차단하여 상기 제 2 액티브패턴의 중앙영역에 채널영역을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 44 항에 있어서, 상기 구동회로부의 게이트전극은 그 하부의 게이트절연막에 비해 그 폭이 좁도록 패터닝되어, 불순물 이온이 상기 폭에 해당하는 게이트절연막을 통과하여 상기 제 2 액티브패턴에 주입되어 상기 제 2 액티브패턴의 소오스/드레인영역과 채널영역 사이에 엘디디영역을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 25 항에 있어서, 상기 화소부의 화소전극 및 구동회로부의 제 1 연결전극과 제 2 연결전극을 형성하는 단계는제 4 마스크공정을 통해 화소부의 제 3 절연막을 제거하여 화소부 드레인전극을 노출시키는 제 1 콘택홀을 형성하며, 구동회로부의 제 3 절연막을 제거하여 구동회로부 제 1 게이트전극과 제 2 게이트전극을 노출시키는 제 2 콘택홀과 제 3 콘택홀 및 액티브패턴의 소오스/드레인영역을 노출시키는 제 4 콘택홀과 제 5 콘택홀을 형성하고 상기 제 3 절연막과 제 1 절연막을 제거하여 구동회로부의 소오스/드레인전극을 노출시키는 제 6 콘택홀과 제 7 콘택홀을 형성하는 단계;상기 기판 전면에 투명한 제 3 도전물질을 증착하는 단계; 및제 5 마스크공정을 통해 상기 제 3 도전물질을 패터닝하여, 화소부에 상기 제 1 콘택홀을 통해 드레인전극과 연결되는 화소전극을 형성하며, 구동회로부에 상기 제 4 콘택홀과 제 6 콘택홀을 통해 구동회로부의 소오스영역과 소오스전극을 연결시키는 제 1 연결전극 및 상기 제 5 콘택홀과 제 7 콘택홀을 통해 구동회로부의 드레인영역과 드레인전극을 연결시키는 제 2 연결전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 46 항에 있어서, 상기 제 4 마스크공정을 통해 상기 화소부의 제 3 절연막을 제거하여 스토리지 제 2 전극을 노출시키는 제 8 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 47 항에 있어서, 상기 화소전극은 상기 제 8 콘택홀을 통해 스토리지 제 2 전극과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 46 항에 있어서, 상기 5 마스크공정을 통해 상기 제 3 도전물질로 형성하되, 상기 제 2 콘택홀과 제 3 콘택홀을 통해 구동회로부의 제 1 게이트전극과 제 2 게이트전극을 연결시켜 외부로 노출시키는 제 3 연결전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 46 항에 있어서, 상기 제 4 마스크공정을 통해 상기 제 3 절연막과 제 1 절연막을 제거하여 게이트패드를 노출시키는 제 9 콘택홀을 형성하고 제 3 절연막을 제거하여 데이터패드를 노출시키는 제 10 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 50 항에 있어서, 상기 5 마스크공정을 통해 상기 제 3 도전물질로 형성하되, 상기 제 9 콘택홀과 제 10 콘택홀을 통해 각각 게이트패드 및 데이터패드에 전기적으로 연결되어 외부로 노출시키는 게이트패드전극 및 데이터패드전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 삭제
- 화소부와 구동회로부로 구분되는 기판;상기 기판의 화소부에 형성되되, 게이트전극과 게이트절연막과 제 1 액티브패턴 및 소오스/드레인전극으로 이루어진 비정질 실리콘 박막 트랜지스터; 및상기 기판의 구동회로부에 형성되되, 상기 화소부의 게이트전극과 게이트절연막과 제 1 액티브패턴 및 소오스/드레인전극이 형성된 각각의 층에 형성된 소오스/드레인전극과 에치스타퍼와 제 2 액티브패턴 및 게이트전극으로 이루어진 다결정 실리콘 박막 트랜지스터를 포함하며, 상기 제 1 액티브패턴은 비정질 실리콘 박막으로 이루어지고 상기 제 2 액티브패턴은 다결정 실리콘 박막으로 이루어진 것을 특징으로 하는 액정표시장치.
- 제 53 항에 있어서, 상기 구동회로부의 소오스/드레인전극은 상기 화소부의 게이트전극과 동일한 제 1 도전물질로 이루어진 것을 특징으로 하는 액정표시장치.
- 제 53 항에 있어서, 상기 구동회로부의 게이트전극은 상기 화소부의 소오스/드레인전극과 동일한 제 2 도전물질로 이루어진 것을 특징으로 하는 액정표시장치.
- 제 53 항에 있어서, 상기 에치스타퍼는 실리콘산화막과 같은 제 2 절연막으로 상기 화소부의 제 1 액티브패턴 상부에 형성되는 것을 특징으로 하는 액정표시장치.
- 제 56 항에 있어서, 상기 비정질 실리콘 박막 트랜지스터의 게이트절연막은 상기 제 2 절연막을 이용하여 상기 화소부의 에치스타퍼와 동일한 층에 상기 구동회로부의 제 2 액티브패턴과 게이트전극 사이에 형성되는 것을 특징으로 하는 액정표시장치.
- 제 53 항에 있어서, 상기 화소부의 드레인전극과 연결되며, 투명한 제 3 도전물질로 이루어진 화소전극을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
- 제 58 항에 있어서, 상기 제 3 도전물질을 이용하여 상기 화소전극과 동일층에 형성되되, 상기 구동회로부의 제 2 액티브패턴과 소오스/드레인전극을 연결시키는 제 1 연결전극 및 제 2 연결전극을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
- 제 58 항에 있어서, 상기 제 3 도전물질을 이용하여 상기 화소전극과 동일한 층에 형성되되, 상기 구동회로부의 게이트전극과 연결되어 외부로 노출시키는 제 3 연결전극을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040114393A KR100662789B1 (ko) | 2004-12-28 | 2004-12-28 | 액정표시장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040114393A KR100662789B1 (ko) | 2004-12-28 | 2004-12-28 | 액정표시장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060075586A KR20060075586A (ko) | 2006-07-04 |
| KR100662789B1 true KR100662789B1 (ko) | 2007-01-02 |
Family
ID=37168105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040114393A KR100662789B1 (ko) | 2004-12-28 | 2004-12-28 | 액정표시장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100662789B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101362008B1 (ko) * | 2006-12-23 | 2014-02-12 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조방법 |
| KR101502361B1 (ko) | 2008-08-06 | 2015-03-16 | 삼성디스플레이 주식회사 | 액정 표시 장치 |
| KR101065407B1 (ko) | 2009-08-25 | 2011-09-16 | 삼성모바일디스플레이주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| KR101073542B1 (ko) | 2009-09-03 | 2011-10-17 | 삼성모바일디스플레이주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| KR101679252B1 (ko) * | 2014-09-30 | 2016-12-07 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치 |
| KR102517447B1 (ko) * | 2015-12-30 | 2023-04-03 | 엘지디스플레이 주식회사 | 유기전계 발광표시장치 및 그 제조방법 |
| KR20220021084A (ko) * | 2020-08-12 | 2022-02-22 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
| KR20220031851A (ko) | 2020-09-04 | 2022-03-14 | 삼성디스플레이 주식회사 | 화소 및 이를 포함하는 표시 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223716A (ja) * | 1998-11-25 | 2000-08-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2003152191A (ja) * | 2001-11-16 | 2003-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
2004
- 2004-12-28 KR KR1020040114393A patent/KR100662789B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223716A (ja) * | 1998-11-25 | 2000-08-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2003152191A (ja) * | 2001-11-16 | 2003-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060075586A (ko) | 2006-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100662790B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR101177720B1 (ko) | 액정표시장치와 그 제조방법 | |
| JP4546444B2 (ja) | 液晶表示装置及びその製造方法 | |
| US7488979B2 (en) | Liquid crystal display device including driving circuit and method of fabricating the same | |
| KR101198127B1 (ko) | 액정표시장치와 그 제조방법 | |
| JP4271137B2 (ja) | 液晶表示装置のアレイ基板製造方法 | |
| KR20070049740A (ko) | 액정표시장치용 어레이기판과 그 제조방법 | |
| US8163606B2 (en) | Method of manufacturing liquid crystal display device | |
| KR100662789B1 (ko) | 액정표시장치 및 그 제조방법 | |
| US7173675B2 (en) | LCD display with contact hole and insulation layer above pixel electrode | |
| KR100491820B1 (ko) | 저온폴리실리콘 액정표시장치용 어레이 기판과 그 제조방법 | |
| KR101153297B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JP2008015460A (ja) | 液晶表示装置の製造方法及び液晶表示装置 | |
| KR101224049B1 (ko) | 액정표시장치의 제조방법 | |
| KR101198216B1 (ko) | 액정표시장치와 그 제조방법 | |
| KR101189136B1 (ko) | 액정표시장치용 어레이기판과 그 제조방법 | |
| KR20080055193A (ko) | 액정표시장치의 제조방법 | |
| KR20070049741A (ko) | 액정표시장치용 어레이기판과 그 제조방법 | |
| KR101061763B1 (ko) | 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 제조방법 | |
| KR101560415B1 (ko) | 액정표시장치의 제조방법 | |
| KR20080055195A (ko) | 액정표시장치의 제조방법 | |
| KR101130938B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR101244387B1 (ko) | 액정표시장치와 그 제조방법 | |
| KR20070033073A (ko) | 액정표시장치의 제조방법 | |
| KR100988575B1 (ko) | 다결정질 박막트랜지스터를 포함하는 반사형 액정표시장치용 어레이기판과 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141124 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20171116 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20181114 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20191113 Year of fee payment: 14 |