KR100988575B1 - 다결정질 박막트랜지스터를 포함하는 반사형 액정표시장치용 어레이기판과 제조방법 - Google Patents
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Abstract
본 발명은 다결정질 박막트랜지스터를 포함하는 반사형 액정표시장치용 어레이기판의 제조방법에 관한 것이다.
본 발명에 따른 반사형 액정표시장치는 표면이 요철형상인 반사전극을 형성하기 위해, 비정질 산화실리콘(SiO2)을 증착한 후 헤비이온(heavy ion, 예를 들면 phosphorous ion)을 도핑하는 공정을 통해 비정질 산화 실리콘막의 표면에 다수의 볼록형상을 형성한다.
다음으로, 상기 볼록형상이 구성된 비정질 막의 표면에 절연막을 증착한 후, 절연막의 상부에 금속을 증착하게 되면 난반사 효과를 얻을 수 있는 요철형상의 반사전극을 형성할 수 있다.
따라서, 요철을 형성함에 있어 마스크 공정이 필요치 않으므로, 마스크 수를 줄일 수 있어 공정시간 및 공정 비용을 절감할 수 있는 장점이 있다.
Description
도 1은 일반적인 구동회로부 일체형 액정패널을 개략적으로 도시한 평면도이고,
도 2a와 2b는 종래의 화소에 구성되는 스위칭 소자 및 구동회로를 구성하는 CMOS 소자의 단면도이고,
도 3a 내지 3i와 도 4a 내지 4i는 종래에 따른 스위칭 소자 및 CMOS소자를 포함한 구동회로 일체형 반사형 액정표시장치용 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이고,
도 5a 내지 도 5h와 도 6a 내지 도 6h는 본 발명에 따른 스위칭 소자 및 CMOS소자가 구성된 반사형 액정표시장치용 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 102 : 버퍼층
104, 106,108 : 제 1, 제 2, 제 3 다결정질 실리콘 패턴
110,112 : 게이트 절연막
114,116,118 : 제 1, 제 2 , 제 3 게이트 전극
124 : 층간절연막 136,138 : 제 1 소스, 드레인 전극
140,142 : 제 2 소스 및 드레인 전극
144,146 : 제 3 소스 및 드레인 전극
본 발명은 액정표시장치에 관한 것으로, 특히 다결정질 박막트랜지스터를 포함하는 반사형 액정표시장치용 어레이기판의 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 이미지를 얻는 표시장치이다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.
반면, 다결정질 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 다결정질 실리콘을 이용하여 기판에 직접 구동회로를 만들면 실장이 매우 간단해 지고 액정패널을 더욱 컴팩트하게 제작할 수 있는 장점이 있다.
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이기판의 개략도이다.
도시한 바와 같이, 절연 기판(10)은 크게 표시부(D1)와 비표시부(D2)로 정의될 수 있으며, 상기 표시부(D1)에는 다수의 화소(P)가 매트릭스 형태로 위치하고 각 화소마다 스위칭 소자(T) 및 이와 연결된 화소 전극(17)이 구성된다.
또한, 상기 화소(P)의 일 측을 따라 연장된 게이트 배선(12)과 이와는 수직하게 교차하는 데이터 배선(14)이 구성된다.
상기 비표시부(D2)에는 구동회로부(16,18)가 구성되는데, 구동회로부(16,18)는 기판(10)의 일측에 위치하여 상기 게이트 배선(12)에 신호를 인가하는 게이트 구동회로부(16)와, 이와는 평행하지 않은 기판(10)의 타측에 위치하여 상기 데이터 배선(14)에 신호를 인가하는 데이터 구동회로부(18)가 구성된다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(20)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(16,18)는 상기 외부신호 입력단(20)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(12,14)을 통해 화소부(P)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(16,18)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조의 박막트랜지스터로 구성된다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 사용된다.
도 2a 및 2b는 화소부 박막 트랜지스터와 구동회로부 CMOS구조 박막 트랜지스터의 단면을 각각 도시한 단면도이다.(A: 스위칭 박막트랜지스터의 단면도이고, B와 C는 n형 및 p형 박막트랜지스터가 조합된 CMOS 소자의 단면도.)
도 2a와 도 2b에 도시한 바와 같이, 절연 기판(30)상에 버퍼층(buffer layer)(32)이 구성되고, 기판의 스위칭 영역(A)과 구동 회로영역(B,C)에는 n형 박 막트랜지스터와, CMOS 소자(n형 박막트랜지스터와 p형 박막트랜지스터의 조합)가 위치한다.
전술한 각 박막트랜지스터의 단면적인 구성을 이하 설명한다.
도시한 바와 같이, 상기 버퍼층(32) 상부의 각 영역(A,B,C)에 제 1 다결정질 실리콘 패턴(34)과 제 2 다결정질 실리콘 패턴(36)과 제 3 다결정질 실리콘 패턴(38)이 구성된다.
상기 제 1 및 내지 제 3 다결정질 실리콘 패턴(34,36,38)은 다결정질 실리콘층을 패턴한 것이며, 각각은 제 1 액티브 영역(V1)과 제 2 액티브 영역(V2)으로 정의될 수 있다.
상기 제 1 내지 제 3 다결정질 실리콘 패턴(34,36,38)이 구성된 기판(30)의 전면에는 게이트 절연막(40)이 위치하고, 게이트 절연막(40)의 상부에는 상기 각 다결정질 실리콘 패턴(34,36,38)의 제 1 액티브 영역(V1)에 대응하여 각각 제 1 , 제 2, 제 3 게이트 전극(42,44,46)이 구성된다.
상기 제 1 내지 제 3 게이트 전극(42,44,46)이 형성된 기판(30)의 전면에 층간 절연막(52)이 구성되고, 상기 층간 절연막(52)과 그 하부의 게이트 절연막(40)이 식각되어 노출된 상기 각 다결정질 실리콘 패턴(34,36,38)의 각 제 2 액티브 영역(V2)과 접촉하는 제 1 소스 및 드레인 전극(60a,60b)과, 제 2 소스 및 드레인 전극(62a,62b)과 제 3 소스 및 드레인 전극(64a,64b)이 구성된다.
전술한 구성에서, 스위칭 영역(A)과 구동회로 영역(B,C)의 제 1 및 제 2 다결정질 실리콘 패턴(34,36)의 제 2 액티브 영역(V2)은 게이트 전극(42,44)과 근접한 양측에 n-이온이 도핑된 LDD(Lightly Doped Drain)영역(F)과, LDD영역을 제외한 영역에는 n+이온이 도핑된 오믹 콘택영역으로 구성된다.
상기 LDD영역(F)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로 구성되는 것이며, 이 영역은 도핑농도가 낮기 때문에 누설전류(Ioff)의 증가를 방지하여 온(on)상태의 전류의 손실을 막는 역할을 한다.
전술한 바와 같이 구성된, 스위칭 영역(A)의 n형 박막트랜지스터와, 구동회로 영역(B,C)에서 CMOS소자를 구성하는 n형 및 p형 박막트랜지스터는 단일 기판 상에 동일한 공정으로 제작된다.
전술한 바와 같이 다결정질 실리콘 박막트랜지스터를 스위칭 소자와 구동회로로 사용할 수 있으며 이하, 전술한 다결정질 실리콘 박막트랜지스터를 포함한 반사형 액정표시장치용 어레이기판의 제조방법을 설명한다.
반사형 액정표시장치는 도 1에서 언급한 화소 전극으로 투명한 금속을 사용하지 않고, 반사율이 뛰어난 불투명한 금속을 사용하며, 이러한 불투명한 금속을 통해 외부로부터 입사된 광을 반사하여 화상을 구현하므로, 별도의 인위적인 광원을 사용하지 않기 때문에 전력소비를 줄일 수 있는 장점이 있다.
도 3a 내지 도 3j와 도 4a 내지 도 4j는 각각 스위칭 박막트랜지스터와, CMOS소자를 포함하는 반사형 액정표시자치용 어레이기판의 제조공정을 종래에 따른 공정 순서로 도시한 공정 단면도이다.
먼저, 도 3a와 도 4a는 제 1 마스크 공정단계를 나타낸 도면으로 먼저, 기판(30)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과, N영역(B)과 P영역(C)으 로 구성된 구동회로 영역(B,C)을 정의하고 실리콘 절연물질(질화 실리콘(SiNX),산화 실리콘(SiO2))을 증착하여 버퍼층(32)을 형성한다.
상기 버퍼층(32)상부의 스위칭 영역(A)과 구동 회로 영역(N영역(B),P영역(C))의 상부에 제 1 마스크공정으로 패턴한, 제 1 다결정질 실리콘 패턴(34)과 제 2 다결정질 실리콘 패턴(36)과 제 3 다결정질 실리콘 패턴(38)을 형성한다.
상기 제 1 내지 제 3 다결정질 실리콘 패턴(34,36,38)은 다결정질 실리콘층으로 형성된 것이며, 편의상 각 패턴을 제 1 액티브 영역(V1)과 제 1 액티브 영역(V1) 양측에 위치하는 제 2 액티브 영역(V2)으로 정의한다.
도 3b와 도 4b는 제 2 마스크 공정 단계를 도시한 도면으로, 상기 제 1 내지 제 3 다결정질 실리콘 패턴(34,36,38)이 형성된 기판(30)의 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(40)을 형성한다.
상기 게이트 절연막(40)상부의 각 다결정질 실리콘 패턴(34,36,38)의 제 1 액티브 영역(V1)에 대응하여 제1, 제2, 제3 게이트 전극(42,44,46)을 각각 형성한다.
다음으로, 상기 제 1 내지 제 3 게이트 전극(42,44,46)을 도핑 방지막으로 하여, 상기 제 1 내지 제 3 다결정질 실리콘 패턴(34,36,38)의 제 2 액티브 영역(V2)에 n-이온(n형 이온의 도핑량이 매우 낮은 상태를 표기함)을 도핑하는 공정을 진행한다.
도 3c와 도 4c는 제 3 마스크 공정 단계를 나타낸 도면으로, 상기 스위칭 영역(A)과 구동회로 영역(B,C)의 N영역(B) 일부와 상기 P영역(C)의 전부를 각각 차폐 하는 제 1 내지 제 3 포토레지스트 패턴(48a,48b,48c)을 형성한다.
이때, 상기 제 1 내지 제 2 포토레지스트 패턴(48a,48b)은 제 1 및 제 2 게이트 전극(42,44)과, 각 게이트 전극(42,44)의 양측의 일정영역(F)을 더욱 포함하여 형성한다.
상기 제 1 및 제 2 게이트 전극(42,44)을 제외하고 제 1 및 제 2 포토레지스트 패턴(48a,48b)에 의해 더욱 차폐된 영역을 통상 LDD영역(F)으로 한다.
상기 제 1 내지 제 3 포토레지스트 패턴(48a,48b,48c)이 형성된 기판(30)의 전면에 n+도핑을 실시하여, 상기 제 1 다결정질 실리콘 패턴(34)과 제 2 다결정질 실리콘 패턴(36) 중 차폐되지 않는 제 2 액티브 영역(V2)에 n+이온이 도핑 되도록한다. 이 영역은 통상 오믹 콘택영역(ohmic contact area)으로 사용된다.
도 3d는 제 4 마스크 공정 단계를 나타낸 도면으로, 상기 스위칭 영역(A)과 N영역(B)의 제 1 및 제 2 다결정질 실리콘 패턴(34,36)에 n+를 도핑한 후, 상기 스위칭 영역(A)과 N영역(B)을 완전히 차폐하는 제 1,제 2 포토레지스트 패턴(50a,50b)을 제 4 마스크 공정으로 각각 형성한다.
다음으로, 상기 제 1 및 제 2 포토레지스트 패턴(50a,50b)이 형성된 기판(30)의 전면에 p+이온을 도핑하여, 상기 차폐되지 않는 구동회로 영역(B.C) 중 P영역(C)에 구성된 제 2 액티브 영역(V2)에 p+이온을 도핑하는 공정을 진행한다.
전술한 바와 같은 n+도핑 공정 및 p+도핑 공정을 통해, 상기 제 2 액티브 영역(V2)은 오믹콘택 영역의 역할을 하게 된다.
도 3e와 도 4e는 제 5 마스크 공정단계를 나타낸 도면으로, 상기 제 1 내지 제 3 게이트 전극(42,44,46)이 형성된 기판(30)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(Si02)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 스위칭 영역(A)에 구성된 제 1 다결정질 실리콘 패턴(34)의 양측(제 2 액티브 영역(V2))을 각각 노출하는 제 1 , 제 2 콘택홀(54a,54b)과, 상기 구동회로 영역(B,C)의 제 2 및 제 3 다결정질 실리콘 패턴(36,38)의 양측을 각각 노출하는 제 3, 제 4 콘택홀(56a,56b)과 제 5, 6콘택홀(58a,58b)을 형성한다.
도 3f와 도 4f는 제 6 마스크 공정 단계를 나타낸 도면으로, 상기 층간 절연막(52)이 형성된 기판(30)의 전면에 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 제 6 마스크로 패턴하여, 상기 제 1 내지 제 3 다결정질 실리콘 패턴(34,36,38)의 노출된 양측(제 2 액티브 영역(V2))과 각각 접촉하는 제 1 소스 및 드레인 전극(60a,60b)과, 제 2 소스 및 드레인 전극(62a,62b)과, 제 3 소스 및 드레인 전극(64a,64b)을 형성한다.
전술한 구성에서, 상기 스위칭 영역(A)과 구동회로 영역(B,C)의 N영역(A)에 구성되는 제 1 소스 및 드레인 전극(60a,60b)과 제 2 소스 및 드레인 전극(62a,62b)은 각각의 LDD영역(F)과 접촉하지 않도록 구성한다.
전술한 바와 같은 공정을 통해, 상기 스위칭 영역(A)에는 n형 다결정질박막트랜지스터를, 상기 회로구동 영역(B,C)에는 n형 및 p형 박막트랜지스터가 조합된 CMOS소자를 구성할 수 있다.
이하, 공정은 전술한 박막트랜지스터를 포함하는 반사형 어레이기판에서, 요철형상의 반사전극을 형성하는 공정을 설명한 것이다.
도 3g와 도 4g는 제 7 마스크 공정단계를 나타낸 도면으로, 상기 제 1 소스 및 드레인 전극(60a,60b)과 제 2 소스 및 드레인 전극(62a,62b)과 제 3 소스 및 드레인 전극(46a,64b)이 구성된 기판(30)의 전면에 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질그룹 중 선택된 하나를 도포하여 유기막(66)을 형성한다.
상기 유기막(66)은 일정한 두께를 얻기 위해 다수의 도포 공정을 통해 얻어진다.
상기 유기막(66)을 7 마스크 공정으로 패턴하여, 스위칭 영역이 속하는 액티브 영역에 다수의 요철패턴(68)을 형성한다.
이때, 포토 공정 직후의 요철패턴(68)은 단면적으로 사각형상이며, 이를 라운드 형상으로 만들기 위해 상기 패턴된 유기막을 멜팅하는 공정을 진행한다.
이와 같이 하면, 패턴된 사각형상의 요철이 라운드 형상이 된다.
다음으로, 상기 요철패턴(68)이 형성된 유기막의 상부에 투명한 유기물질을 한번 더 도포하여 제 2 유기막(70)을 형성하여, 상기 라운드 형상의 경사각을 맞춰주는 공정을 진행한다.
상기 제 2 유기막(70)을 도포한 후 도시하지는 않았지만, 상기 제 2 유기막(70)의 상부에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연 무질 그룹 중 선택된 하나를 증착하여 무기 절연막(미도시)을 형성하는 공정을 진행한다.
도 3h와 도 4h는 8마스크 공정 단계를 나타낸 도면으로 에 도시한 바와 같이, 8 마스크 공정을 통해 상기 제 2 유기막(70)과 제 1 유기막(68)의 패턴하는 공정을 진행하여, 상기 스위칭 소자의 드레인 전극(72)을 노출하는 콘택홀(72)을 형성하는 공정을 진행한다.
도 3i와 도 4i는 9마스크 공정을 나타낸 것으로 도시한 바와 같이, 상기 드레인 전극(60b)이 노출된 기판(30)의 전면에 알루미늄(Al)과 은(Ag)을 포함하는 반사율이 뛰어난 도전성 금속 그룹 중 선택된 하나를 증착하고 9마스크 공정으로 패턴하여, 상기 드레인 전극(60b)과 접촉하는 반사전극(74)을 형성한다.
상기 반사전극(74)은 앞서 공정에서 형성한 요철패턴을 따라 증착되었기 때문에 전면이 요철형상이 된다.
전술한 종래의 구동회로 일체형 반사형 액정표시장치 어레이기판의 제조공정에서는, 총 9개 이상의 마스크 공정으로 진행하게 된다. 상기 마스크 공정은 PR 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가되어 생산수율이 저하되고, 마스크 공정수가 많아질수록 불량 발생확률이 높아지는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명에서는 상기 다결정질 박막트랜지스터를 포함하는 반사형 액정표시장치용 어레이기판을 제작할 때, 별도의 포토 공정을 사용하지 않고 요철 패턴을 형성하는 것을 특징으로 한다.
즉, 앞서 언급한 다결정질 박막트랜지스터의 오믹 콘택층을 형성하기 위한 n+ 도핑공정 전 무기절연막인 게이트 절연막의 상부에 비정질 산화실리콘(SiO2)을 증착하여 불완전한 비정질 산화 실리콘막(부분적으로 결정질 실릴콘이 존재)을 형성한다.
상기 비정질 산화 실리콘막은 헤비이온(heavy ion)이 도핑되는 공정 중, 헤비이온이 통과하면서 비정질 성분을 결정질 성분쪽으로 밀리는 작용으로 인해 결정질 성분이 융기하여 볼록형상을 만드는 특징이 있다.
따라서, 이러한 볼록 형상을 요철패턴으로 활용하여 반사형 액정표시장치용 어레이 기판을 제작함에 있어 종래와 비교하여, 마스크 공정 및 그에 수반되는 다수의 공정을 생략함으로 써 공정시간을 단축하고 공정 비용을 줄여 생산성을 개선하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 다결정질박막트랜지스터를 포함하는 반사형 액정표시장치용 어레이기판은 기판을 화소 영역과 스위칭 영역으로 정의하는 단계와; 상기 스위칭 영역에 대응하는 기판의 일면에 섬형상의 다결정질 실리콘 패턴을 형성하는 단계와; 상기 다결정질 실리콘 패턴이 형성된 기판의 전면에, 산화 실리콘막과 비정질 산화 실리콘막이 적층된 게이트 절연막을 형성하는 단계와; 상기 다결정질 실리콘 패턴의 중심영역에 대응하는 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 기판의 전면에 n+이온을 도핑하여, 상기 비정질 산화실리콘막의 표면에 다수의 볼록형상을 형성하고, 상기 게이트 전극과 대응하지 않는 부분의 상기 다결정질 실리콘 패턴의 표면에 n+이온이 확산되도록 하는 단계와; 상기 볼록 형상이 형성된 기판의 전면에 볼록 형상의 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 패턴하여, 상기 게이트 전극의 양측에 대응하여 n+이온이 확산된 상기 다결정질 실리콘 패턴의 표면을 각각 노출하는 단계와; 상기 노출된 다결정질 실리콘 패턴과 접촉하고 상기 게이트 전극의 일측과 타측에 각각 위치하는 소스 전극과 드레인 전극과, 상기 드레인 전극에서 상기 화소 영역으로 연장된 요철형상의 반사전극을 형성하는 단계를 포함하는 반사형 액정표시장치용 어레이기판 제조방법을 제공한다.
이때, 상기 n+이온을 도핑하는 방법은 이온샤워(ion shower)방법이며, 상기 n+이온은 포스포러스(phosphorus,P)이온과 아세닉(Arsenic, As)이온을 포함하는 5족 원소에 해당하는 불순물 이온인 것을 특징으로 한다.
그리고, 상기 볼록형상의 표면을 식각처리 하여 곡률화 하는 단계를 포함하며, 상기 볼록형상의 표면을 식각처리하는 방법은 플라즈마 방법을 이용한 건식식각방법 또는 불소(HF)를 이용한 습식식각 방법인 것을 특징으로 한다.
또한, 상기 다결정질 실리콘 패턴과 기판 사이에 버퍼층을 형성하는 단계를 포함하며, 상기 버퍼층은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나로 형성된다.
또한, 본 발명은 기판을 화소 영역과 스위칭 영역으로 구성된 표시 영역과, 구동영역을 포함하는 비표시 영역으로 정의하는 단계와; 상기 스위칭 영역에 대응하여 제 1 다결정질 실리콘 패턴과, 상기 구동영역에 대응하여 제 2 및 제 3 다결정질 실리콘 패턴을 형성하는 단계와; 상기 제 1 내지 제 3 다결정질 실리콘 패턴이 형성된 기판의 전면에, 산화 실리콘막과 비정질 산화 실리콘막이 적층된 게이트 절연막을 형성하는 단계와; 상기 제 1 내지 제 3 다결정질 실리콘 패턴의 중심영역에 대응하는 게이트 절연막 상에 제 1 내지 제 3 게이트 전극을 형성하는 단계와;제 1 및 제 2 게이트 전극에 대응하는 영역을 제외한 제 1 및 제 2 다결정질 실리콘 패턴의 표면에 n+이온을 도핑하는 동시에, 상기 비정질 산화 실리콘막의 표면에 다수의 볼록형상을 형성하는 단계와; 상기 제 3 게이트 전극에 대응하는 영역을 제외한 제 3 다결정질 실리콘 패턴의 표면에 p+이온을 도핑하는 단계와; 상기 볼록 형상이 형성된 기판의 전면에 볼록 형상의 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 패턴하여, 상기 제 1 내지 제 3 게이트 전극 양측의 제 1 내지 제 3 다결정질 실리콘 패턴을 각각 노출하는 단계와; 상기 노출된 제 1 내지 제 3 다결정질 실리콘 패턴과 접촉하고 상기 제 1 내지 제 3 게이트 전극의 일측과 타측에 각각 위치하는 제 1 내지 제 3 소스 전극과 제 1 내지 제 3 드레인 전극과, 상기 스위칭 영역에 대응하여 구성된 제 1 드레인 전극에서 상기 화소 영역으로 연장된 요철형상의 반사전극을 형성하는 단계를 포함하는 구동회로 일체형 반사형 액정표시장치용 어레이기판 제조방법을 제공한다.
여기서, 상기 n+이온을 도핑하는 방법은 이온샤워(ion shower)방법이며, 상기 n+이온은 포스포러스(phosphorus,P)이온과 아세닉(Arsenic, As)이온을 포함하는 5족 원소에 해당하는 불순물 이온인 것을 특징으로 한다.
또한, 상기 볼록형상의 표면을 식각처리 하여 곡률화 하는 단계를 포함하며, 상기 볼록형상의 표면을 식각처리하는 방법은 플라즈마를 이용한 건식식각 방법 또는 불소(HF)를 이용한 습식식각 방법인 것을 특징으로 한다.
또한, 상기 제 1 내지 제 3 다결정질 실리콘 패턴과 기판 사이에 버퍼층을 형성하는 단계를 포함하며, 상기 버퍼층은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나로 형성된다.
여기서, 상기 n+이온을 도핑하기 전, 상기 제 1 내지 제 3 게이트 전극에 대응하는 영역을 제외한 제 1 내지 제 3 다결정질 실리콘 패턴의 표면에 n-이온(-는 도핑량이 극히 작음을 표시함)을 도핑하는 단계를 포함한다.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치의 박막 트랜지스터에 대하여 도면을 참조하여 설명한다.
이때, 상기 n+이온을 도핑하는 방법은 이온샤워(ion shower)방법이며, 상기 n+이온은 포스포러스(phosphorus,P)이온과 아세닉(Arsenic, As)이온을 포함하는 5족 원소에 해당하는 불순물 이온인 것을 특징으로 한다.
그리고, 상기 볼록형상의 표면을 식각처리 하여 곡률화 하는 단계를 포함하며, 상기 볼록형상의 표면을 식각처리하는 방법은 플라즈마 방법을 이용한 건식식각방법 또는 불소(HF)를 이용한 습식식각 방법인 것을 특징으로 한다.
또한, 상기 다결정질 실리콘 패턴과 기판 사이에 버퍼층을 형성하는 단계를 포함하며, 상기 버퍼층은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나로 형성된다.
또한, 본 발명은 기판을 화소 영역과 스위칭 영역으로 구성된 표시 영역과, 구동영역을 포함하는 비표시 영역으로 정의하는 단계와; 상기 스위칭 영역에 대응하여 제 1 다결정질 실리콘 패턴과, 상기 구동영역에 대응하여 제 2 및 제 3 다결정질 실리콘 패턴을 형성하는 단계와; 상기 제 1 내지 제 3 다결정질 실리콘 패턴이 형성된 기판의 전면에, 산화 실리콘막과 비정질 산화 실리콘막이 적층된 게이트 절연막을 형성하는 단계와; 상기 제 1 내지 제 3 다결정질 실리콘 패턴의 중심영역에 대응하는 게이트 절연막 상에 제 1 내지 제 3 게이트 전극을 형성하는 단계와;제 1 및 제 2 게이트 전극에 대응하는 영역을 제외한 제 1 및 제 2 다결정질 실리콘 패턴의 표면에 n+이온을 도핑하는 동시에, 상기 비정질 산화 실리콘막의 표면에 다수의 볼록형상을 형성하는 단계와; 상기 제 3 게이트 전극에 대응하는 영역을 제외한 제 3 다결정질 실리콘 패턴의 표면에 p+이온을 도핑하는 단계와; 상기 볼록 형상이 형성된 기판의 전면에 볼록 형상의 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 패턴하여, 상기 제 1 내지 제 3 게이트 전극 양측의 제 1 내지 제 3 다결정질 실리콘 패턴을 각각 노출하는 단계와; 상기 노출된 제 1 내지 제 3 다결정질 실리콘 패턴과 접촉하고 상기 제 1 내지 제 3 게이트 전극의 일측과 타측에 각각 위치하는 제 1 내지 제 3 소스 전극과 제 1 내지 제 3 드레인 전극과, 상기 스위칭 영역에 대응하여 구성된 제 1 드레인 전극에서 상기 화소 영역으로 연장된 요철형상의 반사전극을 형성하는 단계를 포함하는 구동회로 일체형 반사형 액정표시장치용 어레이기판 제조방법을 제공한다.
여기서, 상기 n+이온을 도핑하는 방법은 이온샤워(ion shower)방법이며, 상기 n+이온은 포스포러스(phosphorus,P)이온과 아세닉(Arsenic, As)이온을 포함하는 5족 원소에 해당하는 불순물 이온인 것을 특징으로 한다.
또한, 상기 볼록형상의 표면을 식각처리 하여 곡률화 하는 단계를 포함하며, 상기 볼록형상의 표면을 식각처리하는 방법은 플라즈마를 이용한 건식식각 방법 또는 불소(HF)를 이용한 습식식각 방법인 것을 특징으로 한다.
또한, 상기 제 1 내지 제 3 다결정질 실리콘 패턴과 기판 사이에 버퍼층을 형성하는 단계를 포함하며, 상기 버퍼층은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나로 형성된다.
여기서, 상기 n+이온을 도핑하기 전, 상기 제 1 내지 제 3 게이트 전극에 대응하는 영역을 제외한 제 1 내지 제 3 다결정질 실리콘 패턴의 표면에 n-이온(-는 도핑량이 극히 작음을 표시함)을 도핑하는 단계를 포함한다.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치의 박막 트랜지스터에 대하여 도면을 참조하여 설명한다.
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-- 실시예 --
도 5a 내지 도 5h와 도 6a 내지 도 6h는 구동회로 일체형 반사형 액정표시장치용 어레이기판의 제조방법을 공정순서에 따라 도시한 공정 단면도이다.
도 5a와 도 6a는 제 1 마스크 공정 단계를 도시한 도면으로, 절연 기판(100)의 표시부에 해당하는 영역에 스위칭 영역(S)을 포함하는 화소 영역(P)을 정의하고 비표시부에 해당하는 기판(100)의 일측에 구동회로 영역(N영역(B),P영역(C))을 정의한다.
다음으로, 상기 기판(100)의 전면에 실리콘 절연물질(질화 실리콘(SiNx) 또는 산화 실리콘(SiO2))을 증착하여 버퍼층(102)을 형성한다.
상기 버퍼층(102)상부의 스위칭 영역(A)과 구동 회로 영역(N영역(B),P영역(C))의 상부에 1 마스크공정으로 패턴한, 제 1 다결정질 실리콘 패턴(104)과 제 2 다결정질 실리콘 패턴(106)과 제 3 다결정질 실리콘 패턴(108)을 형성한다.
상기 제 1 내지 제 3 다결정질 실리콘 패턴(104,106,108)은 다결정질 실리콘층으로 형성된 것이며, 편의상 각 패턴을 제 1 액티브 영역(V1)과 제 2 액티브 영역(V2)으로 정의한다.
도 5b와 도 6b에 도시한 바와 같이, 상기 제 1 내지 제 3 다결정질 실리콘 패턴(104,106,108)이 형성된 기판(100)의 전면에 게이트 절연막(GI)을 형성한다.
상기 게이트 절연막(G1)은 산화 실리콘막(110)과 비정질 산화 실리콘막(112)을 순차 적층하여 형성한다.
이때, 상기 비정질 산화 실리콘막(112)은 상기 산화 실리콘 막(110)을 형성하는 공정에서, 기판(100)을 히팅(heating)하지 않거나 플라즈마(plasma)의 밀도를 낮추거나, 산화 실리콘을 증착하는 공정에서 사용하는 사일렌(SiH4)가스의 양을 수소(H2)나 산소(O2.N2O 등의 산소 source)의 양보다 크게 하면 비정질 상태의 산화 실리콘(SiO2)막(112)이 형성된다.
그러나, 상기 비정질 산화 실리콘막(112)은 완전한 비정질 상태는 아니며 결정질 상태와 섞여 존재하는 불완전한 상태이다.
도 5c와 도 6c는 제 2 마스크 공정 단계를 나타낸 도면으로 도시한 바와 같이, 상기 제 1 내지 제 3 다결정질 실리콘 패턴(104,106,108)에 각각 정의된 제 1 액티브 영역(V1)에 대응하는 게이트 절연막(112)의 상부에 제1, 제2, 제3 게이트 전극(114,116,118)을 각각 형성한다.
다음으로, 상기 제 1 내지 제 3 게이트 전극(114,116,118)을 도핑 방지막으로 하여, 상기 제 1 내지 제 3 다결정질 실리콘 패턴(104,106,108)의 제 2 액티브 영역(V2)에 n-이온(n형 이온의 도핑량이 매우 낮은 상태를 표기함)을 도핑하는 공정을 진행한다.
도 5d와 도 6d는 제 3 마스크 공정 단계를 나타낸 도면으로, 상기 스위칭 영 역(A)과 구동회로 영역(B,C)의 N영역(B) 일부와 상기 P영역(C)의 전부를 각각 차폐하는 제 1 내지 제 3 포토레지스트 패턴(120a,120b,120c)을 형성한다.
이때, 제 1 및 제 2 포토레지스트 패턴(120a,120b)은 제 1 및 제 2 게이트 전극(114,116)과, 각 게이트 전극(114,116)의 양측의 일정영역(F)을 더욱 포함하여 형성한다.
상기 각각 게이트 전극(114,116)을 제외하고 제 1 및 제 2 포토레지스트 패턴(120a,120b)에 의해 더욱 차폐된 영역을 통상 LDD영역(F)으로 한다.
상기와 같이, 제 1 내지 제 3 포토레지스트 패턴(120a,120b,120c)이 형성된 기판(100)의 전면에 n+도핑을 실시하여, 상기 제 1 및 제 2 다결정질 실리콘 패턴(104,106)중 차폐되지 않는 제 2 액티브 영역(V2)에 n+이온이 도핑 되도록 한다. 이 영역은 통상 오믹 콘택영역(ohmic contact area)으로 사용된다.
그런데, 상기 n+이온을 도핑하는 공정을 진행하는 동안, 상기 게이트 절연막(GI)의 비정질 실리콘막(110)의 표면에 다수의 볼록형상(E)이 형성된다.
이와 같은 현상은 n+이온과 같은 헤비이온(heavy ion)이 불완전한 비정질 산화막을 통과하게 되고 이러한 과정에서 비정질 부분이 결정질 부분으로 밀리게 되어 결정질 부분이 볼록하게 융기함으로써, 상기와 같은 다수의 볼록형상(E)이 발생하게된다.
도 5e와 도 6e는 제 4 마스크 공정을 나타낸 도면으로 도시한 바와 같이, 상기 구동영역(B,C)중 N영역의 액티브 패턴(106)에 n+를 도핑한 후, 상기 구동영역(C)의 P영역은 게이트 전극(118)과 게이트 전극 주변으로 일정영역(F)을 더욱 차폐하는 제 3 포토레지스트 패턴(122c)과, 상기 스위칭 영역(A)과 구동영역의 N영역(N)을 완전히 차폐하는 제 1 내지 제 2 포토레지스트 패턴(122a,122b)을 제 4 마스크 공정으로 형성한다.
이때, 상기 제 1 내지 제 3 포토레지스트 패턴(122a,122b,122c)의 주변으로 게이트 절연막(비정질 실리콘 산화막,112)이 노출된 상태이다.
다음으로, 상기 제 1 내지 제 3 포토레지스트 패턴(122a,122b,122c)이 형성된 기판(200)의 전면에 p+이온을 도핑하여, 상기 제 1 내지 제 3 포토레지스트 패턴(122a,122b,122c)에 의해 차폐되지 않은 스위칭 영역(A)과 구동회로 영역(C)중 P 영역(C)에 구성된 제 2 액티브 영역(V2)에 p+이온을 도핑하는 공정을 진행한다.
전술한 바와 같은 n+ 및 p+이온을 도핑하는 공정으로, 상기 제 1 내지 제 3 다결정질 실리콘 패턴(104,106,108)의 제 2 액티브 영역(V2)은 오믹콘택 영역의 역할을 하게 된다.
상기 볼록형상(E)은 표면을 식각처리하여 곡률을 가진 형상으로 형성할 수 있다.
이때, 식각처리시 사용되는 방법은 플라즈마를 이용한 건식식각 방식으로 표면처리를 하거나, 불소(HF)를 이용한 습식식각 방식을 사용한다.
도 5f와 도 6f에 도시한 바와 같이, 상기 볼록형상(E)이 구성된 게이트 절연막(112, 비정질 산화 실리콘막)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기 절연물질 그룹 중 선택된 하나 또는 그 하나 이상의 물질을 증착하 여 층간 절연막(124)을 형성한다.
상기 층간 절연막(124)은 상기 게이트 절연막(GI)의 볼록 형상(E)을 따라 증착되므로 표면이 요철형상이 된다.
도 5g와 도 6g는 제 5 마스크 공정을 나타낸 도면으로 도시한 바와 같이,상기 층간 절연막(124)을 제 5 마스크 공정으로 패턴하여, 상기 스위칭 영역(A)에 위치한 제 1 다결정질 실리콘 패턴(104)의 양측을 각각 노출하는 제 1 콘택홀(130a)과 제 2 콘택홀(130b)과, 상기 구동 영역(B,C)에 위치한 제 2 및 제 3 다결정질 실리콘 패턴(106,108)의 양측을 각각 노출하는 제 3 콘택홀(132a)과 제 4 콘택홀(132b)과 제 5 콘택홀(134a)과 제 6 콘택홀(134b)을 형성한다.
도 5h와 도 6h는 제 6 마스크 공정을 나타낸 도면으로 도시한 바와 같이, 상기 층간 절연막이 형성된 기판(100)의 전면에 알루미늄(Al)과 은(Ag)을 포함하는 반사율이 뛰어난 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 노출된 각 다결정질 실리콘 패턴(104,106,108)과 접촉하는 소스 전극(136,140,144)과 드레인 전극(138,142,146)을 형성한다.
이때, 상기 스위칭 영역(A)의 상기 드레인 전극(138)에서 연장된 반사전극(148)을 형성하게 되는데, 반사전극(148)은 상기 층간 절연막(124)의 요철패턴을 따라 형성되기 때문에 이 또한 요철형상으로 형성된다.
전술한 바와 같은 공정을 통해, 다결정질 실리콘 박막트랜지스터를 포함하는 구동회로 일체형 반사형 액정표시장치용 어레이기판을 제작할 수 있다.
전술한 공정은 상기 요철패턴을 형성함에 있어, 별도의 마스크 공정이 추가 로 발생하지 않기 때문에 종래와 비교하여 마스크 공정수를 줄일 수 있다.
전술한 공정에서, 구동회로 일체형 어레이기판을 제작하였지만 경우에 따라 스위칭 소자만을 다결정질 박막트랜지스터로 사용하고, 상기 구동 회로는 별도로 부착할 수 도 있다.
따라서, 다결정질 실리콘 박막트랜지스터를 포함하는 본 발명에 따른 반사형 액정표시장치용 어레이기판은 종래와 비교하여 마스크 공정을 현저히 줄일 수 있으므로 공정시간 및 불량률을 줄일 수 있어 생산수율을 개선할 수 있는 효과가 있다.
또한, 공정비용을 낮출 수 있기 때문에 제품을 경쟁력을 개선할 수 있는 효과가 있다.
그리고, 요철형상의 반사전극을 형성함으로써, 고휘도 및 광시야각을 구현할 수 있는 효과가 있다.
Claims (15)
- 기판을 화소 영역과 스위칭 영역으로 정의하는 단계와;상기 스위칭 영역에 대응하는 기판의 일면에 섬형상의 다결정질 실리콘 패턴을 형성하는 단계와;상기 다결정질 실리콘 패턴이 형성된 기판의 전면에, 산화 실리콘막과 비정질 산화 실리콘막이 적층된 게이트 절연막을 형성하는 단계와;상기 다결정질 실리콘 패턴의 중심영역에 대응하는 게이트 절연막 상에 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성된 기판의 전면에 n+이온을 도핑하여, 상기 비정질 산화실리콘막의 표면에 다수의 볼록형상을 형성하고, 상기 게이트 전극과 대응하지 않는 부분의 상기 다결정질 실리콘 패턴의 표면에 n+이온이 확산되도록 하는 단계와;상기 볼록 형상이 형성된 기판의 전면에 볼록 형상의 층간 절연막을 형성하는 단계와;상기 층간 절연막을 패턴하여, 상기 게이트 전극의 양측에 대응하여 n+이온이 확산된 상기 다결정질 실리콘 패턴의 표면을 각각 노출하는 단계와;상기 노출된 다결정질 실리콘 패턴과 접촉하고 상기 게이트 전극의 일측과 타측에 각각 위치하는 소스 전극과 드레인 전극과, 상기 드레인 전극에서 상기 화소 영역으로 연장된 요철형상의 반사전극을 형성하는 단계를 포함하는 반사형 액정표시장치용 어레이기판 제조방법.
- 제 1 항에 있어서,상기 n+이온을 도핑하는 방법은 이온샤워(ion shower)방법인 반사형 액정표시장치용 어레이기판 제조방법.
- 제 1 항에 있어서,상기 n+이온은 포스포러스(phosphorus,P)이온과 아세닉(Arsenic, As)이온을 포함하는 5족 원소에 해당하는 불순물 이온인 것을 특징으로 하는 반사형 액정표시장치용 어레이기판 제조방법.
- 제 1 항에 있어서,상기 볼록형상의 표면을 식각처리 하여 곡률화 하는 단계를 포함하는 반사형 액정표시장치용 어레이기판 제조방법.
- 제 4 항에 있어서,상기 볼록형상의 표면을 식각처리하는 방법은 플라즈마 방법을 이용한 건식식각방법 또는 불소(HF)를 이용한 습식식각 방법인 것을 특징으로 하는 반사형 액 정표시장치용 어레이기판 제조방법.
- 제 1 항에 있어서,상기 다결정질 실리콘 패턴과 기판 사이에 버퍼층을 형성하는 단계를 포함하는 반사형 액정표시장치용 어레이기판 제조방법.
- 제 6 항에 있어서,상기 버퍼층은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나로 형성된 반사형 액정표시장치용 어레이기판 제조방법.
- 기판을 화소 영역과 스위칭 영역으로 구성된 표시 영역과, 구동영역을 포함하는 비표시 영역으로 정의하는 단계와;상기 스위칭 영역에 대응하여 제 1 다결정질 실리콘 패턴과, 상기 구동영역에 대응하여 제 2 및 제 3 다결정질 실리콘 패턴을 형성하는 단계와;상기 제 1 내지 제 3 다결정질 실리콘 패턴이 형성된 기판의 전면에, 산화 실리콘막과 비정질 산화 실리콘막이 적층된 게이트 절연막을 형성하는 단계와;상기 제 1 내지 제 3 다결정질 실리콘 패턴의 중심영역에 대응하는 게이트 절연막 상에 제 1 내지 제 3 게이트 전극을 형성하는 단계와;제 1 및 제 2 게이트 전극에 대응하는 영역을 제외한 제 1 및 제 2 다결정질 실리콘 패턴의 표면에 n+이온을 도핑하는 동시에, 상기 비정질 산화 실리콘막의 표면에 다수의 볼록형상을 형성하는 단계와;상기 제 3 게이트 전극에 대응하는 영역을 제외한 제 3 다결정질 실리콘 패턴의 표면에 p+이온을 도핑하는 단계와;상기 볼록 형상이 형성된 기판의 전면에 볼록 형상의 층간 절연막을 형성하는 단계와;상기 층간 절연막을 패턴하여, 상기 제 1 내지 제 3 게이트 전극 양측의 제 1 내지 제 3 다결정질 실리콘 패턴을 각각 노출하는 단계와;상기 노출된 제 1 내지 제 3 다결정질 실리콘 패턴과 접촉하고 상기 제 1 내지 제 3 게이트 전극의 일측과 타측에 각각 위치하는 제 1 내지 제 3 소스 전극과 제 1 내지 제 3 드레인 전극과, 상기 스위칭 영역에 대응하여 구성된 제 1 드레인 전극에서 상기 화소 영역으로 연장된 요철형상의 반사전극을 형성하는 단계를 포함하는 구동회로 일체형 반사형 액정표시장치용 어레이기판 제조방법.
- 제 8 항에 있어서,상기 n+이온을 도핑하는 방법은 이온샤워(ion shower)방법인 구동회로 일체 형 반사형 액정표시장치용 어레이기판 제조방법.
- 제 8 항에 있어서,상기 n+이온은 포스포러스(phosphorus,P)이온과 아세닉(Arsenic, As)이온을 포함하는 5족 원소에 해당하는 불순물 이온인 것을 특징으로 하는 구동회로 일체형 반사형 액정표시장치용 어레이기판 제조방법.
- 제 8 항에 있어서,상기 볼록형상의 표면을 식각처리 하여 곡률화 하는 단계를 포함하는 구동회로 일체형 반사형 액정표시장치용 어레이기판 제조방법.
- 제 11 항에 있어서,상기 볼록형상의 표면을 식각처리하는 방법은 플라즈마를 이용한 건식식각 방법 또는 불소(HF)를 이용한 습식식각 방법인 것을 특징으로 하는 구동회로 일체형 반사형 액정표시장치용 어레이기판 제조방법.
- 제 9 항에 있어서,상기 제 1 내지 제 3 다결정질 실리콘 패턴과 기판 사이에 버퍼층을 형성하는 단계를 포함하는 구동회로 일체형 반사형 액정표시장치용 어레이기판 제조방법.
- 제 13 항에 있어서,상기 버퍼층은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나로 형성된 구동회로 일체형 반사형 액정표시장치용 어레이기판 제조방법.
- 제 9 항에 있어서,상기 n+이온을 도핑하기 전, 상기 제 1 내지 제 3 게이트 전극에 대응하는 영역을 제외한 제 1 내지 제 3 다결정질 실리콘 패턴의 표면에 n-이온(-는 도핑량이 극히 작음을 표시함)을 도핑하는 단계를 포함하는 구동회로 일체형 반사형 액정표시장치용 어레이기판 제조방법.
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| KR20030057460A (ko) * | 2001-12-28 | 2003-07-04 | 후지쯔 디스플레이 테크놀로지스 코포레이션 | 박막 트랜지스터 장치 및 그 제조 방법 |
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2003
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