KR101146522B1 - 액정표시장치용 어레이기판 제조방법 - Google Patents

액정표시장치용 어레이기판 제조방법 Download PDF

Info

Publication number
KR101146522B1
KR101146522B1 KR1020040103178A KR20040103178A KR101146522B1 KR 101146522 B1 KR101146522 B1 KR 101146522B1 KR 1020040103178 A KR1020040103178 A KR 1020040103178A KR 20040103178 A KR20040103178 A KR 20040103178A KR 101146522 B1 KR101146522 B1 KR 101146522B1
Authority
KR
South Korea
Prior art keywords
region
active
pattern
patterns
substrate
Prior art date
Application number
KR1020040103178A
Other languages
English (en)
Other versions
KR20060064358A (ko
Inventor
양준영
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020040103178A priority Critical patent/KR101146522B1/ko
Priority to US11/288,263 priority patent/US7462503B2/en
Publication of KR20060064358A publication Critical patent/KR20060064358A/ko
Priority to US12/289,949 priority patent/US8362526B2/en
Application granted granted Critical
Publication of KR101146522B1 publication Critical patent/KR101146522B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 구동소자 및 스위칭소자로 다결정실리콘박막트랜지스터를 사용한 구동회로 일체형 액정표시장치용 어레이기판과 그 제조방법에 관한 것이다.
본 발명은 구동회로 일체형 액정표시장치용 어레이기판을 제작함에 있어, 불순물을 도핑하기 위한 별도의 마스크공정을 생략하여 전체적인 공정을 줄일 수 있는 것을 특징으로 한다.

Description

액정표시장치용 어레이기판 제조방법 {Method of fabricating an array substrate for liquid crystal display device}
도 1은 일반적인 구동회로부 일체형 액정패널의 개략적인 평면도.
도 2는 어레이기판의 단일화소의 한 영역을 도시한 평면도.
도 3a와 3b는 종래에 따른 액정표시장치용 어레이기판의 제조공정 중 제1 마스크공정을 나타낸 단면도.
도 4a와 4b는 종래에 따른 액정표시장치용 어레이기판의 제조공정 중 제2 마스크공정을 나타낸 단면도.
도 5a와 5b는 종래에 따른 액정표시장치용 어레이기판의 제조공정 중 제3 마스크공정을 나타낸 단면도.
도 6a와 6b는 종래에 따른 액정표시장치용 어레이기판의 제조공정 중 제4 마스크공정을 나타낸 단면도.
도 7a와 7b는 종래에 따른 액정표시장치용 어레이기판의 제조공정 중 제5 마스크공정을 나타낸 단면도.
도 8a와 8b는 종래에 따른 액정표시장치용 어레이기판의 제조공정 중 제6 마스크공정을 나타낸 단면도.
도 9a와 9b는 종래에 따른 액정표시장치용 어레이기판의 제조공정 중 제7 마스크공정을 나타낸 단면도.
도 10a와 10b는 종래에 따른 액정표시장치용 어레이기판의 제조공정 중 제8 마스크공정을 나타낸 단면도.
도 11a와 11b는 종래에 따른 액정표시장치용 어레이기판의 제조공정 중 제9 마스크공정을 나타낸 단면도.
도 12a ~ 12b 내지 도 15a ~ 15b는 본 발명의 실시예에 따른 제1마스크공정을 순서에 따라 도시한 공정 단면도.
도 16a와 16b는 본 발명의 실시예에 따른 게이트절연막을 형성하는 공정을 도시한 단면도.
도 17a와 17b는 본 발명의 실시예에 따른 제2마스크공정을 도시한 공정 단면도.
도 18a와 18b는 본 발명의 실시예에 따른 제3마스크공정을 도시한 공정 단면도.
도 19a와 19b는 본 발명의 실시예에 따른 제4마스크공정을 도시한 공정 단면도.
도 20a와 20b는 본 발명의 실시예에 따른 n+불순물을 도핑하는 공정을 도시한 공정 단면도.
도 21a와 21b는 본 발명의 실시예에 따른 제5마스크공정을 도시한 공정 단면도.
도 22a와 22b는 본 발명의 실시예에 따른 제6마스크공정을 도시한 공정 단면도.
도 23a와 23b는 본 발명의 실시예에 따른 제7마스크공정을 도시한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
F : LDD영역 V1 : 제1 액티브영역
V2(N, L) : 제2 액티브영역
100 : 기판 102 : 버퍼층
114, 116, 118 : 제1, 제2, 제3 액티브패턴
120 : 다결정실리콘 패턴 122 : 스토리지금속 패턴
124 : 게이트절연막 126, 128, 130 : 게이트전극
132 : 스토리지 배선 138 : 층간절연막
146a, 148a, 150a : 소스전극 146b, 148b, 150b : 드레인전극
152 : 보호층 154 : 화소전극
본 발명은 액정표시장치에 관한 것으로, 특히 다결정실리콘박막트랜지스터를 포함하는 구동회로 일체형 액정표시장치용 어레이기판의 구성과 그 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 박막트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이기판과 컬러필터기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 이미지를 얻는 표시장치이다.
현재에는 상기 박막트랜지스터와 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며, 상기 박막 트랜지스터 소자의 활성층으로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질실리콘은 원자배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링본드(dangling bond)가 존재하여 빛 조사나 전기장 인가 시 준안정상태로 변화되어 박막트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1～1.0㎠/Vㅇs)이 좋지 않아 구동회로로는 쓰기 어렵다.
반면, 폴리실리콘은 비정질실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 폴리실리콘을 이용하여 기판에 직접 구동회로를 만들면 실장이 매우 간단해 지고 액정패널을 더욱 컴팩트(compact)하게 제작할 수 있는 장점이 있다.
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이기판의 개략도이 다.
도시한 바와 같이, 절연 기판(2)은 크게 표시부(D1)와 비표시부(D2)로 정의될 수 있으며, 상기 표시부(D1)에는 다수의 화소(P)가 매트릭스 형태로 위치하고 각 화소마다 스위칭소자(T) 및 이와 연결된 화소전극(78)이 구성된다.
또한, 상기 화소(P)의 일 측을 따라 연장된 게이트 배선(GL)과 이와는 수직하게 교차하는 데이터배선(DL)이 구성된다.
상기 비표시부(D2)에는 구동회로부(GP, DP)가 구성되는데, 구동회로부(GP, DP)는 기판(2)의 일측에 위치하여 상기 게이트배선(GL)에 신호를 인가하는 게이트 구동회로부(GP)와, 이와는 평행하지 않은 기판(2)의 타측에 위치하여 상기 데이터배선(DL)에 신호를 인가하는 데이터 구동회로부(DP)가 구성된다.
또한, 상기 게이트 및 데이터 구동회로부(GP, DP)는 외부신호 입력단(OL)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(GP, DP)는 상기 외부신호 입력단(OL)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터배선(GL, DL)을 통해 화소부(P)로 디스플레이 컨트롤 신호 및 데이터신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(GP, DP)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조의 박막트랜지스터로 구성된다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막트랜지스터에 사용되 는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 사용된다. 종래에서는, 상기 CMOS 소자로 n형, p형의 다결정박막트랜지스터를 사용하였다.
다음 도 2는 다결정박막트랜지스터를 포함하는 종래에 따른 어레이기판의 단일화소의 구성을 도시한 평면도이다.
도시한 바와 같이, 기판(2)상에 일방향으로 연장된 게이트배선(GL)과 이와 수직하게 교차하여 화소영역(P)을 정의하는 데이터배선(DL)이 구성된다.
상기 게이트배선(GL)과 데이터배선(DL)의 교차지점에는 폴리실리콘으로 형성된 액티브층(14)과, 액티브층(14)의 상부에 구성된 게이트전극(32)과, 상기 액티브층(14)과 접촉하는 소스전극(70)과 드레인전극(72)을 포함하는 박막트랜지스터(T)가 구성된다.
상기 화소영역(P)에는 상기 드레인전극(72)과 접촉하는 화소전극(78)이 구성된다.
또한 상기 화소영역(P)에는 스토리지 캐패시터(CST)가 구성되는데 이는 불순물이 도핑된 다결정 패턴(16)을 제1전극으로 하고, 상기 제1전극의 상부에 형성되고 화소영역(P)을 가로지르는 스토리지 배선(34)을 제2전극으로 한다.
도 3a ~ 도 3b 내지 도 11a ~ 도 11b는 종래기술의 CMOS소자 박막트랜지스터 의 마스크공정을 각각 도시한 단면도이다.
도 3a ~ 도 11a는 구동회로부를 도시한 단면도이고, 도 3b ~ 도 11b는 화소부를 도시한 단면도이다.
도 3a와 도 3b는 제1마스크공정을 나타낸 단면도이다.
전술한 바와 같이, 스위칭영역(C)의 n형 박막트랜지스터와, 구동회로 영역(D)에서 CMOS소자를 구성하는 n형 및 p형 박막트랜지스터는 단일 기판 상에 동일한 공정으로 제작된다.
도시한 바와 같이, 기판(2)상에 스위칭영역(C) 및 스토리지영역(ST)을 포함하는 화소영역(P)과 구동회로영역(D)을 정의하고, 산화실리콘(SiO2)을 증착하여 버퍼층(4)을 형성한다.
상기 버퍼층(4) 상부의 구동회로영역(D)의 제1 액티브 패턴(10)과 제2 액티브 패턴(12) 및 스위칭영역(C)의 제3 액티브 패턴(14)을 제1마스크공정으로 형성하고, 상기 제3 액티브 패턴(14)에서 연장된 스토리지영역(ST)의 다결정실리콘 패턴(16)을 형성한다.
도 4a와 도 4b는 제2마스크 공정 단계를 도시한 도면으로, 상기 액티브패턴(10, 12, 14)이 형성된 기판(2)의 전면에 포토레지스트(photoresist)를 도포한 후 제2마스크 공정으로 패터닝하여, 상기 구동영역(D)과 스위칭영역(C)의 제1 내지 제3액티브 패턴(10, 12, 14)을 덮는 제1 내지 제3 포토레지스트 패턴(20, 22, 24)을 형성한다. 이때, 상기 제3액티브 패턴(14)의 연장부 즉, 다결정실리콘 패턴(16)은 노출된 상태이다.
다음으로, 상기 노출된 다결정실리콘 패턴(16)에 n+ 또는 p+ 불순물 이온을 도핑하는 공정을 진행한다.
상기 불순물이 도핑된 다결정실리콘 패턴(16)은 스토리지 캐패시터(CST)의 제1 전극의 역할을 하게 된다.
이어서, 상기 제1 내지 제3 포토레지스트 패턴(20, 22, 24)을 제거한다.
도 5a와 도 5b는 제3마스크 공정을 나타낸 단면도로서, 도시한 바와 같이, 상기 불순물이 도핑된 다결정실리콘 패턴(16)이 형성된 기판(2) 전면에 질화실리콘(SiNX)과 산화실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트절연막(26)을 형성한다.
상기 게이트절연막(26)이 형성된 기판(2)의 전면에 알루미늄(Al), 알루미늄합금(AlNd)을 증착하고 제3마스크 공정으로 패터닝하여, 상기 제1 내지 제3 액티브 패턴(10, 12, 14) 상부에 각각 게이트전극(28, 30, 32)을 형성한다.
상기 제1 내지 제3 액티브 패턴(10, 12, 14)은 다결정실리콘층으로 형성된 것이며, 편의상 각 패턴을 제1 액티브영역(V1)과 제1 액티브영역(V1) 양측에 위치하는 제 2 액티브영역(V2)으로 정의한다. 한편, 상기 구동영역(D)의 제1 액티브 패턴(10) 및 스위칭영역(C)의 제3 액티브 패턴(14)에서 제1 액티브영역(V1)과 제2 액티브영역(V2) 사이에 LDD영역(F)을 정의한다.
상기 게이트전극(28, 30, 32)는 제1 내지 제3 액티브패턴(10, 12, 14)의 제1 액티브영역(V1)에 대응한다.
동시에, 상기 화소영역(P)내의 스토리지영역(ST)상부 즉, 상기 불순물 이온이 도핑된 다결정실리콘 패턴(16)의 상부에 스토리지 배선(34)을 형성한다.
이때, 상기 다결정실리콘 패턴(16)을 제1 전극으로 하고, 상부의 스토리지 배선(34)을 제2 전극으로 하는 스토리지 캐패시터(CST)가 구성된다.
다음으로, 상기 게이트전극(28, 30, 32)이 형성된 기판(2)의 전면에 저농도의 n형 불순물 이온를 도핑하는 공정을 진행한다.
전술한 도핑공정으로, 상기 게이트전극(28, 30, 32)의 주변으로 노출된 제1 내지 제3 액티브 패턴(10, 12, 14)의 제2액티브영역(V2)과 LDD영역(F)에는 저농도 n형 불순물 이온이 도핑된 상태가 된다.
도 6a와 도 6b는 제4마스크 공정을 나타낸 도면으로, 상기 노출된 제1 내지 제3 액티브 패턴(10, 12, 14)의 표면에 저농도 n형 불순물 이온 도핑이 진행된 기판(2)의 전면에 포토레지스트(photoresist)를 도포한 후 제4마스크 공정으로 패터닝하여, 상기 구동영역(D)에 형성된 제1 액티브 패턴(10)의 제1 액티브영역(V1) 및 LDD 영역(F)을 덮는 제1 포토레지스트 패턴(36)과, 제2 액티브 패턴(12)을 덮는 제2 포토레지스트 패턴(38)과, 제3 액티브 패턴(14)의 제1 액티브영역(V1) 및 LDD영역(F)을 덮는 제3 포토레지스트 패턴(40)을 형성한다. 이때, 제1, 제3 액티브 패턴(10, 14)의 제2 액티브영역(V2)이 노출된 상태가 된다.
다음으로, 상기 제1 내지 제3 포토레지스트 패턴(36, 38, 40)이 형성된 기판 (2)의 전면에 고농도의 n형 이온을 도핑하는 공정을 진행한다.
이와 같이 하면, 상기 노출된 제1액티브 패턴(10)과, 상기 스위칭영역(C)의 노출된 제3 액티브 패턴(14)의 제2 액티브영역(V2)에 고농도의 n형 이온이 도핑 되어 이 부분은 오믹콘택층(ohmic contact layer)으로서 기능을 하게 된다.
다음으로, 상기 제1 내지 제3 포토레지스트 패턴(36, 38, 40)을 제거하는 공정을 진행한다.
도 7a와 도 7b는 제5마스크 공정을 나타낸 도면으로, 도시한 바와 같이 상기 고농도의 n형 이온을 도핑하는 공정을 진행한 기판(2)의 전면에 포토레지스트를 도포한 후 제 5마스크 공정으로 패터닝하여, 상기 구동영역(D)의 제1 액티브 패턴(10)과 화소영역(P)을 각각 덮는 제1, 제2 포토레지스트 패턴(42, 44)을 형성한다.
제1포토레지스트 패턴(42)은 제1액티브 패턴(10)을 덮으며, 제2포토레지스트 패턴(44)은 제3 액티브 패턴(14)과 스토리지영역(ST)의 연장부(16)를 덮게 된다.
다음으로, 상기 제1, 제2 포토레지스트 패턴(42, 44)이 형성된 기판(2)의 전면에 고농도 p형 이온을 도핑하는 공정을 진행하여, 상기 제2 액티브 패턴(12)의 제2액티브영역(V2)에 고농도의 p형 이온을 도핑한다.
고농도의 p형 이온이 도핑된 영역 또한, 오믹콘택층(ohmic contact layer)으로서의 기능을 하게 된다.
다음으로 상기 제1, 제2 포토레지스트 패턴(42, 44)을 제거한다.
도 8a와 도 8b는 제6마스크 공정을 나타낸 도면으로, 도시한 바와 같이, 고 농도 p형이온을 도핑하는 공정이 진행된 기판(2)의 전면에 산화실리콘(SiO2)을 증착하여, 층간 절연막(46)을 형성한 후 제 6 마스크 공정으로 패터닝하여, 상기 제1 액티브 패턴(10)의 제2 액티브영역(V2)을 노출하는 제1 콘택홀(50)과 제2 콘택홀(52)을 형성하고, 상기 제2 액티브 패턴(12)의 제2 액티브영역(V2)을 노출하는 제3 콘택홀(54)과 제4 콘택홀(56)을 형성하고, 상기 제3 액티브 패턴(14)의 제2 액티브영역(V2)을 노출하는 제5 콘택홀(58)과 제6 콘택홀(60)을 형성한다.
도 9a와 도 9b는 제7마스크 공정을 나타낸 도면으로, 도시한 바와 같이, 상기 층간절연막(46)이 형성된 기판(2)에 도전성금속 그룹 중 선택된 하나를 증착하고 제7마스크 공정으로 패터닝하여, 상기 각 제1, 제3, 제5 콘택홀(50, 54, 58)을 통해 노출된 제1 내지 제3 액티브 패턴(10, 12, 14)의 제2 액티브영역(V2)과 각각 접촉하는 소스전극(62, 66, 70)과, 상기 제2, 제4, 제6 콘택홀(52, 56, 60)을 통해 노출된 다른 제2 액티브영역(V2)과 각각 접촉하는 드레인전극(64, 68, 72)을 형성한다.
도 10a와 도 10b는 제8마스크 공정을 나타낸 도면으로, 도시한 바와 같이, 상기 소스/드레인전극(62, 66, 70/64, 68, 72)이 형성된 기판(2)의 전면에 무기절연물질을 증착하여 보호막(74)을 형성한다.
다음으로, 상기 보호막(74)을 제8마스크 공정으로 패터닝하여, 상기 스위칭 영역(C)의 드레인전극(72)을 노출하는 드레인콘택홀(76)을 형성한다.
도 11a와 도 11b는 제9마스크 공정을 나타낸 도면으로, 상기 보호막(74)이 형성된 기판(2)의 전면에 인듐-틴-옥사이드(ITO)를 증착하고 패터닝하여, 상기 드레인콘택홀(76)을 통해 노출된 드레인전극(72)과 접촉하면서 상기 화소영역(P)에 위치하는 화소전극(78)을 형성한다.
전술한 바와 같은 공정을 통해, 구동 영역과 스위칭영역에 다결정 박막트랜지스터로 구성된 CMOS 소자와 스위칭소자를 포함하는 종래에 따른 액정표시장치용 어레이기판을 제작할 수 있다.
그러나, 종래에 따른 액정표시장치용 어레이기판의 제조방법은 공정수가 상당히 많으며, 이와 같이 공정수가 많게 되면 액정표시장치를 제작함에 있어 불량발생 확률을 높이는 동시에, 공정 시간 지연 및 공정 비용을 높여 제품의 수율을 떨어뜨리는 문제가 된다.
본 발명은 전술한 문제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 불순물 도핑 시 마스크 공정을 줄여 어레이기판을 제작하는 방법을 제안한다.
본 발명은 공정수를 낮추어 불량발생 확률을 현저히 줄이고, 공정시간 단축 및 공정비용을 절감할 수 있도록 하는 것을 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위해, 본 발명은 기판을 스위칭영역 및 스토리지영역을 포함하는 화소영역과 n영역과 p영역을 포함하는 구동영역으로 정의하는 단계와; 상기 기판의 전면에 버퍼층을 형성하는 단계와; 상기 버퍼층의 상부에, 상기 n영역에 위치하며 제1 및 제2 액티브영역 및 LDD영역을 포함하는 제1 액티브 패턴과, 상기 p영역의 제1 및 제2 액티브영역을 포함하는 제2 액티브 패턴과, 상기 스위칭영역에 위치하며 제1 및 제2 액티브영역 및 LDD영역을 포함하는 제3 액티브 패턴, 상기 스토리지영역에 위치하며, 상기 스위칭영역의 상기 제 3 액티브 패턴으로부터 연장되어 형성되는 연장부를 형성하는 단계와; 상기 제1 내지 제3 액티브 패턴 및 연장부의 상부에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상부에 위치하며, 상기 제1 내지 제3 액티브 패턴과 대응하는 제1 내지 제3 게이트전극을 형성하고, 상기 연장부와 대응하는 스토리지 배선을 형성하는 단계와;상기 제1 내지 제3 게이트전극을 포함하는 기판에 저농도 n형 이온을 도핑하는 단계와; 상기 제2 게이트전극의 주변으로 노출된 상기 제2 액티브 패턴의 제2 액티브영역에 고농도 p형 이온을 도핑하는 단계와; 상기 고농도 p형 이온이 도핑된 제2 액티브 패턴을 포함하는 기판의 전면에 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 상기 제1 내지 제3 액티브 패턴의 상기 제2 액티브영역을 각각 노출하는 콘택홀을 형성하는 단계와; 상기 콘택홀을 통해 노출된 상기 제 1 내지 제 3 액티브 패턴 각각의 상기 제2 액티브영역에 상기 고농도 p형 이온에 비해 작은 양의 고농도 n형 이온을 도핑하는 단계와; 상기 고농도 n형 이온이 도핑된 각각의 상기 제2 액티브영역과 접촉하고 서로 이격된 제1 내지 제3 소스전극 및 제1 내지 제3 드레인전극을 형성하는 단계와; 상기 제1 내지 제3 소스전극 및 제1 내지 제3 드레인전극이 형성된 기판의 전면에 드레인콘택홀을 포함하는 보호층을 형성하는 단계와; 상기 드레인콘택홀을 통해 상기 제3 드레인전극과 접촉하는 화소전극을 형성하는 단계를 포함하며, 상기 연장부의 상부에는 스토리지금속 패턴을 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
이때, 상기 연장부와 스토리지금속 패턴은 동일한 마스크공정에서 형성되는 것을 특징으로 한다.
그리고, 상기 마스크 공정은 기판의 전면에 다결정실리콘층을 형성하는 단계와; 상기 다결정실리콘층의 상부에 도전성 금속층을 형성하는 단계와; 상기 금속층이 형성된 기판의 전면에 포토레지스트층을 형성하고, 상기 포토레지스트층의 상부에 투과부와 반투과부와 차단부로 구성된 마스크를 위치시키는 단계와; 상기 마스크의 상부로 빛을 조사하여 하부의 상기 포토레지스트층을 노광하고 현상하여 상기 n영역과 p영역에 제1두께의 제1 및 제2 포토레지스트 패턴을 형성하고, 상기 스위칭영역에 상기 제1두께의 제3 포토레지스 패턴을 형성하고, 상기 스토리지영역에 상기 제1두께보다 두꺼운 제2두께의 제4 포토레지스트 패턴을 형성하는 단계와; 상기 제1 내지 제4 포토레지스트 패턴의 주변으로 노출된 하부의 상기 금속층과 상기 다결정실리콘층을 제거하여 금속패턴과 다결정실리콘패턴을 형성하는 단계와; 상기 제1 내지 제3 포토레지스트 패턴을 제거하여, 그 하부의 상기 금속패턴을 노출하여, 상기 금속패턴을 제거하는 단계와; 상기 제4 포토레지스트 패턴을 제거하는 단계를 포함하는 액정표시장치용 어레이기판 제조방법을 제공한다.
여기서, 상기 마스크의 상기 반투과부는 상기 n영역과 p영역과, 상기 스위칭영역에 구성하고, 상기 마스크의 상기 차단부는 상기 스토리지영역에 위치하도록 하는 것을 특징으로 하며, 상기 고농도 n형 이온 도핑은 상기 콘택홀을 포함한 상기 층간절연막이 마스크 역할을 하는 것을 특징으로 한다.
그리고, 상기 고농도 n형 이온은 상기 고농도 p형 이온보다 적은양을 도핑하는 것을 특징으로 하며, 상기 제1, 제3 액티브 패턴의 상기 제2 액티브 영역은 고농도 n형 이온이 도핑되고, 상기 제1 액티브 영역은 도핑 되지 않으며, 상기 제1 액티브영역과 상기 제2 액티브영역의 사이에 형성된 상기 LDD영역 및 상기 제2 액티브영역의 양 끝의 영역에는 저농도 n형 이온이 도핑된 것을 특징으로 한다.
이때, 상기 제2 액티브 패턴의 상기 제2 액티브영역에는 고농도 p형 이온이 도핑되며, 상기 제1 액티브영역에는 도핑되지 않는 것을 특징으로 한다.
또한, 본 발명은 스위칭영역 및 스토리지 영역을 포함하는 화소영역과, 구동영역이 정의된 기판과; 상기 기판의 전면에 형성된 버퍼층과; 상기 버퍼층의 상부에 형성되며, 제1 및 제2 액티브영역을 포함하는 제1 내지 제3 액티브 패턴과; 상기 스토리지영역에 위치하고 상기 스위칭영역의 상기 제3 액티브 패턴에서 연장된 연장부와; 상기 제1 내지 제3 액티브 패턴 상부에 형성된 게이트절연막과; 상기 제1 내지 제3 액티브 패턴 상부의 상기 게이트절연막 상부에 각각 형성된 제1 내지 제3 게이트전극과; 상기 연장부의 상부에 구성되며, 상기 게이트절연막 상부에 형성되는 스토리지 배선과; 상기 제1 내지 제3 게이트전극 상부에 형성되며, 상기 제1 내지 제3 액티브 패턴의 상기 제2 액티브영역이 노출되는 콘택홀을 포함하는 층간절연막과; 상기 노출된 콘택홀을 통해 상기 액티브 패턴의 상기 제2 액티브영역에 접촉되도록 형성된 제1 내지 제3 소스전극 및 제1 내지 제3 드레인전극과; 상기 제1 내지 제3 소스전극 및 제1 내지 제3 드레인전극이 형성된 기판의 전면에 형성되며, 상기 제3 드레인전극을 노출하는 드레인콘택홀을 포함하도록 형성된 보호층과; 상기 드레인콘택홀을 통해 상기 제3 드레인전극과 접촉하는 화소전극을 포함하고, 상기 제2 액티브영역은 상기 드레인콘택홀의 크기와 동일하게 형성되며, 상기 연장부의 상부에는 스토리지금속 패턴이 형성되는 것을 더욱 포함하는 액정표시장치용 어레이기판을 제공한다.
여기서, 상기 제1, 제3 액티브 패턴은 제1 액티브영역과 제2 액티브영역의 사이에 형성된 LDD영역을 더욱 포함하는 것을 특징으로 하는 것을 특징으로 하며, 상기 제1, 제3 액티브 패턴의 상기 제2 액티브 영역은 고농도 n형 이온이 도핑된 영역이고, 상기 제1 액티브 영역은 도핑 되지 않았으며, 상기 제1 액티브영역과 상기 제2 액티브영역의 사이에 형성된 상기 LDD영역 및 상기 제2 액티브영역의 양끝의 영역에는 저농도 n형 이온이 도핑된 것을 특징으로 한다.
그리고, 상기 제2 액티브 패턴의 상기 제2 액티브 영역에는 고농도 p형 이온이 도핑되어 있으며, 상기 제1 액티브영역에는 도핑되지 않은 것을 특징으로 한다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
이하, 첨부한 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
도 12a ~ 도 12b 내지 도 23a ~ 도 23b는 본 발명의 실시예에 따른 폴리실리콘 박막트랜지스터를 포함하는 어레이기판의 제조공정을 각각 도시한 단면도로 구동회로부의 CMOS소자와 표시부의 스위칭소자를 포함한다.
도 12a ~ 도 12b 내지 도 15a ~ 도 15b는 제1마스크공정을 나타낸 단면도이다.
도 12a ~ 15a는 구동회로부를 도시한 단면도이고, 도 12b ~ 15b는 스위칭소자부를 도시한 단면도이다.
도시한 바와 같이, 기판(100)상에 N영역과 P영역으로 구성된 구동회로영역(D)과 스위칭영역(C) 및 스토리지영역(ST)을 포함하는 화소영역(P)을 정의하고, 실 리콘절연물질을 증착하여 버퍼층(102)을 형성한다.
다음으로 상기 버퍼층(102)의 상부에 비정질실리콘층(미도시)을 증착하고, 탈수소화 공정을 거친 후, 열을 이용하여 결정화를 진행함으로써 다결정실리콘층(103)을 형성한다.
다음으로 상기 다결정실리콘층(103)의 상부에 도전성금속층(105)을 형성한 후, 상기 도전성금속층(105)의 상부에 포토레지스트(Photoresist)를 도포하여 포토레지스트 층(108)을 형성한다.
다음으로 상기 포토레지스트 층(108)의 이격된 상부에 마스크를 위치시킨다.
다음으로 상기 마스크의 상부로부터 특정한 빛을 조사하여 하부의 포토레지스터 층(108)을 노광하고 현상하는 공정을 진행한다.
상기 마스크의 반투과부가 스위칭영역(C)과 구동영역(D)에 각각 위치하여, 마스크의 차단부는 상기 스토리지영역(ST)에 대응하여 위치하며, 그 외의 영역에는 투과부가 위치하도록 한다.
이와 같이 하면, 도 13a와 도 13b에 도시한 바와 같이, 구동영역(D)과 스위칭영역(C)에 대응하여 최초의 높이보다 낮은 높이를 가지는 제1 내지 제3 포토레지스트 패턴(110a, 110b, 110c)이 형성되며, 상기 스토리지영역(ST)에 대응하여 최초의 높이를 유지하며 패터닝된 제4 포토레지스트 패턴(112)이 형성된다.
도 14a와 도 14b에 도시한 바와 같이, 상기 제1 내지 제4 포토레지스트 패턴(110a, 110b, 110c, 112)의 사이로 노출된 도전성금속층(도 13a ~ 13b의 105)과 그 하부의 다결정실리콘층(도 13a ~ 13b의 103)을 식각하는 공정을 진행한다.
이때, 일반적으로 도전성금속층(도 13a ~ 13b의 105)은 습식식각 방식으로 제거되고, 그 하부의 다결정실리콘층(도 13a ~ 13b의 103)은 건식식각 방식을 통해 제거할 수 있다.
상기 식각공정에 의해 도전성금속 패턴(106)과 다결정실리콘 패턴(104)이 형성된다.
다음으로, 도 15a와 도 15b에 도시한 바와 같이, 상기 구동영역(D)과 스위칭영역(C)에 위치하는 제1 내지 제3 포토레지스트 패턴(110a, 110b, 110c)을 제거하는 공정을 진행한다. 이때, 에슁(ashing)을 이용할 수 있다.
이와 같이 하면, 상기 구동영역(D)과 스위칭 영역(C)에 위치하는 도전성금속 패턴(106)이 노출되고, 상기 스토리지영역(ST)에 대응하여 제4 포토레지스트 패턴(112)이 상부로부터 일부가 깍여져 그 두께가 처음에 비해 얇아진 형상이 된다.
다음으로, 상기 노출된 도전성금속 패턴(106)을 제거하고, 상기 제4 포토레지스트 패턴(112)을 제거하는 공정을 진행한다.
이와 같이 하면, 도 16a와 16b에 도시한 바와 같이, 상기 스위칭영역(C)과 구동영역(D)에 대응하여 제1 내지 제3 액티브 패턴(114, 116, 118)만이 남고, 상기 스토리지영역(ST)에는 상기 스위칭영역(C)의 제3 액티브 패턴(118)에서 연장된 다결정실리콘 패턴(120)과, 상기 다결정실리콘 패턴(120)의 상부에는 스토리지금속 패턴(122)이 형성된다.
다음으로, 상기 제1 내지 제3 액티브 패턴(114, 116, 118)과 다결정실리콘 패턴(120) 및 스토리지금속 패턴(122)이 형성된 기판(100)의 전면에 질화 실리콘 (SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(124)을 형성한다.
도 17a와 17b는 제2마스크 공정을 나타낸 단면도로서, 도시한 바와 같이, 상기 게이트절연막(124)이 형성된 기판(100)의 전면에 알루미늄(Al), 알루미늄합금(AlNd), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr)을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 제2마스크 공정으로 패터닝하여, 상기 제1 내지 제3 액티브 패턴(114, 116, 118)의 각 제1 액티브영역(V1)에 대응하여, 게이트전극(126, 128, 130)을 형성한다.
이때, 제1 내지 제3 액티브 패턴(114, 116, 118)은 제1 액티브영역(V1)과 제1 액티브영역(V1) 양측에 위치하는 제2 액티브영역(V2)으로 정의한다.
또한, 상기 구동영역(D)의 제1 액티브 패턴(114)과 스위칭영역(C)의 제3 액티브 패턴(118)의 제1 액티브영역(V1)과 제2 액티브영역(V2)의 사이를 LDD 영역(F)으로 정의한다.
상기 LDD영역(F)는 핫캐리어(Hot carrier)들을 분산시키기 위한 목적으로 구성되는 것이며, 이 영역은 도핑농도가 낮기 때문에 누설전류(Ioff)의 증가를 방지하여 온(On)상태의 전류의 손실을 막는 역할을 한다.
또한, 상기 화소영역(P)에는 상기 제3 액티브 패턴(118)에서 연장된 다결정실리콘 패턴(120)의 상부에 구성된 스토리지금속 패턴(122)과 겹쳐지면서 화소영역(P)의 양측으로 연장된 스토리지 배선(132)을 형성한다.
이때, 도시하지는 않았지만 상기 스위칭영역(C)에 구성된 게이트전극(130)과 접촉하는 게이트배선을 형성한다.
그리고, 상기 제1 내지 제3 게이트 전극(126, 128, 130)이 노출된 기판(100)의 전면에 저농도 n형 이온을 도핑하는 공정을 진행한다.
이와 같이 하면, 제1 내지 제3 게이트 전극(126, 128, 130)의 주변으로 노출된 제1, 제3 액티브 패턴(114, 118)의 제2 액티브영역(V2) 및 LDD 영역(F)과 제2 액티브 패턴(116)의 제2 액티브영역(V2)에 저농도 n형 이온이 도핑된다.
도 18a와 도 18b는 제3마스크 공정을 나타낸 단면도로서, 도시한 바와 같이, 상기 제1 내지 제3 액티브 패턴(114, 116, 118)에 저농도 n형 이온이 도핑된 기판(100)의 전면에 포토레지스트를 도포한 후 제3마스크공정으로 패터닝하여 제2액티브 패턴(116)만을 노출하는 포토레지스트 패턴(136)을 형성한다.
다음으로 상기 제2액티브 패턴(116)만을 노출하는 포토레지스트 패턴(136)이 형성된 기판(100)의 전면에 고농도 P형 이온을 도핑하는 공정을 진행하여, 상기 제2 액티브 패턴(116)에 위치하고 상기 제2 게이트전극(128)의 주변의 제2 액티브영역(V2)에 고농도 p형 이온을 도핑한다.
앞서 제2마스크 공정에서 상기 제2 액티브 패턴(116)의 제2 액티브영역(V2) 은 이미 n-불순물이 도핑된 상태이나, 이는 저농도 도핑이기 때문에 이부분에 고농도 p형 이온을 도핑하게 되면 저농도 n형 이온의 영향은 거의 없게 된다.
상기 고농도 p형 이온이 도핑된 제2 액티브 패턴(116)의 제2 액티브영역(V2)은 이후에 오믹콘택층의 기능을 하게 된다.
다음으로, 상기 포토레지스트 패턴(136)을 제거하는 공정을 진행한다.
도 19a ~ 도 19b와 도 20a ~ 도 20b는 제4마스크 공정을 도시한 도면이다.
도 19a와 도 19b에 도시한 바와 같이, 앞선 공정에서 고농도 p형 이온이 도핑된 기판(100)의 전면에 질화실리콘(SiNx)과 산화실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 층간절연막(138)을 형성한다.
다음으로, 상기 층간절연막(138)의 상부에 포토레지스트를 도포하여 포토레지스트층(142)을 형성한다.
다음으로, 상기 포토레지스트층(142)의 상부에 마스크를 위치한다.
다음으로, 상기 마스크의 상부로 빛을 조사하여 하부의 포토레지스트층(142)을 노광하고 현상하는 공정을 진행하여, 포토레지스트 패턴(144)을 형성한다.
다음으로 도 20a와 도 20b에 도시한 바와 같이, 상기 마스크의 투과부에 대응하는 부분은 완전히 제거되어 하부의 층간절연막(138)과 게이트절연막(126)을 순차 제거하여 상기 제1 내지 제3 액티브 패턴(114, 116, 118)의 제2 액티브영역(V2)을 노출하게 된다.
따라서, 제1 액티브 패턴(114)의 제2 액티브 영역(V2)을 노출하는 제1 콘택홀(121)과 제2 콘택홀(131)을 형성하고, 상기 제2 액티브 패턴(116)의 제2 액티브영역(V2)을 노출하는 제3 콘택홀(141)과 제4 콘택홀(151)을 형성하고, 상기 제3 액티브 패턴(118)의 제2 액티브영역(V2)을 노출하는 제5 콘택홀(161)과 제6 콘택홀 (171)을 형성한다.
다음으로, 상기 콘택홀(121, 131, 141, 151, 161, 171)을 통해 노출된 제2 액티브영역(V2)의 N영역에 고농도 n형 이온을 도핑하는 공정을 진행한다.
이와 같이 하면 상기 제1 액티브 패턴(114)와 제3 액티브 패턴(118)에 위치한 제2 액티브 영역(V2)에 고농도 n형 이온이 도핑된다.
그리고, 제2 액티브영역(V2) 중 상기 고농도 n형 이온이 도핑된 제2 액티브영역(V2)의 N영역 이외의 영역에는 저농도 n형 이온이 도핑된 채로 남아있는 L영역이 형성된다. 즉, 상기 제2 액티브영역(V2)은 N영역과 L영역을 포함한다.
또한, 제2 액티브 영역(V2)에 이미 저농도 n형 이온이 도핑된 상태이나 이는 저농도 도핑이기 때문에 이부분에 고농도 n형 이온을 도핑하게 되면 저농도 n형 이온의 영향은 거의 없게 된다.
이때, 제2 액티브 패턴(116)의 제2 액티브영역에도 고농도 n형 이온이 도핑되나, 고농도 n형 이온의 양은 고농도 p형 이온의 양보다 작게 하여 제2 액티브 패턴(116)에서 고농도 p형 이온의 형태 전환이 일어나지 않게 한다.
상기 불순물이온이 도핑된 액티브 패턴은 오믹콘택층의 기능을 하게 된다.
다음으로 구동영역(D)과 스위칭영역(C)에 형성된 포토레지스트 패턴(144)을 제거한다.
도 21a와 도 21b는 제 5마스크공정을 나타낸 도면으로, 기판(100)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 알루미늄합금(AlNd), 구리(Cu)등을 포함하는 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착한 후 제 5 마스크 공정으로 패터닝 하여, 상기 제1, 제3, 제5콘택홀(121, 141, 161) 및 제2, 제4, 제6콘택홀(131, 151, 171)을 통해 노출된 제1 내지 제3 액티브 패턴(114, 116, 118)의 제2 액티브영역(V2)과 각각 접촉하는 소스전극(146a, 148a, 150a)과 드레인전극(146b, 148b, 150b)을 형성한다.
도 22a와 도 22b는 제6마스크공정을 나타낸 도면으로, 도시한 바와 같이, 상기 소스/드레인전극(146a, 148a, 150a/146b, 148b, 150b)이 형성된 기판(100)의 전면에 무기절연물질을 증착하여 보호막(152)을 형성한다.
다음으로 상기 보호막(152)을 제6마스크공정으로 패터닝하여 상기 스위칭영역(C)의 드레인전극(150b)을 노출하는 드레인 콘택홀(154)을 형성한다.
도 23a와 도 23b는 제7마스크공정을 나타낸 도면으로, 상기 보호막(152)이 형성된 기판(100)의 전면에 인듐-틴-옥사이드(ITO)를 증착하고 패터닝하여 상기 스위칭영역(C)의 노출된 드레인전극(150b)과 접촉하면서 상기 화소영역(P)에 위치하는 화소전극(156)을 형성한다.
본 발명은 상기 실시예들로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도내에서 다양하게 변경하여 실시할 수 있다.
위에 상술한 바와 같이, 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조방법은 종래기술과 비교하여 2개의 마스크 공정을 줄일 수 있으며, 특히 불순물 도핑 시의 마스크공정을 줄이는 효과가 있다.
따라서, 공정 중 발생할 수 있는 불량확률을 줄이고, 공정시간을 단축 할 수 있다.
또한, 이에 따른 수율증가를 가져오게 된다.

Claims (14)

  1. 기판을 스위칭영역 및 스토리지영역을 포함하는 화소영역과 n영역과 p영역을 포함하는 구동영역으로 정의하는 단계와;
    상기 기판의 전면에 버퍼층을 형성하는 단계와;
    상기 버퍼층의 상부에, 상기 n영역에 위치하며 제1 및 제2 액티브영역 및 LDD영역을 포함하는 제1 액티브 패턴과, 상기 p영역의 제1 및 제2 액티브영역을 포함하는 제2 액티브 패턴과, 상기 스위칭영역에 위치하며 제1 및 제2 액티브영역 및 LDD영역을 포함하는 제3 액티브 패턴, 상기 스토리지영역에 위치하며, 상기 스위칭영역의 상기 제 3 액티브 패턴으로부터 연장되어 형성되는 연장부를 형성하는 단계와;
    상기 제1 내지 제3 액티브 패턴 및 연장부의 상부에 게이트절연막을 형성하는 단계와;
    상기 게이트절연막 상부에 위치하며, 상기 제1 내지 제3 액티브 패턴과 대응하는 제1 내지 제3 게이트전극을 형성하고, 상기 연장부와 대응하는 스토리지 배선을 형성하는 단계와;
    상기 제1 내지 제3 게이트전극을 포함하는 기판에 저농도 n형 이온을 도핑하는 단계와;
    상기 제2 게이트전극의 주변으로 노출된 상기 제2 액티브 패턴의 제2 액티브영역에 고농도 p형 이온을 도핑하는 단계와;
    상기 고농도 p형 이온이 도핑된 제2 액티브 패턴을 포함하는 기판의 전면에 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 상기 제1 내지 제3 액티브 패턴의 상기 제2 액티브영역을 각각 노출하는 콘택홀을 형성하는 단계와;
    상기 콘택홀을 통해 노출된 상기 제 1 내지 제 3 액티브 패턴 각각의 상기 제2 액티브영역에 상기 고농도 p형 이온에 비해 작은 양의 고농도 n형 이온을 도핑하는 단계와;
    상기 고농도 n형 이온이 도핑된 각각의 상기 제2 액티브영역과 접촉하고 서로 이격된 제1 내지 제3 소스전극 및 제1 내지 제3 드레인전극을 형성하는 단계와;
    상기 제1 내지 제3 소스전극 및 제1 내지 제3 드레인전극이 형성된 기판의 전면에 드레인콘택홀을 포함하는 보호층을 형성하는 단계와;
    상기 드레인콘택홀을 통해 상기 제3 드레인전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하며, 상기 연장부의 상부에는 스토리지금속 패턴을 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 연장부와 스토리지금속 패턴은 동일한 마스크공정에서 형성되는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  4. 제 3항에 있어서,
    상기 마스크 공정은
    기판의 전면에 다결정실리콘층을 형성하는 단계와;
    상기 다결정실리콘층의 상부에 도전성 금속층을 형성하는 단계와;
    상기 금속층이 형성된 기판의 전면에 포토레지스트층을 형성하고, 상기 포토레지스트층의 상부에 투과부와 반투과부와 차단부로 구성된 마스크를 위치시키는 단계와;
    상기 마스크의 상부로 빛을 조사하여 하부의 상기 포토레지스트층을 노광하고 현상하여 상기 n영역과 p영역에 제1두께의 제1 및 제2 포토레지스트 패턴을 형성하고, 상기 스위칭영역에 상기 제1두께의 제3 포토레지스 패턴을 형성하고, 상기 스토리지영역에 상기 제1두께보다 두꺼운 제2두께의 제4 포토레지스트 패턴을 형성하는 단계와;
    상기 제1 내지 제4 포토레지스트 패턴의 주변으로 노출된 하부의 상기 금속층과 상기 다결정실리콘층을 제거하여 금속패턴과 다결정실리콘패턴을 형성하는 단계와;
    상기 제1 내지 제3 포토레지스트 패턴을 제거하여, 그 하부의 상기 금속패턴을 노출하여, 상기 금속패턴을 제거하는 단계와;
    상기 제4 포토레지스트 패턴을 제거하는 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  5. 제 4항에 있어서,
    상기 마스크의 상기 반투과부는 상기 n영역과 p영역과, 상기 스위칭영역에 구성하고, 상기 마스크의 상기 차단부는 상기 스토리지영역에 위치하도록 하는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  6. 제 1항에 있어서,
    상기 고농도 n형 이온 도핑은 상기 콘택홀을 포함한 상기 층간절연막이 마스크 역할을 하는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  7. 제 1항에 있어서,
    상기 고농도 n형 이온은 상기 고농도 p형 이온보다 적은양을 도핑하는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  8. 제 1항에 있어서,
    상기 제1, 제3 액티브 패턴의 상기 제2 액티브 영역은 고농도 n형 이온이 도핑되고, 상기 제1 액티브 영역은 도핑 되지 않으며, 상기 제1 액티브영역과 상기 제2 액티브영역의 사이에 형성된 상기 LDD영역 및 상기 제2 액티브영역의 양 끝의 영역에는 저농도 n형 이온이 도핑된 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  9. 제 1항에 있어서,
    상기 제2 액티브 패턴의 상기 제2 액티브영역에는 고농도 p형 이온이 도핑되며, 상기 제1 액티브영역에는 도핑되지 않는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  10. 스위칭영역 및 스토리지 영역을 포함하는 화소영역과, 구동영역이 정의된 기판과;
    상기 기판의 전면에 형성된 버퍼층과;
    상기 버퍼층의 상부에 형성되며, 제1 및 제2 액티브영역을 포함하는 제1 내지 제3 액티브 패턴과;
    상기 스토리지영역에 위치하고 상기 스위칭영역의 상기 제3 액티브 패턴에서 연장된 연장부와;
    상기 제1 내지 제3 액티브 패턴 상부에 형성된 게이트절연막과;
    상기 제1 내지 제3 액티브 패턴 상부의 상기 게이트절연막 상부에 각각 형성된 제1 내지 제3 게이트전극과;
    상기 연장부의 상부에 구성되며, 상기 게이트절연막 상부에 형성되는 스토리지 배선과;
    상기 제1 내지 제3 게이트전극 상부에 형성되며, 상기 제1 내지 제3 액티브 패턴의 상기 제2 액티브영역이 노출되는 콘택홀을 포함하는 층간절연막과;
    상기 노출된 콘택홀을 통해 상기 액티브 패턴의 상기 제2 액티브영역에 접촉되도록 형성된 제1 내지 제3 소스전극 및 제1 내지 제3 드레인전극과;
    상기 제1 내지 제3 소스전극 및 제1 내지 제3 드레인전극이 형성된 기판의 전면에 형성되며, 상기 제3 드레인전극을 노출하는 드레인콘택홀을 포함하도록 형성된 보호층과;
    상기 드레인콘택홀을 통해 상기 제3 드레인전극과 접촉하는 화소전극
    을 포함하고, 상기 제2 액티브영역은 상기 드레인콘택홀의 크기와 동일하게 형성되며, 상기 연장부의 상부에는 스토리지금속 패턴이 형성되는 것을 더욱 포함하는 액정표시장치용 어레이기판.
  11. 제 10항에 있어서,
    상기 제1, 제3 액티브 패턴은 제1 액티브영역과 제2 액티브영역의 사이에 형성된 LDD영역을 더욱 포함하는 것을 특징으로 하는 것을 특징으로 하는 액정표시장치용 어레이기판.
  12. 삭제
  13. 제 11항에 있어서,
    상기 제1, 제3 액티브 패턴의 상기 제2 액티브 영역은 고농도 n형 이온이 도핑된 영역이고, 상기 제1 액티브 영역은 도핑 되지 않았으며, 상기 제1 액티브영역과 상기 제2 액티브영역의 사이에 형성된 상기 LDD영역 및 상기 제2 액티브영역의 양끝의 영역에는 저농도 n형 이온이 도핑된 것을 특징으로 하는 액정표시장치용 어레이기판.
  14. 제 10항에 있어서,
    상기 제2 액티브 패턴의 상기 제2 액티브 영역에는 고농도 p형 이온이 도핑되어 있으며, 상기 제1 액티브영역에는 도핑되지 않은 것을 특징으로 하는 액정표시장치용 어레이기판.
KR1020040103178A 2004-12-08 2004-12-08 액정표시장치용 어레이기판 제조방법 KR101146522B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040103178A KR101146522B1 (ko) 2004-12-08 2004-12-08 액정표시장치용 어레이기판 제조방법
US11/288,263 US7462503B2 (en) 2004-12-08 2005-11-29 Liquid crystal display device and fabricating method thereof
US12/289,949 US8362526B2 (en) 2004-12-08 2008-11-07 Liquid crystal display device and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040103178A KR101146522B1 (ko) 2004-12-08 2004-12-08 액정표시장치용 어레이기판 제조방법

Publications (2)

Publication Number Publication Date
KR20060064358A KR20060064358A (ko) 2006-06-13
KR101146522B1 true KR101146522B1 (ko) 2012-05-25

Family

ID=36574833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040103178A KR101146522B1 (ko) 2004-12-08 2004-12-08 액정표시장치용 어레이기판 제조방법

Country Status (2)

Country Link
US (2) US7462503B2 (ko)
KR (1) KR101146522B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140004887A (ko) * 2012-07-03 2014-01-14 엘지디스플레이 주식회사 액정 디스플레이 장치의 제조방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100595456B1 (ko) * 2003-12-29 2006-06-30 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
KR101255783B1 (ko) * 2006-06-28 2013-04-17 엘지디스플레이 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법
KR101226975B1 (ko) * 2006-06-29 2013-01-28 엘지디스플레이 주식회사 구동회로 일체형 액정표시장치용 어레이 기판 및 그제조방법
KR101315501B1 (ko) * 2006-12-28 2013-10-07 엘지디스플레이 주식회사 액정표시장치와 그 구동방법
KR100847661B1 (ko) * 2007-03-21 2008-07-21 삼성에스디아이 주식회사 반도체 장치의 제조 방법
CN102789971A (zh) 2012-07-31 2012-11-21 京东方科技集团股份有限公司 多晶硅tft、多晶硅阵列基板及其制备方法、显示装置
KR102068960B1 (ko) * 2013-01-02 2020-01-23 엘지디스플레이 주식회사 어레이 기판의 제조 방법
KR20140101218A (ko) * 2013-02-08 2014-08-19 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN105590862A (zh) * 2014-11-13 2016-05-18 昆山国显光电有限公司 一种薄膜晶体管及其制备方法和应用
CN107134460B (zh) * 2017-04-11 2019-08-02 深圳市华星光电半导体显示技术有限公司 显示装置及其goa电路
US10615194B2 (en) * 2017-06-05 2020-04-07 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd Array substrates, manufacturing methods thereof, and liquid crystal display (LCD) panels
CN107240589A (zh) * 2017-06-05 2017-10-10 深圳市华星光电技术有限公司 一种阵列基板及其制作方法、液晶显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756189A (ja) * 1993-08-12 1995-03-03 Seiko Epson Corp 薄膜半導体装置およびその製造方法
KR20030033132A (ko) * 2001-10-17 2003-05-01 삼성전자주식회사 다결정 규소 박막 트랜지스터 기판 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277738A (ja) * 1999-03-19 2000-10-06 Fujitsu Ltd 薄膜トランジスタおよびその製造方法
JP5020428B2 (ja) 1999-08-30 2012-09-05 三星電子株式会社 トップゲート形ポリシリコン薄膜トランジスター製造方法
KR100307456B1 (ko) * 1999-12-08 2001-10-17 김순택 박막 트랜지스터의 제조 방법
TW565939B (en) * 2000-04-07 2003-12-11 Koninkl Philips Electronics Nv Electronic device manufacture
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
KR100437473B1 (ko) 2001-03-02 2004-06-23 삼성에스디아이 주식회사 엘디디 구조를 갖는 씨모스 박막 트랜지스터 및 그의제조방법
KR100437475B1 (ko) 2001-04-13 2004-06-23 삼성에스디아이 주식회사 평판 디스플레이 장치용 표시 소자 제조 방법
KR100585873B1 (ko) * 2003-11-03 2006-06-07 엘지.필립스 엘시디 주식회사 폴리실리콘 액정표시소자 및 그 제조방법
KR100584715B1 (ko) * 2004-04-06 2006-05-29 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
US7410842B2 (en) * 2005-04-19 2008-08-12 Lg. Display Co., Ltd Method for fabricating thin film transistor of liquid crystal display device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756189A (ja) * 1993-08-12 1995-03-03 Seiko Epson Corp 薄膜半導体装置およびその製造方法
KR20030033132A (ko) * 2001-10-17 2003-05-01 삼성전자주식회사 다결정 규소 박막 트랜지스터 기판 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140004887A (ko) * 2012-07-03 2014-01-14 엘지디스플레이 주식회사 액정 디스플레이 장치의 제조방법

Also Published As

Publication number Publication date
US20060121636A1 (en) 2006-06-08
US8362526B2 (en) 2013-01-29
US7462503B2 (en) 2008-12-09
KR20060064358A (ko) 2006-06-13
US20090152562A1 (en) 2009-06-18

Similar Documents

Publication Publication Date Title
US7300831B2 (en) Liquid crystal display device having driving circuit and method of fabricating the same
US7256061B2 (en) Array substrate for liquid crystal display device and method of manufacturing the same
US7462503B2 (en) Liquid crystal display device and fabricating method thereof
US20050219435A1 (en) Liquid crystal display device including driving circuit and method of fabricating the same
US7410842B2 (en) Method for fabricating thin film transistor of liquid crystal display device
US5827760A (en) Method for fabricating a thin film transistor of a liquid crystal display device
CN113467145B (zh) 阵列基板及制作方法、显示面板
KR100924493B1 (ko) 구동회로 일체형 액정표시장치용 어레이기판 제조방법
KR101032603B1 (ko) 액정표시장치용 어레이기판 제조방법
US20020047948A1 (en) Array substrate for a liquid crystal display and method for fabricating thereof
KR100925545B1 (ko) 액정표시장치의 박막 트랜지스터 및 그 제조방법
KR100938886B1 (ko) 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR20070049741A (ko) 액정표시장치용 어레이기판과 그 제조방법
KR100915148B1 (ko) 구동회로 일체형 액정표시장치의 스위칭 소자 및구동소자의제조방법
KR101028995B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
CN113589612B (zh) 阵列基板及制作方法、显示面板
KR20070003192A (ko) 액정표시장치의 박막트랜지스터 제조방법
KR100466392B1 (ko) 프린지 필드 스위칭 액정표시장치의 제조방법
KR20050105577A (ko) 액정표시장치용 어레이기판 제조방법
KR20040077160A (ko) 구동회로 일체형 액정표시장치용 구동소자 및 스위칭소자의 제조방법
KR20070069387A (ko) 액정표시장치용 어레이기판과 그 제조방법
KR20050105578A (ko) 액정표시장치용 어레이기판과 그 제조방법
KR101148526B1 (ko) 액정표시장치의 박막트랜지스터 제조방법
KR20070049744A (ko) 액정표시장치용 어레이기판과 그 제조방법
KR100459211B1 (ko) 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E90F Notification of reason for final refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150429

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180416

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 8