JP2000277738A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法

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gate electrode
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Abstract

(57)【要約】 【課題】 絶縁表面層を有する基板上に形成された薄膜
トランジスタおよびその製造方法に関し、特性の優れた
薄膜トランジスタを製造することのできる製造方法を提
供する。 【解決手段】 （ａ）絶縁表面層を有する基板上に複数
のアイランド状の半導体層を形成する工程と、（ｂ）前
記半導体層のチャネル領域となる領域の外側の第１領域
に直接または厚さ５０ｎｍ以下の絶縁薄膜を介してイオ
ン注入により不純物を注入し、低不純物濃度領域を形成
する工程と、（ｃ）前記半導体層の前記第１領域の外側
部分に、直接または前記絶縁薄膜を介して非質量分離イ
オン注入により不純物を注入し、前記低不純物濃度より
高濃度のソース／ドレイン領域を形成する工程と、を含
む薄膜トランジスタの製造方法が提供される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
に関し、特に絶縁表面層を有する基板上に形成された薄
膜トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】液晶表示装置などに薄膜トランジスタ
（TFT）が用いられている。液晶表示装置の表示部は、
例えば１対の電極付きガラス基板間に液晶層を挟んで構
成され、電極間に電圧を印加して液晶の光学的性質を制
御することにより表示を行う。
【０００３】アクティブマトリクス型液晶表示装置にお
いては、一方のガラス基板上に複数本の走査線および複
数の信号線を互いに交差して配置し、走査線と信号線の
各交点に画素を接続する。画素は、表示部内に行列状に
配置される。各画素は、１つのスイッチングトランジス
タと１つの画素電極を含んで形成される。
【０００４】スイッチングトランジスタの一方の電流電
極（本明細書ではドレイン電極と呼ぶ）が信号線に接続
され、ゲート電極が走査線に接続され、他方の電流電極
（ソース電極）が画素電極に接続される。なお、ソース
電極、ドレイン電極の名称は便宜的なものであり、取り
換えてもよい。
【０００５】スイッチングトランジスタは、ガラス基板
上に形成した島状のシリコン層を用いて形成される。ガ
ラス基板は、一般に耐熱温度が６５０℃程度であり、現
在実用的に使用できる最高温度は６００℃以下である。
しかし、大型ガラス基板のシュリンケージを考慮し、４
５０℃以下が望ましい。このため、ガラス基板上に直接
良質な多結晶シリコン層を化学気相堆積（CVD）等によ
り成長することは困難である。一般的には、ガラス基板
上に低温で形成できるアモルファスシリコン層を成長す
る。アモルファスシリコン層をパターニングすることに
よって島状半導体層を得ている。
【０００６】このようなアモルファスシリコン層は、キ
ャリアの移動度が低く、アモルファスシリコン層を用い
て形成したアモルファスTFTはその特性が制限される。
同一ガラス基板上に液晶表示装置駆動用の周辺回路を形
成しようとしても、アモルファスシリコン層を用いたTF
Tでは実現が困難である近年、ガラス基板上に形成した
アモルファスシリコン層にレーザ光を照射し、アモルフ
ァスシリコン層を多結晶シリコン層に変換する技術が開
発された。多結晶シリコンはアモルファスシリコンと比
べると、キャリアの移動度が大幅に向上する。このた
め、特性の向上したTFTを作成することが可能になる。
周辺回路を表示部と同一のガラス基板上に形成すること
も可能となる。
【０００７】電流電極とゲート電極との間に印加される
電圧によって、ドレイン接合近傍に高電界が発生する
と、ホットキャリアが生成され、ゲート絶縁膜中に注入
され、ＴＦＴの特性を劣化させることが知られている。
【０００８】ガラス基板上に表示部と共に周辺回路を形
成した周辺回路一体化型液晶表示装置を作成するために
は、電界緩和のため低濃度ドレイン（LDD）領域を備え
たTFTを形成することが望まれる。
【０００９】また、液晶表示装置においては、大面積の
ガラス基板上にTFTを多数形成することが必要である。
大面積のガラス基板上に高不純物濃度のソース／ドレイ
ン領域を形成するためには、不純物ドープ用のイオン注
入装置は大電流でイオンを注入できることが望まれる。
また、このイオン注入装置を用いてＬＤＤ領域を形成で
きることも望まれる。このようなイオン注入装置とし
て、質量分離を行わない非質量分離型イオン注入装置が
開発されている。
【００１０】図２（Ａ），（Ｂ）は、従来技術による二
種類のTFTの構造およびその製造方法を示す。
【００１１】図２（Ａ）においては、ガラス基板２０１
の上に島状の多結晶シリコン層２０４が形成され、ゲー
ト絶縁膜２０６が多結晶シリコン層２０４を覆ってガラ
ス基板２０１上に形成されている。島状の多結晶シリコ
ン層２０４の中央部分上に、ゲート電極２０８がゲート
絶縁膜２０６を介して形成されている。
【００１２】ゲート電極２０８をマスクとし、Ｐ+イオ
ン等のｎ型不純物イオンを多結晶シリコン層２０４内に
注入することにより、LDD領域２１４が形成されてい
る。LDD領域２１４は、低いｎ型不純物濃度を有する。L
DD領域形成後、ゲート電極２０８の側壁上にイオン注入
用遮蔽体２１１が形成される。遮蔽体２１１は、例えば
絶縁膜を基板全面上に堆積した後、異方性エッチングを
行い、平坦部上の絶縁物を除去することによりゲート電
極２０８側壁上にのみ形成される。
【００１３】遮蔽体２１１を形成した後、図に示すよう
に、ゲート電極２０８と遮蔽体２１１をマスクとし、再
びP+イオン等のｎ型不純物イオンを半導体層に注入する
ことにより、遮蔽体２１１よりも外側の領域に高不純物
濃度ソース／ドレイン領域２２４が形成される。
【００１４】図２(Ａ)の構成においては、ＬＤＤ領域２
１４形成用のイオン注入と、ソース／ドレイン領域２２
４形成用のイオン注入とはゲート絶縁膜２０６を貫通し
て行われる高加速エネルギのイオン注入である。
【００１５】図２（Ｂ）においては、ガラス基板２０１
上に多結晶シリコン層２０４が形成され、その上にゲー
ト絶縁膜２０６が形成される点は図２（Ａ）と同様であ
るが、ゲート絶縁膜２０６は多結晶シリコン層２０４の
中央部上にのみ残るようにパターニングされ、その他の
部分は除去されている。ゲート絶縁膜２０６の上に、そ
の端部から後退するようにゲート電極２０８が形成され
ている。すなわち、ゲート電極２０８の両側には、庇状
にゲート絶縁膜２０６が張り出している。
【００１６】このような構成に対し、ゲート絶縁膜２０
６を通過する加速エネルギで低不純物濃度のＰ+イオン
のイオン注入が行われ、さらにゲート絶縁膜２０６を貫
通しない低加速エネルギのイオン注入が行われる。低加
速エネルギのイオン注入は、ゲート絶縁膜２０６の外側
の領域に高不純物濃度のソース／ドレイン領域２２４を
形成する。
【００１７】ゲート絶縁膜２０６に覆われるが、ゲート
電極２０８には覆われていない多結晶シリコン層２０４
の領域には、低不純物濃度のイオン注入がゲート絶縁膜
２０６を介して行われ、低不純物濃度のLDD領域２１４
が形成される。
【００１８】図２（Ｂ）の構成は、イオン注入の加速エ
ネルギを変化するのみで、一連のイオン注入により低不
純物濃度のLDD領域と、高不純物濃度のソース／ドレイ
ン領域とが形成できる利点を有する。
【００１９】図２（Ｃ），（Ｄ）は、非質量分離型イオ
ン注入装置に用いられる２種類のイオン源を概略的に示
す。図２（Ｃ）は、ＲＦイオン源を示す。１対の電極２
２０，２２１間に例えば１３．５６ＭＨzの電力が供給
され、その間にプラズマ２２２を発生させる。
【００２０】図２（Ｄ）は、熱電子放出用フィラメント
を用いたＤＣイオン源を示す。フィラメント２２６，２
２７は、それぞれ抵抗加熱により加熱され、熱電子を放
出する。フィラメント２２６、２２７から放出された熱
電子により、プラズマ２２８が形成される。
【００２１】
【発明が解決しようとする課題】ガラス基板等の大面積
基板上に形成されたＴＦＴは、その特性が十分満足でき
るものではなかった。
【００２２】本発明の目的は、特性の優れた薄膜トラン
ジスタを製造することのできる製造方法を提供すること
である。
【００２３】本発明の他の目的は、特性の優れた薄膜ト
ランジスタを提供することである。
【００２４】
【課題を解決するための手段】本発明の１観点によれ
ば、（ａ）絶縁表面層を有する基板上に複数のアイラン
ド状の半導体層を形成する工程と、（ｂ）前記半導体層
のチャネル領域となる領域の外側の第１領域に直接また
は厚さ５０ｎｍ以下の絶縁薄膜を介してイオン注入によ
り不純物を注入し、低不純物濃度領域を形成する工程
と、（ｃ）前記半導体層の前記第１領域の外側部分に、
直接または前記絶縁薄膜を介して非質量分離イオン注入
により不純物を注入し、前記低不純物濃度より高濃度の
ソース／ドレイン領域を形成する工程と、を含む薄膜ト
ランジスタの製造方法が提供される。
【００２５】本発明の他の観点によれば、絶縁表面層を
有する基板と、前記基板上に形成された複数のアイラン
ド状の結晶性シリコン層と、前記結晶性シリコン層の中
央部に形成されたゲート絶縁膜と、前記結晶性シリコン
層内で、前記ゲート絶縁膜端部から外縁に向かって形成
された１対の低不純物濃度領域と、前記結晶性シリコン
層内で、前記１対の低不純物濃度領域の外側からさらに
外側に形成され、前記低不純物濃度より高濃度の不純物
濃度を有する１対のソース／ドレイン領域と、前記ゲー
ト絶縁膜上に、かつその端部より後退した領域上に形成
されたゲート電極とを有する薄膜トランジスタが提供さ
れる。
【００２６】
【発明の実施の形態】本発明者は、図２（Ａ），（Ｂ）
に示すような多結晶シリコンＴＦＴの特性がなぜ十分改
善されないのかを考察した。ゲート絶縁膜を通過して多
結晶シリコン層に不純物イオンを注入するためには、不
純物イオンを高電圧で加速する必要がある。
【００２７】高エネルギイオンがゲート絶縁膜を通過す
る際には、ゲート絶縁膜に種々の欠陥が発生する。同
様、多結晶シリコン層内にも種々の欠陥が発生する。ガ
ラス基板上のＴＦＴの場合、基板を高温に加熱して欠陥
を回復させることはできない。
【００２８】さらに、非質量分離型イオン注入において
は、種々のイオン種が注入される。不純物源として水素
化物を用いる場合、水素イオンが発生し、対象とする半
導体層などに注入されることになる。水素イオンは、イ
オン半径が小さく、他のイオンよりも深く注入されるで
あろう。
【００２９】図３は、図２（Ａ）、（Ｂ）の構成におい
て、Ａ−Ａ‘線に沿う断面におけるＰ分布と、Ｂ−Ｂ’
線に沿う断面におけるＨ分布とを示す。横軸は表面から
の距離を示し、縦軸は不純物濃度を示す。
【００３０】Ａ−Ａ‘断面において、不純物として注入
したＰは、多結晶シリコン層を覆うゲート絶縁膜２０６
中で最大値を示し、多結晶シリコン層内で所望の濃度を
示した後、さらにガラス基板内にも若干分布している。
【００３１】ゲート電極を含むＢ−Ｂ‘線に沿う断面に
おけるＨ分布は、Ａｌで形成されたゲート電極を通過
し、その下のゲート絶縁膜、多結晶シリコン層、さらに
その下のガラス基板まで広く分布している。
【００３２】水素イオンの注入深さと加速電圧との関係
を以下に示す。
【００３３】
【表１】
【００３４】Ｈ+イオンの注入深さは、Ｈ2 +イオンの注
入深さの約２倍である。このため、チャンネル領域（ゲ
ート電極下のＳｉ層）に影響を与えるのが主にＨ+イオ
ンであり、ＬＤＤ領域（ＳｉＯ2膜下のＳｉ層）に影響
を与えるのが主にＨ2 +イオンである。
【００３５】例えば、ゲート絶縁膜厚１２０ｎｍ、ゲー
ト電極膜厚３００ｎｍ、活性層Ｓｉ膜厚５０ｎｍの場
合、加速電圧が５０〜６０ｋＶを超えると、Ｈ+イオン
が確実にゲート電極とゲート絶縁膜を貫通し、ＳｉＯ2
／Ｓｉ界面及びチャンネル領域に侵入する（Ｂ−Ｂ' 断
面）。従って、従来技術のＬＤＤ領域への高加速電圧ド
ーピング（５０〜６０ｋＶ以上）では、Ｈ+イオンがＳ
ｉＯ2／Ｓｉ界面及びＳｉバルクにイオンダメージを与
える。
【００３６】ゲート電極両側に張り出したゲート絶縁膜
においては、多量のＰ+イオンの衝撃を受け、多数の欠
陥が発生する。また、ゲート絶縁膜と多結晶シリコン層
との界面には多数のトラップセンターが発生する。通
常、ゲート絶縁膜のイオン衝撃による損傷を回復するた
めには、５００〜６００℃以上の熱処理が必要とされ
る。
【００３７】しかし、Ａｌ等のメタルゲート電極を用い
ている場合、加熱できる最高温度は４５０℃程度である
場合が多く、ゲート絶縁膜中の欠陥を完全に回復するこ
とは困難となる。ゲート絶縁膜中にイオン損傷が存在す
る場合、ＴＦＴの電気的性能および信頼性が損なわれ
る。
【００３８】イオン注入による欠陥を回復し、注入され
た不純物を活性化させるために、レーザアニールが開発
されている。レーザアニールによれば、ガラス基板の温
度を過度に上昇させること無く、その上に形成された多
結晶シリコン層等のアニール対象物をアニールし、欠陥
を回復させることができる。
【００３９】レーザアニール用のレーザとしては、波長
３０８ｎｍのＸｅＣｌレーザ、波長２４８ｎｍのＫｒＦ
レーザ等が用いられる。
【００４０】ゲート絶縁膜を透過してその下の半導体層
をレーザアニールによってアニールしようとすると、ゲ
ート絶縁膜中でレーザ光が大幅に吸収され、半導体層に
到達するレーザ光の強度は小さくなってしまう。露出し
ているソース／ドレイン領域の半導体層と、ゲート絶縁
膜に覆われているＬＤＤ領域の半導体層とを同一の条件
でレーザアニールすることは困難である。
【００４１】また、ゲート電極下の多結晶シリコン層内
にＨが注入されると、一旦注入されたＨは、その後の処
理によっては外部に抜き出すことが困難となる。多結晶
シリコン層中に過剰なＨが存在し、その後の層間絶縁膜
形成時などに外部からＯやＨＯが侵入すると、半導体層
内にＨ2Ｏが形成され得る。Ｈ2Ｏは、電界印加などによ
って容易に分極し、半導体装置の特性を変化させる原因
となる。
【００４２】また、図２（Ｂ）に示すように、ゲート絶
縁膜が多結晶シリコン層の表面上で端部を形成している
場合、レーザアニールを行うと、ゲート絶縁膜側面に粒
状の凹凸などが形成され、半導体装置の特性に悪影響を
及ぼすことがある。
【００４３】これらの問題を解決するため、本願発明者
は、ゲート電極を透過してその下の半導体層内にＨイオ
ンが侵入しない加速電圧でイオン注入を行うこと、ＬＤ
Ｄ領域とソース／ドレイン領域とを同一条件でレーザア
ニールできるようにＬＤＤ領域上にはゲート絶縁膜を形
成しないことを提案する。
【００４４】図１は、本発明の基本実施例による薄膜ト
ランジスタの構成およびその特性を示す。図１（Ａ）
は、薄膜トランジスタの製造工程における基板の断面図
を示し、図１（Ｂ）は、Ａ−Ａ‘線に沿う断面における
Ｐ分布、Ｂ−Ｂ’線に沿う断面におけるＨ分布、Ｃ−Ｃ
‘線に沿う断面におけるＰ分布を示すグラフであり、図
１（Ｃ）は、形成された薄膜トランジスタの特性を示す
グラフである。
【００４５】図１（Ａ）において、ガラス基板等の絶縁
表面層を有する基板１の上に、多結晶シリコン層４が島
状に形成されている。多結晶シリコン層４の中央部上に
は、厚さ５０ｎｍ以上、より好ましくは厚さ８０ｎｍ以
上のＳｉＯ2膜等で形成されたゲート絶縁膜６が形成さ
れている。ゲート絶縁膜６の上に、例えば厚さ２００ｎ
ｍ以上の金属層または厚さ５００ｎｍ以上のＳｉ層で形
成されたゲート電極８が形成されている。
【００４６】基板表面に垂直な方向に、ゲート電極８を
投射した領域に、チャネル領域４ｃが画定される。ゲー
ト電極８に覆われず、ゲート絶縁膜６に覆われた領域
に、オフセット領域４ｆが画定される。ゲート絶縁膜よ
りも外側の領域に意図的に不純物がドープされる。
【００４７】ゲート電極８、ゲート絶縁膜６をマスクと
し、低加速エネルギ、例えば３０ｋｅＶ、より好ましく
は約１０ｋｅＶ程度以下のイオン注入を低ドース量で行
い、ゲート絶縁膜６の両側にＬＤＤ領域１４を形成す
る。
【００４８】さらに、所望のＬＤＤ領域を覆うレジスト
マスクなどを形成し、低加速エネルギ、高ドース量のイ
オン注入を行い、高不純物濃度のソース／ドレイン領域
２４を形成する。この高ドーズ量のイオン注入も、好ま
しくは３０ｋｅＶ以下、より好ましくは約１０ｋｅＶ程
度以下の低加速エネルギで行う。
【００４９】高／低濃度ドーピングの加速電圧を３０ｋ
Ｖ以下にすれば、Ｈ+イオンのチャンネル領域への侵入
を防止することができる（Ｂ−Ｂ´断面）。さらに、加
速電圧を１０ｋＶ以下に下げれば、Ｈ+イオンのチャン
ネル領域への侵入と、Ｈ2 +イオン（またはＨ+イオン）
のＬＤＤ領域への侵入を同時に防止することができる
（Ｃ−Ｃ´断面）。従って、高／低濃度の加速電圧を１
０ｋＶ以下に設定することが望ましい。
【００５０】イオン注入を行う際、イオン注入すべき領
域はベア状態で露出されているため、低加速エネルギで
も対象とする領域に十分な量の不純物イオンを注入する
ことができる。なお、イオン注入装置の性能上の問題か
ら、イオン注入の加速エネルギは１ＫｅＶ以上とするこ
とが好ましい。
【００５１】イオン注入は低加速エネルギで行われるた
め、ゲート電極およびゲート絶縁膜を通過して、チャネ
ル層４ｃにＨイオンなどが注入されることを防止でき
る。チャネル領域内のＨ濃度は、好ましくは１０17ｃｍ
-3以下に選択される。ソース／ドレイン領域のイオン注
入後、マスクは除去する。
【００５２】図１（Ｂ）は、図１（Ａ）におけるＡ−Ａ
‘線に沿う断面におけるＰ分布、Ｂ−Ｂ’線に沿う断面
におけるＨ分布を示す。横軸は表面からの距離を示し、
縦軸は不純物濃度を示す。
【００５３】曲線Ｐ（Ａ−Ａ'）が示すように、ＬＤＤ
領域においては、多結晶シリコン層内でＰ分布はピーク
を形成し、基板１内に入るに従いＰ分布は急激に減少す
る。Ｃ−Ｃ’線に沿う断面でもＰの分布はＰ（Ａ−
Ａ'）とほぼ同様であり、ゲート絶縁膜で覆われた領域
ではＰ分布はゲート絶縁膜内で減少し、多結晶シリコン
層内にはほとんど入らない。
【００５４】ゲート電極の存在する領域においては、Ａ
ｌゲート電極内ではＨ分布がかなり高濃度に存在する
が、その下のゲート絶縁膜においてはＨ濃度は非常に小
さなものとなっている。ゲート絶縁膜下のチャネル領域
においては、Ｈの注入はほとんど認められない。
【００５５】イオン注入後、ゲート絶縁膜端部から露出
しているイオン注入領域、すなわちＬＤＤ領域１４、ソ
ース／ドレイン領域２４に対し、レーザアニールを行
う。両領域ともべアで露出しているため、同一のアニー
ル条件で両領域に良好なアニールを行うことができ、良
好な多結晶性を回復することができる。また、直接多結
晶シリコン層にレーザ光を照射するため、レーザ光の利
用効率も高い。
【００５６】図１(Ｃ)は、形成された薄膜トランジスタ
のゲート電圧対ドレイン電流の特性を示す。順方向ゲー
ト電圧に対してドレイン電流は急峻に立ち上がり、良好
な飽和特性を示している。逆極性のゲート電圧に対し、
リーク電流となるＩｏｆｆは、１ｐＡ以下の低い値とな
る。従来技術によるＴＦＴにおいては、逆極性ゲート電
圧に対し、かなり大きなリーク電流が存在した。
【００５７】このように、図１(Ａ)に示すＴＦＴによれ
ば、リーク電流を低減することが可能となる。また、チ
ャネル領域にＨが注入されないため、経時的特性変化が
抑制され、信頼性の高いＴＦＴを得ることができる。
【００５８】以下、より具体的な液晶表示装置の実施例
を説明する。
【００５９】図４は、液晶表示装置の等価回路図および
パネルの平面構成を示す。図４(Ａ)は、アクティブマト
リクス型液晶表示装置の等価回路を概略的に示す。
【００６０】図４（Ａ）において、横方向に複数の走査
線ＧＬが配置され、縦方向に複数の信号線ＤＬが配置さ
れている。走査線ＧＬと信号線ＤＬの各交点に画素ＰＸ
が接続される。画素ＰＸは、スイッチング素子であるＴ
ＦＴと、液晶セルＬＣと、蓄積容量ＣSとを含む。液晶
セルは、コモン電極基板上のコモン電極と、ＴＦＴ基板
上の画素電極と両電極間の液晶層とを含む。
【００６１】画素電極は、液晶セルＬＣの一方の電極を
構成すると共に、蓄積容量ＣSの一方の電極を構成す
る。蓄積容量ＣSの他方の電極は、絶縁層を介して画素
電極と同一基板上に形成される。液晶セルＬＣの他方の
電極であるコモン電極は、ＴＦＴ基板に対向する基板上
に形成され、例えば基板全面に延在する透明電極であ
る。液晶セルＬＣのコモン電極と、蓄積容量ＣSの他方
の電極は、共にコモン電位Ｖｃに接続されている。
【００６２】走査線ＧＬは、走査線ドライバＧＣによっ
て駆動される。信号線ＤＬは、信号線ドライバＤＣによ
って駆動される。１本の走査線ＧＬにより活性化された
１行の画素ＰＸに対し、信号線ドライバＤＣは画像情報
を供給する。
【００６３】図４(Ｂ)は、液晶表示パネルの平面構成を
概略的に示す。ＴＦＴ基板２０とコモン電極基板２１と
は対向して配置され、その間に液晶層を挟持する。ＴＦ
Ｔ基板２０上には、中央部に表示領域を構成する画素群
が形成され、その周辺に周辺回路が形成される。図示の
構成においては、表示部上方に信号線ドライバなどの駆
動回路２７が形成され、表示部両側に走査線ドライバ等
の周辺回路２８ａ、２８ｂが形成されている。周辺回路
の外側に、両基板間をシールし、液晶収容空間を画定す
るシール１６が配置されている。
【００６４】トランスファ３０は、上下基板間の電気的
接続を確立する。中央の表示部２６には、例えば透過型
や反射型の液晶表示装置が形成される。例えば、ＨＤＴ
Ｖ型の場合、１９２０×１０８０画素が形成される。コ
モン電極基板２１は、ＴＦＴ基板２０よりも小さく、一
辺においてＴＦＴ基板２０が露出される。この露出部分
に引き出し端子２３が形成される。
【００６５】周辺回路２７、２８ａ、２８ｂは、多結晶
シリコンを用いたＴＦＴにより形成される。これらのＴ
ＦＴに光が入射するのを防止するため、周辺回路上方を
覆うように遮光体１５を設けることが好ましい。遮光体
１５は、コモン電極基板２１の内側表面または外側表面
上に形成することが好ましい。コモン電極基板２１の内
側表面状に遮光体１５を形成する場合、周辺回路のＴＦ
Ｔとの浮遊容量を減少させるためには、遮光体１５を絶
縁体で形成することが好ましい。たとえば、少なくとも
信号線ドライバの上方の遮光体１５は絶縁体で形成す
る。
【００６６】表示部においては、各画素に１つのＴＦＴ
が形成される。このＴＦＴは、例えばｎチャネルＴＦＴ
でよい。周辺回路は、ＣＭＯＳ回路とすることが好まし
い。ＣＭＯＳ回路を実現するためには、ｎチャネルＴＦ
ＴおよびｐチャネルＴＦＴを形成する必要がある。
【００６７】以下、ｎチャネルＴＦＴとｐチャネルＴＦ
Ｔを形成する製造方法を説明する。
【００６８】図５（Ａ）〜（Ｄ）、図６（Ｅ）〜（Ｇ）
は、本発明の実施例によるＣＭＯＳ型ＴＦＴの製造工程
を示す。
【００６９】図５(Ａ)に示すように、ガラス基板１０１
上に、下地ＳｉＯ2膜１０２を厚さ１００〜５００ｎ
ｍ、望ましくは厚さ約２００ｎｍプラズマ励起（ＰＥ）
ＣＶＤにより成膜し、その上にさらにアモルファスシリ
コン層１０４を厚さ３０〜１００ｎｍ、好ましくは厚さ
約４０ｎｍＰＥＣＶＤにより成膜する。アモルファスシ
リコン層１０４は、５％未満の水素濃度しか有さない低
水素含有量膜とすることが望ましい。
【００７０】必要に応じ、成膜したアモルファスシリコ
ン膜１０４を４５０℃に加熱し、１時間程度の水素出し
を行う。その後、ＸｅＣｌ、ＫｒＦなどのエキシマレー
ザをアモルファスシリコン層１０４上で走査し、結晶化
処理を行う。波長３０８ｎｍのＸｅＣｌレーザを用いた
場合、エネルギ密度は３００〜４５０ｍＪ／ｃｍ2と
し、線状ビームにより走査を行うことが望ましい。
【００７１】アモルファスシリコン層は、好ましくは平
均グレインサイズ１０ｎｍ以上の多結晶シリコン層に変
換される。なお、多結晶まで変換せず、平均グレインサ
イズ１０ｎｍ未満の微結晶に変換しても良い。周辺回路
部分を多結晶、表示部を微結晶としてもよい。本明細書
では微結晶と多結晶とを合わせて「結晶性」と呼ぶ。
【００７２】アモルファスシリコン層を多結晶シリコン
層１０４に変換した後、厚さ５０ｎｍ以上、例えば厚さ
１２０ｎｍのＳｉＯ2層で形成されたゲート絶縁膜１０
６をＰＥＣＶＤにより成膜する。ゲート絶縁膜１０６の
上に、Ａｌ合金（ＡｌＮｄ、ＡｌＳｅ等）などのゲート
電極層を厚さ３００〜５００ｎｍ、望ましくは厚さ３０
０〜３５０ｎｍスパッタリングにより成膜する。
【００７３】ゲート電極層の上にレジストパターン１１
０を形成し、ゲート電極層をウエットエッチングまたは
等方性ドライエッチングでエッチングし、ゲート電極１
０８を残す。ウエットエッチングは、例えば硝酸、酢
酸、燐酸の混合液である混酸エッチャントを用いて行な
う。等方的なエッチングにより、ゲート電極１０８の側
壁は、レジストマスク１１０の側壁よりも内側に後退し
た形状となる。この後退量は、１００〜４００ｎｍ，好
ましくは約２００ｎｍ程度に選択する。
【００７４】図５（Ｂ）に示すように、同一のレジスト
マスク１１０をマスクとし、さらにゲート絶縁膜１０６
を異方的にエッチングする。例えば、エッチングガスと
してＣＨＦ3を用いた反応性イオンエッチング（ＲＩ
Ｅ）によりゲート絶縁膜１０６をエッチングする。
【００７５】レジストマスク１１０がゲート電極１０８
よりも外側に張り出しているため、ゲート絶縁膜１０５
はゲート電極１０８端部から例えば幅約２００ｎｍ程度
張り出した形状となる。ゲート絶縁膜１０６のエッチン
グ後、レジストマスク１１０は除去する。
【００７６】図５(Ｃ)に示すように、ｐチャネルＴＦＴ
領域をレジストマスク１１２で覆い、低加速エネルギ、
低ドーズ量のＰ+イオン１１３のドーピングを行う。例
えば、Ｐ+イオン１１３を加速エネルギ１０〜３０ｋｅ
Ｖ、ドーズ量５×１０12ｃｍ- 2でイオン注入する。この
ようにして、ゲート絶縁膜１０６両側の領域に、ＬＤＤ
領域１１４が形成される。その後レジストマスク１１２
は除去する。
【００７７】図５（Ｄ）に示すように、新たにレジスト
マスク１１６を形成し、ｐチャネルＴＦＴを覆うと共
に、ｎチャネルＴＦＴの必要なＬＤＤ領域１１４ｎを覆
う。この状態で、レジストマスク１１６外部に露出した
多結晶シリコン層１０４に対し、低加速エネルギ、高ド
ーズ量のＰ+イオン１１７のドーピングを行う。例え
ば、加速エネルギ１０〜３０ｋｅＶ、ドーズ量５×１０
14ｃｍ-2のイオン注入を行う。イオン注入後、レジスト
マスク１１６は除去する。
【００７８】Ｐ+イオン１１７は、露出した多結晶シリ
コン層１０４に高濃度にドーピングされ、高不純物濃度
のソース／ドレイン領域１２４ｎを形成する。この高ド
ーズ量のイオン注入を効率よく行うためには、非質量分
離型イオン注入装置を用いることが好ましい。
【００７９】図５(Ｃ)に示す低ドーズ量のイオン注入
は、非質量分離型イオン注入装置の内、熱電子を放出す
るフィラメントを用いたいわゆるＤＣ型イオン源を用い
たイオン注入装置で行うことが望ましい。ＲＦ型イオン
源を用いた非質量分離型イオン注入装置は、低ドーズ量
の制御が困難である。図５（Ｃ）、図５（Ｄ）のイオン
注入を単一のイオン注入装置を用いて実行するために
は、ＤＣ型イオン源を用いた非質量分離型イオン注入装
置を用いることが望ましい。
【００８０】図６（Ｅ）に示すように、ｎチャネルＴＦ
Ｔを覆うレジストマスク１２０を形成し、ｐチャネルＴ
ＦＴに対しＬＤＤ領域１１４ｐを形成するための低加速
エネルギ、低ドーズ量のＢ+イオン１２２のドーピング
を行う。例えば、Ｂ＋イオン１２２を１０〜３０ｋｅＶ
の加速エネルギで加速し、５×１０12ｃｍ-2程度のドー
ズ量でイオン注入を行い、ＬＤＤ領域１１４ｐを形成す
る。その後レジストマスク１２０は除去する。
【００８１】図６(Ｆ)に示すように、ｎチャネルＴＦＴ
およびｐチャネルＴＦＴのＬＤＤ領域１１４ｐの一部を
覆うレジストマスク１２６を形成し、低加速エネルギ、
高ドーズ量のＢ+イオン１２８のドーピングを行う。例
えば、Ｂ+イオン１２８を加速エネルギ１０〜３０ｋｅ
Ｖ、ドーズ量５×１０14ｃｍ-2でドーピングする。
【００８２】レジストマスク１２６外部に露出された多
結晶シリコン層１０４に高濃度のＢ +イオンが注入さ
れ、高不純物濃度のソース／ドレイン領域１２４ｐが形
成される。ソース／ドレイン領域１２４ｐの内側にはＬ
ＤＤ領域１１４ｐが残る。その後レジストマスク１２６
は除去する。
【００８３】図６(Ｅ)、(Ｆ)に示すイオン注入も、上述
のように非質量分離型イオン注入装置を用いて行われ
る。さらに、低ドーズ量のイオン注入を制御性よく行う
ためには、熱電子放出型フィラメントを有するイオン源
を用いることが好ましい。以下、ＬＤＤ領域のそれぞれ
又は全体を１１４で指し、ソース／ドレイン領域のそれ
ぞれ又は全体を１２４で指す場合がある。
【００８４】図６（Ｇ）は、イオン注入工程を終了した
ＴＦＴの構成を示す。イオン注入により、ＬＤＤ領域１
１４およびソース／ドレイン領域１２４は、欠陥が生じ
ている。また、イオン注入した不純物は未だ活性化され
ていない。この構成に対し、上部からＸｅＣｌ等のレー
ザ光１３０を照射し、レーザアニールを行う。ＬＤＤ領
域１１４およびソース／ドレイン領域１２４が共に露出
されているため、効率よくレーザ光を吸収させることが
できる。
【００８５】イオン注入を低加速エネルギで行うため、
ゲート電極に覆われたチャネル領域１０４ｃにはＨをほ
とんど注入せずにイオン注入工程を行うことができる。
また、チャネル領域１０４ｃとＬＤＤ領域１１４との間
には、ゲート電極外部に張り出したゲート絶縁膜１０６
に対応するオフセット領域１０４ｆが形成され、電界緩
和に有効な作用を果たす。
【００８６】ＬＤＤ領域は、容易に空乏化し、ゲート電
極とソース／ドレイン領域との間に高電圧が印加された
場合の電界緩和に有効に作用する。イオン注入により生
じた欠陥が効率的に回復されるため、特性の優れたＴＦ
Ｔを得ることができる。また、チャネル領域にＨが注入
されることを防止できるため、特性の経時的変化を低減
することができる。
【００８７】図７は、図５、図６を参照して説明した製
造工程、またはその変形工程を用いることにより、製造
することのできるＴＦＴを有する画素部の平面構成を示
す。
【００８８】図７(Ａ)においては、信号線ＤＬが縦方向
に形成され、その一部が横方向に張り出し、ＴＦＴとの
接続部分を構成する。信号線ＤＬの張り出し部分上に一
部重ねて、半導体層１０４が形成されている。半導体層
１０４は、中央部にストライプ状領域を有し、その両端
に幅広の領域を有する。半導体層のストライプ状領域中
央部上には、ゲート電極１０８を兼用する走査線ＧＬが
ゲート絶縁膜を介して配置されている。
【００８９】ゲート電極１０８の下にはチャネル領域が
画定される。チャネル領域の両側にオフセット領域１０
４ｆが形成される。オフセット領域１０４ｆを覆うゲー
ト絶縁膜は図示を省略している。オフセット領域１０４
ｆの両外側には、ＬＤＤ領域１１４が形成され、さらに
その外側には、幅広部分を含むソース／ドレイン領域１
２４が形成されている。
【００９０】以上の積層構造を含む基板表面上に層間絶
縁膜が形成され、コンタクト孔ＣＨが信号線ＤＬと接続
されていない方のソース／ドレイン領域に達するように
形成される。この構成は、ゲート電極１０８と走査線Ｇ
Ｌを同一領域で兼用し、構成が簡単である。
【００９１】図７(Ｂ)においては、走査線ＧＬから垂直
下方にゲート電極１０８が突出し、半導体層は図中横方
法に延在する形状に形成されている。半導体層の一端は
信号線ＤＬに重ねて配置され、電気的に接続されてい
る。ゲート電極１０８と半導体層１０４との関係は、図
７(Ａ)と同様である。なお、図示の構成において、スト
ライプ状領域におけるソース／ドレイン領域のストライ
プ方向の幅が左右で異なっているが、同一幅としてもよ
い。
【００９２】図７(Ｃ)、(Ｄ)は、ダブルゲート型ＴＦＴ
の構成を示す。図７（Ｃ）においては、図７(Ａ)に示す
シングルゲート型ＴＦＴのストライプ状領域を引き伸ば
し、逆Ｕ字型に折り曲げてゲート電極１０８下を２回通
過させている。半導体層のストライプ状領域がゲート電
極１０８と交差する部分においては、図７(Ａ)同様のオ
フセット領域１０４ｆ、ＬＤＤ領域１１４がそれぞれ形
成されている。また、両ＬＤＤ領域間には高不純物濃度
の領域１２４aが形成され、ＴＦＴのオン抵抗を低減さ
せている。
【００９３】図７（Ｄ）においては、走査線ＧＬから２
本のゲート電極１０８が垂直下方に延在し、そのそれぞ
れの両側にオフセット領域１０４ｆ、ＬＤＤ領域１１４
を形成している。この場合、両ゲート電極１０８間の距
離を調整することにより、その間のＬＤＤ領域１１４を
共通とすることができる。その他の点は、図７（Ｂ）に
示すシングルゲートＴＦＴと同様である。
【００９４】なお、ダブルゲート型ＴＦＴを形成する場
合は、上述の製造プロセスにおいて、作成すべきＴＦＴ
の形状に合わせた多結晶シリコン層を形成し、その上に
形成するゲート電極のパターン、および低加速エネル
ギ、高ドーズ量のイオン注入を行うときのレジストマス
クのパターンを調整すればよい。
【００９５】ｎチャネルＴＦＴは、ゲート−ドレイン間
に高電圧が印加されたとき、ホットキャリアによる特性
劣化を生じる可能性がある。ホットキャリアによる特性
劣化を防止するためには、ＬＤＤ領域を形成することが
好ましい。しかしながら、ｐチャネルＴＦＴにおいて
は、ホットキャリアによる特性劣化は少ない。
【００９６】従って、ＬＤＤ構造はｎチャネルＴＦＴの
みに設け、ｐチャネルＴＦＴには設けないこともでき
る。このような構成とすれば、製造プロセスが簡略化で
き、製造期間の短縮化ができる。さらに、反転ドーピン
グを利用すれば、マスク枚数をさらに低減することがで
きる。
【００９７】図８（Ａ）〜（Ｄ）は、ｎチャネルＴＦＴ
にのみＬＤＤ領域を形成する製造プロセスを説明するた
めの断面図である。
【００９８】図８（Ａ）は、図５（Ａ）、（Ｂ）に示す
工程の後、レジストマスクを除去した基板を示す。この
状態で、Ｐ+イオン１１３を低加速エネルギ、例えば１
０〜３０ｋｅＶ、低ドーズ量、例えば５×１０12ｃｍ-2
でイオン注入し、ｎチャネルＴＦＴおよびｐチャネルＴ
ＦＴ共通にｎ型ＬＤＤ領域１１４ｎを形成する。このイ
オン注入において、マスクを用いないためｐチャネルＴ
ＦＴにもｎ型不純物が注入されるが、後の工程において
反転ドーピングを行い、ｎ型領域をｐ型に反転させる。
【００９９】図８(Ｂ)に示すように、ｐチャネルＴＦＴ
およびｎチャネルＴＦＴの形成すべきＬＤＤ領域１１４
を覆うレジストマスク１１６を形成し、P+イオン１１７
を低加速エネルギ、高ドーズ量でドーピングする。例え
ば、加速エネルギ１０〜３０ｋｅＶ、ドーズ量５×１０
14ｃｍ―2のイオン注入を行う。ｎチャネルＴＦＴの両
外側領域にｎ+型ソース／ドレイン領域１２４が形成さ
れ、その内側にｎ-型の他のＬＤＤ領域１１４が残る。
その後、レジストマスク１１６は除去する。
【０１００】図８（Ｃ）に示すように、ｎチャネルＴＦ
Ｔを覆うレジストマスク１２７を形成する。このレジス
トマスクをマスクとして低加速エネルギ、高ドーズ量で
Ｂ+イオン１２８をドープする。例えば、加速エネルギ
１０〜３０ｋｅＶ、ドーズ量５×１０14ｃｍ-2のイオン
注入を行なう。この高ドーズ量のイオン注入により、ｎ
型領域であったｐチャネルＴＦＴの領域が、ｐ+型ソー
ス／ドレイン領域１２４ｐに反転される。その後レジス
トマスク１２７は除去する。
【０１０１】図８（Ｄ）に示すように、ｎチャネルＴＦ
Ｔは半導体層１０４内にチャネル領域１０４ｃ、オフセ
ット領域１０４ｆ、ＬＤＤ領域１１４ｎおよび高不純物
濃度のソース／ドレイン領域１２４ｎを有する。ｐチャ
ネルＴＦＴは、チャネル領域１０４ｃの両側にオフセッ
ト領域１０４ｆを有し、その外側には直接高不純物濃度
のソース／ドレイン領域１２４ｐを有する。このような
イオン注入領域に対し、例えばＸｅＣｌなどのレーザ光
１３０を照射し、イオン注入された不純物を活性化し、
イオン注入により生じた欠陥を回復するレーザアニール
を行う。イオン注入領域は、すべてベアで露出している
ため、レーザ光を効率よくかつ均等に吸収することで
き、良好なレーザアニールを短時間に実施することがで
きる。
【０１０２】なお、以上の実施例においては、ＬＤＤ領
域を遮蔽するマスクを形成するために、ホトリソグラフ
ィを用いてレジストマスクを形成した。ホトリソグラフ
ィを用いずにイオン注入に対するマスクを形成すること
も可能である。
【０１０３】図９(Ａ)〜（Ｄ）は、本発明の他の実施例
によるＴＦＴの製造プロセスを示す。
【０１０４】図９（Ａ）は、ＬＤＤ領域形成用の低加速
エネルギ、低ドーズ量のＰ+イオンのドーピング工程を
示す。Ｐ+イオン１１3は、例えば加速エネルギ１０〜３
０ｋｅＶ、ドーズ量５×１０12ｃｍ-2でイオン注入さ
れ、ＬＤＤ領域１１４を形成する。
【０１０５】図９（Ｂ）に示すように、低加速エネル
ギ、低ドーズ量のイオン注入を行った後、基板表面上に
例えばポリイミト゛の絶縁膜１３１を形成し、異方性エッ
チングによりゲート電極およびゲート絶縁膜側壁上にの
みサイドウォールスペーサ１３１を残す。サイドウオー
ルスペーサ１３１の厚さを選択することにより、所望の
厚さのＬＤＤ領域を遮蔽することができる。
【０１０６】図９（Ｃ）に示すように、サイドウオール
スペーサ１３1を形成した基板に対し、Ｐ+イオン１１７
の低加速エネルギ、高ドーズ量のイオン注入を行う。例
えば、加速エネルギ１０〜３０ｋｅＶ、ドーズ量５×１
０14ｃｍ-2のイオン注入を行い、ＬＤＤ領域１１４ｎの
外側に高不純物濃度のソース／ドレイン領域１２４ｎを
形成する。
【０１０７】図９（Ｄ）に示すように、O2アッシングで
サイドウオールスペーサ１３０を除去し、ＸｅＣｌレー
ザ等のレーザ光１３０によりイオン注入領域のレーザア
ニールを行う。レーザアニールによりイオン注入された
不純物が活性化され、イオン注入による損傷が回復され
る。
【０１０８】本製造プロセスによれば、サイドウオール
スペーサを利用することにより、マスク枚数をさらに１
枚低減することが可能となる。なお、ｐチャネルＴＦＴ
を遮蔽するためにマスクを用いる場合にも、ｐチャネル
ＴＦＴを遮蔽するマスクは低精度で良く、高精度のホト
リソグラフィが不要となる。
【０１０９】上述の実施例においては、ゲート絶縁膜は
単層のＳｉＯ2膜で形成され、イオン注入を行うＬＤＤ
領域およびソース／ドレイン領域はベア状態で露出して
いた。ゲート絶縁膜を複数層の積層構造とすることもで
きる。また、イオン注入を行うＬＤＤ領域、ソース／ド
レイン領域の表面を自然の酸化膜等の薄い絶縁膜で覆っ
ても良い。
【０１１０】図１０（Ａ）〜（Ｃ）は、本発明の他の実
施例によるＴＦＴの製造プロセスを示す。
【０１１１】図１０(Ａ)に示すように、ガラス基板１０
１表面上に下地ＳｉＯ2膜１０２を形成し、その上に多
結晶シリコン層１０４を島状に形成する。多結晶シリコ
ン層１０４を覆うように、下層ＳｉＯ2膜１０６ａと上
層ＳｉＮx膜１０６ｂの積層からなるゲート絶縁膜を形
成する。ゲート絶縁膜の上に、ゲート電極層１０８を形
成し、その上にレジストパターンを形成して上述の各実
施例同様のエッチングを行う。
【０１１２】このエッチングにおいて、ゲート電極１０
８のエッチングに続き、上層ＳｉＮ x層１０６ｂのエッ
チングを行い、下層ＳｉＯ2膜１０６ａはエッチングス
トッパとしてそのまま残す。下層ＳｉＯ2膜１０６ａ
は、厚さを３０ｎｍ程度以下にし、この下層ＳｉＯ2膜
１０６ａを透過してイオン注入を行う場合にも、イオン
の加速電圧を３０ｋＶ以下にすることを可能にする。
【０１１３】Ｐ+イオン１１3を、加速電圧３０ｋＶで下
層ＳｉＯ2膜１０６ａを通過して半導体層１０４にイオ
ン注入する。ドーズ量は、例えば５×１０12ｃｍ-2であ
る。
【０１１４】図１０（Ｂ）に示すように、ゲート電極１
０８およびその下の上層ＳｉＮx層１０６ｂの側壁上
に、サイドウオールスペーサ１３１をポリイミド等によ
り形成する。サイドウオールスペーサ１３１およびゲー
ト電極１０８をマスクとし、低加速エネルギ、高ドーズ
量のＰ+イオン１１７のドーピングを行う。例えばＰ+イ
オン１１7を加速エネルギ３０ｋｅＶ以下,ドーズ量５×
１０14ｃｍ-2でドーピングする。
【０１１５】このイオン注入により、サイドウオールス
ペーサ１３１外側の半導体層１０４に、高不純物濃度の
ソース／ドレイン領域１２４が形成される。サイドウォ
ールスペーサ１３１の下にはＬＤＤ領域１１４が残る。
その後、Ｏ2アッシングでサイドウオールスペーサ１３
１を除去する。
【０１１６】図１０（Ｃ）に示すように、ゲート電極１
０８の下にゲート電極からわずかに張り出したゲート絶
縁膜１０６ｂおよび半導体層全面を覆うゲート絶縁膜１
０６ａを備えたＴＦＴ構造が形成される。この状態で、
ＸｅＣｌレーザ等のレーザ光１０３によりイオン注入領
域のレーザアニールを行う。レーザ光１３０は、薄いＳ
ｉＯ2膜１０６ａを通過して半導体層１０４を照射し、
不純物の活性化およびイオン注入による欠陥の回復を行
なう。
【０１１７】イオン注入領域は、均一な厚さの薄いＳｉ
Ｏ2で覆われているのみであり、レーザ光の損失を低く
抑えることができる。また、下層ＳｉＯ2膜１０６ａは
均一な厚さを有するため、ＬＤＤ領域１１４とソース／
ドレイン領域１２４に対しレーザアニール条件を均等に
選択することを可能とする。
【０１１８】上述の実施例においては、イオン注入工程
においてゲート電極１０８はその上表面が露出してい
た。ゲート電極上に他の配線を形成する場合、層間絶縁
膜を形成する必要があった。ゲート電極上に予め絶縁膜
を形成し、その上に直接他の配線を形成することもでき
る。
【０１１９】図１１（Ａ）〜（Ｃ）および図１２（Ｄ）
〜（Ｆ）は、本発明の他の実施例によるＴＦＴの製造プ
ロセスを示す。
【０１２０】図１１(Ａ)に示すように、ガラス基板１０
１上に下地ＳｉＯ2層１０２を形成し、その上に多結晶
シリコン層１０４を島状に形成する。多結晶シリコン層
１０４を覆って、ゲート絶縁膜１０６を形成し、その上
にＡｌ等で形成されたゲート電極１０８を形成する。こ
の状態で、ゲート電極１０８の表面を陽極酸化し、アル
ミナ層１０９を成長させる。
【０１２１】陽極酸化は、中性電解液を利用したバリア
タイプのアルミナ層を形成する陽極酸化とすることが好
ましい。例えば、電解液としてエチレングリコール、ア
ンモニア、弱酸の混合液を用い、８０Ｖ〜２００Ｖの電
圧を印加し、定電圧領域で厚さ制御を行うことができ
る。このようなアルミナ層は、膜厚０．１〜０．３μｍ
の範囲に制御することができる。
【０１２２】図１１(Ｂ)に示すように、ゲート電極１０
８とその表面上に形成されたアルミナ膜１０９をマスク
とし、その下のゲート絶縁膜１０６のパターニングを行
う。例えば、ＣＨＦ3をエッチングガスとしたＲＩＥに
よりゲート絶縁膜１０６を異方的にエッチングする。ア
ルミナ膜１０９が、オフセット領域を画定することにな
る。
【０１２３】図１１（Ｃ）に示すように、アルミナ膜１
０９で覆われたゲート電極１０８をマスクとし、低加速
エネルギ、低ドーズ量のＰ+イオン１１３のドーピング
を行う。例えば、Ｐ+イオン１１３を加速エネルギ１０
〜３０ｋｅＶ、ドーズ量５×１０12ｃｍ-2でイオン注入
し、ＬＤＤ領域１１４を形成する。
【０１２４】図１２（Ｄ）に示すように、ｐチャネルＴ
ＦＴおよびｎチャネルＴＦＴの形成すべきＬＤＤ領域を
覆うレジストマスク１１６を形成し、低加速エネルギ、
高ドーズ量のＰ+イオン１１７のドーピングを行う。こ
の工程は、図５（Ｄ）に示す工程と同様の工程である。
【０１２５】図１２(Ｅ)に示すように、ｎチャネルＴＦ
Ｔを覆うレジストマスク１２７を形成し、低加速エネル
ギ、高ドーズ量のＢ+イオン１２８の反転ドーピングを
行う。例えば、Ｂ+イオン１２８を加速エネルギ１０〜
３０ｋｅＶ、ドーズ量５×１０14ｃｍ-2でドーピング
し、ｎ-型領域であった領域をｐ+型領域に変換する。こ
の工程は、図８（Ｃ）の工程と同様である。その後レジ
ストマスク１２７は除去する。
【０１２６】図１２（Ｆ）に示すように、ＸｅＣｌレー
ザ等のレーザ光１３０をイオン注入領域に照射し、不純
物の活性化とイオン注入による欠陥の回復を行う。この
レーザアニール工程は前述の実施例の活性化レーザアニ
ール工程と同様である。
【０１２７】このようにして形成されたＴＦＴ構造は、
ゲート電極１０８(走査線ＧＬ)の表面がアルミナ層１０
９で覆われており、その上に直接他の配線を形成しても
短絡が防止される。半導体層１０４の存在する領域で
は、半導体層と他の配線が接触してしまうが、半導体層
１０４が存在しない配線領域においては、絶縁されたゲ
ート電極のみが走査線として配置される。従って、その
上に他の配線を直接形成することができる。
【０１２８】図１３(Ａ)〜（Ｃ）は、ダブルゲートＴＦ
Ｔの変形構成例を示す。図１３（Ａ）は断面図であり、
図１３（Ｂ）、（Ｃ）は２種類の平面構成例を示す。
【０１２９】図１３（Ａ）に示すように、ガラス基板１
０１上に下地ＳｉＯ2層１０２を堆積し、その上に多結
晶シリコン層の島状領域１０４を形成する。多結晶シリ
コン層１０４の中央部分に、２つのゲート電極構造が形
成される。各ゲート電極構造は、半導体層１０４の上の
ゲート絶縁膜１０６とその上のゲート電極１０８を含
む。
【０１３０】２つのゲート電極１０８ａ、１０８ｂの中
間領域には、ＬＤＤ領域は形成されず、高不純物濃度領
域１２４ｂが形成される。２つのゲート電極１０８ａ，
１０８ｂの両側領域には、ゲート電極に隣接してＬＤＤ
領域１１４ａ，１１４ｂが形成され、その外側に高不純
物濃度領域１２４ｎ、１２４ｎが形成される。
【０１３１】２つのゲート電極１０８ａ，１０８ｂには
同一電圧が印加され、その下の半導体層に高電界が印加
されることはない。従って、この領域で電界緩和を行う
必要は無く、ＬＤＤ領域を省略することができる。
【０１３２】図１３(Ｂ)は、図１３(Ａ)に示すダブルゲ
ート型ＴＦＴの平面構成例を示す。信号線ＤＬが縦方向
に配置され、その一部領域上に重なって半導体層１０４
が形成されている。半導体層１０４は、中央のストライ
プ状領域と両端の幅広領域を有する。半導体層１０４の
ストライプ状領域の上に、ゲート電極１０８ａ，１０８
ｂがゲート絶縁膜を介して配置される。これらのゲート
電極は、走査線ＧＬに連続している。
【０１３３】ゲート電極１０８ａ、１０８ｂの中間のス
トライプ状領域においては、ゲート電極に隣接してオフ
セット領域１０４ｆが形成され、１対のオフセット領域
１０４ｆ間の領域に高不純物濃度領域１２４ｂが形成さ
れている。
【０１３４】ゲート電極１０８ａの左側領域において
は、ゲート電極１０８ａに隣接してオフセット領域１０
４ｆが形成され、その左側にＬＤＤ領域１１４ａが形成
され、さらに左側には高不純物濃度領域１２４ｎが形成
されている。
【０１３５】ゲート電極１０８ｂの右側領域において
は、ゲート電極１０８ｂに隣接してオフセット領域１０
４ｆが配置され、その右側にＬＤＤ領域１１４ｂが形成
され、さらにその右側に高不純物濃度領域１２４nが形
成されている。
【０１３６】この構成を、図７（Ｄ）の構成と比較する
と、１対のゲート電極間の半導体領域にＬＤＤ領域が形
成されず、代わりに高不純物濃度領域が形成されている
点が異なる。
【０１３７】図１３(Ｃ)は、平面構成の他の変形例を示
す。本構成においては、半導体層が中間で折り曲げられ
た逆Ｕ字型形状を有する。ゲート電極１０８を兼用する
走査線ＧＬは、半導体層のストライプ状領域を２箇所で
横断する。中間のストライプ状領域には、オフセット領
域に隣接して高不純物濃度領域１２４ｂが形成され、Ｌ
ＤＤ領域は形成されない。
【０１３８】ゲート電極１０８よりも下側の半導体層１
０４においては、ゲート電極に隣接してオフセット領域
１０４ｆが形成され、その下側にＬＤＤ領域１１４ａ、
１１４ｂが形成され、さらにその下側に高不純物濃度領
域１２４ｎが形成されている。その他の点は、図７
（Ｃ）に示すダブルゲート型ＴＦＴと同様である。
【０１３９】ＴＦＴは、用いられる回路形式によってゲ
ート電極、ソース電極、ドレイン電極にそれぞれ印加さ
れる電圧が決まる。ソース電極とドレイン電極に異なる
電圧が印加される場合も多い。このような場合、ゲート
電極両側に対称的にＬＤＤ領域、高不純物濃度領域を形
成する必要は無い。逆に、使用目的に応じ、非対称な構
成とする方が特性上好ましい場合もある。
【０１４０】図１４(Ａ)は、非対称構造を有するＴＦＴ
の構成を示す。
【０１４１】図１４（Ａ）において、絶縁表面を有する
基板１０１の表面上に多結晶シリコン層１０４が形成さ
れ、その中央部上にゲート絶縁膜１０６、ゲート電極１
０８が形成されている。ゲート電極１０８の左側領域に
おいては、ゲート絶縁膜１０６端部に隣接して短いＬＤ
Ｄ領域１１４Ｓが形成され、それに隣接して高不純物ソ
ース領域１２４Ｓが形成されている。
【０１４２】ゲート電極１０８の右側領域においては、
ゲート絶縁膜１０６端部に隣接して長いＬＤＤ領域１１
４Ｌが形成され、それに隣接して高不純物ドレイン領域
１２４Ｄが形成されている。
【０１４３】ドレイン領域１２４Ｄとゲート電極１０８
との間に高電圧が印加されても長いＬＤＤ領域１１４Ｌ
が電界を効果的に緩和する。ソース領域１２４Ｓとゲー
ト電極１０８との間には余り高電圧は印加されないこと
を前提とする。なお、回路形式によっては、ソース側構
造とドレイン側構造を入れ替えても良い。
【０１４４】図１４（Ｂ）は、２つのｎチャネルＴＦＴ
を直列に接続した回路構成を示す。２つのＴＦＴは、直
列に接続され、接地電位ＧＮＤと電源電圧ＶＤＤの間に
接続される。ＶＤＤ側ＴＦＴのゲート電極には信号Ａが
印加され、ＧＮＤ側ＴＦＴには信号Ｂが印加される。こ
の回路構成の場合、ＶＤＤ側ＴＦＴのドレイン側に長い
ＬＤＤ領域１１４Ｌを配置することが好ましい。
【０１４５】図１４（Ｃ）は、ＣＭＯＳインバータ回路
を示す。ｎチャネルＴＦＴとｐチャネルＴＦＴが直列に
接続され、電圧ＶＥＥと電圧ＶＤＤ間に接続されてい
る。両ＴＦＴのゲート電極は共通の入力端子ＩＮに接続
され、両ＴＦＴの接続ノードは出力端子ＯＵＴに接続さ
れている。このような回路構成の場合、出力端子ＯＵＴ
に接続されたソース／ドレイン領域に長いＬＤＤ領域１
１４Ｌを備える構成とすることが好ましい。
【０１４６】図１４（Ｄ）は、クロックトインバータ回
路を示す。ｎチャネルＴＦＴとｐチャネルＴＦＴが直列
に接続され、さらにｎチャネルＴＦＴとｐチャネルＴＦ
Ｔを介して電圧ＶＥＥと電圧ＶＤＤ間に接続されてい
る。中央のＣＭＯＳ構成には、入力端子ＩＮが接続さ
れ、両ＴＦＴの接続ノードは出力端子ＯＵＴに接続され
ている。なお、ＣＭＯＳ回路の両側には、クロック信号
を受けるｎチャネルＴＦＴとｐチャネルＴＦＴが接続さ
れている。
【０１４７】図１４（Ｃ）と同様、ＣＭＯＳ回路の接続
ノード側に長いＬＤＤ領域１１４Ｌを配置することが好
ましい。
【０１４８】図１５(Ａ)、(Ｂ)は、上述の実施例による
ＴＦＴを用いたサンプリング回路の構成を示す。
【０１４９】図１５（Ａ）においては、一対の入力端子
ＩＮ間にサンプリング容量Ｃ１が接続され、一対の出力
端子ＯＵＴ間にサンプリング容量Ｃ２が接続されてい
る。サンプリング容量Ｃ１，Ｃ２の一方の電極は共通に
接続され、他方の電極間には上述の実施例によるＴＦＴ
が接続されている。上述の実施例によるＴＦＴは、リー
ク電流が極めて小さいため、サンプリング信号の保持率
を高くすることができる。
【０１５０】図１５(Ｂ)は、ＣＭＯＳ型ＴＦＴを用いた
サンプリング回路の構成を示す。図１５（Ａ）のＴＦＴ
に代え、ｐチャネルＴＦＴとｎチャネルＴＦＴを並列配
置したスイッチングトランジスタが接続されている。
【０１５１】上述の実施例においては、トップゲート型
ＴＦＴを形成し、ゲート電極をマスクとしイオン注入を
行った。半導体層に直接または薄い絶縁膜のみを介して
不純物イオンを注入し、ＬＤＤ領域と高不純物濃度領域
を共に低加速エネルギのイオン注入で形成し、その後均
一なレーザアニールにより不純物の活性化および損傷
（欠陥）の回復を行うことは、ボトムゲート型ＴＦＴに
おいても可能である。
【０１５２】図１６（Ａ）〜(Ｃ)、図１７（Ｄ）〜
（Ｆ）は、ボトム型ＴＦＴの製造プロセスを示す。
【０１５３】図１６(Ａ)に示すように、ガラス基板１０
１上にＣｒ等のゲート電極１０８を形成し、ゲート電極
１０８を覆ってＳｉＯ2膜等のゲート絶縁膜１０６を形
成する。ゲート絶縁膜１０６上に多結晶シリコン層を成
膜し、パターニングして半導体層１０４を形成する。
【０１５４】半導体層１０４を覆ってレジスト層を塗布
し、基板下側からレジスト層を露光することにより、ゲ
ート電極１０８に対して自己整合的にレジスト層を露光
する。その後未露光のレジスト領域１３５を現像する。
露光量を調整することにより、ゲート電極１０８端部か
ら後退するレジストパターン１３５端部までの後退量Ｌ
１を調整することができる。
【０１５５】図１６（Ｂ）に示すように、レジストパタ
ーン１３５をマスクとしてＰ+イオン１１３の低加速エ
ネルギ、低ドーズ量のドーピングを行う。例えば、加速
エネルギは１０〜３０ｋｅＶ、ドーズ量は５×１０12ｃ
ｍ-2である。イオン注入後レジストパターン１３５は除
去する。このようにして、ＬＤＤ領域１１４が形成され
る。
【０１５６】図１６(Ｃ)に示すように、半導体層１０４
を覆うように新たなレジスト膜を塗布し、基板下側から
露光し、レジストパターン１３７を形成する。露光量を
調整することにより、ゲート電極１０８端部より後退す
る後退量Ｌ２を前回の後退量Ｌ１よりも小さな値に設定
する。すなわち、レジストパターン１３７は、レジスト
パターン１３５よりも幅広に形成される。ＬＤＤ領域１
１４の端部は、レジストパターン１３７により覆われ
る。
【０１５７】図１７（Ｄ）に示すように、レジストパタ
ーン１３７をマスクとし、低加速エネルギ、高ドーズ量
のイオン注入を行なう。例えば、加速エネルギ１０〜３
０ｋｅＶ、ドーズ量５×１０14ｃｍ-2でP+イオン１１７
をドーピングする。このようにして、高不純物濃度のソ
ース／ドレイン領域１２４が形成される。その後レジス
トパターン１３７は除去する。
【０１５８】図１７(Ｅ)に示すように、イオン注入され
た半導体層を露出し、レーザ光１３０によるアニールを
行なう。このアニール工程は、前述の活性化アニール工
程と同様である。
【０１５９】図１７(Ｆ)に示すように、半導体層１０４
を覆うようにＳｉＯ2、ポリイミド等の層間絶縁膜１４
０を形成し、コンタクトホール１４１を開口する。コン
タクトホール１４１により、ソース／ドレイン領域１２
４の一部領域が露出する。その後、電極層１４３を形成
し、パターニングすることによって配線を形成する。
【０１６０】本実施例においても、イオン注入が半導体
層に直接行なわれるため低加速エネルギで行なえる。こ
のため、半導体層やゲート絶縁膜に与える損傷を低減す
ることができる。また、レーザアニールを半導体層表面
に直接行なうため、均一な条件で良好なレーザアニール
を行なうことができる。
【０１６１】なお、半導体層表面に薄く酸化膜を形成し
ても同様の作用効果を期待することができる。
【０１６２】上述の実施例においては、ＬＤＤ領域形成
用と高不純物濃度領域形成用に２つのレジストパターン
を作成した。
【０１６３】図１８（Ａ）〜(Ｃ)は、本発明の他の実施
例によるボトムゲート型ＴＦＴの製造プロセスを示す。
【０１６４】図１８(Ａ)に示すように、絶縁基板１０１
の表面上にゲート電極１０８を形成し、その表面をゲー
ト絶縁膜１０６で覆う。ゲート絶縁膜１０６の上に、多
結晶シリコン層１０４を形成する。多結晶シリコン層１
０４の上にレジスト膜を塗布し、露光現像することによ
りレジストパターン１３５を形成する。
【０１６５】レジストパターン１３５をマスクとし、低
加速エネルギ、高ドーズ量のイオン注入を行なう。例え
ば、加速エネルギ１０〜３０ｋｅＶ、ドーズ量５×１０
14ｃｍ-2のＰ+イオン１１７のドーピングを行なう。
【０１６６】図１８(Ｂ)に示すように、低加速エネル
ギ、高ドーズ量のドーピングを終えた後、レジストパタ
ーン１３５を部分的にアッシングする。レジストパター
ン１３５はアッシングにより後退し、小さな寸法のレジ
ストパターン１３５ａに変化する。レジストパターンの
後退により、イオン注入されなかった領域が幅ΔＬ分露
出される。
【０１６７】図１８(Ｃ)に示すように、変形したレジス
トパターン１３５ａをマスクとし、低加速エネルギ、低
ドーズ量のイオン注入を行なう。例えば、加速エネルギ
１０〜３０ｋｅＶ、ドーズ量５×１０12ｃｍ-2のP+イオ
ン１１３のドーピングを行なう。このようにして、高不
純物濃度領域１２４とレジストパターン１３５ａの中間
領域にＬＤＤ領域１１４が形成される。
【０１６８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。
【０１６９】
【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタの特性を改良することが可能である。
また、薄膜トランジスタの特性が経時的に変化すること
を防止することが可能になる。
【図面の簡単な説明】
【図１】本発明の基本実施例を説明するための断面図お
よびグラフである。
【図２】従来技術を説明するためのＴＦＴ構造の断面図
である。
【図３】従来技術によるＴＦＴの特性を考察するための
グラフである。
【図４】本発明の実施例により作成する液晶表示装置の
構成を示す等価回路図および平面図である。
【図５】本発明の実施例によるＴＦＴの製造プロセスを
示す基板の断面図である。
【図６】本発明の実施例によるＴＦＴの製造プロセスを
示す基板の断面図である。
【図７】本発明の実施例による液晶表示装置の画素部Ｔ
ＦＴの平面構成を示す平面図である。
【図８】本発明の他の実施例によるＴＦＴの製造プロセ
スを示す基板の断面図である。
【図９】本発明の他の実施例によるＴＦＴの製造プロセ
スを示す基板の断面図である。
【図１０】本発明のさらに他の実施例によるＴＦＴの製
造プロセスを示す基板の断面図である。
【図１１】本発明の他の実施例によるＴＦＴの製造プロ
セスを示す基板の断面図である。
【図１２】本発明の他の実施例によるＴＦＴの製造プロ
セスを示す基板の断面図である。
【図１３】ダブルゲートＴＦＴの構成を示す断面図およ
び平面図である。
【図１４】非対称ＴＦＴの構成を示す断面図およびそれ
を用いた回路の等価回路図である。
【図１５】上述の実施例によるＴＦＴを用いたサンプリ
ング回路の構成を示す等価回路図である。
【図１６】本発明の他の実施例によるボトムゲート型Ｔ
ＦＴの製造プロセスを示す基板の断面図である。
【図１７】本発明の他の実施例によるボトムゲート型Ｔ
ＦＴの製造プロセスを示す基板の断面図である。
【図１８】本発明のさらに他の実施例によるボトムゲー
ト型ＴＦＴの製造プロセスを示す基板の断面図である。
【符号の説明】
１ 基板 ４ 半導体層 ６ ゲート絶縁膜 ８ ゲート電極 １４ ＬＤＤ領域 ２４ 高不純物濃度(ソース／ドレイン)領域 １０１ 基板 １０２ 下地ＳｉＯ2層 １０４ 多結晶シリコン層 １０４ｃ チャネル領域 １０４ｆ オフセット領域 １０６ ゲート絶縁膜 １０８ ゲート電極 １１４ ＬＤＤ領域 １２４ 高不純物濃度(ソース／ドレイン)領域 ＤＬ 信号線 ＧＬ 走査線
フロントページの続き Ｆターム(参考） 2H092 JA24 JA25 JA34 JA37 JA41 JB22 JB31 JB67 KA02 KA04 KA05 KA10 MA06 MA12 MA15 MA27 MA29 MA30 NA24 NA26 PA01 5C094 AA21 AA43 AA48 BA03 BA43 CA19 DB04 EA04 EB02 FA01 FA02 FB02 FB12 FB14 FB15 GB10 JA08 5F110 AA06 AA13 AA14 BB01 BB04 CC02 CC08 DD02 DD13 DD24 EE03 EE06 EE28 EE34 EE44 FF02 FF30 GG02 GG13 GG14 GG16 GG25 GG29 GG35 GG45 HJ01 HJ02 HJ04 HJ12 HJ13 HJ23 HM12 HM13 HM14 HM15 NN03 NN23 NN27 NN72 PP03 QQ12

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）絶縁表面層を有する基板上に複数
    のアイランド状の半導体層を形成する工程と、 （ｂ）前記半導体層のチャネル領域となる領域の外側の
    第１領域に直接または厚さ５０ｎｍ以下の絶縁薄膜を介
    してイオン注入により不純物を注入し、低不純物濃度領
    域を形成する工程と、 （ｃ）前記半導体層の前記第１領域の外側部分に、直接
    または前記絶縁薄膜を介して非質量分離イオン注入によ
    り不純物を注入し、前記低不純物濃度より高濃度のソー
    ス／ドレイン領域を形成する工程と、を含む薄膜トラン
    ジスタの製造方法。
  2. 【請求項２】 前記工程（ｂ）、（ｃ）のイオン注入
    が、共に熱電子放出フィラメントを有するイオン源を用
    いた非質量分離イオン注入装置で行われる請求項１記載
    の薄膜トランジスタの製造方法。
  3. 【請求項３】 前記工程（ｂ）、（ｃ）のイオン注入が
    共に、加速エネルギ３０keV以下で行われる請求項１ま
    たは２記載の薄膜トランジスタの製造方法。
  4. 【請求項４】 前記工程（ｃ）の後、（ｄ）前記低不純
    物濃度領域および前記ソース／ドレイン領域に直接また
    は前記絶縁薄膜を介してレーザ光を照射し、不純物を活
    性化すると共にイオン注入による欠陥を回復する工程を
    含む請求項１〜３のいずれかに記載の薄膜トランジスタ
    の製造方法。
  5. 【請求項５】 前記工程（ｂ）、（ｃ）の前に（ｅ）前
    記半導体層を覆って絶縁層と電極層を形成する工程と、 （ｆ）前記電極層、前記絶縁層をパターニングし、その
    両側に前記半導体層の一部を露出するゲート電極とゲー
    ト絶縁膜を形成する工程とを含み、前記工程（ｂ）のイ
    オン注入は前記パターニングされたゲート絶縁膜および
    ゲート電極をマスクとして行われる請求項１〜４のいず
    れかに記載の薄膜トランジスタの製造方法。
  6. 【請求項６】 前記ゲート絶縁膜は５０ｎｍ以上の厚さ
    を有し、前記ゲート電極は２００ｎｍ以上の厚さを有す
    る請求項５記載の薄膜トランジスタの製造方法。
  7. 【請求項７】 前記工程（ｆ）は、前記ゲート電極の端
    部が前記ゲート絶縁膜の端部より後退するようにパター
    ニングする請求項５または６記載の薄膜トランジスタの
    製造方法。
  8. 【請求項８】 前記工程（ｂ）、（ｃ）のイオン注入
    が、イオン原料として不純物元素の水素化物を用い、前
    記半導体層のベア表面に対して、または厚さ約５ｎｍ以
    下の自然酸化膜を介して行われ、前記ゲート絶縁膜を通
    過して前記半導体層に達する水素イオンが１０17ｃｍ-3
    以下となる条件で行われる請求項５〜７のいずれかに記
    載の薄膜トランジスタの製造方法。
  9. 【請求項９】 前記基板が透光性基板であり、前記工程
    （ａ）の前に（ｉ）前記基板上にゲート電極を形成する
    工程と、 （ｊ）前記ゲート電極を覆って、前記基板上に透光性ゲ
    ート絶縁膜を形成する工程とを含む請求項１〜４のいず
    れかに記載の薄膜トランジスタの製造方法。
  10. 【請求項１０】 （ａ）ガラス基板上に下地絶縁層を堆
    積する工程と、 （ｂ）前記下地絶縁層上にアモルファスシリコン層を堆
    積する工程と、 （ｃ）前記アモルファスシリコン層にエキシマレーザ光
    を照射し、アモルファスシリコン層を多結晶シリコン層
    に変換する工程と、 （ｄ）前記多結晶シリコン層をパターニングして複数の
    アイランド状多結晶シリコン層を得る工程と、 （ｅ）前記アイランド状多結晶シリコン層を覆って、前
    記ガラス基板上に絶縁層と導電層との積層を形成する工
    程と、 （ｆ）前記導電層上に第１マスクを形成する工程と、 （ｇ）前記第１マスクをマスクとして、前記導電層と前
    記絶縁層とをパターニングし、ゲート電極とゲート絶縁
    膜を形成する工程と、 （ｈ）前記ゲート電極と前記ゲート絶縁膜をマスクと
    し、前記多結晶シリコン層に不純物を低濃度にイオン注
    入し、低不純物濃度領域を形成する工程と、 （ｉ）前記ゲート電極と前記ゲート絶縁膜の側壁上に、
    かつ前記多結晶シリコン層の一部を覆うように第２マス
    クを形成する工程と、 （ｊ）前記第２マスクをマスクとして前記多結晶シリコ
    ン層にイオン注入を行い、前記低不純物濃度より高濃度
    のソース／ドレイン領域を形成する工程と、 （ｋ）前記第２マスクを除去する工程と、 （ｌ）前記低不純物濃度領域および前記ソース／ドレイ
    ン領域にエキシマレーザ光を照射し、不純物を活性化す
    ると共にイオン注入による欠陥を回復する工程とを含む
    薄膜トランジスタの製造方法。
  11. 【請求項１１】 前記工程（ｈ）および（ｊ）のイオン
    注入は、加速エネルギ３０ｋｅＶ以下で行われる請求項
    １０記載の薄膜トランジスタの製造方法。
  12. 【請求項１２】 絶縁表面層を有する基板と、 前記基板上に形成された複数のアイランド状の結晶性シ
    リコン層と、 前記結晶性シリコン層の中央部に形成されたゲート絶縁
    膜と、 前記結晶性シリコン層内で、前記ゲート絶縁膜端部から
    外側に向かって形成された１対の低不純物濃度領域と、 前記結晶性シリコン層内で、前記１対の低不純物濃度領
    域の外縁からさらに外側に形成され、前記低不純物濃度
    より高濃度の不純物濃度を有する１対のソース／ドレイ
    ン領域と、 前記ゲート絶縁膜上に、かつその端部より後退した領域
    上に形成されたゲート電極とを有する薄膜トランジス
    タ。
  13. 【請求項１３】 前記結晶性シリコン層の前記ゲート電
    極下の領域は、水素を１０17ｃｍ-3以下しか含まない請
    求項１２記載の薄膜トランジスタ。
  14. 【請求項１４】 前記ゲート絶縁膜は、厚さ５０ｎｍ以
    上を有し、前記ゲート電極は厚さ２００ｎｍ以上を有す
    る請求項１２または１３記載の薄膜トランジスタ。
  15. 【請求項１５】 前記複数のアイランド状の結晶性シリ
    コン層は、ｎチャネルトランジスタ用領域とｐチャネル
    トランジスタ用領域とを含み、前記低不純物濃度領域は
    ｎチャネルトランジスタ用領域のみに形成されている請
    求項１２〜１４のいずれかに記載の薄膜トランジスタ。
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