KR100679917B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터와 그 제조방법에 관한 것으로, 박막트랜지스터의 액티브채널층을 비정질실리콘(amorphous silicon)층/폴리실리콘(poly silicon)층으로 구성된 이중층(double layer)으로 형성하고, 상기 비정질실리콘의 수직한 측면을 오프셋(offset)으로 하여, 상기 박막트랜지스터의 전극인 게이트전극과 드레인전극 사이의 공핍영역에서 발생하는 누설전류를 최소화하고 장시간 구동에 의한 박막트랜지스터의 특성 열화를 방지하여 액정패널의 동작특성을 개선하는데 그 목적이 있다.

Description

박막 트랜지스터 및 그 제조방법{Thin film transistor and the method of fabricating the same}
도 1은 일반적인 액정표시장치의 분해 사시도이고,
도 2a 내지 도 2e는 종래의 다결정 실리콘 박막트랜지스터의 제조방법을 공정순서에 따라 도시한 공정 단면도이고,
도 3a 내지 도 3f는 본 발명에 따른 다결정 실리콘 박막트랜지스터의 제조방법을 공정순서에 따라 도시한 공정 단면도이고,
도 4는 본 발명에 따른 스위칭소자를 도시한 사시도이고,
도 5는 종래의 스위칭 소자와 본 발명에 따른 스위칭 소자의 게이트 전압에 따른 드레인전류 특성을 도시한 그래프이고,
도 6a 내지 도 6c는 종래의 스위칭소자와 본 발명에 따른 스위칭소자의 전기적인 스트레스 전후의 게이트 전압에 따른 드레인전류 특성을 도시한 그래프이고,
도 7a 와 도 7b는 각각 종래의 스위칭 소자의 일부 단면구조와 본 발명에 따른 일부 단면구조에 따른 드레인전류의 분포특성을 도시한 단면도이다.

<도면의 주요부분에 대한 부호의 설명>
129 : 보호층 131 : 제 1 콘택홀
133 : 제 2 콘택홀 135 : 소스전극
137 : 드레인전극 B : 소스영역
C : 드레인영역
본 발명은 액정 표시장치용 어레이기판에 구성되는 스위칭소자에 관한 것으로, 특히 다결정 실리콘으로 이루어지는 액티브채널을 포함하는 스위칭 소자인 다결정 박막 트랜지스터 및 그 제조방법에 관한 것이다.
도 1은 일반적인 액정표시장치를 도시한 분해 사시도이다.
도시한 바와 같이, 일반적인 액정표시장치는 블랙매트릭스(6)와 서브컬러필터(적, 녹, 청)(8)를 포함한 컬러필터(7)와 컬러필터 상에 투명한 공통전극(18)이 형성된 상부기판(5)과, 화소영역(P)과 화소영역 상에 형성된 화소전극(17)과 스위칭소자(T)를 포함한 어레이배선이 형성된 하부기판(22)으로 구성되며, 상기 상부기판(5)과 하부기판(22) 사이에는 액정(14)이 충진되어 있다.
상기 하부기판(22)은 어레이기판이라고도 하며, 스위칭 소자인 박막트랜지스터(T)가 매트릭스형태(matrix type)로 위치하고, 이러한 다수의 박막트랜지스터를 교차하여 지나가는 게이트배선(13)과 데이터배선(15)이 형성된다.
상기 화소영역(P)은 상기 게이트배선(13)과 데이터배선(15)이 교차하여 정의되는 영역이다. 상기 화소영역(P)상에 형성되는 화소전극(17)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명도전성 금속을 사용한다.
전술한 바와 같이 구성되는 액정표시장치는 상기 화소전극(17)상에 위치한 액정층(14)이 상기 박막트랜지스터(T)를 통하여 상기 화소전극(17)에 인가된 전압과 공통전극(18)의 전압에 의한 전계에 의해 반응하고, 상기 액정층의 반응정도에 따라 상기 액정층(14)을 투과하는 빛의 양을 조절하는 방식으로 화상을 표현할 수 있다.
상기 게이트배선(13)은 상기 박막트랜지스터(T)의 제 1 전극인 게이트전극을 구동하는 펄스전압을 전달하며, 상기 데이터배선(15)은 상기 박막트랜지스터(T)를 경유하여 제 2 전극인 소스전극과 연결된 화소전극(17)에 신호전압을 전달하는 수단이다.
이러한 신호는 상기 드레인전극을 지나 화소전극을 통해 액정에 인가되며, 액정은 인가된 신호에 따라 제어되어 하부 백라이트로부터 입사되는 빛의 양을 조절하여 외부로 출사하도록 함으로써 화상을 표시 할 수 있다.
이와 같이 구성되는 어레이기판의 구성 중 상기 스위칭소자의 동작특성에 가장 영향을 미치는 부분은 액티브채널이며, 이러한 액티브채널은 비정질 실리콘(amorphous silicon) 특히, 수소를 포함한 비정질 실리콘(a-Si:H)또는 다결 정성 실리콘(poly silicon)으로 구성할 수 있다.
일반적으로 비정질실리콘은 플라즈마 화학기상증착(Plasma chemical vapor deposition)방법이나 저압 플라즈마 화학기상 증착(LPCVD : Low pressure CVD)방법으로 절연 기판(글라스)에 500Å 두께로 구성할 수 있으며, 이러한 비정질 실리콘으로 구성된 액티브 채널의 특성은 다결정성의 실리콘(이하 "폴리실리콘"이라 칭함)에 비해 불안정하므로, 채널의 표면에 댕글링 본드(dangling bond)가 많고, 이러한 댕글링 본드들은 캐리어(carrier)인 전자를 트랩하는 작용을 하여 전자의 흐름이 원활하지 못하게 한다.
따라서, 상기 비정질 실리콘으로 구성된 액티브채널에서의 전자의 이동도는 상기 폴리실리콘으로 구성된 액티브채널에서의 전자의 이동도보다 훨씬 못 미친다.
즉, 상기 비정질 실리콘으로 구성된 액티브채널의 이동도가 1㎠/V.s 라면 상기 폴리실리콘으로 구성된 액티브채널의 이동도는 수십∼수백 ㎠/V.s의 특성을 보인다.
이러한 특성을 가지는 폴리실리콘 박막트랜지스터의 이동도는 결정립이 크고 결정립내에 전기적인 결함과 게이트 절연막과 실리콘층 사이의 계면결함이 적을수록 더욱 증가한다.
반면, 폴리실리콘 박막트랜지스터는 이동도가 크기 때문에 오프전류(off current)도 커지는 단점을 가진다. 이러한 원인의 주된 이유는 상기 소스-드레인의 도핑영역과 상기 채널의 도핑되지 않은 경계면에서 누설전류가 증가하기 때문이다.
이와는 달리, 상기 비정질 실리콘은 상기 오프전류의 양이 다결정 실리콘(poly silicon)에 비해 훨씬 작은 특성을 가진다.
따라서 대면적 액정패널의 경우, 폴리실리콘으로 구성한 소자는 일반적으로 액정패널의 외곽에 구성되어 구동소자로 사용되며, 상기 비정질 실리콘으로 구성한 소자는 액정패널의 스위칭소자로 사용하는 것이 일반적이다.
왜냐하면, 상기 구동회로는 높은 이동도가 중요하고, 상기 스위칭소자는 화질에 영향을 미치지 않도록 오프전류값이 작은 스위칭소자를 사용하는 것이 중요하기 때문이다.
이와 같은 구성은 각 물질의 특성에 의한 강제적인 구성이지만, 가장 바람직하게는 상기 화소영역을 구성하는 스위칭소자의 특성은 오프전류값이 작고 빠른 이동(mobility)특성을 가지는 것이다.
이하, 첨부된 도면을 참조하여 종래의 다결정 실리콘 박막트랜지스터 제작공정을 살펴본다.
도 2a 내지 도 2e는 종래의 레이저결정화 방법에 의한 다결정 실리콘 박막 트랜지스터를 제작하는 공정을 도시한 도면이다.
먼저, 도 2a에 도시된 도면은 기판(22)상에 제 1 절연물질(2)과 비정질 실리콘(4)을 연속으로 증착하는 공정이다. 상기 제 1 절연막(2)은 추후 공정에서 생성될 수 있는 기판(22) 내부의 알칼리 물질의 용출을 방지하기 위함이다.
상기 비정질 실리콘(4)을 증착한 후, 기판 전체에 대하여 레이저 빔을 조사하여 비정질 실리콘을 결정화시킨다.
이후, 도 2a공정에서 결정화된 다결정 실리콘을 액티브층의 아일랜드(9)로 패터닝하는 단계를 도 2b에 도시하고 있다.
도 2c에 도시된 공정은 게이트 절연막 및 게이트 전극을 형성하는 단계로, 상기 아일랜드(9) 상부에 제 2 절연층으로 게이트 절연막(10) 및 게이트 전극(12)을 형성한다. 상기 아일랜드(9)는 두 개의 영역으로 구분될 수 있으며, 제 1 액티브 영역(21)은 순수 실리콘 영역이고, 제 2 액티브 영역(16, 23)은 불순물 영역이 그것이다. 상기 제 2 액티브 영역(16, 23)은 상기 제 1 액티브 영역(21)의 양 가장자리에 위치하고 있다.
그리고, 상기 게이트 절연막(10) 및 상기 게이트 전극(12)은 상기 제 1 액티브 영역(21) 상에 형성된다.
상기 게이트 전극(12)과 게이트 절연막(10)은 마스크의 수를 절감하기 위해 동일 패턴으로 형성된다. 상기 게이트 전극(12) 형성 후에 상기 제 2 액티브 영역에 저항성 접촉층을 형성하기 위해 이온도핑을 한다. 이 때, 상기 게이트 전극(12)은 상기 제 1 액티브(21) 영역에 도펀트가 침투하는 것을 방지하는 이온 스타퍼(Ion-stopper)의 역할을 하게 된다. 상기 이온도핑 시 도펀트의 종류에 따라 상기 실리콘 아일랜드(9)의 전기적 특성이 바뀌게 되며, 상기 도펀트가 B2H6 등의 3족 원소가 도핑이 되면 P-형 반도체로, PH3 등의 5족 원소가 도핑이 되면 N-형 반도체로서 동작을 하게 된다. 상기 도펀트는 반도체 소자의 사용 용도에 따라 적절한 선택이 요구된다. 상기 이온 도핑 공정 후에 상기 도펀트를 활성화하는 공정으로 진행된다.
도 2d는 상기 게이트 전극(12)과 제 2 액티브 영역(16, 23) 및 제 1 절연층(2)의 전면에 걸쳐 제 3 절연층인 층간 절연막(Inter layer insulator ; 25)을 증착하고 패터닝하는 단계로, 상기 제 2 액티브 영역(16, 17)에 각각 소스/드레인 콘택홀(16', 23')을 형성한다.
도 2e에 도시된 도면은 여러가지 공정을 복합적으로 나타내고 있다.
먼저, 도 2d에서 형성한 콘택홀(16', 23')을 통해 제 2 액티브 영역(16, 23)과 각각 접촉하는 소스 전극(25) 및 드레인 전극(27)을 형성한다.
이후, 상기 전극들(25, 27) 및 기판(22)의 전면에 걸쳐 보호층(26)을 증착하고 패터닝하여 상기 드레인 전극(27) 상부의 상기 보호층(26)에 콘택홀(29)을 형성한다.
그리고, 투명 도전전극을 증착하고 패터닝하여 상기 드레인 전극(27) 상부 상기 보호층(29)에 형성된 콘택홀을 통해 상기 드레인 전극(27)과 전기적으로 접촉하는 화소전극(30)을 형성한다.
종래의 레이저 실리콘 결정화 방법에 의해 제작되는 액정 표시장치의 제작공정은 상술한 바와 같다. 즉, 다시 설명하면, 탑 게이트 방식의 코플라나(top gate coplanar)구조의 다결정 실리콘 박막 트랜지스터형 액정 표시장치가 제작되게 되는 것이다.
이와 같은 구성은 폴리실리콘을 이용한 박막트랜지스터 제작시, 상기 드레인전극과 근접한부분(A)의 액티브채널에서 발생하는 공핍영역에서 상기 폴리실리콘의 그레인 내부 및 그레인경계(grain boundary)에 존재하는 많은 트랩들로 인해서 전 자-전공쌍의 전계방출이 쉽게 일어난다.
따라서, 매우 큰 누설전류가 흘러서 액정패널의 화질이 저하되며, 장시간 소자를 구동할 경우 실리콘 원자간의 약한 결합이 끊어지거나 수소와 결합하고 있는 실리콘원자의 댕글링본드 결합에서 수소가 분리되어 소자의 전기적 특성이 열화되는 문제가 발생한다. 또한 레이저로 빛을 조사하는 공정에서 기판 전체에 대하여 균일한 조사가 어렵다. 레이저가 강하게 조사되는 부분은 결정화되는 깊이가 커지고 약하게 조사되는 부분은 결정화되는 층이 얇아진다. 결과적으로 결정화가 많이 되는 부분에 형성되는 스위칭소자와 적게되는 부분에 형성되는 스위칭소자의 특성이 달라 표시되는 화상에 얼룩이 발생되기도 한다.
따라서, 본 발명은 상기 폴리실리콘의 빠른 이동도와 상기 비정질 실리콘의 작은 오프전류 특성을 동시에 가지며 장시간 구동에 대한 안정성이 향상되고 화면전체에 대하여 균일한 결정화가 가능한 박막트랜지스터의 구조와 그 제조방법을 제안하는데 목적이 있다.
상술한 목적을 달성하기 위해 본 발명에 따른 박막트랜지스터는 기판과; 상기 기판 상에 구성되고, 액티브영역과 상기 액티브영역을 사이에 두고 n+이온 또는 P+ 이온이 도핑된 제 1 및 제 2 불순물영역으로 형성되고, 상기 액티브영역은 상부로부터 소정거리 만큼 측면이 노출된 비정질실리콘층과; 상기 액티브영역과 산화막을 사이에 두고 형성된 폴리실리콘층과; 상기 폴리실리콘층 상부에 구성된 게이트전극과; 상기 제 1 불순물 영역과 접촉하는 소스전극과 상기 제 2 불순물영역과 접촉하는 드레인전극을 포함한다.
상기 산화막은 비정질실리콘이 형성된 기판을 황산과 과산화수소수가 혼합된 용액에 담그어 상기 비정질실리콘의 표면이 자연 산화되면서 형성되는 것을 특징으로 한다.
상기 폴리실리콘은 비정질실리콘을 엑시머레이저를 이용하여 결정화하여 구성되는 것을 특징으로 한다.
상기 엑시머레이저의 에너지 밀도는 220∼270 mJ/cm2 인 것을 특징으로 한다.
본 발명의 특징에 따른 박막트랜지스터 제조방법은 기판을 준비하는 단계와;
상기 기판 상에 제 1 비정질 실리콘을 증착하는 단계와; 상기 제 1 비정질 실리콘의 표면에 자연 산화막을 형성하는 단계와; 상기 자연 산화막 상에 제 2 비정질 실리콘을 증착하여, 폴리실리콘으로 결정화하는 단계와; 상기 폴리실리콘 상부에 절연물질을 증착하여 게이트 절연막을 형성하는 단계와; 상기 폴리실리콘이 구성된 기판 상부에 도전성 금속을 증착하고 패턴하여, 아일랜드 형태의 게이트전극을 형성하는 단계와; 상기 게이트 절연막에 도전성 금속을 증착하고 패턴하여 아일랜드 형태의 게이트전극을 형성하고, 상기 게이트전극 양측의 상기 제 1 비정질 실리콘을 표면으로부터 소정거리만큼 식각하여 상기 게이트전극의 하부에 구성되는 제 1 비정질 실리콘의 측면을 노출하는 단계와; 상기 게이트전극을 이온 스토퍼로 하여, 상기 게이트전극의 좌/우측에 노출된 제 1 비정질 실리콘의 표면에 n+이온을 도핑하여 소스영역과 드레인영역을 형성하는 단계와; 상기 게이트전극과 소스영역 및 드레인 영역이 형성된 기판 상에 절연물질을 증착하여 보호층을 형성하고 패턴하여, 상기 소스영역과 드레인영역 상부에 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와; 상기 패턴된 보호층의 상부에 도전성 금속을 증착하고 패턴하여, 상기 제 1 콘택홀을 통해 상기 소스영역과 접촉하는 소스전극과, 상기 제 2 콘택홀을 통해 상기 드레인영역과 접촉하는 드레인전극을 형성하는 단계를 포함한다.
상기 제 1 비정질실 실리콘은 3800∼4200Å의 두께로 형성되는 것을 특징으로 한다.
상기 산화막은 10∼20Å이 두께로 구성된다.
상기 산화막은 비정질 실리콘이 형성된 기판을 황산과 과산화수소수가 혼합된 용액에 담그어 상기 비정질실리콘이 자연 산화되면서 형성된 박막트랜지스터 형성되는 것을 특징으로 한다.
상기 폴리실리콘과 상기 게이트전극 사이에 게이트절연막이 더욱 형성되는 것을 특징으로 한다.
이때, 상기 폴리실리콘은 350 ∼ 450Å의 두께로 구성된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
-- 실시예 --
본 발명에 따른 박막트랜지스터는 액티브채널을 구성하는 액티브층을 산화막을 개재한 비정질실리콘층(amorphous silicon layer)/폴리실리콘층(poly silicon layer)의 이중층(double layer)으로 구성하여, 상기 폴리실리콘(poly silicon)박막트랜지스터와 비정질실리콘(amorphous silicon) 박막트랜지스터의 장점만을 갖추도록 하였다.
도 3a 내지 도 3e는 본 발명에 따른 박막트랜지스터의 제작공정을 도시한 공정 단면도이다.
도시한 바와 같이, 기판(111)상에 질화실리콘(SiNX)과 산화실리콘(SiO2)등이 포함된 무기절연물질을 증착하여 제 1 절연층인 버퍼층(buffer layer)(113)을 형성한다. 상기 버퍼층(113)은 공정 중 상기 글라스기판(111)의 표면으로 용출되는 알킬기 등이 배선으로 침입하는 것을 방지하는 동시에 금속배선의 증착특성을 고려하여 구성한다. 이때, 상기 제 1 절연층의 두께는 바람직하게는 1㎛로 한다.
다음으로, 상기 제 1 절연층 상에 화학 기상증착법(chemical vapor deposition : CVD) 또는 저압 화학기상증착법(low pressure CVD : LPCVD)방법으로 비정질 실리콘을 약 4000Å의 두께로 증착하여 제 1 비정질 실리콘층(115)을 형성한다.
다음은 상기 제 1 비정질 실리콘층(115)의 표면에 산화막(117)을 형성하는 공정이다.
산화막 공정은 다양한 방법으로 이루어지며, 예를 들면 소정의 온도로 유지되는 진공챔버내에서 상기 기판을 산소 분위기에 두는 방법이 있으며, 진한 황산(H2SO4)과 과산화수소수(H2O2)를 4 : 1로 섞은 용액에 상기 제 1 비정질 실리콘층(115)이 형성된 기판(111)을 담그어 상기 제 1 비정질실리콘층(115)의 표면에 자연 산화막(117)을 형성하는 방법이 그것이다. 이때, 산화막은 10∼20Å의 미세한 두께로 형성한다.
도 3b에 도시한 바와 같이, 상기 산화막(117)이 형성된 기판(111) 상에 전술한 바와 같은 방법으로 비정질실리콘을 약 400Å의 두께로 증착하여, 제 2 비정질 실리콘층(119)을 형성한다.
다음은, 상기 제 2 비정질 실리콘층(119)을 엑시머레이저(Excimer laser)를 이용하여 다결정 실리콘인 폴리실리콘(poly silicon)으로 결정화 하는 공정이다.
이때, 상기 엑시머레이저(excimer)는 에너지 레벨을 230 mJ/cm2 밀도로 하여 상기 제 2 비정질 실리콘층에 조사한다.
이와 같은 에너지 레벨로 레이저를 조사하게 되면, 상기 제 2 비정질 실리콘층(119)만이 다결정질 실리콘이 되고, 상기 제 1 비정질 실리콘층(115)은 그대로 남게된다.
이와 같은 이유는 상기 레이저광이 직접흡수되는 표면의 깊이가 >200Å이 채 못되기 때문에 상기 제 2 비정질 실리콘층(119)의 표면에서는 결정립(grain)이 형성되는 반면 그 이하의 깊이에서는 결정립이 형성되지 않고, 다만 레이저 에너지에 의해 박막에 남아 있는 잠열(latent heat)과 전도열(conductive heat)에 의해 상기 산화막(117)의 상부까지 결정성장이 이루어진다.
이때, 상기 실리콘의 결정성장이 상기 산화막(117)에 이르러 멈추게 되는 것은 상기 실리콘과 실리콘 산화막의 결정특성(격자구조)에 차이가 있기 때문이다.
따라서, 상기 산화막(117)하부의 제 1 비정질 실리콘층(115)은 그 특성을 그대로 유지하게 된다. 결과적으로 제2비정질 실리톤층(119)만이 결정화 되기 때문에 전 기판에 걸쳐서 균일한 두께의 비정질 실리콘층을 얻을 수 있다.
다음으로, 도 3c에 도시한 바와 같이, 상기 제 2 비정질 실리콘층(도 3b의 119)이 폴리실리콘층(119`)으로 결정화된 기판(111)의 전면에 플라즈마 화학기상 증착법(Plasma enhanced CVD : PECVD)을 이용하여, 상기 기판(111)상에 1000Å의 두께로 게이트 절연막(121)을 형성한다.
이때, 상기 게이트절연막(121)은 바람직하게는 절연물질인 TEOS (tetra eth ylorthosilicate : Si(C2H5O)4)를 증착하여 형성한다. 상기 TEOS는 스텝커버리지(step coverage)가 우수하여 단차부에도 증착율이 뛰어난 특성을 가지며, 또한 절연파괴전계가 크므로, 강한전계에도 잘 견디는 특성을 갖는다.
다음으로, 상기 게이트 절연막(121)상에 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo)등의 도전성금속을 증착하여 도전성 금속층(123)을 형성한다.
다음은 도 3d에 도시한 바와 같이, 상기 제 1 비정질 실리콘(115)/산화막(117)/폴리실리콘(119)/게이트절연막(121)/도전성 금속층(123)이 적층된 기판(111) 상에 포토레지스트(photo-resist : PR)를 증착하여 PR층(125)을 형성한후, 포토리소그라피(photo-lithography) 공정을 수행하여, 식각될 하부 제 1 금속층을 부분적으로 노출하는 공정이다.
즉, 상기 포토레지스트(PR)(125) 사이로 노출된 층을 식각하는 단계로서, 상기 금속층이 건식식각방법으로 패터닝이 가능한 금속이라면, 플라즈마 건식식각 방법을 이용한 식각공정을 행한다. (만약 건식식각이 가능하지 않다면, 상기 금속을 먼저 습식식각 한 후에, 나머지 층은 건식식각을 통해 다수의 적층된 층을 동시에 식각하여 패턴하는 방법을 사용한다.)
상기 식각공정을 통해 게이트전극(123')과, 상기 게이트전극의 하부에 액티브층(119`)을 형성한다. 동시에 상기 제 1 비정질 실리콘층(115)을 상기 양측이 식각된 산화막(117')으로부터 약 M=3000Å의 깊이만큼 수직으로 식각한다. 이와 같이 소정의 깊이만큼 식각된 제 1 비정질 실리콘층의 측면을 채널 오프셋(channel offset)영역으로 하여, 추후에 형성되는 드레인전극과 상기 액티브층(119`)을 이격하는 수단이 된다.
상기 채널 오프셋은 공간적으로 약 2㎛의 거리로 상기 액티브채널과 추후에 형성되는 소스 및 드레인 영역을 분리시키는 영역이다.
다음으로, 도 3e에 도시한 바와 같이, 상기 패턴된 게이트전극을 중심으로 양측에 노출된 액티브영역은 p+형 또는 n+형의 이온이 도핑된 불순물 영역으로 구성한다.
즉, 상기 게이트전극(123')을 이온스토퍼(ion stoper)로 하여 이온을 도핑하여 소스영역(B)과 드레인영역(C)으로 형성한다. 도면상에는 PR을 제거한 후 도핑을 행하는 것으로 도시되어 있으나 PR을 제거하지 않고 남겨놓은 상태에서 이온을 도핑하여도 된다.
대표적인 n+형 이온물질은 포스포로스(phoporous :P)이며, 상기 비정질실리콘의 표면에 도핑하게 되면 상기 실리콘의 격자와 결합하면서 하나의 자유전자를 생성하게 되어 이러한 전자는 상기 액티브층(119')과 금속전극과의 접촉저항을 낮추는 역할을 하게 된다.
상기 포스포로스 이온은 이온도핑을 통해 상기 소스 및 드레인영역(B, C)의 표면으로 주입하게 된다.
이렇게 주입된 이온들은 상기 비정질 실리콘의 표면에서 불안정한 상태로 존재함으로 활성화를 통해 상기 제 1 비정질 실리콘층(115)의 표면으로 소정깊이만큼 확산하도록 함과 동시에 안정된 상태를 유지하도록 해야 한다.
상기 비정질실리콘층의 도핑영역 활성화는 일반적으로 엑시머레이저를 이용한 레이저광을 조사한다.
만약, 이와 같은 공정으로 제조되는 박막트랜지스터가 대면적이 아닌 소면적 액정패널로 구성될 경우에는 상기 소스영역(B)및 드레인영역(C)을 다결정 실리콘으로 구성하여 소스전극과 드레인전극으로 대체하여 사용할 수 있다.
이와 같이 구성되면, 게이트전극(123') 또한 별도의 금속을 증착하지 않고, 상기 액티브층 상부에 이온을 도핑하여 도핑영역을 상기 게이트전극(123')으로 대체하여 사용할 수 있다.
다음으로, 상기 게이트전극(123`)과 소스영역 및 드레인영역이 형성된 기판의 전면에 전술한 바와 같은 절연물질을 증착하여 보호층(129)을 형성한다.
다음으로 도 3f에 도시한 바와 같이, 상기 보호층(129)을 패턴하여, 상기 소스영역(B)및 드레인영역(C) 상부에 제 1 콘택홀(131)과 제 2 콘택홀(133)을 각각 형성한다.
다음으로, 상기 콘택홀이 패턴된 보호층(129)의 상부에 전술한 바와 같은 도전성 금속을 증착하고 패턴하여, 상기 제 1 콘택홀(131)을 통해 상기 n+소스영역(B)과 접촉하는 소스전극(135)과, 상기 제 2 콘택홀(133)을 통해 상기 n+드레인영역(C)과 접촉하는 드레인전극(137)을 형성한다. 이하 화소전극(미도시)은 도2e와 동일한 공정을 거쳐 형성된다.
이와 같은 방법으로 본 발명에 따른 박막트랜지스터 소자를 제작할 수 있다.
이와 같이 제작된 박막트랜지스터의 동작특성은 이하 도 4를 참조하여 자세히 설명한다.
도 4는 전술한 공정 중 n+소스영역과 n+드레인영역 까지 구성한 박막트랜지스터의 사시도이다.
도시한 바와 같이, 본 발명에 따른 박막트랜지스터(150)는 액티브채널(119)과 이온도핑된 소스영역(B)및 드레인영역(C) 사이에 비정질 실리콘층(115)으로 오프셋(M)을 구성하여, 상기 드레인영역(C)근처에서 발생하는 오프전류(off current)의 영향을 작게 받는 구조로 형성하였다.
즉, 상기 액티브 채널(119)과 소스영역 및 드레인영역 사이에 어느 정도의 거리를 두도록 소자를 제작하면, 상기 액티브채널(119)과 드레인영역(B)사이에 발생하는 전압에 따른 전계는 상기 두 구성요소간의 거리에 반비례한다. 이러한 특성을 이용하여 상기 비정질 실리콘을 채널과 드레인영역 사이에 오프셋(M)을 존재하게 하면, 오프셋 길이만큼 간격이 존재하여 드레인 공핍영역에서의 최대 전계가 기존 소자에 비해서 작으므로 전계방출에 의한 전자-전공쌍 생성이 감소하게 되어 누설전류도 감소하는 결과를 얻을 수 있다.
따라서, 오프전류가 작고 빠른 전도특성을 가지는 스위칭소자를 구성할 수 있게된다.
도 5는 본 발명에 따라 제작된 스위칭소자와 종래의 스위칭소자의 게이트전압에 따른 드레인전류 전달특성을 도시한 그래프이다.
상기 게이트전압은 -30V에서 +30V까지 일정한 값을 두고 점차적으로 인가하면서, 이때 상기 액티브채널(active channel)에 흐르는 드레인 전류(drain current)의 변화량을 측정하였다. (이때, 드레인전압인 Vd=5V 와 10V를 걸어 주었을 때를 조건으로 하였다.)
도시한 바와 같이, 일반적인 박막트랜지스터에서 발생하는 오프전류(161)의 값은 본 발명에 따른 오프셋 박막트랜지스터에서 발생하는 오프전류(163)의 값에 비해 상당히 높은 값을 나타낸다.
즉, 오프셋 소자의 누설전류(lequage current)가 기존의 소자에 비해 대략 80%가량 감소하였으며, 오프셋 소자의 온전류(on current)(163`)는 일반적인 소자 의 온전류(161`)에 대해 20%가량 감소하였다.
결과적으로 온/오프(ON/OFF)의 전류비는 5배이상 증가 하였다.
이하, 도 6a 내지 도 6c를 참조하여 본 발명에 따른 오프셋 구조와 기존의 스위칭소자의 전기적 스트레스에 의한 열화특성을 알아본다.
(상기 열화특성은 스위칭소자의 수명을 측정하는 기준이 된다.)
일반적으로, 폴리실리콘으로 구성된 스위칭 소자에서 상기 열화특성이 발생하는 이유는, 상기 폴리실리콘이 수소와 결합하여 구성되기 때문이다.
자세히 설명하면, 수소화된 폴리실리콘 박막 트랜지스터를 장시간 사용하게 되면 채널에 흐르는 전자 가운데 큰 에너지를 갖는 것들이 실리콘과 수소의 결합을 끊는 경우가 발생한다. 또는, 폴리실리콘의 특성상 존재하는 실리콘 원자간의 약한 결합이 끊어지는 경우가 발생한다.
따라서, 추가의 트랩(trap)이 생성되어 소자의 온전류가 감소하고, 소자를 구동하기 위한 초기 전압인 문턱전압 증가 및 문턱이전 기울기 증가 등의 현상인 열화현상이 발생하게 된다.
도 6a 내지 도 6c는 전기적인 스트레스 전후의 게이트 전압에 따른 드레인전류의 전달특성을 도시한 도면이다.
(이때, 시편에 가해지는 전기적인 스트레스조건은 4시간동안 게이트전극과 드레인전극에 각각 30V의 전압을 인가하는 것이다.
이때, 소스와 드레인을 고정하여 스트레스를 준 조건은 "fwd"라 하고, 소스와 드레인을 바꾸어서 스트레스를 준 조건은 "rev"로 표시한다
드레인전압은 1V, 5V,10V를 각각 인가하는 조건에서 상기 게이트전압에 따른 드레인전류 특성을 실험하였다.)
도 6a 내지 도 6c는 드레인 전압이 1V, 5V, 10V일 경우, 각각 (a)은 기존소자의 게이트전압(Vg)대 드레인전류(Id)의 특성을 나타낸 것이고 (b)는 오프셋 소자의 게이트 전압대 드레인전류의 특성을 나타낸다.
도 6a에 도시한 도시한 바와 같이, (a)와 (b)를 비교하면 기존 소자는 상기 fwd. 또는 rev.에 무관하게 스트레스를 가한 후에 온전류(165)가 K만큼 감소하는 반면, 본 발명에 다른 오프셋 소자는 온전류(166)의 감소가 거의 없다.
마찬가지로, 드레인전압을 5V 인가했을 경우인 도 6b의 경우와 드레인전압을 10V 인가했을 경우인 도 6c의 경우에도 마찬가지로 기존소자는 온전류 및 문턱전압이 스트레스 후 열화 되었으나 새로운 소자(오프셋 소자)는 열화현상이 거의 나타나지 않았다.
이와 같은 결과에서, 기존소자의 열화현상에 특히 주목해야 할 특징은 스트레스 인가 후, 드레인전압이 1V로 작은 경우에는 측정되는 온전류의 감소가 크지만, 드레인전압이 5V 또는 10V로 클 경우에는 측정되는 온전류(on current)의 감소가 작고 fwd특성과 rev특성이 일치하지 않는 비대칭 특성이 나타나는 것이다.
이와 같은 이유는 다결정 실리콘채널의 드레인근처에 트랩이 많이 생성되어, 이에 포획된 전자에 의해서 드레인쪽에 전위장벽이 형성되기 때문이다.
이하, 도 7a와 도 7b는 각각 종래의 소자와 본 발명에 따른 오프셋소자에 있 어서, 드레인 근방에서 전류흐름을 모의 실험한 결과이다.
(이때, Vg=Vd=10V를 인가한 상태이다.)
도 7a에 도시한 바와 같이, 기존소자의 경우 드레인영역(B)에 근접한 폴리실리콘채널 공핍영역에서 전류흐름(167)이 게이트 절연막(129)쪽으로 집중되어 흐르는 것을 확인할 수 있다.
반면에 도 7b에 도시한 바와 같이, 폴리실리콘층(119)/비정질실리콘층(115)의 이중층을 사용하여 비정실리콘 오프셋(M)이 존재하는 구조의 경우에는 상기 드레인영역(B)의 근접한 위치에서 다결정 실리콘 채널 영역뿐 아니라 아래의 비정질 실리콘 영역(115)으로 전류(169)가 넓게 퍼져서 흐르는 것을 알 수 있다.
따라서, 본 발명에 따른 오프셋 소자는 상기 드레인영역(B)에 근접하여 생성되는 공핍영역에서 전류밀도가 기존 소자보다 작다.
또한, 상기 전류밀도가 작기 때문에 다결정 실리콘(119)박막내에서 추가의 트랩생성이 감소하여 전기적 특성이 크게 향상되는 결과를 얻을 수 있다.
따라서, 본 발명에 따른 다결정 박막트랜지스터는 새로운 오프셋구조를 채용함으로써 오프전류는 작고 전도 특성이 뛰어나 대면적 액정패널의 화질개선 효과를 얻을 수 있다.
또한, 장시간의 구동에 의해 받는 전기적 스트레스에 의한 열화현상이 개선 되어 장시간 스위칭소자의 안정된 동작특성을 얻을 수 있는 효과가 있다.

Claims (16)

  1. 기판과;
    상기 기판 상에 구성되고, 액티브영역과 상기 액티브영역을 사이에 두고 n+이온 또는 P+ 이온이 도핑된 제 1 및 제 2 불순물영역으로 형성되고, 상기 액티브영역은 상부로부터 소정거리 만큼 측면이 노출된 비정질실리콘층과;
    상기 액티브영역과 산화막을 사이에 두고 형성된 폴리실리콘층과;
    상기 폴리실리콘층 상부에 구성된 게이트전극과;
    상기 제 1 불순물 영역과 접촉하는 소스전극과 상기 제 2 불순물영역과 접촉하는 드레인전극을 포함하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 비정질실리콘층은 약 3800∼4200Å의 두께로 증착되는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 산화막은 10∼20Å이 두께로 구성된 박막트랜지스터.
  4. 제 3 항에 있어서,
    상기 산화막은 비정질실리콘이 형성된 기판을 황산과 과산화수소수가 혼합된 용액에 담그어 상기 비정질실리콘의 표면이 자연 산화되면서 형성된 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 폴리실리콘과 상기 게이트전극 사이에 게이트 절연막을 더욱 포함하는 박막트랜지스터.
  6. 제 1 항에 있어서,
    상기 폴리실리콘의 두께는 350 ∼ 450Å인 박막트랜지스터.
  7. 제 1 항에 있어서,
    상기 폴리실리콘은 비정질실리콘을 엑시머레이저를 이용하여 결정화하여 구성한 박막트랜지스터.
  8. 제 7 항에 있어서,
    상기 엑시머레이저의 에너지 밀도는 220∼270 mJ/cm2 인 박막트랜지스터.
  9. 기판을 준비하는 단계와;
    상기 기판 상에 제 1 비정질 실리콘을 증착하는 단계와;
    상기 제 1 비정질 실리콘의 표면에 자연 산화막을 형성하는 단계와;
    상기 자연 산화막 상에 제 2 비정질 실리콘을 증착하여, 폴리실리콘으로 결정화하는 단계와;
    상기 폴리실리콘 상부에 절연물질을 증착하여 게이트 절연막을 형성하는 단계와;
    상기 폴리실리콘이 구성된 기판 상부에 도전성 금속을 증착하고 패턴하여, 아일랜드 형태의 게이트전극을 형성하는 단계와;
    상기 게이트 절연막에 도전성 금속을 증착하고 패턴하여 아일랜드 형태의 게이트전극을 형성하고, 상기 게이트전극 양측의 상기 제 1 비정질실리콘을 표면으로부터 소정거리만큼 식각하여 상기 게이트전극의 하부에 구성되는 제 1 비정질 실리콘의 측면을 노출하는 단계와;
    상기 게이트전극을 이온 스토퍼로 하여, 상기 게이트전극의 좌/우측에 노출 된 제 1 비정질 실리콘의 표면에 n+이온을 도핑하여 소스영역과 드레인영역을 형성하는 단계와;
    상기 게이트전극과 소스영역 및 드레인 영역이 형성된 기판 상에 절연물질을 증착하여 보호층을 형성하고 패턴하여, 상기 소스영역과 드레인영역 상부에 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와;
    상기 패턴된 보호층의 상부에 도전성 금속을 증착하고 패턴하여, 상기 제 1 콘택홀을 통해 상기 소스영역과 접촉하는 소스전극과, 상기 제 2 콘택홀을 통해 상기 드레인영역과 접촉하는 드레인전극을 형성하는 단계를
    포함하는 박막트랜지스터 형성방법.
  10. 제 9 항에 있어서,
    상기 제 1 비정질실 실리콘은 3800∼4200Å의 두께로 형성된 박막트랜지스터 형성방법.
  11. 제 9 항에 있어서,
    상기 산화막은 10∼20Å이 두께로 구성된 박막트랜지스터 형성방법.
  12. 제 11 항에 있어서,
    상기 산화막은 비정질 실리콘이 형성된 기판을 황산과 과산화수소수가 혼합된 용액에 담그어 상기 비정질실리콘이 자연 산화되면서 형성된 박막트랜지스터 형성방법.
  13. 삭제
  14. 제 9 항에 있어서,
    상기 폴리실리콘의 두께는 350 ∼ 450Å인 박막트랜지스터 형성방법.
  15. 제 9 항에 있어서,
    상기 폴리실리콘은 비정질실리콘을 엑시머레이저를 이용하여 결정화하여 형성한 박막트랜지스터 형성방법.
  16. 제 15 항에 있어서,
    상기 엑시머레이저의 에너지 밀도는 220∼270 mJ/cm2 인 박막트랜지스터 형성방법.
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