KR101675114B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
트랜지스터 및 그 제조방법이 개시된다. 개시된 트랜지스터는 기판 상에 형성된 활성층; 상기 활성층에 각각 접촉 형성된 소오스 전극 및 드레인 전극; 상기 활성층 위에 형성된 게이트 전극: 상기 기판과 상기 활성층 사이에 마련되어, 외부로부터의 광이 상기 활성층으로 입사되는 것을 차단하는 광차단막;을 포함한다.
Description
개시된 실시예들은 고성능이며 신뢰성이 높은 구조를 갖는 트랜지스터 및 그 제조방법에 관한 것이다.
박막트랜지스터(Thin film transistor)는 다양한 응용 분야에 이용되고 있으며 특히, 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있다.
박막트랜지스터의 성능은 전하 운반자(캐리어)가 이동하는 경로인 채널층을 이루는 물질 특성에 크게 좌우되므로 다양한 재질의 박막트랜지스터에 대한 연구가 행해지고 있다. 디스플레이의 구동 및 스위칭 소자로 사용되는 것으로, 비정질 실리콘 박막트랜지스터(a-Si TFT), 다결정 박막트랜지스터(poly-Si TFT), 산화물 박막트랜지스터가 있다.
비정질 실리콘 박막트랜지스터(a-Si TFT)는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 수준을 더 높게 올릴 수 있는 더 높은 수준의 이동도 특성을 갖는 물질을 채널층으로 사용되는 것이 시도된다.
a-Si TFT 대비 월등히 높은 성능을 갖는 다결정 실리콘 박막트랜지스터(poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 그러나, poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 복잡한 공정이 필요하고 그에 따른 추가 비용도 증가한다. 특히 p-Si TFT 는 대형 기판에 적용시 균일도가 감소하는 점이 단점이다.
a-Si TFT의 장점과 poly-Si TFT의 장점을 지닐 수 있는 소재로서 대표적인 것이 산화물 박막트랜지스터이다. 예를 들어, ZnO계 반도체 소자는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이한 장점을 가진다. 또한, ZnO 계 반도체 필름은 고이동도의 물질로서 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다.
한편, 대표적인 디스플레이 패널로서 액정 디스플레이가 주축을 이루고 있는데, 액정 디스플레이는 수광형 디스플레이로서 화상 형성광을 백라이트로부터 공급받아야 한다. 이 때, 백라이트에서 제공된 광이 박막트랜지스터의 채널층에 일부 입사될 수 있으며, 이는 전기 광학적 신뢰성을 저하시킬 수 있다.
본 발명의 실시예들은 고성능이며 전기 광학적으로 신뢰성 있는 구조를 가지는 트랜지스터 및 그 제조방법을 제공하고자 한다.
본 발명의 실시예에 따른 트랜지스터는 기판 상에 형성되고 산화물 반도체로 이루어진 활성층; 상기 활성층에 각각 접촉 형성된 소오스 전극 및 드레인 전극; 상기 활성층 위에 형성된 게이트 전극: 상기 기판과 상기 활성층 사이에 마련되어, 외부로부터의 광이 상기 활성층으로 입사되는 것을 차단하는 광차단막;을 포함한다.
상기 광차단막은 상기 활성층과 동일한 패턴으로 형성될 수 있다.
상기 소오스 전극 및 드레인 전극은 상기 활성층에 형성된 소오스 영역 및 드레인 영역에 접촉하는 형태를 가질 수 있으며, 예를 들어, 상기 소오스 영역 및 드레인 영역은 상기 게이트 전극과 자기 정렬된 자기 정렬 탑 게이트 구조로 될 수 있다.
상기 소오스 전극 및 드레인 전극은 각각 상기 활성층의 양 측면 및 이에 인접한 상면 양쪽 일부에 접촉된 구조로 형성될 수 있다.
상기 광차단막은 반사막을 포함하여 이루어질 수 있으며, 예를 들어, 금속막과 절연막으로 구성될 수 있고 또는, 활성층과 접하는 표면이 산화된 금속막으로 이루어질 수 있다.
상기 광차단막은 광을 흡수하는 절연막으로 이루어질 수 있으며, 예를 들어, 비정질 실리콘 또는 실리콘 카바이드(SiC)로 이루어질 수 있다.
본 발명의 실시예에 따른 트랜지스터 제조방법은 기판을 준비하는 단계; 상기 기판 상에 광차단막을 형성하는 단계; 상기 광차단막 위에 산화물 반도체를 사용하여 활성층을 형성하는 단계; 상기 광차단막 및 활성층을 함께 패터닝하는 단계; 상기 활성층에 각각 접촉 형성된 소오스 전극 및 드레인 전극을 형성하는 단계; 게이트 절연막 및 게이트 전극을 형성하는 단계:를 포함한다.
상기 광차단막 및 활성층의 패터닝 단계는, 상기 활성층 위에 소정 패턴의 포토리지스트를 형성하는 단계; 상기 광차단막, 활성층을 상기 포토리지스트를 식각마스크로 하여 식각하는 식각 단계;를 포함할 수 있다.
상기 광차단막을 형성하는 단계는, 금속막과 절연막을 순차 적층하는 단계; 상기 절연막 위에 상기 활성층을 형성하는 단계;를 포함하여 이루어지거나, 금속막을 형성하는 단계; 상기 금속막의 표면이 절연성을 갖도록 개질시키는 단계;를 포함하여 이루어지거나, 또는 광을 흡수하는 절연막, 예를 들어 비정질 실리콘 물질을 형성하는 단계를 포함하여 이루어진다.
본 발명의 실시예에 의한 트랜지스터는 외부로부터의 광이 활성층에 입사되지 않도록 차단되는 구성을 가지며, 따라서, 전기 광학적 신뢰성이 높다.
본 발명의 실시예에 의한 제조방법에 의하면, 광차단막이 활성층 식각시 동일 마스크를 사용하여 일괄 형성되므로, 추가 비용이 적고 비교적 간단한 공정 단 계에 의해 고성능, 신뢰성 높은 박막트랜지스터가 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예의 구성과 작용을 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
도 1은 본 발명의 실시예에 의한 트랜지스터(100)의 개략적인 구조를 보이며, 도 2 및 도 3은 트랜지스터(100)에 채용되는 광차단막(120)의 예시적인 구조를 보인다. 도 1을 참조하면, 트랜지스터(100)는 기판(110)상에 형성된 활성층(130), 활성층(130)에 각각 접촉 형성된 소오스 전극(160) 및 드레인 전극(170), 활성층(130) 위에 형성된 게이트 전극(150)을 포함하며, 기판(110)과 활성층(130) 사이에는 외부로부터의 광(L)이 활성층(130)으로 입사되는 것을 차단하는 광차단막(120)이 형성되어 있다.
트랜지스터(100)의 구조를 보다 구체적으로 살펴보기로 한다. 기판(110) 위에 광차단막(120)과 활성층(130)이 순차 형성되어 있다. 광차단막(120)은 외부로부터의 광(L)이 활성층(130)에 입사되는 것을 차단하기 위해 마련되는 것이다. 광차단막(120)은 활성층(130)과 동일한 패턴으로 형성될 수 있다. 광차단막(120)의 폭은 활성층(130)의 폭과 같거나 또는 이보다 더 크게 형성될 수 있다. 외부로부터의 광(L)은 예를 들어, 트랜지스터(100)가 디스플레이의 구동소자로 이용될 때, 화상 형성광으로 제공되는 백라이트 광일 수 있는데, 이 때, 기판(110) 하부 쪽으로부터 입사된 광(L)의 일부가 활성층(130)에 입사되는 경우 이는 전기 광학 신뢰성에 악영향을 미친다. 예를 들어, 게이트 전압(VGS) 대 드레인 전류(IDS) 특성이 일정하게 나타나지 않고, 시간에 따라 변하게 된다. 본 발명의 실시예에 의한 트랜지스터(100)는 외부로부터의 광(L)이 활성층(130)에 입사되지 않도록 하여 전기 광학 신뢰성이 저하되는 것을 방지하고 있다.
활성층(130)의 채널영역(136)위로 게이트 절연막(142)과 게이트(150)가 형성되어 있다. 활성층(130)의 채널영역(136)의 양쪽 영역은 소오스 영역(132) 및 드레인 영역(134)으로 형성되는데, 예를 들어, 소오스 영역(132) 및 드레인 영역(134) 은 표면 조성이 변화되어 전기전도도가 높아지도록 플라즈마 처리된 영역일 수 있다. 소오스 전극(160)과 드레인(170) 전극은 각각 소오스 영역(132) 및 드레인 영역(134) 에 접촉 형성된다. 즉, 게이트 전극(150)과 소오스 영역(132) , 드레인 영역(134) 을 덮도록 형성된 층간절연막(146) 위에 소오스 전극(160)과 드레인 전극(170)이 마련되는데, 소오스 전극(160)과 드레인 전극(170)은 층간절연막(146)을 관통하는 두 콘택홀을 통해 두 도전영역(132,134)에 접촉 형성되어 있다. 이 때, 층간절연막(146)을 관통하는 두 콘택홀은 게이트 전극(150)의 양쪽에 형성되게 된다. 이러한 구조의 박막트랜지스터(100)는 소오스 영역(132), 드레인 영역(134)의 위치가 게이트 전극(150)의 위치에 의해 정해지는 자기 정렬 탑 게이트(self-align top gate) 구조로서, 소오스 영역(132) 및 드레인 영역(134)이 게이트 전극(150)과 오버랩(overlap)되지 않을 수 있어 소자의 스케일 다운(scale down) 및 동작 속도 개선에 유리할 수 있다. 소오스 전극(160), 드레인 전극(170) 위로 소오스 전극(160), 드레인 전극(170)을 보호하는 패시베이션층(149)이 형성되며, 패시베이션층(149) 위에는 전극(180)이 형성된다. 전극(180)은 패시베이션층(149)을 관통하는 콘택홀을 통해 소오스 전극(160)와 연결된다. 전극(180)은 예를 들어, 화소 전극으로서, 도시된 트랜지스터(100)는 디스플레이의 화소마다 마련되어 스위칭 및 구동소자로 적용될 수 있다.
본 발명의 실시예에 의한 트랜지스터(100)를 구성하는 물질에 대해 상세히 기술하면 다음과 같다.
기판(110)은 통상적인 반도체 소자의 기판으로 사용되는 물질로 형성할 수 있으며, 예를 들어 실리콘(Si), 글래스(glass) 또는 유기물 재료를 사용할 수 있다.
활성층(130)은 산화물반도체로 이루어질 수 있다. 예를 들어, ZnO 계열의 산화물에 In 및 Ga과 같은 3족 원소 또는 Sn과 같은 4족 원소를 도핑하여 사용할 수 있고, Cu 산화물, Ni 산화물 또는 Ti 도핑된 Ni 산화물이거나, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물이거나, Ag가 도핑된 ZnO 계열 산화물일 수 있다. 또한, In-Zn 산화물(IZO)에 Ni를 도핑한 물질, NIZO를 사용할 수 있다. 그리고, Ni-In-Zn 산화물에 1족, 2족 또는 3족 전이 원소을 더 도핑하여 사용할 수 있다. 1족 전이 원소로 Cu, Ag 또는 Au 등을 사용할 수 있고, 2족 전이 원소로 Pd, Pt 또는 Ds 등을 사용할 수 있으며, 3족 전이 원소로 Co, Ir 또는 Mt 등을 사용할 수 있다. 그러나 이에 한정되는 것은 아니다.
게이트 절연막(142)은 통상적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성할 수 있으며, 실리콘 산화물 또는 질화물을 이용할 수 있다. 예를 들면, SiO2 또는 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, Si3N4 또는 이들의 혼합물을 사용할 수 있다. 또는 이들 물질로 이루어지는 이중층 막일 수 있다.
게이트 전극(150)은 전도성 물질을 사용할 수 있으며, 예를 들어 금속 또는 금속 산화물일 수 있다.
소스 전극(160) 및 드레인 전극(170)은 전도성 물질을 사용하여 형성할 수 있으며, 예를 들어 Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물을 이용할 수 있다.
광차단막(120)은 광을 반사시키는 반사막을 포함하여 이루어질 수 있으며, 또는, 광을 흡수하는 절연막으로 이루어질 수 있다. 반사막으로 다양한 종류의 금속막이 채용될 수 있다. 또한, 광을 흡수하는 절연막으로는 예를 들어, 비정질실리콘(a-Si) 물질이나 실리콘 카바이드(SiC)가 채용될 수 있는데, 그 두께가 적절히 조절됨으로써 광을 흡수하는 절연막의 역할을 할 수 있게 된다.
광차단막(120)은 단일층으로 형성될 수도 있지만, 두 층 이상의 복수층으로 구성될 수도 있다. 도 2 및 도 3은 예시적인 광차단막(120)의 구성을 보인 것이다. 도 2를 참조하면, 광차단막(120)은 금속막(121)과 절연막(123)으로 구성되며, 즉, 활성층(130)과 접하는 면이 절연막(123)이 된다. 도 3을 참조하면, 광차단막(120)은, 활성층(130)과 접하는 표면 쪽의 개질층(125a)을 포함하는 금속막(125)으로 이 루어진다. 개질층(125a)은 금속막(125)의 표면부 쪽의 물성을 변화시켜 절연성을 갖도록 형성한 층으로, 예를 들어, 금속막(125)의 표면부 쪽 영역을 산화시켜 형성할 수 있다.
도 4는 본 발명의 다른 실시예에 의한 트랜지스터(200)의 개략적인 구조를 보인다. 본 실시예는 탑 컨택 탑 게이트(top contact top gate) 구조인 점에서, 도 1의 트랜지스터(100)가 자기 정렬 탑 게이트 구조인 것과 차이가 있다. 차이점을 보다 구체적으로 살펴보면, 소오스 전극(160)은 활성층(130)의 일 측면 및 이에 인접한 상면 일부에 접촉 형성되며, 마찬가지로, 드레인 전극(170)은 활성층(130)의 타 측면 및 이에 인접한 상면 일부에 접촉 형성되어 있다. 게이트 절연막(142)은 활성층(130), 소오스 전극(160), 드레인 전극(170)의 상면에 걸쳐 소정 폭으로 형성되고 게이트 절연막(142) 위에 게이트 전극(150)이 형성된다. 광차단막(120)이 외부로부터의 광(L)을 차단하기 위한 구성이나, 기타, 트랜지스터(200)를 구성하는 구체적인 물질은 도 1 내지 도 3에서 설명한 것과 실질적으로 동일하다.
이상 설명한, 본 발명의 실시예에 따른 트랜지스터(100, 200)는 활성층(130)에 광이 차단되지 않도록 광차단막(120)을 채용하여, 전기 광학적 신뢰성을 높인 구조를 갖는다. 또한, 활성층(130)으로 산화물 반도체 물질을 채용하는 경우, 기판 전체에 걸쳐 균일한 전기적 특성을 가질 수 있어 대면적 표시장치의 구현이 가능하다. 다만, 활성층(130)에 채용되는 반도체 물질은 산화물 반도체에 한정되지는 않으며, 비정질 실리콘이나 다결정 실리콘을 채용하는 것도 가능하다.
도 5a 내지 도 5g는 본 발명의 실시예에 의한 트랜지스터 제조방법을 설명하 는 도면들이다.
도 5a를 참조하면, 기판(110) 위에 광차단막(120)과 활성층(130)을 순차 적층한다. 광차단막(120)은 광을 반사시키는 반사막으로 형성할 수 있다. 또는, 광을 흡수하는 절연막으로 형성할 수 있으며, 예를 들어, 비정질 실리콘 물질 또는 실리콘 카바이드(SiC)로 형성할 수 있다. 광차단막(120)은 단일층으로 형성될 수도 있고, 두 층 이상의 복수층으로 형성될 수 있는데, 도 2 및 도 3에 도시된 것과 같은 구조로 형성될 수 있다. 즉, 도 2에 도시된 바와 같이, 기판(110)위에 금속막(121)과 절연막(123)을 순차 적층하여 형성할 수 있다. 또는, 도 3에 도시된 바와 같이, 활성층(130)과 접하는 표면 쪽의 개질층(125a)을 포함하는 금속막(125)으로 이루어질 수 있다. 개질층(125a)은 금속막(125)의 표면부 쪽의 물성을 변화시켜 절연성을 갖도록 만든 층이다. 즉, 금속막(125)을 먼저 형성한 후, 표면부 쪽의 물성을 변화시키는 단계를 거칠 수 있으며, 예를 들어, 표면부 쪽을 산화시키는 단계에 의할 수 있다.
활성층(130)은 예를 들어, 산화물반도체로 형성될 수 있다. ZnO 계열의 산화물에 In 및 Ga과 같은 3족 원소 또는 Sn과 같은 4족 원소를 도핑하여 활성층(130)을 형성할 수 있고, Cu 산화물, Ni 산화물 또는 Ti 도핑된 Ni 산화물로 활성층(130)을 형성하거나, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물이나 Ag가 도핑된 ZnO 계열 산화물로 활성층(130)을 형성할 수 있다. 또한, In-Zn 산화물(IZO)에 Ni를 도핑한 물질, NIZO를 활성층(130)으로 사용할 수 있고, Ni-In-Zn 산화물에 1족, 2족 또는 3족 전이 원소를 더 도핑하여 사용할 수 있다. 1 족 전이 원소로 Cu, Ag 또는 Au 등을 사용할 수 있고, 2족 전이 원소로 Pd, Pt 또는 Ds 등을 사용할 수 있으며, 3족 전이 원소로 Co, Ir 또는 Mt 등을 사용할 수 있다.
다음, 도 5b와 같이, 활성층(130)과 광차단막(120)을 패터닝하기 위한 포토리지스트(PR)를 활성층(130) 위에 형성한다. 즉, 먼저, 포토리지스트(PR)를 활성층(130) 위에 전체적으로 형성한 후, 도시된 바와 같이 소정 폭을 갖도록 노광, 현상한다. 다음, 이를 마스크로 하여 활성층(130)과 광차단막(120)을 식각한다. 광차단막(120)은 활성층(130)으로 광이 입사되는 것을 차단하기 위한 것이므로, 식각시, 광차단막(120)의 폭이 활성층(130)의 폭과 같거나, 또는 이보다 크게 형성되도록 한다. 다음, 포토리지스트(PR)를 제거함으로써, 도 5c의 구조가 형성된다.
다음, 도 5d와 같이 활성층(130)에 소정 폭의 채널영역(136)을 정하고, 채널영역(136)에 대응하는 폭으로 게이트 절연막(142) 및 게이트 전극(150)을 형성한다. 게이트 절연막(142)이 될 물질 및 게이트 전극(150)이 될 물질을 활성층(130) 위에 전체적으로 순차 증착한 후, 채널영역(136)에 대응하는 폭을 갖도록 식각한다. 게이트 절연막(142)이 될 물질로는 통상적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성할 수 있으며, 실리콘 산화물 또는 질화물을 이용할 수 있다. 예를 들면, SiO2 또는 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, Si3N4 또는 이들의 혼합물을 사용할 수 있다. 게이트 전극(150)이 될 물질로는 전도성 물질을 사용할 수 있으며, 예를 들어 금속 또는 금속 산화물일 수 있다. 게이트 절연 막(142) 물질과 게이트 전극(150) 물질을 식각할 때, 예컨대, SF6와 O2의 혼합 가스를 식각 가스로 사용할 수 있다.
다음, 도 5e와 같이 활성층(130)에서 채널영역(136) 양측 영역을 플라즈마 처리하여 소오스 영역(132), 드레인 영역(134)을 형성한다. 예를 들어, 플라즈마 처리에 의해 활성층(130)의 표면 조성이 변화되어 전기전도도가 높아질 수 있다. 드레인 영역(134)은 일반적인 LDD(light doped drain) 영역과 유사한 전기전도도를 가질 수 있다. 플라즈마 처리시, 게이트 절연막(142) 물질과 게이트(150) 물질을 식각할 때 사용한 식각 가스, 예컨대, SF6와 O2의 혼합한 식각가스의 플라즈마를 사용하거나, 다른 플라즈마, 예컨대, 아르곤(Ar) 플라즈마, 크세논(Xe) 플라즈마, 수소(H) 플라즈마 또는 수소(H)를 포함한 가스의 플라즈마를 사용할 수 있다. 이와 같은 플라즈마 처리에 의해 활성층(130) 표면부의 조성이 변화되어 전기전도도가 증가한 소오스 영역(132), 드레인 영역(134)이 형성된다.
다음, 도 5f와 같이 전체 적층물을 덮는 층간절연막(146)을 형성한 후, 층간절연막(146)을 식각하여 소오스 영역(132), 드레인 영역(134)의 일부를 노출시키는 콘택홀(H1,H2)을 형성한다.
다음, 도 5g와 같이 층간절연막(146) 위로, 콘택홀(H1,H2)을 통해 소오스 영역(132) 및 드레인 영역(134)에 각각 접촉되는 소오스 전극(160) 및 드레인 전극(170)을 형성한다.
이와 같은 과정에서, 소오스 영역(132) 및 드레인 영역(134)의 위치가 게이 트 전극(150)의 위치에 의해 정해지는 자기 정렬 탑 게이트(self-align top gate) 구조가 제조되는데, 이러한 구조는 소오스 영역(132) 및 드레인 영역(134)이 게이트 전극(150)와 오버랩(overlap)되지 않을 수 있어 소자의 스케일 다운(scale down) 및 동작 속도 개선에 유리할 수 있다. 다음, 형성된 적층구조물을 보호하는 패시베이션층(170)을 형성한다. 다음, 도시되지는 않았으나, 패시베이션층(149)에 소오스 전극(160)과의 콘택을 위한 콘택홀을 형성하고, 화소전극을 형성하는 공정이 더 행해질 수 있다.
이상, 설명한 박막트랜지스터 제조방법에서, 광차단막(120)은 활성층(130)을 패터닝하는 공정단계에서 동일한 마스크를 사용하여 일괄적으로 행해지고 있으며, 따라서, 전기 광학적 신뢰성이 우수한 박막트랜지스터가 비교적 적은 비용, 간단한 과정에 의해 제조될 수 있다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 의한 트랜지스터 제조방법을 설명하는 도면들이다. 본 실시예의 제조방법은 소오스, 드레인 형성단계에 도 5a 내지 도 5g에서 설명한 실시예와 주된 차이가 있으므로, 도 5a 내지 도 5g에서 설명한 실시예에서 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략한다.
도 6a 내지 도 6c는 기판(110) 위에 소정 폭의 광차단막(120)과 활성층(130)을 형성한 과정을 보인다. 도 5a 내지 도 5c에서 설명한 것과 실질적으로 동일한 활성층(130), 광차단막(120)이 채용되며, 활성층(130)을 패터닝하는 단계에서 동일한 마스크를 사용하며 일괄적으로 광차단막(120)이 패터닝된다.
다음, 도 6d와 같이, 활성층(130)의 일 측면 및 이에 인접한 상면 일부에 접 촉되게 소오스 전극(160)을 형성하고, 마찬가지로, 활성층(130)의 타 측면 및 이에 인접한 상면 일부에 접촉되게 드레인 전극(170)을 형성한다. 이 경우, 소오스 전극(160), 드레인 전극(170)이 될 전도성 물질을 기판(110) 및 활성층(130) 위에 전체적으로 증착한 후, 도시된 형상으로 패터닝하는 단계를 거친다.
다음, 도 6e와 같이, 활성층(130) 및 소오스 전극(160), 드레인 전극(170)의 상면 일부 위로 순차적으로 게이트 절연막(142), 게이트 전극(150)를 형성한다.
다음, 도 6f와 같이, 적층구조물을 보호하는 패시베이션층(149)을 형성한다. 다음, 도시되지는 않았으나, 패시베이션층(149)에 소오스 전극(160)과의 콘택을 위한 콘택홀을 형성하고, 화소전극을 형성하는 공정이 더 행해질 수 있다.
이러한 본원 발명인 박막트랜지스터 및 이의 제조방법은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 박막트랜지스터의 구조, 제조방법에 있어서, 탑게이트(top gate) 구조를 예시하여 설명하였으나, 게이트가 활성층의 하부에 마련되는 바텀게이트(bottom gate) 구조를 채용하는 것이 가능하다. 또한, 본 발명의 실시예가 산화물 트랜지스터에 관한 것으로 제한되지 않으며, 외부로부터 입사된 광에 의해 전기광학적 신뢰성이 저하될 수 있는 물질을 활성층에 채용하는 다양한 경우에 본 발명의 실시예에 의한 구조, 제조방법이 적용될 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 의한 트랜지스터의 개략적인 구조를 보인다.
도 2 및 도 3은 본 발명의 실시예에 의한 트랜지스터에 채용될 수 있는 광차단막을 예시적을 보인다.
도 4는 본 발명의 다른 실시예에 의한 트랜지스터의 개략적인 구조를 보인다.
도 5a 내지 도 5g는 본 발명의 실시예에 의한 트랜지스터 제조방법을 설명하는 도면들이다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 의한 트랜지스터 제조방법을 설명하는 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
100,200... 트랜지스터 110...기판
120...광차단막 121,125...금속막
123...절연막 130...활성층
132...소오스 영역 134...드레인 영역
142...게이트 절연막 150...게이트 전극
160...소오스 전극 170...드레인 전극
Claims (18)
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- 기판을 준비하는 단계;상기 기판 상에 광차단막을 형성하는 단계;상기 광차단막 위에 산화물 반도체를 사용하여 활성층을 형성하는 단계;상기 광차단막 및 활성층을 함께 패터닝하는 단계;상기 활성층에 각각 접촉 형성된 소오스 전극과 드레인 전극, 게이트 절연막 및 게이트 전극을 형성하는 단계;를 포함하며,상기 광차단막 및 활성층을 패터닝하는 단계는,상기 활성층 위에 소정 패턴의 포토리지스트를 형성하는 단계;상기 광차단막, 활성층을 상기 포토리지스트를 식각마스크로 하여 식각하는 식각 단계;를 포함하는 트랜지스터 제조방법.
- 삭제
- 제11항에 있어서,상기 광차단막을 형성하는 단계는,금속막과 절연막을 순차 적층하는 단계;를 포함하는 트랜지스터 제조방법.
- 제11항에 있어서,상기 광차단막을 형성하는 단계는,금속막을 형성하는 단계;상기 금속막의 표면이 절연성을 갖도록 개질시키는 단계;를 포함하는 트랜지스터 제조방법.
- 제11항에 있어서,상기 광차단막을 형성하는 단계는,광을 흡수하는 절연막을 형성하는 단계를 포함하는 트랜지스터 제조방법.
- 제15항에 있어서,상기 절연막으로 비정질 실리콘 물질 또는 실리콘 카바이드(SiC)를 사용하는 트랜지스터 제조방법.
- 제11항, 제13항 내지 제16항 중 어느 한 항에 있어서,상기 활성층 상의 일 영역 위로 상기 게이트 절연막 및 게이트 전극을 형성한 후, 상기 활성층을 플라즈마 처리하는 단계;를 더 포함하며,상기 활성층을 플라즈마 처리하는 단계 이후에, 상기 소오스 전극, 상기 드레인 전극을 형성하는, 트랜지스터 제조방법.
- 제11항, 제13항 내지 제16항 중 어느 한 항에 있어서,상기 소오스 전극과 드레인 전극을 형성할 때,상기 활성층의 일 측면 및 이에 인접한 상면 일부에 접촉되게 상기 소오스 전극을 형성하고,상기 활성층의 타 측면 및 이에 인접한 상면 일부에 접촉되게 상기 드레인 전극을 형성하며,상기 소오스 전극과 상기 드레인 전극을 형성한 후, 상기 게이트 절연막 및 상기 게이트 전극을 형성하는, 트랜지스터 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| E902 | Notification of reason for refusal | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant |