KR102424445B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 기재는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다. 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판의 일면 위에 위치하며 서로 동일한 층에 위치하는 반도체, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 그리고 상기 반도체와 상기 기판 사이에 위치하며 무기 절연 물질을 포함하는 버퍼층을 포함하고, 상기 버퍼층의 가장자리 변은 상기 반도체, 상기 소스 전극 및 상기 드레인 전극 전체의 가장자리 변과 실질적으로 나란하다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 기재는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
표시 장치 등 다양한 전자 장치에 포함된 박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.
반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체로는 규소(Si)가 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 박막 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다. 이러한 단점을 피하기 위하여 비정질 규소보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 규소보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 산화물 반도체를 포함하는 박막 트랜지스터들이 균일한 특성을 갖게 하는 것이다. 또한 박막 트랜지스터 제조 공정에서 사용되는 광마스크의 수 및 공정 단계를 줄이고 공정 산포를 줄여 결과적으로 박막 트랜지스터 표시판의 품질을 향상시키는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판의 일면 위에 위치하며 서로 동일한 층에 위치하는 반도체, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 그리고 상기 반도체와 상기 기판 사이에 위치하며 무기 절연 물질을 포함하는 버퍼층을 포함하고, 상기 버퍼층의 가장자리 변은 상기 반도체, 상기 소스 전극 및 상기 드레인 전극 전체의 가장자리 변과 실질적으로 나란하다.
상기 박막 트랜지스터는 상기 반도체와 중첩하는 게이트 전극, 그리고 상기 게이트 전극과 상기 반도체 사이에 위치하는 게이트 절연체를 더 포함하고, 상기 반도체와 상기 소스 전극 사이의 경계 또는 상기 반도체와 상기 드레인 전극 사이의 경계는 상기 게이트 절연체의 가장자리 변과 실질적으로 나란할 수 있다.
상기 버퍼층과 상기 기판 사이에 위치하는 광차단막을 더 포함하고, 상기 광차단막은 상기 버퍼층과 중첩하는 부분 및 상기 버퍼층과 중첩하지 않는 부분을 포함할 수 있다.
상기 박막 트랜지스터 위에 위치하며 절연 물질을 포함하는 층간 절연막을 더 포함하고, 상기 층간 절연막은 상기 드레인 전극을 드러내는 제1 접촉 구멍, 그리고 상기 광차단막을 드러내는 제2 접촉 구멍을 가질 수 있다.
상기 광차단막은 도전성을 가질 수 있다.
상기 제1 접촉 구멍의 깊이와 상기 제2 접촉 구멍의 깊이는 서로 실질적으로 동일할 수 있다.
상기 층간 절연막 위에 위치하며 상기 제1 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결되어 있는 제1 연결부, 상기 층간 절연막 위에 위치하며 상기 제2 접촉 구멍을 통해 상기 광차단막과 전기적으로 연결되어 있는 제2 연결부를 더 포함할 수 있다.
상기 제1 연결부와 상기 제2 연결부는 서로 연결되어 있을 수 있다.
상기 제1 및 제2 연결부 위에 위치하는 보호막을 더 포함하고, 상기 보호막은 상기 제1 연결부 또는 상기 제2 연결부를 드러내는 제3 접촉 구멍을 가지고, 상기 제3 접촉 구멍을 통해 상기 제1 연결부 또는 상기 제2 연결부와 전기적으로 연결되어 있는 화소 전극을 더 포함할 수 있다.
상기 게이트 전극과 동일한 층에 위치하며 상기 게이트 전극과 동일한 물질을 포함하는 게이트 도전체를 더 포함하고, 상기 층간 절연막은 상기 게이트 도전체를 드러내는 제4 접촉 구멍을 포함하고, 상기 제4 접촉 구멍의 깊이는 상기 제1 접촉 구멍 또는 상기 제2 접촉 구멍의 깊이와 실질적으로 동일할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 절연 물질을 적층하여 사전 버퍼층을 형성하는 단계, 상기 사전 버퍼층 위에 산화물 반도체 물질을 적층하고 패터닝하여 반도체층을 형성하는 단계, 상기 반도체층이 형성된 상기 기판 위에 절연 물질을 적층하여 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 위에 도전성 물질을 적층하여 게이트 도전층을 형성하는 단계, 상기 게이트 도전층 위에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 게이트 도전층을 식각하여 게이트 전극을 형성하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 게이트 절연층을 식각하여 게이트 절연체를 형성하는 단계, 그리고 상기 반도체층을 마스크로 하여 상기 사전 버퍼층을 식각하는 단계를 포함한다.
상기 사전 버퍼층을 식각하는 단계에서, 상기 반도체층으로 덮여 있지 않은 상기 사전 버퍼층은 모두 제거될 수 있다.
상기 사전 버퍼층을 형성하는 단계 이전에 상기 기판 위에 광차단막을 형성하는 단계를 더 포함하고, 상기 사전 버퍼층을 식각하는 단계에서 상기 광차단막의 일부를 드러낼 수 있다.
상기 반도체층을 형성하는 단계 이후에 상기 반도체층의 일부를 도체화하여 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
상기 사전 버퍼층을 식각하는 단계 이후에, 상기 기판 위에 절연 물질을 적층하여 층간 절연막을 형성하는 단계, 그리고 상기 층간 절연막을 하나의 광마스크를 이용한 사진 공정을 통해 패터닝하여 상기 드레인 전극을 드러내는 제1 접촉 구멍, 그리고 상기 광차단막을 드러내는 제2 접촉 구멍을 형성하는 단계를 더 포함할 수 있다.
상기 층간 절연막을 패터닝하는 단계 이후에 상기 기판 위에 도전성 물질을 적층하고 패터닝하여 상기 제1 접촉 구멍을 통해 상기 소스 전극과 전기적으로 연결되어 있는 제1 연결부 및 상기 제2 접촉 구멍을 통해 상기 광차단막과 전기적으로 연결되어 있는 제2 연결부를 형성하는 단계를 더 포함하고, 상기 제1 연결부와 상기 제2 연결부는 서로 연결되어 있을 수 있다.
상기 제1 연결부 및 상기 제2 연결부를 형성하는 단계 이후에, 상기 기판 위에 보호막을 형성하는 단계, 상기 보호막을 패터닝하여 상기 제1 연결부 또는 상기 제2 연결부를 드러내는 제3 접촉 구멍을 형성하는 단계, 상기 보호막 위에 상기 제3 접촉 구멍을 통해 상기 제1 연결부 또는 상기 제2 연결부와 전기적으로 연결되어 있는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
상기 층간 절연막은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 게이트 절연층을 식각하는 단계와 상기 층간 절연막을 형성하는 단계 중 적어도 하나에서 적어도 일부 진행될 수 있다.
상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 반도체층에 대해 플라즈마 처리하는 단계를 포함할 수 있다.
본 실시예에 따르면 산화물 반도체를 포함하는 박막 트랜지스터들이 균일한 특성을 가질 수 있다. 또한 박막 트랜지스터 제조 공정에서 사용되는 광마스크의 수 및 공정 단계를 줄이고 공정 산포를 줄여 결과적으로 박막 트랜지스터 표시판의 품질을 향상시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 단면도이고,
도 2는 도 1에 도시한 박막 트랜지스터 표시판의 평면도이고,
도 3 및 도 4는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 단면도이고,
도 5 내지 도 10은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 여러 단계에서의 박막 트랜지스터 표시판의 단면도를 차례대로 도시하고,
도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 단면도이고,
도 12는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 단면도이고,
도 13은 도 12에 도시한 표시 장치의 평면도의 한 예이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구조에 대하여 도면을 참고하여 상세하게 설명한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 1은 도 2에 도시한 박막 트랜지스터 표시판을 A-A' 선을 따라 잘라 도시한 단면도이나, 도 1과 같은 단면 구조를 가지는 박막 트랜지스터 표시판의 평면 구조가 도 2에 도시한 바에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판(110) 및 기판(110)의 일면 위에 위치하는 복수의 박막 트랜지스터(TR)를 포함한다.
도 1 및 도 2를 참조하면, 제1 방향(D1) 및 제2 방향(D2)은 기판(110)의 면에 수직인 방향에서 봤을 때 보이는 면에 평행한 방향으로서 서로 수직이고, 제3 방향(D3)은 제1 및 제2 방향(D1, D2)에 수직인 방향으로 대체로 기판(110)의 면에 수직인 방향이다. 제3 방향(D3)은 주로 단면 구조에서 표시될 수 있으며 단면 방향이라고도 한다. 제1 방향(D1) 및 제2 방향(D2)에 평행한 면을 관찰할 때 보여지는 구조를 평면상 구조라 한다. 단면 구조에서 어떤 구성 요소의 위에 다른 구성 요소가 위치한다고 하면 두 구성 요소가 제3 방향(D3)으로 배열되어 있는 것을 의미하며 두 구성 요소 사이에는 다른 구성 요소가 위치할 수도 있다.
기판(110)은 플라스틱, 유리 등의 절연성 물질을 포함한다.
박막 트랜지스터(TR)는 게이트 전극(125), 반도체(131), 소스 전극(133), 드레인 전극(135), 그리고 반도체(131)와 게이트 전극(125) 사이에 위치하는 게이트 절연체(141)를 포함한다.
게이트 전극(125)은 게이트선(도시하지 않음)에 연결되어 있으며 게이트 온 전압(Von)과 게이트 오프 전압(Voff)을 포함하는 게이트 신호를 인가받을 수 있다. 게이트 전극(125)은 게이트선과 단면상 동일한 층에 위치하며 동일한 물질을 포함할 수 있다.
게이트 전극(125)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등을 포함할 수 있다. 그러나 게이트 전극(125)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
도 1을 참조하면, 반도체(131)와 게이트 전극(125) 사이에는 게이트 절연체(141)가 위치한다.
게이트 절연체(141)는 산화 규소(SiOx), 질화 규소(SiNx), 또는 산질화 규소(SiON) 등의 절연 물질을 포함할 수 있다.
게이트 절연체(141)는 단일막 또는 이중막 이상의 다중막일 수 있다. 게이트 절연체(141)가 단일막인 경우 산화 규소(SiOx), 질화 규소(SiNx), 산질화 규소(SiON), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연 물질을 포함할 수 있다. 게이트 절연체(141)가 다중막일 경우, 반도체(131)와 마주하는 가장 하부막은 산화 규소(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하여 반도체(131)의 계면 특성을 향상시키고 반도체(131)에 불순물이 침투하는 것을 막을 수 있고 그 상부에 위치하는 적어도 하나의 막은 질화 규소(SiNx), 산화 규소(SiOx) 등의 다양한 절연 물질을 포함할 수 있다.
도 1 및 도 2를 참조하면, 게이트 절연체(141)의 평면 모양은 게이트 전극(125)의 평면 모양과 실질적으로 동일하다. 여기서 평면 모양이란 해당 구성 요소(들)의 가장자리 변의 평면상 모양을 의미하며 이후의 설명에서도 동일하다. 다시 말해, 게이트 절연체(141)의 가장자리 변, 특히 윗면의 가장자리 변은 게이트 전극(125)의 가장자리 변, 특히 아랫면의 가장자리 변과 실질적으로 나란하다. 두 가장자리 변이 서로 실질적으로 나란하다는 것은 두 가장자리 변이 서로 일치 또는 정렬되어 있거나 일치하지 않아도 대체로 일정한 거리를 두고 서로 나란한 것을 의미할 수 있으며 이는 이후 설명에서도 동일하다. 도 1 및 도 2는 게이트 절연체(141)의 가장자리 변이 게이트 전극(125)의 아랫면의 가장자리 변보다 바깥쪽에 위치하며 게이트 전극(125)의 아랫면의 가장자리 변과 대체로 일정한 거리를 두고 나란한 예를 도시한다. 이는 박막 트랜지스터 표시판의 제조 공정에서 게이트 전극(125)과 게이트 절연체(141)가 동일한 광마스크를 이용하여 형성된 결과일 수 있다.
반도체(131)는 게이트 절연체(141)를 사이에 두고 게이트 전극(125)과 중첩한다. 박막 트랜지스터(TR)의 채널은 반도체(131) 내에 형성된다.
도 1 및 도 2를 참조하면, 소스 전극(133) 및 드레인 전극(135)은 반도체(131)를 중심으로 양쪽에 각각 위치하며 서로 분리되어 있다. 소스 전극(133) 및 드레인 전극(135)은 반도체(131)와 동일한 층에 위치하며 각각 반도체(131)와 직접 연결되어 있다.
소스 전극(133) 및 드레인 전극(135), 그리고 반도체(131)는 서로 동일한 물질을 포함하는데, 예를 들어 서로 동일한 산화물을 포함할 수 있다. 반도체(131), 소스 전극(133) 및 드레인 전극(135)이 포함하는 산화물은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 예를 들어, 반도체(131), 소스 전극(133) 및 드레인 전극(135)이 포함하는 산화물은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
도전체인 소스 전극(133) 및 드레인 전극(135)의 캐리어 농도는 반도체(131)의 캐리어 농도와 다르다. 구체적으로, 반도체(131)의 캐리어 농도가 예를 들어 1018 개/cm3 미만일 때, 소스 전극(133) 및 드레인 전극(135)의 캐리어 농도는 1018 개/cm3 이상일 수 있다. 소스 전극(133)과 반도체(131)의 사이의 경계 또는 드레인 전극(135)과 반도체(131) 사이의 경계에는 캐리어 농도가 점차 변하는 구배(gradient) 영역이 위치할 수 있다.
소스 전극(133) 및 드레인 전극(135)은 박막 트랜지스터(TR)의 채널을 이루는 반도체(131)가 포함하는 산화물 반도체가 환원된 물질을 포함할 수 있으며 이와 함께 반도체(131)가 포함하는 산화물 반도체를 더 포함할 수 있다. 예를 들어, 소스 전극(133) 및 드레인 전극(135)은 반도체(131)가 포함하는 산화물 반도체와 함께 불소(F), 수소(H) 및 황(S) 중 적어도 하나를 더 포함할 수 있다. 소스 전극(133) 및 드레인 전극(135)이 포함하는 불소(F), 수소(H) 및 황(S) 중 적어도 하나의 농도는 예를 들어 1015 개/cm3 이상일 수 있다. 소스 전극(133) 및 드레인 전극(135)과 반도체(131) 사이의 경계에서는 불소(F), 수소(H) 및 황(S) 중 적어도 하나의 농도가 점차 변하는 구배 영역이 존재할 수 있다.
이러한 소스 전극(133) 및 드레인 전극(135)은 반도체(131)를 이루는 산화물 반도체를 플라즈마 처리 등의 방법으로 도체화하여 형성할 수 있다. 예를 들어, 산화물 반도체를 챔버 내에서 불소(F), 수소(H) 및 황(S) 중 적어도 하나를 포함하는 기체로 도핑하여 본 실시예에 따른 소스 전극(133) 및 드레인 전극(135)을 형성할 수 있다.
본 실시예에 따르면 반도체(131)의 대략적인 평면 모양은 게이트 절연체(141)의 평면 모양과 실질적으로 동일하다. 구체적으로 반도체(131)의 가장자리 변, 특히 윗면의 가장자리 변은 게이트 절연체(141)의 가장자리 변, 특히 아랫면의 가장자리 변과 실질적으로 나란할 수 있다. 다시 말해 반도체(131)와 소스 전극(133) 사이의 경계 또는 반도체(131)와 드레인 전극(135) 사이의 경계는 게이트 절연체(141)의 가장자리 변, 특히 게이트 절연체(141)의 아랫면의 가장자리 변과 실질적으로 일치하거나 게이트 절연체(141)의 가장자리 변보다 바깥쪽 또는 안쪽에 위치하며 게이트 절연체(141)의 가장자리 변과 실질적으로 나란할 수 있다.
게이트 절연체(141)는 반도체(131)의 대부분을 덮는다.
본 실시예에 따르면 소스 전극(133) 및 드레인 전극(135)은 게이트 전극(125)과 제3 방향(D3)으로 대부분 중첩하지 않을 수 있다. 따라서 게이트 전극(125)과 소스 전극(133) 또는 드레인 전극(135) 사이의 기생 용량을 현저히 줄일 수 있어 킥백 전압 및 신호 지연과 왜곡을 줄일 수 있다.
박막 트랜지스터(TR) 위에는 층간 절연막(160)이 위치한다. 층간 절연막(160)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있다.
층간 절연막(160)은 단일막 또는 서로 다른 물질을 포함하는 이중막 이상의 다중막일 수 있다. 층간 절연막(160)이 단일막인 경우 층간 절연막(160)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있으며, 특히 소스 전극(133)과 드레인 전극(135)에 수소(H)를 유입시켜 소스 전극(133)과 드레인 전극(135)의 저항을 낮출 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있다. 층간 절연막(160)이 다중막인 경우에는 가장 하부막은 소스 전극(133)과 드레인 전극(135)에 수소(H)를 유입시킬 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있고, 하부막 위에는 예를 들어 산화 규소(SiOx)를 포함하는 중간막 또는 상부막이 위치할 수 있다. 층간 절연막(160)이 다중막인 경우, 산화 규소(SiOx)를 포함하는 중간막 위에는 질화 규소(SiNx) 또는 질산화 규소(SiON) 등의 물질을 포함하는 또 다른 막이 더 위치할 수도 있다.
소스 전극(133)과 드레인 전극(135)은 기판(110) 위에 산화물 반도체 물질을 적층한 후 별도의 플라즈마 처리 등을 통해 도체화되어 형성될 수도 있지만, 층간 절연막(160)의 성막 공정 중 사용되는 실란(SiH4), 암모니아(NH3) 등의 가스가 포함하는 수소와 같은 성분이 반도체층으로 도핑되어 저저항을 가질 수도 있고, 층간 절연막(160)의 성막 후에도 층간 절연막(160)이 포함하는 수소와 같은 성분이 확산되어 저저항을 가질 수도 있다. 또한 소스 전극(133)과 드레인 전극(135)은 앞에서 설명한 게이트 절연체(141)의 패터닝 공정에서 사용되는 식각용 가스의 성분으로 도핑되어 저저항을 가질 수도 있다.
층간 절연막(160)은 소스 전극(133)을 드러내는 접촉 구멍(163) 및 드레인 전극(135)을 드러내는 접촉 구멍(165)을 포함할 수 있다. 박막 트랜지스터(TR)의 종류에 따라 접촉 구멍(163)과 접촉 구멍(165) 중 적어도 하나는 생략될 수도 있다.
층간 절연막(160) 위에는 제1 연결부(173) 및 제2 연결부(175)를 포함하는 데이터 도전체가 위치한다. 제1 연결부(173)는 층간 절연막(160)의 접촉 구멍(163)을 통해 박막 트랜지스터(TR)의 소스 전극(133)과 전기적으로 연결되고, 제2 연결부(175)는 층간 절연막(160)의 접촉 구멍(165)을 통해 박막 트랜지스터(TR)의 드레인 전극(135)과 전기적으로 연결되어 있을 수 있다. 박막 트랜지스터(TR)의 종류에 따라 제1 연결부(173) 및 제2 연결부(175) 중 적어도 하나는 생략될 수도 있다.
기판(110)과 반도체(131) 사이에는 버퍼층(111)이 위치한다. 버퍼층(111)은 기판(110)으로부터 반도체(131)로 불순물이 유입되는 것을 방지하여 반도체(131)를 보호하고 반도체(131)의 특성을 향상시킬 수 있다.
버퍼층(111)은 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 포함할 수 있다.
버퍼층(111)은 단일막 또는 이중막 이상의 다중막일 수 있다. 예를 들어 도 1에 도시한 바와 같이 버퍼층(111)이 이중막일 경우 하부막(111a)은 질화 규소(SiNx)를 포함하고 상부막(111b)은 산화 규소(SiOx)를 포함할 수 있다.
도 1을 참조하면, 버퍼층(111)의 평면 모양은 서로 연결되어 있는 소스 전극(133), 반도체(131) 및 드레인 전극(135) 전체의 평면 모양과 실질적으로 동일하다. 버퍼층(111)의 가장자리 변, 특히 윗면의 가장자리 변은 소스 전극(133), 반도체(131) 및 드레인 전극(135) 전체의 가장자리 변, 특히 아랫면의 가장자리 변과 실질적으로 나란할 수 있다. 도 1은 버퍼층(111)의 가장자리 변이 소스 전극(133), 반도체(131) 및 드레인 전극(135) 전체의 아랫면의 가장자리 변보다 안쪽에 위치하며 서로 대체로 일정한 거리를 두고 나란한 예를 도시한다. 도시한 바와 달리 버퍼층(111)의 윗면의 가장자리 변이 소스 전극(133), 반도체(131) 및 드레인 전극(135) 전체의 아랫면의 가장자리 변과 정렬되어 실질적으로 일치하거나 그보다 바깥쪽에 위치할 수도 있다. 다시 말해, 박막 트랜지스터(TR)의 소스 전극(133), 반도체(131) 및 드레인 전극(135)의 아래에만 버퍼층(111)이 대부분 형성되어 있고, 소스 전극(133), 반도체(131) 및 드레인 전극(135)과 제3 방향(D3)으로 중첩하지 않는 기판(110)의 윗면은 층간 절연막(160)과 직접 접촉할 수 있다.
이는 박막 트랜지스터 표시판의 제조 공정에서 버퍼층(111)이 소스 전극(133), 반도체(131) 및 드레인 전극(135) 전체를 식각 마스크로 하여 식각된 결과일 수 있다.
이와 같이 본 실시예에 따르면, 기판(110) 위에 위치하는 복수의 박막 트랜지스터(TR)의 하부에 위치하는 버퍼층(111)이 소스 전극(133), 반도체(131) 및 드레인 전극(135) 전체와 실질적으로 동일한 평면 모양을 가지도록 패터닝되어 소스 전극(133), 반도체(131) 및 드레인 전극(135) 전체의 아래에만 대부분 형성되어 있다. 이에 따르면 복수의 박막 트랜지스터(TR)에 대해 반도체(131)의 하부에 위치하는 버퍼층(111)의 평면상 면적, 모양 등의 조건이 균일하므로 버퍼층(111)의 수소(H), 산소(O) 등의 불순물이 반도체(131)로 확산되어 유입되는 양이 실질적으로 균일하다. 따라서 반도체(131)로 유입된 불순물에 의해 박막 트랜지스터(TR)의 특성에 편차가 생기는 것을 줄일 수 있고, 산화물 반도체를 포함하는 박막 트랜지스터(TR)의 산포를 개선할 수 있다.
본 실시예에 따르면, 소스 전극(133) 및 드레인 전극(135)의 윗면은 반도체(131)의 윗면과 동일한 높이에 있을 수도 있고 도 1에 도시한 바와 같이 소스 전극(133) 및 드레인 전극(135)의 윗면이 반도체(131)의 윗면보다 약간 낮을 수도 있다. 버퍼층(111)의 패터닝 과정에서 게이트 절연체(141)에 의해 덮이지 않고 드러난 소스 전극(133) 및 드레인 전극(135)도 약간 식각되어 소스 전극(133) 및 드레인 전극(135)의 제3 방향(D3)의 두께가 반도체(131)의 제3 방향(D3)의 두께보다 작아질 수 있다.
다음, 앞에서 설명한 도 1 및 도 2와 함께 도 3 및 도 4를 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 3 및 도 4를 참조하면, 본 실시예에 따른 박막 트랜지스터 표시판은 앞에서 설명한 실시예와 대부분 동일하나 일부 박막 트랜지스터(TR)에 대해 기판(110)과 버퍼층(111) 사이에 광차단막(70)이 더 위치할 수 있다.
광차단막(70)은 반도체(131)에 외부광이 도달하는 것을 막아 반도체(131)의 특성 저하를 막고 박막 트랜지스터(TR)의 누설 전류를 제어할 수 있다. 광차단막(70)은 차단할 파장대의 광을 투과시키지 않는 재료를 포함할 수 있는데, 예를 들어 광차단막(70)은 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 만들어질 수 있으며 단일막 또는 다중막으로도 만들어질 수 있다. 본 실시예의 경우 광차단막(70)은 도전성 물질을 포함할 수 있다.
광차단막(70)은 버퍼층(111)과 제3 방향(D3)으로 중첩하는 부분 및 중첩하지 않는 부분을 포함한다.
전류 특성이 크게 중요하지 않은 박막 트랜지스터(TR)의 경우, 기판(110)의 아래쪽에서 빛이 조사되지 않는 경우 등 여러 조건에 따라 광차단막(70)은 생략될 수도 있다.
층간 절연막(160)은 광차단막(70)을 드러내는 접촉 구멍(166)을 더 포함하고, 데이터 도전체는 접촉 구멍(166)을 통해 광차단막(70)과 전기적으로 연결되어 있는 제3 연결부(176)를 더 포함할 수 있다. 제3 연결부(176)는 제2 연결부(175)와 같은 층에 위치하며 도 4에 도시한 바와 같이 제2 연결부(175)와 연결되어 있을 수도 있다. 광차단막(70)은 제3 연결부(176)를 통해 전압을 인가받을 수 있다.
본 실시예에 따르면 제3 연결부(176)가 층간 절연막(160)의 윗면부터 광차단막(70)의 윗면까지 연장된 길이는 제1 연결부(173) 또는 제2 연결부(175)가 층간 절연막(160)의 윗면부터 소스 전극(133) 또는 드레인 전극(135)의 윗면까지 연장된 길이와 실질적으로 동일하다. 이는 종래 기술과 달리 버퍼층(111)이 소스 전극(133), 반도체(131) 및 드레인 전극(135)의 하부에만 위치하고 특히 접촉 구멍(166) 주변에서는 제거되어 있기 때문이다. 이에 따라 광차단막(70)을 드러내는 접촉 구멍(166)의 단면 방향의 깊이는 드레인 전극(135) 또는 소스 전극(133)을 드러내는 접촉 구멍(163, 165)의 단면 방향의 깊이와 실질적으로 동일하다. 여기서 깊이는 제3 방향(D3)으로의 깊이를 의미한다.
이에 따르면 박막 트랜지스터 표시판의 제조 공정에서 단면상 서로 다른 층에 위치하는 구성 요소(예를 들어 소스/드레인 전극(133, 135)과 광차단막(70))를 드러내기 위한 서로 다른 접촉 구멍(163/165, 166)이 통과하는 층의 종류, 개수 및 깊이가 서로 실질적으로 동일하므로 하나의 광마스크를 이용한 사진 식각 공정을 통해 접촉 구멍(163/165, 166)을 동시에 형성할 수 있다. 따라서 제조 공정을 단순히 할 수 있고 전체적인 공정 산포를 개선할 수 있다. 또한 제조 공정에서 사용되는 광마스크 수를 줄일 수 있어 제조 시간 및 제조 비용을 더욱 줄일 수 있다. 또한 소스 전극(133) 및 드레인 전극(135)과 버퍼층(111)에 대한 높은 선택비를 가지는 식각 기체를 찾을 필요가 없고 접촉 구멍 형성을 위한 식각 공정에서 소스 전극(133) 및 드레인 전극(135) 또는 반도체(131)에 가해질 수 있는 손상을 줄일 수 있다.
도 3을 참조하면, 기판(110) 위에는 게이트 전극(125)과 동일한 층에 위치하며 동일한 물질을 포함할 수 있는 게이트 도전체(129)가 더 위치할 수 있다. 게이트 도전체(129) 아래에는 게이트 도전체(129)와 실질적으로 동일한 평면 모양을 가지는 게이트 절연체(149) 및 버퍼층(119)이 위치할 수 있다. 게이트 도전체(129)의 가장자리 변은 게이트 절연체(149) 및 버퍼층(119)의 가장자리 변과 실질적으로 나란할 수 있다. 게이트 절연체(149)는 게이트 절연체(141)와 동일한 층에 위치하며 동일한 공정에서 동일한 물질로 형성될 수 있다. 버퍼층(119)은 버퍼층(111)과 동일한 층에 위치하며 동일한 공정에서 동일한 물질로 형성될 수 있다.
층간 절연막(160)은 게이트 도전체(129)를 드러내는 접촉 구멍(169)을 더 포함할 수 있고, 데이터 도전체는 접촉 구멍(169)을 통해 게이트 도전체(129)와 전기적으로 연결되어 있는 제4 연결부(179)를 더 포함할 수 있다.
도 4를 참조하면, 층간 절연막(160)과 데이터 도전체 위에는 보호막(180)이 위치할 수 있다. 보호막(180)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다. 보호막(180)의 윗면은 실질적으로 평탄할 수 있다.
보호막(180)은 제2 연결부(175) 또는 제3 연결부(176)를 드러내는 접촉 구멍(181)을 포함한다.
보호막(180) 위에는 화소 전극(191)을 포함하는 화소 도전체가 위치한다. 화소 전극(191)은 접촉 구멍(181)을 통해 제2 연결부(175) 또는 제3 연결부(176)와 전기적으로 연결되어 있다. 이 경우 제2 연결부(175)와 제3 연결부(176)는 전기적으로 연결되어 있다. 이에 따라 화소 전극(191)은 박막 트랜지스터(TR)의 드레인 전극(135)과 전기적으로 연결되어 데이터 전압을 인가받을 수 있다.
도 4를 참조하면, 광차단막(70)은 제3 연결부(176)를 통해 화소 전극(191) 및 드레인 전극(135)과 전기적으로 연결되어 있으므로 데이터 전압을 인가받을 수 있다. 이와 같이 광차단막(70)을 박막 트랜지스터(TR)의 드레인 전극(135) 또는 소스 전극(133)과 전기적으로 연결시켜 전압을 인가받으면 박막 트랜지스터(TR)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율이 작아 전류 구동 트랜지스터로서의 특성을 향상시킬 수 있다.
그러면 앞에서 설명한 도면들과 함께 도 5 내지 도 10을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법에 대해 설명한다. 여기서는 예를 들어 앞에서 설명한 도 3에 도시한 박막 트랜지스터 표시판의 제조 방법에 대해 설명하도록 한다.
먼저 도 5를 참조하면, 유리 또는 플라스틱 등의 절연 물질을 포함하는 기판(110) 위에 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등을 적층하고 패터닝하여 광차단막(70)을 형성한다. 특히 본 실시예에 따르면 광차단막(70)이 도전성을 가지기 위해 도전성 물질을 적층하여 패터닝하여 광차단막(70)을 형성할 수 있다. 박막 트랜지스터의 종류 또는 박막 트랜지스터 표시판의 조건에 따라 광차단막(70)은 생략될 수도 있다.
다음 도 6을 참조하면, 광차단막(70)이 형성된 기판(110) 위에 화학 기상 증착법 등의 방법으로 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 적층하여 사전 버퍼층(pre-buffer layer)(111p)을 형성한다.
이어서 사전 버퍼층(111p) 위에 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질을 적층하고 패터닝하여 반도체층(130)을 형성한다.
다음 도 7을 참조하면, 반도체층(130)이 형성된 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 또는 산질화 규소(SiON) 등의 무기 절연 물질을 적층하여 게이트 절연층(140)을 형성한다. 이어서, 게이트 절연층(140) 위에 금속 등의 도전성 물질을 적층하여 게이트 도전층(120)을 형성한다.
이어서, 게이트 도전층(120) 위에 포토레지스트 등의 감광막을 도포하고 광마스크를 통한 노광 공정을 통해 패터닝된 감광막 패턴(50, 51)을 형성한다.
다음 도 8을 참조하면, 감광막 패턴(50, 51)을 마스크로 하여 게이트 도전층(120)을 식각하여 게이트 전극(125) 및 게이트 도전체(129)를 형성한다. 이때 습식 식각 또는 건식 식각 방법을 이용하여 게이트 도전층(120)을 식각할 수 있다.
다음 도 9를 참조하면, 감광막 패턴(50, 51)을 마스크로 하여 게이트 절연층(140)을 식각하여 게이트 절연체(141, 149)를 형성한다. 이때 건식 식각을 이용하여 게이트 절연층(140)을 식각할 수 있다. 이 과정에서, SF6과 같은 식각용 가스의 성분이 감광막 패턴(50, 51) 및 게이트 절연체(141)로 덮이지 않은 반도체층(130)으로 도핑되어 드러난 반도체층(130) 부분의 저항이 낮아질 수도 있다. 이에 따라 게이트 절연체(141)로 덮인 반도체층(130) 부분은 반도체(131)로 남고 나머지 부분은 도전성을 가지게 되어 소스 전극(133) 및 드레인 전극(135)을 형성할 수 있다. 그러나 이에 한정되는 것은 아니고 게이트 절연체(141)의 패터닝 단계에서도 반도체층(130)의 대부분이 반도체 성질을 유지하고 있을 수도 있다.
이러한 게이트 절연층(140)의 식각 공정에서 또는 게이트 절연층(140)의 식각 공정 이후에 사전 버퍼층(111p)은 반도체층(130)을 마스크로 하여 식각되어 버퍼층(111, 119)이 형성된다. 반도체층(130)이 마스크가 되어 반도체층(130)의 하부에 위치하는 사전 버퍼층(111p)의 대부분은 남고 반도체층(130)으로 덮이지 않은 사전 버퍼층(111p)은 식각되어 제거된다. 이에 따라 반도체층(130)으로 덮이지 않은 광차단막(70)과 기판(110)의 윗면의 드러날 수 있다.
이어서, 게이트 절연체(141)에 의해 덮이지 않고 드러난 반도체층(130)을 추가적으로 처리하여 소스 전극(133) 및 드레인 전극(135)을 형성할 수 있다. 이때 처리 방법으로는 환원 분위기에서의 열처리하는 방법, 수소(H2), 헬륨(He), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 이산화탄소(CO2), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 아르곤(Ar), 질소(N2), 산화 질소(N2O), 플루오르포름(CHF3) 등의 기체 플라즈마를 이용한 플라즈마 처리 방법 등이 있을 수 있다. 게이트 절연체(141)에 의해 덮인 반도체층(130)은 대부분 반도체 성질을 유지하여 반도체(131)로 된다.
다음 도 10을 참조하면, 게이트 전극(125)이 형성된 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 등의 무기 절연 물질을 적층하여 단일막 또는 다중막 구조의 층간 절연막(160)을 형성한다. 이때 층간 절연막(160)의 성막 공정 중 사용되는 SiH4, NH3 등의 가스가 포함하는 수소와 같은 성분이 반도체층(130) 또는 이미 도체화된 소스 전극(133) 또는 드레인 전극(135)에 도핑되어 반도체(131)를 제외한 부분이 저저항을 가져 소스 전극(133) 또는 드레인 전극(135)를 이룰 수 있다. 층간 절연막(160)의 성막 후에도 층간 절연막(160)이 포함하는 수소와 같은 성분이 소스 전극(133) 및 드레인 전극(135)으로 확산되어 저저항을 가질 수 있게 할 수 있다.
이어서 층간 절연막(160)을 하나의 광마스크를 이용한 사진 공정과 식각 공정을 통해 패터닝하여 광차단막(70)을 드러내는 접촉 구멍(166), 소스 전극(133) 및 드레인 전극(135)을 각각 드러내는 접촉 구멍(163, 165), 그리고 게이트 도전체(129)를 드러내는 접촉 구멍(169)을 형성한다. 이때 하나 또는 복수의 박막 트랜지스터(TR)에 대해 광차단막(70), 소스/드레인 전극(133/135), 게이트 도전체(129)와 같이 서로 다른 층에 위치하는 구성 요소를 드러내는 접촉 구멍(166, 163/165, 169)이라도 동일한 두께의 층을 통과하도록 식각된다. 따라서 이들 접촉 구멍(166, 163/165, 169)의 단면 방향, 즉 제3 방향(D3)의 깊이(H1, H2, H3)는 실질적으로 서로 동일하고 이들의 식각에 필요한 시간도 실질적으로 동일할 수 있다.
따라서 접촉 구멍(166, 163/165, 169)의 식각 단계에서 선택비가 높은 가스가 필요하지도 않고 소스 전극(133) 및 드레인 전극(135)에 대한 손상도 줄일 수 있다. 또한 하나의 광마스크를 이용한 한번의 노광 공정을 통해 서로 다른 층에 위치하는 구성 요소를 드러내는 복수의 접촉 구멍(166, 163/165, 169)을 형성하므로 광마스크의 수를 줄일 수 있어 공정 단계 및 공정 산포를 줄일 수 있다.
박막 트랜지스터의 종류에 따라 접촉 구멍(163)과 접촉 구멍(165) 중 적어도 하나는 형성하지 않을 수도 있다.
다음 앞에서 설명한 도 3을 참조하면, 층간 절연막(160) 위에 도전성 물질을 적층하고 패터닝하여 제1 연결부(173), 제2 연결부(175), 제3 연결부(176) 및 제4 연결부(179)를 포함하는 복수의 데이터 도전체를 형성한다. 박막 트랜지스터의 종류에 따라 제1 연결부(173) 및 제2 연결부(175) 중 적어도 하나는 형성하지 않을 수도 있다. 또한 광차단막(70)이 생략되는 경우 접촉 구멍(166) 및 제3 연결부(176)는 생략될 수 있다.
도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치를 도시한다.
본 실시예에 따른 표시 장치는 유기 발광 표시 장치로서 앞에서 설명한 실시예에 따른 박막 트랜지스터 표시판와 동일한 구성 요소를 포함할 수 있다. 앞에서 설명한 동일한 구성 요소에 대한 동일한 설명은 생략한다.
보호막(180)과 화소 전극(191) 위에는 화소 정의막(360)이 위치한다. 화소 정의막(360)은 화소 전극(191)을 드러내는 개구부를 포함한다. 화소 정의막(360)은 폴리아크릴계 수지(polyacrylates resin) 및 폴리이미드계(polyimides) 등의 수지 또는 실리카 계열의 무기물 등을 포함할 수 있다.
화소 정의막(360)의 개구부에는 화소 전극(191) 위에 위치하는 발광층(370)이 위치하고, 발광층(370) 위에는 공통 전극(270)이 위치한다. 화소 전극(191), 발광층(370) 및 공통 전극(270)은 함께 유기 발광 다이오드(OLED)를 형성한다. 화소 전극(191)은 유기 발광 다이오드(OLED)의 애노드를 이루고, 공통 전극(270)은 유기 발광 다이오드(OLED)의 캐소드를 이룬다.
발광층(370)에서 나오는 빛은 직접 또는 몇 번의 반사를 거친 후 기판(110)을 통과해 기판(110)의 아래쪽으로 출광될 수도 있고 기판(110)을 통하지 않고 기판(110)의 위쪽 방향으로 출광될 수도 있다. 특히 발광층(370)에서 나오는 빛이 기판(110)을 기준으로 위쪽으로 출광되는 상부 발광 표시 장치의 경우 모든 박막 트랜지스터(TR)에 대해 광차단막(70)이 생략될 수 있다.
공통 전극(270)의 위에는 유기 발광 다이오드(OLED)를 보호하는 봉지 부재(도시하지 않음)가 위치할 수 있다.
도 12는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치를 도시하고, 도 13은 도 12에 대응하는 평면도이다. 도 12는 도 13에 도시한 박막 트랜지스터 표시판을 B-B'-B" 선을 따라 잘라 도시한 단면도이나 도 12와 같은 단면 구조를 가지는 박막 트랜지스터 표시판의 평면 구조가 도 13에 도시한 바에 한정되는 것은 아니다.
본 실시예에 따른 표시 장치는 액정 표시 장치로서 앞에서 설명한 실시예에 따른 박막 트랜지스터 표시판과 동일한 구성 요소를 포함할 수 있다. 앞에서 설명한 동일한 구성 요소에 대한 동일한 설명은 생략한다.
기판(110) 위에는 게이트 전극(125)과 연결되어 있는 복수의 게이트선(121)이 위치한다. 게이트선(121)은 게이트 전극(125)과 동일한 층에 위치하며 동일한 공정에서 동일한 물질로 형성될 수 있다. 게이트선(121)은 대체로 제1 방향(D1)으로 뻗을 수 있으나 이에 한정되는 것은 아니다.
게이트 절연체(141)는 게이트 전극(125) 및 게이트선(121)의 하부에 위치하며 게이트 전극(125)과 게이트선(121)의 가장자리 변과 나란하게 뻗는 가장자리 변을 포함할 수 있다. 이 경우 게이트 절연체(141)는 게이트 전극(125)과 게이트선(121) 전체의 평면 모양과 실질적으로 동일한 평면 모양을 가질 수 있다.
도 13을 참조하면, 게이트 전극(125)은 게이트선(121)으로부터 평면상 위 또는 아래로 돌출된 형태를 가질 수 있으나 이에 한정되지 않고, 게이트 전극(125)이 게이트선(121)의 일부에 포함되어 있을 수도 있다.
앞에서 설명한 게이트 도전체(129)는 게이트선(121)의 끝 부분에 해당할 수 있다.
층간 절연막(160) 위에 위치하는 데이터 도전체는 게이트선(121)과 교차하는 데이터선(171)을 더 포함할 수 있다. 데이터선(171)은 제1 연결부(173)와 연결되어 있을 수 있다. 데이터선(171)은 대체로 제2 방향(D2)으로 연장되어 있을 수 있다. 제1 연결부(173)는 데이터선(171)으로부터 평면상 좌 또는 우로 돌출된 형태를 가질 수 있으나 이에 한정되지 않고, 제1 연결부(173)가 데이터선(171)의 일부에 포함되어 있을 수도 있다.
화소 전극(191)은 ITO, IZO 등과 같이 투명한 도전 물질을 포함할 수 있다.
화소 전극(191) 위에는 복수의 액정(31)을 포함하는 액정층(3)이 위치한다.
액정층(3) 위에는 기판(110)과 함께 액정층(3)을 밀봉하는 절연층(210)이 위치할 수 있다. 절연층(210)은 기판 형태일 수 있다.
절연층(210)의 아래 또는 위에는 화소 전극(191)과 함께 액정층(3)에 전기장을 생성하여 액정(31)의 배열 방향을 제어할 수 있는 대향 전극(280)이 위치할 수 있다. 이와 달리 대향 전극(280)은 기판(110)과 액정층(3) 사이에 위치할 수도 있다. 대향 전극(280)은 ITO, IZO 등과 같이 투명한 도전 물질을 포함할 수 있다.
액정층(3)과 절연층(210) 사이와 액정층(3)과 화소 전극(191) 사이에는 배향막(11, 21)이 위치할 수 있다. 배향막(11, 21)은 액정층(3)에 전기장이 생성되지 않았을 때 액정(31)의 초기 배향을 제어한다. 배향막(11, 21)은 액정층(3)과 인접할 수 있다.
본 실시예에 따른 표시 장치는 수광형 표시 장치로서 빛을 공급하는 백라이트를 더 포함할 수 있다. 백라이트는 기판(110)의 아래에 위치할 수 있다.
이 밖에도 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 다양한 표시 장치에 포함될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
70: 광차단막
121: 게이트선
125: 게이트 전극
131: 반도체
133: 소스 전극
135: 드레인 전극
141: 게이트 절연체
160: 층간 절연막
171: 데이터선
173: 제1 연결부
175: 제2 연결부
180: 보호막
191: 화소 전극

Claims (20)

  1. 기판,
    상기 기판의 일면 위에 위치하는 반도체층을 포함하는 박막 트랜지스터,
    상기 반도체층과 상기 기판 사이에 위치하며 무기 절연 물질을 포함하는 버퍼층,
    상기 버퍼층과 상기 기판 사이에 위치하는 광차단막,
    게이트 전극과 동일한 층에 위치하는 게이트 도전체, 그리고
    상기 박막 트랜지스터와 상기 게이트 도전체 위에 위치하는 층간 절연막
    을 포함하고,
    상기 반도체층은 채널 영역, 그리고 상기 채널 영역을 사이에 두고 마주하는 소스 전극 및 드레인 전극을 포함하고,
    상기 버퍼층의 가장자리 변은 상기 반도체층의 가장자리 변과 나란하고,
    상기 층간 절연막은, 상기 드레인 전극을 드러내는 제1 접촉 구멍, 상기 광차단막을 드러내는 제2 접촉 구멍, 그리고 상기 게이트 도전체를 드러내는 제3 접촉 구멍을 가지고,
    상기 제3 접촉 구멍의 깊이는 상기 제1 접촉 구멍 또는 상기 제2 접촉 구멍의 깊이와 동일한
    박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 박막 트랜지스터는 상기 채널 영역과 중첩하는 게이트 전극, 그리고 상기 게이트 전극과 상기 채널 영역 사이에 위치하는 게이트 절연체를 더 포함하고,
    상기 채널 영역과 상기 소스 전극 사이의 경계 또는 상기 채널 영역과 상기 드레인 전극 사이의 경계는 상기 게이트 절연체의 가장자리 변과 나란한
    박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 광차단막은 상기 버퍼층과 중첩하는 부분 및 상기 버퍼층과 중첩하지 않는 부분을 포함하는
    박막 트랜지스터 표시판.
  4. 삭제
  5. 제3항에서,
    상기 광차단막은 도전성을 가지는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 제1 접촉 구멍의 깊이와 상기 제2 접촉 구멍의 깊이는 서로 동일한 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 층간 절연막 위에 위치하며 상기 제1 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결되어 있는 제1 연결부,
    상기 층간 절연막 위에 위치하며 상기 제2 접촉 구멍을 통해 상기 광차단막과 전기적으로 연결되어 있는 제2 연결부
    를 더 포함하는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 제1 연결부와 상기 제2 연결부는 서로 연결되어 있는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 제1 및 제2 연결부 위에 위치하는 보호막을 더 포함하고,
    상기 보호막은 상기 제1 연결부 또는 상기 제2 연결부를 드러내는 제4 접촉 구멍을 가지고,
    상기 제4 접촉 구멍을 통해 상기 제1 연결부 또는 상기 제2 연결부와 전기적으로 연결되어 있는 화소 전극을 더 포함하는
    박막 트랜지스터 표시판.
  10. 제6항에서,
    상기 게이트 도전체는 상기 게이트 전극과 동일한 물질을 포함하는 박막 트랜지스터 표시판.
  11. 기판 위에 광차단막을 형성하는 단계,
    상기 기판 및 상기 광차단막 위에 절연 물질을 적층하여 버퍼층을 형성하는 단계,
    상기 버퍼층 위에 산화물 반도체 물질을 적층하고 패터닝하여 반도체층을 형성하는 단계,
    상기 반도체층이 형성된 상기 기판 위에 절연 물질을 적층하여 게이트 절연층을 형성하는 단계,
    상기 게이트 절연층 위에 도전성 물질을 적층하여 게이트 도전층을 형성하는 단계,
    상기 게이트 도전층 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 게이트 도전층을 식각하여 게이트 전극 및 게이트 도전체를 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 게이트 절연층을 식각하여 게이트 절연체를 형성하는 단계,
    상기 반도체층을 마스크로 하여 상기 버퍼층을 식각하는 단계,
    상기 버퍼층을 식각한 이후에 상기 게이트 전극 및 상기 게이트 도전체 위에 절연 물질을 적층하여 층간 절연막을 형성하는 단계, 그리고
    상기 층간 절연막을 하나의 광마스크를 이용한 사진 공정을 통해 패터닝하여 상기 드레인 전극을 드러내는 제1 접촉 구멍, 상기 광차단막을 드러내는 제2 접촉 구멍, 그리고 상기 게이트 도전체를 드러내는 제3 접촉 구멍을 형성하는 단계
    를 포함하고,
    상기 제3 접촉 구멍의 깊이는 상기 제1 접촉 구멍 또는 상기 제2 접촉 구멍의 깊이와 동일한
    박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 버퍼층을 식각하는 단계에서, 상기 반도체층으로 덮여 있지 않은 상기 버퍼층은 모두 제거되는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12항에서,
    상기 버퍼층을 식각하는 단계에서 상기 광차단막의 일부를 드러내는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 반도체층을 형성하는 단계 이후에 상기 반도체층의 일부를 도체화하여 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  15. 삭제
  16. 제14항에서,
    상기 층간 절연막을 패터닝하는 단계 이후에 상기 기판 위에 도전성 물질을 적층하고 패터닝하여 상기 제1 접촉 구멍을 통해 상기 소스 전극과 전기적으로 연결되어 있는 제1 연결부 및 상기 제2 접촉 구멍을 통해 상기 광차단막과 전기적으로 연결되어 있는 제2 연결부를 형성하는 단계를 더 포함하고,
    상기 제1 연결부와 상기 제2 연결부는 서로 연결되어 있는
    박막 트랜지스터 표시판의 제조 방법.
  17. 제16항에서,
    상기 제1 연결부 및 상기 제2 연결부를 형성하는 단계 이후에,
    상기 기판 위에 보호막을 형성하는 단계,
    상기 보호막을 패터닝하여 상기 제1 연결부 또는 상기 제2 연결부를 드러내는 제3 접촉 구멍을 형성하는 단계,
    상기 보호막 위에 상기 제3 접촉 구멍을 통해 상기 제1 연결부 또는 상기 제2 연결부와 전기적으로 연결되어 있는 화소 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제14항에서,
    상기 층간 절연막은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 중 적어도 하나를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제14항에서,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 게이트 절연층을 식각하는 단계와 상기 층간 절연막을 형성하는 단계 중 적어도 하나에서 적어도 일부 진행되는 박막 트랜지스터 표시판의 제조 방법.
  20. 제14항에서,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 반도체층에 대해 플라즈마 처리하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
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