KR102568632B1 - 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치 - Google Patents

트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치 Download PDF

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Abstract

일 실시예에 따른 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 제1 트랜지스터, 상기 제1 트랜지스터에 연결되는 화소 전극을 포함하고, 상기 제1 트랜지스터는 상기 기판 위에 위치하는 하부 전극, 상기 하부 전극과 중첩하는 제1 반도체, 상기 제1 반도체를 덮는 제1 절연층, 상기 제1 절연층 위에 위치하며 상기 제1 반도체와 중첩하는 제1 게이트 전극, 상기 제1 게이트 전극과 동일한 층에 위치하며 상기 제1 반도체와 연결되는 제1 소스 연결 부재 및 제1 드레인 연결 부재를 포함하고, 상기 제1 게이트 전극은 3중층이며, 상기 제1 소스 연결 부재 및 제1 드레인 연결 부재는 2중층이고, 상기 제1 소스 연결 부재는 상기 하부 전극과 연결된다.

Description

트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치{TRANSISTOR ARRAY PANEL, MANUFACTURING METHOD THEREOF, AND DISALAY DEVICE INCLUDING THE SAME}
본 개시는 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치 등 다양한 전자 장치에 포함된 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체를 포함한다. 트랜지스터는 표시 장치에서 스위칭 소자, 구동 소자 등으로 사용된다.
반도체는 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체로는 규소(Si)가 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다. 최근에는, 비정질 규소보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 규소보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 트랜지스터에 대한 연구가 진행되고 있다.
실시예는 제조 비용을 절감하고 트랜지스터의 특성을 향상시키기 위한 것이다.
일 실시예에 따른 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 제1 트랜지스터, 상기 제1 트랜지스터에 연결되는 화소 전극을 포함하고, 상기 제1 트랜지스터는 상기 기판 위에 위치하는 하부 전극, 상기 하부 전극과 중첩하는 제1 반도체, 상기 제1 반도체를 덮는 제1 절연층, 상기 제1 절연층 위에 위치하며 상기 제1 반도체와 중첩하는 제1 게이트 전극, 상기 제1 게이트 전극과 동일한 층에 위치하며 상기 제1 반도체와 연결되는 제1 소스 연결 부재 및 제1 드레인 연결 부재를 포함하고, 상기 제1 게이트 전극은 3중층이며, 상기 제1 소스 연결 부재 및 제1 드레인 연결 부재는 2중층이고, 상기 제1 소스 연결 부재는 상기 하부 전극과 연결된다.
상기 제1 게이트 전극은 제1 메인 게이트 전극, 제1 메인 게이트 전극의 하부 및 상부에 각각 위치하는 제1 하부 게이트 전극 및 제1 상부 게이트 전극을 포함할 수 있다.
상기 제1 소스 연결 부재는 제1 메인 소스 연결 부재, 그 하부에 위치하는 제1 하부 소스 연결 부재를 포함하고, 제1 드레인 연결 부재는 제1 메인 드레인 연결 부재, 그 하부에 위치하는 제1 하부 드레인 연결 부재를 포함할 수 있다.
상기 제1 메인 소스 연결 부재 및 상기 제1 메인 드레인 연결 부재는 상기 제1 메인 게이트 전극과 동일한 층에 위치할 수 있다.
상기 제1 게이트 전극, 제1 소스 연결 부재 및 제1 드레인 연결 부재를 덮는 제2 절연층, 상기 제2 절연층 위에 위치하는 제1 소스 전극 및 제1 드레인 전극을 더 포함하고, 상기 제1 소스 전극은 상기 제1 소스 연결 부재와 연결될 수 있다.
상기 하부 전극을 덮는 버퍼층을 더 포함하고, 상기 제1 소스 연결 부재는 상기 버퍼층 및 제1 절연층이 가지는 하부 개구부를 통해 상기 하부 전극과 연결될 수 있다.
상기 제1 반도체는 제1 채널, 상기 제1 채널의 양측에 각각 위치하는 제1 소스 영역 및 제1 드레인 영역을 포함하고, 상기 제1 소스 영역 및 상기 제1 드레인 영역은 각각 상기 제1 소스 연결 부재 및 상기 제1 드레인 연결 부재와 연결될 수 있다.
상기 기판 위에 위치하는 스캔선, 상기 스캔선과 교차하는 데이터선, 그리고 상기 스캔선 및 상기 데이터선에 연결되는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는 상기 제1 반도체와 동일한 층에 위치하는 제2 반도체, 상기 제2 반도체와 중첩하는 제2 게이트 전극, 상기 제2 게이트 전극과 동일한 층에 위치하며 상기 제2 반도체와 연결되는 제2 소스 연결 부재 및 제2 드레인 연결 부재를 포함하고, 상기 제2 게이트 전극은 3중층이며, 상기 제1 소스 연결 부재 및 제1 드레인 연결 부재는 2중층일 수 있다.
상기 제1 반도체 및 제2 반도체는 산화물 반도체 물질을 포함할 수 있다.
또한, 일 실시예에 따른 트랜지스터 표시판의 제조 방법은 기판 위에 하부 전극을 형성하는 단계, 상기 하부 전극과 중첩하는 제1 반도체를 형성하는 단계, 상기 제1 반도체 위에 제1 절연층을 형성하는 단계, 상기 제1 절연층 위에 제1 게이트 전극, 제1 소스 연결 부재 및 제1 드레인 연결 부재를 형성하는 단계를 포함하고, 상기 제1 게이트 전극은 3중층으로 형성하며, 상기 제1 소스 연결 부재 및 상기 제1 드레인 연결 부재는 2중층으로 형성하고, 상기 제1 소스 연결 부재는 상기 하부 전극과 연결될 수 있다.
상기 제1 게이트 전극, 제1 소스 연결 부재 및 제1 드레인 연결 부재를 형성하는 단계는 상기 제1 절연층 위에 하부 전극층, 메인 전극층 및 상부 전극층을 적층하는 단계, 하프톤 마스크를 이용하여 하부 전극층, 메인 전극층 및 상부 전극층을 패터닝하여 3중층의 상기 제1 게이트 전극, 2중층의 상기 제1 소스 연결 부재 및 제1 드레인 연결 부재를 형성하는 단계를 포함할 수 있다.
상기 제1 게이트 전극은 제1 메인 게이트 전극, 제1 메인 게이트 전극의 하부 및 상부에 각각 위치하는 제1 하부 게이트 전극 및 제1 상부 게이트 전극을 포함하고, 상기 제1 소스 연결 부재는 제1 메인 소스 연결 부재, 그 하부에 위치하는 제1 하부 소스 연결 부재를 포함하며, 제1 드레인 연결 부재는 제1 메인 드레인 연결 부재, 그 하부에 위치하는 제1 하부 드레인 연결 부재를 포함할 수 있다.
상기 제1 게이트 전극, 제1 소스 연결 부재 및 제1 드레인 연결 부재를 덮는 제2 절연층을 형성하는 단계, 상기 제2 절연층 위에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계를 더 포함하고, 상기 제1 소스 전극은 상기 제1 소스 연결 부재와 연결될 수 있다.
상기 하부 전극을 덮는 버퍼층을 형성하는 단계, 상기 버퍼층 및 상기 제1 절연층에 상기 하부 전극과 중첩하는 하부 개구부를 형성하는 단계를 더 포함하고, 상기 제1 소스 연결 부재는 상기 하부 개구부를 통해 상기 하부 전극과 연결될 수 있다.
또한, 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치는 기판, 상기 기판 위에 위치하는 제1 트랜지스터, 상기 제1 트랜지스터에 연결되는 발광 소자를 포함하고, 상기 제1 트랜지스터는 상기 기판 위에 위치하는 하부 전극, 상기 하부 전극과 중첩하는 제1 반도체, 상기 제1 반도체를 덮는 제1 절연층, 상기 제1 절연층 위에 위치하며 상기 제1 반도체와 중첩하는 제1 게이트 전극, 상기 제1 게이트 전극과 동일한 층에 위치하며 상기 제1 반도체와 연결되는 제1 소스 연결 부재 및 제1 드레인 연결 부재를 포함하고, 상기 제1 게이트 전극은 3중층이며, 상기 제1 소스 연결 부재 및 제1 드레인 연결 부재는 2중층이고, 상기 제1 소스 연결 부재는 상기 하부 전극과 연결될 수 있다.
상기 제1 게이트 전극은 제1 메인 게이트 전극, 제1 메인 게이트 전극의 하부 및 상부에 각각 위치하는 제1 하부 게이트 전극 및 제1 상부 게이트 전극을 포함하고, 상기 제1 소스 연결 부재는 제1 메인 소스 연결 부재, 그 하부에 위치하는 제1 하부 소스 연결 부재를 포함하고, 제1 드레인 연결 부재는 제1 메인 드레인 연결 부재, 그 하부에 위치하는 제1 하부 드레인 연결 부재를 포함할 수 있다.
상기 기판 위에 위치하는 스캔선, 상기 스캔선과 교차하는 데이터선, 그리고 상기 스캔선 및 상기 데이터선에 연결되는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는 상기 제1 반도체와 동일한 층에 위치하는 제2 반도체, 상기 제2 반도체와 중첩하는 제2 게이트 전극, 상기 제2 게이트 전극과 동일한 층에 위치하며 상기 제2 반도체와 연결되는 제2 소스 연결 부재 및 제2 드레인 연결 부재를 포함하고, 상기 제2 게이트 전극은 3중층이며, 상기 제1 소스 연결 부재 및 제1 드레인 연결 부재는 2중층일 수 있다.
상기 제1 반도체 및 제2 반도체는 산화물 반도체 물질을 포함할 수 있다.
상기 발광 소자는 유기 발광 다이오드를 포함할 수 있다.
실시예들에 따르면, 제조 공정 수 및 제조 시간을 최소화하여 제조 비용을 절감할 수 있다.
또한, 신뢰성 같은 트랜지스터의 특성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 트랜지스터 표시판의 평면도이다.
도 2는 도 1의 II-II선 및 II'-II'선을 따라 자른 단면도이다.
도 3 내지 도 5는 일 실시예에 따른 트랜지스터 표시판의 제조 방법을 나타내는 단면도로서, 도 1의 II-II선 및 II'-II'선에 대응하는 위치를 따라 자른 단면도이다.
도 6은 도 5의 다음 단계의 평면도이다.
도 7은 도 6의 VII-VII선 및 VII'-VII'선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 한 화소에 대한 등가 회로도이다.
도 9는 도 8의 표시 장치의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하, 도 1 및 도 2를 참조하여 일 실시예에 따른 트랜지스터 표시판에 대해 설명한다.
도 1은 일 실시예에 따른 트랜지스터 표시판의 평면도이고, 도 2는 도 1의 II-II선 및 II'-II'선을 따라 자른 단면도이다.
도 2는 도 1에 도시된 트랜지스터 표시판을 II-II선 및 II'-II'선을 따라 자른 단면도이나, 도 2와 같은 단면 구조를 가지는 트랜지스터 표시판의 평면 구조가 도 1에 도시한 바에 한정되는 것은 아니다. 도 1은 구동 트랜지스터(Qd)와 스위칭 트랜지스터(Qs)를 포함하는 유기 발광 표시 장치의 트랜지스터 표시판의 일부분을 도시하고 있지만, 일 실시예는 유기 발광 표시 장치에 제한되지 않으며 액정 표시 장치 같은 다른 종류의 표시 장치에 적용될 수 있다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 트랜지스터 표시판은 플라스틱, 유리 등의 절연 물질을 포함하는 기판(110) 및 기판(110) 위에 위치하는 복수의 트랜지스터(Qd, Qs)를 포함한다. 표시 장치가 유기 발광 표시 장치인 경우, 트랜지스터(Qd, Qs)는 화소 영역에 위치하는 구동 트랜지스터(driving transistor)(Qd) 또는 스위칭 트랜지스터(switching transistor)(Qs)일 수 있다.
도면에서, 제1 방향(D1) 및 제2 방향(D2)은 기판(110)의 면에 수직인 방향에서 봤을 때 보이는 면에 평행한 방향으로서 서로 수직이고, 제3 방향(D3)은 제1 및 제2 방향(D1, D2)에 수직인 방향으로 대체로 기판(110)의 면에 수직인 방향이다. 제3 방향(D3)은 주로 단면 구조에서 표시될 수 있으며 단면 방향이라고도 한다. 제1 방향(D1) 및 제2 방향(D2)에 평행한 면을 관찰할 때 보여지는 구조를 평면 구조라 한다. 단면 구조에서 어떤 구성 요소의 위에 다른 구성 요소가 위치한다고 하면 두 구성 요소가 제3 방향(D3)으로 배열되어 있는 것을 의미하며, 두 구성 요소 사이에는 다른 구성 요소가 위치할 수도 있다.
구동 트랜지스터(Qd)는 제1 반도체(130d), 제1 게이트 전극(124d), 제1 소스 전극(173d) 및 제1 드레인 전극(175d)을 포함한다. 그리고, 스위칭 트랜지스터(Qs)는 제2 반도체(130s), 제2 게이트 전극(124s), 제2 소스 전극(153s) 및 제2 드레인 전극(175s)을 포함한다.
여기서, 제1 반도체(130d)는 제1 채널(131d), 제1 채널(131d) 양측에 각각 위치하는 제1 소스 영역(133d) 및 제1 드레인 영역(135d)을 포함하고, 제2 반도체(130s)는 제2 채널(131s), 제2 채널(131s)의 양측에 각각 위치하는 제2 소스 영역(133s) 및 제2 드레인 영역(135s)을 포함한다.
이하에서, 도 1 및 도 2를 참조하여, 설명의 편의를 위하여 적층 순서대로 각 구성 요소들을 설명한다.
기판(110) 위에 하부 전극(25)이 위치한다. 기판(110)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판으로 형성될 수 있고, 하부 전극(25)은 구리(Cu), 구리 합금, 알루미늄(Al), 및 알루미늄 합금 중 어느 하나를 포함하는 금속막, 몰리브덴(Mo)과 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다.
기판(110) 및 하부 전극(25) 위에는 버퍼층(111)이 위치한다. 버퍼층(111)은 기판(110) 및 하부 전극(25)을 덮는다. 버퍼층(111)은 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 포함할 수 있다. 버퍼층(111)은 단일막 또는 다중막일 수 있다. 예컨대, 버퍼층(111)이 이중막일 경우 하부막은 질화 규소(SiNx)를 포함하고 상부막은 산화 규소(SiOx)를 포함할 수 있다. 버퍼층(111)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
버퍼층(111) 위에는 제1 반도체(130d) 및 제2 반도체(130s)가 서로 이격되어 위치한다. 제1 반도체(130d) 및 제2 반도체(130s)는 산화물 반도체 물질로 이루어질 수 있다. 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 좀더 구체적으로, 산화물은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
제1 소스 영역(133d), 제1 드레인 영역(135d), 제2 소스 영역(133s) 및 제2 드레인 영역(135s)은 산화물 반도체 물질과 함께 수소(H)를 더 포함할 수 있다. 산화물 반도체 물질에 수소(H)가 확산되어 제1 소스 영역(133d), 제1 드레인 영역(135d), 제2 소스 영역(133s) 및 제2 드레인 영역(135s)은 도체화된다.
버퍼층(111), 제1 반도체(130d) 및 제2 반도체(130s) 위에는 이들을 덮는 제1 절연층(140)이 위치한다. 제1 절연층(140)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연 물질을 포함할 수 있다.
제1 절연층(140)은 제1 소스 영역(133d)과 중첩하는 제1 개구부(63d), 제1 드레인 영역(135d)과 중첩하는 제2 개구부(65d), 제2 소스 영역(133s)과 중첩하는 제3 개구부(63s), 그리고 제2 드레인 영역(135s)과 중첩하는 제4 개구부(65s)를 가질 수 있다. 또한, 버퍼층(111) 및 제1 절연층(140)은 하부 전극(25)과 중첩하는 하부 개구부(41d)를 가질 수 있다.
제1 절연층(140) 위에는 제1 게이트 전극(124d), 제2 게이트 전극(124s), 스캔선(121), 스토리지 전극(53), 제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s)이 위치한다. 도 1에 도시한 바와 같이, 제1 게이트 전극(124d)은 스캔선(121)으로부터 제1 채널(131d) 방향으로 연장되어 위치하고, 제2 게이트 전극(124s)의 양단은 각각 스토리지 전극(53) 및 제2 소스 전극(153s)과 일체형으로 연결되어 있다.
제1 게이트 전극(124d), 제2 게이트 전극(124s), 스캔선(121), 그리고 스토리지 전극(53)은 3개의 층이 적층된 구조를 가진다. 즉, 제1 게이트 전극(124d)은 제1 메인 게이트 전극(24dm), 제1 메인 게이트 전극(24dm)의 하부 및 상부에 각각 위치하는 제1 하부 게이트 전극(24dd) 및 제1 상부 게이트 전극(24du)을 포함한다. 그리고, 제2 게이트 전극(124s)은 제2 메인 게이트 전극(24sm), 제2 메인 게이트 전극(24sm)의 하부 및 상부에 각각 위치하는 제2 하부 게이트 전극(24sd) 및 제2 상부 게이트 전극(24su)을 포함한다.
반면, 제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s)은 2개의 층이 적층된 구조를 가진다. 즉, 제1 소스 연결 부재(153d)는 제1 메인 소스 연결 부재(53dm), 그 하부에 위치하는 제1 하부 소스 연결 부재(53dd)를 포함하고, 제1 드레인 연결 부재(155d)는 제1 메인 드레인 연결 부재(55dm), 그 하부에 위치하는 제1 하부 드레인 연결 부재(55dd)를 포함한다. 그리고, 제2 드레인 연결 부재(155s)는 제2 메인 드레인 연결 부재(55sm), 그 하부에 위치하는 제2 하부 드레인 연결 부재(55sd)를 포함하고, 제2 소스 전극(153s)는 제2 메인 소스 전극(53sm), 그 하부에 위치하는 제2 하부 소스 전극(53sd)을 포함한다.
제1 메인 게이트 전극(24dm), 제2 메인 게이트 전극(24sm), 제1 메인 소스 연결 부재(53dm), 제1 메인 드레인 연결 부재(55dm), 제2 메인 드레인 연결 부재(55sm), 그리고 제2 메인 소스 전극(53sm)은 구리 합금, 알루미늄(Al), 및 알루미늄 합금 중 어느 하나를 포함하는 금속막일 수 있다. 그리고, 제1 하부 게이트 전극(24dd), 제1 상부 게이트 전극(24du), 제2 하부 게이트 전극(24sd), 제2 상부 게이트 전극(24su), 제1 하부 드레인 연결 부재(55dd), 제2 하부 드레인 연결 부재(55sd), 그리고 제2 하부 소스 전극(53sd)은 몰리브덴(Mo) 또는 티타늄(Ti) 중 어느 하나를 포함하는 금속막일 수 있다.
제1 소스 연결 부재(153d)은 제1 개구부(63d)을 통해 제1 소스 영역(133d)과 하부 전극(25)를 연결한다. 제1 드레인 연결 부재(155d)는 제2 개구부(65d)를 통해 제1 드레인 영역(135d)과 연결된다. 제2 소스 전극(153s)은 제3 개구부(63s)을 통해 제2 소스 영역(133s)와 연결되며, 제2 드레인 연결 부재(155s)는 제4 개구부(65s)를 통해 제2 드레인 영역(135s)과 연결된다.
제1 절연층(140), 제1 게이트 전극(124d), 제2 게이트 전극(124s), 스캔선(121), 스토리지 전극(53), 제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s) 위에는 이들을 덮는 제2 절연층(160)이 위치한다.
제2 절연층(160)에는 제1 소스 연결 부재(153d)와 중첩하는 제1 접촉 구멍(68d), 제1 드레인 연결 부재(155d)와 중첩하는 제2 접촉 구멍(61d), 그리고 제2 드레인 연결 부재(155s)와 중첩하는 제3 접촉 구멍(61s)이 형성된다.
제2 절연층(160)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연 물질을 포함할 수 있다.
제2 절연층(160)의 성막 공정 중 사용되는 실란(SiH4), 암모니아(NH3) 등의 가스가 포함하는 수소(H)와 같은 성분이 제1 소스 영역(133d), 제1 드레인 영역(135d), 제2 소스 영역(133s) 및 제2 드레인 영역(135s)에 확산되어 제1 소스 영역(133d), 제1 드레인 영역(135d), 제2 소스 영역(133s) 및 제2 드레인 영역(135s)은 저저항을 가질 수 있다. 또한, 제2 절연층(160)의 성막 후에 제2 절연층(160)이 포함하는 수소(H)와 같은 성분이 확산되어 제1 소스 영역(133d), 제1 드레인 영역(135d), 제2 소스 영역(133s) 및 제2 드레인 영역(135s)은 저저항을 가질 수도 있다.
이 때, 제1 게이트 전극(124d) 및 제2 게이트 전극(124s)은 3중층으로 형성되므로, 제2 절연층(160)의 수소(H)가 제1 게이트 전극(124d) 및 제2 게이트 전극(124s)과 중첩하는 제1 채널(131d) 및 제2 채널(131s)로 확산되는 것을 차단할 수 있다. 반면에, 제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s)은 2중층으로 형성되므로, 제2 절연층(160)의 수소(H)가 제1 소스 영역(133d), 제1 드레인 영역(135d), 제2 소스 영역(133s) 및 제2 드레인 영역(135s)으로 용이하게 확산된다.
이와 같이, 제1 게이트 전극(124d) 및 제2 게이트 전극(124s)은 3중층으로 형성하고, 제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s)은 2중층으로 형성함으로써, 제1 소스 영역(133d), 제1 드레인 영역(135d), 제2 소스 영역(133s) 및 제2 드레인 영역(135s)만 도체화할 수 있다. 따라서, 제1 반도체(130d) 및 제2 반도체(130s)를 덮고 있는 제1 절연층(140)을 별도로 식각하여 제1 소스 영역(133d), 제1 드레인 영역(135d), 제2 소스 영역(133s) 및 제2 드레인 영역(135s)만 노출하는 공정은 생략할 수 있다.
또한, 제1 게이트 전극(124d)과 제1 소스 영역(133d) 및 제1 드레인 영역(135d) 사이에 제1 절연층(140)이 위치하므로, 제1 게이트 전극(124d)과 제1 소스 영역(133d) 및 제1 드레인 영역(135d) 간의 기생 커패시터를 최소화할 수 있다. 그리고, 제2 게이트 전극(124s)과 제2 소스 영역(133s) 및 제2 드레인 영역(135s) 사이에도 제1 절연층(140)이 위치하므로, 제2 게이트 전극(124s)과 제2 소스 영역(133s) 및 제2 드레인 영역(135s) 간의 기생 커패시터를 최소화할 수 있다. 따라서, 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1 및 도 2에 도시한 바와 같이, 제2 절연층(160) 위에는 제2 드레인 전극(175s)을 가지는 데이터선(171), 제1 드레인 전극(175d)을 가지는 구동 전압선(172), 및 제1 소스 전극(173d)이 위치한다.
데이터선(171)은 데이터 신호(Dm)를 전달하며 스캔선(121)과 교차하는 방향으로 뻗어 있다. 구동 전압선(172)은 구동 전압(ELVDD)을 전달하며 데이터선(171)과 분리되어 같은 방향으로 뻗어 있다.
제1 소스 전극(173d)은 제1 접촉 구멍(68d)을 통해서 제1 소스 연결 부재(153d)와 연결되고, 제1 드레인 전극(175d)은 제2 접촉 구멍(61d)을 통해서 제1 드레인 연결 부재(155d)와 연결된다. 그리고, 제2 드레인 전극(175s)은 제3 접촉 구멍(61s)을 통해서 제2 드레인 연결 부재(155s)와 연결된다.
제1 소스 전극(173d)은 제1 접촉 구멍(68d)을 통해 제1 소스 연결 부재(153d)와 연결되고, 제1 소스 연결 부재(153d)은 제1 개구부(63d)을 통해 제1 소스 영역(133d)과 하부 전극(25)를 연결되므로, 결국 제1 소스 전극(173d)은 하부 전극(25)과 연결된다. 따라서, 제1 소스 영역(133d)의 전압인 소스 전압이 하부 전극(25)에 인가될 수 있다.
이와 같이, 하부 전극(25)에 소스 전압을 인가하면, 구동 트랜지스터(Qd)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율(기울기)이 작아져 구동 트랜지스터(Qd)의 출력 포화(output saturation) 특성을 향상시킬 수 있다.
또한, 제1 절연층(140) 위에 위치하는 제1 소스 연결 부재(153d)를 이용하여 제1 소스 영역(133d)과 하부 전극(25)을 서로 연결하므로, 제1 절연층(140)과 버퍼층(111)에 형성되는 하부 개구부(41d)의 깊이가 작아지게 된다. 이와 같이, 제1 소스 연결 부재(153d)와 하부 전극(25)을 연결하기 위해 제1 절연층(140)과 버퍼층(111)에 형성되는 하부 개구부(41d)의 깊이가 작으므로 하부 개구부(41d)를 형성하기 위한 식각 공정의 시간을 단축시킬 수 있다.
한편, 제3 개구부(63s)을 통해 제2 소스 영역(133s)와 연결되는 제2 소스 전극(153s)은 제1 게이트 전극(124d)와 일체로 연결되므로, 스위칭 트랜지스터(Qs)를 통해 전달된 데이터 신호(Dm)는 구동 트랜지스터(Qd)의 제1 게이트 전극(124d)으로 전달된다.
하부 전극(25)은 광차단막으로 기능할 수 있다. 즉, 하부 전극(25)은 제1 반도체(130d)에 외부 광이 도달하는 것을 막아 제1 반도체(130d)의 특성 저하를 막고 구동 트랜지스터(Qd)의 누설 전류를 제어할 수 있다.
제1 소스 전극(173d), 제1 드레인 전극(175d), 및 제2 드레인 전극(175s) 위에는 보호막(180)이 위치한다.
보호막(180)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다. 보호막(180)의 윗면은 실질적으로 평탄할 수 있다. 보호막(180)은 제1 소스 전극(173d)과 중첩하는 화소 접촉 구멍(81)을 포함한다.
보호막(180) 위에는 화소 전극(191)이 위치하며, 화소 전극(191)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속으로 만들어질 수 있다. 화소 전극(191)은 보호막(180)에 형성된 화소 접촉 구멍(81)을 통해서 구동 트랜지스터(Qd)의 제1 소스 전극(173d)과 전기적으로 연결된다.
이제 도 3 내지 도 7을 참고하여, 도 1 및 도 2에 도시된 트랜지스터 표시판의 제조 방법에 대해 상세히 설명한다.
도 3 내지 도 5는 일 실시예에 따른 트랜지스터 표시판의 제조 방법을 나타내는 단면도이고, 도 6은 도 5의 다음 단계의 평면도이며, 도 7은 도 6의 VII-VII선 및 VII'-VII'선을 따라 자른 단면도이다.
우선, 도 3에 도시한 바와 같이, 기판(110) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하고 포토레지스트(photoresist) 등의 감광성 물질 및 제1 마스크를 사용하여 패터닝하여, 하부 전극(25)을 형성한다. 그리고, 하부 전극(25)이 형성된 기판(110) 위에, 화학 기상 증착(CVD) 등을 통해 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 적층하여 버퍼층(111)을 형성한다.
이어서 버퍼층(111) 위에 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질을 화학 기상 증착 등을 통해 적층하고 제2 마스크를 사용하여 패터닝하여, 제1 반도체(130d) 및 제2 반도체(130s)를 형성한다.
그리고, 제1 반도체(130d) 및 제2 반도체(130s)가 형성된 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 등의 무기 절연 물질을 화학 기상 증착 등을 통해 적층하여 제1 절연층(140)을 형성한다. 이어서 제1 절연층(140)을 제3 마스크를 사용하여 패터닝하여 제1 개구부(63d), 제2 개구부(65d), 제3 개구부(63s), 그리고 제4 개구부(65s)를 형성한다. 이 때, 제1 절연층(140)과 버퍼층(111)을 동시에 패티넝하여 하부 개구부(41d)를 형성한다.
그리고, 제1 절연층(140) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하여 게이트 전극층을 형성한다. 이러한 게이트 전극층은 약 100 내지 200ㅕ 두께의 하부 전극층(120d), 메인 전극층(120m), 및 약 100 내지 200ㅕ 두께의 상부 전극층(120u)의 3중층을 연속으로 적층하여 형성한다. 메인 전극층(120m)의 두께는 하부 전극층(120d) 또는 상부 전극층(120u)의 두께보다 크다.
그리고, 게이트 전극층 위에 감광막을 형성한다. 그리고, 제4 마스크인 하프톤 마스크(half tone mask)(1000)를 이용하여 감광막을 패터닝하여 제1 감광막(PR1) 및 제2 감광막(PR2)을 형성한다. 이 때, 하프톤 마스크는 광의 대부분을 차단하는 제1 부분(A1), 광의 일부만 차단하는 제2 부분(A2) 및 광의 대부분을 투과시키는 제3 부분(A3)을 가진다. 따라서, 제3 부분(A3)에 대응하는 위치에 존재하던 감광막은 노광 및 현상 공정에 의해 제거된다. 그리고, 제1 부분(A1)에 대응하는 위치에 존재하던 제1 감광막(PR1)과 제2 부분(A2)에 대응하는 위치에 존재하던 제2 감광막(PR2)만이 남게 된다. 이 때, 제2 감광막(PR2)은 일부가 노광 및 현상되므로 제2 감광막의 두께(h2)는 제1 감광막의 두께(h1)보다 작아지게 된다.
다음으로, 도 4에 도시한 바와 같이, 패터닝된 제1 감광막(PR1) 및 제2 감광막(PR2)을 식각 마스크로 하여 게이트 전극층을 제1 습식 식각하여 제1 게이트 전극(124d), 제2 게이트 전극(124s), 제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s)을 형성한다.
제1 게이트 전극(124d) 및 제2 게이트 전극(124s)은 제1 감광막(PR1)에 대응하는 위치에 형성되고, 제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s)은 제2 감광막(PR2)에 대응하는 위치에 형성된다.
제1 게이트 전극(124d)은 동일한 패턴의 제1 메인 게이트 전극(24dm), 제1 하부 게이트 전극(24dd) 및 제1 상부 게이트 전극(24du)을 포함한다. 그리고, 제2 게이트 전극(124s)은 동일한 패턴의 제2 메인 게이트 전극(24sm), 제2 하부 게이트 전극(24sd) 및 제2 상부 게이트 전극(24su)을 포함한다. 제1 소스 연결 부재(153d)는 동일한 패턴의 제1 메인 소스 연결 부재(53dm), 제1 하부 소스 연결 부재(53dd), 제1 상부 소스 연결 부재(53du)를 포함하고, 제1 드레인 연결 부재(155d)는 동일한 패턴의 제1 메인 드레인 연결 부재(55dm), 제1 하부 드레인 연결 부재(55dd), 제1 상부 드레인 연결 부재(55du)를 포함한다. 그리고, 제2 드레인 연결 부재(155s)는 동일한 패턴의 제2 메인 드레인 연결 부재(55sm), 제2 하부 드레인 연결 부재(55sd), 제2 상부 드레인 연결 부재(55su)를 포함하고, 제2 소스 전극(153s)는 동일한 패턴의 제2 메인 소스 전극(53sm), 제2 하부 소스 전극(53sd), 제2 상부 소스 전극(53su)을 포함한다.
다음으로, 도 5에 도시한 바와 같이, 애싱 공정(ashing process)을 진행하여 제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s) 위에 형성된 제2 감광막(PR2)을 제거한다. 이 때, 제2 감광막(PR2)보다 두꺼운 제1 감광막(PR1)은 제거되지 않고 일부 감광막(PR1')이 잔류하게 된다. 일부 감광막(PR1')의 두께(h1')는 제1 감광막의 두께(h1)보다 작아지게 된다. 그리고, 노출된 제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s)에 제2 습식 식각 공정을 진행하여 상부층인 제1 상부 소스 연결 부재(53du), 제1 상부 드레인 연결 부재(55du), 제2 상부 드레인 연결 부재(55su), 그리고 제2 상부 소스 전극(53su)을 제거한다. 따라서, 제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s)은 이중층으로 형성되며, 제1 게이트 전극(124d) 및 제2 게이트 전극(124s)은 3중층으로 형성된다.
다음으로, 도 6 및 도 7에 도시한 바와 같이, 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 등의 무기 절연 물질을 화학 기상 증착 등을 통해 적층하여 단일막 또는 다중막 구조의 제2 절연층(160)을 형성한다.
제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s)은 이중층으로 형성되므로 그 두께가 작아 제2 절연층(160)에 포함된 수소(H)가 제1 소스 영역(133d), 제1 드레인 영역(135d), 제2 소스 영역(133s) 및 제2 드레인 영역(135s)으로 용이하게 확산된다. 그러나, 제1 게이트 전극(124d) 및 제2 게이트 전극(124s)은 3중층으로 형성되므로, 제2 절연층(160)의 수소(H)가 제1 게이트 전극(124d) 및 제2 게이트 전극(124s)과 중첩하는 제1 채널(131d) 및 제2 채널(131s)로 확산되는 것을 차단할 수 있다.
이와 같이, 제1 게이트 전극(124d) 및 제2 게이트 전극(124s)은 3중층으로 형성하고, 제1 소스 연결 부재(153d), 제1 드레인 연결 부재(155d), 제2 드레인 연결 부재(155s), 그리고 제2 소스 전극(153s)은 2중층으로 형성함으로써, 제1 소스 영역(133d), 제1 드레인 영역(135d), 제2 소스 영역(133s) 및 제2 드레인 영역(135s)만 도체화할 수 있다. 따라서, 제1 반도체(130d) 및 제2 반도체(130s)를 덮고 있는 제1 절연층(140)을 별도로 식각하여 제1 소스 영역(133d), 제1 드레인 영역(135d), 제2 소스 영역(133s) 및 제2 드레인 영역(135s)만 노출하는 공정은 생략할 수 있다. 따라서, 제조 공정 수 및 제조 시간을 최소화하여 제조 비용을 절감할 수 있다.
다음으로, 도 1 및 도 2에 도시한 바와 같이, 제5 마스크를 사용하여 제2 절연층(160)을 패터닝하여 제1 소스 연결 부재(153d)와 중첩하는 제1 접촉 구멍(68d), 제1 드레인 연결 부재(155d)와 중첩하는 제2 접촉 구멍(61d), 그리고 제2 드레인 연결 부재(155s)와 중첩하는 제3 접촉 구멍(61s)을 형성한다.
그리고, 제2 절연층(160) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하고 제6 마스크를 사용하여 패터닝하여 제2 드레인 전극(175s)을 가지는 데이터선(171), 제1 드레인 전극(175d)을 가지는 구동 전압선(172), 및 제1 소스 전극(173d)을 형성한다.
그리고, 제2 드레인 전극(175s)을 가지는 데이터선(171), 제1 드레인 전극(175d)을 가지는 구동 전압선(172), 및 제1 소스 전극(173d)을 덮는 보호막(180)을 형성한다. 이어서 제7 마스크를 이용하여 보호막(180)에 제1 소스 전극(173d)과 중첩하는 화소 접촉 구멍(81)을 형성한다. 그리고, 보호막(180) 위에 화소 전극(191)을 형성한다. 화소 전극(191)은 제1 소스 전극(173d)과 화소 접촉 구멍(81)을 통해 연결된다.
이제 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치에 대하여 도 8 및 도 9를 참고하여 설명하기로 한다.
도 8은 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 한 화소에 대한 등가 회로도이고, 도 9는 도 8의 표시 장치의 단면도이다.
본 실시예에 따른 표시 장치는 유기 발광 표시 장치이며, 전술한 실시예에 따른 트랜지스터 표시판을 포함할 수 있다.
도 8에 도시한 바와 같이, 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 하나의 화소(PX)는 신호선(121, 171, 172), 신호선(121, 171, 172)에 연결되는 복수개의 트랜지스터(Qd, Qs), 스토리지 커패시터(storage capacitor, Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함한다.
복수개의 신호선(121, 171, 172)은 스캔 신호(Sn)를 전달하는 스캔선(121), 데이터 신호(Dm)를 전달하는 데이터선(171), 그리고 구동 전압(ELVDD)을 전달하는 구동 전압선(172)을 포함한다.
복수개의 트랜지스터(Qd, Qs)는 구동 트랜지스터(driving transistor)(Qd) 및 스위칭 트랜지스터(switching transistor)(Qs)를 포함한다.
스위칭 트랜지스터(Qs)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스캔선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 스캔선(121)에 인가되는 스캔 신호(Sn)에 응답하여 데이터선(171)에 인가되는 데이터 신호(Dm)를 구동 트랜지스터(Qd)에 전달한다.
구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 다이오드(OLED)에 연결되어 있다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 구동 전류(Id)를 흘린다.
스토리지 커패시터(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 출력 단자 사이에 연결되어 있다. 이 스토리지 커패시터(Cst)는 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qs)가 턴 오프(turn off)된 뒤에도 이를 유지한다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode), 공통 전압(ELVSS)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(Qd)의 구동 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qd)는 n 채널 전계 효과 트랜지스터(field effect transistor, FET) 또는 p 채널 전계 효과 트랜지스터일 수 있다. 그리고, 트랜지스터(Qs, Qd), 스토리지 커패시터(Cst) 및 유기 발광 다이오드(OLED)의 연결 관계는 바뀔 수 있다.
도 8에 도시한 트랜지스터 표시판의 구체적인 단면 구조에 대해 이하에서 도 9를 참고하여 상세히 설명한다. 이 때, 앞에서 설명한 구성 요소에 대한 설명은 생략한다.
도 9에 도시한 바와 같이, 보호막(180) 및 화소 전극(191)의 가장자리부 위에는 화소 정의막(350)이 위치한다. 화소 정의막(350)은 화소 전극(191)과 중첩하는 화소 개구부(351)를 가진다. 화소 정의막(350)은 폴리아크릴계(polyacrylics) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함하여 이루어질 수 있다.
화소 정의막(350)의 화소 개구부(351)에는 유기 발광층(370)이 위치한다. 유기 발광층(370)은 발광층, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL) 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 복수층으로 형성된다. 유기 발광층(370)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(191) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
화소 정의막(350) 및 유기 발광층(370) 위에는 공통 전극(270)이 위치한다. 공통 전극(270)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속으로 만들어질 수 있다. 공통 전극(270)은 유기 발광 다이오드(OLED)의 캐소드 전극이 된다. 화소 전극(191), 유기 발광층(370) 및 공통 전극(270)은 유기 발광 다이오드(OLED)를 이룬다. 화소 전극(191)은 유기 발광 다이오드(OLED)의 애노드(anode)일 수 있고, 공통 전극(270)은 유기 발광 다이오드(OLED)의 캐소드(cathode)일 수 있다.
유기 발광층(370)에서 나오는 광은 직접 또는 몇 번의 반사를 거친 후 기판(110)을 통과해 기판(110)의 아래쪽으로 출광될 수도 있고 기판(110)을 통하지 않고 기판(110)의 위쪽 방향으로 출광될 수도 있다.
공통 전극(270)의 위에는 유기 발광 다이오드(OLED)를 보호하는 봉지 층(encapsulation layer)(도시되지 않음)이 위치할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 111: 제1 절연층
124d: 제1 게이트 전극 124s: 제2 게이트 전극
130d: 제1 반도체 130s: 제2 반도체
140: 제2 절연층 160: 제3 절연층
171: 데이터선 172: 구동 전압선
173d: 제1 소스 전극 175d: 제1 드레인 전극
153s: 제2 소스 전극 175s: 제2 드레인 전극
180: 보호막

Claims (19)

  1. 기판,
    상기 기판 위에 위치하는 제1 트랜지스터,
    상기 제1 트랜지스터에 연결되는 화소 전극
    을 포함하고,
    상기 제1 트랜지스터는
    상기 기판 위에 위치하는 하부 전극,
    상기 하부 전극과 중첩하는 제1 반도체,
    상기 제1 반도체를 덮는 제1 절연층,
    상기 제1 절연층 위에 위치하며 상기 제1 반도체와 중첩하는 제1 게이트 전극,
    상기 제1 게이트 전극과 동일한 층에 위치하며 상기 제1 반도체와 연결되는 제1 소스 연결 부재 및 제1 드레인 연결 부재
    를 포함하고,
    상기 제1 게이트 전극은 3중층이며, 상기 제1 소스 연결 부재 및 제1 드레인 연결 부재는 2중층이고,
    상기 제1 소스 연결 부재는 상기 하부 전극과 연결되는 트랜지스터 표시판.
  2. 제1항에서,
    상기 제1 게이트 전극은 제1 메인 게이트 전극, 제1 메인 게이트 전극의 하부 및 상부에 각각 위치하는 제1 하부 게이트 전극 및 제1 상부 게이트 전극을 포함하는 트랜지스터 표시판.
  3. 제2항에서,
    상기 제1 소스 연결 부재는 제1 메인 소스 연결 부재, 그 하부에 위치하는 제1 하부 소스 연결 부재를 포함하고,
    제1 드레인 연결 부재는 제1 메인 드레인 연결 부재, 그 하부에 위치하는 제1 하부 드레인 연결 부재를 포함하는 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 메인 소스 연결 부재 및 상기 제1 메인 드레인 연결 부재는 상기 제1 메인 게이트 전극과 동일한 층에 위치하는 트랜지스터 표시판.
  5. 제1항에서,
    상기 제1 게이트 전극, 제1 소스 연결 부재 및 제1 드레인 연결 부재를 덮는 제2 절연층,
    상기 제2 절연층 위에 위치하는 제1 소스 전극 및 제1 드레인 전극을 더 포함하고,
    상기 제1 소스 전극은 상기 제1 소스 연결 부재와 연결되는 트랜지스터 표시판.
  6. 제5항에서,
    상기 하부 전극을 덮는 버퍼층을 더 포함하고,
    상기 제1 소스 연결 부재는 상기 버퍼층 및 제1 절연층이 가지는 하부 개구부를 통해 상기 하부 전극과 연결되는 트랜지스터 표시판.
  7. 제5항에서,
    상기 제1 반도체는 제1 채널, 상기 제1 채널의 양측에 각각 위치하는 제1 소스 영역 및 제1 드레인 영역을 포함하고,
    상기 제1 소스 영역 및 상기 제1 드레인 영역은 각각 상기 제1 소스 연결 부재 및 상기 제1 드레인 연결 부재와 연결되는 트랜지스터 표시판.
  8. 제1항에서,
    상기 기판 위에 위치하는 스캔선,
    상기 스캔선과 교차하는 데이터선, 그리고
    상기 스캔선 및 상기 데이터선에 연결되는 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터는
    상기 제1 반도체와 동일한 층에 위치하는 제2 반도체,
    상기 제2 반도체와 중첩하는 제2 게이트 전극,
    상기 제2 게이트 전극과 동일한 층에 위치하며 상기 제2 반도체와 연결되는 제2 소스 연결 부재 및 제2 드레인 연결 부재
    를 포함하고,
    상기 제2 게이트 전극은 3중층이며, 상기 제2 소스 연결 부재 및 제2 드레인 연결 부재는 2중층인 트랜지스터 표시판.
  9. 제8항에서,
    상기 제1 반도체 및 제2 반도체는 산화물 반도체 물질을 포함하는 트랜지스터 표시판.
  10. 기판 위에 하부 전극을 형성하는 단계,
    상기 하부 전극과 중첩하는 제1 반도체를 형성하는 단계,
    상기 제1 반도체 위에 제1 절연층을 형성하는 단계,
    상기 제1 절연층 위에 동일한 층에 동시에 제1 게이트 전극, 제1 소스 연결 부재 및 제1 드레인 연결 부재를 형성하는 단계
    를 포함하고,
    상기 제1 게이트 전극은 3중층으로 형성하며, 상기 제1 소스 연결 부재 및 상기 제1 드레인 연결 부재는 2중층으로 형성하고,
    상기 제1 소스 연결 부재는 상기 하부 전극과 연결되는 트랜지스터 표시판의 제조 방법.
  11. 제10항에서,
    상기 제1 게이트 전극, 제1 소스 연결 부재 및 제1 드레인 연결 부재를 형성하는 단계는
    상기 제1 절연층 위에 하부 전극층, 메인 전극층 및 상부 전극층을 적층하는 단계,
    하프톤 마스크를 이용하여 하부 전극층, 메인 전극층 및 상부 전극층을 패터닝하여 3중층의 상기 제1 게이트 전극, 2중층의 상기 제1 소스 연결 부재 및 제1 드레인 연결 부재를 형성하는 단계
    를 포함하는 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 제1 게이트 전극은 제1 메인 게이트 전극, 제1 메인 게이트 전극의 하부 및 상부에 각각 위치하는 제1 하부 게이트 전극 및 제1 상부 게이트 전극을 포함하고,
    상기 제1 소스 연결 부재는 제1 메인 소스 연결 부재, 그 하부에 위치하는 제1 하부 소스 연결 부재를 포함하며,
    제1 드레인 연결 부재는 제1 메인 드레인 연결 부재, 그 하부에 위치하는 제1 하부 드레인 연결 부재를 포함하는 트랜지스터 표시판의 제조 방법.
  13. 제11항에서,
    상기 제1 게이트 전극, 제1 소스 연결 부재 및 제1 드레인 연결 부재를 덮는 제2 절연층을 형성하는 단계,
    상기 제2 절연층 위에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계
    를 더 포함하고,
    상기 제1 소스 전극은 상기 제1 소스 연결 부재와 연결되는 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 하부 전극을 덮는 버퍼층을 형성하는 단계,
    상기 버퍼층 및 상기 제1 절연층에 상기 하부 전극과 중첩하는 하부 개구부를 형성하는 단계를 더 포함하고,
    상기 제1 소스 연결 부재는 상기 하부 개구부를 통해 상기 하부 전극과 연결되는 트랜지스터 표시판의 제조 방법.
  15. 기판,
    상기 기판 위에 위치하는 제1 트랜지스터,
    상기 제1 트랜지스터에 연결되는 발광 소자를 포함하고,
    상기 제1 트랜지스터는
    상기 기판 위에 위치하는 하부 전극,
    상기 하부 전극과 중첩하는 제1 반도체,
    상기 제1 반도체를 덮는 제1 절연층,
    상기 제1 절연층 위에 위치하며 상기 제1 반도체와 중첩하는 제1 게이트 전극,
    상기 제1 게이트 전극과 동일한 층에 위치하며 상기 제1 반도체와 연결되는 제1 소스 연결 부재 및 제1 드레인 연결 부재
    를 포함하고,
    상기 제1 게이트 전극은 3중층이며, 상기 제1 소스 연결 부재 및 제1 드레인 연결 부재는 2중층이고,
    상기 제1 소스 연결 부재는 상기 하부 전극과 연결되는 표시 장치.
  16. 제15항에서,
    상기 제1 게이트 전극은 제1 메인 게이트 전극, 제1 메인 게이트 전극의 하부 및 상부에 각각 위치하는 제1 하부 게이트 전극 및 제1 상부 게이트 전극을 포함하고,
    상기 제1 소스 연결 부재는 제1 메인 소스 연결 부재, 그 하부에 위치하는 제1 하부 소스 연결 부재를 포함하고,
    제1 드레인 연결 부재는 제1 메인 드레인 연결 부재, 그 하부에 위치하는 제1 하부 드레인 연결 부재를 포함하는 표시 장치.
  17. 제16항에서,
    상기 기판 위에 위치하는 스캔선,
    상기 스캔선과 교차하는 데이터선, 그리고
    상기 스캔선 및 상기 데이터선에 연결되는 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터는
    상기 제1 반도체와 동일한 층에 위치하는 제2 반도체,
    상기 제2 반도체와 중첩하는 제2 게이트 전극,
    상기 제2 게이트 전극과 동일한 층에 위치하며 상기 제2 반도체와 연결되는 제2 소스 연결 부재 및 제2 드레인 연결 부재
    를 포함하고,
    상기 제2 게이트 전극은 3중층이며, 상기 제2 소스 연결 부재 및 제2 드레인 연결 부재는 2중층인 표시 장치.
  18. 제17항에서,
    상기 제1 반도체 및 제2 반도체는 산화물 반도체 물질을 포함하는 표시 장치.
  19. 제15항에서,
    상기 발광 소자는 유기 발광 다이오드를 포함하는 표시 장치.
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