KR20150033155A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터를 제공한다. 본 발명의 일실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 위치하는 산화물 반도체층, 상기 산화물 반도체층과 연결되며, 상기 산화물 반도체층을 중심으로 서로 마주보는 소스 전극 및 드레인 전극, 상기 산화물 반도체층 위에 위치하는 절연층 그리고 상기 절연층 위에 위치하는 게이트 전극을 포함하고, 상기 절연층은 제1 층, 제2 층, 및 제3 층이 차례로 적층되어 있고, 상기 제1 층은 산화 규소(SiOx)를 포함하고, 상기 제3 층은 질화 규소(SiNx)를 포함하며, 상기 제2 층은 수소 차단막이다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND METHOD OF THE SAME}
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display), 플라즈마 표시 장치(plasma display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치는 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 전기 광학 활성층으로 유기 발광층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이러한 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
평판 표시 장치에는 박막 트랜지스터가 형성되는 표시판이 포함될 수 있다. 박막 트랜지스터 표시판에는 여러 층의 전극, 반도체 등이 패터닝되며, 일반적으로 패터닝 공정에 마스크(mask)를 이용한다.
한편, 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체는 비정질 실리콘(amorphous silicon)이 많이 사용되고 있지만, 전하 이동도가 낮기 때문에, 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘(polysilicon)을 사용하는 경우, 전하 이동도가 높아 고성능 박막 트랜지스터의 제조가 용이하지만, 원가가 비싸고 균일도가 낮아 대형의 박막 트랜지스터 표시판을 제조하는데 한계가 있다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
산화물 반도체 위에 화학 기상 증착법(Chemical Vapor Deposition; CVD)으로 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함하는 절연막을 형성할 수 있다. 이 때, 규소 소스(source)로 실란(SiH4)이 주로 사용되는데, 수소 도핑에 따라 캐리어 농도 증가로 도전성 채널이 형성되는 등 박막 트랜지스터의 신뢰성이 저하된다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 박막 트랜지스터 및 그 제조 방법을 제공하는데 있다.
본 발명의 일실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 위치하는 산화물 반도체층, 상기 산화물 반도체층과 연결되며, 상기 산화물 반도체층을 중심으로 서로 마주보는 소스 전극 및 드레인 전극, 상기 산화물 반도체층 위에 위치하는 절연층 그리고 상기 절연층 위에 위치하는 게이트 전극을 포함하고, 상기 절연층은 제1 층, 제2 층, 및 제3 층이 차례로 적층되어 있고, 상기 제1 층은 산화 규소(SiOx)를 포함하고, 상기 제3 층은 질화 규소(SiNx)를 포함하며, 상기 제2 층은 수소 차단막이다.
상기 제2 층은 산화 알루미늄(AlOx)을 포함할 수 있다.
상기 제3 층은 상기 제1 층보다 두껍게 형성할 수 있다.
상기 절연층과 상기 게이트 전극 각각의 가장자리 경계는 서로 정렬될 수 있다.
상기 게이트 전극과 상기 산화물 반도체층의 가장자리 경계는 서로 정렬될 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체층을 형성하는 물질을 환원한 물질을 포함할 수 있다.
상기 산화물 반도체층과 상기 소스 전극 및 상기 드레인 전극은 동일한 층에 위치할 수 있다.
상기 게이트 전극 위에 위치하는 층간 절연층을 더 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 층간 절연층 위에 위치하고, 상기 층간 절연층에 형성된 접촉 구멍을 통해 상기 소스 전극 및 상기 드레인 전극 각각은 상기 산화물 반도체층과 연결될 수 있다.
상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분은 상기 게이트 전극과 중첩할 수 있다.
상기 기판과 상기 산화물 반도체층 사이에 위치하는 버퍼층을 더 포함할 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 제조 방법은 기판 위에 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층 위에 제1 층, 제2 층, 및 제3 층을 차례로 적층하여 절연층을 형성하는 단계, 상기 절연층 위에 게이트 전극을 형성하는 단계 그리고 상기 산화물 반도체층과 연결되고, 상기 산화물 반도체층을 중심으로 서로 마주보도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 제1 층은 화학 기상 증착법으로 형성하고, 상기 제2 층은 스퍼터링법 또는 원자 증착법으로 형성하며, 상기 제3 층은 화학 기상 증착법으로 형성한다.
상기 제1 층은 산화 규소(SiOx)를 포함하고, 상기 제3 층은 질화 규소(SiNx)를 포함하도록 형성하고, 상기 제2 층은 수소 차단막으로 형성할 수 있다.
상기 제2 층은 산화 알루미늄(AlOx)을 포함하도록 형성할 수 있다.
상기 제3 층은 상기 제1 층보다 두껍게 형성할 수 있다.
상기 절연층을 형성하는 단계 이후에 상기 산화물 반도체층을 광조사 또는 열처리하는 단계를 더 포함할 수 있다.
상기 절연층 및 상기 게이트 전극을 형성하는 단계는 상기 산화물 반도체층 위에 절연 물질을 포함하는 절연 물질층을 형성하는 단계, 상기 절연 물질층 위에 상기 게이트 전극을 형성하는 단계 그리고 상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 상기 절연층을 형성하고 상기 산화물 반도체층의 일부를 드러내는 단계를 포함할 수 있다.
상기 드러난 산화물 반도체층의 일부를 환원 처리하여 상기 게이트 전극으로 덮인 산화물 반도체 및 상기 산화물 반도체를 중심으로 마주보는 상기 소스 전극 및 상기 드레인 전극을 형성할 수 있다.
상기 게이트 전극 위에 층간 절연층을 형성하는 단계를 더 포함하고, 상기 소스 전극 및 상기 드레인 전극을 상기 층간 절연층 위에 형성하며, 상기 층간 절연층에 형성된 접촉 구멍을 통해 상기 소스 전극 및 상기 드레인 전극 각각이 상기 산화물 반도체층과 연결되도록 형성할 수 있다.
상기 절연층 및 상기 게이트 전극을 형성하는 단계는 상기 산화물 반도체층 위에 절연 물질층을 형성하는 단계, 상기 절연 물질층 위에 상기 게이트 전극을 형성하는 단계 그리고 상기 게이트 전극을 마스크로 하여 상기 절연 물질층을 패터닝하여 상기 절연층을 형성하는 단계를 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분이 상기 게이트 전극과 중첩하도록 형성할 수 있다.
본 발명의 일실시예에 따르면, 게이트 절연층 내에 수소 차단막을 형성하여 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도(a) 및 평면도(b)이다.
도 2 내지 도 9는 도 1에 도시한 박막 트랜지스터 표시판을 제조하기 위한 본 발명의 일실시예에 제조 방법을 차례대로 나타낸 단면도이다.
도 10은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 11 내지 도 16은 본 발명의 일실시예에 따른 박막 트랜지스터 제조 방법을 나타내는 단면도들이다.
도 17은 비교예에 따른 박막 트랜지스터의 수소 분포를 나타내는 그래프이고, 도 18은 본 발명의 일실시예에 따른 박막 트랜지스터의 수소 분포를 나타내는 그래프이다.
도 19는 비교예에 따른 게이트 전압-드레인 전류를 나타내는 그래프이고, 도 20은 본 발명의 일실시예에 따른 박막 트랜지스터에서 게이트 전압-드레인 전류를 나타내는 그래프이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "위"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
먼저, 도 1을 참고하여 본 발명의 일실시예에 따른 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터 표시판에 대하여 설명한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도(a) 및 평면도(b)이다.
도 1(a)를 참조하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 광 차단막(70)이 위치할 수 있다. 광 차단막(70)은 이후에 적층될 산화물 반도체층에 빛이 도달하는 것을 막아 산화물 반도체가 반도체로서의 성질을 잃는 것을 막을 수 있다. 따라서 광 차단막(70)은 산화물 반도체에 도달하지 않도록 차단할 파장대의 광을 투과시키지 않는 재료로 만들어지는 것이 바람직하다. 광 차단막(70)은 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 만들어질 수 있으며, 단일막 또는 다중막으로 만들어질 수 있다.
그러나, 광 차단막(70)은 조건에 따라 생략될 수도 있다. 구체적으로, 절연 기판(110)의 아래쪽에서 빛이 조사되지 않는 경우, 예를 들어 본 발명의 일실시예에 따른 박막 트랜지스터가 유기 발광 표시 장치 등에 사용될 경우, 광 차단막(70)은 생략될 수도 있다.
광 차단막(70) 위에는 버퍼층(120)이 위치한다. 버퍼층(120)은 산화 규소(SiO2), 질화 규소(SiNx), 산질화 규소 등의 절연성 물질을 포함할 수 있다. 버퍼층(120)은 후에 적층될 반도체에 절연 기판(110)으로부터의 불순물이 유입되는 것을 막아 반도체를 보호하고 반도체의 계면 특성을 향상시킬 수 있다.
버퍼층(120) 위에는 반도체층(134), 소스 전극(133) 및 드레인 전극(135)이 위치한다.
반도체층(134)은 산화물 반도체층(134)일 수 있다. 산화물 반도체층(134)을 이루는 물질은 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 예를 들어, 산화물 반도체 물질은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
광 차단막(70)이 존재할 경우 산화물 반도체층(134)은 광 차단막(70)으로 가려질 수 있다.
도 1(a) 및 도 1(b)를 참조하면, 소스 전극(133) 및 드레인 전극(135)은 산화물 반도체층(134)을 중심으로 양쪽에 각각 위치하며 서로 분리되어 있다. 또한 소스 전극(133) 및 드레인 전극(135)은 반도체층(134)과 연결되어 있다.
소스 전극(133) 및 드레인 전극(135)은 도전성을 가지며 산화물 반도체층(134)을 이루는 반도체 물질과 동일한 물질 및 환원된 반도체 물질을 포함할 수 있다. 소스 전극(133) 및 드레인 전극(135)의 표면에는 반도체 물질에 포함된 인듐(In) 등의 금속이 석출되어 있을 수 있다.
산화물 반도체층(134) 위에는 절연층(142)이 위치한다. 절연층(142)은 산화물 반도체층(134)을 덮을 수 있다. 또한 절연층(142)은 소스 전극(133) 또는 드레인 전극(135)과 실질적으로 중첩하지 않을 수 있다.
본 실시예에서 절연층(142)은 제1 층(142a), 제2 층(142b), 및 제3 층(142c)을 포함한다. 제1 층(142a)은 산화물 반도체층(134)과 계면을 형성하고, 계면에서의 트랩 밀도(trap density)를 최소화하기 위해 제1 층(142a)을 산화 규소(SiOx)로 형성할 수 있다. 후술한 제2 층(142b)의 물질로 산화 알루미늄(Al2O3)을 사용할 수 있는데, 산화 알루미늄은 산화 규소(SiO2) 대비하여 이온 결합(ionic bonding) 특성을 갖는다. 따라서, 제1 층(142a) 없이 산화물 반도체층(134) 바로 위에 제2 층(142b)을 형성하게 되면 산화물 반도체층(134)을 형성하는 물질의 결합 에너지(binding energy)를 쉬프트(shift) 시킬 수 있다. 이에 반해, 공유 결합(covalent bonding) 특성을 갖는 산화 규소(SiO2)가 좀 더 산화물 반도체층(134)에 영향을 덜 주는 안정적인 계면을 형성할 수 있다. 제1 층(142a)은 100Å 이상 1000 Å 이하의 두께를 가질 수 있다. 제1층의 두께를 100Å보다 작게 형성하면 대면적에서 막의 균일성(uniformity)가 떨어지는 문제가 있다.
제2 층(142b)은 제1 층(142a) 위에 위치하고, 수소 차단막으로 형성한다. 제2 층(142b)은 이후 형성하는 제3 층(142c)의 증착 과정에서 발생하는 수소가 산화물 반도체층(134)로 확산, 도핑되어 캐리어 농도(carrier concentration)가 증가하는 것을 방지한다. 산화물 반도체층(134)에 수소가 도핑되어 캐리어 농도가 증가하면 전도성 채널이 형성되어 박막 트랜지스터의 신뢰성이 저하될 수 있다.
제2 층(142b)이 수소 차단막으로써 기능하기 위해 산화 알루미늄(AlOx) 등으로 제2 층(142b)을 형성할 수 있다. 제2 층(142b)은 100Å 이상 1000 Å 이하의 두께를 가질 수 있고, 100Å 이상 300 Å 이하의 두께를 가지는 것이 바람직하다.
제3 층(142c)은 제2 층(142b) 위에 위치하고, 제1 층(142a) 보다 두껍게 형성한다. 제3 층(142c)은 질화 규소(SiNx)로 형성할 수 있는데, 절연층으로써 물리적인 두께를 확보하기 위해 충분히 두꺼워야 한다. 제3 층(142c)이 이러한 두께를 가짐으로써 절연층(142)에 의해 전기적으로 쇼트(short)가 일어나는 것을 방지한다. 제3 층(142c)은 100Å 이상 4000 Å 이하의 두께를 가질 수 있다.
산화물 반도체층(134) 바로 위에 제1 층(142a)을 고온으로 증착하면 산화물 반도체층(134)에 손상을 입힐 수 있다. 하지만, 본 실시예에서는 제3 층(142c)이 절연층(142)의 쇼트 방지 관점에서 충분한 두께를 갖도록 형성하기 때문에 상대적으로 제1 층(142a)은 얇게 형성할 수 있다. 따라서, 제1 층(142a)은 두께를 감소할 수 있기 때문에 공정 온도를 높이더라도 짧은 시간 내에 증착이 가능하여 산화물 반도체층(134)이 손상되는 것을 최소화할 수 있다.
절연층(142) 위에는 게이트 전극(154)이 위치한다. 게이트 전극(154)의 가장자리 경계와 절연층(142)의 가장자리 경계는 실질적으로 일치하여 정렬되어 있을 수 있다.
도 1(a) 및 도1(b)를 참조하면, 게이트 전극(154)은 산화물 반도체층(134)과 중첩하는 부분을 포함하며, 산화물 반도체층(134)은 게이트 전극(154)에 의해 덮여 있다. 게이트 전극(154)을 중심으로 산화물 반도체층(134)의 양쪽에는 소스 전극(133) 및 드레인 전극(135)이 위치하며, 소스 전극(133) 및 드레인 전극(135)은 게이트 전극(154)과 실질적으로 중첩하지 않을 수 있다. 따라서 게이트 전극(154)과 소스 전극(133) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 작아질 수 있다.
게이트 전극(154)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등으로 만들어질 수 있다. 게이트 전극(154)은 단일막 또는 다중막 구조를 가질 수 있다. 다중막의 예로는 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), ITO 등의 하부막과 구리(Cu) 등의 상부막의 이중막, 몰리브덴(Mo)-알루미늄(Al)-몰리브덴(Mo)의 삼중막 등을 들 수 있다. 그러나 게이트 전극(154)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
본 발명의 실시예에 따르면, 산화물 반도체층(134)과 소스 전극(133) 사이의 경계 또는 산화물 반도체층(134)과 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계와 실질적으로 정렬되어 일치할 수 있다. 그러나 산화물 반도체층(134)과 소스 전극(133) 또는 드레인 전극(135) 사이의 경계가 게이트 전극(154) 및 절연층(142)의 가장자리 경계보다 약간 안쪽에 위치할 수도 있다.
게이트 전극(154), 소스 전극(133) 및 드레인 전극(135)은 산화물 반도체층(134)과 함께 박막 트랜지스터(thin film transistor, TFT)(Q)를 이루며, 박막 트랜지스터의 채널(channel)은 산화물 반도체층(134)에 형성된다.
게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 버퍼층(120) 위에는 보호막(160)이 위치한다. 보호막(160)은 질화 규소 또는 산화 규소 등의 무기 절연 물질 또는 유기 절연 물질 등으로 이루어질 수 있다. 보호막(160)은 소스 전극(133)을 드러내는 접촉 구멍(163) 및 드레인 전극(135)을 드러내는 접촉 구멍(165)을 포함할 수 있다.
보호막(160) 위에는 데이터 입력 전극(173) 및 데이터 출력 전극(175)이 위치할 수 있다. 데이터 입력 전극(173)은 보호막(160)의 접촉 구멍(163)을 통해 박막 트랜지스터(Q)의 소스 전극(133)과 전기적으로 연결되고, 데이터 출력 전극(175)은 보호막(160)의 접촉 구멍(165)을 통해 박막 트랜지스터(Q)의 드레인 전극(135)과 전기적으로 연결될 수 있다.
이와 달리 보호막(160) 위에 색필터(도시하지 않음) 또는 유기 물질로 이루어진 유기막(도시하지 않음)이 더 위치하고, 그 위에 데이터 입력 전극(173) 및 데이터 출력 전극(175)이 위치할 수도 있다.
그러면 도 1에 도시한 박막 트랜지스터 표시판을 제조하기 위한 본 발명의 일실시예에 따른 제조 방법에 대해 앞에서 설명한 도 1과 함께 도 2 내지 도 9를 참고하여 설명하기로 한다.
도 2 내지 도 9는 도 1에 도시한 박막 트랜지스터 표시판을 제조하기 위한 본 발명의 일실시예에 제조 방법을 차례대로 나타낸 단면도이다.
먼저 도 2를 참고하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 이루어진 광 차단막(70)을 형성한다. 광 차단막(70)의 형성 단계는 조건에 따라 생략될 수 있다.
다음 도 3을 참고하면, 광 차단막(70) 위에 화학 기상 증착법(chemical vapor deposition, CVD) 등의 방법으로 산화 규소(SiO2), 질화 규소(SiNx), 산질화 규소 등의 절연성 물질로 이루어진 버퍼층(120)을 형성한다.
다음 도 4를 참고하면, 버퍼층(120) 위에 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질로 이루어질 수 있는 반도체 물질층(130)을 도포한다.
다음, 반도체 물질층(130) 위에 포토레지스트 등의 감광막을 도포하고 노광하여 감광막 패턴(50)을 형성한다. 감광막 패턴(50)은 광 차단막(70)의 적어도 일부와 중첩할 수 있다.
다음 도 5를 참고하면, 감광막 패턴(50)을 마스크로 반도체 물질층(130)을 식각하여 반도체 패턴(132)을 형성한다.
이어서 반도체 패턴(132) 및 버퍼층(120) 위에 절연 물질층(140)을 형성한다. 절연 물질층(140)은 제1 절연 물질층(140a), 제1 절연 물질층(140a) 위에 제2 절연 물질층(140b), 제2 절연 물질층(140b) 위에 제3 절연 물질층(140c)을 차례로 적층하여 형성한다. 제1 절연 물질층(140a)은 산화 규소(SiOx)로 형성할 수 있고, 제2 절연 물질층(140b)은 산화 알루미늄(AlOx)으로 형성할 수 있으며, 제3 절연 물질층(140c)은 질화 규소(SiNx)로 형성할 수 있다.
본 실시예에서 제1 절연 물질층(140a)은 공정 온도 섭씨 100도 이상 섭씨 400도 이하의 온도 범위에서 화학 기상 증착법(Chemical Vapor Deposition; CVD)을 사용하여 반도체 패턴(132) 위에 증착할 수 있다. 제2 절연 물질층(140b)은 스퍼터링법(sputtering) 또는 원자 증착법(Atomic Layer deposition; ALD)으로 제1 절연 물질층(140a) 위에 증착할 수 있다. 원자 증착법으로 제2 절연 물질층(140b)을 형성하면 공정 시간이 오래 걸리고, 비용이 많이 드는 점에서 양산성이 나쁜 점에서 스퍼터링법을 사용하여 제2 절연 물질층(140b)을 증착하는 것이 바람직하다.
제3 절연 물질층(140c)은 공정 온도 섭씨 100도 이상 섭씨 400도 이하의 온도 범위에서 화학 기상 증착법(Chemical Vapor Deposition; CVD)을 사용하여 제2 절연 물질층(140b) 위에 증착할 수 있다.
이후, 반도체 패턴(132)을 광조사 또는 열처리할 수 있다. 이러한 광조사 또는 열처리 과정을 통해 반도체 패턴(132)이 갖는 결함을 줄여 신뢰성을 향상시킬 수 있다.
다음 도 6을 참고하면, 절연 물질층(140) 위에 금속 등의 도전성 물질을 적층하고 패터닝하여 게이트 전극(154)을 형성한다. 게이트 전극(154)은 반도체 패턴(132)의 가운데 부분을 가로지르며 통과하도록 형성하여, 게이트 전극(154)과 반도체 패턴(132)의 중첩 부분의 양쪽에 위치하는 반도체 패턴(132)의 두 부분이 게이트 전극(154)에 의해 덮이지 않도록 한다.
다음 도 7을 참고하면, 게이트 전극(154)을 식각 마스크로 하여 절연 물질층(140)을 패터닝하여 절연층(142)을 형성한다. 절연층(142)은 제1 절연층(142a), 제2 절연층(142b) 및 제3 절연층(142c)이 차례로 적층된 구조이다.
이에 따라 게이트 전극(154)과 절연층(142)은 실질적으로 동일한 평면 모양을 가질 수 있다. 또한 반도체 패턴(132) 중 게이트 전극(154)으로 덮이지 않은 양쪽 두 부분이 드러난다.
절연 물질층(140)의 패터닝 방법으로는 건식 식각 방법을 사용할 수 있으며, 식각 기체 및 식각 시간을 조절하여 버퍼층(120)은 식각되지 않도록 할 수 있다.
다음 도 8을 참고하면, 드러난 반도체 패턴(132)의 노출된 두 부분을 환원 처리하여 도전성을 가지는 소스 전극(133) 및 드레인 전극(135)을 형성한다. 또한 절연층(142)에 덮여 환원되지 않은 반도체 패턴(132)은 산화물 반도체층(134)이 된다. 이에 따라, 게이트 전극(154), 소스 전극(133) 및 드레인 전극(135)은 산화물 반도체층(134)과 함께 박막 트랜지스터(Q)를 이룬다.
노출된 반도체 패턴(132)의 환원 처리 방법으로 환원 분위기에서의 열처리 방법을 이용할 수도 있고, 수소(H2), 헬륨(He), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 이산화탄소(CO2), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 아르곤(Ar), 질소(N2), 산화 질소(N2O), 플루오르포름(CHF3) 등 기체 플라즈마를 이용한 플라즈마 처리도 이용할 수 있다. 환원 처리된 노출된 반도체 패턴(132)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속 결합만이 남을 수 있다. 따라서 환원 처리된 반도체 패턴(132)은 도전성을 가지게 된다.
반도체 패턴(132)의 환원 처리시에, 반도체 패턴(132)의 상부에는 반도체 물질의 금속 성분, 예를 들어 인듐(In) 등이 표면으로 석출될 수 있다. 석출된 금속층의 두께는 200nm 이하일 수 있다.
본 발명의 실시예에 따르면 반도체층(134)과 소스 전극(133) 사이의 경계 또는 반도체층(134)과 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계와 실질적으로 정렬되어 일치할 수 있다. 그러나 반도체 패턴(132)의 환원 처리시 절연층(142)의 가장자리 부분 아래의 반도체 패턴(132)도 어느 정도 환원될 수 있으므로 반도체층(134)과 소스 전극(133) 또는 드레인 전극(135) 사이의 경계가 게이트 전극(154) 및 절연층(142)의 가장자리 경계보다 안쪽에 위치할 수도 있다.
다음 도 9를 참고하면, 게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 버퍼층(120) 위에 절연 물질을 도포하여 보호막(160)을 형성한다. 이어서, 보호막(160)을 패터닝하여 소스 전극(133)을 드러내는 접촉 구멍(163) 및 드레인 전극(135)을 드러내는 접촉 구멍(165)을 형성한다.
다음 도 1에 도시한 바와 같이, 보호막(160) 위에 데이터 입력 전극(173) 및 데이터 출력 전극(175)을 형성할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터(Q)에서 게이트 전극(154)과 소스 전극(133) 또는 드레인 전극(135)이 실질적으로 중첩하지 않으므로 게이트 전극(154)과 소스 전극(133) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 매우 작아질 수 있다. 따라서 박막 트랜지스터(Q)의 스위칭 소자로서의 on/off 특성이 향상될 수 있다.
도 10은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 10을 참고하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(210) 위에 버퍼층(220)이 위치한다. 버퍼층(220)은 산화 규소(SiO2), 질화 규소(SiNx), 산질화 규소 등의 절연성 물질을 포함할 수 있다. 도 1에서는 버퍼층(220)을 단일막으로 도시하였으나, 다층막으로 형성할 수도 있다. 버퍼층(220)은 후에 적층될 반도체에 절연 기판(210)으로부터의 불순물이 유입되는 것을 막아 반도체를 보호하고 반도체의 계면 특성을 향상시킬 수 있다.
버퍼층(220) 위에는 산화물 반도체층(230)이 위치한다. 산화물 반도체층(230)은 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 예를 들어, 산화물 반도체 물질은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
산화물 반도체층(230) 위에 절연층(242)이 위치한다. 본 실시예에서 절연층(242)은 제1 층(242a), 제2 층(242b), 및 제3 층(242c)을 포함한다. 제1 층(242a)은 산화물 반도체층(230)과 계면을 형성하고, 산화 규소(SiOx)로 형성할 수 있다. 제1 층(242a)은 100Å 이상 1000 Å 이하의 두께를 가질 수 있다. 제1층의 두께를 100Å보다 작게 형성하면 대면적에서 막의 균일성(uniformity)가 떨어지는 문제가 있다.
제2 층(242b)은 제1 층(242a) 위에 위치하고, 수소 차단막으로 형성한다. 제2 층(242b)은 이후 형성하는 제3 층(242c)의 증착 과정에서 발생하는 수소가 산화물 반도체층(230)로 확산, 도핑되어 캐리어 농도(carrier concentration)가 증가하는 것을 방지한다. 산화물 반도체층(230)에 수소가 도핑되어 캐리어 농도가 증가하면 전도성 채널이 형성되어 박막 트랜지스터의 신뢰성이 저하될 수 있다.
제2 층(242b)이 수소 차단막으로써 기능하기 위해 산화 알루미늄(AlOx) 등으로 제2 층(242b)을 형성할 수 있다. 제2 층(242b)은 100Å 이상 1000 Å 이하의 두께를 가질 수 있고, 100Å 이상 300 Å 이하의 두께를 가지는 것이 바람직하다.
제3 층(242c)은 제2 층(242b) 위에 위치하고, 제1 층(242a) 보다 두껍게 형성한다. 제3 층(242c)은 질화 규소(SiNx)로 형성할 수 있는데, 절연층으로써 물리적인 두께를 확보하기 위해 충분히 두꺼워야 한다. 제3 층(242c)이 이러한 두께를 가짐으로써 절연층(242)에 의해 전기적으로 쇼트(short)가 일어나는 것을 방지한다. 제3 층(242c)은 100Å 이상 4000 Å 이하의 두께를 가질 수 있다.
절연층(242) 위에는 게이트 전극(250)이 위치한다. 게이트 전극(250)의 가장자리 경계와 절연층(242)의 가장자리 경계는 실질적으로 일치하여 정렬되어 있을 수 있다.
게이트 전극(250)은 산화물 반도체층(230)과 중첩하는 부분을 포함하며, 산화물 반도체층(230)은 게이트 전극(250)에 의해 덮여 있다.
게이트 전극(250)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등으로 만들어질 수 있다. 게이트 전극(154)은 단일막 또는 다중막 구조를 가질 수 있다. 다중막의 예로는 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), ITO 등의 하부막과 구리(Cu) 등의 상부막의 이중막, 몰리브덴(Mo)-알루미늄(Al)-몰리브덴(Mo)의 삼중막 등을 들 수 있다. 그러나 게이트 전극(250)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트 전극(250), 산화물 반도체층(230), 버퍼층(220) 위에는 층간 절연층(260)이 위치한다. 층간 절연층(260)은 질화 규소 또는 산화 규소 등의 무기 절연 물질 또는 유기 절연 물질 등으로 이루어질 수 있다. 층간 절연층(260)에는 소스 전극(273) 및 드레인 전극(275) 각각을 드러내는 접촉 구멍(263, 265)이 형성되어 있다.
층간 절연층(260) 위에 소스 전극(273) 및 드레인 전극(275)이 서로 이격되어 위치한다. 소스 전극(273) 및 드레인 전극(275) 각각은 층간 절연층(260)에 형성된 접촉 구멍(263, 265)을 통해 산화물 반도체층(230)과 전기적으로 연결될 수 있다.
도 10에 도시한 바와 같이, 소스 전극(273)의 한쪽 가장자리 부분은 게이트 전극(250)과 중첩하고, 드레인 전극(275)의 한쪽 가장자리 부분은 게이트 전극(250)과 중첩할 수 있다. 하지만, 반드시 이러한 구조에 한정되지 않고 소스 전극(273) 및 드레인 전극(275)이 게이트 전극(250)과 실질적으로 중첩하지 않도록 형성할 수 있다.
게이트 전극(250), 소스 전극(273) 및 드레인 전극(275)은 산화물 반도체층(230)과 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 산화물 반도체층(230)에 형성된다.
그러면 도 10에 도시한 박막 트랜지스터를 제조하기 위한 일실시예에 따른 제조 방법에 대해 앞에서 설명한 도 10과 함께 도 11 내지 도 16을 참조하여 설명하기로 한다. 도 11 내지 도 16은 본 발명의 일실시예에 따른 박막 트랜지스터 제조 방법을 나타내는 단면도들이다.
먼저, 도 11을 참고하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(210) 위에 화학 기상 증착법(chemical vapor deposition, CVD) 등의 방법으로 산화 규소(SiO2), 질화 규소(SiNx), 산질화 규소 등의 절연성 물질로 이루어진 버퍼층(220)을 형성한다.
버퍼층(220) 위에 스퍼터링 방법 등을 사용하여 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질로 이루어질 수 있는 산화물 반도체 물질층(230p)을 도포한다. 이 때, 산화물 반도체 물질층(230p)은 비정질 상태일 수 있다.
도 12를 참고하면, 감광막 패턴(미도시)을 마스크로 사용하여 산화물 반도체 물질층(230p)을 식각하여 산화물 반도체층(230)을 형성한다.
도 13을 참고하면, 산화물 반도체층(230)을 덮도록 절연 물질층(240)을 형성한다. 절연 물질층(240)은 제1 절연 물질층(240a), 제1 절연 물질층(240a) 위에 제2 절연 물질층(240b), 제2 절연 물질층(240b) 위에 제3 절연 물질층(240c)을 차례로 적층하여 형성한다. 제1 절연 물질층(240a)은 산화 규소(SiOx)로 형성할 수 있고, 제2 절연 물질층(240b)은 산화 알루미늄(AlOx)으로 형성할 수 있으며, 제3 절연 물질층(240c)은 질화 규소(SiNx)로 형성할 수 있다.
본 실시예에서 제1 절연 물질층(240a)은 공정 온도 섭씨 100도 이상 섭씨 400도 이하의 온도 범위에서 화학 기상 증착법(Chemical Vapor Deposition; CVD)을 사용하여 산화물 반도체층(230) 위에 증착할 수 있다. 제2 절연 물질층(240b)은 스퍼터링법(sputtering) 또는 원자 증착법(Atomic Layer deposition; ALD)으로 제1 절연 물질층(240a) 위에 증착할 수 있다. 원자 증착법으로 제2 절연 물질층(240b)을 형성하면 공정 시간이 오래 걸리고, 비용이 많이 드는 점에서 양산성이 나쁜 점에서 스퍼터링법을 사용하여 제2 절연 물질층(240b)을 증착하는 것이 바람직하다.
제3 절연 물질층(240c)은 공정 온도 섭씨 100도 이상 섭씨 400도 이하의 온도 범위에서 화학 기상 증착법(Chemical Vapor Deposition; CVD)을 사용하여 제2 절연 물질층(240b) 위에 증착할 수 있다.
이후, 화살표로 나타낸 바와 같이 산화물 반도체층(230)을 향하여 레이저 조사하여 산화물 반도체층(230)이 갖는 결함을 줄여 신뢰성을 향상시킨다. 레이저 조사하는 방법 대신에 산화물 반도체층(230)을 열처리할 수 있다.
도 14를 참고하면, 절연 물질층(240) 위에 게이트 전극 물질층(250p)을 도포한다. 게이트 전극 물질층(250p)은 금속 등의 도전성 물질로 형성할 수 있다.
도 15를 참고하면, 게이트 전극 물질층(250p)을 패터닝하여 게이트 전극(250)을 형성하고, 게이트 전극(250)을 식각 마스크로 사용하여 절연 물질층(240)을 패터닝하여 절연층(242)을 형성할 수 있다. 이 때, 절연층(242)과 게이트 전극(250)은 동일한 평면 패턴을 가지고, 게이트 전극(250)의 가장자리 경계와 절연층(242)의 가장자리 경계는 실질적으로 일치하여 정렬되도록 형성할 수 있다.
여기서, 게이트 전극(250)의 폭은 산화물 반도체층(230)의 폭보다 작을 수 있다.
도 16을 참고하면, 게이트 전극(250), 산화물 반도체층(230), 버퍼층(220) 위에 층간 절연층(260)을 형성한다. 층간 절연층(260)은 질화 규소 또는 산화 규소 등의 무기 절연 물질 또는 유기 절연 물질 등으로 형성할 수 있다. 다음, 층간 절연층(260)을 패터닝하여 산화물 반도체층(230)의 일부를 노출하는 접촉 구멍(263, 265)을 형성한다.
이후, 층간 절연층(260) 위에 소스 전극(273) 및 드레인 전극(275)을 형성하여 도 10에서 도시한 본 발명의 일실시예에 따른 박막 트랜지스터를 형성할 수 있다. 이 때, 소스 전극(273)과 드레인 전극(275)은 각각 접촉 구멍(263, 265)을 통해 산화물 반도체층(230)과 전기적으로 연결되도록 형성한다.
도 17은 비교예에 따른 박막 트랜지스터의 수소 분포를 나타내는 그래프이고, 도 18은 본 발명의 일실시예에 따른 박막 트랜지스터의 수소 분포를 나타내는 그래프이다.
하기 표 1은 도 17 및 도 18에 도시한 바와 같이 수소 차단 효과를 테스트하기 위해 실시예와 비교예에 따른 심스 분석(secondary ion mass spectroscopy; SIMS)을 나타낸 결과이다. 비교예는 인듐-갈륨-아연 산화물층(IGZO) 위에 산화 규소로 이루어진 층과 질화 규소로 이루어진 층이 차례로 적층된 막구조에서 수소 분포를 측정한 것이고, 실시예는 인듐-갈륨-아연 산화물층(IGZO) 위에 산화 알루미늄으로 이루어진 층과 질화 규소로 이루어진 층이 차례로 적층된 막구조에서 수소 분포를 측정한 것이다.
도 17 및 하기 표 1의 비교예를 참고하면, IGZO층과 산화 규소로 이루어진 층 사이의 계면에서 수소가 전체 원소에서 3.09%를 차지하는 반면에 도 18 및 하기 표 1의 실시예를 참고하면, IGZO층과 산화 알루미늄으로 이루어진 층 사이의 계면에서 수소가 전체 원소에서 1.04%를 차지하는 것을 알 수 있다. 즉, 비교예 대비하여 실시예에 따른 박막 트랜지스터에서 산화물 반도체층의 계면의 수소량이 매우 감소하여 신뢰성이 우수하다.
Layer 비교예 실시예
IGZO 0.50 at% 0.39 at%
Interface 3.09 at% 1.04 at%
AlOx - 2.84 at%
SiOx 3.32 at% -
SiNx 34.5 at% 34.5at%
도 19는 비교예에 따른 게이트 전압-드레인 전류를 나타내는 그래프이고, 도 20은 본 발명의 일실시예에 따른 박막 트랜지스터에서 게이트 전압-드레인 전류를 나타내는 그래프이다.
여기서, 비교예는 산화 규소(SiOx)만으로 절연층을 형성한 박막 트랜지스터의 신뢰성을 측정한 것이고, 실시예는 산화 규소(SiOx), 산화 알루미늄(AlOx) 및 질화 규소(SiNx)로 이루어진 3중층의 절연층을 형성한 박막 트랜지스터의 신뢰성을 측정한 것이다.
도 19를 참고하면, 비교예에서 게이트 전압-드레인 전류를 여러 차례 측정한 결과 시프트(shift)가 많이 생겼으나, 도 20을 참고하면, 본 발명의 실시예에서는 시프트(shift)가 적은 점에서 박막 트랜지스터의 초기 신뢰성이 개선되는 것을 알 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110, 210 절연 기판 120, 220 버퍼층
130, 230 산화물 반도체층 140, 240 절연층
154, 250 게이트 전극 173, 273 소스 전극 175, 275 드레인 전극

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 산화물 반도체층,
    상기 산화물 반도체층과 연결되며, 상기 산화물 반도체층을 중심으로 서로 마주보는 소스 전극 및 드레인 전극,
    상기 산화물 반도체층 위에 위치하는 절연층 그리고
    상기 절연층 위에 위치하는 게이트 전극을 포함하고,
    상기 절연층은 제1 층, 제2 층, 및 제3 층이 차례로 적층되어 있고, 상기 제1 층은 산화 규소(SiOx)를 포함하고, 상기 제3 층은 질화 규소(SiNx)를 포함하며,
    상기 제2 층은 수소 차단막인 박막 트랜지스터.
  2. 제1항에서,
    상기 제2 층은 산화 알루미늄(AlOx)을 포함하는 박막 트랜지스터.
  3. 제2항에서,
    상기 제3 층은 상기 제1 층보다 두껍게 형성하는 박막 트랜지스터.
  4. 제3항에서,
    상기 절연층과 상기 게이트 전극 각각의 가장자리 경계는 서로 정렬되어 있는 박막 트랜지스터.
  5. 제4항에서,
    상기 게이트 전극과 상기 산화물 반도체층의 가장자리 경계는 서로 정렬되어 있는 박막 트랜지스터.
  6. 제5항에서,
    상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체층을 형성하는 물질을 환원한 물질을 포함하는 박막 트랜지스터.
  7. 제6항에서,
    상기 산화물 반도체층과 상기 소스 전극 및 상기 드레인 전극은 동일한 층에 위치하는 박막 트랜지스터.
  8. 제4항에서,
    상기 게이트 전극 위에 위치하는 층간 절연층을 더 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 층간 절연층 위에 위치하고, 상기 층간 절연층에 형성된 접촉 구멍을 통해 상기 소스 전극 및 상기 드레인 전극 각각은 상기 산화물 반도체층과 연결되는 박막 트랜지스터.
  9. 제8항에서,
    상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분은 상기 게이트 전극과 중첩하는 박막 트랜지스터.
  10. 제1항에서,
    상기 기판과 상기 산화물 반도체층 사이에 위치하는 버퍼층을 더 포함하는 박막 트랜지스터.
  11. 기판 위에 산화물 반도체층을 형성하는 단계,
    상기 산화물 반도체층 위에 제1 층, 제2 층, 및 제3 층을 차례로 적층하여 절연층을 형성하는 단계,
    상기 절연층 위에 게이트 전극을 형성하는 단계 그리고
    상기 산화물 반도체층과 연결되고, 상기 산화물 반도체층을 중심으로 서로 마주보도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 제1 층은 화학 기상 증착법으로 형성하고, 상기 제2 층은 스퍼터링법 또는 원자 증착법으로 형성하며, 상기 제3 층은 화학 기상 증착법으로 형성하는 박막 트랜지스터 제조 방법.
  12. 제11항에서,
    상기 제1 층은 산화 규소(SiOx)를 포함하고, 상기 제3 층은 질화 규소(SiNx)를 포함하도록 형성하고, 상기 제2 층은 수소 차단막으로 형성하는 박막 트랜지스터 제조 방법.
  13. 제12항에서,
    상기 제2 층은 산화 알루미늄(AlOx)을 포함하도록 형성하는 박막 트랜지스터 제조 방법.
  14. 제13항에서,
    상기 제3 층은 상기 제1 층보다 두껍게 형성하는 박막 트랜지스터 제조 방법.
  15. 제14항에서,
    상기 절연층을 형성하는 단계 이후에 상기 산화물 반도체층을 광조사 또는 열처리하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
  16. 제15항에서,
    상기 절연층 및 상기 게이트 전극을 형성하는 단계는
    상기 산화물 반도체층 위에 절연 물질을 포함하는 절연 물질층을 형성하는 단계,
    상기 절연 물질층 위에 상기 게이트 전극을 형성하는 단계 그리고
    상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 상기 절연층을 형성하고 상기 산화물 반도체층의 일부를 드러내는 단계를 포함하는 박막 트랜지스터 제조 방법.
  17. 제16항에서,
    상기 드러난 산화물 반도체층의 일부를 환원 처리하여 상기 게이트 전극으로 덮인 산화물 반도체 및 상기 산화물 반도체를 중심으로 마주보는 상기 소스 전극 및 상기 드레인 전극을 형성하는 박막 트랜지스터 제조 방법.
  18. 제15항에서,
    상기 게이트 전극 위에 층간 절연층을 형성하는 단계를 더 포함하고, 상기 소스 전극 및 상기 드레인 전극을 상기 층간 절연층 위에 형성하며, 상기 층간 절연층에 형성된 접촉 구멍을 통해 상기 소스 전극 및 상기 드레인 전극 각각이 상기 산화물 반도체층과 연결되도록 형성하는 박막 트랜지스터 제조 방법.
  19. 제18항에서,
    상기 절연층 및 상기 게이트 전극을 형성하는 단계는
    상기 산화물 반도체층 위에 절연 물질층을 형성하는 단계,
    상기 절연 물질층 위에 상기 게이트 전극을 형성하는 단계 그리고
    상기 게이트 전극을 마스크로 하여 상기 절연 물질층을 패터닝하여 상기 절연층을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
  20. 제19항에서,
    상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분이 상기 게이트 전극과 중첩하도록 형성하는 박막 트랜지스터 제조 방법.
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