JP5440493B2 - 強誘電体メモリとその製造方法、及び強誘電体キャパシタの製造方法 - Google Patents
強誘電体メモリとその製造方法、及び強誘電体キャパシタの製造方法 Download PDFInfo
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Description
強誘電体キャパシタの上部電極材料としては、今まで様々な材料が検討されている。
強誘電体メモリは、その構造からプレーナ型とスタック型とに大別される。
まず、第1実施形態に係る強誘電体メモリについて、その製造工程を追いながら説明する。
そして、CMP法により第2の層間絶縁膜55の上面を平坦化した後、該第2の層間絶縁膜55に対する脱水処理としてN2Oプラズマ処理を行う。この場合、基板温度は350℃に設定され、処理時間は2分とされる。
第1実施形態では、各上部電極膜49c、49dの酸化度の面内ばらつきを酸化アニールにより抑制する方法について説明した。
Claims (8)
- 半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記トランジスタの上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成された絶縁膜と、
を有する強誘電体メモリにおいて、
前記強誘電体キャパシタは、
下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
前記上部電極上に形成され、開口を有する金属膜とを有し、
前記絶縁膜は、
前記金属膜の前記開口上に第1のホールと、
前記下部電極のコンタクト領域上に第2のホールとを有し、
前記第1のホールと前記第2のホールの各々に形成された第1の導電体と第2の導電体とを更に有することを特徴とする強誘電体メモリ。 - 前記上部電極は、第1の酸化膜と第2の酸化膜の積層構造を有すること
を特徴とする請求項1に記載の強誘電体メモリ。 - 前記金属膜は、チタンを含むこと
を特徴とする請求項1又は請求項2に記載の強誘電体メモリ。 - 前記金属膜は、20nmから30nmの膜厚であること
を特徴とする請求項1〜3のいずれか1項に記載の強誘電体メモリ。 - 半導体基板にトランジスタを形成し、
前記トランジスタの上方に下部電極膜を形成し、
前記下部電極膜上に強誘電体膜を形成し、
前記強誘電体膜上に第1の上部電極膜を形成し、
前記第1の上部電極膜上に第2の上部電極膜を形成し、
前記第2の上部電極膜上に金属膜を形成し、
前記下部電極膜と前記金属膜上に絶縁膜を形成し、
前記金属膜上の前記絶縁膜に第1のホールを形成すると共に、前記下部電極膜上の前記絶縁膜に第2のホールを形成し、
前記第1のホールの下の前記金属膜に開口を形成し、
前記第1のホール内に第1の導電体を形成し、
前記第2のホール内に第2の導電体を形成すること
を特徴とする強誘電体メモリの製造方法。 - 強誘電体キャパシタの製造方法において、
下部電極膜を形成し、
前記下部電極膜の上に強誘電体膜を形成し、
前記強誘電体膜をアニールし、
前記強誘電体膜の上に第1の上部電極膜を形成し、
酸素含有雰囲気中で前記第1の上部電極膜をアニールし、
前記第1の上部電極膜の上に第2の上部電極膜を形成し、
前記第2の上部電極膜の上に金属膜を形成し、
前記下部電極膜と前記金属膜上に絶縁膜を形成し、
前記金属膜上の前記絶縁膜に第1のホールを形成すると共に、前記下部電極膜上の前記絶縁膜に第2のホールを形成し、
前記第1のホールの下の前記金属膜に開口を形成し、
前記第1のホール内に第1の導電体を形成し、
前記第2のホール内に第2の導電体を形成すること
を特徴とする強誘電体キャパシタの製造方法。 - 前記第1の上部電極膜又は前記第2の上部電極膜は、
上部電極の材料そのものをターゲットとするスパッタ法で形成されること
を特徴とする請求項6に記載の強誘電体キャパシタの製造方法。 - 前記第1の上部電極膜又は前記第2の上部電極膜は、酸化イリジウム膜であること
を特徴とする請求項6又は請求項7に記載の強誘電体キャパシタの製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2008/056335 WO2009122497A1 (ja) | 2008-03-31 | 2008-03-31 | 強誘電体メモリとその製造方法、及び強誘電体キャパシタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2009122497A1 JPWO2009122497A1 (ja) | 2011-07-28 |
JP5440493B2 true JP5440493B2 (ja) | 2014-03-12 |
Family
ID=41134918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010505158A Expired - Fee Related JP5440493B2 (ja) | 2008-03-31 | 2008-03-31 | 強誘電体メモリとその製造方法、及び強誘電体キャパシタの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US8368132B2 (ja) |
JP (1) | JP5440493B2 (ja) |
WO (1) | WO2009122497A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8395196B2 (en) | 2010-11-16 | 2013-03-12 | International Business Machines Corporation | Hydrogen barrier liner for ferro-electric random access memory (FRAM) chip |
JP5673414B2 (ja) * | 2011-07-20 | 2015-02-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US8796044B2 (en) * | 2012-09-27 | 2014-08-05 | International Business Machines Corporation | Ferroelectric random access memory with optimized hardmask |
US10475575B2 (en) * | 2012-12-03 | 2019-11-12 | Entegris, Inc. | In-situ oxidized NiO as electrode surface for high k MIM device |
JP6024449B2 (ja) * | 2012-12-27 | 2016-11-16 | 富士通株式会社 | 強誘電体メモリの製造方法及び強誘電体メモリ |
KR20150033155A (ko) * | 2013-09-23 | 2015-04-01 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 그 제조 방법 |
CN113892157A (zh) | 2019-04-08 | 2022-01-04 | 开普勒计算公司 | 掺杂极性层及并入有掺杂极性层的半导体装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003258201A (ja) * | 2002-02-28 | 2003-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2007067294A (ja) * | 2005-09-01 | 2007-03-15 | Fujitsu Ltd | 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 |
JP2007103875A (ja) * | 2005-10-07 | 2007-04-19 | Fujitsu Ltd | 半導体装置 |
JP2007266429A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998006131A1 (fr) | 1996-08-07 | 1998-02-12 | Hitachi, Ltd. | Composant a semi-conducteur et son procede de fabrication |
JPH1140748A (ja) | 1997-07-17 | 1999-02-12 | Matsushita Electric Ind Co Ltd | 薄膜キャパシタの製造方法 |
JP2002299576A (ja) | 2001-03-29 | 2002-10-11 | Seiko Epson Corp | 強誘電体薄膜素子の製造方法ならびに強誘電体薄膜素子 |
JP2003133531A (ja) | 2001-10-26 | 2003-05-09 | Fujitsu Ltd | 電子装置とその製造方法 |
US7312091B2 (en) * | 2003-07-25 | 2007-12-25 | Samsung Electronics Co., Ltd. | Methods for forming a ferroelectric layer and capacitor and FRAM using the same |
EP1887624A4 (en) * | 2005-06-02 | 2010-07-28 | Fujitsu Semiconductor Ltd | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
JP2006344684A (ja) * | 2005-06-07 | 2006-12-21 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US20070113189A1 (en) * | 2005-11-15 | 2007-05-17 | Microsoft Corporation | Specifying per theme styles for custom graphical elements |
JP4690234B2 (ja) | 2006-03-31 | 2011-06-01 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
JP5109341B2 (ja) * | 2006-11-14 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
-
2008
- 2008-03-31 JP JP2010505158A patent/JP5440493B2/ja not_active Expired - Fee Related
- 2008-03-31 WO PCT/JP2008/056335 patent/WO2009122497A1/ja active Application Filing
-
2010
- 2010-09-01 US US12/873,720 patent/US8368132B2/en active Active
-
2012
- 2012-03-06 US US13/412,939 patent/US8633036B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003258201A (ja) * | 2002-02-28 | 2003-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2007067294A (ja) * | 2005-09-01 | 2007-03-15 | Fujitsu Ltd | 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 |
JP2007103875A (ja) * | 2005-10-07 | 2007-04-19 | Fujitsu Ltd | 半導体装置 |
JP2007266429A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2009122497A1 (ja) | 2011-07-28 |
US20100320519A1 (en) | 2010-12-23 |
WO2009122497A1 (ja) | 2009-10-08 |
US8633036B2 (en) | 2014-01-21 |
US20120171783A1 (en) | 2012-07-05 |
US8368132B2 (en) | 2013-02-05 |
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