JP5028829B2 - 強誘電体メモリ装置の製造方法 - Google Patents

Description

本発明は、強誘電体キャパシタを有する強誘電体メモリ装置の製造方法に関する。

強誘電体メモリ装置（ＦｅＲＡＭ）は、強誘電体キャパシタを有して構成されたもので、低電圧で高速動作が可能な不揮発性メモリである（例えば、特許文献１参照）。このような強誘電体メモリ装置は、例えばメモリセルを１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、近年、大容量不揮発性メモリとして大きく期待されている。

ところで、このような強誘電体メモリ装置にあっては、その製造過程において、強誘電体膜の劣化防止が重要な課題となっている。すなわち、強誘電体メモリ装置の製造工程では、強誘電体膜を形成した後、層間絶縁膜の形成やドライエッチングなどの工程の際、水素雰囲気（還元雰囲気）下に曝されることがある。このように強誘電体膜が還元雰囲気、例えば水素（Ｈ_２）や水（Ｈ_２Ｏ）等に曝されると、強誘電体膜は一般に金属酸化物からなるため、強誘電体膜を構成する酸素が還元されてしまい、強誘電体キャパシタの電気特性が著しく低下してしまう。そこで、従来では水素ダメージの防止策として、キャパシタ形成後に、該キャパシタを覆って水素バリア機能を有する絶縁膜（ＡｌＯｘ等）を、水素バリア膜として設けている。

また、このような強誘電体メモリ装置の強誘電体キャパシタは、下部電極と強誘電体膜と上部電極とを有して構成されている。そして、このような強誘電体キャパシタを形成する場合、通常は、下部電極材料からなる層と強誘電体材料からなる層と上部電極材料からなる層を順次積層し、これらを一括してエッチングし、パターニングを行っている。
特開２００５−２７７３１５号公報

ところで、エッチングによって強誘電体キャパシタを形成すると、その強誘電体膜などがダメージを受ける。そこで、通常はこのダメージを取り除いて特性を回復するため、強誘電体キャパシタを形成した後、酸素雰囲気下にて３００℃〜５００℃程度で熱処理し、いわゆるリカバリーアニールを行う。
ところが、このような熱処理（リカバリーアニール）を行うと、例えばイリジウム（Ｉｒ）からなる上部電極にヒロックが形成されてしまう。これは、熱処理によって上部電極が圧縮応力を受け、応力緩和のために上部電極を構成する材料中の金属原子が拡散することによると考えられる。

そして、このようにして上部電極にヒロックが形成されてしまうと、強誘電体キャパシタを覆って水素バリア膜を形成した際、ヒロックを形成した上部電極上には水素バリア膜が良好に形成されず、したがって上部電極上を十分に被覆できなくなってしまい、結果として強誘電体キャパシタが水素によって劣化してしまう。すなわち、ヒロックによって凹凸が形成されることから、特に凸部の陰になる部分に水素バリア膜材料が堆積されず、結果としてここに膜が形成されなくなってしまうからである。

また、強誘電体キャパシタには、その下部電極及び上部電極にそれぞれ接続するコンタクトが形成され、これらを介して強誘電体キャパシタが駆動させられるようになっている。このような構造において、特に上部電極に接続するコンタクトについては、強誘電体キャパシタを覆う層間絶縁膜に形成したコンタクトホールにプラグを埋設することで、このプラグをコンタクトとしている。
ここで、上部電極に通じるコンタクトホールをエッチングで形成する際、例えば上部電極を覆う水素バリア膜がエッチングしにくい材料である場合など、確実に上部電極に通じるように形成するのが困難である。したがって、現状では過剰なオーバーエッチングによって上部電極に通じるようにコンタクトホールを形成しているが、これによって上部電極を部分的に大きく削り込んでしまうことにより、強誘電体キャパシタの特性低下を招いていた。

本発明は前記事情に鑑みてなされたもので、その目的とするところは、ヒロックの発生に起因して強誘電体キャパシタの特性が劣化するのを防止し、さらには、上部電極に通じるコンタクトホールの形成も容易にして強誘電体キャパシタの特性低下を防止した、強誘電体メモリ装置の製造方法及び強誘電体メモリ装置を提供することにある。

本発明の強誘電体メモリ装置の製造方法は、基体の上に下部電極層を形成する工程と、前記下部電極層の上に強誘電体層を形成する工程と、前記強誘電体層の上に上部電極層を形成する工程と、前記上部電極層の上にチタン酸化物層を形成する工程と、前記チタン酸化物層をパターニングしてチタン酸化物マスクにする工程と、前記チタン酸化物マスクを用いて、前記上部電極層、前記強誘電体層、及び前記下部電極層をエッチングして上部電極、強誘電体、下部電極、及び前記チタン酸化物マスクからなる電極保護膜を含む強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを酸素雰囲気下にてアニール処理する工程と、を含み、前記強誘電体キャパシタを形成する工程では、前記上部電極層、前記強誘電体層、及び前記下部電極層を一括してエッチングすることを特徴とする。
本発明の強誘電体メモリ装置の製造方法は、基体上に少なくとも下部電極と強誘電体膜と上部電極とを有してなる強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを酸素雰囲気下にてアニール処理する工程と、を備えた強誘電体メモリ装置の製造方法において、前記強誘電体キャパシタを形成する工程では、前記上部電極上にチタン酸化物からなる電極保護膜が設けられた構造に、該強誘電体キャパシタを形成することを特徴としている。

この強誘電体メモリ装置の製造方法によれば、上部電極上にチタン酸化物からなる電極保護膜が設けられた構造に、強誘電体キャパシタを形成するので、その後この強誘電体キャパシタを酸素雰囲気下にてアニール処理した際、前記電極保護膜が上部電極表面でのヒロックの発生を抑え、したがって強誘電体キャパシタの特性劣化を防止するようになる。すなわち、アニール処理の際に上部電極を構成する材料中の金属原子が拡散しても、上部電極上にはチタン酸化物からなる電極保護膜が設けられているので、拡散原子が電極保護膜中に留まり、結果としてヒロックの発生が抑えられる。

また、前記強誘電体メモリ装置の製造方法においては、前記アニール処理する工程の後、前記電極保護膜を含む前記強誘電体キャパシタを覆って、水素バリア膜を形成する工程を有しているのが好ましい。
電極保護膜によってヒロックの発生が抑えられ、したがって強誘電体キャパシタの上面が凹凸のない平坦面となっているので、この上に水素バリア膜を形成することにより、水素バリア膜は上部電極上、すなわち電極保護膜上にも良好に被覆されるようになる。よって、水素等に起因する強誘電体キャパシタの特性劣化を水素バリア膜によって確実に防止することができる。

また、前記強誘電体メモリ装置の製造方法においては、前記前記アニール処理する工程の後、前記電極保護膜を含む前記強誘電体キャパシタを覆って前記基体上に層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして前記強誘電体キャパシタの上部電極に通じるコンタクトホールを形成する工程と、を有しているのが好ましい。
上部電極に通じるコンタクトホールを形成する際、例えば上部電極がエッチングしにくい材料からなる水素バリア膜で覆われている場合など、従来では過剰なオーバーエッチングを必要としていた。これに対してこの製造方法では上部電極上に電極保護膜を設けているので、該電極保護膜がエッチングストップ層として機能し、過剰なエッチングを行っても電極保護膜でエッチングが格段に遅くなり、見掛け上エッチングがほぼ停止するようになることから、エッチングが容易になる。よって、その後、必要に応じて電極保護膜についてのエッチングを行うことなどにより、上部電極を部分的に大きく削り込んでしまうことなくコンタクトホールを形成することができる。したがって、強誘電体キャパシタの特性低下を防止することができる。

なお、この強誘電体メモリ装置の製造方法においては、前記コンタクトホールを形成する工程の後、該コンタクホール内を、ドライエッチング等による浄化処理する工程を有しているのが好ましい。
このようにすれば、コンタクトホール内に残留する電極保護膜またはその反応物が浄化され、除去されるため、このコンタクトホール内に埋設されるプラグと上部電極との間の導通がより確実になり、接続抵抗が低く抑えられる。

また、前記強誘電体メモリ装置の製造方法においては、前記基体上に強誘電体キャパシタを形成する工程は、基体上に少なくとも下部電極層と強誘電体層と上部電極層とチタン酸化物層とを形成する工程と、
前記上部電極層上のチタン酸化物層を、２００℃以上５００℃以下での高温エッチングでパターニングしてマスクパターンに形成する工程と、
前記マスクパターンをマスクにして、前記上部電極層と強誘電体層と下部電極層とを一括してエッチングし、パターニングすることにより、下部電極と強誘電体膜と上部電極と、前記マスクパターンからなる電極保護膜とを有した強誘電体キャパシタを形成する工程と、を備えているのが好ましい。

従来、チタニア（ＴｉＯ_２）等のチタン酸化物はエッチングされにくく、したがってこれをパターニングするのが困難であることから、ハードマスクとしては使用できないと考えられていた。しかしながら、チタン酸化物も２００℃以上での高温エッチングでは適度なエッチングレートを有し、したがってパターニングが可能になることで、ハードマスクとして使用できることが判明した。そこで、エッチングがされにくく、したがってエッチング耐性が大きいチタン酸化物をマスクパターンにしてエッチングし、強誘電体キャパシタを形成することにより、このチタン酸化物からなるマスクパターンの厚さを比較的薄くすることができる。したがって、強誘電体キャパシタ形成時におけるマスクのアスペクト比を比較的低くすることにより、過剰なオーバーエッチングを行うことなく強誘電体キャパシタをその底部側まで良好にエッチングすることが可能になる。よって、過剰なオーバーエッチングに起因して強誘電体キャパシタの側壁面が荒れてしまい、良好な強誘電体特性が得られにくくなるといった不都合を防止することができる。

また、チタン酸化物層のパターニングによるマスクパターンの形成を、２００℃以上５００℃以下での高温エッチングで行うようにしたので、前述したようにチタン酸化物は常温ではエッチングされにくいものの、特に２００℃以上で行うことにより、エッチングによるパターニングが可能になる。また、５００℃以下でエッチングを行うようにしたので、他の構成要素、例えば得られる強誘電体キャパシタを駆動させるための駆動トランジスタなどに熱的ダメージが与えられてしまうのが防止される。

なお、この強誘電体メモリ装置の製造方法においては、前記上部電極層上にマスクパターンを形成する工程は、前記チタン酸化物層上に第２マスクパターンを形成する工程と、該第２マスクパターンを用いて前記チタン酸化物層を高温エッチングし、マスクパターンを形成する工程と、を有してなり、
前記強誘電体キャパシタを形成する工程は、前記マスクパターンと前記第２マスクパターンとからなる積層マスクパターンをマスクにしてエッチングし、パターニングするのが好ましい。
このようにすれば、前記マスクパターンと前記第２マスクパターンとからなる積層マスクパターンをマスクにしてエッチングするので、チタン酸化物からなるマスクパターンの負担を少なくしてこれの膜厚を薄くすることができ、したがってエッチングがされにくいチタン酸化物層に対するエッチングを必要最小限に抑えることができる。

また、前記強誘電体メモリ装置の製造方法においては、前記基体上に強誘電体キャパシタを形成する工程は、前記基体と下部電極との間に酸素バリア膜が設けられた構造に、該強誘電体キャパシタを形成するのが好ましい。
このようにすれば、基体と下部電極との間に酸素バリア膜を形成することにより、例えば強誘電体キャパシタ形成後の酸素雰囲気下でのアニール処理工程で、基体中に形成されたコンタクトホール内のプラグが酸化し、抵抗が大幅に上昇してしまうのを防止することができる。したがって、プラグと下部電極との間の導通を良好に確保することができる。

本発明の強誘電体メモリ装置は、基体上に下部電極と強誘電体膜と上部電極とが設けられ、前記上部電極上にチタン酸化物からなる電極保護膜が設けられて、前記基体上に下部電極と強誘電体膜と上部電極と電極保護膜とを有してなる強誘電体キャパシタが備えられ、該強誘電体キャパシタを覆って水素バリア膜が設けられていることを特徴としている。

この強誘電体メモリ装置によれば、上部電極上にチタン酸化物からなる電極保護膜が設けられて強誘電体キャパシタが構成されているので、製造時、強誘電体キャパシタ形成後にこの強誘電体キャパシタを酸素雰囲気下にてアニール処理した際、前記電極保護膜によって上部電極表面でのヒロックの発生が抑えられ、これにより強誘電体キャパシタの特性劣化が防止されたものとなる。また、強誘電体キャパシタの上面が凹凸のない平坦面となっているので、この上に水素バリア膜が良好に被覆されるようになり、したがって、水素等に起因する強誘電体キャパシタの特性劣化が、水素バリア膜によって確実に防止されたものとなる。

また、強誘電体メモリ装置においては、前記水素バリア膜を覆って前記基体上に層間絶縁膜が設けられ、該層間絶縁膜には、前記強誘電体キャパシタの上部電極に通じるコンタクトホールが設けられているのが好ましい。
このようにすれば、製造時において、上部電極に通じるコンタクトホールを形成する際、上部電極上に電極保護膜が設けられているので、該電極保護膜がエッチングストップ層として機能することにより、過剰なエッチングを行ってもエッチングが電極保護膜で格段に遅くなり、ほぼ停止するようになる。よって、その後、必要に応じて電極保護膜についてのエッチングがなされることなどにより、上部電極が部分的に大きく削り込まれてしまうことなくコンタクトホールが形成されるようになる。したがって、強誘電体キャパシタの特性低下が防止されたものとなる。

以下、本発明を詳しく説明する。
まず、本発明の強誘電体メモリ装置の一実施形態について説明する。
図１は、本発明の強誘電体メモリ装置の一実施形態を示す要部断面図であり、図１中符号１は強誘電体メモリ装置である。この強誘電体メモリ装置１は、１Ｔ／１Ｃ型のメモリセル構造を有したスタック型のもので、基体２と、この基体２上に形成された多数の強誘電体キャパシタ３と、を備えて構成されたものである。

基体２は、シリコン基板（半導体基板）４を備えて構成されたもので、シリコン基板４の表層部に、前記強誘電体キャパシタ４を動作させるための駆動トランジスタ５を形成し、さらにこの駆動トランジスタ５を覆ってシリコン基板４上に下地絶縁膜６を形成したものである。シリコン基板４には、前記駆動トランジスタ５を構成するソース／ドレイン領域（図示せず）とチャネル領域（図示せず）とが形成され、さらにチャネル領域上にはゲート絶縁膜（図示せず）が形成されている。そして、このゲート絶縁膜上にゲート電極５ａが形成されたことにより、前記駆動トランジスタ５が構成されている。

なお、各強誘電体キャパシタ３に対応する駆動トランジスタ５は、シリコン基板４に形成された埋め込み分離領域（図示せず）によってそれぞれ電気的に分離されている。
また、下地絶縁膜６は、珪素酸化物（ＳｉＯ_２）によって形成されたもので、ＣＭＰ（化学機械研磨）法等で平坦化されたものである。

このようにシリコン基板４に駆動トランジスタ５を形成し、さらに下地絶縁膜６を形成してなる基体２の上には、その下地絶縁膜６上に前記強誘電体キャパシタ３が形成されている。強誘電体キャパシタ３は、前記下地絶縁膜６上に形成された酸素バリア膜７と、この酸素バリア膜７上に形成された下部電極８と、下部電極８上に形成された強誘電体膜９と、強誘電体膜９上に形成された上部電極１０と、電極保護膜１７とから構成されている。

酸素バリア膜７は、例えばＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、ＴａＳｉＮ等からなるもので、中でもチタン、アルミニウム、窒素を含むＴｉＡｌＮが好適とされ、したがって本例ではＴｉＡｌＮによって酸素バリア膜７が形成されている。
下部電極８及び上部電極１０は、イリジウム（Ｉｒ）や、酸化イリジウム（ＩｒＯ_２）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ_２）等からなるもので、本例では特にイリジウムによって形成されている。
強誘電体膜９は、ペロブスカイト型の結晶構造を有し、ＡＢＸＯ_３の一般式で示されるもので、具体的には、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）や（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３（ＰＬＺＴ）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられたものなどによって形成されたものである。本例では、特にＰＺＴによって形成されている。
電極保護膜１７は、チタニア（ＴｉＯ_２）等のチタン酸化物（ＴｉＯｘ）からなるもので、例えば１００ｎｍ以下の薄厚に形成されたものである。

ここで、酸素バリア膜７の底部には、前記下地絶縁膜６を貫通して形成されたコンタクトホール１１が通じている。そして、このような構成によって酸素バリア膜７上の下部電極８は、コンタクトホール１１内に形成されたプラグ１２に接続し導通している。このプラグ１２は、前記駆動トランジスタ５の一方のソース／ドレイン領域に接続しており、これによって強誘電体キャパシタ３は、前述したように駆動トランジスタ５によって動作させられるようになっている。
なお、コンタクトホール１１に埋設されたプラグ１２は、本例ではタングステン（Ｗ）によって形成されている。

また、前記下地絶縁膜６上には、強誘電体キャパシタ３を覆って絶縁性の水素バリア膜１３が形成されている。この水素バリア膜１３は、水素バリア機能を発揮することにより、特に水素による還元作用によって電気特性の低下が起こり易い強誘電体膜９を保護するためのものである。このような絶縁性の水素バリア膜１３としては、アルミニウム酸化物であるアルミナ（ＡｌＯｘ）や、チタン酸化物であるチタニア（ＴｉＯｘ）、ジルコニア酸化物であるジルコニア（ＺｒＯｘ）などが用いられ、特にアルミナ（ＡｌＯｘ）が好適に用いられる。したがって、本例では、水素バリア膜１３はアルミナ（ＡｌＯｘ）からなっているものとする。

水素バリア膜１３上には層間絶縁膜１４が形成されている。この層間絶縁膜１４は、前記下地絶縁膜６と同様に、珪素酸化物（ＳｉＯ_２）によって形成されたもので、ＣＭＰ（化学機械研磨）法等で平坦化されたものである。この層間絶縁膜１４には、該層間絶縁膜１４を貫通し、さらに前記水素バリア膜１３及び電極保護膜１７を貫通して前記上部電極１０に通じるコンタクトホール１５が形成されており、このコンタクトホール１５内には、プラグ１６が埋設されている。このような構成のもとに前記強誘電体キャパシタ３は、前記駆動トランジスタ５と前記プラグ１６に接続する導電部（図示せず）とによって駆動させられるようになっている。
さらに、前記層間絶縁膜１４上には、前記導電部等を覆って第２層間絶縁膜（図示せず）が形成されている。

次に、このような構成の強誘電体メモリ装置１の製造方法を基に、本発明の強誘電体メモリ装置の製造方法の一実施形態を説明する。
まず、図２（ａ）に示すように、予め公知の手法によってシリコン基板４に駆動トランジスタ５を形成し、続いてＣＶＤ法等により珪素酸化物（ＳｉＯ_２）を成膜し、さらにこれをＣＭＰ法等によって平坦化することにより、下地絶縁膜６を形成する。
続いて、前記下地絶縁膜６上に公知のレジスト技術、露光・現像技術によってレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにしてエッチングすることにより、図２（ｂ）に示すようにコンタクトホール１１を形成する。

次いで、プラグ材料としてタングステン（Ｗ）をスパッタ法等で成膜し、前記のコンタクトホール１１にタングステンを埋め込む。続いて、ＣＭＰ法等によって下地絶縁膜６上のタングステンを除去し、前記コンタクトホール１１にタングステンからなるプラグ１２を埋設する。なお、このようなプラグ１２の形成に際しては、タングステンの埋め込みに先立ち、ＴｉＮ（窒化チタン）等の密着層をスパッタ法等でコンタクトホール１１の内壁面に薄く成膜しておき、その後、前記したようにタングステンを埋め込むのが好ましい。

次いで、前記下地絶縁膜６上に強誘電体キャパシタ３を形成するべく、まず、前記プラグ１２の上面を覆って、下地絶縁膜６上に酸素バリア膜１３の形成材料を成膜する。具体的には、ＴｉＡｌＮをスパッタ法等で成膜することにより、図２（ｃ）に示すように酸素バリア層７ａを形成する。
次に、この酸素バリア層７ａ上に、下部電極８の形成材料であるイリジウムをスパッタ法等によって成膜し、下部電極層８ａを形成する。

続いて、この下部電極層８ａ上に、強誘電体膜９の形成材料であるＰＺＴを、例えばスパッタ法、スピンオン法、ＭＯＣＶＤ法等によって成膜し、強誘電体層９ａを形成する。
次いで、この強誘電体層９ａ上に、上部電極１０の形成材料であるイリジウムをスパッタ法等によって成膜し、上部電極層１０ａを形成する。このようにして酸素バリア層７ａ、下部電極層８ａ、強誘電体層９ａ、上部電極層１０ａを積層することにより、本発明において実質的に強誘電体キャパシタ層３を構成する積層膜が得られる。

次いで、図３（ａ）に示すように、前記積層膜上、すなわち上部電極層１０ａ上に、スパッタ法によってチタン酸化物（ＴｉＯ_２等のＴｉＯｘ）を成膜し、例えば厚さ５０〜１００ｎｍ程度のチタン酸化物層１７ａを形成する。このチタン酸化物層１７ａは、後述するようにパターニングされた後、マスクパターンとして機能し、さらには前記の電極保護膜１７となるものである。
次いで、前記チタン酸化物層１７ａ上に、このチタン酸化物層１７ａをパターニングするためのマスクとなる第２マスク材料を成膜し、第２マスク材料層（図示せず）を形成する。

ここで、この第２マスク材料層を形成する第２マスク材料としては、シリコン酸化物（ＳｉＯ_２等のＳｉＯｘ）が好適に用いられる。このようなシリコン酸化物からなる第２マスク材料層（シリコン酸化物層）の成膜法としては、特にテトラエトキシシラン（ＴＥＯＳ）を原料とする化学気相堆積法（ＣＶＤ法）が好適とされ、したがって本実施形態では、このようなＴＥＯＳを原料とするＣＶＤ法によって第２マスク材料層（シリコン酸化物層）を形成する。ＴＥＯＳを原料とするＣＶＤ法でのシリコン酸化物層（第２マスク材料層）の形成は、比較的容易な成膜法であり、また、得られたシリコン酸化物層もエッチングが容易で加工性が良好であるため、後述するようにこのシリコン酸化物層（第２マスク材料層）より第２マスクパターンを形成するのが容易になるからである。

次いで、前記第２マスク材料層上に公知のレジスト技術、露光・現像技術によってレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにして第２マスク材料層をエッチングすることにより、図３（ｂ）に示すように第２マスクパターン１８を形成する。なお、図３（ｂ）では、第２マスクパターン１８を形成した後、前記レジストパターンをアッシング等によって除去した状態を示している。

次いで、前記の第２マスクパターン１８をマスクにして、図３（ｃ）に示すように前記チタン酸化物層１７ａを高温エッチングし、前記電極保護膜１７となるマスクパターン１７ｂを形成する。ここで、前記高温エッチングとしては、本発明では２００℃以上５００℃以下の温度範囲で行うものとし、好ましくは３５０℃以上４５０℃以下の温度範囲で行う。具体的には、エッチング装置（高温エッチャー）内において前記基体２を保持部にセットした後、該基体２を前記温度範囲に加熱した状態で、エッチングを行う。エッチングガスについても、必要に応じて予め加熱し、エッチング装置内に導入するようにしてもよい。エッチング法については、エッチングガスとして例えばＣｌ_２、ＢＣｌ_３、ＣＦ_４、Ｃ_２Ｆ_６、Ｃ_４Ｆ_８の単体、もしくは、それらとＡｒまたはＨｅとの混合ガスを用いた反応性イオンエッチング（ＲＩＥ）法などが好適に採用される。

高温エッチングの温度範囲を２００℃以上５００℃以下としたのは、チタニア（ＴｉＯ_２）等のチタン酸化物は２００℃未満ではエッチングがほとんど進まず、したがって実質的にパターニングが困難だからである。また、５００℃を越えると、他の構成要素、例えば基体２に形成した駆動トランジスタ５などに熱的ダメージを与えてしまい、その特性に悪影響を及ぼすおそれがあるからである。
そして、このような不都合をより確実に防止し、他の構成要素に熱的ダメージを与えることなく良好にエッチングを行うため、温度範囲を３５０℃以上４５０℃以下とするのが好ましい。

このようにしてマスクパターン１７ｂを形成したら、このマスクパターン１７ｂの形成に用いた第２マスクパターン１８を除去することなく、そのまま残してこれとマスクパターン１７とを積層マスクパターン１９とする。そして、図４（ａ）に示すようにこの積層マスクパターン１９をマスクにして前記積層膜をエッチングし、パターニングすることにより、強誘電体キャパシタ３を形成する。ここで、特に第２マスクパターン１８については、パターニング中又はパターニング後に、ドライエッチング等によって除去する。また、マスクパターン１７ｂは、上部電極１０上に残ることにより、前記の電極保護膜１７となる。

すなわち、本発明では、特に積層膜中の上部電極層１０ａ、強誘電体層９ａ、下部電極層８ａまでをエッチングしたら、一旦エッチングを停止し、第２マスクパターン１８のみを選択的に除去した後、残ったマスクパターン１７のみをマスクにして再度エッチングを行い、強誘電体キャパシタ３を形成するようにしてもよい。その場合に、例えば一旦エッチングを停止した後、基体２をエッチング装置（高温エッチャー）から出してドライエッチャーに入れ、ここで第２マスクパターン１８のみを選択的に除去する。続いて、基体２を再度高温エッチャーに戻し、残ったマスクパターン１７のみをマスクにして再度エッチングを行い、酸素バリア層７ａをパターニングすることにより、強誘電体キャパシタ３を形成する。

ここで、特に酸素バリア層７ａのエッチングを、前記のチタン酸化物層１７ａのエッチングと同様に高温エッチングで行うようにすれば、酸素バリア層７ａのパターニング（エッチング）と同時に、マスクパターン１７もエッチングすることができる。つまり、このようにマスクパターン１７も同時にエッチングすることで、酸素バリア層７ａのパターニングが終了し、強誘電体キャパシタ３が得られた際に、マスクパターン１７もある程度エッチングされたことにより、その膜厚が予め設定された厚さに調整されるのである。このような膜厚調整については、酸素バリア層７ａの厚さ、マスクパターン１７の厚さ、さらにエッチング条件等を、予め実験等によって適宜に設定しておくことで、行うことができる。

このように積層マスクパターン１９をマスクにしてエッチングすると、特にチタン酸化物からなるマスクパターン１７が５０〜１００ｎｍ程度と薄いため、積層マスクパターン１９の合計厚は従来のマスクパターンより薄くなる。その結果、アスペクト比が低くなり、前記積層膜をその底部側（下部電極層８ａ）まで良好にエッチングすることができる。そして、特にマスクパターン１７を用いて酸素バリア膜７ａもパターニングすることにより、過剰なオーバーエッチングを行うことなく、強誘電体キャパシタ３を良好に形成することができる。

このようにしてパターニングし、強誘電体キャパシタ３を形成すると、特に強誘電体膜９などはエッチングによりダメージを受ける。したがって、このダメージを取り除いて特性を回復するため、本発明では、酸素雰囲気下にて３００℃〜５００℃程度、好ましくは３５０℃程度で熱処理し、いわゆるリカバリーアニールを行う。すると、強誘電体キャパシタ３には、上部電極１０上にチタン酸化物からなる電極保護膜１７が設けられているので、この電極保護膜１７によって上部電極１０表面でのヒロックの発生が抑えられる。すなわち、アニール処理の際に上部電極１０を構成する材料中の金属原子（例えばＩｒ）が拡散しても、上部電極１０上に電極保護膜１７が設けられているので、拡散原子が電極保護膜１７中に留まり、結果としてヒロックの発生が抑えられる。したがって、強誘電体キャパシタ３の上面、すなわち電極保護膜１７の上面は、ヒロックによる凹凸が形成されることなく、平坦面となる。

次いで、図４（ｂ）に示すように、得られた強誘電体キャパシタ３を覆ってスパッタ法やＣＶＤ法等により、前記下地絶縁膜６上にＡｌＯｘを成膜し、水素バリア膜１３を形成する。すると、前述したように電極保護膜１７の上面は平坦面になっていることから、この上に水素バリア膜１３を形成することにより、水素バリア膜１３は上部電極１０上、すなわち電極保護膜１７上を良好に被覆するものとなる。
次いで、形成した水素バリア膜１３上に、ＣＶＤ法等によって珪素酸化物（ＳｉＯ_２）を成膜し、さらにこれをＣＭＰ法等によって平坦化することにより、図５（ａ）に示すように層間絶縁膜１４を形成する。

次いで、層間絶縁膜１４上に公知のレジスト技術、露光・現像技術によってレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクにして層間絶縁膜１４をエッチングし、図５（ｂ）に示すように前記上部電極１０に通じるコンタクトホール１５を形成する。このとき、水素バリア膜１３は、珪素酸化物（ＳｉＯ_２）からなる層間絶縁膜１４に比べ、エッチングしにくい材料であるＡｌＯｘからなっている。したがって、この水素バリア膜１３をエッチングして貫通するためには、見掛け上の厚さをエッチングする条件に比べて過剰なオーバーエッチングを行う必要がある。

すると、従来ではこのような過剰なオーバーエッチングにより、上部電極１０が部分的に大きく削り込まれてしまい、結果として強誘電体キャパシタの特性低下を招いていたが、本発明では、上部電極１０上に電極保護膜１７を設けているので、上部電極１０が部分的に大きく削り込まれてしまうことが防止され、強誘電体キャパシタ３の特性低下が防止される。すなわち、電極保護膜１７がエッチングストップ層として機能することにより、見掛け上の厚さをエッチングする条件に比べて過剰なエッチングを行っても、この電極保護膜１７でエッチングが格段に遅くなり、見掛け上、エッチングがほぼ停止するようになるからである。

ただし、電極保護膜１７は前記したように例えば５０〜１００ｎｍと非常に薄いので、これに対するエッチングが見掛け上停止しているようでも、ある程度の時間が経過することにより、貫通する。したがって、予め実験等によって電極保護膜１７が貫通する時間を求めておき、エッチング時間を制御することで、電極保護膜１７が貫通して上部電極１０が露出した時点でエッチングが終了するようにしておく。ここで、電極保護膜１７はエッチングが格段に遅く進行するので、エッチングの終了時間についてのマージンを大きくとることができ、したがってエッチングの時間制御が容易になる。

また、エッチング時間を設定する際、上部電極１０が露出した後のエッチング時間が長くなるように時間を調整すると、上部電極１０を大きく削り込んでしまうおそれがあることから、上部電極１０が完全に露出する前にエッチングを終了させるように調整するのが好ましい。
このように上部電極１０が完全に露出することなく、したがって形成したコンタクトホール１５内に電極保護膜１７の一部が残留する場合には、このコンタクトホール１５の形成工程後、該コンタクホール１５内を、浄化処理するのが好ましい。この浄化処理としては、例えば、密着層形成の前処理として一般に行われる、Ａｒによるエッチング（Ａｒによる逆スパッタ）や、他のガス種を用いたドライエッチングなどによる浄化処理を、そのまま兼用して行うことができる。

すなわち、コンタクホール形成後、プラグを埋設する際に、通常はこれに先だってＴｉＮ等からなる密着層をスパッタ法等で形成するが、この密着層を形成する前に、前記したような浄化処理を行い、コンタクトホール内に導電部（ここでは上部電極１０）を十分に露出させる。したがって、本実施形態においても、このような浄化処理を行うことにより、コンタクトホール１５内に残留した電極保護膜１７の一部を確実に除去し、コンタクトホール１５内に上部電極１０を十分に露出させることができる。

このようにして浄化処理を行った後、ＴｉＮ（窒化チタン）等の密着層（図示せず）をコンタクトホール１５の内壁面に薄く成膜し、続いて、図１に示したようにこのコンタクトホール１５内にプラグ１６を埋設する。そして、このプラグ１６に導通する配線等の導電部（図示せず）を形成し、さらにこれを覆って第２層間絶縁膜（図示せず）等を形成することにより、本発明の強誘電体メモリ装置１を得る。

このような強誘電体メモリ装置１の製造方法にあっては、上部電極１０上にチタン酸化物からなる電極保護膜１７を設けて強誘電体キャパシタ３を形成しているので、この強誘電体キャパシタ３を酸素雰囲気下にてアニール処理した際、前記電極保護膜１７が上部電極１０表面でのヒロックの発生を抑える。したがって、強誘電体キャパシタ３の上面、すなわち電極保護膜１７の上面が、ヒロックによる凹凸が形成されることなく平坦面となるので、この上に水素バリア膜１３を形成した際、水素バリア膜１３は上部電極１０上、すなわち電極保護膜１７上を良好に被覆するようになる。よって、水素等に起因する強誘電体キャパシタ３の特性劣化を、水素バリア膜１３によって確実に防止することができる。

また、上部電極１０上に電極保護膜１７を設けているので、該電極保護膜１７がエッチングストップ層として機能し、過剰なエッチングを行っても電極保護膜１７でエッチングが格段に遅くなり、見掛け上エッチングがほぼ停止するようになることから、エッチングが容易になる。よって、その後、必要に応じて電極保護膜１７についてのエッチングやコンタクトホール１５内の浄化処理を行うことなどにより、上部電極１０を部分的に大きく削り込んでしまうことなくコンタクトホール１５を形成することができる。したがって、強誘電体キャパシタ３の特性低下を防止することができる。

また、エッチングがされにくく、したがってエッチング耐性が大きいチタン酸化物をマスクパターン１７ｂにし、第２マスクパターン１８とともに積層マスクパターン１９として用いてエッチングし、強誘電体キャパシタ３をパターニングするので、強誘電体キャパシタ形成時におけるマスクのアスペクト比を比較的低くすることができ、したがって強誘電体キャパシタ３をその底部側まで良好にエッチングすることができる。よって、強誘電体キャパシタ３を形成する際の加工性を向上し、過剰なオーバーエッチングを不要にすることができ、これにより、過剰なオーバーエッチングに起因して強誘電体キャパシタ３の側壁面が荒れてしまうのを防止し、良好な強誘電体特性を有する強誘電体キャパシタ３を形成することができる。

また、前記マスクパターン１７と前記第２マスクパターン１８とからなる積層マスクパターン１９をマスクにしてエッチングするので、チタン酸化物からなるマスクパターン１７ｂの負担を少なくしてこれの膜厚を薄くすることができ、したがってエッチングがされにくいチタン酸化物層に対するエッチングを必要最小限に抑えることができる。

また、このようにして得られた強誘電体メモリ装置にあっては、強誘電体キャパシタ３の上面に水素バリア膜１３が良好に被覆されているので、水素等に起因する強誘電体キャパシタ３の特性劣化が、水素バリア膜１３によって確実に防止されたものとなる。
また、上部電極１０が部分的に大きく削り込まれてしまうことなくコンタクトホール１５が形成されているので、強誘電体キャパシタ３の特性低下が防止されたものとなる。

なお、このような強誘電体メモリ装置１は、携帯電話、パーソナルコンピュータ、液晶装置、電子手帳、ページャ、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤ、液晶プロジェクタ、およびエンジニアリング・ワークステーション（ＥＷＳ）、ワードプロセッサ、テレビ、ビューファイダ型またはモニタ直視型のビデオテープレコーダ、電子卓上計算機、カーナビゲーション装置、タッチパネルを備えた装置、時計、ゲーム機器、電気泳動装置など、様々な電子機器に適用することができる。

また、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない限り種々の変更が可能である。例えば、前記実施形態では前記マスクパターン１７ｂと前記第２マスクパターン１８とからなる積層マスクパターン１９をマスクにして前記積層膜をエッチングするようにしたが、チタン酸化物からなるマスクパターン１７のみをマスクにして積層膜をエッチングし、パターニングしてもよい。

本発明の強誘電体メモリ装置の一実施形態を示す要部断面図である。 （ａ）〜（ｃ）は図１に示した装置の製造方法説明図である。 （ａ）〜（ｃ）は図１に示した装置の製造方法説明図である。 （ａ）、（ｂ）は図１に示した装置の製造方法説明図である。 （ａ）、（ｂ）は図１に示した装置の製造方法説明図である。

符号の説明

１…強誘電体メモリ装置、２…基体、３…強誘電体キャパシタ、７…酸素バリア膜、７ａ…酸素バリア層、８…下部電極、８ａ…下部電極層、９…強誘電体膜、９ａ…強誘電体層、１０…上部電極、１０ａ…上部電極層、１５…コンタクトホール、１７…電極保護膜、１７ａ…チタン酸化物層、１７ｂ…マスクパターン、１８…第２マスクパターン、１９…積層マスクパターン

Claims (7)

1. 基体の上に下部電極層を形成する工程と、
   前記下部電極層の上に強誘電体層を形成する工程と、
   前記強誘電体層の上に上部電極層を形成する工程と、
   前記上部電極層の上にチタン酸化物層を形成する工程と、
   前記チタン酸化物層をパターニングしてチタン酸化物マスクにする工程と、
   前記チタン酸化物マスクを用いて、前記上部電極層、前記強誘電体層、及び前記下部電極層をエッチングして上部電極、強誘電体、下部電極、及び前記チタン酸化物マスクからなる電極保護膜を含む強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタを酸素雰囲気下にてアニール処理する工程と、
   を含み、
   前記強誘電体キャパシタを形成する工程では、前記上部電極層、前記強誘電体層、及び前記下部電極層を一括してエッチングすることを特徴とする強誘電体メモリ装置の製造方法。
2. 前記アニール処理する工程の後、前記電極保護膜を含む前記強誘電体キャパシタを覆って、水素バリア膜を形成する工程を有していることを特徴とする請求項１記載の強誘電体メモリ装置の製造方法。
3. 前記アニール処理する工程の後、前記電極保護膜を含む前記強誘電体キャパシタを覆って前記基体上に層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして前記強誘電体キャパシタの上部電極に通じるコンタクトホールを形成する工程と、を有していることを特徴とする請求項１又は２に記載の強誘電体メモリ装置の製造方法。
4. 前記コンタクトホールを形成する工程の後、該コンタクホール内を浄化処理する工程を有していることを特徴とする請求項３記載の強誘電体メモリ装置の製造方法。
5. 前記チタン酸化物層をチタン酸化物マスクにする工程では、２００℃以上５００℃以下での高温エッチングでパターニングすることを特徴とする請求項１〜４のいずれか一項に記載の強誘電体メモリ装置の製造方法。
6. 前記チタン酸化物層をチタン酸化物マスクにする工程は、前記チタン酸化物層上に第２マスクパターンを形成する工程と、該第２マスクパターンを用いて前記チタン酸化物層を高温エッチングし、チタン酸化物マスクを形成する工程と、を有してなり、
   前記強誘電体キャパシタを形成する工程は、前記チタン酸化物マスクと前記第２マスクパターンとからなる積層マスクパターンをマスクにしてエッチングし、パターニングすることを特徴とする請求項１〜５のいずれか一項に記載の強誘電体メモリ装置の製造方法。
7. 前記基体上に強誘電体キャパシタを形成する工程は、前記基体と下部電極との間に酸素バリア膜が設けられた構造に、該強誘電体キャパシタを形成することを特徴とする請求項１〜６のいずれか一項に記載の強誘電体メモリ装置の製造方法。

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