CN114203708B - 铁电存储器单元、其制备方法及铁电存储器的布局结构 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 11
- 239000003990 capacitor Substances 0.000 claims abstract description 107
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 43
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 39
- 230000008569 process Effects 0.000 claims description 34
- 229910045601 alloy Inorganic materials 0.000 claims description 29
- 239000000956 alloy Substances 0.000 claims description 29
- 238000000137 annealing Methods 0.000 claims description 20
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 18
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 13
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 12
- 229910052726 zirconium Inorganic materials 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 11
- 238000005275 alloying Methods 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 229910052735 hafnium Inorganic materials 0.000 claims description 7
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 238000011049 filling Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000004528 spin coating Methods 0.000 claims description 3
- 238000003860 storage Methods 0.000 abstract description 7
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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Abstract
本发明提供一种铁电存储器单元、其制备方法及铁电存储器的布局结构，铁电存储器单元包括：选择晶体管，包括基底，位于基底上的栅极结构和位于栅极结构两侧的基底中的源区和漏区；沟槽型铁电电容，包括设置于漏区中的沟槽、形成于沟槽底部和侧壁下极板，形成于下极板表面的铁电电容介质层、以及位于铁电电容介质层上表面的上极板。本发明的铁电存储器单元，可以在铁电存储器单元缩小的情况下解决电容面积不足的问题，使电容容量扩大2‑4倍，极大提升单元存储性能。本发明可使寄生电容和互联电阻减小，提升铁电存储器单元性能。
Description
技术领域
本发明属于半导体存储设计及制造领域，特别是涉及一种铁电存储器单元、其制备方法及铁电存储器的布局结构。
背景技术
目前主流的1T-1C铁电存储器单元中，主要的关键技术是提升电容C。传统的堆叠式铁电存储单元采用的是金属之间的平板电容，这样微缩的平板电容结构电容值会随面积缩小而减小，因此随着集成电路沿着摩尔定律微缩，会遇到电容无法缩小的问题， 进一步，过小的电容能够存储的电荷有限，使存储单元在实际工作中的性能下降甚至读取困难。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种铁电存储器单元、其制备方法及铁电存储器的布局结构，用于解决现有技术中电容过小而导致存储电荷有限的问题。
为实现上述目的及其他相关目的，本发明提供一种铁电存储器单元，所述铁电存储器单元包括：选择晶体管，包括基底，位于所述基底上的栅极结构和位于所述栅极结构两侧的基底中的源区和漏区；沟槽型铁电电容，包括设置于所述漏区中的沟槽、形成于所述沟槽底部和侧壁下极板，形成于所述下极板表面的铁电电容介质层、以及位于铁电电容介质层上表面的上极板。
可选地，所述选择晶体管漏区表面包含有合金结，所述合金结由金属层与所述基底合金化形成，所述合金结与所述沟槽型铁电电容的下极板连接。
可选地，所述漏区内部还形成有深掺杂区，所述深掺杂区包围于所述沟槽型铁电电容的底部与部分侧壁区域，所述深掺杂区的掺杂类型与所述漏区的掺杂类型相同，所述深掺杂区的离子掺杂浓度大于所述漏区的离子掺杂浓度。
可选地，所述深掺杂区的掺杂浓度比所述漏区的掺杂浓度大1E14~5E15 atom/cm3。
可选地，所述沟槽的宽度介于0.18微米~0.3微米，深度介于4000埃米~1微米，所述沟槽的侧壁倾角介于70度~90度。
可选地，所述沟槽型铁电电容的下极板包括合金结，所述合金结由金属层与所述基底合金化形成，所述沟槽型铁电电容的上极板填满所述沟槽，所述上极板的材料包括种子层和金属钨。
可选地，所述上极板上连接有板线接触，所述板线接触的一端嵌入于所述上极板中，嵌入的深度介于200埃米~1000埃米。
可选地，所述铁电电容介质层包括锆掺杂的氧化铪层，其中，锆、铪和氧的掺杂比例为0.4~0.6:0.4~0.6:2，所述锆掺杂的氧化铪层的厚度介于6纳米~10纳米。
本发明还提供一种铁电存储器的布局结构，所述布局结构包括：多个如上任意一项方案所述的铁电存储器单元，其中：沿第一方向排布的相邻两个所述铁电存储器单元共用一源区，且所述源区沿第一方向相连形成所述铁电存储器的位线BL；沿第二方向间隔排布的多个铁电存储器单元的所述选择晶体管的栅极结构沿第二方向相连作为所述铁电存储器的字线WL；沿第二方向间隔排布的多个铁电存储器单元的所述沟槽型铁电电容的上极板沿第二方向相连作为所述铁电存储器的板线PL。
本发明还提供一种铁电存储器单元的制备方法，所述制备方法包括步骤：1）提供一基底，于所述基底上制作选择晶体管，所述选择晶体管包括位于所述基底上的栅极结构和位于所述栅极结构两侧的基底中的源区和漏区；2）于所述漏区中形成沟槽；3）于所述沟槽的底部和侧壁形成下极板，于所述下极板表面形成铁电电容介质层，于所述铁电电容介质层上表面形成上极板，所述沟槽、下极板、铁电电容介质层及上极板构成沟槽型铁电电容。
可选地，步骤1）还包括于所述漏区中形成深掺杂区，后续步骤中，所述深掺杂区包围于所述沟槽型铁电电容的底部与部分侧壁区域，所述深掺杂区的掺杂类型与所述漏区的掺杂类型相同，所述深掺杂区的离子掺杂浓度大于所述漏区的离子掺杂浓度。
可选地，所述深掺杂区的掺杂浓度比所述漏区的掺杂浓度大1E14~5E15 atom/cm3。
可选地，步骤1）还包括在所述选择晶体管漏区表面形成合金结，所述合金结由金属层与所述基底合金化形成，所述合金结与所述沟槽型铁电电容的下极板连接。
可选地，步骤2）包括：2-1）通过旋涂工艺于所述基底上形成光刻胶层，通过曝光和显影工艺形成沟槽刻蚀窗口，所述沟槽刻蚀窗口的宽度介于0.18微米~0.3微米；2-2）通过刻蚀工艺在所述漏区中刻蚀出沟槽，所述沟槽的所述沟槽的宽度介于0.18微米~0.3微米，深度介于4000埃米~1微米，所述沟槽的侧壁倾角介于70度~90度。
可选地，步骤3）包括：3-1）对所述基底进行退火，退火温度介于900度~1050度，退火时间介于20分钟~120分钟；3-2）于所述沟槽的底部和侧壁形成金属层，所述金属层的厚度介于200埃米~1000埃米，所述金属层的材料包括氮化钛；3-3）通过退火使所述金属层与基底形成合金结，退火温度介于500℃~850℃，以形成下极板；3-4）于所述下极板表面形成铁电电容介质层，所述铁电电容介质层包括锆掺杂的氧化铪层，其中，锆、铪和氧的掺杂比例为0.4~0.6:0.4~0.6:2，所述锆掺杂的氧化铪层的厚度介于6纳米~10纳米；3-5）退火以激活所述锆掺杂的氧化铪层的铁电性能，退火温度介于450℃~750℃；3-6）于所述铁电电容介质层形成种子层，所述种子层的厚度介于200埃米~1000埃米，所述种子层包括氮化钛；3-7）于所述沟槽中填充上极板，所述上极板的填充厚度介于10000埃米~15000埃米，所述上极板包括金属钨；3-8）去除所述漏区表面上的多余的金属钨和种子层。
可选地，还包括步骤：于所述基底上形成绝缘介质层，于所述绝缘介质层中形成源区接触、栅极接触和板线接触，其中，所述板线接触嵌入所述上极板中，嵌入的深度介于200埃米~1000埃米。
如上所述，本发明的铁电存储器单元、其制备方法及铁电存储器的布局结构，具有以下有益效果：
本发明的铁电存储器单元，可以在铁电存储器单元缩小的情况下解决电容面积不足的问题，使电容容量扩大2-4倍，极大提升单元存储性能。
本发明可使寄生电容和互联电阻减小，提升铁电存储器单元性能。
本发明的铁电存储器单元的制备方法大大简化了后端工艺流程及金属污染风险。本发明的沟槽电容的制备放在前段工艺结束后进行，可以有效的防止前段工艺的热过程对铁电材料电容的影响。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于说明本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例。
图1显示为本发明实施例的铁电电容的电滞回线示意图。
图2显示为本发明实施例的铁电电容的电容与电压的关系曲线示意图。
图3~图10显示为本发明实施例的铁电存储器单元的制备方法各步骤所呈现的结构示意图。
图11显示为本发明实施例的铁电存储器的电路原理示意图。
图12显示为本发明实施例的铁电存储器的布局结构示意图。
图13显示为本发明实施例的沟槽型铁电电容与传统的平板电容的尺寸-电容值比值关系曲线示意图。
元件标号说明：101基底、102源区、103漏区、104栅极结构、105绝缘介质层、106源区接触、107栅极接触、200沟槽、201下极板、202铁电电容介质层、203上极板、204深掺杂区、205合金结、206板线接触、BL位线、PL板线、WL字线。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。
针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征 “之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明的铁电存储器的原理是：掺杂锆的氧化铪具有铁电效应，在介质上下电极的外电场作用下，氧化铪材料的铁畴随不同方向的电场呈现不同的极化状态，同时介质的电容会随极化态的变化而变化，从而出现电容存储电荷的数量和极性随电容的极化方向和大小的变化而变化，如图1的电滞回线所示，同时，由于材料的极化强度在撤掉外加电场的情况下依然可以保持，从而使电容器具备非易失性的电荷存储能力，实现数据存储，如图2的电容与电压的关系曲线所示。
一种铁电存储单元采用的是1T-1C的标准存储单元结构，其中的电容结构C是采用的金属层之间的平板电容，该结构类似逻辑电路中的MIM结构，这种单元结构在0.18um及以上的CMOS集成电路制造技术节点时可以完全胜任，但在更先进的工艺制程中，该微平板电容结构的电容值会随面积缩小而减小，使得存储的电荷有限，从而会让存储单元在实际工作中的性能下降甚至读取困难。
在硅衬底上下挖沟槽的技术已经被广泛应用，譬如传统的逻辑工艺用下挖沟槽来做器件之间的隔离；沟槽MOS结构来实现导通电阻（Rdson）的减小；先进DRAM工艺中利用沟槽来实现传统的电容结构从而实现动态存储功能。其中DRAM工艺中的沟槽电容是采用传统材料（非铁电）的电容，其实现的电容也是动态存储，与本发明的铁电材料存储是完全不同的。
现有技术中通常采用金属间平板电容作为存储电容，金属间平板电容的缺点较为明显，包括：
电容值无法做大的问题：在铁电材料的介质层厚度一定的情况下，平板电容的电容值取决于金属平板的面积。在先进的工艺制程中，随着平板面积的减小，该微平板电容结构的电容值会相应的减小，使得存储的电荷有限，从而会让存储单元在实际工作中的性能下降甚至读取困难。
对前端器件性能的影响：传统的类MIM金属间平板电容是在所以器件形成之后再做的，因此在制作该电容的工艺过程中，要考虑对前端器件的影响，譬如：高K值铁电材料介质层的沉积工艺，温度就不能太高；高K值铁电材料介质层的金属污染问题等。
基于以上所述，如图10所示，本实施例提供一种铁电存储器单元，所述铁电存储器单元包括：选择晶体管，包括基底101，位于所述基底101上的栅极结构104和位于所述栅极结构104两侧的基底101中的源区102和漏区103；沟槽型铁电电容，包括设置于所述漏区103中的沟槽200、形成于所述沟槽200底部和侧壁下极板201，形成于所述下极板201表面的铁电电容介质层202、以及位于铁电电容介质层202上表面的上极板203。
在一个实施例中，所述选择晶体管的漏区103表面包含有合金结205，所述合金结205由金属层与所述基底101合金化形成，所述合金结与所述沟槽型铁电电容的下极板201连接。
在一个实施例中，所述漏区103内部还形成有深掺杂区204，所述深掺杂区204包围于所述沟槽型铁电电容的底部与部分侧壁区域，所述深掺杂区204的掺杂类型与所述漏区103的掺杂类型相同，所述深掺杂区204的离子掺杂浓度大于所述漏区103的离子掺杂浓度。
在一个实施例中，所述深掺杂区204的掺杂浓度比所述漏区103的掺杂浓度大1E14~5E15 atom/cm3。所述深掺杂区204可以有效降低所述沟槽型铁电电容与选择晶体管的漏区103之间的接触电阻，提高铁电存储器单元的反应速度并降低铁电存储器单元的功耗。
在一个实施例中，所述沟槽200的宽度介于0.18微米~0.3微米，深度介于4000埃米~1微米，所述沟槽200的深度不超过所述选择晶体管的漏区103的深度，优选地，所述沟槽200的底部全部被所述漏区103所包覆，以提高接触面积。所述沟槽200的侧壁倾角介于70度~90度。优选地，所述沟槽200的侧壁倾角为80度~90度，该侧壁倾角越小，可以获得越高的电容，并且也有利于后续沟槽200的回填。
在一个实施例中，所述沟槽型铁电电容的下极板201包括合金结205，所述合金结205由金属层与所述基底101合金化形成，所述沟槽型铁电电容的上极板203填满所述沟槽，所述上极板203的材料包括种子层和金属钨。所述种子层例如可以为氮化钛。在一个实施例中，所述基底101为硅衬底。所述合金结205为金属硅化物。
在一个实施例中，所述上极板203上连接有板线接触206，所述板线接触206的一端嵌入于所述上极板203中，嵌入的深度介于200埃米~1000埃米，从而使得沟槽型铁电电容的上极板203与板线接触206形成良好接触。
在一个实施例中，所述铁电电容介质层202包括锆掺杂的氧化铪层，其中，锆、铪和氧的掺杂比例为0.4~0.6:0.4~0.6:2，以获得较优的铁电性能，提高晶体质量；所述锆掺杂的氧化铪层的厚度介于6纳米~10纳米。在一个实施例中，锆、铪和氧的掺杂比例为0.5:0.5:2，所述锆掺杂的氧化铪层的厚度为8纳米。
如图11及图12所示，图11显示为本实施例的铁电存储器的电路原理图，图12显示为本实施例的铁电存储器的布局结构图，本实施例还提供一种铁电存储器的布局结构，所述布局结构包括：多个如上任意一项方案所述的铁电存储器单元，其中：沿第一方向排布的相邻两个所述铁电存储器单元共用一源区102，且所述源区102沿第一方向相连形成所述铁电存储器的位线BL；沿第二方向间隔排布的多个铁电存储器单元的所述选择晶体管的栅极结构104沿第二方向相连作为所述铁电存储器的字线WL；沿第二方向间隔排布的多个铁电存储器单元的所述沟槽型铁电电容的上极板203沿第二方向相连作为所述铁电存储器的板线PL。本发明的沟槽型铁电电容直接设置于漏区103中，可以使铁电存储器单元结构的最小面积大幅缩减，同时，通过相邻两个铁电存储器单元的选择晶体管共用一个区域，并配置相应方向的排向，可以进一步大大缩小铁电存储器的面积，其中，本实施例的各部件和排线间距都可以随技术节点同步缩小。
如图3~图10所示，本实施例还提供一种铁电存储器单元的制备方法，所述制备方法包括步骤：
如图3~图5所示，首先进行步骤1），提供一基底101，于所述基底101上制作选择晶体管，所述选择晶体管包括位于所述基底101上的栅极结构104和位于所述栅极结构104两侧的基底101中的源区102和漏区103。
在一个实施例中，步骤1）包括：
如图3所示，进行步骤1-1），通过离子注入工艺于欲制备漏区103的区域中形成深掺杂区204，后续步骤中，所述深掺杂区204包围于所述沟槽型铁电电容的底部与部分侧壁区域，所述深掺杂区204的掺杂类型与所述漏区103的掺杂类型相同，所述深掺杂区204的离子掺杂浓度大于所述漏区103的离子掺杂浓度；
如图4所示，进行步骤1-2），制备出栅极结构104，例如，可以通过热氧化工艺形成栅介质层，通过外延工艺于栅介质层上形成多晶硅栅极，然后通过光刻工艺和刻蚀工艺制备出相应的栅极结构104；
如图5所示，接着进行步骤1-3），通过自对准工艺在栅极结构104两侧进行离子注入，形成源区102和漏区103，并进行退火工艺以激活注入的离子。所述深掺杂区204的注入离子可以在步骤1-1）进行单独退火，也可以与源区102漏区103同时退火。然后，还可以在栅极结构104两侧形成栅极侧墙。
在一个实施例中，所述深掺杂区204的掺杂浓度比所述漏区103的掺杂浓度大1E14~5E15 atom/cm3。
在一个实施例中，步骤1）还包括在所述选择晶体管漏区103表面形成合金结205，同时，在所述选择晶体管源区102、和所述栅极结构104的多晶硅栅极表面形成合金结205，如图5所示，所述合金结205由金属层与所述基底101合金化形成，所述合金结与所述沟槽型铁电电容的下极板201连接。
如图6所示，然后进行步骤2），于所述漏区103中形成沟槽200。
在一个实施例中，步骤2）包括：
步骤2-1），通过旋涂工艺于所述基底101上形成光刻胶层，通过曝光和显影工艺形成沟槽200刻蚀窗口，所述沟槽200刻蚀窗口的宽度介于0.18微米~0.3微米；
步骤2-2），通过刻蚀工艺在所述漏区103中刻蚀出沟槽200，所述沟槽200的所述沟槽200的宽度介于0.18微米~0.3微米，深度介于4000埃米~1微米，所述沟槽200的侧壁倾角介于70度~90度。
如图7~图9所示，然后进行步骤3），于所述沟槽200的底部和侧壁形成下极板201，于所述下极板201表面形成铁电电容介质层202，于所述铁电电容介质层202上表面形成上极板203，所述沟槽200、下极板201、铁电电容介质层202及上极板203构成沟槽型铁电电容。
在一个实施例中，步骤3）包括：
步骤3-1），对所述基底101进行退火，退火温度介于900度~1050度，退火时间介于20分钟~120分钟，以消除沟槽200缺陷；
步骤3-2），于所述沟槽200的底部和侧壁形成金属层，所述金属层的厚度介于200埃米~1000埃米，所述金属层的材料包括氮化钛；
步骤3-3），通过退火使所述金属层与基底101形成合金结205，退火温度介于500℃~850℃，以形成下极板201，如图7所示；
步骤3-4），于所述下极板201表面形成铁电电容介质层202，所述铁电电容介质层202包括锆掺杂的氧化铪层，其中，锆、铪和氧的掺杂比例为0.4~0.6:0.4~0.6:2，所述锆掺杂的氧化铪层的厚度介于6纳米~10纳米，如图8所示；
步骤3-5），退火以激活所述锆掺杂的氧化铪层的铁电性能，退火温度介于450℃~750℃；
步骤3-6），于所述铁电电容介质层202形成种子层，所述种子层的厚度介于200埃米~1000埃米，所述种子层包括氮化钛；
步骤3-7），于所述沟槽200中填充上极板203，所述上极板203的填充厚度介于10000埃米~15000埃米，所述上极板203包括金属钨，如图9所示；
步骤3-8），去除所述漏区103表面上的多余的金属钨和种子层。
如图10所示，最后进行步骤4），于所述基底101上形成绝缘介质层105，于所述绝缘介质层105中形成源区接触106、栅极接触107和板线接触206，其中，所述板线接触206嵌入所述上极板203中，嵌入的深度介于200埃米~1000埃米，从而使得沟槽型铁电电容的上极板203与板线接触206形成良好接触。
本发明的铁电存储器单元的制备方法大大简化了后端工艺流程及金属污染风险。本发明的沟槽电容的制备放在前段工艺结束后进行，可以有效的防止前段工艺的热过程对铁电材料电容的影响。
图13显示为本发明的沟槽型铁电电容与传统的平板电容的尺寸-电容值比值关系曲线，当本发明的沟槽型铁电电容以尺寸为0.25微米，深度为5000埃米，沟槽斜率为70度，电容的有效接触率为80%，传统平板电容的以尺寸为0.5微米（两倍的沟槽型铁电电容尺寸）时，由图13可以看出，此时本发明的沟槽型铁电电容的电容值为传统平板电容值的 2.471倍。当尺寸缩小到0.15微米时，则此时本发明的沟槽型铁电电容的电容值与传统平板的电容值的比值提高到3.021倍。本发明的铁电存储器单元，可以在铁电存储器单元缩小的情况下解决电容面积不足的问题，使电容容量扩大2-4倍，极大提升单元存储性能。
如上所述，本发明的铁电存储器单元、其制备方法及铁电存储器的布局结构，具有以下有益效果：
本发明的铁电存储器单元，可以在铁电存储器单元缩小的情况下解决电容面积不足的问题，使电容容量扩大2-4倍，极大提升单元存储性能。
本发明可使寄生电容和互联电阻减小，提升铁电存储器单元性能。
本发明的铁电存储器单元的制备方法大大简化了后端工艺流程及金属污染风险。本发明的沟槽电容的制备放在前段工艺结束后进行，可以有效的防止前段工艺的热过程对铁电材料电容的影响。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种铁电存储器单元，其特征在于，所述铁电存储器单元包括：
选择晶体管，包括基底，位于所述基底上的栅极结构和位于所述栅极结构两侧的基底中的源区和漏区；
沟槽型铁电电容，包括设置于所述漏区中的沟槽、形成于所述沟槽底部和侧壁下极板，形成于所述下极板表面的铁电电容介质层、以及位于铁电电容介质层上表面的上极板，所述漏区内部还形成有深掺杂区，所述深掺杂区包围于所述沟槽型铁电电容的底部与部分侧壁区域，所述深掺杂区的掺杂类型与所述漏区的掺杂类型相同，所述深掺杂区的离子掺杂浓度大于所述漏区的离子掺杂浓度。
2.根据权利要求1所述的铁电存储器单元，其特征在于：所述选择晶体管漏区表面包含有合金结，所述合金结由金属层与所述基底合金化形成，所述合金结与所述沟槽型铁电电容的下极板连接。
3.根据权利要求1所述的铁电存储器单元，其特征在于：所述深掺杂区的掺杂浓度比所述漏区的掺杂浓度大1E14~5E15 atom/cm3。
4.根据权利要求1所述的铁电存储器单元，其特征在于：所述沟槽的宽度介于0.18微米~0.3微米，深度介于4000埃米~1微米，所述沟槽的侧壁倾角介于70度~90度。
5.根据权利要求1所述的铁电存储器单元，其特征在于：所述沟槽型铁电电容的下极板包括合金结，所述合金结由金属层与所述基底合金化形成，所述沟槽型铁电电容的上极板填满所述沟槽，所述上极板的材料包括种子层和金属钨。
6.根据权利要求1所述的铁电存储器单元，其特征在于：所述上极板上连接有板线接触，所述板线接触的一端嵌入于所述上极板中，嵌入的深度介于200埃米~1000埃米。
7.根据权利要求1所述的铁电存储器单元，其特征在于：所述铁电电容介质层包括锆掺杂的氧化铪层，其中，锆、铪和氧的掺杂比例为0.4~0.6:0.4~0.6:2，所述锆掺杂的氧化铪层的厚度介于6纳米~10纳米。
8.一种根据权利要求1所述的铁电存储器的布局结构，其特征在于：所述布局结构包括：
多个如权利要求1~7任意一项所述的铁电存储器单元，其中：
沿第一方向排布的相邻两个所述铁电存储器单元共用一源区，且所述源区沿第一方向相连形成所述铁电存储器的位线BL；
沿第二方向间隔排布的多个铁电存储器单元的所述选择晶体管的栅极结构沿第二方向相连作为所述铁电存储器的字线WL；
沿第二方向间隔排布的多个铁电存储器单元的所述沟槽型铁电电容的上极板沿第二方向相连作为所述铁电存储器的板线PL。
9.一种铁电存储器单元的制备方法，其特征在于，所述制备方法包括步骤：
1）提供一基底，于所述基底上制作选择晶体管，所述选择晶体管包括位于所述基底上的栅极结构和位于所述栅极结构两侧的基底中的源区和漏区，于所述漏区中形成深掺杂区，所述深掺杂区的掺杂类型与所述漏区的掺杂类型相同，所述深掺杂区的离子掺杂浓度大于所述漏区的离子掺杂浓度；
2）于所述漏区中形成沟槽；
3）于所述沟槽的底部和侧壁形成下极板，于所述下极板表面形成铁电电容介质层，于所述铁电电容介质层上表面形成上极板，所述沟槽、下极板、铁电电容介质层及上极板构成沟槽型铁电电容，所述深掺杂区包围于所述沟槽型铁电电容的底部与部分侧壁区域。
10.根据权利要求9所述的铁电存储器单元的制备方法，其特征在于：所述深掺杂区的掺杂浓度比所述漏区的掺杂浓度大1E14~5E15 atom/cm3。
11.根据权利要求9所述的铁电存储器单元的制备方法，其特征在于：步骤1）还包括在所述选择晶体管漏区表面形成合金结，所述合金结由金属层与所述基底合金化形成，所述合金结与所述沟槽型铁电电容的下极板连接。
12.根据权利要求9所述的铁电存储器单元的制备方法，其特征在于，步骤2）包括：
2-1）通过旋涂工艺于所述基底上形成光刻胶层，通过曝光和显影工艺形成沟槽刻蚀窗口，所述沟槽刻蚀窗口的宽度介于0.18微米~0.3微米；
2-2）通过刻蚀工艺在所述漏区中刻蚀出沟槽，所述沟槽的宽度介于0.18微米~0.3微米，深度介于4000埃米~1微米，所述沟槽的侧壁倾角介于70度~90度。
13.根据权利要求9所述的铁电存储器单元的制备方法，其特征在于，步骤3）包括：
3-1）对所述基底进行退火，退火温度介于900度~1050度，退火时间介于20分钟~120分钟；
3-2）于所述沟槽的底部和侧壁形成金属层，所述金属层的厚度介于200埃米~1000埃米，所述金属层的材料包括氮化钛；
3-3）通过退火使所述金属层与基底形成合金结，退火温度介于500℃~850℃，以形成下极板；
3-4）于所述下极板表面形成铁电电容介质层，所述铁电电容介质层包括锆掺杂的氧化铪层，其中，锆、铪和氧的掺杂比例为0.4~0.6:0.4~0.6:2，所述锆掺杂的氧化铪层的厚度介于6纳米~10纳米；
3-5）退火以激活所述锆掺杂的氧化铪层的铁电性能，退火温度介于450℃~750℃；
3-6）于所述铁电电容介质层形成种子层，所述种子层的厚度介于200埃米~1000埃米，所述种子层包括氮化钛；
3-7）于所述沟槽中填充上极板，所述上极板的填充厚度介于10000埃米~15000埃米，所述上极板包括金属钨；
3-8）去除所述漏区表面上的多余的金属钨和种子层。
14.根据权利要求9所述的铁电存储器单元的制备方法，其特征在于，还包括步骤：于所述基底上形成绝缘介质层，于所述绝缘介质层中形成源区接触、栅极接触和板线接触，其中，所述板线接触嵌入所述上极板中，嵌入的深度介于200埃米~1000埃米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202210135470.3A CN114203708B (zh) | 2022-02-15 | 2022-02-15 | 铁电存储器单元、其制备方法及铁电存储器的布局结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210135470.3A CN114203708B (zh) | 2022-02-15 | 2022-02-15 | 铁电存储器单元、其制备方法及铁电存储器的布局结构 |
Publications (2)
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|---|---|
| CN114203708A CN114203708A (zh) | 2022-03-18 |
| CN114203708B true CN114203708B (zh) | 2022-04-19 |
Family
ID=80658959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210135470.3A Active CN114203708B (zh) | 2022-02-15 | 2022-02-15 | 铁电存储器单元、其制备方法及铁电存储器的布局结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114203708B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296535A (ja) * | 2003-03-25 | 2004-10-21 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、強誘電体メモリ、及び電子機器 |
| CN101064282A (zh) * | 2006-04-24 | 2007-10-31 | 联华电子股份有限公司 | 沟槽电容动态随机存取存储器元件及其制作方法 |
| CN111316438A (zh) * | 2017-10-17 | 2020-06-19 | 索尼半导体解决方案公司 | 半导体存储装置和电子设备 |
| CN111883533A (zh) * | 2019-05-02 | 2020-11-03 | 力晶积成电子制造股份有限公司 | 存储器结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3455097B2 (ja) * | 1997-12-04 | 2003-10-06 | 株式会社東芝 | ダイナミック型半導体記憶装置及びその製造方法 |
| JP2004335918A (ja) * | 2003-05-12 | 2004-11-25 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP5028829B2 (ja) * | 2006-03-09 | 2012-09-19 | セイコーエプソン株式会社 | 強誘電体メモリ装置の製造方法 |
| US20090096001A1 (en) * | 2007-10-15 | 2009-04-16 | Qimonda Ag | Integrated Circuit and Method of Manufacturing the Same |
-
2022
- 2022-02-15 CN CN202210135470.3A patent/CN114203708B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296535A (ja) * | 2003-03-25 | 2004-10-21 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、強誘電体メモリ、及び電子機器 |
| CN101064282A (zh) * | 2006-04-24 | 2007-10-31 | 联华电子股份有限公司 | 沟槽电容动态随机存取存储器元件及其制作方法 |
| CN111316438A (zh) * | 2017-10-17 | 2020-06-19 | 索尼半导体解决方案公司 | 半导体存储装置和电子设备 |
| CN111883533A (zh) * | 2019-05-02 | 2020-11-03 | 力晶积成电子制造股份有限公司 | 存储器结构 |
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| Publication number | Publication date |
|---|---|
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