CN114334974A - 半导体器件及其制备方法 - Google Patents

Abstract

本发明涉及一种半导体器件，包括：基底，基底上形成有选择开关晶体管；第一介质层，位于基底上，且覆盖选择开关晶体管；鳍式堆叠电容，位于第一介质层的上表面，且部分嵌入第一介质层内；鳍式堆叠电容与选择开关晶体管的漏极电连接；第二介质层，位于第一介质层的上表面，且覆盖鳍式堆叠电容；第一金属层，位于第二介质层的上表面；第一金属层至少包括板线，板线与鳍式堆叠电容电连接；第三介质层，位于第二介质层的上表面，且覆盖第一金属层；第二金属层，位于第三介质层的上表面，第二金属层包括位线，位线与选择开关晶体管的源极电连接。能够在半导体器件缩小的情况下解决电容面积不足的问题，电容容量有较可观的增加，提升单元存储性能。

Description

半导体器件及其制备方法

技术领域

本发明涉及半导体领域，特别是涉及一种半导体器件及其制备方法。

背景技术

常规的1T1C(1晶体管1电容)存储器单元需要一个晶体管和一个电容，且电容一般为平面电容。随着集成电路沿着摩尔定律微缩，常规的1T1C存储器单元会遇到无法缩小的问题，这是由于在不断微缩的情况下，特别是到0.13μm标准CMOS制造工艺以下技术节点，随着电容需要不断缩小面积，平面电容的电容值会随着面积缩小而同比例减小，过小的电容能够存储的电荷有限，电容存储电荷的数量大幅减少，使存储单元在实际工作中的性能下降，甚至读取困难。为了保证在单位微缩的情况下保持足够大的电容，需要维持较大的电容结构，这与集成电路不断缩小的发展方向是相违背的。

发明内容

基于此，有必要针对上述技术问题，提供一种半导体器件及其制备方法，其具有在不增大半导体器件整体面积的情况下增大半导体器件的电容的效果。

一种半导体器件，包括：

基底，所述基底上形成有选择开关晶体管；

第一介质层，位于所述基底上，且覆盖所述选择开关晶体管；

鳍式堆叠电容，位于所述第一介质层的上表面，且部分嵌入所述第一介质层内；所述鳍式堆叠电容与所述选择开关晶体管的漏极电连接；

第二介质层，位于所述第一介质层的上表面，且覆盖所述鳍式堆叠电容；

第一金属层，位于所述第二介质层的上表面；所述第一金属层至少包括板线，所述板线与所述鳍式堆叠电容电连接；

第三介质层，位于所述第二介质层的上表面，且覆盖所述第一金属层；

第二金属层，位于所述第三介质层的上表面，所述第二金属层包括位线，所述位线与所述选择开关晶体管的源极电连接。

通过上述技术方案，由于鳍式堆叠电容位于第一介质层的上表面，且部分嵌入第一介质层内，因此相较于传统电容，即使在基底上的垂直投影面积相同，鳍式堆叠电容的电容面积也会大于传统电容的电容面积，能够在半导体器件缩小的情况下解决电容面积不足的问题，使得电容容量有较可观的增加，极大的提升单元存储性能，同时板线和位线通过第二介质层隔开的，两者可以自由选择合适的所在层而不产生额外的寄生电容。

在其中一个实施例中，所述第一介质层内形成有若干个电容沟槽；

所述鳍式堆叠电容包括：下电极、电容介质层及上电极；所述下电极覆盖相邻所述电容沟槽之间的所述第一介质层的上表面、所述沟槽阵列外侧的部分所述第一介质层的上表面、所述电容沟槽的侧壁及底部，且与所述选择开关晶体管的漏极电连接；所述电容介质层覆盖所述下电极的上表面；所述上电极覆盖所述电容介质层的上表面。

在其中一个实施例中，所述鳍式堆叠电容的下表面呈齿状或波浪状。

在其中一个实施例中，所述鳍式堆叠电容自所述漏极的上方延伸至所述选择开关晶体管的栅极的上方。

在其中一个实施例中，所述选择开关晶体管的栅极位于所述第一介质层内，所述电容延伸入所述第一介质层内。

本发明还提供一种半导体器件的制备方法，包括：

提供基底，并于所述基底上形成选择开关晶体管；

于所述基底的上表面形成第一介质层，所述第一介质层覆盖所述选择开关晶体管；

于所述第一介质层的上表面形成鳍式堆叠电容，所述鳍式堆叠电容部分嵌入所述第一介质层内，且与所述选择开关管的漏极电连接；

于所述第一介质层的上表面形成第二介质层，所述第二介质层覆盖所述鳍式堆叠电容；

于所述第二介质层的上表面形成第一金属层，所述第一金属层至少包括板线，所述板线与所述鳍式堆叠电容电连接；

于所述第二介质层的上表面形成第三介质层，所述第三介质层覆盖所述第一金属层；

于所述第三介质层的上表面形成第二金属层，所述第二金属层包括位线，所述位线与所述选择开关晶体管的源极电连接。

在其中一个实施例中，于所述第一介质层的上表面形成鳍式堆叠电容，包括：

于所述第一介质层内形成若干个电容沟槽；

于至少一所述电容沟槽的下方形成第一互连通孔，所述第一互连通孔暴露出所述选择开关晶体管的漏极；

于所述第一互连通孔内形成第一导电插塞；

于所述电容沟槽的侧壁、所述电容沟槽的底部及所述第一介质层的上表面形成下电极材料层；

于所述下电极材料层的上表面形成电容介质材料层；

于所述电容介质层材料层的上表面形成上电极材料层；

去除部分位于所述第一介质层的上表面的所述下电极材料层、所述电容介质材料层及所述上电极材料层，以形成包括由下至上依次叠置的下电极、电容介质层及上电极的所述鳍式堆叠电容。

在其中一个实施例中，形成所述下电极材料层之后且形成所述电容介质材料层之前还包括对所得结构进行热处理。

在其中一个实施例中，所述热处理的温度包括500℃～850℃。

在其中一个实施例中，于所述第二介质层的上表面形成所述第一金属层之前还包括；

于所述第二介质层内形成第二互连通孔，并于所述第一介质层及所述第二介质层内形成第三互连通孔；所述第二互连通孔暴露出所述上电极，所述第三互连通孔暴露出所述选择开关晶体管的源极；

于所述第二互连通孔内形成第二导电插塞，并于所述第三互连通孔内形成第三导电插塞。

在其中一个实施例中，于所述第二介质层的上表面形成所述第一金属层包括：

于所述第二介质层的上表面形成第一金属材料层；

对所述第一金属材料层进行刻蚀，以得到包括所述板线及板线金属层的第一金属层；所述板线经由所述第二导电插塞与所述上电极电连接，所述板线金属层经由所述第三导电插塞与所述选择开关晶体管的源极电连接。

在其中一个实施例中，于所述第三介质层的上表面形成所述第二金属层之前还包括：

于所述第三介质层内形成第四互连通孔，所述第四互连通孔暴露出所述板线金属层；

于所述第四互连通孔内形成第四导电层插塞；所述第四导电插塞将所述板线金属层与所述位线电连接。

附图说明

图1为本发明一个实施例中半导体器件制备方法的流程图；

图2为本发明一个实施例中半导体器件展示基底的截面结构示意图；

图3为本发明一个实施例中半导体器件形成第一介质层后的截面结构示意图；

图4为本发明一个实施例中半导体器件形成电容沟槽后的截面结构示意图；

图5为本发明一个实施例中半导体器件形成第一导电插塞后的截面结构示意图；

图6为本发明一个实施例中半导体器件形成下电极材料层后的截面结构示意图；

图7为本发明一个实施例中半导体器件形成电容介质材料层后的截面结构示意图；

图8为本发明一个实施例中半导体器件形成上电极材料层后的截面结构示意图；

图9为本发明一个实施例中半导体器件形成鳍式堆叠电容后的截面结构示意图；

图10为本发明一个实施例中半导体结构形成第二介质层后的截面结构示意图；

图11为本发明一个实施例中半导体结构形成第二导电插塞和第三导电插塞后的截面结构示意图；

图12为本发明一个实施例中半导体结构形成第一金属层后的截面结构示意图；

图13为本发明一个实施例中半导体结构形成第三介质层后的截面结构示意图；

图14为本发明一个实施例中半导体结构形成位线后的截面结构示意图。

附图标记：10、基底；11、第一介质层；12、鳍式堆叠电容；121、下电极；1211、下电极材料层；122、电容介质层；1221、电容介质材料层；123、上电极；1231、上电极材料层；13、第二介质层；14、第一金属层；141、板线；142、板线金属层；15、第三介质层；16、位线；17、电容沟槽；18、第一导电插塞；19、第二导电插塞；20、第三导电插塞；21、第四导电插塞；22、源极；23、漏极；24、栅极。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

常规的1T1C(1晶体管1电容)存储器单元需要一个晶体管和一个电容，且电容一般为平面电容。随着集成电路沿着摩尔定律微缩，常规的1T1C存储器单元会遇到无法缩小的问题，这是由于在不断微缩的情况下，特别是到0.13μm标准CMOS制造工艺以下技术节点，随着电容需要不断缩小面积，平面电容的电容值会随着面积缩小而同比例减小，过小的电容能够存储的电荷有限，电容存储电荷的数量大幅减少，使存储单元在实际工作中的性能下降，甚至读取困难。为了保证在单位微缩的情况下保持足够大的电容，需要维持较大的电容结构，这与集成电路不断缩小的发展方向是相违背的。

为解决上述问题，如图1所示，本申请提供一种半导体器件的制备方法，具体包括以下步骤：

步骤S10：提供基底10，并于基底10上形成选择开关晶体管，如图2所示；

步骤S20：于基底10的上表面形成第一介质层11，第一介质层11覆盖选择开关晶体管，如图3所示；

步骤S30：于第一介质层11的上表面形成鳍式堆叠电容12，鳍式堆叠电容12部分嵌入第一介质层11内，且与选择开关管的漏极23电连接，如图9所示；

步骤S40：于第一介质层11的上表面形成第二介质层13，第二介质层13覆盖鳍式堆叠电容12，如图10所示；

步骤S50：于第二介质层13的上表面形成第一金属层14，第一金属层14至少包括板线141，板线141与鳍式堆叠电容12电连接，如图12所示；

步骤S60：于第二介质层13的上表面形成第三介质层15，第三介质层15覆盖第一金属层14，如图13所示；

步骤S70：于第三介质层15的上表面形成第二金属层，第二金属层包括位线16，位线16与选择开关晶体管的源极22电连接，如图14所示。

通过上述步骤所获得半导体器件，由于鳍式堆叠电容12位于第一介质层11的上表面，且部分嵌入第一介质层11内，因此相较于传统电容，即使在基底10上的垂直投影面积相同，鳍式堆叠电容12的电容面积也会大于传统电容的电容面积，能够在半导体器件缩小的情况下解决电容面积不足的问题，使得电容容量有较可观的增加，极大的提升单元存储性能。同时板线141和位线16通过第二介质层13隔开的，两者可以自由选择合适的所在层而不产生额外的寄生电容。

在一个可选的实施例中，具体的，对于步骤S10，基底10的材料可以为硅、锗、砷化镓、磷化铟或氮化镓等，即基底10可以为硅基底、锗基底、砷化镓基底、磷化铟基底或氮化镓基底等。在本实施例中，基底10可以为硅基底。基底10上形成有选择开关晶体管，选择开关晶体管包括栅极24、源极22及漏极23，源极22和漏极23形成于基底10内，栅极24形成于基底10上表面，且源极22和漏极23位于所述栅极24的两侧。

在一个可选的实施例中，具体的，对于步骤S20，在基底10的上表面沉积第一介质材料层，并对第一介质材料层做平坦化处理，获得第一介质层11，第一介质层11完全覆盖位于基底10及形成于基底10上的选择开关晶体管。第一介质层11材料可以为二氧化硅，并通过化学机械研磨工艺对第一介质材料层进行平坦化处理。在一个可选的实施例中，第一介质层11的厚度为3000埃-6000埃，可以为3000埃、5000埃或6000埃。

在一个可选的实施例中，对于步骤S30，具体的包括以下步骤：

步骤S301：于第一介质层11内形成若干个电容沟槽17，如图3所示；

步骤S302：于至少一电容沟槽17的下方形成第一互连通孔，第一互连通孔暴露出选择开关晶体管的漏极23；

步骤S303：于第一互连通孔内形成第一导电插塞18，如图5所示；

步骤S304：于电容沟槽17的侧壁、电容沟槽17的底部及第一介质层11的上表面形成下电极材料层1211，如图6所示；

步骤S305：于下电极材料层1211的上表面形成电容介质材料层1221，如图7所示；

步骤S306：于电容介质层122材料层的上表面形成上电极材料层1231，如图8所示；

步骤S307：去除部分位于第一介质层11的上表面的下电极材料层1211、电容介质材料层1221及上电极材料层1231，以形成包括由下至上依次叠置的下电极121、电容介质层122及上电极123的鳍式堆叠电容12，如图9所示。

具体的，首先在第一介质层11的上表面形成掩膜层，并对掩膜层进行图形化处理，基于图形化后的掩膜层刻蚀第一介质层11，以形成若干的电容沟槽17。电容沟槽17的截面可以呈矩形或三角形或圆弧形，在一个可选的实施例中，电容沟槽17沿半导体器件的宽度方向呈一列排布。在其中一个电容沟槽17的下方形成第一互连通孔，所选择的电容沟槽17可以位于选择开关晶体管的漏极23的正上方，因此竖直向下刻蚀所形成的第一互连通孔可以暴露出源极22。通过沉积工艺在第一互连通孔内形成第一导电插塞18，第一导电插塞18的材料为导电材料，可以为金属铜等。

具体的，下电极材料层1211可以通过沉积工艺形成，下电极121材料可以为氮化钛，在一个可选的实施中，下电极材料层1211的厚度为200埃-1000埃，可以为200埃、500埃或1000埃。电容介质材料层1221可以通过原子层沉积形成，电容介质材料可以为高介电常数铁电薄膜掺杂氧化铪，掺杂锆的氧化铪具有铁电效应，在上电极123和下电极121的外电场作用下，氧化铪材料的铁畴随着不同方向的电场呈现不同的极化状态；同时电容介质层122的电容会随着极化态的变化而变化，从而出现电容存储电荷的数量和极性随着电容的极化方向和大小的变化而变化。由于材料的极化强度在撤掉外加电场的情况下仍然可以保持，从而使得电容器具备非易失性的电荷存储能力，实现数据存储。在一个可选的实施例中，电容介质材料层1221的厚度为6nm-10nm，可以为6nm、8nm或10nm。上电极材料层1231可以通过沉积工艺形成，在一个可选的实施例中，上电极123材料为金属钨，上电极材料层1231完全填充电容沟槽17，并覆盖第一介质层11的上面表面。

在去除部分位于第一介质层11的上表面的下电极材料层1211、电容介质材料层1221及上电极材料层1231后，形成包括由下至上依次叠置的下电极121、电容介质层122及上电极123的鳍式堆叠电容12，鳍式堆叠电容12自漏极23的上方延伸至选择开关晶体管的栅极24的上方。具体的，鳍式堆叠电容12在基底10的上表面的正投影可以完全覆盖选择开关晶体管。在一个可选的实施例中，选择开关晶体管的栅极12位于所述第一介质层11内，而电容12延伸入第一介质层11内。电容12延伸入第一介质层11能有效的减小了电容12与选择开关晶体管的栅极12之间的距离。

在一个可选的实施例中，于步骤S304之后且于步骤S305之前还包括对所得结构进行热处理的步骤。热处理的温度包括500℃～850℃，可以为500℃、700℃或850℃。

在一个可选的实施例中，对于步骤S40，具体的，第二介质层13可以通过沉积工艺形成第二介质材料层，第二介质层13材料可以为二氧化硅、氮氧化硅、氮化硅等绝缘材质，对第二介质材料层进行平坦化处理后得到第二介质层13，在一个可选的实施例中，第二介质层13的厚度在1000埃-5000埃，可以为1000埃、3000埃或5000埃。

在一个可选的实施例中，在完成第二介质材料层的沉积后且于对第二介质材料层进行平坦化处理之前，还包括对半导体器件进行高温退火的步骤，退火温度在450℃-750℃，具体的，退火温度可以为450℃、500℃或750℃等等，退火处理的主要目的是为了激活掺杂氧化铪的铁电性能。

于步骤S40之后且于步骤S50之前，还包括以下步骤：

步骤S41：于第二介质层13内形成第二互连通孔，并于第一介质层11及第二介质层13内形成第三互连通孔；第二互连通孔暴露出上电极123，第三互连通孔暴露出选择开关晶体管的源极22；

步骤S42：于第二互连通孔内形成第二导电插塞19，并于第三互连通孔内形成第三导电插塞20，如图11所示。

具体的，于第二介质层13上表面形成掩膜层，并对掩膜层进行图形化处理，掩膜层可以为光刻胶层，图形化处理后的掩膜层暴露出部分第二介质层13，基于图形化处理后的掩膜层对第一介质层11和第二介质层13进行刻蚀，获得第二互连通孔和第三互连通孔。第二互连通孔暴露出上电极123，而第三互连通孔暴露出选择开关晶体管的源极22。通过沉积工艺于第二互连通孔内形成第二导电插塞19，并于第三互连通孔内形成第三导电插塞20。在一个可选的实施例中，第二导电插塞19和第三导电插塞20的材料为导电材料，可以为金属铜等。

在一个可选的实施例中，步骤S50包括：

步骤S501：于第二介质层13的上表面形成第一金属材料层；

步骤S502：对第一金属材料层进行刻蚀，以得到包括板线141及板线金属层142的第一金属层14；板线141经由第二导电插塞19与上电极123电连接，板线金属层142经由第三导电插塞20与选择开关晶体管的源极22电连接，如图12所示。

具体的，首先于第二介质层13上表面形成掩膜层，并对掩膜层做图形化处理，定义出板线141及板线金属层142的位置和形状。基于图像化处理后的掩膜层于第二介质层13上表面沉积形成包括板线141及金属层的第一金属层14，其中，板线141与第二导电插塞19直接接触，并通过第二导电插塞19与上电极123电连接；板线金属层142与第三导电插塞20直接接触，并通过第三导电插塞20与选择开关晶体管的源极22电连接。

在一个可选的实施例中，对于步骤S60，具体的，与第二介质层13的上表面沉积形成第三介质材料层，第三介质材料层为绝缘材料层，第三介质层15的材料可以为二氧化硅、氮氧化硅、氮化硅等。对第三介质材料层进行平坦化处理后获得第三介质层15。第三介质层15完全覆盖第一金属层14。

在一个可选的实施例中，于步骤S60之后且于步骤S70之前还包括：

步骤S61：于第三介质层15内形成第四互连通孔，第四互连通孔暴露出板线金属层142；

步骤S62：于第四互连通孔内形成第四导电插塞21；第四导电插塞21将板线金属层142与位线16电连接，如图14所示。

具体的，于第三介质层15上表面形成掩膜层，并对掩膜层进行图形化处理，掩膜层可以为光刻胶层，图形化处理后的掩膜层暴露出部分第三介质层15，基于图形化处理后的掩膜层对第三介质层15进行刻蚀，获得第四互连通孔，第四互连通孔暴露出板线金属层142。形成于第四互连通孔内的第四导电插塞21一端与板线金属层142直接接触，另一端与位线16直接接触，实现位线16与选择开关晶体管的源极22的电连接。

在一个可选的实施例中，对于步骤S70，具体的，于第三介质层15的上表面形成掩膜层，并对掩膜层图形化处理后定位出位线16的形状与位置，基于图形化处理后的掩膜层于第三介质层15上表面沉积形成位线16，位线16与第四导电插塞21直接接触。

本申请还提出一种半导体器件，如图14所示，包括：基底10，基底10上形成有选择开关晶体管；第一介质层11，位于基底10上，且覆盖选择开关晶体管；鳍式堆叠电容12，位于第一介质层11的上表面，且部分嵌入第一介质层11内；鳍式堆叠电容12与选择开关晶体管的漏极23电连接；第二介质层13，位于第一介质层11的上表面，且覆盖鳍式堆叠电容12；第一金属层14，位于第二介质层13的上表面；第一金属层14至少包括板线141，板线141与上电极123电连接；第三介质层15，位于第二介质层13的上表面，且覆盖第一金属层14；第二金属层，位于第三介质层15的上表面，第二金属层包括位线16，位线16与选择开关晶体管的源极22电连接。

在一个可选的实施例中，基底10的材料可以为硅、锗、砷化镓、磷化铟或氮化镓等，即基底10可以为硅基底、锗基底、砷化镓基底、磷化铟基底或氮化镓基底等。在本实施例中，基底10可以为硅基底。基底10上形成有选择开关晶体管，选择开关晶体管包括栅极24、源极22及漏极23，源极22和漏极23形成于基底10内，栅极24形成于基底10上表面，且源极22和漏极23位于所述栅极24的两侧。

在一个可选的实施例中，第一介质层11完全覆盖位于基底10及形成于基底10上的选择开关晶体管。第一介质层11材料可以为二氧化硅，并通过化学机械研磨工艺对第一介质材料层进行平坦化处理。在一个可选的实施例中，第一介质层11的厚度为3000埃-6000埃，可以为3000埃、5000埃或6000埃。

在一个可选的实施例中，第一介质层11内形成有若干个电容沟槽17；电容沟槽17的截面可以呈矩形或三角形或圆弧形，在一个可选的实施例中，电容沟槽17沿半导体器件的宽度方向呈一列排布。在其中一个电容沟槽17的下方形成第一互连通孔，所选择的电容沟槽17可以位于选择开关晶体管的漏极23的正上方，因此竖直向下刻蚀所形成的第一互连通孔可以暴露出源极22。通过沉积工艺在第一互连通孔内形成第一导电插塞18，第一导电插塞18的材料为导电材料，可以为金属铜等。

具体的，鳍式堆叠电容12包括：下电极121、电容介质层122及上电极123；下电极121覆盖相邻电容沟槽17之间的第一介质层11的上表面、沟槽阵列外侧的部分第一介质层11的上表面、电容沟槽17的侧壁及底部，且与选择开关晶体管的漏极23电连接；电容介质层122覆盖下电极121的上表面；上电极123覆盖电容介质层122的上表面。在一个可选的实施例中，鳍式堆叠电容12的下表面呈齿状或波浪状。在一个可选的实施例中，选择开关晶体管的栅极12位于所述第一介质层11内，而电容12延伸入第一介质层11内。电容12延伸入第一介质层11能有效的减小了电容12与选择开关晶体管的栅极12之间的距离。

在一个可选的实施中，下电极121可以通过沉积工艺形成，下电极121材料可以为氮化钛，在一个可选的实施中，下电极121的厚度为200埃-1000埃，可以为200埃、500埃或1000埃。电容介质层122可以通过原子层沉积形成，电容介质材料可以为高介电常数铁电薄膜掺杂氧化铪，掺杂锆的氧化铪具有铁电效应，在上电极123和下电极121的外电场作用下，氧化铪材料的铁畴随着不同方向的电场呈现不同的极化状态；同时电容介质层122的电容会随着极化态的变化而变化，从而出现电容存储电荷的数量和极性随着电容的极化方向和大小的变化而变化。由于材料的极化强度在撤掉外加电场的情况下仍然可以保持，从而使得电容器具备非易失性的电荷存储能力，实现数据存储。在一个可选的实施例中，电容介质层122的厚度为6nm-10nm，可以为6nm、8nm或10nm。上电极123可以通过沉积工艺形成，在一个可选的实施例中，上电极123为金属钨，上电极123完全填充电容沟槽17，并覆盖第一介质层11的上面表面。鳍式堆叠电容12自漏极23的上方延伸至选择开关晶体管的栅极24的上方。具体的，鳍式堆叠电容12在基底10的上表面的正投影可以完全覆盖选择开关晶体管。

通过上述步骤所获得半导体器件，由于鳍式堆叠电容12的下表面呈齿状或波浪状，相较于传统电容，即使在基底10上的垂直投影面积相同，鳍式堆叠电容12的电容面积也会大于传统电容的电容面积，能够在半导体器件缩小的情况下解决电容面积不足的问题，使得电容容量有较可观的增加，极大的提升单元存储性能，同时掺杂氧化铪的使用进一步的提升了半导体器件的单元存储性能，上述工艺方法工艺简单，成本低廉，且能够完美兼容标准CMOS制造工艺，同时能够有效的减小寄生电容和互联电阻，半导体器件的单元性能提升。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种半导体器件，其特征在于，包括：

基底，所述基底上形成有选择开关晶体管；

第一介质层，位于所述基底上，且覆盖所述选择开关晶体管；

鳍式堆叠电容，位于所述第一介质层的上表面，且部分嵌入所述第一介质层内；所述鳍式堆叠电容与所述选择开关晶体管的漏极电连接；

第二介质层，位于所述第一介质层的上表面，且覆盖所述鳍式堆叠电容；

第一金属层，位于所述第二介质层的上表面；所述第一金属层至少包括板线，所述板线与所述鳍式堆叠电容电连接；

第三介质层，位于所述第二介质层的上表面，且覆盖所述第一金属层；

第二金属层，位于所述第三介质层的上表面，所述第二金属层包括位线，所述位线与所述选择开关晶体管的源极电连接。

2.根据权利要求1所述的半导体器件，其特征在于，

所述第一介质层内形成有若干个电容沟槽；

所述鳍式堆叠电容包括：下电极、电容介质层及上电极；所述下电极覆盖相邻所述电容沟槽之间的所述第一介质层的上表面、所述沟槽阵列外侧的部分所述第一介质层的上表面、所述电容沟槽的侧壁及底部，且与所述选择开关晶体管的漏极电连接；所述电容介质层覆盖所述下电极的上表面；所述上电极覆盖所述电容介质层的上表面。

3.根据权利要求2所述的半导体器件，其特征在于，所述鳍式堆叠电容的下表面呈齿状或波浪状。

4.根据权利要求2所述的半导体器件，其特征在于，所述鳍式堆叠电容自所述漏极的上方延伸至所述选择开关晶体管的栅极的上方。

5.根据权利要求1所述的半导体器件，其特征在于，所述选择开关晶体管的栅极位于所述第一介质层内，所述电容延伸入所述第一介质层内。

6.一种半导体器件的制备方法，其特征在于，包括：

提供基底，并于所述基底上形成选择开关晶体管；

于所述基底的上表面形成第一介质层，所述第一介质层覆盖所述选择开关晶体管；

于所述第一介质层的上表面形成鳍式堆叠电容，所述鳍式堆叠电容部分嵌入所述第一介质层内，且与所述选择开关管的漏极电连接；

于所述第一介质层的上表面形成第二介质层，所述第二介质层覆盖所述鳍式堆叠电容；

于所述第二介质层的上表面形成第一金属层，所述第一金属层至少包括板线，所述板线与所述鳍式堆叠电容电连接；

于所述第二介质层的上表面形成第三介质层，所述第三介质层覆盖所述第一金属层；

于所述第三介质层的上表面形成第二金属层，所述第二金属层包括位线，所述位线与所述选择开关晶体管的源极电连接。

7.根据权利要求6所述的半导体器件的制备方法，其特征在于，于所述第一介质层的上表面形成鳍式堆叠电容，包括：

于所述第一介质层内形成若干个电容沟槽；

于至少一所述电容沟槽的下方形成第一互连通孔，所述第一互连通孔暴露出所述选择开关晶体管的漏极；

于所述第一互连通孔内形成第一导电插塞；

于所述电容沟槽的侧壁、所述电容沟槽的底部及所述第一介质层的上表面形成下电极材料层；

于所述下电极材料层的上表面形成电容介质材料层；

于所述电容介质层材料层的上表面形成上电极材料层；

去除部分位于所述第一介质层的上表面的所述下电极材料层、所述电容介质材料层及所述上电极材料层，以形成包括由下至上依次叠置的下电极、电容介质层及上电极的所述鳍式堆叠电容。

8.根据权利要求7所述的半导体器件的制备方法，其特征在于，形成所述下电极材料层之后且形成所述电容介质材料层之前还包括对所得结构进行热处理。

9.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述热处理的温度包括500℃～850℃。

10.根据权利要求6所述的半导体器件的制备方法，其特征在于，于所述第二介质层的上表面形成所述第一金属层之前还包括；

于所述第二介质层内形成第二互连通孔，并于所述第一介质层及所述第二介质层内形成第三互连通孔；所述第二互连通孔暴露出所述上电极，所述第三互连通孔暴露出所述选择开关晶体管的源极；

于所述第二互连通孔内形成第二导电插塞，并于所述第三互连通孔内形成第三导电插塞。

11.根据权利要求10所述的半导体器件的制备方法，其特征在于，于所述第二介质层的上表面形成所述第一金属层包括：

于所述第二介质层的上表面形成第一金属材料层；

对所述第一金属材料层进行刻蚀，以得到包括所述板线及板线金属层的第一金属层；所述板线经由所述第二导电插塞与所述上电极电连接，所述板线金属层经由所述第三导电插塞与所述选择开关晶体管的源极电连接。

12.根据权利要求6所述的半导体器件的制备方法，其特征在于，于所述第三介质层的上表面形成所述第二金属层之前还包括：

于所述第三介质层内形成第四互连通孔，所述第四互连通孔暴露出所述板线金属层；

于所述第四互连通孔内形成第四导电层插塞；所述第四导电插塞将所述板线金属层与所述位线电连接。

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