TWI817310B - 半導體裝置與其形成方法 - Google Patents

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Abstract

薄膜電晶體包括絕緣基質層，包括開口於其中；阻氫介電阻障層，連續延伸於開口的側壁與下表面上以及絕緣基質層的上表面上；閘極，位於開口中；閘極介電層與半導體金屬氧化物板的堆疊，位於絕緣基質層上的阻氫介電阻障層的水平延伸部分與閘極之上；以及源極與汲極，接觸半導體金屬氧化物板的上表面的個別部分。

Description

半導體裝置與其形成方法
本發明實施例關於含有至少一薄膜電晶體如多個薄膜電晶體的半導體結構，更特別關於含有阻氫介電阻障層的薄膜電晶體的半導體結構。
由於需在低溫下處理薄膜電晶體以避免損傷之前製作的裝置，因此對後段整合而言，以氧化物半導體製造薄膜電晶體為具有吸引力的選擇之一。舉例來說，製作條件與技術不可損傷之前製作的前段裝置或中段裝置。
本發明一實施例提供之半導體裝置，包括：絕緣基質層，包括開口於其中並位於基板上；阻氫介電阻障層，延伸於含有絕緣基質層的下表面的水平面上；閘極，位於阻氫介電阻障層上的開口中；閘極介電層與半導體金屬氧化物板的堆疊，位於絕緣基質層上的阻氫介電阻障層的水平橫向部分與閘極的上表面上；以及源極與汲極，接觸半導體金屬氧化物板的上表面的多個個別部分。
本發明一實施例提供之半導體裝置，包括：薄膜電晶體位於基板 上，其中薄膜電晶體包括：絕緣基質層，包括開口於其中並位於基板上；阻氫介電阻障層，連續延伸於含有絕緣基質層的下表面的水平面上、開口的側壁上、以及絕緣基質層的上表面上；底閘極，位於阻氫介電阻障層上的開口中；底閘極介電層與半導體金屬氧化物板的堆疊，位於絕緣基質層上的阻氫介電阻障層的水平延伸部分與底閘極的上表面之上；頂閘極介電層與頂閘極的堆疊，位於底閘極上並具有在平面圖中與底閘極重疊的區域；以及源極與汲極，接觸半導體金屬氧化物板的上表面的個別部分。
本發明一實施例提供之半導體裝置的形成方法，包括：形成絕緣基質層、阻氫介電阻障層、與閘極的組合於基板上，其中閘極位於阻氫介電阻障層的水平延伸部分上，且絕緣基質層橫向圍繞閘極；形成閘極介電層與半導體金屬氧化物板的堆疊於閘極之上以及絕緣基質層上的阻氫介電阻障層的水平延伸部分之上；以及形成源極與汲極於半導體金屬氧化物板的多個末端部分上。
B-B',C-C’:垂直平面
hd1:第一水平方向
hd2:第二水平方向
8:基板
9:半導體材料層
10:底閘極介電層
11:開口
15:底閘極
15L:閘極層
16:底閘極接點金屬襯墊
17:底閘極接點金屬填充材料部分
18:背側電極接點通孔結構
19:背側電極通孔空洞
20:半導體金屬氧化物板
30:頂閘極介電層
35:頂閘極
36:頂閘極金屬襯墊
37:頂閘極金屬填充材料部分
39:頂閘極空洞
40:薄膜電晶體層的介電材料層
42:絕緣基質層
44:阻氫介電阻障層
44A:氮化矽襯墊
44B:介電金屬氧化物襯墊
46:阻氫介電阻障蓋層
47:光阻層
48:電極層的介電材料層
51:源極空洞
52,732:源極
53:源極金屬襯墊
54:源極金屬填充材料部分
56,738:汲極
57:汲極金屬襯墊
58:汲極金屬填充材料部分
59:汲極空洞
126:第一電極
128:金屬晶種層
140:人工反鐵磁結構
146:穿隧阻障層
148:自由磁化層
150:記憶體單元
158:第二電極
601:第一介電材料層
610:第一內連線層的介電材料層
612:裝置接點通孔結構
618:第一金屬線路結構
620:第二內連線層的介電材料層
622:第一金屬通孔結構
628:第二金屬線路結構
632:第二金屬通孔結構
635:平坦絕緣間隔物層
636:蝕刻停止介電層
637:第三線路層的介電材料層
638:第三金屬線路結構
640:第四內連線層的介電材料層
648:第四金屬線路結構
650:第五內連線層的介電材料層
652:第四金屬通孔結構
658:第五金屬線路結構
700:互補式金氧半電路
701:場效電晶體
720:淺溝槽隔離結構
735:半導體通道
742:源極側的金屬半導體合金區
748:汲極側的金屬半導體合金區
750:閘極結構
752:閘極介電層
754:閘極
756:介電閘極間隔物
758:閘極蓋介電層
2910,2920,2930:步驟
圖1係本發明一實施例中，形成互補式金氧半電晶體、形成第一金屬內連線結構於下側層的介電材料層中、形成平坦絕緣間隔物層、以及視情況形成蝕刻停止介電層之後的第一例示性結構的垂直剖視圖。
圖2A係本發明第一實施例中，形成絕緣基質層之後的第一例示性結構的部分上視圖。
圖2B係第一例示性結構沿著圖2A的垂直平面B-B'的垂直剖視圖。
圖2C係第一例示性結構沿著圖2A的垂直平面C-C'的垂直剖視圖。
圖3A係本發明第一實施例中，形成開口於絕緣基質層中之後的第一例示性結構的區域的上視圖。
圖3B係第一例示性結構沿著圖3A的垂直平面B-B'的垂直剖視圖。
圖3C係第一例示性結構沿著圖3A的垂直平面C-C'的垂直剖視圖。
圖4A係本發明第一實施例中，形成阻氫介電阻障層之後的第一例示性結構的區域的上視圖。
圖4B係第一例示性結構沿著圖4A的垂直平面B-B'的垂直剖視圖。
圖4C係第一例示性結構沿著圖4A的垂直平面C-C'的垂直剖視圖。
圖5A係本發明第一實施例中，形成底閘極之後的第一例示性結構的區域的上視圖。
圖5B係第一例示性結構沿著圖5A的垂直平面B-B'的垂直剖視圖。
圖5C係第一例示性結構沿著圖5A的垂直平面C-C'的垂直剖視圖。
圖6A係本發明第一實施例中，形成底閘極介電層與半導體金屬氧化物板之後的第一例示性結構的區域的上視圖。
圖6B係第一例示性結構沿著圖6A的垂直平面B-B'的垂直剖視圖。
圖6C係第一例示性結構沿著圖6A的垂直平面C-C'的垂直剖視圖。
圖7A係本發明第一實施例中，形成阻氫介電阻障蓋層與電極層的介電材料層之後的第一例示性結構的區域的上視圖。
圖7B係第一例示性結構沿著圖7A的垂直平面B-B'的垂直剖視圖。
圖7C係第一例示性結構沿著圖7A的垂直平面C-C'的垂直剖視圖。
圖8A係本發明第一實施例中，形成源極空洞、汲極空洞、與底閘極接點通孔空洞之後的第一例示性結構的區域的上視圖。
圖8B係第一例示性結構沿著圖8A的垂直平面B-B'的垂直剖視圖。
圖8C係第一例示性結構沿著圖8A的垂直平面C-C'的垂直剖視圖。
圖9A係本發明第一實施例中，形成源極、汲極、與背側電級接點通孔結構之後的第一例示性結構的區域的上視圖。
圖9B係第一例示性結構沿著圖9A的垂直平面B-B'的垂直剖視圖。
圖9C係第一例示性結構沿著圖9A的垂直平面C-C'的垂直剖視圖。
圖10A係本發明第一實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第一例示性結構的第一其他設置的區域的上視圖。
圖10B係第一例示性結構沿著圖10A的垂直平面B-B'的垂直剖視圖。
圖10C係第一例示性結構沿著圖10A的垂直平面C-C'的垂直剖視圖。
圖11A係本發明第一實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第一例示性結構的第二其他設置的區域的上視圖。
圖11B係第一例示性結構沿著圖11A的垂直平面B-B'的垂直剖視圖。
圖11C係第一例示性結構沿著圖11A的垂直平面C-C'的垂直剖視圖。
圖12A係本發明第一實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第一例示性結構的第三其他設置的區域的上視圖。
圖12B係第一例示性結構沿著圖12A的垂直平面B-B'的垂直剖視圖。
圖12C係第一例示性結構沿著圖12A的垂直平面C-C'的垂直剖視圖。
圖13A係本發明第一實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第一例示性結構的第四其他設置的區域的上視圖。
圖13B係第一例示性結構沿著圖13A的垂直平面B-B'的垂直剖視圖。
圖13C係第一例示性結構沿著圖13A的垂直平面C-C'的垂直剖視圖。
圖14A係本發明第一實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第一例示性結構的第五其他設置的區域的上視圖。
圖14B係第一例示性結構沿著圖14A的垂直平面B-B'的垂直剖視圖。
圖14C係第一例示性結構沿著圖14A的垂直平面C-C'的垂直剖視圖。
圖15A係本發明第二實施例中，形成底閘極介電層與半導體金屬氧化物板之後的第二例示性結構的區域的上視圖。
圖15B係第二例示性結構沿著圖15A的垂直平面B-B'的垂直剖視圖。
圖15C係第二例示性結構沿著圖15A的垂直平面C-C'的垂直剖視圖。
圖16A係本發明第二實施例中，形成頂閘極介電層之後的第二例示性結構的區域的上視圖。
圖16B係第二例示性結構沿著圖16A的垂直平面B-B'的垂直剖視圖。
圖16C係第二例示性結構沿著圖16A的垂直平面C-C'的垂直剖視圖。
圖17A係本發明第二實施例中，形成阻氫介電阻障蓋層與電極層的介電材料層之後的第二例示性結構的區域的上視圖。
圖17B係第二例示性結構沿著圖17A的垂直平面B-B'的垂直剖視圖。
圖17C係第二例示性結構沿著圖17A的垂直平面C-C'的垂直剖視圖。
圖18A係本發明第二實施例中，形成源極空洞、汲極空洞、閘極空洞、與底閘極接點通孔空洞之後的第二例示性結構的區域的上視圖。
圖18B係第二例示性結構沿著圖18A的垂直平面B-B'的垂直剖視圖。
圖18C係第二例示性結構沿著圖18A的垂直平面C-C'的垂直剖視圖。
圖19A係本發明第二實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第二例示性結構的區域的上視圖。
圖19B係第二例示性結構沿著圖19A的垂直平面B-B'的垂直剖視圖。
圖19C係第二例示性結構沿著圖19A的垂直平面C-C'的垂直剖視圖。
圖20A係本發明第二實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第二例示性結構的第一其他設置的區域的上視圖。
圖20B係第二例示性結構沿著圖20A的垂直平面B-B'的垂直剖視圖。
圖20C係第二例示性結構沿著圖20A的垂直平面C-C'的垂直剖視圖。
圖21A係本發明第二實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第二例示性結構的第二其他設置的區域的上視圖。
圖21B係第二例示性結構沿著圖21A的垂直平面B-B'的垂直剖視圖。
圖21C係第二例示性結構沿著圖21A的垂直平面C-C'的垂直剖視圖。
圖22A係本發明第二實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第二例示性結構的第三其他設置的區域的上視圖。
圖22B係第二例示性結構沿著圖22A的垂直平面B-B'的垂直剖視圖。
圖22C係第二例示性結構沿著圖22A的垂直平面C-C'的垂直剖視圖。
圖23A係本發明第二實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第二例示性結構的第四其他設置的區域的上視圖。
圖23B係第二例示性結構沿著圖23A的垂直平面B-B'的垂直剖視圖。
圖23C係第二例示性結構沿著圖23A的垂直平面C-C'的垂直剖視圖。
圖24A係本發明第二實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第二例示性結構的第五其他設置的區域的上視圖。
圖24B係第二例示性結構沿著圖24A的垂直平面B-B'的垂直剖視圖。
圖24C係第二例示性結構沿著圖24A的垂直平面C-C'的垂直剖視圖。
圖25A係本發明第三實施例中，形成阻氫介電阻障層與閘極層之後的第三例示性結構的區域的上視圖。
圖25B係第三例示性結構沿著圖25A的垂直平面B-B'的垂直剖視圖。
圖25C係第三例示性結構沿著圖25A的垂直平面C-C'的垂直剖視圖。
圖26A係本發明第三實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第三例示性結構的區域的上視圖。
圖26B係第三例示性結構沿著圖26A的垂直平面B-B'的垂直剖視圖。
圖26C係第三例示性結構沿著圖26A的垂直平面C-C'的垂直剖視圖。
圖27A係本發明第三實施例中，形成源極、汲極、與背側電極接點通孔結構之後的第三例示性結構的其他設置的區域的上視圖。
圖27B係第三例示性結構沿著圖27A的垂直平面B-B'的垂直剖視圖。
圖27C係第三例示性結構沿著圖27A的垂直平面C-C'的垂直剖視圖。
圖28係本發明一實施例中，形成記憶體單元之後的例示性結構的垂直剖視圖。
圖29係本發明實施例中，製造半導體裝置所用的一般製程步驟的流程圖。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來 說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。具有相同標號的單元可指相同單元，比如具有相同材料組成與相同厚度範圍，除非另外說明。
一般而言，本發明實施例的結構與方法可用於形成含有至少一薄膜電晶體如多個薄膜電晶體的半導體結構。薄膜電晶體可形成於任何基板上，比如絕緣基板、導電基板、或半導體基板。在採用導電基板或半導體基板的實施例中，可採用至少一絕緣層以提供薄膜電晶體與下方基板之間的電性隔離。在半導體基板為單晶矽基板的實施例中，採用半導體基板的部分作為半導體通道的場效電晶體可形成於半導體基板上，且埋置於內連線層的介電層中的金屬內連線結構可形成於場效電晶體上。薄膜電晶體可形成於含有單晶半導體通道的場效電晶體之上與金屬內連線結構之上，而金屬內連線結構在此處可視作下側層的金屬內連線結構。
在本發明實施例中，可形成阻氫介電阻障層於每一半導體金屬氧化物板的底側上，其可包含個別薄膜電晶體的多晶半導體通道。具體而言，阻氫介電阻障層可位於形成底閘極所用的每一開口的側壁上。阻氫介電阻障層亦 可形成於開口形成其中的絕緣基質層的上表面上。可視情況形成阻氫介電阻障蓋層於半導體金屬氧化物板上。阻氫介電阻障層與視情況形成的阻氫介電阻障蓋層，可避免氫擴散至半導體金屬氧化物板或底閘極中，因此可避免半導體金屬氧化物板中的表面電子態改變與薄膜電晶體的電晶體特性偏移。本發明多種實施例將詳述於此。
圖1顯示本發明第一實施例中的第一例示性結構。第一例示性結構包括基板8，其可為半導體基板如市售矽基板。基板8可包含半導體材料層9，其至少位於基板8的上側部分。半導體材料層9可為基體半導體基板的表面部分，或可為絕緣層上半導體基板的頂部半導體層。在一實施例中，半導體材料層9包括單晶半導體材料如單晶矽。在一實施例中，基板8可包含單晶矽基板，其包含單晶矽材。
淺溝槽隔離結構720包括介電材料如氧化矽，其可形成於半導體材料層9的上側部分中。合適摻雜的半導體井如p型井與n型井，可形成於淺溝槽隔離結構720的一部分所橫向封閉的每一區中。場效電晶體701可形成於半導體材料層9的上表面上。舉例來說，每一場效電晶體701可包含源極732、汲極738、含有延伸於源極732與汲極738之間的基板8的表面部分的半導體通道735、以及閘極結構750。半導體通道735可包含單晶半導體材料。每一閘極結構750可包含閘極介電層752、閘極754、閘極蓋介電層758、與介電閘極間隔物756。可形成源極側的金屬半導體合金區742於每一源極732上，且可形成汲極側的金屬半導體合金區748於每一汲極738上。
在一實施例中，之後可形成記憶體單元陣列於一層介電材料層，且場效電晶體701可包含電路以提供功能如操作記憶體單元陣列。具體而言，周 邊區中的裝置可設置為控制記憶體單元陣列的程式化操作、抹除操作、與感測(讀取)操作。舉例來說，周邊區中的裝置可包含感測電路極/或程式電路。形成於半導體材料層9的上表面上的裝置可包含互補式金氧半電晶體，與視情況添加的半導體裝置(如電阻、)二極體、電容器、或類似物)，其可一起視作互補式金氧半電路700。
互補式金氧半電路700中的一或多個場效電晶體701可包含半導體通道735，其含有基板8中的半導體材料層9的一部分。若半導體材料層9包括單晶半導體材料如單晶矽，則互補式金氧半電路700中的每一場效電晶體701的半導體通道735可包含單晶半導體通道如單晶矽通道。在一實施例中，互補式金氧半電路700中的多個場效電晶體701可包含個別節點，其之後可電性連接至之後形成的個別鐵電記憶體單元的節點。舉例來說，互補式金氧半電路700中的多個場效電晶體701可包含個別的源極732或個別的汲極738，其之後可電性連接至即將形成的個別鐵電記憶體單元的節點。
在一實施例中，互補式金氧半電路700可包含程式控制電路，其設置以控制場效電晶體701的一組的閘極電壓，其用於程式化個別的鐵電記憶體單元並控制後續形成的薄膜電晶體的閘極電壓。在此實施例中，程式控制電路可設置為提供第一程式脈衝，以程式化選定的鐵電記憶體單元中的個別鐵電介電材料層成第一極化態，其中鐵電介電材料層中的電性極化方向朝向選定的鐵電記憶體單元的第一電極。程式控制電路亦可設置為提供第二程式脈衝，以程式化選定的鐵電記憶體單元中的鐵電介電材料層成第二極化態，其中鐵電介電材料層中的電性極化方向朝向選定的鐵電記憶體單元的第二電極。
在一實施例中，基板8可包含單晶矽基板，且場效電晶體701可 包含單晶矽基板的個別部分以作為半導體通道。此處所述的半導體元素指的是導電性為1.0x10-6S/cm至1.0x105S/cm的元素。此處所述的半導體材料指的是不具有電性摻質於其中時的導電性為1.0x10-6S/cm至1.0x105S/cm的材料，且在摻雜適當電性摻質時可產生導電性為1.0S/cm至1.0x105S/cm的摻雜材料。
在本發明一實施例中，場效電晶體701之後可電性連接至即將形成於場效電晶體701上且含有半導體金屬氧化物板的存取電晶體的汲極與閘極。在一實施例中，場效電晶體701的子組之後可電性連接至至少一汲極與閘極。舉例來說，場效電晶體701可包含第一字元線驅動器，其設置為經由之後形成的下側層的金屬內連線結構的第一子組施加第一閘極電壓至第一字元線。場效電晶體701亦可包含第二字元線驅動器，其設置為經由下側層的金屬內連線結構的第二子組，施加第二閘極電壓至第二字元線。此外，場效電晶體701可包含位元線驅動器，其設置為施加位元線偏電壓至之後形成的位元線。場效電晶體701亦可包含感測放大器，其設置為在讀取步驟時偵測流經位元線的電流。
之後可形成介電材料層中的多種金屬內連線結構於基板8以及其上的半導體裝置(如場效電晶體701)上。在所述例子中，介電材料層可包含第一介電材料層601(其可圍繞連接至源極與汲極的接點結構，有時可視作接點層的介電材料層)、第一內連線層的介電材料層610、與第二內連線層的介電材料層620。金屬內連線結構可包含裝置接點通孔結構612形成於第一介電材料層601中並接觸互補式金氧半電路700的個別構件、第一金屬線路結構618形成於第一內連線層的介電材料層610中、第一金屬通孔結構622形成於第二內連線層的介電材料層620的下側部分中、以及第二金屬線路結構628形成於第二內連線層的介電材料層620的上側部分中。
每一介電材料層(601,610,620)可包含介電材料如未摻雜的矽酸鹽玻璃、摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔型態、或上述之組合。每一金屬內連線結構(612,618,622,628)可包含至少一導電材料，其可為金屬襯墊(如金屬氮化物或金屬碳化物)與金屬填充材料的組合。每一金屬襯墊可包含氮化鈦、氮化鉭、氮化鎢、碳化鈦、碳化鉭、或碳化鎢，且每一金屬填充材料部分可包含鎢、銅、鋁、鈷、釕、鉬、鉭、鈦、上述之合金、及/或上述之組合。亦可採用其他合適的金屬襯墊與金屬填充材料，此亦屬本發明實施例的範疇。在一實施例中，可由雙鑲嵌製程形成第一金屬通孔結構622與第二金屬線路結構628以作為積體線路與通孔結構。介電材料層(601,610,620)在此處可視作下側層的介電材料層。形成於下側層的介電材料層中的金屬內連線結構(612,618,622,628)在此處可視作下側層的金屬內連線結構。
雖然本發明實施例形成薄膜電晶體於第二內連線層的介電材料層620上，但本發明實施例亦可形成記憶體單元陣列於不同的金屬內連線層。此外，雖然本發明的實施例採用半導體基板作為基板8，但此處所述的實施例亦可採用絕緣基板或導電基板作為基板8。
在形成薄膜電晶體陣列或鐵電記憶體單元陣列之前形成的所有介電材料層的組，可一起視作下側層的介電材料層(601,610,620)。形成於下側層的介電材料層(601,610,620)所有組的金屬內連線結構，可視作第一金屬內連線結構(612,618,622,628)。一般而言，形成於至少一下側層的介電材料層(601,610,620)中的第一金屬內連線結構(612,618,622,628)，可形成於基板8中的半導體材料層9上。
在本發明一實施例中，之後可形成薄膜電晶體於含有下側層的介 電材料層(601,610,620)與第一金屬內連線結構(612,618,622,628)的金屬內連線層之上的金屬內連線層中。在一實施例中，厚度一致的平坦介電材料層可形成於下側層的介電材料層(601,610,620)上。平坦介電材料層在此處可視作平坦絕緣間隔物層635。平坦絕緣間隔物層635包括介電材料如未摻雜的矽酸鹽玻璃、摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、或多孔介電材料，且其沉積方法可為化學氣相沉積。平坦絕緣間隔物層635的厚度可為20nm至300nm，但亦可採用較小或較大的厚度。
一般而言，內連線層的介電層(如下側層的介電材料層(601,610,620))含有金屬內連線結構(如第一金屬內離線結構(612,618,622,628))於其中，且可形成於半導體裝置上。平坦絕緣間隔物層635可形成於內連線層的介電層上。
蝕刻停止介電層636可視情況形成於平坦絕緣間隔物層635上。蝕刻停止介電層636包括蝕刻停止介電材料，以在後續的非等向蝕刻製程時對蝕刻化學劑提供高蝕刻抗性。非等向蝕刻製程可蝕刻之後沉積於蝕刻停止介電層636上的介電材料。舉例來說，蝕刻停止介電層636可包含碳氮化矽、氮化矽、氮氧化矽、或介電金屬氧化物如氧化鋁。其他合適的蝕刻停止材料亦屬本發明實施例的範疇中。蝕刻停止介電層636的厚度可為2nm至40nm，比如4nm至20nm，但亦可採用較小或較大的厚度。
如圖2A至2C所示的第一例示性結構的區域，對應之後形成薄膜電晶體於其中的區域。雖然本發明以單一的薄膜電晶體做說明，但應理解可同時形成多個薄膜電晶體於本發明的任何例示性結構中。
絕緣基質層42可形成於平坦絕緣間隔物層635與視情況形成的蝕 刻停止介電層636上。絕緣基質層42可包含介電材料如未摻雜的矽酸鹽玻璃、摻雜矽酸鹽玻璃、有機矽酸鹽玻璃、或多孔介電材料，且其沉積方法可為化學氣相沉積。絕緣基質層42的厚度可為20nm至300nm，但亦可採用較小或較大的厚度。之後可形成多個薄膜電晶體於絕緣基質層42上。在一實施例中，可沿著第一水平方向hd1與第二水平方向hd2配置多個薄膜電晶體，且第一水平方向hd1可垂直於第二水平方向hd2。
如圖3A至3C所示，可形成光阻層47於絕緣基質層42的上表面上，並微影圖案化光阻層47以形成開口於所示區域中。在一實施例中，開口可為矩形開口，其具有沿著第一水平方向hd1的一對寬度方向的側壁，以及沿著第二水平方向hd2的一對長度方向的側壁。可進行非等向蝕刻製程，以將光阻層47中的開口轉移至絕緣基質層42的上側部分中。開口11可形成於絕緣基質層42的上側部分中。開口11亦可視作底部閘極開口。
在一實施例中，開口11沿著第一水平方向hd1的寬度可為20nm至300nm，但亦可採用較小或較大的寬度。在一實施例中，開口11沿著第二水平方向hd2的長度可為30nm至3000nm，但亦可採用較小或較大的長度。開口11的深度可與絕緣基質層42的厚度相同。因此可露出視情況形成的蝕刻停止介電層636的上表面，或平坦絕緣間隔物層635的上表面(在未採用蝕刻停止介電層636的實施例中)。之後可移除光阻層47，且移除方法可為灰化。
如圖4A至4C所示，阻氫介電阻障層44可形成於絕緣基質層42、平坦絕緣間隔物層635、與視情況形成的蝕刻停止介電層636上。阻氫介電阻障層44包含的介電材料，可阻擋氫擴散穿過阻氫介電阻障層44。為了提供連續阻氫結構，阻氫介電阻障層44可連續延伸於開口11的下表面與側壁上以及絕緣基質 層42的上表面上。
在一實施例中，阻氫介電阻障層44包含及/或由下列材料所組成：韓介電金屬氧化物材料的介電金屬氧化物襯墊。阻氫介電阻障層44的介電金屬氧化物襯墊可沉積於開口11的下表面與側壁上，以及絕緣基質層42的上表面上。在一實施例中，阻氫介電阻障層44的介電金屬氧化物襯墊可直接沉積於絕緣基質層42的物理露出表面上，以及蝕刻停止介電層636的物理露出表面上(或平坦絕緣間隔物層635的物理露出表面上，若實施例不採用蝕刻停止介電層)。
在一實施例中，阻氫介電阻障層44的介電金屬氧化物襯墊可為及/或包括氧化鋁或介電過渡金屬氧化物。在一實施例中，阻氫介電阻障層44基本上可為及/或包括氧化鋁、氧化鉻、氧化鈦、氧化釔、氧化鋯、氧化鑭、氧化鉿、氧化鉭、上述之化合物、上述之勻相混合物、或上述之層狀堆疊。在一實施例中，阻氫介電阻障層44包括及/或由下列材料所組成：氧化鋁、氧化鉻、氧化鉿、上述之勻相混合物、與上述之層狀堆疊。在一實施例中，阻氫介電阻障層44包含及/或基本上由下列材料所組成：氧化鉻、氧化鉿、上述之勻相混合物、與上述之層狀堆疊。在一實施例中，阻氫介電阻障層44包含及/或基本上由下列材料所組成：氧化鋁。一般而言，可最佳化阻氫介電阻障層44，端視相鄰的介電材料層如絕緣基質層42中殘留的氫含量而定。在絕緣基質層42的沉積方法為原子層沉積的實施例中，阻氫介電阻障層44的厚度可較小。在絕緣基質層42的沉積方法為化學氣相沉積的實施例中，阻氫介電阻障層44的厚度可較大。
阻氫介電阻障層44的沉積方法可為物理氣相沉積、化學氣相沉積、原子層沉積、或上述之組合。在一實施例中，阻氫介電阻障層44的沉積方法可為物理氣相沉積，以減少在沉積製程時摻入阻氫介電阻障層中的殘留氫原 子含量。阻氫介電阻障層44可為順應性，比如始終具有相同厚度。在一些實施例中，可進行化學氣相沉積或原子層沉積製程以形成一些材料，因這些製程可提供順應性且較佳的厚度控制。然而在其他實施例中，可進行物理氣相沉積製程以形成一些其他材料，因為可避免摻入來自前驅物氣體的氫。在本發明一實施例中，可選擇阻氫介電阻障層44的厚度，使阻氫介電阻障層44具有阻氫阻障層的效果。舉例來說，若阻氫介電阻障層44由氧化鋁所組成，則阻氫介電阻障層44的厚度可為至少10nm，較佳為至少12nm，比如15nm或更大，以有效地作為阻氫結構。在一實施例中，阻氫介電阻障層44由氧化鋁所組成，且阻氫介電阻障層44的厚度可為10nm至50nm，比如12nm至35nm及/或15nm至25nm。一般而言，阻氫介電阻障層44可包含上述的介電金屬氧化物材料的一或多者，且其厚度可為10nm至50nm，比如12nm至35nm及/或15nm至25nm。
如圖5A至5C所示，可沉積至少一導電材料於開口11的其餘體積中。舉例來說，至少一導電材料可包含金屬阻障襯墊材料(比如氮化鈦、氮化鉭、及/或氮化鎢)與金屬填充材料(比如銅、鎢、鉬、鈷、釕、或類似物)。亦可採用本發明實施例範疇中的其他合適金屬襯墊與金屬填充材料。可由平坦化製程如化學機械研磨製程及/或凹陷蝕刻製程，自含有阻氫介電阻障層44的上表面的水平面上移除至少一導電材料的多餘部分。底閘極15可形成於開口11中。平坦化製程可採用化學機械研磨製程或凹陷蝕刻製程。底閘極15的上表面亦可在相同水平面中，如同阻氫介電阻障層44的最頂部表面。在一實施例中，絕緣基質層42上的阻氫介電阻障層44的水平延伸部分，可與底閘極15之下(並接觸底閘極15的下表面)的阻氫介電阻障層44的水平延伸部分具有相同厚度。其他實施例在平坦化製程時，可一起薄化絕緣基質層42上的阻氫介電阻障層44的水平延伸部 分。在此實施例中，絕緣基質層42上的阻氫介電阻障層44的水平延伸部分，可比底閘極15之下(且接觸底閘極15的下表面)的阻氫介電阻障層44的水平延伸部分薄。一般而言，絕緣基質層42上的阻氫介電阻障層44的水平延伸部分的厚度可為10nm至50nm。
如圖6A至6C所示，連續底閘極介電層與連續半導體金屬氧化物層之後可沉積於阻氫介電阻障層44與底閘極15上，以作為連續材料層。連續底閘極介電層形成於阻氫介電阻障層44與底閘極15上的方法，可為沉積至少一閘極介電材料。閘極介電材料可包含但不限於氧化矽、氮氧化矽、介電金屬氧化物(如氧化鋁、氧化鉿、氧化釔、氧化鑭、或類似物)、或上述之堆疊。其他合適的介電材料亦屬本發明實施例的範疇中。閘極介電材料與阻氫介電阻障層44不同。閘極介電材料的沉積方法可為原子層沉積或化學氣相沉積。連續底閘極介電層的厚度可為1nm至12nm，比如2nm至6nm，但亦可採用更小或更大的厚度。
連續半導體金屬氧化物層可沉積於連續底閘極介電層上。在一實施例中，半導體材料包括的材料一旦摻雜合適的電性摻質(如p型摻質或n型摻質)，其導電性為1.0S/m至1.0x105S/m。用於連續半導體金屬氧化物層的例示性半導體材料，包含但不限於銦鎵鋅氧化物、銦鎢氧化物、銦鋅氧化物、銦錫氧化物、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦、摻雜氧化鎘、與自其衍生的多種其他摻雜變化。其他合適的半導體材料亦屬本發明實施例的範疇中。在一實施例中，連續半導體金屬氧化物層的半導體材料可包含銦鎵鋅氧化物。
連續半導體金屬氧化物層可包含多晶半導體材料或非晶半導體材料(之後可退火成平均晶粒尺寸較大的多晶半導體材料)。連續半導體金屬氧化物層的沉積方法可為物理氣相沉積，但亦可採用其他合適的沉積製程。連續半 導體金屬氧化物層的厚度可為1nm至100nm，比如2nm至50nm及/或4nm至15nm，但亦可採用較小或較大的厚度。
可形成光阻層(未圖示)於連續半導體金屬氧化物層上，且可微影圖案化光阻層以形成分開的圖案化光阻材料部分，其可沿著第一水平方向hd1跨過個別的底閘極15。在一實施例中，光阻層的每一圖案化部分可具有矩形或圓潤化矩形的水平剖面形狀。可進行非等向蝕刻製程，使光阻層層裝的圖案轉移至連續半導體金屬氧化物層與連續底閘極介電層。連續的半導體金屬氧化物層的每一圖案化部分，包含半導體金屬氧化物板20。連續的底閘極介電層的每一圖案化部分，包含底閘極介電層10。
在一實施例中，每一半導體金屬氧化物板20可具有矩形或圓潤化矩形的水平剖面形狀。在一實施例中，每一半導體金屬氧化物板20沿著第一水平方向hd1的橫向尺寸可為60nm至1000nm，比如100nm至300nm，但亦可採用較小或較大的橫向尺寸。在一實施例中，每一半導體金屬氧化物板20沿著第二水平方向hd2的橫向尺寸可為20nm至500nm，比如40nm至250nm，但亦可採用較小或較大的尺寸。每一半導體金屬氧化物板20沿著第一水平方向hd1的橫向尺寸與沿著第二水平方向hd2的橫向尺寸的比例，可為0.5至4，比如1至2，但亦可採用較小或較大的比例。一般而言，底閘極15、底閘極介電層10、與半導體金屬氧化物板20的垂直堆疊，可形成於基板8之上的下側層的介電材料層(601,610,620)上。底閘極介電層10與半導體金屬氧化物板20的側壁可垂直地一致，比如可位於相同的垂直平面中。之後可移除光阻層，且移除方法可為灰化。
如圖7A至7C所示，可形成阻氫介電阻障蓋層46於半導體金屬氧化物板20上。阻氫介電阻障蓋層46可包含阻氫介電阻障層44所用的任何介電材 料。為了提供連續的阻氫結構，阻氫介電阻障蓋層46可連續延伸於半導體金屬氧化物板20的上表面與側壁上以及底閘極介電層10的側壁上，並直接位於阻氫介電阻障層44的上表面的物理露出部分上。
在一實施例中，阻氫介電阻障蓋層46包括及/或由下列材料所組成：含有介電金屬氧化物材料的介電金屬氧化物襯墊。阻氫介電阻障蓋層46的介電金屬氧化物襯墊，可直接沉積於半導體金屬氧化物板20、底閘極介電層10、與底閘極15的物理露出表面上。
在一實施例中，阻氫介電阻障蓋層46的介電金屬氧化物襯墊包含及/或由下列材料所組成：氧化鋁與介電過渡金屬氧化物。在一實施例中，阻氫介電阻障蓋層46包含及/或由下列材料所組成：氧化鋁、氧化鉻、氧化鈦、氧化釔、氧化鋯、氧化鑭、氧化鉿、氧化鉭、上述之化合物、上述之勻相混合物、以及上述之層狀堆疊。在一實施例中，阻氫介電阻障蓋層46包含及/或實質上由下列材料所組成：氧化鋁、氧化鉻、氧化鉿、上述之勻相混合物、以及上述之層狀堆疊。在一實施例中，阻氫介電阻障蓋層46包含及/或實質上由下列材料所組成：氧化鉻、氧化鉿、上述之勻相混合物、以及上述之層狀堆疊。在一實施例中，阻氫介電阻障蓋層46包含及/或實質上由下列材料所組成：氧化鋁。
阻氫介電阻障蓋層46的沉積方法可為物理氣相沉積、化學氣相沉積、原子層沉積、或上述之組合。阻氫介電阻障蓋層46可為順應性，比如始終具有相同厚度。在本發明一實施例中，可選擇阻氫介電阻障蓋層46的厚度，使阻氫介電阻障蓋層46可有效作為阻氫阻障蓋層。舉例來說，若阻氫介電阻障蓋層46由氧化鋁所組成，則阻氫介電阻障蓋層46的厚度可為至少10nm，較佳為至少12nm，比如15nm或更多，以有效作為阻氫蓋結構。在一實施例中，阻氫介 電阻障蓋層46由氧化鋁所組成，且阻氫介電阻障蓋層46的厚度可為10nm至50nm，比如12nm至35nm及/或15nm至25nm。一般而言，阻氫介電阻障蓋層46可包含一或多種任何上述的介電金屬氧化物材料，且其厚度可為10nm至50nm，比如12nm至35nm及/或15nm至25nm。
介電材料層可沉積於阻氫介電阻障蓋層46上。介電材料層在此處可視作電極層的介電材料層48。電極層的介電材料層48包含介電材料如未摻雜的矽酸鹽玻璃、摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、或上述之堆疊。可視情況平坦化電極層的介電材料層48，以提供平坦的上表面。電極層的介電材料層48自阻氫介電阻障蓋層46的一部分(不具有任何區域與半導體金屬氧化物板20重疊的部分)之上表面量測的厚度可為100nm至1000nm，比如200nm至500nm，但亦可採用較小或較大的厚度。絕緣基質層42、阻氫介電阻障層44、阻氫介電阻障蓋層46、與電極層的介電材料層48的一組在此處可視作薄膜電晶體層的介電材料層40，比如位於薄膜電晶體層的介電材料層。
如圖8A至8C所示，可形成光阻層(未圖示)於薄膜電晶體層的介電材料層40上，且可微影圖案化光阻層以形成分開的開口於其中。可由至少一蝕刻製程將光阻層中的分開開口圖案轉移至電極層的介電材料層48與阻氫介電阻障蓋層46，以形成源極空洞51、汲極空洞59、與背側電極接點通孔空洞19。至少一蝕刻製程可包含第一非等向蝕刻製程，其蝕刻電極層的介電材料層48的材料，且對阻氫介電阻障蓋層46的材料具有選擇性。至少一蝕刻製程亦可包含等向蝕刻製程或第二非等向蝕刻製程，其蝕刻阻氫介電阻障蓋層46的材料，且對半導體金屬氧化物板20的材料具有選擇性。
源極空洞51與汲極空洞59可形成於半導體金屬氧化物板20的兩 端，且可沿著第一水平方向hd1彼此橫向分隔。在一實施例中，每一源極空洞51與汲極空洞59的底部可物理露出沿著第二水平方向hd2橫向延伸的半導體金屬氧化物板20的末端側壁，以及沿著第一水平方向hd1橫向延伸的半導體金屬氧化物板20的一對側壁部分。在一實施例中，每一源極空洞51與汲極空洞59的底部可物理露出沿著第二水平方向hd2橫向延伸的底閘極介電層10的末端側壁，以及沿著第一水平方向hd1橫向延伸的底閘極介電層10的一對側壁部分。每一源極空洞51與汲極空洞59的底部可物理露出半導體金屬氧化物板20的上表面的矩形部分。背側電極接點通孔空洞19的底部可物理露出底閘極15的上表面。之後可移除光組層，且移除方法可為灰化。
如圖9A至9C所示，可沉積至少一導電材料於空洞(51,19,59)之中與薄膜電晶體層的介電材料層40上。至少一導電材料可包含金屬襯墊材料與金屬填充材料。金屬襯墊材料可包含導電金屬氮化物或導電金屬碳化物，比如氮化鈦、氮化鉭、氮化鎢、碳化鈦、碳化鉭、及/或碳化鎢。金屬填充材料可包含鎢、銅、鋁、鈷、釕、鉬、鉭、鈦、上述之合金、及/或上述之組合。亦可採用本發明實施例範疇中的其他合適材料。
可由平坦化製程如化學機械研磨製程及/或凹陷蝕刻製程，自含有薄膜電晶體層的介電材料層40的上表面之水平面上，移除至少一導電材料的多餘部分。可採用其他合適的平坦化製程。填入源極空洞51的至少一導電材料的每一保留部分構成源極52。填入汲極空洞59的至少一導電材料的每一保留部分構成汲極56。填入背側電極接點通孔空洞19的至少一導電材料的每一保留部分構成背側電極接點通孔結構18，其接觸底閘極15的上表面。
在一實施例中，每一源極52可包含源極金屬襯墊53，其為金屬襯 墊材料的保留部分。每一源極52亦可包含源極金屬填充材料部分54，其為金屬填充材料的保留部分。每一汲極56可包含汲極金屬襯墊57，其為金屬襯墊材料的保留部分。每一汲極56亦可包含汲極金屬填充材料部分58，其為金屬填充材料的保留部分。每一背側電極接點通孔結構18可包含底閘極接點金屬襯墊16，其為金屬襯墊材料的保留部分。每一背側電極接點通孔結構18亦可包含底閘極接點金屬填充材料部分，其為金屬填充材料的保留部分。
半導體金屬氧化物板20與電極結構(52,15,56)的一組可形成於薄膜電晶體層的介電材料層40中。源極52、汲極56、與背側電極接點通孔結構18的上表面可在含有薄膜電晶體層的介電材料層40的上表面的水平面中(或與此水平面共平面)。
如圖10A至10C所示，可省略阻氫介電阻障蓋層46，以自圖9A至9C所示的第一例示性結構衍生出本發明第一實施例的第一例示性結構的第一其他設置。在此實施例中，電極層的介電材料層48可直接形成於半導體金屬氧化物板20上，以及底閘極介電層10、底閘極15、與阻氫介電阻障層44的物理露出表面上。
如圖11A至11C所示，可採用阻氫介電阻障層44所用的層狀堆疊，以自圖9A至9C的第一例示性結構衍生出本發明第一實施例的第一例示性結構的第二其他設置。在此實施例中，阻氫介電阻障層44可包含層狀堆疊，其由下至上可包含氮化矽襯墊44A與介電金屬氧化物襯墊44B。氮化矽襯墊44A包括及/或可為氮化矽，且其厚度可為2nm至20nm如2nm至10nm。氮化矽襯墊44A與半導體金屬氧化物板20垂直地隔有介電金屬氧化物襯墊44B，以避免形成電荷捕獲態。氮化矽襯墊44A與半導體金屬氧化物板20垂直地隔有介電金屬氧化物襯墊 44B，以避免形成店和捕獲態。介電金屬氧化物襯墊層44B可包含任何介電金屬氧化物材料，如圖4A至4C所示的上述阻氫介電阻障層44所用的介電金屬氧化物。
在本發明一實施例中，可選擇介電金屬氧化物襯墊44B的厚度，使介電金屬氧化物襯墊44B可有效作為阻氫阻障層。舉例來說，若介電金屬氧化物襯墊44B由氧化鋁所組成，則介電金屬氧化物襯墊44B的厚度可為至少10nm，且較佳為至少15nm或更大以有效作為阻氫結構。在一實施例中，介電金屬氧化物襯墊44B由氧化鋁所組成，且介電金屬氧化物襯墊44B的厚度可為10nm至50nm，比如12nm至35nm及/或15nm至25nm。一般而言，介電金屬氧化物襯墊44B包含一或多種任何上述的介電金屬氧化物材料，且其厚度可為10nm至50nm，比如12nm至35nm及/或15nm至25nm。在一實施例中，形成底閘極15的平坦化製程可對介電金屬氧化物襯墊44B的材料具有選擇性，使介電金屬氧化物襯墊44B覆蓋底閘極介電層10的區域之外的氮化矽襯墊44A的水平延伸部分且位於其上。
如圖12A至12C所示，可省略阻氫介電阻障蓋層46，以自圖11A至11C所示的第一例示性結構的第二其他設置衍生出本發明第一實施例的第一例示性結構的第三其他設置。在此實施例中，電極層的介電材料層48可直接形成於半導體金屬氧化物板20上，以及底閘極介電層10、底閘極15、與阻氫介電阻障層44的物理露出表面上。
如圖13A至13C所示，可採用阻氫介電阻障層44所用的層狀堆疊，以自圖9A至9C的第一例示性結構衍生出本發明第一實施例的第一例示性結構的第四其他設置。在此實施例中，阻氫介電阻障層44包含的層狀堆疊由下至上可包含介電金屬氧化物襯墊44B與氮化矽襯墊44A。介電金屬氧化物襯墊44B可包 含圖4A至4C所示的阻氫介電阻障層44的介電金屬氧化物襯墊所用的任何介電金屬氧化物材料。氮化矽襯墊44A包含及/或基本上由下列材料所組成：氮化矽，且其厚度可為2nm至20nm，比如2nm至10nm。
在形成底閘極15的平坦化製程時，可移除絕緣基質層42上的氮化矽襯墊44A的水平延伸部分。舉例來說，用於形成底閘極15的平坦化製程可包含化學機械研磨步驟，其可在研磨底閘極15的至少一金屬材料時，一起移除氮化矽襯墊44A的水平延伸部分。在化學機械研磨製程之後，可物理露出底閘極15的區域之外的介電金屬氧化物襯墊44B的水平延伸部分的上表面。底閘極介電層10、源極52、汲極56、與阻氫介電阻障蓋層46可直接形成於介電金屬氧化物襯墊44B的上表面上。氮化矽襯墊44A與底閘極介電層10之間的接點，可最小化成沿著第二水平方向hd2橫向延伸的兩個帶狀物。
之後可進行圖5A至9C的製程步驟，以形成第一例示性結構的第四其他設置，如圖13A至13C所示。
如圖14A至14C所示，可省略阻氫介電阻障蓋層46，以自圖13A至13C所示的第一例示性結構的第四其他設置衍生出本發明第一實施例的第一例示性結構的第五其他設置。在此實施例中，電極層的介電材料層48可直接形成於半導體金屬氧化物板20上，以及底閘極介電層10、底閘極15、與阻氫介電阻障層44的物理露出表面上。
圖15A至15C顯示本發明第二實施例的第二例示性結構。圖15A至15C的第二例示性結構可與圖6A至6C的第一例示性結構相同。
如圖16A至16C所示，可沉積含有閘極介電材料的連續頂閘極介電層，並施加及圖案化光阻層於連續頂閘極介電層上，並將光阻層中的圖案轉移 至連續頂閘極介電層中，以形成頂閘極介電層30。可由選擇性蝕刻製程移除連續頂閘極介電層的未遮罩部分，其可蝕刻連續頂閘極介電層的材料，並對半導體金屬氧化物板20的材料具有選擇性。選擇性蝕刻製程可包含等向蝕刻製程或非等向蝕刻製程。之後可移除光阻層，且移除方法可為灰化製程。
頂閘極介電層30沿著第二水平方向hd2跨過半導體金屬氧化物板20。頂閘極介電層30可包含底閘極介電層10所用的任何材料，且其厚度可為1nm至12nm如2nm至6nm，但亦可採用較小或較大的厚度。
如圖17A至17C所示，可進行圖7A至7C的製程步驟，以形成阻氫介電阻障蓋層46與電極層的介電材料層48。絕緣基質層42、阻氫介電阻障層44、阻氫介電阻障蓋層46、與電極層的介電材料層48的一組在此處可視作薄膜電晶體層的介電材料層40，比如在薄膜電晶體層的介電材料層。
如圖18A至18C所示，可進行圖8A至8C的製程步驟，並調整光阻層中的開口圖案以形成源極空洞51、汲極空洞59、背側電極接點通孔空洞19、與頂閘極空洞39。每一源極空洞51、汲極空洞59、與背側電極接點通孔空洞19可具有相同的幾何形狀，如圖8A至8C的第一例示性結構所示。頂閘極空洞39可形成於頂閘極介電層30的區域中。在一實施例中，頂閘極空洞39可沿著第二水平方向hd2跨過半導體金屬氧化物板20，且具有沿著第一水平方向hd1的一致寬度。
源極空洞51與汲極空洞59可形成於半導體金屬氧化物板20的兩端，且可沿著第一水平方向hd1彼此橫向分隔。在一實施例中，每一源極空洞51與汲極空洞59的底部，可物理露出沿著第二水平方向hd2橫向延伸的半導體金屬氧化物板20的末端側壁，以及沿著第一水平方向hd1橫向延伸的半導體金屬氧化 物板20的一對側壁部分。在一實施例中，每一源極空洞51與汲極空洞59的底部，可物理露出沿著第二水平方向hd2橫向延伸的底閘極介電層10的末端側壁，以及沿著第一水平方向hd1橫向延伸的底閘極介電層10的一對側壁部分。每一源極空洞51與汲極空洞59的底部可物理露出半導體金屬氧化物板20的上表面的矩形部分。背側電極接點通孔空洞19的底部可物理露出底閘極15的上表面。之後可移除光阻層，且移除方法可為灰化。
如圖19A至19C所示，可進行圖9A至9C的製程步驟以沉積至少一導電材料於空洞(51,19,39,59)之中與薄膜電晶體層的介電材料層40之上，並自含有薄膜電晶體層的介電材料層40的上表面的水平面上移除至少一導電材料的多餘部分。填入源極空洞51的至少一導電材料的每一保留部分構成源極52。填入汲極空洞59的至少一導電材料的每一保留部分構成汲極56。填入背側電極接點通孔空洞19的至少一導電材料的每一保留部分構成背側電極接點通孔結構18，其接觸底電極15的上表面。填入頂閘極空洞的至少一導電材料的每一保留部分構成頂閘極35。
在一實施例中，每一源極52可包含源極金屬襯墊53如金屬襯墊材料的保留部分，以及源極金屬填充材料部分54如金屬填充材料的保留部分。每一汲極56可包含汲極金屬襯墊57如金屬襯墊材料的保留部分，以及汲極金屬填充材料部分58如金屬填充材料的保留部分。每一背側電極接點通孔結構18可包含底閘極接點金屬襯墊16，其為金屬襯墊材料的保留部分。每一背側電極接點通孔結構18亦可包含底閘極接點金屬填充材料部分17，其為金屬填充材料的保留部分。每一頂閘極35可包含頂閘極金屬襯墊36，其為金屬襯墊材料的保留部分。每一頂閘極35亦可包含頂閘極金屬填充材料部分37，其為金屬填充材料的 保留部分。
半導體金屬氧化物板20與電極結構(52,15,35,56)的一組可形成於薄膜電晶體層的介電材料層40中。源極52、汲極56、頂閘極35、與背側電極接點通孔結構18的上表面，可位於含有薄膜電晶體層的介電材料層40的上表面的水平面中(比如與此水平面共平面)。
如圖20A至20C所示，可省略形成阻氫介電阻障蓋層46，以自圖19A至19C所示的第二例示性結構衍生出本發明第二實施例的第二例示性結構的第一其他設置。在此實施例中，電極層的介電材料層48可直接形成於半導體金屬氧化物板20上，以及底閘極介電層10、底閘極15、與阻氫介電阻障層44的物理露出表面上。
如圖21A至21C所示，採用阻氫介電阻障層所用的層狀堆疊，可自圖19A至19C的第二例示性結構衍生出本發明第二實施例的第二例示性結構的第二其他設置。在此實施例中，阻氫介電阻障層44包含的層狀堆疊自下至上可包含氮化矽襯墊44A與介電金屬氧化物襯墊44B。氮化矽襯墊44A可包含及/或可為氮化矽，其厚度可為2nm至20nm，比如2nm至10nm。氮化矽襯墊44A與半導體金屬氧化物板20可垂直地隔有介電金屬氧化物襯墊44B，以避免形成電荷捕獲態。介電金屬氧化物襯墊44B可包含圖4A至4C所示的上述阻氫介電阻障層44的介電金屬氧化物襯墊所用的任何介電金屬氧化物材料。
在本發明一實施例中，可選擇介電金屬氧化物襯墊44B的厚度，使介電金屬氧化物襯墊44B可有效作為阻氫阻障層。舉例來說，若介電金屬氧化物襯墊44B由氧化鋁所組成，則介電金屬氧化物襯墊44B的厚度可為至少10nm，且較佳為至少12nm如15nm或更大，以有效作為阻氫結構。在一實施例中，介 電金屬氧化物襯墊44B由氧化鋁所組成，且介電金屬氧化物襯墊44B的厚度可為10nm至50nm，比如12nm至35nm及/或15nm至25nm。一般而言，介電金屬氧化物襯墊44B可包含上述的任何介電金屬氧化物材料的一或多者，且厚度可為10nm至50nm，比如12nm至35nm及/或15nm至25nm。在一實施例中，形成底閘極15的平坦化製程可對介電金屬氧化物襯墊44B的材料具有選擇性，使介電金屬氧化物襯墊覆蓋底閘極介電層10之外的氮化矽襯墊44A的水平延伸部分並位於其上。
如圖22A至22C所示，可省略形成阻氫介電阻障蓋層46，以自圖21A至21C所示的第二例示性結構的第二其他設置衍生出本發明第二實施例的第二例示性結構的第三其他設置。在此實施例中，電極層的介電材料層48可直接形成於半導體金屬氧化物板20上，以及底閘極介電層10、底閘極15、與阻氫介電阻障層44的物理露出表面上。
如圖23A至23C所示，可採用阻氫介電阻障層44所用的層狀堆疊，以自圖19A至19C的第二例示性結構衍生出本發明第二實施例的第二例示性結構的第四其他設置。在此實施例中，阻氫介電阻障層44可包含層狀堆疊，其由下至上包括介電金屬氧化物襯墊44B與氮化矽襯墊44A。介電金屬氧化物襯墊44B可包含圖4A至4C所示的上述阻氫介電阻障層44的介電金屬氧化物襯墊所用的任何介電金屬氧化物材料。氮化矽襯墊44A包含及/或基本上由下列材料所組成：氮化矽，且其厚度可為2nm至20nm，比如2nm至10nm。
在形成底閘極15的平坦化製程時，可移除絕緣基質層42上的氮化矽襯墊44A的水平延伸部分。舉例來說，形成底閘極15的平坦化製程可包含化學機械研磨步驟，其可在平坦化底閘極15的至少一金屬材料時一起移除氮化矽襯 墊44A的水平延伸部分。在化學機械研磨製程之後，可物理露出底閘極15的區域之外的介電金屬氧化物襯墊44B的水平延伸部分的上表面。底閘極介電層10、源極52、汲極56、與阻氫介電阻障蓋層46可直接形成於介電金屬氧化物襯墊44B的上表面上。氮化矽襯墊44A與底閘極介電層10之間的接觸，可最小化成沿著第二水平方向hd2橫向延伸的兩個帶狀物。
之後可進行圖15A至19C的製程步驟，以形成圖23A至23C所示的第二例示性結構的第四其他設置。
如圖24A至24C所示，可省略阻氫介電阻障蓋層46，以自圖23A至23C所示的第二例示性結構的第四其他設置衍生出本發明第二實施例的第二例示性結構的第五其他設置。在此實施例中，電極層的介電材料層48可直接形成於半導體金屬氧化物板20上，以及底閘極介電層10、底閘極15、與阻氫介電阻障層44的物理露出表面上。
如圖25A至25C所示，藉由形成阻氫介電阻障層44與閘極層15L的層狀堆疊，可自圖2A至2C所示的第一例示性結構衍生出本發明的第三實施例的第三例示性結構。在第一實施例與第二實施例中，阻氫介電阻障層44可具有相同材料組成與相同厚度範圍。此外，第一實施例與第二實施例中的阻氫介電阻障層44的形成方法，可採用相同沉積方法。
在第一實施例與第二實施例中，閘極層15L與底閘極15可具有相同材料組成與相同厚度範圍。閘極層15L的沉積方法可為順應性或非順應性的沉積製程，比如化學氣相沉積製程、物理氣相沉積製程、或原子層沉積製程。
如圖26A至26C所示，可圖案化閘極層15L與阻氫介電阻障層44，比如形成與光微影圖案化光阻層(未圖示)，並採用非等向蝕刻製程如反應性離子 蝕刻製程使光阻層中的圖案轉移至阻氫介電阻障層44與閘極層15L。閘極層15L的圖案化部分構成底閘極15。一般而言，第三例示性結構中的底閘極15，可與第一例示性結構與第二例示性結構中的任何閘極具有相同尺寸與形狀。阻氫介電阻障層44可與底閘極15具有相同尺寸與相同形狀。在一實施例中，阻氫介電阻障層44的上表面周邊，可符合底閘極15的下表面周邊。
絕緣基質層42的形成方法可為沉積介電材料於阻氫介電阻障層44與底閘極15的堆疊上，並採用平坦化製程如化學機械研磨製程以自含有底閘極15的上表面之水平面移除沉積的介電材料的部分。絕緣基質層42的上表面可與閘極的上表面共平面。一般而言，第三例示性結構中的阻氫介電阻障層44可與底閘極15具有相同面積，且閘極接觸絕緣基質層42的側壁。絕緣基質層42可包含開口，而阻氫介電阻障層44與底閘極15的堆疊位於其中。
之後可採用圖6A至14C所示的製程步驟，以提供圖27A所示的第三例示性結構，或結合上述的第一例示性結構的任何結構變化於含有絕緣基質層42的上表面的水平面上。
在其他實施例中，可採用圖15A至24C所示的製程步驟，以提供圖27A至27C所示的第三例示性結構的其他實施例，或結合上述的第一例示性結構的任何結構變化於含有絕緣基質層42的上表面的水平面上。
圖28係形成薄膜電晶體之後的例示性結構。可自圖9A至14C所示的第一例示性結構或圖19A至24C所示的第二例示性結構衍生出此例示性結構。舉例來說，在形成源極52、汲極56、視情況形成的頂閘極35、與背側電極接點通孔結構18之前、之中、或之後，可形成第二金屬通孔結構632以穿過個別的第二金屬線路結構628上的平坦絕緣間隔物層635與薄膜電晶體層的介電材料層 40。
在此處視作第三線路層的介電材料層637的介電材料層，可沉積於薄膜電晶體層的介電材料層40上。第三金屬線路結構638可形成在埋置於薄膜電晶體層的介電材料層40中的個別金屬結構(52,56,35,18)上的第三線路層的介電材料層637之中。
埋置於額外介電材料層中的額外金屬內連線結構，之後可形成於薄膜電晶體與第三線路層的介電材料層637之上。在其他例子中，介電材料層可包含第四內連線層的介電材料層640、第五內連線層的介電材料層650、以此類推。額外的金屬內連線結構可包含第三金屬通孔結構(未圖示)與第四金屬線路結構648埋置於第四內連線層的介電材料層640中、第四金屬通孔結構652與第五金屬線路結構658埋置於第五內連線層的介電材料層650中、以此類推。
記憶體單元150可視情況形成於薄膜電晶體的層之下、之上、或之中。在薄膜電晶體形成為二維週期陣列的實施例中，記憶體單元150可形成為記憶體單元150的二維週期陣列。每一記憶體單元150可包含磁性穿隧接面、鐵電穿隧接面、相變化記憶體材料、或空位調整的導電氧化物材料部分。此外，每一記憶體單元150可包括含有金屬材料的第一電極126，以及含有金屬材料並保護記憶體單元150的下方資料儲存部分的第二電極158。記憶體單元提供於第一電極126(如底電極)與第二電極158(如頂電極)之間。
在所述例子中，比如記憶體單元150包括磁性穿隧接面的實施例，記憶體單元150所含的層狀堆疊由下至上可包含第一電極126、有利於結晶成長上方材料層的金屬晶種層128、人工反鐵磁結構140、穿隧阻障層146、自由磁化層148、與第二電極158。雖然本發明實施例採用薄膜電晶體作為記憶體單 元150所用的存取電晶體，但此處實施例的實施例可採用薄膜電晶體作為邏輯裝置、記憶體陣列所用的周邊電路、或任何其他半導體電路。
在一實施例中，基板8包括單晶矽基板。埋置下側層的金屬內連線結構(612,618,622,628)的下側層的介電材料層(601,610,620)，可位於單晶矽基板與絕緣基質層42之間。場效電晶體701包括單晶矽基板的個別部分作為通道區，其可埋置於下側層的介電材料層(601,610,620)中，且可電性連接至閘極(15,35)、源極52、與汲極56的至少一者。
圖29係本發明一實施例中，製造半導體裝置所用的一般製成步驟的流程圖。如步驟2910與圖1至5C、10A至14C、15A至15C、20A至24C、及25A至27C所示，絕緣基質層42、阻氫介電阻障層44、與底閘極15的組合可形成於基板8上。底閘極15位於阻氫介電阻障層44的水平延伸部分上，且絕緣基質層42可橫向圍繞底閘極15。舉例來說，絕緣基質層42可形成於基板8上。開口11可形成於絕緣基質層42的上側部分中。阻氫介電阻障層44可形成於開口11中的絕緣基質層42的物理露出表面上以及絕緣基質層42的上表面上。閘極(如底閘極15)可形成於阻氫介電阻障層44上的開口11中。在其他實施例中，阻氫介電阻障層44與底閘極15的堆疊可形成於基板8上，而絕緣基質層42之後可形成於阻氫介電阻障層44與底閘極15的堆疊周圍。
如步驟2920與圖6A至6C、10A至14C、15A至15C、20A至24C、及26A至27C所示，閘極介電層(如底閘極介電層10)與半導體金屬氧化物板20的堆疊，可形成於閘極(如底閘極15)之上以及絕緣基質層42上的阻氫介電阻障層44的水平延伸部分之上。
如步驟2930與圖7A至14C、16A至24C、及26A至27C所示，源極 52與汲極56可形成於半導體金屬氧化物板20的末端部分上。
如圖1至29所示，本發明多種實施例提供半導體裝置，其包括：絕緣基質層42，其包含開口11於其中並位於基板8上；阻氫介電阻障層44，延伸於含有絕緣基質層42的下表面的水平面上；閘極(如底閘極15)，位於阻氫介電阻障層44的一部分上；閘極介電層(如底閘極介電層10)與半導體金屬氧化物板20的堆疊，位於閘極(如底閘極15)的上表面與絕緣基質層42上的阻氫介電阻障層44的水平延伸部分上；以及接觸半導體金屬氧化物板20的上表面的個別部分的源極52與汲極56。
在一實施例中，提供的半導體裝置包括薄膜電晶體位於基板8上。薄膜電晶體包括絕緣基質層42，其包括開口11於其中並位於基板8之上；阻氫介電阻障層44連續地延伸於含有絕緣基質層42的下表面之水平面上、開口的側壁上、以及絕緣基質層42的上表面上；閘極(如底閘極15)位於阻氫介電阻障層44上的開口11中；閘極介電層(如底閘極介電層10)與半導體金屬氧化物板20的堆疊位於閘極(如底閘極15)的上表面以及絕緣基質層42上的阻氫介電阻障層44的水平延伸部分上；以及接觸半導體金屬氧化物板20的上表面的個別部分的源極52與汲極56。
在一實施例中，源極52在阻氫介電阻障層44的第一水平延伸部分上，且汲極56在阻氫介電阻障層44的第二水平延伸部分上，且阻氫介電阻障層44的第一水平延伸部分與第二水平延伸部分橫向地隔有閘極(如底閘極15)之下的阻氫介電阻障層44的中介水平延伸部分。
在一實施例中，阻氫介電阻障層44可包含及/或由下列材料組成：含介電金屬氧化物材料的介電金屬氧化物襯墊(44或44B)，其可接觸源極52之下 的閘極介電層(如底閘極介電層10)的下表面的第一區，並接觸汲極56之下的閘極介電層(如底閘極介電層10)的下表面的第二區，且閘極介電層(如底閘極介電層10)的下表面的第一區與第二區橫向隔有閘極(如底閘極15)。
在一實施例中，介電金屬氧化物襯墊(如圖9A至10C與圖19A至20C中的阻氫介電阻障層44，或圖13A至14C與圖23A至24C中的介電金屬氧化物襯墊44B)直接接觸開口11的側壁的絕緣基質層42。
在一實施例中，阻氫介電阻障層44包括氮化矽層以直接接觸開口11的側壁之絕緣基質層42，如圖11A至12C與圖21A至22C所示。
在一實施例中，阻氫介電阻障層44包括的氮化矽襯墊44A接觸閘極(如底閘極15)，並與絕緣基質層42隔有介電金屬氧化物襯墊44B，如圖13A至14C與圖23A至24C所示。
在一實施例中，介電金屬氧化物襯墊(44或44B)包括氧化鋁或介電過渡金屬氧化物。
在一實施例中，半導體裝置包括阻氫介電阻障蓋層46，其包括介電金屬氧化物蓋材料並接觸半導體金屬氧化物板20的部分的上表面的一部分。
在一實施例中，半導體金屬氧化物板20的每一表面接觸擇自閘極介電層(如底閘極介電層10)的上表面、源極52的表面、汲極56的表面、與阻氫介電阻障蓋層46的下表面的個別表面。
在一實施例中，源極52接觸閘極介電層(如底閘極介電層10)的第一側壁、半導體金屬氧化物板20的第一端側壁、與半導體金屬氧化物板20的上表面的第一區。汲極56接觸閘極介電層(如底閘極介電層10)的第二側壁、半導體金屬氧化物板20的第二端側壁、與半導體金屬氧化物板20的上表面的第二區。
本發明另一實施例提供的半導體裝置，包括薄膜電晶體位於基板上。薄膜電晶體包括：絕緣基質層42，含有開口11於其中並位於基板8上；阻氫介電阻障層44，連續延伸於開口11的下表面與側壁上以及絕緣基質層42的上表面上；底閘極15，位於阻氫介電阻障層44上的開口11中；底閘極介電層10與半導體金屬氧化物板20的堆疊，位於底閘極15的上表面以及絕緣基質層42上的阻氫介電阻障層44的水平延伸部分上；頂閘極介電層30與頂閘極35的堆疊，位於底閘極15上並在平面圖(比如沿著垂直於基板8的上表面的垂直方向的透視圖)中具有與底閘極15重疊的區域；以及源極52與汲極56以接觸半導體金屬氧化物板20的上表面的個別部分。
在一實施例中，半導體裝置包括介電材料層(如電極層的介電材料層48)以橫向圍繞底閘極介電層10與半導體金屬氧化物板20的堆疊；以及背側電極接點通孔結構18以接觸底閘極15的上表面，其中源極52、汲極56、頂閘極35、與背側電極接點通孔結構18的上表面位於含有介電材料層(如電極層的介電材料層48)的上表面之水平面中。
在一實施例中，阻氫介電阻障層44包括含有介電金屬氧化物材料的介電金屬氧化物襯墊(44或44B)，其接觸底閘極介電層10的下表面的第一區，並接觸底閘極介電層10的下表面的第二區，且底閘極介電層10的下表面的第一區與第二區橫向隔有底閘極15。
在一實施例中，半導體裝置包括阻氫介電阻障蓋層46以接觸頂閘極介電層30與源極52之間的半導體金屬氧化物板20的上表面的第一部分，並接觸頂閘極介電層30與汲極56之間的半導體金屬氧化物板20的上表面的第二部分。
本發明多種實施例可提供含阻氫介電阻障層44的氫擴散阻障結構、視情況形成的阻氫介電阻障蓋層46、源極52、汲極56、與視情況形成的頂閘極35，以減少氫擴散至半導體金屬氧化物板20中。阻擋氫擴散至半導體金屬氧化物板20中，可避免改變半導體金屬氧化物板20中的表面電子態，因此在薄膜電晶體的整個操作壽命中可維持薄膜電晶體的裝置特性恆定。
本發明一實施例提供之半導體裝置，包括：絕緣基質層，包括開口於其中並位於基板上；阻氫介電阻障層，延伸於含有絕緣基質層的下表面的水平面上；閘極，位於阻氫介電阻障層上的開口中；閘極介電層與半導體金屬氧化物板的堆疊，位於絕緣基質層上的阻氫介電阻障層的水平橫向部分與閘極的上表面上；以及源極與汲極，接觸半導體金屬氧化物板的上表面的多個個別部分。
在一些實施例中，阻氫介電阻障層連續延伸於開口的側壁上與絕緣基質層的上表面上。
在一些實施例中，源極位於阻氫介電阻障層的第一水平延伸部分上；以及汲極位於阻氫介電阻障層的第二水平延伸部分上，且阻氫介電阻障層的第一水平部分與第二水平部分橫向隔有閘極之下的阻氫介電阻障層的中介水平延伸部分。
在一些實施例中，阻氫介電阻障層包括含有介電金屬氧化物材料的介電金屬氧化物襯墊，以接觸源極下的閘極介電層的下表面的第一區，並接觸汲極下的閘極介電層的下表面的第二區，且閘極介電層的下表面的第一區與第二區橫向隔有閘極。
在一些實施例中，半導體裝置包括的結構擇自：第一結構，其介 電金屬氧化物襯墊直接接觸開口的側壁的絕緣基質層；第二結構，其阻氫介電阻障層包括氮化矽襯墊以直接接觸開口的側壁的絕緣基質層；以及第三結構，其阻氫介電阻障層包括氮化矽襯墊以直接接觸閘極並與絕緣基質層隔有介電金屬氧化物襯墊。
在一些實施例中，介電金屬氧化物襯墊包括氧化鋁或介電過渡金屬氧化物。
在一些實施例中，阻氫介電阻障層的面積與閘極的面積相同；以及閘極接觸絕緣基質層的側壁。
在一些實施例中，半導體裝置更包括含有介電金屬氧化物蓋材料的阻氫介電阻障蓋層，以接觸半導體金屬氧化物板的部分的上表面的一部分。
在一些實施例中，半導體金屬氧化物板的每一表面接觸擇自閘極介電層的上表面、源極的表面、汲極的表面、與阻氫介電阻障蓋層的下表面的個別表面。
在一些實施例中，源極接觸閘極介電層的第一側壁與半導體金屬氧化物板的上表面的第一區；以及汲極接觸閘極介電層的第二側壁與半導體金屬氧化物板的上表面的第二區。
在一些實施例中，基板包括單晶矽基板；多個下側層的介電材料層，埋置多個下側層的金屬內連線結構並位於單晶矽基板與絕緣基質層之間；以及多個場效電晶體，包括單晶矽基板的個別部分作為通道並埋置於下側層的介電材料層中，且電性連接至閘極、源極、與汲極的至少一者。
本發明一實施例提供之半導體裝置，包括：薄膜電晶體位於基板上，其中薄膜電晶體包括：絕緣基質層，包括開口於其中並位於基板上；阻氫 介電阻障層，連續延伸於含有絕緣基質層的下表面的水平面上、開口的側壁上、以及絕緣基質層的上表面上；底閘極，位於阻氫介電阻障層上的開口中；底閘極介電層與半導體金屬氧化物板的堆疊，位於絕緣基質層上的阻氫介電阻障層的水平延伸部分與底閘極的上表面之上；頂閘極介電層與頂閘極的堆疊，位於底閘極上並具有在平面圖中與底閘極重疊的區域；以及源極與汲極，接觸半導體金屬氧化物板的上表面的個別部分。
在一些實施例中，半導體裝置更包括介電材料層，橫向圍繞底閘極介電層與半導體金屬氧化物板的堆疊；以及背側電極接點通孔結構，接觸底閘極的上表面，其中源極、汲極、頂閘極、與背側電極接點通孔結構的上表面，位於含有介電材料層的上表面的水平面中。
在一些實施例中，阻氫介電阻障層包括含有介電金屬氧化物材料的介電金屬氧化物襯墊以接觸底閘極介電層的下表面的第一區與第二區，且底閘極介電層的下表面的第一區與第二區橫向隔有底閘極。
在一些實施例中，半導體裝置更包括阻氫介電阻障蓋層以接觸位於頂閘極介電層與源極之間的半導體金屬氧化物板的上表面的第一部分，並接觸位於頂閘極介電層與汲極之間的半導體金屬氧化物板的上表面的第二部分。
本發明一實施例提供之半導體裝置的形成方法，包括：形成絕緣基質層、阻氫介電阻障層、與閘極的組合於基板上，其中閘極位於阻氫介電阻障層的水平延伸部分上，且絕緣基質層橫向圍繞閘極；形成閘極介電層與半導體金屬氧化物板的堆疊於閘極之上以及絕緣基質層上的阻氫介電阻障層的水平延伸部分之上；以及形成源極與汲極於半導體金屬氧化物板的多個末端部分上。
在一些實施例中，半導體裝置的形成方法，更包括形成開口於絕 緣基質層的上側部分中，其中阻氫介電阻障層形成於開口中的絕緣基質層的物理露出表面之上以及絕緣基質層的上表面之上；以及閘極形成於阻氫介電阻障層上的開口中。
在一些實施例中，阻氫介電阻障層包括含有介電金屬氧化物材料的介電金屬氧化物襯墊；閘極介電層直接形成於閘極的上表面之上以及介電金屬氧化物襯墊的水平延伸部分上；以及介電金屬氧化物襯墊的材料包括氧化鋁或介電過渡金屬氧化物。
在一些實施例中，半導體裝置的形成方法，更包括形成含有額外介電金屬氧化物材料的阻氫介電阻障蓋層於半導體金屬氧化物板的部分的上表面上。
在一些實施例中，半導體裝置的形成方法更包括形成介電材料層於直接在阻氫介電阻障層的上表面的一部分上的半導體金屬氧化物板之上，其中源極與汲極穿過介電材料層。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
C-C’:垂直平面
10:底閘極介電層
15:底閘極
20:半導體金屬氧化物板
42:絕緣基質層
44:阻氫介電阻障層
46:阻氫介電阻障蓋層
48:電極層的介電材料層
52:源極
53:源極金屬襯墊
54:源極金屬填充材料部分
56:汲極
57:汲極金屬襯墊
58:汲極金屬填充材料部分
635:平坦絕緣間隔物層
636:蝕刻停止介電層

Claims (15)

  1. 一種半導體裝置，包括：一絕緣基質層，包括一開口於其中並位於一基板上；一阻氫介電阻障層，延伸於含有該絕緣基質層的下表面的水平面上；一閘極，位於該阻氫介電阻障層上的該開口中；一閘極介電層與一半導體金屬氧化物板的堆疊，位於該絕緣基質層上的該阻氫介電阻障層的水平橫向部分與該閘極的上表面上，其中該阻氫介電阻障層的最頂表面低於該閘極介電層的頂表面；以及一源極與一汲極，接觸該半導體金屬氧化物板的上表面的多個個別部分。
  2. 如請求項1之半導體裝置，其中該阻氫介電阻障層連續延伸於該開口的側壁上與該絕緣基質層的上表面上。
  3. 如請求項2之半導體裝置，其中：該源極位於該阻氫介電阻障層的第一水平延伸部分上；以及該汲極位於該阻氫介電阻障層的第二水平延伸部分上，且該阻氫介電阻障層的第一水平部分與第二水平部分橫向隔有該閘極之下的該阻氫介電阻障層的中介水平延伸部分。
  4. 如請求項3之半導體裝置，其中該阻氫介電阻障層包括含有介電金屬氧化物材料的一介電金屬氧化物襯墊，以接觸該源極下的該閘極介電層的下表面的第一區，並接觸該汲極下的該閘極介電層的下表面的第二區，且該閘極介電層的下表面的第一區與第二區橫向隔有該閘極。
  5. 如請求項4之半導體裝置，其中該半導體裝置包括的結構擇自：一第一結構，其該介電金屬氧化物襯墊直接接觸該開口的側壁的該絕緣基質 層；一第二結構，其該阻氫介電阻障層包括一氮化矽襯墊以直接接觸該開口的側壁的該絕緣基質層；以及一第三結構，其該阻氫介電阻障層包括一氮化矽襯墊以直接接觸該閘極並與該絕緣基質層隔有該介電金屬氧化物襯墊。
  6. 如請求項1或2之半導體裝置，其中：該阻氫介電阻障層的面積與該閘極的面積相同；以及該閘極接觸該絕緣基質層的側壁。
  7. 如請求項1或2之半導體裝置，更包括含有介電金屬氧化物蓋材料的一阻氫介電阻障蓋層，以接觸該半導體金屬氧化物板的部分的上表面的一部分。
  8. 一種半導體裝置，包括：一薄膜電晶體位於一基板上，其中該薄膜電晶體包括：一絕緣基質層，包括一開口於其中並位於該基板上；一阻氫介電阻障層，連續延伸於含有該絕緣基質層的下表面的一水平面上、該開口的側壁上、以及該絕緣基質層的上表面上；一底閘極，位於該阻氫介電阻障層上的該開口中；一底閘極介電層與一半導體金屬氧化物板的堆疊，位於該絕緣基質層上的該阻氫介電阻障層的水平延伸部分與該底閘極的上表面之上，其中該阻氫介電阻障層的最頂表面低於該底閘極介電層的頂表面；一頂閘極介電層與一頂閘極的堆疊，位於該底閘極上並具有在平面圖中與該底閘極重疊的區域；以及 一源極與一汲極，接觸該半導體金屬氧化物板的上表面的個別部分。
  9. 如請求項8之半導體裝置，更包括：一介電材料層，橫向圍繞該底閘極介電層與該半導體金屬氧化物板的堆疊；以及一背側電極接點通孔結構，接觸該底閘極的上表面，其中該源極、該汲極、該頂閘極、與該背側電極接點通孔結構的上表面，位於含有該介電材料層的上表面的水平面中。
  10. 如請求項8或9之半導體裝置，其中該阻氫介電阻障層包括含有介電金屬氧化物材料的一介電金屬氧化物襯墊以接觸該底閘極介電層的下表面的第一區與第二區，且底閘極介電層的下表面的第一區與第二區橫向隔有該底閘極。
  11. 如請求項8或9之半導體裝置，更包括一阻氫介電阻障蓋層以接觸位於該頂閘極介電層與該源極之間的該半導體金屬氧化物板的上表面的第一部分，並接觸位於該頂閘極介電層與該汲極之間的該半導體金屬氧化物板的上表面的第二部分。
  12. 一種半導體裝置的形成方法，包括：形成一絕緣基質層、一阻氫介電阻障層、與一閘極的組合於一基板上，其中該閘極位於該阻氫介電阻障層的水平延伸部分上，且該絕緣基質層橫向圍繞該閘極；形成一閘極介電層與一半導體金屬氧化物板的堆疊於該閘極之上以及該絕緣基質層上的該阻氫介電阻障層的水平延伸部分之上，其中該阻氫介電阻障層的最頂表面低於該閘極介電層的頂表面；以及 形成一源極與一汲極於該半導體金屬氧化物板的多個末端部分上。
  13. 如請求項12之半導體裝置的形成方法，更包括形成一開口於該絕緣基質層的上側部分中，其中：該阻氫介電阻障層形成於該開口中的該絕緣基質層的物理露出表面之上以及該絕緣基質層的上表面之上；以及該閘極形成於該阻氫介電阻障層上的該開口中。
  14. 如請求項13之半導體裝置的形成方法，其中：該阻氫介電阻障層包括含有介電金屬氧化物材料的一介電金屬氧化物襯墊；該閘極介電層直接形成於該閘極的上表面之上以及該介電金屬氧化物襯墊的水平延伸部分上；以及該介電金屬氧化物襯墊的材料包括氧化鋁或介電過渡金屬氧化物。
  15. 如請求項13之半導體裝置的形成方法，更包括形成含有額外介電金屬氧化物材料的一阻氫介電阻障蓋層於該半導體金屬氧化物板的部分的上表面上。
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