JP7267989B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7267989B2
JP7267989B2 JP2020503102A JP2020503102A JP7267989B2 JP 7267989 B2 JP7267989 B2 JP 7267989B2 JP 2020503102 A JP2020503102 A JP 2020503102A JP 2020503102 A JP2020503102 A JP 2020503102A JP 7267989 B2 JP7267989 B2 JP 7267989B2
Authority
JP
Japan
Prior art keywords
oxide
insulator
conductor
transistor
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020503102A
Other languages
English (en)
Other versions
JPWO2019166914A1 (ja
Inventor
舜平 山崎
晴之 馬場
史織 村山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JPWO2019166914A1 publication Critical patent/JPWO2019166914A1/ja
Priority to JP2023069474A priority Critical patent/JP2023083479A/ja
Application granted granted Critical
Publication of JP7267989B2 publication Critical patent/JP7267989B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Noodles (AREA)
  • Bipolar Transistors (AREA)

Description

本発明の一態様は、半導体装置、および半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ－Ｇａ－Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ ４３，ｉｓｓｕｅ １，ｐ．１８３－１８６ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ ５３，Ｎｕｍｂｅｒ ４Ｓ，ｐ．０４ＥＤ１８－１－０４ＥＤ１８－１０ Ｓ．Ｉｔｏ ｅｔ ａｌ．，"Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭ－ＦＰＤ’１３ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１３，ｐ．１５１－１５４ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ ３，ｉｓｓｕｅ ９，ｐ．Ｑ３０１２－Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ ６４，ｉｓｓｕｅ １０，ｐ．１５５－１６４ Ｋ．Ｋａｔｏ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ ５１，ｐ．０２１２０１－１－０２１２０１－７ Ｓ．Ｍａｔｓｕｄａ ｅｔ ａｌ．，"２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６－Ｔ２１７ Ｓ．Ａｍａｎｏ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ ４１，ｉｓｓｕｅ １，ｐ．６２６－６２９
本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、高い周波数特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１の絶縁体と、第１の絶縁体上の第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第３の酸化物と、第２の酸化物上の第１の導電体および第２の導電体と、第３の酸化物上の第２の絶縁体と、第２の絶縁体上の第３の導電体と、第１の導電体および第２の導電体上の第４の絶縁体と、第４の絶縁体上の第３の絶縁体と、を有し、第３の絶縁体および第４の絶縁体には、第２の酸化物に達する開口が設けられ、第３の酸化物は、開口の内壁を覆うように配置され、第２の絶縁体は、第３の酸化物を介して、開口の内壁を覆うように配置され、第３の導電体は、第３の酸化物および第２の絶縁体を介して、開口を埋め込むように配置され、トランジスタのチャネル長方向において、第１の絶縁体の底面に平行な面と、第２の導電体と向かい合う第１の導電体の側面と、のなす第１の角度は、９０度より小さい。
上記半導体装置において、第４の絶縁体は、第１の導電体の側面と、第２の酸化物の側面と、第１の酸化物の側面と、に接する領域を有し、トランジスタのチャネル長方向において、第１の絶縁体の底面に平行な面と、当該領域における第４の絶縁体の、第２の導電体と向かい合う側端部に平行な面と、のなす第２の角度は、９０度より小さい、ことが好ましい。
また、上記半導体装置において、第１の角度と、第２の角度と、は、同じ角度である、ことが好ましい。
また、本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１の絶縁体と、第１の絶縁体上の第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第３の酸化物と、第２の酸化物上の第１の導電体および第２の導電体と、第３の酸化物上の第２の絶縁体と、第２の絶縁体上の第３の導電体と、第１の導電体および第２の導電体上の第４の絶縁体と、第４の絶縁体上の第３の絶縁体と、を有し、第３の絶縁体および第４の絶縁体には、第２の酸化物に達する開口が設けられ、第３の酸化物は、開口の内壁を覆うように配置され、第２の絶縁体は、第３の酸化物を介して、開口の内壁を覆うように配置され、第３の導電体は、第３の酸化物および第２の絶縁体を介して、開口を埋め込むように配置され、トランジスタのチャネル幅方向において、第１の絶縁体の底面を基準として、第２の酸化物と重ならない領域における第３の導電体の底面の高さは、第２の酸化物の底面の高さよりも低く、トランジスタのチャネル長方向において、第２の酸化物と重ならない領域における第３の導電体の底面の長さは、第２の酸化物と重なる領域における第３の導電体の底面の長さよりも短い。
また、本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１の絶縁体と、第１の絶縁体上の第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第３の酸化物と、第２の酸化物上の第１の導電体および第２の導電体と、第３の酸化物上の第２の絶縁体と、第２の絶縁体上の第３の導電体と、第１の導電体および第２の導電体上の第４の絶縁体と、第４の絶縁体上の第３の絶縁体と、を有し、第３の絶縁体および第４の絶縁体には、第２の酸化物に達する開口が設けられ、第３の酸化物は、開口の内壁を覆うように配置され、第２の絶縁体は、第３の酸化物を介して、開口の内壁を覆うように配置され、第３の導電体は、第３の酸化物および第２の絶縁体を介して、開口を埋め込むように配置され、トランジスタを上面から見た場合、第４の絶縁体の側端部は、曲線を有する形状である。
上記半導体装置において、第４の絶縁体は、アルミニウムの酸化物を含む、ことが好ましい。
また、上記半導体装置において、第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、ことが好ましい。
本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、生産性の高い半導体装置を提供することができる。
また、長期間においてデータの保持が可能な半導体装置を提供することができる。また、情報の書き込み速度が速い半導体装置を提供することができる。また、設計自由度が高い半導体装置を提供することができる。また、消費電力を抑えることができる半導体装置を提供することができる。また、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）本発明の一態様に係る半導体装置の上面図および断面図。 （Ａ）、（Ｂ）本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係るトランジスタの上面模式図。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）本発明の一態様に係るトランジスタの上面図および断面図。 （Ａ）、（Ｂ）、（Ｃ）本発明の一態様に係るトランジスタの電気特性、および、本発明の一態様に係る半導体装置の動作周波数を示す図。 （Ａ）、（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）、（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）、（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）、（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）、（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）、（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）、（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）、（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 （Ａ）、（Ｂ）本発明の一態様に係る記憶装置の構成例を示すブロック図および斜視図。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）本発明の一態様に係る記憶装置の構成例を示す回路図。 （Ａ）、（Ｂ）本発明の一態様に係る半導体装置の模式図。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）本発明の一態様に係る記憶装置の模式図。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ１）、（Ｅ２）、（Ｆ）本発明の一態様に係る電子機器を示す図。 （Ａ）、（Ｂ）本発明の実施例に係る断面ＳＴＥＭ像、およびＥＤＸマップ。 （Ａ）、（ｈ）本発明の実施例に係る平面ＳＴＥＭ像、およびＥＤＸマップ。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
また、本明細書等において、「平行」とは、二つの直線が－１０度以上１０度以下の角度で配置されている状態をいう。したがって、－５度以上５度以下の場合も含まれる。また、「略平行」とは、二つの直線が－３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
なお、本明細書において、バリア膜とは、水、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０－２０Ａ以下、８５℃において１×１０－１８Ａ以下、または１２５℃において１×１０－１６Ａ以下であることをいう。
（実施の形態１）
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
＜半導体装置の構成例＞
図１（Ａ）乃至図１（Ｅ）は、本発明の一態様に係るトランジスタ２００、およびトランジスタ２００周辺の上面図および断面図である。
図１（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１（Ｂ）乃至図１（Ｅ）は、当該半導体装置の断面図である。ここで、図１（Ｂ）は、図１（Ａ）にＬ１－Ｌ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＬ３－Ｌ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１（Ｄ）は、図１（Ａ）にＷ１－Ｗ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１（Ｅ）は、図１（Ａ）にＷ３－Ｗ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。また、図１（Ｃ）では、導電体２４０および絶縁体２４１の記載を省いている。
本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２１４、絶縁体２８０、絶縁体２７４、および絶縁体２８１と、を有する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）が設けられる。
また、絶縁体２５４、絶縁体２８０、絶縁体２７４、および絶縁体２８１の開口の側壁に接して絶縁体２４１が設けられ、その側面に接して導電体２４０の第１の導電体が設けられ、さらに内側に導電体２４０の第２の導電体が設けられている。ここで、導電体２４０の上面の高さと、絶縁体２８１の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２４０の第１の導電体および導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
［トランジスタ２００］
図１に示すように、トランジスタ２００は、基板（図示せず。）の上に配置された絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、酸化物２３０ｂの上面の一部と接する導電体２４２ａおよび導電体２４２ｂと、絶縁体２２４の上面の一部、酸化物２３０ａの側面、酸化物２３０ｂの側面、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂの側面、および導電体２４２ｂの上面に接して配置された絶縁体２５４と、を有する。
導電体２６０は、トランジスタのゲート電極として機能し、導電体２４２ａおよび導電体２４２ｂは、それぞれソース電極またはドレイン電極として機能する。トランジスタ２００では、ゲート電極として機能する導電体２６０が、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
なお、導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０は、導電体２６０ｂの底面および側面を包むように導電体２６０ａが配置されることが好ましい。また、図１（Ｂ）に示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致している。なお、トランジスタ２００では、導電体２６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体２６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。
絶縁体２２２、絶縁体２５４、および絶縁体２７４は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２、絶縁体２５４、および絶縁体２７４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２、絶縁体２５４、および絶縁体２７４は、それぞれ絶縁体２２４よりも水素および酸素の一方または双方の透過性が低いことが好ましい。絶縁体２２２、絶縁体２５４、および絶縁体２７４は、それぞれ絶縁体２５０よりも水素および酸素の一方または双方の透過性が低いことが好ましい。絶縁体２２２、絶縁体２５４、および絶縁体２７４は、それぞれ絶縁体２８０よりも水素および酸素の一方または双方の透過性が低いことが好ましい。
また、図１（Ｂ）に示すように、絶縁体２５４は、導電体２４２ａおよび導電体２４２ｂの上面と、導電体２４２ａおよび導電体２４２ｂの互いに向かい合う側面以外の、導電体２４２ａおよび導電体２４２ｂの側面と、酸化物２３０ａおよび酸化物２３０ｂの側面と、絶縁体２２４の上面の一部と、に接することが好ましい。これにより、絶縁体２８０は、絶縁体２５４によって、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂと離隔される。したがって、絶縁体２８０などに含まれる水素などの不純物が、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂへ混入するのを抑制することができる。
酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。
なお、トランジスタ２００では、チャネル形成領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ａと酸化物２３０ｂの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。
また、トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態においてリーク電流（オフ電流）が極めて小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
例えば、酸化物２３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、または錫（Ｓｎ）を用いるとよい。また、酸化物２３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。
また、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、チャネル形成領域中の酸素欠損はできる限り低減されていることが好ましい。例えば、絶縁体２５０などを介して酸化物２３０に酸素を供給し、酸素欠損を補填すればよい。これにより、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
また、酸化物２３０上に接するように設けられ、ソース電極やドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）に含まれる元素が、酸化物２３０の酸素を吸収する機能を有する場合、酸化物２３０と導電体２４２の間、または酸化物２３０の表面近傍に、部分的に低抵抗領域が形成される場合がある。この場合、当該低抵抗領域には、酸素欠損に入り込んだ不純物（水素、窒素、金属元素等）がドナーとして機能し、キャリア密度が増加する場合がある。なお、以下において、酸素欠損に水素が入り込んだ欠陥をＶＯＨと呼ぶ場合がある。
また、図１（Ｂ）に示すトランジスタ２００の一部の領域の拡大図を、図２（Ａ）に示す。図２（Ａ）に示すように、酸化物２３０ｂ上に接するように導電体２４２が設けられ、酸化物２３０ｂの、導電体２４２との界面とその近傍には、低抵抗領域として、領域２４３（領域２４３ａ、および領域２４３ｂ）が形成される場合がある。酸化物２３０は、トランジスタ２００のチャネル形成領域として機能する領域２３４と、領域２４３の少なくとも一部を含み、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、を有する。なお、以降の図面において、拡大図などで領域２４３を示さない場合でも、同様の領域２４３が形成されている場合がある。
なお、領域２４３ａ、および領域２４３ｂは、酸化物２３０ｂの導電体２４２近傍において、深さ方向に拡散するように設けられる例を示しているが、本発明はこれに限らない。領域２４３ａおよび領域２４３ｂは、求められるトランジスタの電気特性に合わせて適宜形成すればよい。また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。
絶縁体２７４は、導電体２６０、酸化物２３０ｃ、および絶縁体２５０のそれぞれの上面と接する。また、本発明の一態様であるトランジスタ２００は、図２（Ａ）に示すように、絶縁体２７４と、絶縁体２５０とが、接する構造となっている。このような構造とすることで、絶縁体２８１などに含まれる不純物（水素など）が絶縁体２５０へ混入することを抑えることができる。したがって、トランジスタの電気特性およびトランジスタの信頼性への悪影響を抑制することができる。
また、図２（Ａ）に示すように、絶縁体２２４の底面を基準として、領域２３４と重なる領域における導電体２６０の底面の高さは、導電体２４２ａおよび導電体２４２ｂのそれぞれの上面の高さより低くなる場合がある。例えば、領域２３４と重なる領域における導電体２６０の底面の高さと、導電体２４２ａおよび導電体２４２ｂのそれぞれの上面の高さとの差は、０ｎｍ以上３０ｎｍ以下、または０ｎｍ以上１５ｎｍ以下とする。
また、図１（Ｄ）に示すように、トランジスタ２００のチャネル幅方向において、絶縁体２２４の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体２６０が、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂの領域２３４全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さとの差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
ここで、絶縁体２２４の底面に平行な面と、導電体２４２ｂと向かい合う導電体２４２ａの側面とのなす角度を、角度２４４ａとする。なお、絶縁体２２４の底面と導電体２４２ａの底面とが平行であれば、図２（Ａ）に示すように、角度２４４ａは、導電体２４２ａの底面と、導電体２４２ｂと向かい合う導電体２４２ａの側面とのなす角度と見做してもよい。また、絶縁体２２４の底面に平行な面と、導電体２４２ａと向かい合う導電体２４２ｂの側面とのなす角度を、角度２４４ｂとする。なお、絶縁体２２４の底面と導電体２４２ｂの底面とが平行であれば、図２（Ａ）に示すように、角度２４４ｂは、導電体２４２ｂの底面と、導電体２４２ａと向かい合う導電体２４２ｂの側面とのなす角度と見做してもよい。このとき、角度２４４ａおよび角度２４４ｂは、９０度より小さいことが好ましい。このような構造にすることで、トランジスタ２００のチャネル長方向において、角度２４４（角度２４４ａ、および角度２４４ｂ）が９０度である場合と比べて、領域２３１における、導電体２６０と重ならない領域、所謂オフセット領域の幅が狭くなることで、トランジスタ２００のオン電流を増加させ、周波数特性を向上させることができる。また、後の工程で形成する、酸化物２３０ｃ、絶縁体２５０、および導電体２６０の、導電体２４２ａおよび導電体２４２ｂの互いに向かい合う側面への被覆性を高めることができる。なお、角度２４４ａまたは角度２４４ｂは、求めるトランジスタ特性により、適宜設計すればよい。また、角度２４４を変えたときの、トランジスタ２００のオン電流の変化、およびトランジスタ２００を有する半導体装置の動作周波数の変化については後述する。
また、図１（Ｃ）に示すトランジスタ２００の一部の領域の拡大図を、図２（Ｂ）に示す。なお、図２（Ｂ）では、導電体２４０および絶縁体２４１の記載を省いている。ここで、図２（Ｂ）に示すように、絶縁体２５４のうち、導電体２４２ａの側面と、酸化物２３０ｂの側面と、酸化物２３０ａの側面とに接する領域を、領域２５６ａとする。また、絶縁体２５４のうち、導電体２４２ｂの側面と、酸化物２３０ｂの側面と、酸化物２３０ａの側面とに接する領域を、領域２５６ｂとする。また、トランジスタ２００のチャネル長方向において、絶縁体２２４の底面に平行な面と、領域２５６ａにおける絶縁体２５４の、導電体２４２ｂと向かい合う側端部に平行な面とのなす角度を、角度２５８ａとする。なお、絶縁体２２４の底面と領域２５６ａにおける絶縁体２５４の底面とが平行であれば、図２（Ｂ）に示すように、角度２５８ａは、領域２５６ａにおける絶縁体２５４の底面と、領域２５６ａにおける絶縁体２５４の、導電体２４２ｂと向かい合う側端部に平行な面とのなす角度と見做してもよい。また、絶縁体２２４の底面に平行な面と、領域２５６ｂにおける絶縁体２５４の、導電体２４２ａと向かい合う側端部に平行な面とのなす角度を、角度２５８ｂとする。なお、絶縁体２２４の底面と領域２５６ｂにおける絶縁体２５４の底面とが平行であれば、図２（Ｂ）に示すように、角度２５８ｂは、領域２５６ｂにおける絶縁体２５４の底面と、領域２５６ｂにおける絶縁体２５４の、導電体２４２ａと向かい合う側端部に平行な面とのなす角度と見做してもよい。
このとき、角度２５８ａおよび角度２５８ｂは、９０度より小さいことが好ましい。酸化物２３０は、絶縁体２５４と接することで低抵抗化した領域が形成される場合がある。したがって、このような構造とすることで、絶縁体２５４の領域２５６ａおよび領域２５６ｂと、酸化物２３０ｂの領域２３４とが接する領域を低抵抗化することができる。よって、トランジスタ２００のチャネル長を制御することができる。なお、酸化物２３０に低抵抗化した領域を形成する絶縁体として、例えば、酸化アルミニウム等がある。また、角度２５８ａまたは角度２５８ｂは、求めるトランジスタ特性により、適宜設計すればよい。また、角度２４４ａまたは角度２４４ｂと、角度２５８ａまたは角度２５８ｂと、は、同じ角度でもよいし、異なる角度でもよい。
なお、領域２５６ａおよび領域２５６ｂの互いに向かい合う、絶縁体２５４の側端部の形状は、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマップなどで評価すればよい。例えば、絶縁体２５４にアルミニウムの酸化物を含む絶縁体を用いた場合、Ａｌ－Ｋ線の断面ＥＤＸマップを取得することで、当該形状を評価することができる。
また、絶縁体２８０などに形成された、酸化物２３０ｂに達する開口（酸化物２３０ｂを露出する開口）は、テーパー形状を有することが好ましい。ここで、図１（Ｃ）に示すように、トランジスタ２００のチャネル長方向において、絶縁体２８０などに形成された開口の側壁と、当該開口の底面のうち、酸化物２３０ａおよび酸化物２３０ｂと重ならない領域の底面を当該開口の外側に延伸した面と、のなす角度を、角度２４８とする。このとき、例えば、角度２４８は、角度２４４または角度２５８と、略一致することが好ましい。このような構造にすることで、角度２４４または角度２５８を９０度よりも小さくするための加工を容易にすることができる。また、当該開口の内壁に配置される酸化物２３０ｃ、絶縁体２５０、および導電体２６０の被覆性を高めることができる。
なお、テーパー形状を有する開口を埋め込むように、酸化物２３０ｃおよび絶縁体２５０を介して、導電体２６０を設けることで、図２（Ｂ）に示す長さＬＧ２を、図２（Ａ）に示す長さＬＧ１よりも短くすることができる。ここで、長さＬＧ１は、トランジスタ２００のチャネル長方向において、領域２３４と重なる領域における導電体２６０の底面の長さである。また、長さＬＧ２は、トランジスタ２００のチャネル長方向において、酸化物２３０ａおよび酸化物２３０ｂと重ならない領域における導電体２６０の底面の長さである。
また、トランジスタ２００の、図１（Ａ）に示す領域２３９の拡大図を、図３に示す。なお、領域２３９は、絶縁体２８０などに形成された開口近傍に位置する、絶縁体２５４の側端部を含む領域である。なお、図３は、絶縁体２５４を示し、他の要素を省いた上面模式図である。ここで、図３に示すように、絶縁体２５４と、酸化物２３０ａおよび酸化物２３０ｂとが重ならない領域において、絶縁体２５４の互いに向かい合う側端部同士が最短となる距離を、距離ＬＥ２とする。また、導電体２４２ａの上面と接する領域の絶縁体２５４の側端部と、導電体２４２ｂの上面と接する領域の絶縁体２５４の側端部とが最短となる距離を、距離ＬＥ１とする。
図１（Ｅ）に示すように、導電体２４２ｂの側面と導電体２４２ｂの上面との間に、湾曲面を有する場合がある。また、導電体２４２ａの側面と導電体２４２ａの上面との間に、湾曲面を有する場合がある。導電体２４２ａの側面と上面との間、および／または、導電体２４２ｂの側面と上面との間に湾曲面を有し、かつ、絶縁体２８０などに形成された開口がテーパー形状を有することで、図３に示すように、トランジスタ２００のチャネル長方向において、絶縁体２５４の側端部は、距離ＬＥ２が、距離ＬＥ１より短い形状を有する。また、トランジスタ２００の絶縁体２５４を上面から見た場合、絶縁体２５４の側端部は、曲線を有する形状である。
なお、絶縁体２５４の側端部の形状は、例えば、ＥＤＸを用いて取得したＥＤＸマップなどで評価すればよい。例えば、絶縁体２５４に酸化アルミニウムを用いた場合、Ａｌ－Ｋ線の平面ＥＤＸマップにおいて、距離ＬＥ２が距離ＬＥ１より短い形状、および／または、当該側端部が曲線を有する形状が、観察される場合がある。
なお、図１および図２では、角度２４４と、角度２５８と、角度２４８と、が略一致している例を示しているが、本発明はこれに限らない。角度２４４と、角度２５８および角度２４８と、を異ならしてもよい。例えば、絶縁体２８０および絶縁体２５４となる絶縁層を加工して、導電体２４２ａおよび導電体２４２ｂとなる導電層を露出する開口を形成した後、有機物を生成することができるガスを用いて、当該導電層をエッチングすることで、角度２４４を制御することができる。これにより、角度２４４と、角度２５８および角度２４８と、を異ならせることができる。
以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。また、高い周波数特性を有するトランジスタを有する半導体装置を提供することができる。また、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させた半導体装置を提供することができる。また、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。
＜＜デバイスシミュレータを用いた計算による、半導体装置の動作周波数の見積り＞＞
ここで、デバイスシミュレータを用いた計算を行うことで、本発明の一態様に係るトランジスタを有する半導体装置の動作周波数を見積った結果について、図４および図５を用いて説明する。
なお、本項での半導体装置とは、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭである。なお、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）ともいう。また、ＤＯＳＲＡＭの詳細については、以降の実施の形態で説明する。
ＤＯＳＲＡＭのデータ保持時間とは、ＤＯＳＲＡＭが有する保持容量に蓄えられた電荷が、「データ書き込み後の大きさ」から「ある一定の大きさ」まで減少するのに要する時間と換言することができる。本実施の形態では、前述の「ある一定の大きさ」を、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）にかかる電位が、データ書き込み後の状態から０．２Ｖ低下するまでに要する時間として定義した。例えば、本実施の形態でＤＯＳＲＡＭデータ保持１時間という場合、ＤＯＳＲＡＭが有する容量素子にかかる電位が、データ書き込み後の状態から０．２Ｖ低下するまでの時間が１時間であることを意味する。
ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのオフリーク電流の大きさに依存する。ここで、トランジスタのオフリーク電流とは、トランジスタのゲート電圧（Ｖｇ）が０Ｖのときのドレイン電流（Ｉｄ）（すなわち、Ｉｃｕｔ）と言い換えることができる。例えば、ＤＯＳＲＡＭのデータ保持特性が、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさのみに依存する場合、ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさに反比例する。
なお、Ｉｃｕｔは、シフト値（Ｖｓｈ）とサブスレッショルドスイング値（Ｓｖａｌｕｅ）を基に、以下の式（１）を用い外挿することによって見積ることができる。ここで、Ｖｓｈとは、トランジスタのＩｄ－Ｖｇ特性において、カーブ上の傾きが最大である点における接線と、Ｉｄ＝１ｐＡの直線とが交差する点におけるＶｇと定義する。また、Ｓｖａｌｕｅとは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。なお、式（１）は、トランジスタのオフ電流が、Ｖｇ＝０Ｖに達するまで、Ｖｇ－Ｉｄ測定によって得られたＳｖａｌｕｅに従って単調減少すると仮定した場合に成り立つ式である。
Figure 0007267989000001
以上から、ＤＯＳＲＡＭのデータ保持時間は、Ｉｄ－Ｖｇ特性から得られるＶｓｈおよびＳｖａｌｕｅを算出することで、見積もることができる。
また、ＤＯＳＲＡＭ動作周波数とは、ＤＯＳＲＡＭのデータ書き込みサイクル時間の逆数と定義する。ＤＯＳＲＡＭのデータ書き込みサイクル時間は、ＤＯＳＲＡＭが有する容量素子の充電時間などによって設定されるパラメータである。本実施の形態では、ＤＯＳＲＡＭのデータ書き込みサイクル時間（ＤＯＳＲＡＭ動作周波数の逆数）の４０％に相当する時間を、ＤＯＳＲＡＭが有する容量素子の充電時間とする設定とした。
上述のように、ＤＯＳＲＡＭ動作周波数は、ＤＯＳＲＡＭが有する容量素子の充電時間に依存する。したがって、ＤＯＳＲＡＭ動作周波数を見積るに際して、まずＤＯＳＲＡＭが有する容量素子の充電時間を事前に知る必要がある。本実施の形態では、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）に０．５５Ｖ以上の電位がかかった状態を、当該容量素子が「充電された状態」と定義した。したがって、本実施の形態では、ＤＯＳＲＡＭのデータ書き込み動作を開始してから、当該容量素子にかかる電位が０．５５Ｖに達するまでの時間が、ＤＯＳＲＡＭが有する容量素子の充電時間に相当する。
ところで、ＤＯＳＲＡＭが有する保持容量Ｃｓ［Ｆ］の容量素子に充電される電荷をＱ［Ｃ］、充電時間をｔ［ｓｅｃ］、充電によって容量素子にかかる電位をＶｃｓ（＝Ｖｓ）［Ｖ］、ＤＯＳＲＡＭが有するトランジスタのドレイン電流をＩｄ［Ａ］とした場合、各パラメータの間には以下の式（２）の関係が成り立つ。
Figure 0007267989000002
したがって、式（２）を変形することで、ＤＯＳＲＡＭが有する容量素子の充電時間ｔを以下の式（３）で表すことができる。
Figure 0007267989000003
上述したように、本実施の形態では、保持容量３．５ｆＦの容量素子にかかる電位が０．５５Ｖ以上になった状態を、当該容量素子が「充電された状態」と定義している。したがって、式（３）のＣｓに３．５ｆＦを、Ｖｃｓに＋０．５５Ｖを、Ｉｄに上述した本発明の一態様に係るトランジスタの測定値または算出値を代入することで、ＤＯＳＲＡＭが有する容量素子の充電時間ｔを算出することができる。
ＤＯＳＲＡＭが有する容量素子の充電時間は、ＤＯＳＲＡＭデータ書き込み時における、ＤＯＳＲＡＭが有するトランジスタのＩｄの大きさに依存する。つまり、ＤＯＳＲＡＭ動作周波数は、Ｉｄ－Ｖｓ特性を取得することで、見積もることができる。
そこで、本項では、ＤＯＳＲＡＭデータ書き込み時にＤＯＳＲＡＭが有するトランジスタに印加されることが想定される電位を、本発明の一態様に係るトランジスタに実際に印加することでＤＯＳＲＡＭデータ書き込み動作を再現し、このときの当該トランジスタのＩｄを測定した。具体的には、トランジスタのゲート電位を＋２．９７Ｖに固定し、ドレイン電位を＋１．０８Ｖに固定し、バックゲート電位を任意とし、ソース電位を０Ｖから＋０．５５Ｖまで掃引することで、トランジスタのＩｄ測定を行った。なお、測定温度は２７℃とした。
また、上述した条件を用いて、本発明の一態様に係るトランジスタに対するＩｄ－Ｖｇ特性およびＩｄ－Ｖｓ特性を、デバイスシミュレータを用いた計算を行うことで、ＤＯＳＲＡＭのデータ保持時間と動作周波数を算出した。なお、データ保持時間の算出においては、電流のリークと長期保持による素子特性の劣化は考慮していない。
デバイスシミュレータを用いた計算で仮定したトランジスタを図４（Ａ）乃至図４（Ｄ）に示す。図４（Ａ）は、当該トランジスタの上面図である。また、図４（Ｂ）乃至図４（Ｄ）は、当該トランジスタの断面図である。ここで、図４（Ｂ）は、図４（Ａ）にＬ１－Ｌ２の一点鎖線で示す部位の断面図であり、当該トランジスタのチャネル長方向の断面図でもある。また、図４（Ｃ）は、図４（Ａ）にＬ３－Ｌ４の一点鎖線で示す部位の断面図であり、当該トランジスタのチャネル長方向の断面図でもある。また、図４（Ｄ）は、図４（Ａ）にＷ１－Ｗ２の一点鎖線で示す部位の断面図であり、当該トランジスタのチャネル幅方向の断面図でもある。なお、図４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
図４において、導電体ＢＧＥはバックゲート電極であり、図１に示すトランジスタ２００の導電体２０５に相当する。絶縁体ＢＧＩ１、および絶縁体ＢＧＩ２はバックゲート絶縁体であり、図１に示すトランジスタ２００の絶縁体２２２、および絶縁体２２４にそれぞれ相当する。半導体ＳＥＭ１、半導体ＳＥＭ２、および半導体ＳＥＭ３は半導体層であり、図１に示すトランジスタ２００の酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃにそれぞれ相当する。導電体ＳＥはソース電極であり、図１に示すトランジスタ２００の導電体２４２ａまたは導電体２４２ｂの一方に相当する。導電体ＤＥはドレイン電極であり、図１に示すトランジスタ２００の導電体２４２ａまたは導電体２４２ｂの他方に相当する。絶縁体ＣＡＰはバリア膜であり、図１に示すトランジスタ２００の絶縁体２５４に相当する。絶縁体ＴＧＩはトップゲート絶縁体であり、図１に示すトランジスタ２００の絶縁体２５０に相当する。導電体ＴＧＥはトップゲート電極であり、図１に示すトランジスタ２００の導電体２６０に相当する。また、図４に示すトランジスタ構造において、図１（Ｃ）に示す角度２４８、図２（Ａ）に示す角度２４４、および図２（Ｂ）に示す角度２５８は、全て同じ角度とする。
本計算では、図４に示すトランジスタにおいて、サイズが異なる構造（構造１Ａ乃至構造３Ａ）を用意した。デバイスシミュレータを用いた計算で仮定した各パラメータの値のうち、構造１Ａ乃至構造３Ａの間で異なるパラメータの値を表１に示す。
Figure 0007267989000004
表１に示す角度θは、導電体ＳＥの底面と平行な面と、導電体ＤＥと向かい合う導電体ＳＥの側面と、のなす角度であり、導電体ＤＥの底面と平行な面と、導電体ＳＥと向かい合う導電体ＤＥの側面と、のなす角度でもある。なお、角度θは、図２（Ａ）に示す角度２４４に相当する。また、表１に示す長さＬＧ２は、図４（Ｃ）に示すように、トランジスタのチャネル長方向において、半導体ＳＥＭ２および半導体ＳＥＭ１と、導電体ＴＧＥと、が重ならない領域における導電体ＴＧＥの底面の長さである。なお、長さＬＧ２は、角度θ、および、表２に示すパラメータを用いて算出している。表１より、角度θが小さいほど、長さＬＧ２が短いことが分かる。
構造１Ａ乃至構造３Ａに対して、デバイスシミュレータを用いた計算を行った。デバイスシミュレータとして、Ｓｉｌｖａｃｏ社製デバイスシミュレータＡｔｌａｓ３Ｄを使用した。デバイスシミュレータを用いた計算で仮定した各パラメータの値のうち、構造１Ａ乃至構造３Ａに共通するパラメータの値を表２に示す。
Figure 0007267989000005
表２に示すＩＧＺＯ（１３４）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成から成るＩｎ－Ｇａ－Ｚｎ酸化物を想定している。また、表２に示すＩＧＺＯ（４２３）は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３の組成から成るＩｎ－Ｇａ－Ｚｎ酸化物を想定している。また、表２の示すＳＥＭに記載しているパラメータは、半導体ＳＥＭ１、半導体ＳＥＭ２、および半導体ＳＥＭ３に共通のパラメータである。
構造１Ａを有するＤＯＳＲＡＭ、構造２Ａを有するＤＯＳＲＡＭ、および構造３Ａを有するＤＯＳＲＡＭの、電源電圧３．３Ｖ、温度２７℃における、ＤＯＳＲＡＭ動作周波数の見積りを図５（Ａ）に示す。なお、図５（Ａ）に示すＤＯＳＲＡＭ動作周波数は、構造１ＡのＤＯＳＲＡＭ動作周波数が１となるよう規格化している。図５（Ａ）において、横軸は、角度θ［°］であり、縦軸は、規格化したＤＯＳＲＡＭ動作周波数である。図５（Ａ）から、角度θが小さいほど、ＤＯＳＲＡＭ周波数は大きいことが分かる。
＜＜デバイスシミュレータを用いた計算による、トランジスタの電気特性の評価＞＞
次に、図２（Ａ）に示す角度２４４を変えたときの、トランジスタ２００のオン電流の変化について、デバイスシミュレータを用いた計算により評価した。具体的には、構造１Ａ乃至構造３ＡのＳｖａｌｕｅおよびオン電流を算出した。構造１Ａ乃至構造３Ａに対して、ドレイン電圧Ｖｄ＝１．２ＶにおけるＩｄ－Ｖｇ特性を計算し、Ｓｖａｌｕｅおよびオン電流Ｉｏｎを算出した。ここでは、Ｉｏｎは、ゲート電圧Ｖｇ＝Ｖｓｈ＋３．０Ｖのときの電流値とした。なお、バックゲート電圧Ｖｂｇは任意とした。
図５（Ｂ）に、構造１Ａ乃至構造３Ａのそれぞれについて算出されたＩｏｎを示す。図５（Ｂ）において、横軸は、角度θ［°］であり、縦軸は、Ｉｏｎ［Ａ］である。図５（Ｂ）から、角度θが小さいほど、Ｉｏｎは大きくなることが分かる。
また、図５（Ｃ）に、構造１Ａ乃至構造３Ａのそれぞれについて算出されたＳｖａｌｕｅを示す。図５（Ｃ）において、横軸は、角度θ［°］であり、縦軸は、Ｓｖａｌｕｅ［ｍＶ／ｄｅｃ．］である。図５（Ｃ）から、角度θの変化に対するＳｖａｌｕｅの変化量は、Ｉｏｎの変化量と比べて、小さい。したがって、角度θは、Ｉｏｎへの寄与が大きく、Ｓｖａｌｕｅへの寄与が小さいことが分かる。
以上の結果、角度θが小さいほど、トランジスタのＩｏｎが大きくなることで、当該トランジスタを有する半導体装置の動作周波数は向上することが分かる。これは、角度θが小さいほど、導電体ＳＥまたは導電体ＤＥにおける、導電体ＴＧＥと重ならない領域、所謂オフセット領域の幅が狭くなるため、と推定される。
＜＜半導体装置の詳細な構成＞＞
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１６に埋め込まれて設けることが好ましい。
ここで、導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電体２０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
なお、導電体２０５は、図１（Ａ）に示すように、酸化物２３０における領域２３４よりも、大きく設けるとよい。特に、図１（Ｄ）に示すように、導電体２０５は、酸化物２３０ｂの領域２３４のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。
上記構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体２０５は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体２１４は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。
例えば、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水、水素などの不純物が、絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１４よりも基板側に、拡散するのを抑制することができる。
また、絶縁体２１６、絶縁体２８０、および絶縁体２８１は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２８０、および絶縁体２８１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。
ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、図１（Ｄ）に示すように、絶縁体２２４は、絶縁体２５４と重ならず、かつ酸化物２３０ｂと重ならない領域の膜厚が、それ以外の領域の膜厚より薄くなる場合がある。絶縁体２２４において、絶縁体２５４と重ならず、かつ酸化物２３０ｂと重ならない領域の膜厚は、上記酸素を十分に拡散できる膜厚であることが好ましい。
絶縁体２２２は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２５４によって、絶縁体２２４、酸化物２３０などを囲むことにより、水、水素などの不純物が、外方からトランジスタ２００に拡散することを抑制することができる。
さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素は、絶縁体２２０側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物２３０は、化学組成が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である構成元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である構成元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物２３０ｂは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端が、酸化物２３０ｂの伝導帯下端より真空準位に近いことが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造などが挙げられる。
このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。なお、酸化物２３０ｃを積層構造とした場合、上述の酸化物２３０ｂと、酸化物２３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物２３０ｃが有する構成元素が、絶縁体２５０側に拡散するのを抑制することが期待される。より具体的には、酸化物２３０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、Ｉｎが絶縁体２５０側に拡散するのを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが絶縁体２５０などに混入した場合、トランジスタの特性不良となる。したがって、酸化物２３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
酸化物２３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、領域２３４となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
酸化物２３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
絶縁体２５４は、絶縁体２１４などと同様に、水、水素などの不純物が、絶縁体２８０側からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２５４は、絶縁体２２４より水素透過性が低いことが好ましい。さらに、図１（Ｂ）および図１（Ｄ）に示すように、絶縁体２５４は、導電体２４２ａの上面および側面、導電体２４２ｂの上面および側面、酸化物２３０ａおよび酸化物２３０ｂの側面、ならびに絶縁体２２４の上面に接することが好ましい。このような構成にすることで、絶縁体２８０に含まれる水素が、導電体２４２ａ、導電体２４２ｂ、酸化物２３０ａ、酸化物２３０ｂおよび絶縁体２２４の上面または側面から酸化物２３０に拡散するのを抑制することができる。
このように、水素に対してバリア性を有する絶縁体２５４によって、絶縁体２２４、および酸化物２３０を覆うことで、絶縁体２８０は、絶縁体２５４によって、絶縁体２２４、および酸化物２３０と離隔されている。これにより、水素などの不純物が、トランジスタ２００の外方からトランジスタ２００に拡散することを抑制できるので、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
さらに、絶縁体２５４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。例えば、絶縁体２５４は、絶縁体２２４より酸素透過性が低いことが好ましい。
絶縁体２５４は、スパッタリング法を用いて成膜されることが好ましい。絶縁体２５４を、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、絶縁体２２４の絶縁体２５４と接する領域近傍に酸素を添加することができる。これにより、当該領域から、絶縁体２２４を介して酸化物２３０中に酸素を供給することができる。ここで、絶縁体２５４が、上方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から絶縁体２８０へ拡散することを防ぐことができる。また、絶縁体２２２が、下方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から絶縁体２１６へ拡散することを防ぐことができる。このようにして、酸化物２３０のチャネル形成領域として機能する領域２３４に酸素が供給される。これにより、酸化物２３０の酸素欠損を低減し、トランジスタのノーマリーオン化を抑制することができる。
絶縁体２５４としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。
また、絶縁体２５４は、２層以上の多層構造とすることができる。例えば、絶縁体２５４として、酸素を含む雰囲気でスパッタリング法を用いて１層目を成膜し、次にＡＬＤ法を用いて２層目を成膜し、２層構造としてもよい。ＡＬＤ法は、被覆性の良好な成膜法なので、１層目の凹凸によって、段切れなどが形成されるのを防ぐことができる。なお、絶縁体２５４を２層以上の多層構造とする場合、異なる材料からなる多層構造としてもよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンと、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体と、の積層構造としてもよい。また、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マタネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
導電体２６０は、図１では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体２８０は、絶縁体２５４を介して、絶縁体２２４、酸化物２３０、および導電体２４２上に設けられる。例えば、絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁体２８０中の水、水素などの不純物濃度が低減されていることが好ましい。また、絶縁体２８０の上面は、平坦化されていてもよい。
絶縁体２７４は、絶縁体２１０などと同様に、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体２７４としては、例えば、絶縁体２１０、絶縁体２５４等に用いることができる絶縁体を用いればよい。
また、絶縁体２７４の上に、層間膜として機能する絶縁体２８１を設けることが好ましい。絶縁体２８１は、絶縁体２２４などと同様に、膜中の水、水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４に形成された開口に、導電体２４０ａおよび導電体２４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。なお、導電体２４０ａおよび導電体２４０ｂの上面の高さは、絶縁体２８１の上面と、同一平面上としてもよい。
なお、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４の開口の側壁に接して、絶縁体２４１ａが設けられ、その側面に接して導電体２４０ａの第１の導電体が形成されている。当該開口の底部の少なくとも一部には導電体２４２ａが位置しており、導電体２４０ａが導電体２４２ａと接する。同様に、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４の開口の側壁に接して、絶縁体２４１ｂが設けられ、その側面に接して導電体２４０ｂの第１の導電体が形成されている。当該開口の底部の少なくとも一部には導電体２４２ｂが位置しており、導電体２４０ｂが導電体２４２ｂと接する。
導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
また、導電体２４０を積層構造とする場合、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２、絶縁体２５４、絶縁体２８０、絶縁体２７４、および絶縁体２８１と接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。また、絶縁体２８１より上層に含まれる、水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に拡散するのを抑制することができる。
絶縁体２４１ａおよび絶縁体２４１ｂとしては、例えば、絶縁体２５４等に用いることができる絶縁体を用いればよい。絶縁体２４１ａおよび絶縁体２４１ｂは、絶縁体２５４に接して設けられるので、絶縁体２８０などに含まれる水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に拡散するのを抑制することができる。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
また、図示しないが、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ－ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体（絶縁体２１４、絶縁体２２２、絶縁体２５４、および絶縁体２７４など）で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコンまたは窒化シリコンなどの金属窒化物を用いることができる。
また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたは錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム－ガリウム－亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶にこでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
トランジスタの半導体に用いる金属酸化物として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜が挙げられる。しかしながら、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
２００９年に、ＣＡＡＣ構造を有するＩｎ－Ｇａ－Ｚｎ酸化物（ＣＡＡＣ－ＩＧＺＯと呼ぶ。）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ－ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ－ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
また、２０１３年には、ｎｃ構造を有するＩｎ－Ｇａ－Ｚｎ酸化物（ｎｃ－ＩＧＺＯと呼ぶ。）が発見された（非特許文献３参照。）。ここでは、ｎｃ－ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
非特許文献４および非特許文献５では、上記のＣＡＡＣ－ＩＧＺＯ、ｎｃ－ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ－ＩＧＺＯの薄膜およびｎｃ－ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ－ＩＧＺＯの薄膜またはｎｃ－ＩＧＺＯの薄膜を用いることが好ましい。
金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０－２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、金属酸化物を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献７参照。）。
また、金属酸化物を用いたトランジスタのリーク電流が小さいという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照。）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する金属酸化物を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が小さいという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
＜半導体装置の作製方法＞
次に、図１に示す、本発明に係るトランジスタ２００を有する半導体装置について、作製方法を図６乃至図１３を用いて説明する。また、図６乃至図１３において、各図の（Ａ）は上面図を示す。また、各図の（Ｂ）は、（Ａ）に示すＬ１－Ｌ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、各図の（Ｃ）は、（Ａ）にＷ１－Ｗ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、各図の（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
まず、基板（図示しない。）を準備し、当該基板上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。また、ＡＬＤ法には、プラズマを利用するＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
本実施の形態では、絶縁体２１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体２１４として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体２１４より下層（図示せず）の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる。
次に絶縁体２１４上に、導電体２０５となる導電膜を成膜する。導電体２０５となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、導電体２０５となる導電膜は、多層膜とすることができる。本実施の形態では、導電体２０５となる導電膜としてタングステンを成膜する。
次に、リソグラフィー法を用いて、導電体２０５となる導電膜を加工し、導電体２０５を形成する。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２０５となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体２０５となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電体２０５となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
次に、絶縁体２１４上、導電体２０５上に絶縁体２１６となる絶縁膜を成膜する。絶縁体２１６となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜する。
ここで、絶縁体２１６となる絶縁膜の膜厚は、導電体２０５の膜厚以上とすることが好ましい。例えば、導電体２０５の膜厚を１とすると、絶縁体２１６となる絶縁膜の膜厚は、１以上３以下とする。本実施の形態では、導電体２０５の膜厚の膜厚を１５０ｎｍとし、絶縁体２１６となる絶縁膜の膜厚を３５０ｎｍとする。
次に、絶縁体２１６となる絶縁膜にＣＭＰ（ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体２１６となる絶縁膜の一部を除去し、導電体２０５の表面を露出させる。これにより、上面が平坦な、導電体２０５および絶縁体２１６を形成することができる（図６参照。）。
ここからは、上記と異なる導電体２０５の形成方法について以下に説明する。
絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１６に酸化シリコン膜を用いた場合は、絶縁体２１４は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
開口の形成後に、導電体２０５となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０５となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０５となる導電膜として、多層構造とする。まず、スパッタリング法によって窒化タンタルを成膜し、当該窒化タンタルの上に窒化チタンを積層する。このような金属窒化物を導電体２０５となる導電膜の下層に用いることにより、後述する導電体２０５となる導電膜の上層の導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体２０５から外に拡散するのを防ぐことができる。
次に、導電体２０５となる導電膜の上層の導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０５となる導電膜の上層の導電膜として、銅などの低抵抗導電性材料を成膜する。
次に、ＣＭＰ処理を行うことで、導電体２０５となる導電膜の上層、および導電体２０５となる導電膜の下層の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５となる導電膜が残存する。これにより、上面が平坦な、導電体２０５を形成することができる。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。以上が、導電体２０５の異なる形成方法である。
次に、絶縁体２１６、および導電体２０５上に絶縁体２２２を成膜する。絶縁体２２２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水が、絶縁体２２２を通じてトランジスタ２００の内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成を抑制することができる。
絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２４に含まれる水、水素などの不純物を除去することなどができる。
また、加熱処理は、絶縁体２２２の成膜後に行ってよい。当該加熱処理は、上述した加熱処理条件を用いることができる。
ここで、絶縁体２２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体２２４に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
ここで、絶縁体２２４上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜した後、絶縁体２２４に達するまで、ＣＭＰ処理を行ってもよい。当該ＣＭＰ処理を行うことで絶縁体２２４表面の平坦化および平滑化を行うことができる。当該酸化アルミニウムを絶縁体２２４上に配置してＣＭＰ処理を行うことで、ＣＭＰ処理の終点検出が容易となる。また、ＣＭＰ処理によって、絶縁体２２４の一部が研磨されて、絶縁体２２４の膜厚が薄くなることがあるが、絶縁体２２４の成膜時に膜厚を調整すればよい。絶縁体２２４表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体２２４上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体２２４に酸素を添加することができるので好ましい。
次に、絶縁体２２４上に、酸化物２３０ａとなる酸化膜２３０Ａ、酸化物２３０ｂとなる酸化膜２３０Ｂを順に成膜する（図６参照。）。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ－Ｍ－Ｚｎ酸化物ターゲットを用いることができる。
特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。したがって、酸化膜２３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。
本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［原子数比］（２：２：１［原子数比］）、あるいは１：３：４［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
次に、酸化膜２３０Ｂ上に導電膜２４２Ａを成膜する。導電膜２４２Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図６参照。）。
次に、酸化膜２３０Ａ、酸化膜２３０Ｂ、および導電膜２４２Ａを島状に加工して、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂを形成する。なお、当該工程において、絶縁体２２４の酸化物２３０ａと重ならない領域の膜厚が薄くなることがある（図７参照。）。
ここで、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面は、絶縁体２２２の上面に対し、概略垂直であることが好ましい。酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面が、絶縁体２２２の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。または、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面と、絶縁体２２２の上面とのなす角が低い角度になる構成にしてもよい。その場合、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面と、絶縁体２２２の上面とのなす角は６０度以上７０度未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体２５４などの被覆性が向上し、鬆などの欠陥を低減することができる。
また、導電層２４２Ｂの側面と導電層２４２Ｂの上面との間に、湾曲面を有する。つまり、当該側面の端部と当該上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、導電層２４２Ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
なお、酸化膜２３０Ａ、酸化膜２３０Ｂ、および導電膜２４２Ａの加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
次に絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの上に、絶縁膜２５４Ａを成膜する（図８参照）。
絶縁膜２５４Ａは、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、スパッタリング法によって、酸化アルミニウム膜を成膜することが好ましい。スパッタリング法によって、酸素を含むガスを用いて酸化アルミニウム膜を成膜することによって、絶縁体２２４中へ酸素を注入することができる。つまり、絶縁体２２４は過剰酸素を有することができる。
次に、絶縁膜２５４Ａ上に、絶縁体２８０となる絶縁膜を成膜する。絶縁体２８０となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。次に、絶縁体２８０となる絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体２８０を形成する（図８参照。）。
次に、絶縁体２８０の一部、絶縁膜２５４Ａの一部、および導電層２４２Ｂの一部を加工して、酸化物２３０ｂに達する開口を形成する。当該開口は、導電体２０５と重なるように形成することが好ましい。当該開口によって、導電体２４２ａ、導電体２４２ｂ、および絶縁体２５４を形成する（図９参照。）。
また、絶縁体２８０の一部、絶縁膜２５４Ａの一部、および導電層２４２Ｂの一部の加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体２８０の一部をドライエッチング法で加工し、絶縁膜２５４Ａの一部をウェットエッチング法で加工し、導電層２４２Ｂの一部をドライエッチング法で加工してもよい。
これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０ａ、酸化物２３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素、塩素などがある。
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液などを用いたウェット洗浄、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
ウェット洗浄としては、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。
次に加熱処理を行っても良い。加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜２３０Ｃを成膜してもよい。このような処理を行うことによって、酸化物２３０ｂの表面などに表面に吸着している水分および水素を除去し、さらに酸化物２３０ａおよび酸化物２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする（図１０参照。）。
酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜２３０Ｃに求める特性に合わせて、酸化膜２３０Ａ、または酸化膜２３０Ｂと同様の成膜方法を用いて、酸化膜２３０Ｃとなる酸化膜を成膜すればよい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、あるいは４：２：４．１［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いて成膜する。
特に、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ａおよび酸化物２３０ｂに供給される場合がある。したがって、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
次に加熱処理を行っても良い。加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜２５０Ａを成膜してもよい。このような処理を行うことによって、酸化膜２３０Ｃの表面などに表面に吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および酸化膜２３０Ｃ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。（図１１参照。）。
絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。絶縁膜２５０Ａとして、ＣＶＤ法により、酸化窒化シリコンを成膜することが好ましい。なお、絶縁膜２５０Ａを成膜する際の成膜温度は、３５０℃以上４５０℃未満、特に４００℃前後とすることが好ましい。絶縁膜２５０Ａを、４００℃で成膜することで、不純物が少ない絶縁膜を成膜することができる。
次に、導電膜２６０Ａおよび導電膜２６０Ｂを成膜する。導電膜２６０Ａおよび導電膜２６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、ＣＶＤ法を用いることが好ましい。本実施の形態では、ＡＬＤ法を用いて、導電膜２６０Ａを成膜し、ＣＶＤ法を用いて導電膜２６０Ｂを成膜する（図１２参照。）。
次に、ＣＭＰ処理によって、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂを絶縁体２８０が露出するまで研磨することによって、酸化物２３０ｃ、絶縁体２５０、および導電体２６０（導電体２６０ａ、および導電体２６０ｂ）を形成する（図１３参照。）。これにより、酸化物２３０ｃは、酸化物２３０ｂに達する開口の内壁（側壁、および底面）を覆うように配置される。また、絶縁体２５０は、酸化物２３０ｃを介して、上記開口の内壁を覆うように配置される。また、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、上記開口を埋め込むように配置される。
次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２５０および絶縁体２８０中の水分濃度および水素濃度を低減させることができる。
次に、絶縁体２８０上に、絶縁体２７４を形成してもよい。絶縁体２７４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体２７４としては、例えば、スパッタリング法によって、酸化アルミニウム膜を成膜することが好ましい。スパッタリング法によって成膜された酸化アルミニウム膜は、被成膜構造体から水素を引き抜く場合がある。したがって、スパッタリング法によって、酸化アルミニウム膜を成膜することによって、絶縁体２８０が有する水素を絶縁体２５０および酸化物２３０へ拡散することを抑制することができる場合がある（図１３参照。）。
次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２７４の成膜によって添加された酸素を絶縁体２５０および絶縁体２８０へ注入することができる。
次に絶縁体２７４上に、絶縁体２８１を成膜してもよい。絶縁体２８１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図１３参照。）。
次に、絶縁体２５４、絶縁体２８０、絶縁体２７４、および絶縁体２８１に、導電体２４２ａまたは導電体２４２ｂに達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
次に、絶縁体２４１となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体２４１を形成する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。当該絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＡＬＤ法によって、酸化アルミニウム膜を成膜することが好ましい。また、異方性エッチングは、例えばドライエッチング法などを行えばよい。開口の側壁部をこのような構成とすることで、外方からの酸素の透過を抑制し、次に形成する導電体２４０ａおよび導電体２４０ｂの酸化を防止することができる。また、導電体２４０ａおよび導電体２４０ｂから、水、水素などの不純物が外部に拡散することを防ぐことができる。
次に、導電体２４０ａおよび導電体２４０ｂとなる導電膜を成膜する。導電体２４０ａおよび導電体２４０ｂとなる導電膜は、水、水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体２４０ａおよび導電体２４０ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を行うことで、導電体２４０ａおよび導電体２４０ｂとなる導電膜の一部を除去し、絶縁体２８１を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体２４０ａおよび導電体２４０ｂを形成することができる（図１参照。）。なお、当該ＣＭＰ処理により、絶縁体２８１の一部が除去される場合がある。
以上により、図１に示すトランジスタ２００を有する半導体装置を作製することができる。図６乃至図１３に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２００を作製することができる。
本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。また、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。また、本発明の一態様により、生産性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の一形態を、図１４および図１５を用いて説明する。
［記憶装置１］
本発明の一態様である容量素子を使用した、半導体装置（記憶装置）の一例を図１４に示す。本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図１４に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
また、図１４に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ならびにソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
ここで、図１４に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図１４に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜容量素子１００＞
容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０、第２の電極として機能する導電体１２０、および誘電体として機能する絶縁体１３０を有する。
また、例えば、導電体２４６上に設けた導電体１１２と、導電体１１０は、同時に形成することができる。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
図１４では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
また、絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ－ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。
一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。
＜配線層＞
各構造体の間には、層間膜、配線、プラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１４において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
同様に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
例えば、絶縁体１５０、絶縁体２１２、絶縁体３５２、絶縁体３５４等には、比誘電率の低い絶縁体を用いることが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１０、絶縁体３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、導電体１１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜＜酸化物半導体が設けられた層の配線、またはプラグ＞＞
なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けられることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
例えば、図１４では、過剰酸素を有する絶縁体２２４と、導電体２４６との間に、絶縁体２７６を設けるとよい。絶縁体２７６と、絶縁体２２２、および絶縁体２７４とが接して設けられることで、絶縁体２２４、およびトランジスタ２００は、バリア性を有する絶縁体により、封止する構造とすることができる。さらに、絶縁体２７６は、絶縁体２８０の一部とも接することが好ましい。絶縁体２７６が、絶縁体２８０まで延在していることで、酸素や不純物の拡散を、より抑制することができる。
つまり、絶縁体２７６を設けることで、絶縁体２２４が有する過剰酸素が、導電体２４６に吸収されることを抑制することができる。また、絶縁体２７６を有することで、不純物である水素が、導電体２４６を介して、トランジスタ２００へ拡散することを抑制することができる。
なお、絶縁体２７６としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。また、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。また、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。また、消費電力が低減された半導体装置を提供することができる。
［記憶装置２］
本発明の一態様である半導体装置を使用した、記憶装置の一例を図１５に示す。図１５に示す記憶装置は、図１４で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。
トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲート－ソース間の電圧および、第２のゲート－ソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
従って、図１５において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００のゲートと電気的に接続され、配線１００６はトランジスタ２００のバックゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００のゲートと電気的に接続され、配線１００９はトランジスタ４００のバックゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
また、図１５に示す記憶装置は、図１４に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
＜トランジスタ４００＞
トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲート電極として機能する導電体４０５と、ゲート絶縁体として機能する絶縁体２２２、絶縁体２２４、および絶縁体４５０と、チャネルが形成される領域を有する酸化物４３０ｃと、ソースまたはドレインの一方として機能する導電体４４２ａ、酸化物４３１ａ、および酸化物４３１ｂと、ソースまたはドレインの他方として機能する導電体４４２ｂ、酸化物４３２ａ、および酸化物４３２ｂと、導電体４４０（導電体４４０ａ、および導電体４４０ｂ）と、を有する。
トランジスタ４００において、導電体４０５と、導電体２０５とは、同じ層に形成される。酸化物４３１ａ、および酸化物４３２ａと、酸化物２３０ａとは、同じ層に形成され、酸化物４３１ｂ、および酸化物４３２ｂと、酸化物２３０ｂとは、同じ層に形成される。導電体４４２と、導電体２４２とは、同じ層に形成される。酸化物４３０ｃと、酸化物２３０ｃとは、同じ層に形成される。絶縁体４５０と、絶縁体２５０とは、同じ層に形成される。導電体４６０と、導電体２６０とは、同じ層に形成される。
なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４３０ｃは、酸化物２３０ｃとなる酸化膜を加工することで、形成することができる。
トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０ｃなどと同様に、酸素欠損が低減され、水、水素などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧をより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
＜＜ダイシングライン＞＞
以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
ここで、例えば、図１５に示すように、絶縁体２５４と、絶縁体２２２とが接する領域をダイシングラインとなるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセル、およびトランジスタ４００の外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２２４に開口を設ける。また、絶縁体２２４の側面を覆うように、絶縁体２５４を設ける。
つまり、絶縁体２２４に設けた開口において、絶縁体２２２と、絶縁体２５４とが接する。例えば、このとき、絶縁体２２２と、絶縁体２５４とを同材料、および同方法を用いて形成してもよい。絶縁体２２２、および絶縁体２５４を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、酸化アルミニウムを用いることが好ましい。
当該構造により、絶縁体２２２、および絶縁体２５４で、絶縁体２２４、トランジスタ２００、およびトランジスタ４００を包み込むことができる。絶縁体２２２、および絶縁体２５４は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水、水素などの不純物が混入し、トランジスタ２００、およびトランジスタ４００に拡散することを防ぐことができる。
また、当該構造により、絶縁体２２４の過剰酸素が絶縁体２５４、および絶縁体２２２の外部に拡散することを防ぐことができる。従って、絶縁体２２４の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ４００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、図１６および図１７を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
図１６（Ａ）にＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
なお、図１６（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１６（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
図１７に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
図１７（Ａ）乃至（Ｃ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭと呼ぶ場合がある。図１７（Ａ）に示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図１７（Ｂ）に示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１７（Ｃ）に示すメモリセル１４７３ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
図１７（Ｄ）乃至（Ｇ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１７（Ｄ）に示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ）と呼ぶ場合がある。
トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１７（Ｅ）に示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１７（Ｆ）に示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図１７（Ｇ）に示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至メモリセル１４７７も同様である。
なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
また、図１７（Ｈ）に３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１７（Ｈ）に示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、トランジスタＭ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に小さくすることができる。
なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、図１８を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
図１８（Ａ）に示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
チップ１２００には、バンプ（図示しない）が設けられ、図１８（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ－Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１９にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図１９（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図１９（Ｂ）はＳＤカードの外観の模式図であり、図１９（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図１９（Ｄ）はＳＳＤの外観の模式図であり、図１９（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図２０に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
本発明の一態様に係るＧＰＵ又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２０に、電子機器の例を示す。
［携帯電話］
図２０（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
［情報端末］
図２０（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図２０（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
図２０（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
図２０（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図２０（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図２０（Ｅ１）は移動体の一例である自動車５７００を示し、図２０（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図２０（Ｅ２）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車５７００の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［放送システム］
本発明の一態様のＧＰＵ又はチップは、放送システムに適用することができる。
図２０（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図２０（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
図２０（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図２０（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
本実施例では、本発明の一態様に係るトランジスタ２００（試料１Ｂとする。）を作製し、試料１Ｂの形状を評価した。なお、試料１Ｂの形状の評価には、走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）およびエネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いた。
以下に、試料１Ｂの作製方法について説明する。なお、試料１Ｂの作製方法の詳細については、図６乃至図１３に係る記載を参酌することができる。
導電体２０５として、タングステン膜を用いた。また、絶縁体２１６として、酸化窒化シリコン膜を用いた。また、第２のゲート絶縁体として機能する絶縁体２２２および絶縁体２２４として、それぞれ、酸化アルミニウム膜および酸化窒化シリコン膜を用いた。
酸化物２３０ａとなる第１の酸化物として、スパッタリング法により、Ｉｎ－Ｇａ－Ｚｎ酸化物を成膜した。第１の酸化物は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いて成膜した。続いて、第１の酸化物上に、酸化物２３０ｂとなる第２の酸化物として、スパッタリング法により、Ｉｎ－Ｇａ－Ｚｎ酸化物を成膜した。第２の酸化物は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いて成膜した。
次に、加熱処理を行った。当該加熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行い、続いて酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。
次に、第２の酸化物上に、導電体２４２となる導電体として、窒化タンタル膜を成膜した。その後、当該窒化タンタル膜、上記第２の酸化物、および上記第１の酸化物を加工し、導電層２４２Ｂ、酸化物２３０ｂ、および酸化物２３０ａを形成した。
次に、導電層２４２Ｂ上に、絶縁体２５４として、酸化アルミニウム膜を成膜した。また、絶縁体２８０として、酸化窒化シリコン膜を成膜した。その後、リソグラフィー法を用いて、当該酸化窒化シリコン膜、当該酸化アルミニウム膜、および導電層２４２Ｂを加工し、開口および導電体２４２を形成した。
次に、上記開口内に、酸化物２３０ｃの下層となる第３の酸化物として、Ｉｎ－Ｇａ－Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いて成膜した。続いて、酸化物２３０ｃの上層となる第４の酸化物として、Ｉｎ－Ｇａ－Ｚｎ酸化物をスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いて成膜した。
次に、絶縁体２５０となる絶縁膜として、酸化窒化シリコン膜を成膜した。
次に、絶縁体２５０となる絶縁膜上に、導電体２６０ａとなる導電膜として、窒化チタン膜を成膜した。続いて、導電体２６０ｂとなる導電膜として、タングステン膜を成膜した。なお、当該窒化チタン膜、および当該タングステン膜は連続成膜により形成した。その後、当該タングステン膜、当該窒化チタン膜、絶縁体２５０となる絶縁膜、第４の酸化物、および第３の酸化物を加工し、導電体２６０ｂ、導電体２６０ａ、絶縁体２５０、および酸化物２３０ｃを形成した。
次に、絶縁体２７４として、酸化アルミニウム膜を成膜し、絶縁体２８１として、酸化窒化シリコン膜を成膜した。
以上の工程より、試料１Ｂを作製した。
＜試料１Ｂの断面観察および元素分析＞
試料１Ｂの断面観察および元素分析を行った結果について説明する。断面観察用およびＥＤＸ測定用の装置は、日立ハイテクノロジーズ社製ＨＤ－２３００を用い、元素分析の装置は、ＥＤＡＸ社製ＥＤＸ Ｓｉ（Ｌｉ）検出器を用いた。図２１（Ａ）は、図１に示す、Ｌ１－Ｌ２の一点鎖線と、Ｌ３－Ｌ４の一点鎖線と、の間に位置する部位の、試料１Ｂの断面ＳＴＥＭ像である。また、図２１（Ｂ）は、Ａｌ－Ｋ線のＥＤＸマップである。なお、ＥＤＸマップを取得した領域は、図２１（Ａ）に示す当該断面ＳＴＥＭ像を取得した領域と同じ領域である。
図２１（Ａ）および図２１（Ｂ）から、絶縁体２８０などに形成された開口は、テーパー形状を有していることが分かる。また、導電体２４２ａの側面と、酸化物２３０ｂの側面と、酸化物２３０ａの側面とに接する領域２５６ａの絶縁体２５４の側端部に平行な面は、導電体２４２ｂの互いに向かい合う導電体２４２ａの側面と、略一致していることが分かる。また、導電体２４２ｂの側面と、酸化物２３０ｂの側面と、酸化物２３０ａの側面とに接する領域２５６ｂの絶縁体２５４の側端部に平行な面は、導電体２４２ａの互いに向かい合う導電体２４２ｂの側面と、略一致していることが分かる。
＜試料１Ｂの平面観察および元素分析＞
次に、試料１Ｂの平面観察および元素分析を行った結果について説明する。なお、試料１Ｂの平面観察および元素分析を行う前に、試料１Ｂの加工を行った。具体的には、導電体２４２ａおよび導電体２４２ｂの上面が露出するまで、試料１Ｂの上面を平面加工し、導電体２０５を除去できるまで、試料１Ｂの下面を平面加工した。
上記加工後の試料１Ｂに対して、平面観察および元素分析を行った。平面観察用およびＥＤＸ測定用の装置は、上記装置を用いた。図２２（Ａ）は、試料１Ｂの平面ＳＴＥＭ像である。また、図２２（Ｂ）は、Ａｌ－Ｋ線のＥＤＸマップである。なお、ＥＤＸマップを取得した領域は、当該平面ＳＴＥＭ像を取得した領域と同じ領域である。
図２２（Ａ）および図２２（Ｂ）から、図３に示す距離ＬＥ２に相当する距離が、図３に示す距離ＬＥ１に相当する距離より短い形状であることが分かる。また、互いに向かい合う絶縁体２５４の側端部は、曲線を有する形状であることが分かる。
本実施例は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
ＢＧＥ：導電体、ＢＧＩ１：絶縁体、ＢＧＩ２：絶縁体、ＣＡＰ：絶縁体、ＤＥ：導電体、ＬＥ１：距離、ＬＥ２：距離、ＬＧ１：長さ、ＬＧ２：長さ、ＳＥ：導電体、ＳＥＭ１：半導体、ＳＥＭ２：半導体、ＳＥＭ３：半導体、ＴＧＥ：導電体、ＴＧＩ：絶縁体、１００：容量素子、１１０：導電体、１１２：導電体、１２０：導電体、１３０：絶縁体、１５０：絶縁体、２００：トランジスタ、２０５：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１８：導電体、２２０：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０Ａ：酸化膜、２３０ｂ：酸化物、２３０Ｂ：酸化膜、２３０ｃ：酸化物、２３０Ｃ：酸化膜、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２３４：領域、２３９：領域、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２Ａ：導電膜、２４２ｂ：導電体、２４２Ｂ：導電層、２４３：領域、２４３ａ：領域、２４３ｂ：領域、２４４：角度、２４４ａ：角度、２４４ｂ：角度、２４６：導電体、２４８：角度、２５０：絶縁体、２５０Ａ：絶縁膜、２５４：絶縁体、２５４Ａ：絶縁膜、２５６ａ：領域、２５６ｂ：領域、２５８：角度、２５８ａ：角度、２５８ｂ：角度、２６０：導電体、２６０ａ：導電体、２６０Ａ：導電膜、２６０Ｂ：導電膜、２６０ｂ：導電体、２７４：絶縁体、２７６：絶縁体、２８０：絶縁体、２８１：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４００：トランジスタ、４０５：導電体、４３０ｃ：酸化物、４３１ａ：酸化物、４３１ｂ：酸化物、４３２ａ：酸化物、４３２ｂ：酸化物、４４０：導電体、４４０ａ：導電体、４４０ｂ：導電体、４４２：導電体、４４２ａ：導電体、４４２ｂ：導電体、４５０：絶縁体、４６０：導電体、４６０ａ：導電体、４６０ｂ：導電体、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１００７：配線、１００８：配線、１００９：配線、１０１０：配線、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：ＰＣＢ、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、１４７１：メモリセル、１４７２：メモリセル、１４７３：メモリセル、１４７４：メモリセル、１４７５：メモリセル、１４７６：メモリセル、１４７７：メモリセル、１４７８：メモリセル、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉

Claims (5)

  1. トランジスタを有する半導体装置であって、
    前記トランジスタは、
    第１の絶縁体と、
    前記第１の絶縁体上の第１の酸化物と、
    前記第１の酸化物上の第２の酸化物と、
    前記第２の酸化物上の第３の酸化物と、
    前記第２の酸化物上の第１の導電体および第２の導電体と、
    前記第３の酸化物上の第２の絶縁体と、
    前記第２の絶縁体上の第３の導電体と、
    前記第１の導電体および前記第２の導電体上の第４の絶縁体と、
    前記第４の絶縁体上の第３の絶縁体と、を有し、
    前記第３の絶縁体および前記第４の絶縁体には、前記第２の酸化物に達する開口が設けられ、
    前記第３の酸化物は、前記開口の内壁を覆うように配置され、
    前記第２の絶縁体は、前記第３の酸化物を介して、前記開口の内壁を覆うように配置され、
    前記第３の導電体は、前記第３の酸化物および前記第２の絶縁体を介して、前記開口を埋め込むように配置され、
    前記トランジスタのチャネル幅方向において、前記第１の絶縁体の底面を基準として、前記第２の酸化物と重ならない領域における前記第３の導電体の底面の高さは、前記第２の酸化物の底面の高さよりも低く、
    前記トランジスタのチャネル長方向において、前記第２の酸化物と重ならない領域における前記第３の導電体の底面の長さは、前記第２の酸化物と重なる領域における前記第３の導電体の底面の長さよりも短い、半導体装置。
  2. トランジスタを有する半導体装置であって、
    前記トランジスタは、
    第１の絶縁体と、
    前記第１の絶縁体上の第１の酸化物と、
    前記第１の酸化物上の第２の酸化物と、
    前記第２の酸化物上の第３の酸化物と、
    前記第２の酸化物上の第１の導電体および第２の導電体と、
    前記第３の酸化物上の第２の絶縁体と、
    前記第２の絶縁体上の第３の導電体と、
    前記第１の導電体および前記第２の導電体上の第４の絶縁体と、
    前記第４の絶縁体上の第３の絶縁体と、を有し、
    前記第３の絶縁体および前記第４の絶縁体には、前記第２の酸化物に達する開口が設けられ、
    前記第３の酸化物は、前記開口の内壁を覆うように配置され、
    前記第２の絶縁体は、前記第３の酸化物を介して、前記開口の内壁を覆うように配置され、
    前記第３の導電体は、前記第３の酸化物および前記第２の絶縁体を介して、前記開口を埋め込むように配置され、
    前記トランジスタを上面から見た場合、前記第４の絶縁体の前記第３の酸化物に接する側端部は、曲線を有する形状である、半導体装置。
  3. トランジスタを有する半導体装置であって、
    前記トランジスタは、
    第１の絶縁体と、
    前記第１の絶縁体上の第１の酸化物と、
    前記第１の酸化物上の第２の酸化物と、
    前記第２の酸化物上の第３の酸化物と、
    前記第２の酸化物上の第１の導電体および第２の導電体と、
    前記第３の酸化物上の第２の絶縁体と、
    前記第２の絶縁体上の第３の導電体と、
    前記第１の導電体および前記第２の導電体上の第４の絶縁体と、
    前記第４の絶縁体上の第３の絶縁体と、を有し、
    前記第３の絶縁体および前記第４の絶縁体には、前記第２の酸化物に達する開口が設けられ、
    前記第３の酸化物は、前記開口の内壁を覆うように配置され、
    前記第２の絶縁体は、前記第３の酸化物を介して、前記開口の内壁を覆うように配置され、
    前記第３の導電体は、前記第３の酸化物および前記第２の絶縁体を介して、前記開口を埋め込むように配置され、
    前記トランジスタのチャネル幅方向において、前記第１の絶縁体の底面を基準として、前記第２の酸化物と重ならない領域における前記第３の導電体の底面の高さは、前記第２の酸化物の底面の高さよりも低く、
    前記トランジスタのチャネル長方向において、前記第２の酸化物と重ならない領域における前記第３の導電体の底面の長さは、前記第２の酸化物と重なる領域における前記第３の導電体の底面の長さよりも短く、
    前記トランジスタを上面から見た場合、前記第４の絶縁体の前記第３の酸化物に接する側端部は、曲線を有する形状である、半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第４の絶縁体は、アルミニウムの酸化物を含む、半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、半導体装置。
JP2020503102A 2018-02-28 2019-02-19 半導体装置 Active JP7267989B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023069474A JP2023083479A (ja) 2018-02-28 2023-04-20 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018034945 2018-02-28
JP2018034945 2018-02-28
PCT/IB2019/051309 WO2019166914A1 (ja) 2018-02-28 2019-02-19 半導体装置、および半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023069474A Division JP2023083479A (ja) 2018-02-28 2023-04-20 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2019166914A1 JPWO2019166914A1 (ja) 2021-03-04
JP7267989B2 true JP7267989B2 (ja) 2023-05-02

Family

ID=67808819

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020503102A Active JP7267989B2 (ja) 2018-02-28 2019-02-19 半導体装置
JP2023069474A Pending JP2023083479A (ja) 2018-02-28 2023-04-20 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023069474A Pending JP2023083479A (ja) 2018-02-28 2023-04-20 半導体装置

Country Status (6)

Country Link
US (1) US11264511B2 (ja)
JP (2) JP7267989B2 (ja)
KR (1) KR20200128059A (ja)
CN (1) CN111771287A (ja)
TW (1) TWI798368B (ja)
WO (1) WO2019166914A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114930547A (zh) * 2020-01-10 2022-08-19 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016125052A1 (ja) 2015-02-06 2016-08-11 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016149548A (ja) 2015-02-09 2016-08-18 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、および電子機器
JP2016192547A (ja) 2015-03-30 2016-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2017228777A (ja) 2016-06-17 2017-12-28 株式会社半導体エネルギー研究所 トランジスタ、電子機器、トランジスタの作製方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106165106B (zh) * 2014-03-28 2020-09-15 株式会社半导体能源研究所 晶体管以及半导体装置
WO2017175095A1 (en) * 2016-04-08 2017-10-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016125052A1 (ja) 2015-02-06 2016-08-11 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016149548A (ja) 2015-02-09 2016-08-18 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、および電子機器
JP2016192547A (ja) 2015-03-30 2016-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2017228777A (ja) 2016-06-17 2017-12-28 株式会社半導体エネルギー研究所 トランジスタ、電子機器、トランジスタの作製方法

Also Published As

Publication number Publication date
TW202327094A (zh) 2023-07-01
US11264511B2 (en) 2022-03-01
JPWO2019166914A1 (ja) 2021-03-04
WO2019166914A1 (ja) 2019-09-06
JP2023083479A (ja) 2023-06-15
CN111771287A (zh) 2020-10-13
TW201946281A (zh) 2019-12-01
US20200403101A1 (en) 2020-12-24
TWI798368B (zh) 2023-04-11
KR20200128059A (ko) 2020-11-11

Similar Documents

Publication Publication Date Title
JP7332480B2 (ja) 半導体装置の作製方法
JP7317010B2 (ja) 半導体装置
JP7229669B2 (ja) 半導体装置、および半導体装置の作製方法
JP7240383B2 (ja) 半導体装置
JP7163360B2 (ja) 半導体装置、および半導体装置の作製方法
JP2023040194A (ja) 半導体装置
JP2023011801A (ja) 半導体装置
JP7317802B2 (ja) 半導体装置
JP7330950B2 (ja) 半導体装置
JP7132318B2 (ja) 半導体装置
JP2023083479A (ja) 半導体装置
JP7254462B2 (ja) 半導体装置の作製方法
JP7221216B2 (ja) 半導体装置
JP7462712B2 (ja) 半導体装置
WO2019145807A1 (ja) 半導体装置、および半導体装置の作製方法
JP7237944B2 (ja) 半導体装置、および半導体装置の作製方法
JP2019140362A (ja) 半導体装置、および半導体装置の作製方法
JP7287970B2 (ja) 半導体装置、および半導体装置の作製方法
TWI835587B (zh) 半導體裝置以及半導體裝置的製造方法
JP2023086851A (ja) 半導体装置
JP2019186496A (ja) 半導体装置、および半導体装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230420

R150 Certificate of patent or registration of utility model

Ref document number: 7267989

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150