CN115424935A - 半导体器件的制备方法 - Google Patents

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CN115424935A CN202211045193.3A CN202211045193A CN115424935A CN 115424935 A CN115424935 A CN 115424935A CN 202211045193 A CN202211045193 A CN 202211045193A CN 115424935 A CN115424935 A CN 115424935A
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Abstract

本发明涉及一种半导体器件的制备方法。半导体器件的制备方法包括:形成第一绝缘介质层,第一绝缘介质层至少覆盖第一电极的侧壁,并暴露第二电极的部分顶表面;在第二电极的暴露的顶表面上形成第一金属层;在第一预设温度下执行第一次退火处理;去除第一金属层扩散后剩余的部分;形成第二绝缘介质层,第二绝缘介质层至少覆盖第一电极的顶表面,第二绝缘介质层与第一绝缘介质层连接;在第二预设温度下执行第二次退火处理;形成接触电极,接触电极通过导电络合物与第二电极导电连接;接触电极与第一电极之间间隔有第一绝缘介质层,和/或第二绝缘介质层。本发明所提供的半导体器件的制备方法,能减少平面栅器件的桥连风险。

Description

半导体器件的制备方法
技术领域
本发明涉及半导体领域,特别是涉及一种半导体器件的制备方法。
背景技术
平面栅器件中源极或漏极的接触电极的引出,通常是在源极和漏极上端形成导电层,再在所述导电层上形成接触电极。接触电极通过所述导电层与所述源极或漏极导电连接。为了使栅极和源极之间保持有足够的安全距离,需要在接触电极的金属和栅极之间设置绝缘介质层。现有技术中,形成导电层的过程中需要经过高温退火,在高温退火的过程中,有可能使形成导电层的金属元素进入绝缘介质层,进而降低绝缘介质层的绝缘性能,增加平面栅器件的桥连风险。
发明内容
有鉴于此,本申请实施例为解决背景技术中存在的至少一个问题而提供一种半导体器件的制备方法。
为达到上述目的,本申请的技术方案是这样实现的:
第一方面,在本实施例中提供了一种半导体器件的制备方法,所述方法包括:
提供半导体器件初体;
形成第一绝缘介质层,所述第一绝缘介质层至少覆盖第一电极的侧壁,并暴露第二电极的部分顶表面;所述第一电极和所述第二电极为所述半导体器件初体中彼此电绝缘的两个电极;
在所述第二电极的暴露的所述顶表面上形成第一金属层;
在第一预设温度下执行第一次退火处理;所述第一预设温度为能使所述第一金属层向所述第二电极所在的第一半导体材料层扩散金属离子的温度;
去除所述第一金属层扩散后剩余的部分;
形成第二绝缘介质层,所述第二绝缘介质层至少覆盖所述第一电极的顶表面,所述第二绝缘介质层与所述第一绝缘介质层连接;
在第二预设温度下执行第二次退火处理,所述第二预设温度为能使所述第一金属层扩散的金属离子与所述第一半导体材料层产生冶金反应形成导电络合物的温度;
形成接触电极,所述接触电极通过所述导电络合物与所述第二电极导电连接;所述接触电极与所述第一电极之间间隔有所述第一绝缘介质层,和/或所述第二绝缘介质层。
可选地,所述形成第一绝缘介质层,包括:
通过沉积工艺,在所述第二电极的外露的顶表面以及所述第一电极的顶表面和侧壁形成氧化层;
将第二电极上方的氧化层去除,形成所述第一绝缘介质层。
可选地,所述在所述第二电极的暴露的所述顶表面上形成第一金属层,包括:
在所述第二电极和所述第一电极的上方沉积金属材料,形成所述第一金属层,所述第一金属层覆盖所述第二电极外露的顶表面,以及所述第一电极的侧壁和顶表面。
可选地,在所述第二电极和所述第一电极的上方沉积金属材料的厚度为500埃~1500埃。
可选地,所述第一预设温度为500摄氏度~700摄氏度。
可选地,所述金属材料包括镍,所述导电络合物的材料包括镍和硅。
可选地,所述形成第二绝缘介质层,包括:
通过沉积工艺,在所述第二电极和所述第一电极的上方形成所述第二绝缘介质层;
刻蚀所述第二绝缘介质层,以使所述第二电极的至少部分顶表面被暴露。
可选地,所述第二预设温度为950摄氏度~1050摄氏度。
第二方面,本申请实施例提供了另一种半导体器件的制备方法,所述方法包括:
提供半导体器件初体;
形成第三绝缘介质层,所述第三绝缘介质层覆盖第一电极的侧壁和顶表面,并暴露第二电极的部分顶表面;所述第一电极和所述第二电极为所述半导体器件初体中彼此电绝缘的两个电极;
在所述第二电极的暴露的所述顶表面上形成第二金属层;
在第一预设温度下执行第一次退火处理;所述第一预设温度为能使所述第二金属层向所述第二电极所在的第一半导体材料层扩散金属离子的温度;
去除所述第二金属层扩散后剩余的部分;
在第二预设温度下执行第二次退火处理,所述第二预设温度为能使所述第二金属层扩散的金属离子与所述第一半导体材料层产生冶金反应形成导电络合物的温度;
形成接触电极,所述接触电极通过所述导电络合物与所述第二电极导电连接;所述接触电极与所述第一电极之间间隔有所述第三绝缘介质层。
可选地,所述形成第三绝缘介质层,包括:
通过沉积工艺,在所述第二电极和所述第一电极的上方形成所述第三绝缘介质层;
刻蚀所述第三绝缘介质层,以使所述第二电极的至少部分顶表面被暴露。
可选地,所述形成第二金属层,包括:
在所述第二电极和所述第一电极的上方沉积金属材料,形成所述第二金属层,所述第二金属层覆盖所述第二电极外露的顶表面,以及所述第一电极的侧壁和顶表面。
可选地,在所述第二电极和所述第一电极的上方沉积金属材料的厚度为500埃~1500埃。
可选地,所述第一预设温度为500摄氏度~700摄氏度。
可选地,所述第二预设温度为950摄氏度~1050摄氏度。
本申请实施例所提供的一种半导体器件的制备方法,包括:至少在所述第一电极的侧壁形成第一绝缘介质层;在所述第二电极的暴露的所述顶表面上形成第一金属层;在第一预设温度下执行第一次退火处理;去除所述第一金属层的除扩散至所述第二电极的金属离子以外的部分在所述第一电极的顶表面形成第二绝缘介质层;在第二预设温度下执行第二次退火处理;形成接触电极,所述接触电极通过所述导电络合物与所述第二电极导电连接。其中,执行第一次退火,能使第一金属层向所述第二电极所在位置的第一半导体材料层扩散金属离子,然后可以将第一金属层去除;在去除第一金属层之后执行第二次退火,能使扩散的金属离子与所述第二电极所在位置的第一半导体材料层形成能导电的导电络合物,以使得接触电极通过导电络合物与第二电极建立良好的导电连接,并且不会使金属离子进入第二绝缘介质层,减少平面栅器件的桥连风险。如此,本申请实施例所提供的平面栅器件,通过执行两次退火工艺,能减少平面栅器件的桥连风险。
本申请附加的方面和优点将在下面的描述中部分给出,部分将从下面的描述中变得明显,或通过本申请的实践了解到。
附图说明
此处所说明的附图用来提供对本申请的进一步理解,构成本申请的一部分,本申请的示意性实施例及其说明用于解释本申请,并不构成对本申请的不当限定。在附图中:
图1为本申请一实施例提供的半导体器件的制备方法的流程示意图;
图2为本申请一实施例提供的半导体器件的制备方法中的形成第一绝缘介质层的一种剖视示意图;
图3为本申请一实施例提供的半导体器件的制备方法中的去除第一绝缘介质层,暴露所述源极的部分顶表面的一种剖视示意图;
图4为本申请一实施例提供的半导体器件的制备方法中的形成第一金属层的一种剖视示意图;
图5为本申请一实施例提供的半导体器件的制备方法中的执行第一次退火处理并去除第一金属层的一种剖视示意图;
图6为本申请一实施例提供的半导体器件的制备方法中的形成第二绝缘介质层的一种剖视示意图;
图7为本申请一实施例提供的半导体器件的制备方法中的形成接触电极的一种剖视示意图;
图8为本申请另一实施例提供的半导体器件的制备方法的流程示意图;
图9为本申请另一实施例提供的半导体器件的制备方法中的形成第三绝缘介质层的一种剖视示意图;
图10为本申请另一实施例提供的半导体器件的制备方法中的去除第三绝缘介质层的部分,暴露所述源极的部分顶表面的一种剖视示意图;
图11为本申请另一实施例提供的半导体器件的制备方法中的形成第二金属层的一种剖视示意图;
图12为本申请另一实施例提供的半导体器件的制备方法中的执行第一次退火处理后的一种剖视示意图;
图13为本申请另一实施例提供的半导体器件的制备方法中的去除第二金属层的一种剖视示意图;
图14为本申请另一实施例提供的半导体器件的制备方法中的形成接触电极的一种剖视示意图。
附图标记说明:
31、第一半导体材料层;32、源极;33、漏极;34、栅极;35、P阱区;351、P+区;352、N+区;36、栅氧化层;40、第一绝缘介质层;50、第一金属层;60、第二绝缘介质层;70、导电络合物;80、接触电极;90、光刻胶;100、第三绝缘介质层;110、第二金属层。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式,然而应当理解,可以以各种形式实现本申请,而不应被这里阐述的具体实施方式所限制。相反,提供这些实施方式是为了能够更透彻地理解本申请,并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中,给出了大量具体的细节以便提供对本申请更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本申请可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本申请发生混淆,对于本领域公知的一些技术特征未进行描述;即,这里不描述实际实施例的全部特征,不详细描述公知的功能和结构。
在附图中,为了清楚,层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白,当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时,其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层,或者可以存在居间的元件或层。相反,当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时,则不存在居间的元件或层。应当明白,尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分,这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此,在不脱离本申请教导之下,下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时,并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等,在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白,除了图中所示的取向以外,空间关系术语意图还包括使用和操作中的器件的不同取向。例如,如果附图中的器件翻转,然后,描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此,示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本申请,将在下列的描述中提出详细的步骤以及详细的结构,以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下,然而除了这些详细描述外,本申请还可以具有其他实施方式。
针对现有技术中的技术问题,本申请实施例提供了一种半导体器件的制备方法,如图1所示,所述方法包括:
步骤101:提供半导体器件初体;
步骤102:形成第一绝缘介质层40,所述第一绝缘介质层40至少覆盖第一电极的侧壁,并暴露第二电极的部分顶表面,所述第一电极和所述第二电极为所述半导体器件初体中彼此电绝缘的两个电极;
步骤103:在所述第二电极的暴露的所述顶表面上形成第一金属层50;
步骤104:在第一预设温度下执行第一次退火处理;所述第一预设温度为能使所述第一金属层50向所述第二电极所在的第一半导体材料层31扩散金属离子的温度;
步骤105:去除所述第一金属层50扩散后剩余的部分;
步骤106:形成第二绝缘介质层60,所述第二绝缘介质层60至少覆盖所述栅极34的顶表面,所述第二绝缘介质层60与所述第一绝缘介质层40连接;
步骤107:在第二预设温度下执行第二次退火处理,所述第二预设温度为能使所述第一金属层50扩散的金属离子与所述第一半导体材料层31产生冶金反应形成导电络合物70的温度;
步骤108:形成接触电极80,所述接触电极80通过所述导电络合物70与所述第二电极导电连接;所述接触电极80与所述栅极34之间间隔有所述第一绝缘介质层40,和/或所述第二绝缘介质层60。
本申请实施例提供的半导体器件的制备方法,可以用于平面栅型的金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transi stor,MOSFET)的制备,下面主要以MOSFET器件为例进行介绍。能够理解,本申请实施例的半导体器件的制备方法也可以用于其它半导体器件的制备。
示例性地,对于MOSFET来说,所述半导体器件初体可以包括第一半导体材料层31、形成在所述第一半导体材料层31内的源极32和漏极33、以及形成在所述第一半导体材料层31上的栅极34;上文所述的第一电极可以是栅极34,第二电极可以是源极32。为描述简洁,在下面介绍中,直接采用第一半导体材料层31、源极32、漏极33和栅极34的表述进行介绍。
示例性地,第一半导体材料层31可以是在基底(未在图中示出)上外延生长形成的外延层(EPI,Epitaxy)。第一半导体材料层31可以为掺杂的半导体材料层,例如为P型掺杂或N型掺杂。本实施例中,第一半导体材料层31的材料为碳化硅(SiC,silicon carbide)。
示例性地,如图2所示,所述半导体结构可以通过如下过程形成:在第一半导体材料层31的上端形成P阱区35;在P阱区35上的中间部分形成一个P+区351,P+区351部分接地;在P+区351的两侧形成两个N+区352,两个N+区352为源极32,分别属于两个MOSFET器件;在第一半导体材料层底部形成漏极33,与所述P+区351导电连接;在P阱区35上方的第一半导体材料层31的顶表面形成栅氧化层36;在栅氧化层36上沉积多晶硅,形成栅极34。
能够理解,半导体结构也可以是P、N导电类型与上述相反。这样,虽然形成的平面栅器件的类型不同,但是结构类似,也可以通过本申请实施例的制备方法制备,并取得相同的有益效果。
示例性地,如图2-图4所示,步骤102中,形成的第一绝缘介质层40,用于隔开栅极34和步骤103中形成的第一金属层50。
示例性地,步骤103中形成的第一金属层50,可以仅覆盖所述源极32的暴露的所述顶表面,也可以覆盖至栅极34的侧壁和顶表面,覆盖至栅极34的侧壁和顶表面的前提是第一绝缘介质层40也覆盖栅极34的顶表面。
示例性地,如图4所示,执行第一次退火处理后,所述第一金属层50向所述源极32所在的第一半导体材料层31扩散金属离子;金属离子从第一金属层50与第一半导体材料层31接触处开始扩散,扩散大致沿与基底垂直的方向,即沿纵向扩散。
示例性地,如图5和图7所示,步骤105中,去除所述第一金属层50的目的为:使得步骤108中形成的接触电极80与栅极34有足够厚度的绝缘介质层,以增加爬电距离。具体地,去除所述第一金属层50后,在步骤106中,就有足够的空间形成第二绝缘介质层60,使得栅极侧壁有足够厚度的绝缘介质层,绝缘介质层可以包括第一绝缘介质层和第二绝缘介质层。
示例性地,如图6所示,步骤106中,如果所述第二绝缘介质层60仅覆盖所述栅极34的顶表面,而所述第一绝缘介质层40仅覆盖所述栅极34的侧壁的,则所述第二绝缘介质层60靠近所述栅极34的侧壁的一端与所述第一绝缘介质层40的上端连接。如果所述第二绝缘介质层60覆盖所述栅极34的顶表面和侧壁,而所述第一绝缘介质层40覆盖所述栅极34的侧壁和顶表面,则第二绝缘介质层60层叠在所述第一绝缘介质层40上,两者在叠合面相互抵接。
示例性地,步骤107中,在第二预设温度下执行第二次退火处理后,所述源极32所在的第一半导体材料层31会形成导电络合物70,导电络合物70从所述源极32的内部一直延伸至所述源极32外露的表面。有助于所述源极32与步骤108中的接触电极80建立良好的导电连接。
示例性地,如图7所示,步骤108中的接触电极80为所述源极32对外引出的电极,用于与外界的电路建立导电连接。接触电极80的形成可以通过沉积的方式实现。
本申请实施例所提供的平面栅器件,通过执行两次退火工艺,能减少平面栅器件的桥连风险。
在一些实施例中,步骤102中,所述形成第一绝缘介质层40,可以包括:
通过沉积工艺,在所述源极32的外露的顶表面以及所述栅极34的顶表面和侧壁形成氧化层;
将源极32上方的氧化层去除,形成所述第一绝缘介质层40。
示例性地,如图2所示,通过沉积工艺,可以使得氧化层覆盖所述平面栅器件朝向上方且外露的所有表面;例如所述源极32的外露的顶表面以及所述栅极34的顶表面和侧壁。然后,通过刻蚀工艺将源极32上方的氧化层去除,形成所述第一绝缘介质层40,如图3所示。刻蚀工艺需要先在第一绝缘介质层40上沉积掩膜材料,形成掩膜层。再通过光刻和刻蚀工艺,在掩膜材料中定义出源极32预设外露区域,从而形成图案化的掩膜层其中光刻工艺还需要在掩膜材料上形成光刻胶90,通过掩膜板和光源图案化所述光刻胶90,再通过图案化的光刻胶90刻蚀出图案化的掩膜层。该工艺为本技术领域人员所熟知,此处不再详述。示例性地,所述预设外露区域可以是源极32连接接触电极80的设计区域或根据半导体器件标准规定的区域。示例性地,为了使得与接触电极80之间的电阻更小,所述设计区域可以是源极32上方的一个能与栅极保持足够爬电距离的一个连续区域。在一些实施例中,所述连续区域可以是矩形、圆形或者六边形等相对规则的形状,且边界线也相对平直或光滑。本实施例中,所述设计区域的其中两个边界线是由栅极的侧壁形成的。注意,此处的栅极的侧壁是包括绝缘介质层的,绝缘介质层可以包括第一绝缘介质层,和/或第二绝缘介质层。
示例性地,第一绝缘介质层40,也可以称为氧化物侧墙(OX Spacer)。相比氧化反应,使用沉积工艺所需的时间更短,并且各个表面,例如栅极34的顶壁和侧壁的氧化物厚度更一致。
在一些实施例中,步骤103中,所述在所述源极32的暴露的所述顶表面上形成第一金属层50,可以包括:
在所述源极32和所述栅极34的上方沉积金属材料,形成所述第一金属层50,所述第一金属层50覆盖所述源极32外露的顶表面,以及所述栅极34的侧壁和顶表面。
本实施例中,如图4所示,所述第一金属层50除了覆盖所述源极32外露的顶表面,也覆盖了所述栅极34的侧壁和顶表面,这样,执行沉积工艺时,无需使用阻挡层,简化了工艺流程,降低了生产成本。
在一些实施例中,在所述源极32和所述栅极34的上方沉积金属材料的厚度可以是500埃~1500埃。由于本申请实施例提供的半导体器件的制备方法包括了两次退火处理,其中第一次退火处理能使所述第一金属层50向所述源极32所在的第一半导体材料层31扩散金属离子,使得第二次退火处理后能形成更厚的导电络合物70。因此,相比只执行一次退火处理的制备方法,本申请实施例中沉积金属材料的厚度可以更薄,减少沉积时间,使成本更低。
在一些实施例中,步骤104中,所述第一预设温度可以是500摄氏度~700摄氏度。示例性地,第一次退火处理可以称为中温退火,中温退火能使所述第一金属层50向所述源极32所在的第一半导体材料层31扩散金属离子。以使得在执行第二次退火处理时,有足够的金属离子与第一半导体材料层31反应,以形成足够厚度的导电络合物70。进而减少接触电极和源极32之间的电阻,增加平面栅器件的性能,
在一些实施例中,所述金属材料可以包括镍(Ni,Nickel),所述导电络合物70的材料可以包括镍和硅(Si,silicon)。镍有良好的导电性能和耐腐蚀性能,并且容易和硅产生导电络合物70。导电络合物70的材料具体可以是硅化镍(Ni2Si),能够和第一半导体材料层31良好相容,也具有良好的导电性能。
在一些实施例中,步骤105中,可以通过湿法刻蚀去除所述第一金属层50。通过湿法刻蚀,可以减少刻蚀所需的工时。图4为去除所述第一金属层50之前的示意图,图5为去除所述第一金属层50之后的示意图。
在一些实施例中,步骤106中,所述形成第二绝缘介质层60,可以包括:
通过沉积工艺,在所述源极32和所述栅极34的上方形成所述第二绝缘介质层60;
刻蚀所述第二绝缘介质层60,以使所述源极32的至少部分顶表面被暴露。
示例性地,第二绝缘介质层60可以是隔离介质层(ILD,isolation lay er fordielectric)。本实施中,第二绝缘介质层60可以是硼磷硅玻璃(BPSG,boro-phospho-silicate-glass)。
示例性地,相比第一绝缘介质层40,第二绝缘介质层60获得预设厚度的成本更低,使得接触电极80和栅极34之间的爬电距离更大。并且,第二绝缘介质层60的BPSG也能提供比OX Spacer更好的绝缘性能。
示例性地,与相关技术中的不设置第二绝缘介质层60,而是增加第一绝缘介质层40位于栅极34侧壁的厚度相比。本申请实施例中,如图4和图5所示,由于在第二次退火中产生冶金反应时,第一绝缘介质层40位于栅极34侧壁的厚度较薄,使得导电络合物70在栅极34的两个侧壁之间的分布宽度更大,能减少接触电极80与源极32的电阻,提高平面栅器件的性能。
在一些实施例中,步骤107中,所述第二预设温度可以是950摄氏度~1050摄氏度。示例性地,第二次退火处理可以称为高温退火,高温退火能使所述第一金属层50扩散的金属离子与所述第一半导体材料层31产生冶金反应形成导电络合物70。并且,高温退火可以使得第二绝缘介质层60圆角化,更便于接触电极80的金属材料填充至第二绝缘介质层60围成的区域内。因此,与相关技术中高温退火之后,再通过湿法刻蚀去除第一金属层50的情况相比。本申请实施例的工艺方法中,高温退火后就填充接触电极80的金属材料,第二绝缘介质层60表面没有被湿法刻蚀损伤。无需额外增加一道圆角化第二绝缘介质层60的工序,减少了工序,提高了生产效率。
进一步地,相关技术中,高温退火之后,再通过湿法刻蚀去除第一金属层50的情况,容易导致第一金属层50内的金属元素向第二绝缘介质层60内扩散,进而降低第二绝缘介质层60的绝缘性能,增加桥连风险发生的概率。而本申请实施例中,如图5所示,高温退火时,除了扩散至第一半导体材料层31的金属离子,第一金属层50已经去除。因此,降低了桥连风险发生的概率,提高了平面栅器件的安全性。
进一步地,相关技术中,高温退火之后,再通过湿法刻蚀去除第一金属层50的情况,容易在湿法刻蚀的过程中,损伤导电络合物70,增加接触电极80和源极32之间的电阻,降低平面栅器件的性能。而本申请实施例中,湿法刻蚀在高温退火前,高温退火后产生的导电络合物70不会有损伤,不影响平面栅器件的性能。
本申请实施例还提供了另一种半导体器件的制备方法,如图8所示,所述方法包括:
步骤201:提供半导体器件初体,;
步骤202:形成第三绝缘介质层100,所述第三绝缘介质层100覆盖第一电极的侧壁和顶表面,并暴露第二电极的部分顶表面;所述第一电极和所述第二电极为所述半导体器件初体中彼此电绝缘的两个电极;
步骤203:在所述第二电极的暴露的所述顶表面上形成第二金属层110;
步骤204:在第一预设温度下执行第一次退火处理;所述第一预设温度为能使所述第二金属层110向所述第二电极所在的第一半导体材料层31扩散金属离子的温度;
步骤205:去除所述第二金属层110扩散后剩余的部分;
步骤206:在第二预设温度下执行第二次退火处理,所述第二预设温度为能使所述第二金属层110扩散的金属离子与所述第一半导体材料层31产生冶金反应形成导电络合物70的温度;
步骤207:形成接触电极80,所述接触电极80通过所述导电络合物70与所述第二电极导电连接;所述接触电极80与所述第一电极之间间隔有所述第三绝缘介质层100。
本申请实施例提供的半导体器件的制备方法,可以用于平面栅型的MOSFET的制备,下面主要以MOSFET器件为例进行介绍。能够理解,本申请实施例的半导体器件的制备方法也可以用于其它半导体器件的制备。
示例性地,对于MOSFET来说,所述半导体器件初体可以包括第一半导体材料层31、形成在所述第一半导体材料层31内的源极32和漏极33、以及形成在所述第一半导体材料层31上的栅极34;上文所述的第一电极可以是栅极34,第二电极可以是源极32。为描述简洁,在下面介绍中,直接用第一半导体材料层31、源极32、漏极33和栅极34进行介绍。
示例性地,第一半导体材料层31可以是在基底(未在图中示出)上外延生长形成的外延层。第一半导体材料层31可以为掺杂的半导体材料层,例如为P型掺杂或N型掺杂。本实施例中,第一半导体材料层31的材料为碳化硅。
示例性地,如图9所示,所述半导体结构可以通过如下过程形成:在第一半导体材料层31的上端形成P阱区35;在P阱区35上的中间部分形成一个P+区351,P+区351部分接地;在P+区351的两侧形成两个N+区352,两个N+区352为源极32,分别属于两个MOSFET器件;在第一半导体材料层底部形成漏极33,与所述P+区351导电连接;在P阱区35上方的第一半导体材料层31的顶表面形成栅氧化层36;在栅氧化层36上沉积多晶硅,形成栅极34。
能够理解,半导体结构也可以是P、N导电类型与上述相反。这样,虽然形成的平面栅器件的类型不同,但是结构类似,也可以通过本申请实施例的制备方法制备,并取得相同的有益效果。
示例性地,如图9、图10和图14所示,步骤202中,形成的第三绝缘介质层100,用于隔开栅极34和步骤207中形成的接触电极80。
示例性地,如图11所示,步骤203中形成的第二金属层110,可以仅覆盖所述源极32的暴露的所述顶表面,也可以覆盖至栅极34的侧壁和顶表面。
示例性地,如图12所示,执行第一次退火处理后,所述第二金属层110向所述源极32所在的第一半导体材料层31扩散金属离子;金属离子从第二金属层110与第一半导体材料层31接触处开始扩散,扩散大致沿与基底垂直的方向,即沿纵向扩散。
示例性地,如图11和图14所示,步骤205中,去除所述第二金属层110的目的为:使得步骤207中形成的接触电极80能通过导电络合物70与源极32形成导电连接,形成良好的导电连接。而无需再增加一个导电连接的中介物,例如第二金属层110。
示例性地,如图13所示,步骤206中,在第二预设温度下执行第二次退火处理后,所述源极32所在的第一半导体材料层31会形成导电络合物70,导电络合物70从所述源极32的内部一直延伸至所述源极32外露的表面。有助于所述源极32与步骤207中的接触电极80建立良好的导电连接。
示例性地,如图14所示,步骤207中的接触电极80为所述源极32对外引出的电极,用于与外界的电路建立导电连接。接触电极80的形成可以通过沉积的方式实现。
本申请实施例所提供的平面栅器件,通过执行两次退火工艺,能减少平面栅器件的桥连风险。
在一些实施例中,步骤202中,所述形成第三绝缘介质层100,包括:
通过沉积工艺,在所述源极32和所述栅极34的上方形成所述第三绝缘介质层100;
刻蚀所述第三绝缘介质层100,以使所述源极32的至少部分顶表面被暴露。
示例性地,如图9所示,通过沉积工艺,可以使得第三绝缘介质层100覆盖所述平面栅器件朝向上方且外露的所有表面;例如所述源极32的外露的顶表面以及所述栅极34的顶表面和侧壁。然后,通过刻蚀工艺将源极32上方的绝缘介质去除。示例性地,同第二绝缘介质层60,所述第三绝缘介质层100用于隔开栅极34和接触电极80。因此,所述第三绝缘介质层100的材料可以与上述的第二绝缘介质层60的材料相同。
在一些实施例中,步骤203中,所述形成第二金属层110,包括:
在所述源极32和所述栅极34的上方沉积金属材料,形成所述第二金属层110,所述第二金属层110覆盖所述源极32外露的顶表面,以及所述栅极34的侧壁和顶表面。
本实施例中,如图11所示,所述第二金属层110除了覆盖所述源极32外露的顶表面,也覆盖了所述栅极34的侧壁和顶表面,这样,执行沉积工艺时,无需使用阻挡层,简化了工艺流程,降低了生产成本。示例性地,同第一金属材料层,所述第二金属层110用于在第一次退火处理中向第一半导体材料层31扩散金属离子,以使得在执行第二次退火处理时,有足够的金属离子与第一半导体材料层31反应,以形成足够厚度的导电络合物70。因此,所述第二金属层110的材料可以和上述的第一金属层50的材料相同。
在一些实施例中,在所述源极32和所述栅极34的上方沉积金属材料的厚度为500埃~1500埃。由于本申请实施例提供的半导体器件的制备方法包括了两次退火处理,其中第一次退火处理能使所述第二金属层110向所述源极32所在的第一半导体材料层31扩散金属离子,使得第二次退火处理后能形成更厚的导电络合物70。因此,相比只执行一次退火处理的制备方法,本申请实施例中沉积金属材料的厚度可以更薄,减少沉积时间,使成本更低。
在一些实施例中,步骤204中,所述第一预设温度为500摄氏度~700摄氏度。示例性地,第一次退火处理可以称为中温退火,中温退火能使所述第二金属层110向所述源极32所在的第一半导体材料层31扩散金属离子。以使得在执行第二次退火处理时,有足够的金属离子与第一半导体材料层31反应,以形成足够厚度的导电络合物70。进而减少接触电极和源极32之间的电阻,增加平面栅器件的性能,
在一些实施例中,所述金属材料可以包括镍(Ni,Nickel),所述导电络合物70的材料可以包括镍和硅(Si,silicon)。镍有良好的导电性能和耐腐蚀性能,并且容易和硅产生导电络合物70。导电络合物70的材料具体可以是硅化镍(Ni2Si),能够和第一半导体材料层31良好相容,也具有良好的导电性能。
在一些实施例中,步骤205中,可以通过湿法刻蚀去除所述第二金属层110。通过湿法刻蚀,可以减少刻蚀所需的工时。图11为去除所述第二金属层110之前的示意图,图12为去除所述第二金属层110之后的示意图。
在一些实施例中,步骤206中,所述第二预设温度为950摄氏度~1050摄氏度。示例性地,第二次退火处理可以称为高温退火,高温退火能使所述第二金属层110扩散的金属离子与所述第一半导体材料层31产生冶金反应形成导电络合物70。并且,高温退火可以使得第三绝缘介质层100圆角化,更便于接触电极80的金属材料填充至第三绝缘介质层100围成的区域内。因此,与相关技术中高温退火之后,再通过湿法刻蚀去除第二金属层110的情况相比。本申请实施例的工艺方法中,高温退火后就填充接触电极80的金属材料,第三绝缘介质层100表面没有被湿法刻蚀损伤。无需另外增加一道圆角化第三绝缘介质层100的工序,减少了工序,提高了生产效率。
进一步地,在相关技术中,高温退火之后,再通过湿法刻蚀去除第二金属层110的情况,容易导致第二金属层110内的金属元素向第三绝缘介质层100内扩散,进而降低第三绝缘介质层100的绝缘性能,增加桥连风险发生的概率。而本申请实施例中,如图13所示,高温退火时,第二金属层110已经去除。因此,降低了桥连风险发生的概率,提高了平面栅器件的安全性。
进一步地,相关技术中,高温退火之后,再通过湿法刻蚀去除第二金属层110的情况,容易在湿法刻蚀的过程中,损伤导电络合物70,增加接触电极80和源极32之间的电阻,降低平面栅器件的性能。而本申请实施例中,湿法刻蚀在高温退火前,高温退火后产生的导电络合物70没有损伤,不影响平面栅器件的性能。
应当理解,以上实施例均为示例性的,不用于包含权利要求所包含的所有可能的实施方式。在不脱离本公开的范围的情况下,还可以在以上实施例的基础上做出各种变形和改变。同样的,也可以对以上实施例的各个技术特征进行任意组合,以形成可能没有被明确描述的本发明的另外的实施例。因此,上述实施例仅表达了本发明的几种实施方式,不对本发明专利的保护范围进行限制。

Claims (10)

1.一种半导体器件的制备方法,其特征在于,所述方法包括:
提供半导体器件初体;
形成第一绝缘介质层,所述第一绝缘介质层至少覆盖第一电极的侧壁,并暴露第二电极的部分顶表面;所述第一电极和所述第二电极为所述半导体器件初体中彼此电绝缘的两个电极;
在所述第二电极的暴露的所述顶表面上形成第一金属层;
在第一预设温度下执行第一次退火处理;所述第一预设温度为能使所述第一金属层向所述第二电极所在的第一半导体材料层扩散金属离子的温度;
去除所述第一金属层扩散后剩余的部分;
形成第二绝缘介质层,所述第二绝缘介质层至少覆盖所述第一电极的顶表面,所述第二绝缘介质层与所述第一绝缘介质层连接;
在第二预设温度下执行第二次退火处理,所述第二预设温度为能使所述第一金属层扩散的金属离子与所述第一半导体材料层产生冶金反应形成导电络合物的温度;
形成接触电极,所述接触电极通过所述导电络合物与所述第二电极导电连接;所述接触电极与所述第一电极之间间隔有所述第一绝缘介质层,和/或所述第二绝缘介质层。
2.根据权利要求1所述的半导体器件的制备方法,其特征在于,所述形成第一绝缘介质层,包括:
通过沉积工艺,在所述第二电极的外露的顶表面以及所述第一电极的顶表面和侧壁形成氧化层;
将第二电极上方的氧化层去除,形成所述第一绝缘介质层。
3.根据权利要求2所述的半导体器件的制备方法,其特征在于,所述在所述第二电极的暴露的所述顶表面上形成第一金属层,包括:
在所述第二电极和所述第一电极的上方沉积金属材料,形成所述第一金属层,所述第一金属层覆盖所述第二电极外露的顶表面,以及所述第一电极的侧壁和顶表面。
4.根据权利要求3所述的半导体器件的制备方法,其特征在于,所述形成第二绝缘介质层,包括:
通过沉积工艺,在所述第二电极和所述第一电极的上方形成所述第二绝缘介质层;
刻蚀所述第二绝缘介质层,以使所述第二电极的至少部分顶表面被暴露。
5.一种半导体器件的制备方法,其特征在于,所述方法包括:
提供半导体器件初体;
形成第三绝缘介质层,所述第三绝缘介质层覆盖第一电极的侧壁和顶表面,并暴露第二电极的部分顶表面;所述第一电极和所述第二电极为所述半导体器件初体中彼此电绝缘的两个电极;
在所述第二电极的暴露的所述顶表面上形成第二金属层;
在第一预设温度下执行第一次退火处理;所述第一预设温度为能使所述第二金属层向所述第二电极所在的第一半导体材料层扩散金属离子的温度;
去除所述第二金属层扩散后剩余的部分;
在第二预设温度下执行第二次退火处理,所述第二预设温度为能使所述第二金属层扩散的金属离子与所述第一半导体材料层产生冶金反应形成导电络合物的温度;
形成接触电极,所述接触电极通过所述导电络合物与所述第二电极导电连接;所述接触电极与所述第一电极之间间隔有所述第三绝缘介质层。
6.根据权利要求5所述的半导体器件的制备方法,其特征在于,所述形成第三绝缘介质层,包括:
通过沉积工艺,在所述第二电极和所述第一电极的上方形成所述第三绝缘介质层;
刻蚀所述第三绝缘介质层,以使所述第二电极的至少部分顶表面被暴露。
7.根据权利要求5所述的半导体器件的制备方法,其特征在于,所述形成第二金属层,包括:
在所述第二电极和所述第一电极的上方沉积金属材料,形成所述第二金属层,所述第二金属层覆盖所述第二电极外露的顶表面,以及所述第一电极的侧壁和顶表面。
8.根据权利要求3或7所述的半导体器件的制备方法,其特征在于,在所述第二电极和所述第一电极的上方沉积金属材料的厚度为500埃~1500埃。
9.根据权利要求1或5所述的半导体器件的制备方法,其特征在于,所述第一预设温度为500摄氏度~700摄氏度。
10.根据权利要求1或5所述的半导体器件的制备方法,其特征在于,所述第二预设温度为950摄氏度~1050摄氏度。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157233A1 (en) * 2006-12-28 2008-07-03 Dongbu Hitek Co., Ltd. Method for fabricating a semiconductor device
CN103065965A (zh) * 2011-10-20 2013-04-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105374738A (zh) * 2014-08-29 2016-03-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106252283A (zh) * 2016-08-30 2016-12-21 上海华力微电子有限公司 金属栅极的制备方法
CN114334974A (zh) * 2020-09-30 2022-04-12 无锡华润微电子有限公司 半导体器件及其制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157233A1 (en) * 2006-12-28 2008-07-03 Dongbu Hitek Co., Ltd. Method for fabricating a semiconductor device
CN103065965A (zh) * 2011-10-20 2013-04-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105374738A (zh) * 2014-08-29 2016-03-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106252283A (zh) * 2016-08-30 2016-12-21 上海华力微电子有限公司 金属栅极的制备方法
CN114334974A (zh) * 2020-09-30 2022-04-12 无锡华润微电子有限公司 半导体器件及其制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
董升旭;白云;杨成樾;汤益丹;陈宏;田晓丽;刘新宇;: "不同退火温度下Mo/4H-SiC肖特基接触界面特性分析", 半导体技术, no. 07, 3 July 2018 (2018-07-03) *

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