KR20040009680A - 고전압 종형 디모스 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
고전압 동작 트랜지스터로서 대표적인 종형 디모스를 효과적으로 소자분리함과 동시에 드레인-소스 온 저항을 감소시키는 방법과 구조를 제시한다. 본 발명에 따른 디모스 제조방법에서는 반도체 기판에 매몰층 형성 후 소자분리용 트렌치를 형성하고 절연막으로 필링한다. 이어서, 그 상부에 에피택셜층을 성장시키고 매몰층에 이르는 깊이까지 식각하여 드레인용 트렌치를 형성한다. 소자분리막과 인접한 트렌치 측벽에 절연막 스페이서를 형성한 다음, 트렌치를 도전물질로 매립하여 플러그형 드레인을 형성하고, 에피택셜층 위에 게이트와 소스를 형성한다. 본 발명에 따르면, 드레인-소스 온 저항 감소로 전류 증가 효과를 얻을 수 있으며 기존의 소자분리막을 적용하는 것보다 소자분리막 면적을 효과적으로 줄일 수 있어 칩 면적을 감소시킬 수 있다.
Description
본 발명은 전력 디바이스(power device) 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 종형 디모스 트랜지스터(VDMOS : vertical double diffused MOS transistor) 및 그 제조방법에 관한 것이다.
전압구동이 가능한 MOS형 소자이면서 더욱 대전류 용도에 견딜 수 있는 이중확산(double-diffused) 구조의 MOS(이하, DMOS)가 주목을 받고 있다. DMOS를 바이폴라형 집적회로에 일체화한 경우, 그 전류를 흐르게 하는 방향의 차이에 의하여, 횡형 DMOS(lateral DMOS), 종형 DMOS(VDMOS)로 분류한다. 특히, 고전압에서 동작하는 DMOS의 경우 면적 측면에서 VDMOS가 유리하며 그 중에서도, 특히 전기적 특성이 우수한 N 채널 VDMOS가 많이 사용되고 있다.
이러한 N 채널 VDMOS는 N+ 매몰층(buried layer)을 연결하여 드레인으로 사용하며 고농도 도핑을 진행하므로 DMOS와 DMOS간의 소자분리를 위하여 상당한 면적의 소자분리막을 요구하게 된다. 이 때, 드레인-소스 온 저항(이하, Rdson) 감소를 위하여 도핑 농도를 올리고 드라이브-인(drive-in) 시간을 길게 하는 경우 소자의 브레이크다운 전압 확보를 위해 더 큰 소자 사이즈와 소자분리막 면적이 요구된다. Rdson 감소를 위하여 높은 도즈를 적용하는 경우 하부로 불순물을 확산시키기 위해서는 충분한 열공정이 필요하게 되므로 그에 따른 수평 방향으로 면적이 늘어나는 단점이 있다. 또, Rdson 감소를 위하여 높은 에너지 이온주입을 적용하는 경우 높은 도즈 도핑이 어려워 저항 감소에 한계가 있을 뿐만 아니라, 고에너지 적용에 따른 수평 방향으로의 확산도 피할 수 없어 역시 면적 측면에서 불리한 결과를 가져온다. 이처럼, Rdson 감소와 소자분리막 면적 감소는 트레이드-오프(trade off) 관계에 있다.
그러나, 반도체 소자들을 축소시켜 고속이며 전력 소비가 적은 소자들을 반도체 칩 상에 고밀도로 제공하는 것에 대한 요구는 지속적으로 증대하고 있으며, 따라서, Rdson을 감소시켜 적절한 소자 능력을 달성하면서도 수평 및 수직 디멘젼으로 소자를 스케일링(scaling)할 수 있는 기술이 필요하다.
본 발명의 목적은 Rdson과 칩 사이즈를 감소시킬 수 있는 디모스 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 Rdson이 작고 집적화에 유리한 디모스를 제공하는 것이다.
도 1 내지 도 6은 본 발명의 일 실시예에 따라 종형 디모스 트랜지스터를 제조하는 방법을 공정 순서에 따라 도시한 단면도들이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따라 종형 디모스 트랜지스터를 제조하는 방법을 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판15 : 매몰층
25 : 소자분리막30 : 에피택셜층
41, 42 : 드레인용 트렌치45a : 스페이서
60 : 플러그형 드레인70 : POCl3도핑된 저저항층
100 : LOCOS막110 : 바디 영역
120 : 채널 영역130 : 게이트
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
상기 목적을 달성하기 위해, 본 발명에 따른 디모스 제조방법에서는, 제1 도전형 반도체 기판에 제1 도전형과 반대되는 제2 도전형 고농도 매몰층을 형성한다. 매몰층과 반도체 기판을 식각하여 소자분리용 트렌치를 형성한 다음, 절연막으로 필링하여 소자분리막을 형성한다. 이렇게 형성한 매몰층과 소자분리막 위로 제2 도전형 저농도 에피택셜층을 성장시키고, 소정 영역 식각하여 드레인용 트렌치를 형성한다. 여기서, 드레인용 트렌치는 매몰층과 만나는 깊이까지, 소자분리막 옆으로 형성된다. 드레인용 트렌치 측벽 중 소자분리막과 인접한 측벽에 절연막 스페이서를 형성한 다음에, 드레인용 트렌치 내부를 도전물질로 채워 제2 도전형 플러그형드레인을 형성한다. 플러그형 드레인이 형성된 결과물 상에 게이트와 소스를 형성하여 트랜지스터 공정을 완료한다.
본 발명에 따른 VDMOS 제조방법에서는, 이와 같이 트렌치 소자분리막을 형성하는 공정과 도프트 폴리실리콘과 같은 도전물질을 채워 플러그형 드레인을 만드는 공정을 접목시킨다. 이로써, VDMOS에서 추구하는 Rdson 감소 효과를 확보함과 동시에 소자분리막 면적을 감소시킨다.
상기 다른 목적을 달성하기 위해, 본 발명에 따른 디모스는, 제1 도전형의 반도체 기판과, 그 위에 형성된 제2 도전형의 고농도 매몰층을 포함한다. 소자분리막이 매몰층과 반도체 기판 안으로 형성되어 있다. 소자분리막과 매몰층 상부에는 제2 도전형의 저농도 에피택셜층이 형성된다. 에피택셜층 내에는 매몰층과 만나는 깊이까지 소자분리막 옆으로 도전물질로 이루어진 플러그형 드레인이 형성된다. 플러그형 드레인 외벽 중 소자분리막과 인접한 외벽에는 절연막 스페이서가 형성된다. 그리고, 에피택셜층 내부에 형성되는 제1 도전형의 바디 영역, 그 안에 형성되는 제2 도전형의 고농도 소스 영역, 및 이러한 소스 영역 위로 형성된 게이트 산화막과 게이트를 포함한다.
이와 같이, 본 발명에 따른 VDMOS는 플러그형 드레인과 절연막 스페이서를 포함한다. 저항이 낮은 도전물질을 이용함으로써 플러그형 드레인의 저항을 원하는 수준까지 낮출 수 있다. 그리고 절연막 스페이서는 소자분리막과 더불어 효과적인 소자분리에 기여한다. 따라서, Rdson과 소자분리막 면적이 동시에 감소되므로 집적화에 유리하게 적용될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
(제1 실시예)
도 1 내지 도 6은 본 발명의 제1 실시예에 따라 VDMOS를 제조하는 방법을 공정 순서에 따라 도시한 단면도들이다.
먼저 도 1을 참조하면, P형의 단결정 실리콘 기판과 같은 반도체 기판(10, P-sub)을 준비하여, N형 불순물을 1019/cm3정도로 고농도 이온주입한다. 이어, 드라이브-인 확산 작업을 진행하여 주입된 이온을 확산시킨다. 이러한 확산 작업이 완료되면 N+ 매몰층(15, N+ BL)이 형성된다. 이어서, 매몰층(15)과 반도체 기판(10)을 식각하여 소자분리용 트렌치(20)를 형성한다. 이러한 트렌치(20)를 절연막으로 필링하여 소자분리막(25)을 형성한다. 트렌치(20)를 필링하는 절연막으로는 산화막 또는 언도프트 폴리실리콘을 이용한다.
이렇게 소자분리막(25)을 형성하는 단계는 다음과 같을 수 있다. 예를 들어, 매몰층(15)에 패드 산화막 및 패드 질화막을 형성한 다음 이들을 패터닝하여 트렌치(20)를 형성할 부위에 개구부를 만든다. 다음에 패터닝된 패드 산화막과 패드 질화막을 마스크로 사용하여 매몰층(15)과 반도체 기판(10)을 식각함으로써 수천Å-수㎛ 정도 깊이의 트렌치(20)를 형성한다. 이어서, 트렌치(20) 안을 산화막 또는 언도프트 폴리실리콘으로 채운다. 산화막의 경우는 중온산화막(Middle Temperature Oxide : MTO) 또는 HDP-CVD(High Density Plasma-CVD)법을 이용하여 형성한 산화막으로 매립한다. 그리고, 언도프트 폴리실리콘의 경우는 LPCVD(Low Pressure Chemical Vapor Deposition)법으로 500℃ 내지 700℃의 온도에서 증착한다. 그리고, 이러한 산화막 또는 언도프트 폴리실리콘을 증착하기 전에 트렌치(20) 식각 계면을 안정화시키기 위하여 트렌치(20) 내벽에 열산화막을 형성할 수도 있다. 이러한 결과물의 상면을 CMP(Chemical Mechanical Polishing) 또는 에치백의 방법으로 평탄화한다. 이 때에, 패터닝된 패드 질화막이 CMP 공정의 스토퍼 또는 에치백의 스토퍼로 작용한다. 마지막으로, 매몰층(15) 위에 남아 있는 패드 질화막과 패드 산화막까지 제거하면, 매몰층(15)의 표면보다 약간 높거나 거의 단차가 없이 나란한 소자분리막(25)이 형성된다.
다음에 도 2를 참조하면, 매몰층(15)과 소자분리막(25) 위에 N- 에피택셜층(30, N-epi)을 성장시키고, 매몰층(15)과 만나는 깊이까지 이를 식각하여 소자분리막(25) 양측으로 드레인용 트렌치(41, 42)를 형성한다. 에피택셜층(30)은 1015/cm3정도의 불순물 농도를 가진 것이다.
이어서, 도 3에서와 같이, 도 2의 결과물 상에 절연막(45)을 증착한다. 절연막(45)은 드레인용 트렌치(41, 42) 측벽 중 소자분리막(25)과 인접한 측벽(41a, 42a)에 절연막 스페이서를 형성하고자 증착하는 막이다. 따라서, 드레인용트렌치(41, 42)를 완전히 매립하지 않는 정도 두께로 증착하며, 실리콘 질화막 또는 실리콘 산화막과 같은 절연막을 이용한다. 실리콘 질화막의 경우에는 PECVD(Plasma Enhanced CVD)로 증착하는데, SiH4와 NH3를 소스 가스로, Ar 또는 He을 캐리어 가스로 이용할 수 있다.
다음에, 측벽(41a, 42a)에 형성된 절연막(45) 부분을 보호하는 마스크(50)를 형성한다. 예를 들어, 절연막(45)이 형성된 결과물 전면에 포토레지스트를 도포한 후, 이를 노광 및 현상하여 측벽(41a, 42a)에 형성된 절연막(45) 부분 위에만 패터닝된 포토레지스트를 남긴다.
도 4에서와 같이, 마스크(50)로 보호되지 않은 절연막은 에치백으로 제거한다. 식각 가스는 CFx, CHxFy또는 Hx를 사용한다. 이에 따라, 마스크(50)로 보호된 절연막은 드레인용 트렌치(41, 42) 측벽(41a, 42a) 위에 스페이서(45a)로 잔류한다. 그리고, 이러한 방법으로 형성한 스페이서(45a)는 드레인용 트렌치(41, 42) 사이의 에피택셜층(30) 상면도 덮는다.
도 5를 참조하면, 마스크(50)를 제거하여 스페이서(45a)를 드러낸 다음, 에피택셜층(30)을 덮으면서 드레인용 트렌치(41, 42) 내부를 완전히 채우는 도프트 폴리실리콘을 증착한다. 도프트 폴리실리콘은 LPCVD법으로 500℃ 내지 700℃의 온도에서 증착할 수 있다. 불순물이 도핑되지 않은 상태로 증착한 후, 비소(As) 또는 인(P)을 이온주입으로 도핑시킬 수도 있고, 증착시 인-시츄(in-situ)로 불순물을 도핑하여 증착할 수도 있다. 여기서, 도프트 폴리실리콘은 불순물을 1014/㎠ 이상포함하도록 증착한다. 사용되는 불순물은 As, P, B, In 또는 Sb 등인데, 제조하려는 VDMOS 도전형에 따라 다르다. 본 실시예에서와 같이, N 채널 VDMOS를 제조하려면, N형 불순물인 As, P, Sb 등을 이용한다. 이어서, 증착한 도프트 폴리실리콘이 드레인용 트렌치(41, 42)에만 남도록 에피택셜층(30)을 덮고 있는 도프트 폴리실리콘은 에치백하여 제거한다. 이로써, 에피택셜층(30) 내에 드레인용 트렌치(41, 42)를 채우는 플러그형 드레인(60)이 형성된다.
도 6은 도 5의 결과물 상에 게이트와 소스를 형성한 결과를 도시한다. 에피택셜층(30)의 표면에 LOCOS막(100)을 형성한 다음, 에피택셜층(30) 내부의 소정 부분에 1018/cm3정도의 농도를 갖는 P형 바디 영역(110)을 형성한다. LOCOS막(100)과 그 주변에 형성되는 열산화막(미도시)은 게이트 산화막으로 사용된다. 그 위로 게이트(130)를 형성한다. 바디 영역(110)에 1019/cm2정도의 농도를 갖는 N+ 소스 영역(115) 및 1019/cm2정도의 농도를 갖는 P+ 채널 영역(120)을 형성한다. 게이트(130)는 게이트 전극(Gate)에 연결되고, 소스 영역(115) 및 채널 영역(120)은 소스 전극(Source)과 연결되고, 드레인(60)은 드레인 전극(Drain)과 연결된다.
이상에서 자세히 설명한 바와 같이 이온주입을 이용하는 대신 도전물질을 매립하여 드레인(60)을 형성한다. 후속 열 공정에 의한 접합 확산을 최소화시키면서 원하는 고농도 도핑이 가능하게 되므로 드레인 저항 감소가 용이하다. 드레인(60)을 구성하는 도전물질을 저저항으로 선택하면 원하는 수준까지 Rdson을 감소시킬 수 있다. 또한, 소자분리막(25) 방향 쪽으로 절연막 스페이서(45a)를 형성하므로소자분리막(25)만을 이용하는 경우보다 소자분리가 잘 된다. 따라서, 소자분리막(25) 면적을 작게 하여도 우수한 절연 효과를 기대할 수 있으므로, 소자분리막(25) 면적을 최소화시켜 고집적화에 유리하게 적용할 수 있다.
자세히 설명한 바와 같이, 도 6을 참조하면, 본 발명에 따른 VDMOS는 제1 도전형(즉, P형)의 반도체 기판(10)과 그 위에 형성된 제2 도전형(즉, N형)의 고농도 매몰층(15)을 포함한다. 매몰층(15)과 반도체 기판(10) 안으로는 소자분리막(25)이 형성되어 있다. 소자분리막(25)과 매몰층(15) 상부에는 제2 도전형의 저농도 에피택셜층(30)이 형성되어 있다. 에피택셜층(30) 내에는 소자분리막(25) 옆으로 매몰층(15)과 만나는 깊이까지 도전물질(본 실시예에서는 도프트 폴리실리콘)로 이루어진 플러그형 드레인(60)이 구비된다. 드레인(60) 외벽 중 소자분리막(25)과 인접한 외벽에는 절연막 스페이서(45a)가 형성되어 있어 소자간 절연을 돕는다. 에피택셜층(30) 내부에는 제1 도전형의 바디 영역(110)이 형성되는데, 그 안에는 제2 도전형의 고농도 소스 영역(115)이 형성되고, 그 사이에 제1 도전형의 고농도 채널 영역(120)이 포함된다. 소스 영역(115) 위로는 게이트 산화막으로 쓰이는 LOCOS 산화막(100)과 게이트(130)가 구비된다.
게이트(130)는 게이트 전극(Gate)에 연결되고, 소스 영역(115) 및 채널 영역(120)은 소스 전극(Source)과 연결되고, 드레인(60)은 드레인 전극(Drain)과 연결된다. 게이트(130)에 인가한 전압에 의하여 채널 영역(120) 표면에 채널이 형성되고, 그것으로써 드레인(60)으로부터 매몰층(15)을 경유하여 게이트 전극(130) 하부의 에피택셜층(30), 채널, 소스 영역(115)으로 전류를 흐르게 한다.
이처럼, 본 발명에 의하면 Rdson과 소자분리막 면적을 동시에 감소시킬 수 있어, 필요로 하는 소자의 성능은 유지/향상하면서도 소자의 팩킹밀도를 증가시킬 수 있고, 효과적으로 격리된 단위 소자를 형성할 수 있다.
(제2 실시예)
도 7 및 도 8은 본 발명의 제2 실시예에 따라 VDMOS를 제조하는 방법을 도시한 단면도들이다. 도 7 및 도 8에서 상기 제1 실시예에서 설명한 것과 동일한 요소에 대해서는 도 1 내지 도 6에서와 동일한 부호로 표시하였다. 이하에서는, 상기 제1 실시예와 다른 부분을 중점적으로 설명하기로 한다.
도 5를 참조하여 설명한 단계까지는 상기 제1 실시예와 유사하다. 즉, 도 5의 에피택셜층(30)을 덮으면서 드레인용 트렌치(41, 42) 내부를 완전히 채우는 도프트 폴리실리콘을 증착한다.
다음에 도 7에서와 같이, 도프트 폴리실리콘에 POCl3를 도핑한다. 이에 따라, 도프트 폴리실리콘 상부는 면저항이 5Ω/cm2내지 50Ω/cm2까지 감소된 저저항층(70)이 된다. 상기 제1 실시예에서처럼 도프트 폴리실리콘은 불순물이 1014/㎠ 이상으로 도핑된 저저항의 물질이지만, 디바이스에 따라 추가적인 저항 감소를 원할 경우에는 이와 같은 POCl3공정도 추가할 수 있는 것이다. 다음에, 에피택셜층(30) 위에 남아 있는 도프트 폴리실리콘은 에치백으로 제거한다. 이로써, POCl3도핑된 저저항층(70)을 구비하는 플러그형 드레인(60)이 드레인용 트렌치(41, 42) 내에 형성된다.
도 8을 참조하면, 도 7의 결과물 상에 게이트와 소스를 형성한 결과를 도시한다. 자세한 설명은 도 6에서와 마찬가지이므로 반복을 피하여 생략한다.
이상에서 설명한 바와 같이, 본 실시예에서는 도프트 폴리실리콘을 증착한 다음에 추가적으로 POCl3도핑을 실시하여 드레인(60)을 형성하므로, Rdson이 현저하게 감소된다.
이상에서는 본 발명의 실시예들에 대하여 설명하였으나, 본 발명은 상기한 실시예들에만 한정되는 것은 아니고 다양한 변경이나 변형이 가능하다. 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범주 내에 포함될 수 있는 대안, 변형 및 등가를 포함한다.
본 발명에서는 에피택셜층에 도전물질을 매립하여 플러그형으로 드레인을 형성한다. 도전물질로는 충분한 농도로 도핑된 도프트 폴리실리콘을 이용하거나 그 상부에 POCl3를 도핑하여 사용한다. 종래와 같이 이온주입과 확산을 이용하여 드레인을 형성하지 않으므로, 후속 열에 의한 접합 확산을 최소화하면서 원하는 고농도 도핑이 가능하게 되므로 Rdson 감소가 용이하다. Rdson 감소 결과 전류 증가 효과를 얻을 수 있다.
뿐만 아니라, 소자분리막 방향 쪽으로 절연막 스페이서를 추가로 형성하기 때문에 기존의 소자분리막보다 작게 형성하여도 우수한 소자분리 효과를 기대할 수있다. 따라서, 소자분리막 면적을 효과적으로 줄일 수 있어 칩 면적을 스케일 다운할 수 있다.
Claims (15)
- 제1 도전형의 반도체 기판에 상기 제1 도전형과 반대되는 제2 도전형의 고농도 매몰층을 형성하는 단계;상기 매몰층과 반도체 기판을 식각하여 소자분리용 트렌치를 형성하고, 절연막으로 필링하여 소자분리막을 형성하는 단계;상기 매몰층과 소자분리막 위로 제2 도전형 저농도 에피택셜층을 성장시키고, 상기 소자분리막 옆으로 상기 매몰층과 만나는 깊이까지 식각하여 드레인용 트렌치를 형성하는 단계;상기 드레인용 트렌치 측벽 중 상기 소자분리막과 인접한 측벽에 절연막 스페이서를 형성하는 단계;상기 드레인용 트렌치 내부를 도전물질로 채워 제2 도전형 플러그형 드레인을 형성하는 단계; 및상기 플러그형 드레인이 형성된 결과물 상에 게이트와 소스를 형성하는 단계를 포함하는 것을 특징으로 하는 디모스 제조방법.
- 제1항에 있어서,상기 소자분리용 트렌치를 필링하는 절연막으로는 산화막 또는 언도프트 폴리실리콘을 이용하는 것을 특징으로 하는 디모스 제조방법.
- 제1항에 있어서,상기 절연막 스페이서를 형성하는 단계는,상기 드레인용 트렌치가 형성된 결과물 상에 절연막을 증착하는 단계;상기 소자분리막과 인접한 드레인용 트렌치 측벽에 형성된 절연막 부분을 보호하는 마스크를 형성하는 단계;상기 마스크로 보호되지 않은 절연막은 에치백하여 제거하는 단계; 및상기 마스크를 제거하는 단계를 포함하여 수행하는 것을 특징으로 하는 디모스 제조방법.
- 제3항에 있어서,상기 절연막으로는 실리콘 질화막 또는 실리콘 산화막을 증착하는 것을 특징으로 하는 디모스 제조방법.
- 제1항에 있어서,상기 드레인용 트렌치 내부를 채우는 도전물질로는 도프트 폴리실리콘을 이용하는 것을 특징으로 하는 디모스 제조방법.
- 제1항에 있어서,상기 플러그형 드레인을 형성하는 단계는,상기 에피택셜층을 덮으면서 상기 드레인용 트렌치 내부를 완전히 채우는 도프트 폴리실리콘을 증착하는 단계; 및상기 도프트 폴리실리콘이 상기 드레인용 트렌치에만 남도록 상기 에피택셜층 위의 도프트 폴리실리콘을 에치백하는 단계를 포함하여 수행하는 것을 특징으로 하는 디모스 제조방법.
- 제1항에 있어서,상기 플러그형 드레인을 형성하는 단계는,상기 에피택셜층을 덮으면서 상기 드레인용 트렌치 내부를 완전히 채우는 도프트 폴리실리콘을 증착하는 단계;상기 도프트 폴리실리콘에 POCl3를 도핑하는 단계; 및상기 POCl3로 도핑된 폴리실리콘이 상기 드레인용 트렌치에만 남도록 상기 에피택셜층 위의 도프트 폴리실리콘을 에치백하는 단계를 포함하여 수행하는 것을 특징으로 하는 디모스 제조방법.
- 제5항 내지 제7항 중 어느 하나의 항에 있어서,상기 도프트 폴리실리콘은 불순물이 1×1014/㎠ 이상으로 도핑된 것을 특징으로 하는 디모스 제조방법.
- 제1 도전형의 반도체 기판;상기 반도체 기판 상에 형성되고 상기 제1 도전형과 반대되는 제2 도전형의 고농도 매몰층;상기 매몰층과 반도체 기판 안으로 형성된 소자분리막;상기 소자분리막과 매몰층 상부에 형성된 제2 도전형의 저농도 에피택셜층;상기 매몰층과 만나는 깊이까지 상기 소자분리막 옆으로 상기 에피택셜층 내에 형성되고 도전물질로 이루어진 제2 도전형 플러그형 드레인;상기 플러그형 드레인 외벽 중 상기 소자분리막과 인접한 외벽에 형성된 절연막 스페이서;상기 에피택셜층 내부에 형성되는 제1 도전형의 바디 영역;상기 제1 도전형의 바디 영역 내에 형성되는 제2 도전형의 고농도 소스 영역; 및상기 소스 영역 위로 형성된 게이트 산화막과 게이트를 포함하는 것을 특징으로 하는 디모스.
- 제9항에 있어서,상기 소스 영역은 그 내부에 제1 도전형의 고농도 채널 영역을 더 포함하는 것을 특징으로 하는 디모스.
- 제9항에 있어서,상기 소자분리막은 산화막 또는 언도프트 폴리실리콘막인 것을 특징으로 하는 디모스.
- 제9항에 있어서,상기 절연막 스페이서는 실리콘 질화막 또는 실리콘 산화막 스페이서인 것을 특징으로 하는 디모스.
- 제9항에 있어서,상기 플러그형 드레인을 이루는 도전물질은 도프트 폴리실리콘인 것을 특징으로 하는 디모스.
- 제13항에 있어서,상기 도프트 폴리실리콘의 상부는 POCl3로 도핑된 것을 특징으로 하는 디모스.
- 제13항 또는 제14항에 있어서,상기 도프트 폴리실리콘은 불순물이 1×1014/㎠ 이상으로 도핑된 것을 특징으로 하는 디모스.
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