JP2003303959A - 縦型ｍｏｓ半導体装置およびその製造方法 - Google Patents
縦型ｍｏｓ半導体装置およびその製造方法Info
- Publication number
- JP2003303959A JP2003303959A JP2002106317A JP2002106317A JP2003303959A JP 2003303959 A JP2003303959 A JP 2003303959A JP 2002106317 A JP2002106317 A JP 2002106317A JP 2002106317 A JP2002106317 A JP 2002106317A JP 2003303959 A JP2003303959 A JP 2003303959A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- conductivity type
- region
- layer
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000009792 diffusion process Methods 0.000 claims abstract description 79
- 239000010410 layer Substances 0.000 claims description 146
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 29
- 239000012535 impurity Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 24
- 238000000605 extraction Methods 0.000 claims description 21
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 claims 9
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 229920005591 polysilicon Polymers 0.000 description 26
- 238000002955 isolation Methods 0.000 description 12
- 108091006146 Channels Proteins 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- -1 for example Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003203 everyday effect Effects 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 従来の縦型ＭＯＳトランジスタでは、寄生ジ
ャンクションＦＥＴ抵抗が高いため、ＭＯＳトランジス
タのスイッチング時のＯＮ抵抗が大きく消費電力が高く
なるという問題があった。 【解決手段】 本発明のＭＯＳトランジスタ３１では、
第２のトレンチ４６によりゲート電極４８を形成してい
る。そして、第１のトレンチ３９、第２の埋め込み層４
５および第１の埋め込み層３８によりドレイン取り出し
領域を形成している。そのことで、Ｐ−型の拡散領域４
６下部領域のドレイン領域となるエピタキシャル層３３
には、寄生ジャンクションＦＥＴが無くなる。その結
果、ＭＯＳトランジスタ３１のＯＮ時における寄生抵抗
を低減することができ、低消費電力化を実現できる。
ャンクションＦＥＴ抵抗が高いため、ＭＯＳトランジス
タのスイッチング時のＯＮ抵抗が大きく消費電力が高く
なるという問題があった。 【解決手段】 本発明のＭＯＳトランジスタ３１では、
第２のトレンチ４６によりゲート電極４８を形成してい
る。そして、第１のトレンチ３９、第２の埋め込み層４
５および第１の埋め込み層３８によりドレイン取り出し
領域を形成している。そのことで、Ｐ−型の拡散領域４
６下部領域のドレイン領域となるエピタキシャル層３３
には、寄生ジャンクションＦＥＴが無くなる。その結
果、ＭＯＳトランジスタ３１のＯＮ時における寄生抵抗
を低減することができ、低消費電力化を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型ＭＯＳ半導体
装置およびその製造方法において、スイッチング時にお
ける抵抗を低減することを目的とする。
装置およびその製造方法において、スイッチング時にお
ける抵抗を低減することを目的とする。
【０００２】
【従来の技術】近年、ＯＡ機器では、低消費電力、高機
能化等が要求されている。そして、下記に従来例として
示す縦型ＭＯＳトランジスタは、一般にＯＡ機器、例え
ば、プリンター等のモータドライバーＩＣとして使用さ
れている。そして、上記した開発テーマを目標に、日々
研究・開発されている。
能化等が要求されている。そして、下記に従来例として
示す縦型ＭＯＳトランジスタは、一般にＯＡ機器、例え
ば、プリンター等のモータドライバーＩＣとして使用さ
れている。そして、上記した開発テーマを目標に、日々
研究・開発されている。
【０００３】図１１は、従来における縦型のＮチャネル
型ＭＯＳトランジスタ１の断面図を示したものである。
型ＭＯＳトランジスタ１の断面図を示したものである。
【０００４】図示の如く、Ｐ−型の単結晶シリコン基板
２上には、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚
さ１．０〜６．０μｍのＮ−型のエピタキシャル層３が
形成されている。そして、基板２およびエピタキシャル
層３には、両者を貫通するＰ＋型分離領域４によってＮ
チャネル型ＭＯＳトランジスタ１を形成する島領域５が
形成されている。そして、基板２とエピタキシャル層３
との間にはＮ＋型の埋め込み層６が形成されている。
２上には、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚
さ１．０〜６．０μｍのＮ−型のエピタキシャル層３が
形成されている。そして、基板２およびエピタキシャル
層３には、両者を貫通するＰ＋型分離領域４によってＮ
チャネル型ＭＯＳトランジスタ１を形成する島領域５が
形成されている。そして、基板２とエピタキシャル層３
との間にはＮ＋型の埋め込み層６が形成されている。
【０００５】そして、エピタキシャル層３には、Ｎ＋型
の拡散領域７およびＰ−型の拡散領域８が形成されてい
る。Ｎ＋型の拡散領域７はドレイン取り出し領域として
用いられ、その表面にはＮ＋＋型の拡散領域９が形成さ
れている。一方、Ｐ−型の拡散領域８にはＮ＋型の拡散
領域１０およびＰ＋型の拡散領域１１が形成されてい
る。そして、Ｎ＋型の拡散領域１０はソース領域として
用いられている。Ｐ＋型の拡散領域１１はＰ−型の拡散
領域８とＮ＋型の拡散領域１０とを同電位にする働きを
担っている。
の拡散領域７およびＰ−型の拡散領域８が形成されてい
る。Ｎ＋型の拡散領域７はドレイン取り出し領域として
用いられ、その表面にはＮ＋＋型の拡散領域９が形成さ
れている。一方、Ｐ−型の拡散領域８にはＮ＋型の拡散
領域１０およびＰ＋型の拡散領域１１が形成されてい
る。そして、Ｎ＋型の拡散領域１０はソース領域として
用いられている。Ｐ＋型の拡散領域１１はＰ−型の拡散
領域８とＮ＋型の拡散領域１０とを同電位にする働きを
担っている。
【０００６】そして、エピタキシャル層３表面にはゲー
ト電極１２、絶縁層１３等が形成される。絶縁層１３に
形成されたコンタクトホールを介して、ドレイン電極１
６およびソース電極１７が形成され、図１１に示したＮ
チャネル型ＭＯＳトランジスタ１が完成する。
ト電極１２、絶縁層１３等が形成される。絶縁層１３に
形成されたコンタクトホールを介して、ドレイン電極１
６およびソース電極１７が形成され、図１１に示したＮ
チャネル型ＭＯＳトランジスタ１が完成する。
【０００７】次に、図１２〜図１４を参照にして、従来
における縦型のＮチャネル型ＭＯＳトランジスタ１の製
造方法について説明する。
における縦型のＮチャネル型ＭＯＳトランジスタ１の製
造方法について説明する。
【０００８】先ず、図１２に示す如く、Ｐ−型の単結晶
シリコン基板２を準備し、基板２上に、例えば、比抵抗
０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍのＮ
−型のエピタキシャル層３を形成する。このとき、基板
２とエピタキシャル層３との境界面を挟んで、Ｎ＋型の
埋め込み層６およびＰ＋型の分離領域４の第１の分離領
域１８をイオン注入法により形成する。
シリコン基板２を準備し、基板２上に、例えば、比抵抗
０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍのＮ
−型のエピタキシャル層３を形成する。このとき、基板
２とエピタキシャル層３との境界面を挟んで、Ｎ＋型の
埋め込み層６およびＰ＋型の分離領域４の第１の分離領
域１８をイオン注入法により形成する。
【０００９】次に、図１３に示す如く、イオン注入法に
よりエピタキシャル層３にＮ＋型の拡散領域７を形成
し、Ｎ＋型の拡散領域７とＮ＋型の埋め込み層６とを連
結させる。そして、エピタキシャル層３の分離領域４上
等にＬＯＣＯＳ酸化膜２０を形成する。その後、エピタ
キシャル層３およびＬＯＣＯＳ酸化膜２０表面にゲート
酸化膜を介してゲート電極１２を形成する。
よりエピタキシャル層３にＮ＋型の拡散領域７を形成
し、Ｎ＋型の拡散領域７とＮ＋型の埋め込み層６とを連
結させる。そして、エピタキシャル層３の分離領域４上
等にＬＯＣＯＳ酸化膜２０を形成する。その後、エピタ
キシャル層３およびＬＯＣＯＳ酸化膜２０表面にゲート
酸化膜を介してゲート電極１２を形成する。
【００１０】次に、図１４に示す如く、エピタキシャル
層３にはゲート電極１２を介してＰ−型の拡散領域８を
イオン注入法により形成する。この拡散領域８表面には
Ｎ＋型の拡散領域１０およびＰ＋型の拡散領域１１を二
重拡散し形成する。このとき、Ｎ＋型の拡散領域７表面
にもＮ＋＋型の拡散領域９を形成する。
層３にはゲート電極１２を介してＰ−型の拡散領域８を
イオン注入法により形成する。この拡散領域８表面には
Ｎ＋型の拡散領域１０およびＰ＋型の拡散領域１１を二
重拡散し形成する。このとき、Ｎ＋型の拡散領域７表面
にもＮ＋＋型の拡散領域９を形成する。
【００１１】最後に、絶縁層１３、ドレイン電極１６、
ソース電極１７等を形成し、図１１に示した縦型のＮチ
ャネル型ＭＯＳトランジスタ１が完成する。
ソース電極１７等を形成し、図１１に示した縦型のＮチ
ャネル型ＭＯＳトランジスタ１が完成する。
【００１２】
【発明が解決しようとする課題】上記したように、従来
のＮチャネル型ＭＯＳトランジスタ１では、ゲート電極
１２に電圧を印加し、ゲート電極１２下部に位置するＰ
−型の拡散領域８の表面層にＮ型のチャネルを形成し駆
動させる。そして、ＭＯＳトランジスタ１ではキャリア
が電子であり、この電子がソース領域１２からＮ型のチ
ャネル領域、エピタキシャル層３、Ｎ＋型の埋め込み層
６、Ｎ＋型の拡散領域７およびＮ＋＋型の拡散領域９を
通過する。つまり、図示したように、ＭＯＳトランジス
タ１では電子が点線で示した経路で移動することで、Ｍ
ＯＳトランジスタ１が動作する。
のＮチャネル型ＭＯＳトランジスタ１では、ゲート電極
１２に電圧を印加し、ゲート電極１２下部に位置するＰ
−型の拡散領域８の表面層にＮ型のチャネルを形成し駆
動させる。そして、ＭＯＳトランジスタ１ではキャリア
が電子であり、この電子がソース領域１２からＮ型のチ
ャネル領域、エピタキシャル層３、Ｎ＋型の埋め込み層
６、Ｎ＋型の拡散領域７およびＮ＋＋型の拡散領域９を
通過する。つまり、図示したように、ＭＯＳトランジス
タ１では電子が点線で示した経路で移動することで、Ｍ
ＯＳトランジスタ１が動作する。
【００１３】しかしながら、点線で示したように、ＭＯ
Ｓトランジスタ１では電子が移動する際、つまり、ドレ
イン電極１６からソース電極１７へと電流が流れる際、
ＭＯＳトランジスタ１には寄生抵抗が発生する。そし
て、ＭＯＳトランジスタ１では、図示した寄生ジャンク
ションＦＥＴ抵抗ＲＪＦＥＴの影響を特に大きく受け
る。そのため、ＭＯＳトランジスタ１のＯＮ時における
寄生抵抗が増大するという問題があった。
Ｓトランジスタ１では電子が移動する際、つまり、ドレ
イン電極１６からソース電極１７へと電流が流れる際、
ＭＯＳトランジスタ１には寄生抵抗が発生する。そし
て、ＭＯＳトランジスタ１では、図示した寄生ジャンク
ションＦＥＴ抵抗ＲＪＦＥＴの影響を特に大きく受け
る。そのため、ＭＯＳトランジスタ１のＯＮ時における
寄生抵抗が増大するという問題があった。
【００１４】また、従来のＮチャネル型ＭＯＳトランジ
スタ１では、ドレイン取り出し領域としてＮ＋型の拡散
領域７を用いている。そのため、Ｎ＋型の拡散領域７を
エピタキシャル層３表面からＮ＋型の埋め込み層６まで
拡散させる際に、Ｎ＋型の拡散領域７は横方向へも拡散
してしまう。その結果、Ｎ＋型の拡散領域７を形成する
際、横方向への拡散幅も考慮する必要があり、ＭＯＳト
ランジスタ１の素子サイズの微細化が困難となる問題が
あった。
スタ１では、ドレイン取り出し領域としてＮ＋型の拡散
領域７を用いている。そのため、Ｎ＋型の拡散領域７を
エピタキシャル層３表面からＮ＋型の埋め込み層６まで
拡散させる際に、Ｎ＋型の拡散領域７は横方向へも拡散
してしまう。その結果、Ｎ＋型の拡散領域７を形成する
際、横方向への拡散幅も考慮する必要があり、ＭＯＳト
ランジスタ１の素子サイズの微細化が困難となる問題が
あった。
【００１５】
【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明である縦型ＭＯ
Ｓ半導体装置では、一導電型の半導体基板と、少なくと
も前記基板表面に積層された逆導電型のエピタキシャル
層と、前記エピタキシャル層を貫通して複数の島領域を
形成する一導電型の分離領域と、少なくとも前記島領域
の１つには前記基板と前記エピタキシャル層との間に形
成される逆導電型の第１の埋め込み層と、前記エピタキ
シャル層表面から前記埋め込み層にまで到達しない第１
および第２のトレンチと、前記第１のトレンチと前記第
１の埋め込み層とを連結する逆導電型の第２の埋め込み
層と、前記第１のトレンチ内にドレイン取り出し領域と
なる逆導電型の不純物が導入された多結晶シリコンと、
前記第２のトレンチ内面を被覆するゲート酸化膜と、前
記第２のトレンチ内に逆導電型の多結晶シリコンが充填
されて形成されたゲート電極と、前記第２のトレンチと
重畳して設けられたチャネル形成領域となる一導電型の
拡散領域と、前記第２のトレンチと重畳して前記エピタ
キシャル層表面に設けられたソース領域となる逆導電型
の拡散領域と、前記チャネル形成領域下のドレイン領域
となる前記エピタキシャル層とを具備し、前記ドレイン
領域を前記第１および第２の埋め込み層を介して前記ド
レイン取り出し領域で前記エピタキシャル層表面まで導
出することを特徴とする。
の課題に鑑みてなされたもので、本発明である縦型ＭＯ
Ｓ半導体装置では、一導電型の半導体基板と、少なくと
も前記基板表面に積層された逆導電型のエピタキシャル
層と、前記エピタキシャル層を貫通して複数の島領域を
形成する一導電型の分離領域と、少なくとも前記島領域
の１つには前記基板と前記エピタキシャル層との間に形
成される逆導電型の第１の埋め込み層と、前記エピタキ
シャル層表面から前記埋め込み層にまで到達しない第１
および第２のトレンチと、前記第１のトレンチと前記第
１の埋め込み層とを連結する逆導電型の第２の埋め込み
層と、前記第１のトレンチ内にドレイン取り出し領域と
なる逆導電型の不純物が導入された多結晶シリコンと、
前記第２のトレンチ内面を被覆するゲート酸化膜と、前
記第２のトレンチ内に逆導電型の多結晶シリコンが充填
されて形成されたゲート電極と、前記第２のトレンチと
重畳して設けられたチャネル形成領域となる一導電型の
拡散領域と、前記第２のトレンチと重畳して前記エピタ
キシャル層表面に設けられたソース領域となる逆導電型
の拡散領域と、前記チャネル形成領域下のドレイン領域
となる前記エピタキシャル層とを具備し、前記ドレイン
領域を前記第１および第２の埋め込み層を介して前記ド
レイン取り出し領域で前記エピタキシャル層表面まで導
出することを特徴とする。
【００１６】上記した課題を解決するために、本発明の
縦型ＭＯＳ半導体装置の製造方法では、一導電型の半導
体基板を準備し、前記基板表面に逆導電型の不純物を導
入した後、前記基板上にエピタキシャル層を堆積し、前
記基板と前記エピタキシャル層との境界面を挟むように
第１の埋め込み層を形成する工程と、前記エピタキシャ
ル層にチャネルを形成する一導電型の拡散領域を形成し
た後、前記一導電型の拡散領域と二重拡散構造を構成す
るようにソース領域となる逆導電型の拡散領域を形成す
る工程と、前記エピタキシャル層表面から前記一導電型
の拡散領域の周囲に前記第１の埋め込み層に到達しない
第１のトレンチと、前記エピタキシャル層表面から前記
一導電型の拡散領域および前記逆導電型の拡散領域を貫
通し、前記埋め込み層まで到達しない複数の第２のトレ
ンチとを同時に形成する工程と、前記第１および前記第
２のトレンチ内略全面にシリコン酸化膜を形成した後、
前記第１のトレンチ底部の前記シリコン酸化膜の少なく
とも一部を開口し、前記開口部を介して前記第１の埋め
込み層と連結する逆導電型の第２の埋め込み層を形成す
る工程と、前記第１および第２のトレンチに逆導電型の
不純物を導入した多結晶シリコンを充填する工程とを具
備することを特徴とする。
縦型ＭＯＳ半導体装置の製造方法では、一導電型の半導
体基板を準備し、前記基板表面に逆導電型の不純物を導
入した後、前記基板上にエピタキシャル層を堆積し、前
記基板と前記エピタキシャル層との境界面を挟むように
第１の埋め込み層を形成する工程と、前記エピタキシャ
ル層にチャネルを形成する一導電型の拡散領域を形成し
た後、前記一導電型の拡散領域と二重拡散構造を構成す
るようにソース領域となる逆導電型の拡散領域を形成す
る工程と、前記エピタキシャル層表面から前記一導電型
の拡散領域の周囲に前記第１の埋め込み層に到達しない
第１のトレンチと、前記エピタキシャル層表面から前記
一導電型の拡散領域および前記逆導電型の拡散領域を貫
通し、前記埋め込み層まで到達しない複数の第２のトレ
ンチとを同時に形成する工程と、前記第１および前記第
２のトレンチ内略全面にシリコン酸化膜を形成した後、
前記第１のトレンチ底部の前記シリコン酸化膜の少なく
とも一部を開口し、前記開口部を介して前記第１の埋め
込み層と連結する逆導電型の第２の埋め込み層を形成す
る工程と、前記第１および第２のトレンチに逆導電型の
不純物を導入した多結晶シリコンを充填する工程とを具
備することを特徴とする。
【００１７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら詳細に説明する。
いて図面を参照しながら詳細に説明する。
【００１８】図１は、縦型のＮチャネル型ＭＯＳトラン
ジスタ３１の断面図を示したものである。
ジスタ３１の断面図を示したものである。
【００１９】図示の如く、Ｐ−型の単結晶シリコン基板
３２上には、例えば、比抵抗２．０Ω・ｃｍ、厚さ３．
０〜７．０μｍのＮ−型のエピタキシャル層３３が形成
されている。そして、基板３２およびエピタキシャル層
３３には、両者を貫通するＰ＋型の分離領域３４によっ
て島領域３５が形成されている。本実施の形態では、島
領域３５のみを図示しているが、その他複数の島領域が
形成され、例えば、同様に縦型のＮチャネル型のＭＯＳ
トランジスタ、Ｐチャネル型のＭＯＳトランジスタ、Ｎ
ＰＮ型のトランジスタ等が形成されている。
３２上には、例えば、比抵抗２．０Ω・ｃｍ、厚さ３．
０〜７．０μｍのＮ−型のエピタキシャル層３３が形成
されている。そして、基板３２およびエピタキシャル層
３３には、両者を貫通するＰ＋型の分離領域３４によっ
て島領域３５が形成されている。本実施の形態では、島
領域３５のみを図示しているが、その他複数の島領域が
形成され、例えば、同様に縦型のＮチャネル型のＭＯＳ
トランジスタ、Ｐチャネル型のＭＯＳトランジスタ、Ｎ
ＰＮ型のトランジスタ等が形成されている。
【００２０】この分離領域３４は、基板３２表面から上
下方向に拡散した第１の分離領域３６およびエピタキシ
ャル層３３の表面から拡散した第２の分離領域３７から
成る。そして、両者が連結することでエピタキシャル層
３３を島状に分離する。以下、本発明である縦型のＮチ
ャネル型ＭＯＳトランジスタ３１の構造について説明す
る。
下方向に拡散した第１の分離領域３６およびエピタキシ
ャル層３３の表面から拡散した第２の分離領域３７から
成る。そして、両者が連結することでエピタキシャル層
３３を島状に分離する。以下、本発明である縦型のＮチ
ャネル型ＭＯＳトランジスタ３１の構造について説明す
る。
【００２１】図示の如く、基板３２とエピタキシャル層
３３との間には、その境界面を挟むようにＮ＋型の第１
の埋め込み層３８が形成されている。Ｎ＋型の第１の埋
め込み層３８には、第１のトレンチ３９の底面から形成
されたＮ＋型の第２の埋め込み層４５が端部で重畳して
形成されている。本実施の形態では、図１の断面は第１
のトレンチ３９により区画された第１の領域５１および
第２の領域５２の断面である。そして、第１のトレンチ
３９内の側面には、他領域へのポリシリコンの拡散防止
を目的とするシリコン酸化膜４１が被覆されている。一
方、第１のトレンチ３９内底部のシリコン酸化膜４１の
少なくとも１部は除去されている。この構造の状態で、
第１のトレンチ３９内に、例えば、多結晶シリコン（ポ
リシリコン）４３が充填されている。そのため、第１の
トレンチ３９を介して、ポリシリコン４３、Ｎ＋型の第
２の埋め込み層４５およびＮ＋型の第１の埋め込み層３
８とが電気的に接続することが可能な構造が実現され
る。そして、このポリシリコン４３には、Ｎ型不純物、
例えば、リン（Ｐ）が多量に導入されており、高濃度な
Ｎ型領域となっている。この構造により、上述の如く、
第１のトレンチ３９内のポリシリコン４３、第２の埋め
込み層４５および第１の埋め込み層３８とにより、本発
明のＭＯＳトランジスタ３１のドレイン取り出し領域を
形成することとなる。
３３との間には、その境界面を挟むようにＮ＋型の第１
の埋め込み層３８が形成されている。Ｎ＋型の第１の埋
め込み層３８には、第１のトレンチ３９の底面から形成
されたＮ＋型の第２の埋め込み層４５が端部で重畳して
形成されている。本実施の形態では、図１の断面は第１
のトレンチ３９により区画された第１の領域５１および
第２の領域５２の断面である。そして、第１のトレンチ
３９内の側面には、他領域へのポリシリコンの拡散防止
を目的とするシリコン酸化膜４１が被覆されている。一
方、第１のトレンチ３９内底部のシリコン酸化膜４１の
少なくとも１部は除去されている。この構造の状態で、
第１のトレンチ３９内に、例えば、多結晶シリコン（ポ
リシリコン）４３が充填されている。そのため、第１の
トレンチ３９を介して、ポリシリコン４３、Ｎ＋型の第
２の埋め込み層４５およびＮ＋型の第１の埋め込み層３
８とが電気的に接続することが可能な構造が実現され
る。そして、このポリシリコン４３には、Ｎ型不純物、
例えば、リン（Ｐ）が多量に導入されており、高濃度な
Ｎ型領域となっている。この構造により、上述の如く、
第１のトレンチ３９内のポリシリコン４３、第２の埋め
込み層４５および第１の埋め込み層３８とにより、本発
明のＭＯＳトランジスタ３１のドレイン取り出し領域を
形成することとなる。
【００２２】本実施の形態では、上述の如く、第１の埋
め込み層３８上のエピタキシャル層３３は第１のトレン
チ３９により第１の領域５１および第２の領域５２に区
分されている。この領域５１、５２はそれぞれゲート電
極４４、ソース領域の形成領域として用いられる。具体
的には、領域５１、５２には、それぞれチャネル形成領
域となるＰ−型の拡散領域４６が形成されている。この
拡散領域４６にはソース領域となるＮ＋型の拡散領域４
７が二重拡散により形成されている。そして、エピタキ
シャル層３３表面からはゲート電極４４形成用の第２の
トレンチ４０が等間隔で複数形成されている。この第２
のトレンチ４０は、上述したＰ−型の拡散領域４６およ
びＮ＋型の拡散領域４７を貫通し、第１のＮ＋型の埋め
込み層３８に到達しない深さで形成されている。そし
て、第２のトレンチ４０内は第１のトレンチ内３９とは
相違し、第２のトレンチ４０内の略全面にシリコン酸化
膜４２が被覆している。このシリコン酸化膜４２を覆う
ように第２のトレンチ４０内には、例えば、ポリシリコ
ンが充填されている。
め込み層３８上のエピタキシャル層３３は第１のトレン
チ３９により第１の領域５１および第２の領域５２に区
分されている。この領域５１、５２はそれぞれゲート電
極４４、ソース領域の形成領域として用いられる。具体
的には、領域５１、５２には、それぞれチャネル形成領
域となるＰ−型の拡散領域４６が形成されている。この
拡散領域４６にはソース領域となるＮ＋型の拡散領域４
７が二重拡散により形成されている。そして、エピタキ
シャル層３３表面からはゲート電極４４形成用の第２の
トレンチ４０が等間隔で複数形成されている。この第２
のトレンチ４０は、上述したＰ−型の拡散領域４６およ
びＮ＋型の拡散領域４７を貫通し、第１のＮ＋型の埋め
込み層３８に到達しない深さで形成されている。そし
て、第２のトレンチ４０内は第１のトレンチ内３９とは
相違し、第２のトレンチ４０内の略全面にシリコン酸化
膜４２が被覆している。このシリコン酸化膜４２を覆う
ように第２のトレンチ４０内には、例えば、ポリシリコ
ンが充填されている。
【００２３】尚、第１のトレンチ３９と同様に、多結晶
シリコンにはＮ型の不純物、例えば、リン（Ｐ）が導入
されている。そして、本実施の形態では、この多結晶シ
リコンはゲート電極４４として、シリコン酸化膜４２は
ゲート酸化膜として用いられる。また、詳細は製法の説
明で後述するが、本実施の形態では第１および第２のト
レンチ３９、４０が同一工程で形成されていることに特
徴を有する。
シリコンにはＮ型の不純物、例えば、リン（Ｐ）が導入
されている。そして、本実施の形態では、この多結晶シ
リコンはゲート電極４４として、シリコン酸化膜４２は
ゲート酸化膜として用いられる。また、詳細は製法の説
明で後述するが、本実施の形態では第１および第２のト
レンチ３９、４０が同一工程で形成されていることに特
徴を有する。
【００２４】そして、エピタキシャル層３３表面には絶
縁層４８が形成されている。この絶縁層４８にはコンタ
クトホールが形成され、このコンタクトホールを介して
ドレイン電極４９、ソース電極５０が、例えば、アルミ
ニウム（Ａｌ）により形成されている。このとき、第２
のトレンチ４０内のゲート電極４４はシリコン酸化膜４
２および絶縁層４８によりソース電極５０とは絶縁され
ている。図示の如く、Ｎ＋型の拡散領域４７に第２のト
レンチ４０は複数形成されているが、この拡散領域４７
を覆うようにソース電極５０が、例えば、アルミニウム
（Ａｌ）により形成されている。つまり、各領域５１、
５２毎に、複数のゲート電極４４を一括して覆うように
１つのソース電極５０が形成されている。この構造によ
り、図示の如きＭＯＳトランジスタ３１が完成する。
縁層４８が形成されている。この絶縁層４８にはコンタ
クトホールが形成され、このコンタクトホールを介して
ドレイン電極４９、ソース電極５０が、例えば、アルミ
ニウム（Ａｌ）により形成されている。このとき、第２
のトレンチ４０内のゲート電極４４はシリコン酸化膜４
２および絶縁層４８によりソース電極５０とは絶縁され
ている。図示の如く、Ｎ＋型の拡散領域４７に第２のト
レンチ４０は複数形成されているが、この拡散領域４７
を覆うようにソース電極５０が、例えば、アルミニウム
（Ａｌ）により形成されている。つまり、各領域５１、
５２毎に、複数のゲート電極４４を一括して覆うように
１つのソース電極５０が形成されている。この構造によ
り、図示の如きＭＯＳトランジスタ３１が完成する。
【００２５】次に、ＭＯＳトランジスタ３１の動作につ
いて説明する。
いて説明する。
【００２６】上述の如く、本発明のＭＯＳトランジスタ
３１は、第１のトレンチ３９内の高濃度のＮ型のポリシ
リコン４３、Ｎ＋型の第２の埋め込み層４５およびＮ＋
型の第１の埋め込み層３８とがドレイン取り出し領域と
して用いられる。そして、Ｐ−型の拡散領域４６の下部
領域に位置するエピタキシャル層３３がドレイン領域と
して、Ｐ−型の拡散領域４６がチャネル形成領域とし
て、Ｎ＋型の拡散領域４７がソース領域として用いられ
る。一方、第１のトレンチ３９内のポリシリコン４３に
は基板３２と反対面から、つまり、素子表面からドレイ
ン電極４９がコンタクトしている。そして、第２のトレ
ンチ４０内のポリシリコンはゲート電極４４として用い
られている。また、素子表面からこのゲート電極４４お
よびＮ＋型の拡散領域４７を覆うようにソース電極５０
がコンタクトしている。
３１は、第１のトレンチ３９内の高濃度のＮ型のポリシ
リコン４３、Ｎ＋型の第２の埋め込み層４５およびＮ＋
型の第１の埋め込み層３８とがドレイン取り出し領域と
して用いられる。そして、Ｐ−型の拡散領域４６の下部
領域に位置するエピタキシャル層３３がドレイン領域と
して、Ｐ−型の拡散領域４６がチャネル形成領域とし
て、Ｎ＋型の拡散領域４７がソース領域として用いられ
る。一方、第１のトレンチ３９内のポリシリコン４３に
は基板３２と反対面から、つまり、素子表面からドレイ
ン電極４９がコンタクトしている。そして、第２のトレ
ンチ４０内のポリシリコンはゲート電極４４として用い
られている。また、素子表面からこのゲート電極４４お
よびＮ＋型の拡散領域４７を覆うようにソース電極５０
がコンタクトしている。
【００２７】そして、ドレイン電極４９およびソース電
極５０にそれぞれドレイン電極５０の方が高電位となる
ように電圧が印加された状態で、ゲート電極４４にある
一定の電圧を印加する。そのことで、ＭＯＳトランジス
タ３１には図１に点線で示したように電子が移動する。
つまり、電流はドレイン電極４９からソース電極５０へ
と流れる。このとき、図示の如く、寄生抵抗として、主
に、ソース領域でのＲ１、チャネル領域でのＲ２、ドレ
イン領域でのＲ３、ドレイン取り出し領域でのＲ４、Ｒ
５、Ｒ６が発生する。そして、これらの抵抗の和がＭＯ
Ｓトランジスタ３１の寄生抵抗となり、ＭＯＳトランジ
スタ３１のスイッチング時のＯＮ抵抗に大きく影響す
る。
極５０にそれぞれドレイン電極５０の方が高電位となる
ように電圧が印加された状態で、ゲート電極４４にある
一定の電圧を印加する。そのことで、ＭＯＳトランジス
タ３１には図１に点線で示したように電子が移動する。
つまり、電流はドレイン電極４９からソース電極５０へ
と流れる。このとき、図示の如く、寄生抵抗として、主
に、ソース領域でのＲ１、チャネル領域でのＲ２、ドレ
イン領域でのＲ３、ドレイン取り出し領域でのＲ４、Ｒ
５、Ｒ６が発生する。そして、これらの抵抗の和がＭＯ
Ｓトランジスタ３１の寄生抵抗となり、ＭＯＳトランジ
スタ３１のスイッチング時のＯＮ抵抗に大きく影響す
る。
【００２８】つまり、本発明のＭＯＳトランジスタ３１
では、第１のトレンチ３９により区画された第１および
第２の領域５１、５２に、それぞれ複数の第２のトレン
チ４０を形成している。そして、第２のトレンチ４０内
に不純物が導入されたポリシリコンを堆積させ、ゲート
電極４４を形成していることに特徴がある。つまり、従
来のＭＯＳトランジスタ１（図１１参照）では、チャネ
ル領域とエピタキシャル領域から成る寄生ジャンクショ
ンＦＥＴ抵抗ＲＪＦＥＴ（図１１参照）が形成される。
このため、ＭＯＳトランジスタ１のスイッチング時のＯ
Ｎ抵抗が高く、消費電力が高いという問題があった。し
かし、本発明では、第２のトレンチ４０を利用しゲート
電極４４を形成することで、寄生ジャンクションＦＥＴ
抵抗を無くすことができる。そのことで、ＭＯＳトラン
ジスタ３１のスイッチング時のＯＮ抵抗を大幅に改善す
ることができ、併せて、ＭＯＳトランジスタ３１の消費
電力を大幅に改善することができる。
では、第１のトレンチ３９により区画された第１および
第２の領域５１、５２に、それぞれ複数の第２のトレン
チ４０を形成している。そして、第２のトレンチ４０内
に不純物が導入されたポリシリコンを堆積させ、ゲート
電極４４を形成していることに特徴がある。つまり、従
来のＭＯＳトランジスタ１（図１１参照）では、チャネ
ル領域とエピタキシャル領域から成る寄生ジャンクショ
ンＦＥＴ抵抗ＲＪＦＥＴ（図１１参照）が形成される。
このため、ＭＯＳトランジスタ１のスイッチング時のＯ
Ｎ抵抗が高く、消費電力が高いという問題があった。し
かし、本発明では、第２のトレンチ４０を利用しゲート
電極４４を形成することで、寄生ジャンクションＦＥＴ
抵抗を無くすことができる。そのことで、ＭＯＳトラン
ジスタ３１のスイッチング時のＯＮ抵抗を大幅に改善す
ることができ、併せて、ＭＯＳトランジスタ３１の消費
電力を大幅に改善することができる。
【００２９】そして、本発明のＭＯＳトランジスタ３１
では、上述のゲート電極４４構造と併せて、第１のトレ
ンチ３９によりドレイン取り出し領域を形成している。
そして、素子表面からこのドレイン取り出し領域である
高濃度のＮ型のポリシリコン４３にドレイン電極４９を
コンタクトさせていることに特徴を有する。そして、本
実施の形態では、島領域３５のみを説明しているが、そ
の他の複数の島領域にも同様にそれぞれＭＯＳトランジ
スタ３１が形成されている。つまり、エピタキシャル層
３３表面上には島領域毎にドレイン電極４９がそれぞれ
形成されている。図示はしていないが、本発明では、ド
レイン電極４９を素子表面に形成することで、それぞれ
のドレイン電極４９が任意の配線と接続でき、用途に応
じて異なる電圧を印加することが可能となる。その結
果、１チップで種々の動作をコントロールすることがで
き、多機能化を図れることが可能となる。
では、上述のゲート電極４４構造と併せて、第１のトレ
ンチ３９によりドレイン取り出し領域を形成している。
そして、素子表面からこのドレイン取り出し領域である
高濃度のＮ型のポリシリコン４３にドレイン電極４９を
コンタクトさせていることに特徴を有する。そして、本
実施の形態では、島領域３５のみを説明しているが、そ
の他の複数の島領域にも同様にそれぞれＭＯＳトランジ
スタ３１が形成されている。つまり、エピタキシャル層
３３表面上には島領域毎にドレイン電極４９がそれぞれ
形成されている。図示はしていないが、本発明では、ド
レイン電極４９を素子表面に形成することで、それぞれ
のドレイン電極４９が任意の配線と接続でき、用途に応
じて異なる電圧を印加することが可能となる。その結
果、１チップで種々の動作をコントロールすることがで
き、多機能化を図れることが可能となる。
【００３０】更に、本発明のＭＯＳトランジスタ３１で
は、第１のトレンチ３９内の高濃度のＮ型のポリシリコ
ン４３、Ｎ＋型の第２の埋め込み層４５およびＮ＋型の
第１の埋め込み層３８によりドレイン取り出し領域を形
成している。そして、第１のトレンチ３９を用い、高濃
度のＮ型のポリシリコン４３によりドレイン取り出し領
域とすることに特徴を有する。そして、第１のトレンチ
３９の側壁にシリコン酸化膜４１を形成しているので、
横方向へのポリシリコンおよび不純物の拡散を抑制でき
る。つまり、本発明ではドレイン取り出し領域の横幅を
狭くできるのでデバイスサイズを縮小できる。その結
果、本発明では、従来での拡散領域７（図１１参照）を
用いたドレイン取り出し領域よりも寄生抵抗の面で劣化
することなく、ＭＯＳトランジスタ３１サイズを微細化
することが可能となる。
は、第１のトレンチ３９内の高濃度のＮ型のポリシリコ
ン４３、Ｎ＋型の第２の埋め込み層４５およびＮ＋型の
第１の埋め込み層３８によりドレイン取り出し領域を形
成している。そして、第１のトレンチ３９を用い、高濃
度のＮ型のポリシリコン４３によりドレイン取り出し領
域とすることに特徴を有する。そして、第１のトレンチ
３９の側壁にシリコン酸化膜４１を形成しているので、
横方向へのポリシリコンおよび不純物の拡散を抑制でき
る。つまり、本発明ではドレイン取り出し領域の横幅を
狭くできるのでデバイスサイズを縮小できる。その結
果、本発明では、従来での拡散領域７（図１１参照）を
用いたドレイン取り出し領域よりも寄生抵抗の面で劣化
することなく、ＭＯＳトランジスタ３１サイズを微細化
することが可能となる。
【００３１】更に、本発明のＭＯＳトランジスタ３１で
は、第２のトレンチ４０を用いてゲート電極４４を形成
していることに特徴を有する。つまり、従来のＭＯＳト
ランジスタ１のゲート電極１２（図１１参照）はエピタ
キシャル層３表面に形成していた。そのため、ゲート電
極１２を形成する領域が必要であり、デバイスの微細化
が困難であった。しかし、本発明では、第２のトレンチ
４０を利用しエピタキシャル層３３内にゲート電極４４
を形成することで、デバイスの大幅な微細化を実現する
ことができる。
は、第２のトレンチ４０を用いてゲート電極４４を形成
していることに特徴を有する。つまり、従来のＭＯＳト
ランジスタ１のゲート電極１２（図１１参照）はエピタ
キシャル層３表面に形成していた。そのため、ゲート電
極１２を形成する領域が必要であり、デバイスの微細化
が困難であった。しかし、本発明では、第２のトレンチ
４０を利用しエピタキシャル層３３内にゲート電極４４
を形成することで、デバイスの大幅な微細化を実現する
ことができる。
【００３２】尚、本実施の形態では、第１のトレンチの
側壁を第１の埋め込み層に対して直交方向に形成した
が、Ｖ字形のように傾斜を持って形成しても良い。この
構造では、第１のトレンチ３９内のシリコン酸化膜４１
の孔５３（図８参照）の形成が容易となる。その他、本
発明の要旨を逸脱しない範囲で、種々の変更が可能であ
る。
側壁を第１の埋め込み層に対して直交方向に形成した
が、Ｖ字形のように傾斜を持って形成しても良い。この
構造では、第１のトレンチ３９内のシリコン酸化膜４１
の孔５３（図８参照）の形成が容易となる。その他、本
発明の要旨を逸脱しない範囲で、種々の変更が可能であ
る。
【００３３】次に、図２〜図１０を参照にして、本発明
の１実施の形態である縦型のＮチャネル型ＭＯＳトラン
ジスタの製造方法について、以下に説明する。尚、以下
の説明では、図１に示したＭＯＳトランジスタの構造で
説明した各構成要素と同じ構成要素には同じ符番を付す
こととする。
の１実施の形態である縦型のＮチャネル型ＭＯＳトラン
ジスタの製造方法について、以下に説明する。尚、以下
の説明では、図１に示したＭＯＳトランジスタの構造で
説明した各構成要素と同じ構成要素には同じ符番を付す
こととする。
【００３４】先ず、図２に示す如く、Ｐ−型の単結晶シ
リコン基板３２を準備し、この基板３２の表面を熱酸化
して全面にシリコン酸化膜を、例えば、０．０３〜０．
０５μｍ程度形成する。その後、公知のフォトリソグラ
フィ技術により第１の埋め込み層３８を形成する部分に
開口部が設けられたフォトレジストを選択マスクとして
形成する。その後、Ｎ型不純物、例えば、リン（Ｐ）を
加速電圧２０〜６５ｋｅＶ、導入量１．０×１０13〜
１．０×１０15／ｃｍ2でイオン注入し、拡散する。
リコン基板３２を準備し、この基板３２の表面を熱酸化
して全面にシリコン酸化膜を、例えば、０．０３〜０．
０５μｍ程度形成する。その後、公知のフォトリソグラ
フィ技術により第１の埋め込み層３８を形成する部分に
開口部が設けられたフォトレジストを選択マスクとして
形成する。その後、Ｎ型不純物、例えば、リン（Ｐ）を
加速電圧２０〜６５ｋｅＶ、導入量１．０×１０13〜
１．０×１０15／ｃｍ2でイオン注入し、拡散する。
【００３５】次に、図３に示す如く、図２において形成
したシリコン酸化膜上に、公知のフォトリソグラフィ技
術により分離領域３４の第１の分離領域３６を形成する
部分に開口部が設けられたフォトレジストを選択マスク
として形成する。そして、Ｐ型不純物、例えば、ホウ素
（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×
１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散
する。その後、フォトレジストを除去する。このとき、
第１の埋め込み層３８が、同時に、拡散される。
したシリコン酸化膜上に、公知のフォトリソグラフィ技
術により分離領域３４の第１の分離領域３６を形成する
部分に開口部が設けられたフォトレジストを選択マスク
として形成する。そして、Ｐ型不純物、例えば、ホウ素
（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×
１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散
する。その後、フォトレジストを除去する。このとき、
第１の埋め込み層３８が、同時に、拡散される。
【００３６】次に、図４に示す如く、図２において形成
したシリコン酸化膜を全て除去し、基板３２をエピタキ
シャル成長装置のサセプタ上に配置する。そして、ラン
プ加熱によって基板３２に、例えば、１０００℃程度の
高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2
ガスを導入する。そのことにより、基板３２上に、例え
ば、比抵抗２．０Ω・ｃｍ以上、厚さ３．０〜７．０μ
ｍ程度のエピタキシャル層３３を成長させる。その後、
エピタキシャル層３３の表面を熱酸化してシリコン酸化
膜を、例えば、０．０３〜０．０５μｍ程度形成する。
その後、公知のフォトリソグラフィ技術により分離領域
３４の第２の分離領域３７を形成する部分に開口部が設
けられたフォトレジストを選択マスクとして形成する。
そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧
６０〜１００ｋｅＶ、導入量１．０×１０13〜１．０×
１０15／ｃｍ2でイオン注入し、拡散する。その後、フ
ォトレジストを除去する。
したシリコン酸化膜を全て除去し、基板３２をエピタキ
シャル成長装置のサセプタ上に配置する。そして、ラン
プ加熱によって基板３２に、例えば、１０００℃程度の
高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2
ガスを導入する。そのことにより、基板３２上に、例え
ば、比抵抗２．０Ω・ｃｍ以上、厚さ３．０〜７．０μ
ｍ程度のエピタキシャル層３３を成長させる。その後、
エピタキシャル層３３の表面を熱酸化してシリコン酸化
膜を、例えば、０．０３〜０．０５μｍ程度形成する。
その後、公知のフォトリソグラフィ技術により分離領域
３４の第２の分離領域３７を形成する部分に開口部が設
けられたフォトレジストを選択マスクとして形成する。
そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧
６０〜１００ｋｅＶ、導入量１．０×１０13〜１．０×
１０15／ｃｍ2でイオン注入し、拡散する。その後、フ
ォトレジストを除去する。
【００３７】次に、図５に示す如く、Ｐ−型の拡散領域
４６を形成する。図４において形成したシリコン酸化膜
上に公知のフォトリソグラフィ技術によりＰ−型の拡散
領域４６を形成する部分に開口部が設けられたフォトレ
ジストを選択マスクとして形成する。そして、Ｐ型不純
物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅ
Ｖ、導入量１．０×１０13〜１．０×１０15／ｃｍ2で
イオン注入し、拡散する。その後、フォトレジストを除
去する。
４６を形成する。図４において形成したシリコン酸化膜
上に公知のフォトリソグラフィ技術によりＰ−型の拡散
領域４６を形成する部分に開口部が設けられたフォトレ
ジストを選択マスクとして形成する。そして、Ｐ型不純
物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅ
Ｖ、導入量１．０×１０13〜１．０×１０15／ｃｍ2で
イオン注入し、拡散する。その後、フォトレジストを除
去する。
【００３８】次に、図６に示す如く、公知のフォトリソ
グラフィ技術によりＮ＋型の拡散領域４７を形成する部
分に開口部が設けられたフォトレジストを選択マスクと
して形成する。そして、Ｎ型不純物、例えば、リン
（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１
０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散す
る。その後、フォトレジストを除去する。この工程によ
り、Ｐ−型の拡散領域４６が拡散され、Ｐ−型の拡散領
域４６とＮ＋型の拡散領域４７との二重拡散構造が形成
される。
グラフィ技術によりＮ＋型の拡散領域４７を形成する部
分に開口部が設けられたフォトレジストを選択マスクと
して形成する。そして、Ｎ型不純物、例えば、リン
（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１
０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散す
る。その後、フォトレジストを除去する。この工程によ
り、Ｐ−型の拡散領域４６が拡散され、Ｐ−型の拡散領
域４６とＮ＋型の拡散領域４７との二重拡散構造が形成
される。
【００３９】次に、図７に示す如く、エピタキシャル層
３３に第１および第２のトレンチ３９、４０を同時に形
成する。先ず、エピタキシャル層３３の表面にシリコン
窒化膜（図示せず）を全面に堆積する。そして、公知の
フォトリソグラフィ技術により第１および第２のトレン
チ３９、４０を形成する部分に開口部が設けられるよう
選択的にシリコン窒化膜を除去する。このとき、後工程
において、第１のトレンチ３９を介して第２の埋め込み
層４５を形成するので、シリコン窒化膜は第１のトレン
チ３９の方が第２のトレンチ４０より広く開口される。
そして、例えば、ドライエッチングにより、Ｎ＋型の第
１の埋め込み層３８に到達しない第１および第２のトレ
ンチ３９、４０を形成する。一方、第２のトレンチ４０
はＰ−型の拡散領域４６とＮ＋型の拡散領域４７の両者
を貫通し、かつ、Ｎ＋型の拡散領域４７内に均等な間隔
で形成される。その後、エピタキシャル層３３表面を熱
酸化し、第１および第２のトレンチ３９、４０内を含め
シリコン酸化膜４０、４１を形成する。尚、この段階で
は、第１のトレンチ３９底面にもシリコン酸化膜４１が
堆積されている。
３３に第１および第２のトレンチ３９、４０を同時に形
成する。先ず、エピタキシャル層３３の表面にシリコン
窒化膜（図示せず）を全面に堆積する。そして、公知の
フォトリソグラフィ技術により第１および第２のトレン
チ３９、４０を形成する部分に開口部が設けられるよう
選択的にシリコン窒化膜を除去する。このとき、後工程
において、第１のトレンチ３９を介して第２の埋め込み
層４５を形成するので、シリコン窒化膜は第１のトレン
チ３９の方が第２のトレンチ４０より広く開口される。
そして、例えば、ドライエッチングにより、Ｎ＋型の第
１の埋め込み層３８に到達しない第１および第２のトレ
ンチ３９、４０を形成する。一方、第２のトレンチ４０
はＰ−型の拡散領域４６とＮ＋型の拡散領域４７の両者
を貫通し、かつ、Ｎ＋型の拡散領域４７内に均等な間隔
で形成される。その後、エピタキシャル層３３表面を熱
酸化し、第１および第２のトレンチ３９、４０内を含め
シリコン酸化膜４０、４１を形成する。尚、この段階で
は、第１のトレンチ３９底面にもシリコン酸化膜４１が
堆積されている。
【００４０】次に、図８に示す如く、先ず、第１のトレ
ンチ３９底部のシリコン酸化膜４１の少なくとも一部を
除去する。図示していないが、公知のフォトリソグラフ
ィ技術によりシリコン酸化膜４１に孔５３を形成する部
分に開口部が設けられたフォトレジストを選択マスクと
して形成する。その後、ウェットエッチングにより、シ
リコン酸化膜４１に孔５３を形成する。
ンチ３９底部のシリコン酸化膜４１の少なくとも一部を
除去する。図示していないが、公知のフォトリソグラフ
ィ技術によりシリコン酸化膜４１に孔５３を形成する部
分に開口部が設けられたフォトレジストを選択マスクと
して形成する。その後、ウェットエッチングにより、シ
リコン酸化膜４１に孔５３を形成する。
【００４１】次に、第１のトレンチ３９内に形成された
孔５３を介してＮ＋型の第２の埋め込み層４５を形成す
る。ここで、第２の埋め込み層４５の形成方法としては
３つの方法がある。先ず、第１の方法は、孔５３を形成
した際のマスクを利用し、Ｎ型不純物、例えば、リン
（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１
０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散す
る。その後、フォトレジストを除去する。この工程によ
り、第１のトレンチ３９の下部領域では第２の埋め込み
層４５と第１の埋め込み層３８とが端部で重畳するよう
に形成される。そして、第２の埋め込み層４５の形成方
法の残りの２つは次工程で併せて説明する。
孔５３を介してＮ＋型の第２の埋め込み層４５を形成す
る。ここで、第２の埋め込み層４５の形成方法としては
３つの方法がある。先ず、第１の方法は、孔５３を形成
した際のマスクを利用し、Ｎ型不純物、例えば、リン
（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１
０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散す
る。その後、フォトレジストを除去する。この工程によ
り、第１のトレンチ３９の下部領域では第２の埋め込み
層４５と第１の埋め込み層３８とが端部で重畳するよう
に形成される。そして、第２の埋め込み層４５の形成方
法の残りの２つは次工程で併せて説明する。
【００４２】次に、図９に示す如く、第１および第２の
トレンチ３９、４０内には、例えば、ポリシリコン（多
結晶シリコン）４３を堆積する。この工程では、ポリシ
リコン４３を第１のトレンチ３９内に導入する時に同時
に、Ｎ型不純物、例えば、リン（Ｐ）を導入している。
そして、ポリシリコン４３内の不純物濃度は、１．０×
１０18〜１．０×１０20／ｃｍ3となるように多量の不
純物を導入する。そして、後工程の熱拡散工程を利用し
て、均一な濃度分布を有するようになる。その結果、第
１のトレンチ３９内のポリシリコン４３は高濃度のＮ型
領域となり、寄生抵抗を低減したドレイン取り出し領域
として用いることができる。一方、第２のトレンチ４０
内のポリシリコンはゲート電極４４として用いる。
トレンチ３９、４０内には、例えば、ポリシリコン（多
結晶シリコン）４３を堆積する。この工程では、ポリシ
リコン４３を第１のトレンチ３９内に導入する時に同時
に、Ｎ型不純物、例えば、リン（Ｐ）を導入している。
そして、ポリシリコン４３内の不純物濃度は、１．０×
１０18〜１．０×１０20／ｃｍ3となるように多量の不
純物を導入する。そして、後工程の熱拡散工程を利用し
て、均一な濃度分布を有するようになる。その結果、第
１のトレンチ３９内のポリシリコン４３は高濃度のＮ型
領域となり、寄生抵抗を低減したドレイン取り出し領域
として用いることができる。一方、第２のトレンチ４０
内のポリシリコンはゲート電極４４として用いる。
【００４３】ここで、第２の埋め込み層４５の形成方法
について残りの２つの方法について説明する。先ず、第
２の方法は、第１のトレンチ３９内のシリコン酸化膜４
１に形成された孔５３を介して、ポリシリコン４３およ
び不純物を拡散させる方法である。この場合、第１およ
び第２のトレンチ３９、４０内に多量の不純物を導入し
たポリシリコンを堆積させる工程時に同時に第２の埋め
込み層４５を形成することができる。次に、第３の方法
は、第１のトレンチ３９内に多量の不純物を導入したポ
リシリコン４３を堆積させた後に、孔５３を介してポリ
シリコン４３から不純物をしみ出させる方法である。
尚、本実施の形態では、上述した、第１の方法により、
第２の埋め込み層４５を形成する。
について残りの２つの方法について説明する。先ず、第
２の方法は、第１のトレンチ３９内のシリコン酸化膜４
１に形成された孔５３を介して、ポリシリコン４３およ
び不純物を拡散させる方法である。この場合、第１およ
び第２のトレンチ３９、４０内に多量の不純物を導入し
たポリシリコンを堆積させる工程時に同時に第２の埋め
込み層４５を形成することができる。次に、第３の方法
は、第１のトレンチ３９内に多量の不純物を導入したポ
リシリコン４３を堆積させた後に、孔５３を介してポリ
シリコン４３から不純物をしみ出させる方法である。
尚、本実施の形態では、上述した、第１の方法により、
第２の埋め込み層４５を形成する。
【００４４】そして、この工程により、ポリシリコン４
３、第２の埋め込み層４５および第１の埋め込み層３８
の３者が連結し、ＭＯＳトランジスタ３１のドレイン取
り出し領域が形成される。
３、第２の埋め込み層４５および第１の埋め込み層３８
の３者が連結し、ＭＯＳトランジスタ３１のドレイン取
り出し領域が形成される。
【００４５】次に、図１０に示す如く、エピタキシャル
層３３上等に、例えば、全面に絶縁層４８としてＢＰＳ
Ｇ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓ
ｓ）膜等を堆積する。その後、公知のフォトリソグラフ
ィ技術により外部電極形成用のコンタクトホールを形成
する。このとき、第２のトレンチ４０内に形成されたゲ
ート電極４４はシリコン酸化膜４２および絶縁層４８に
より完全に被覆され、ソース電極５０と完全に絶縁され
る構造となる。
層３３上等に、例えば、全面に絶縁層４８としてＢＰＳ
Ｇ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓ
ｓ）膜等を堆積する。その後、公知のフォトリソグラフ
ィ技術により外部電極形成用のコンタクトホールを形成
する。このとき、第２のトレンチ４０内に形成されたゲ
ート電極４４はシリコン酸化膜４２および絶縁層４８に
より完全に被覆され、ソース電極５０と完全に絶縁され
る構造となる。
【００４６】最後に、絶縁層４８に形成したコンタクト
ホールを介して、例えば、Ａｌから成るドレイン電極４
９およびソース電極５０を形成し、図１に示した縦型の
Ｎチャネル型ＭＯＳトランジスタ３１が完成する。尚、
本実施の形態では、第１の領域５１、第２の領域５２に
はそれぞれ複数のゲート電極４４が形成されている。そ
して、複数のゲート電極４４に対して、Ｎ＋型の拡散領
域４７を覆うようにソース電極５０が１つ形成される。
ホールを介して、例えば、Ａｌから成るドレイン電極４
９およびソース電極５０を形成し、図１に示した縦型の
Ｎチャネル型ＭＯＳトランジスタ３１が完成する。尚、
本実施の形態では、第１の領域５１、第２の領域５２に
はそれぞれ複数のゲート電極４４が形成されている。そ
して、複数のゲート電極４４に対して、Ｎ＋型の拡散領
域４７を覆うようにソース電極５０が１つ形成される。
【００４７】尚、上述した本実施の形態では、縦型のＮ
チャネル型ＭＯＳトランジスタのみが形成される場合に
ついて述べたが、その他の島領域に同様に縦型のＮチャ
ネル型ＭＯＳトランジスタ、ＮＰＮトランジスタ等を同
時に形成することができる。その他、本発明の要旨を逸
脱しない範囲で、種々の変更が可能である。
チャネル型ＭＯＳトランジスタのみが形成される場合に
ついて述べたが、その他の島領域に同様に縦型のＮチャ
ネル型ＭＯＳトランジスタ、ＮＰＮトランジスタ等を同
時に形成することができる。その他、本発明の要旨を逸
脱しない範囲で、種々の変更が可能である。
【００４８】
【発明の効果】本発明によれば、第１に、縦型ＭＯＳ半
導体装置では、エピタキシャル層表面から第２のトレン
チを形成し、エピタキシャル層内にゲート電極を形成し
ている。そして、ドレイン取り出し領域においても、第
１のトレンチを利用し素子表面にドレイン電極を形成し
ていることに特徴を有する。そのことで、本発明の縦型
ＭＯＳ半導体装置では、寄生ジャンクションＦＥＴ抵抗
を無くすことがで、縦型ＭＯＳ半導体装置のスイッチン
グ時のＯＮ抵抗を大幅に改善することができる。その結
果、縦型ＭＯＳ半導体装置の消費電力を大幅に改善する
ことができる。そして、ドレイン電極を素子表面に形成
することで、１チップ内に形成された複数の縦型ＭＯＳ
半導体装置のドレイン電極に用途に応じた異なる電圧を
印加することが可能な構造となる。その結果、１チップ
で種々の用途に対応できる多機能化を実現することがで
きる。
導体装置では、エピタキシャル層表面から第２のトレン
チを形成し、エピタキシャル層内にゲート電極を形成し
ている。そして、ドレイン取り出し領域においても、第
１のトレンチを利用し素子表面にドレイン電極を形成し
ていることに特徴を有する。そのことで、本発明の縦型
ＭＯＳ半導体装置では、寄生ジャンクションＦＥＴ抵抗
を無くすことがで、縦型ＭＯＳ半導体装置のスイッチン
グ時のＯＮ抵抗を大幅に改善することができる。その結
果、縦型ＭＯＳ半導体装置の消費電力を大幅に改善する
ことができる。そして、ドレイン電極を素子表面に形成
することで、１チップ内に形成された複数の縦型ＭＯＳ
半導体装置のドレイン電極に用途に応じた異なる電圧を
印加することが可能な構造となる。その結果、１チップ
で種々の用途に対応できる多機能化を実現することがで
きる。
【００４９】第２に、本発明の縦型ＭＯＳ半導体装置で
は、第２のトレンチを用いてゲート電極をエピタキシャ
ル層内に形成していることに特徴を有する。つまり、エ
ピタキシャル層表面にゲート電極を形成していた従来の
縦型ＭＯＳ半導体装置と比較してデバイスサイズの大幅
な微細化を実現することができる。
は、第２のトレンチを用いてゲート電極をエピタキシャ
ル層内に形成していることに特徴を有する。つまり、エ
ピタキシャル層表面にゲート電極を形成していた従来の
縦型ＭＯＳ半導体装置と比較してデバイスサイズの大幅
な微細化を実現することができる。
【００５０】第３に、本発明の縦型ＭＯＳ半導体装置の
製造方法では、第１のトレンチと第２のトレンチを同じ
工程で形成することに特徴を有する。そのことで、トレ
ンチ工程を１回の作業ですることでができ、マスクの数
を減らせる等の作業工程の簡略化および作業コストの低
減を図ることができる。
製造方法では、第１のトレンチと第２のトレンチを同じ
工程で形成することに特徴を有する。そのことで、トレ
ンチ工程を１回の作業ですることでができ、マスクの数
を減らせる等の作業工程の簡略化および作業コストの低
減を図ることができる。
【００５１】第４に、本発明の縦型ＭＯＳ半導体装置の
製造方法では、第１のトレンチ内の側壁にシリコン酸化
膜を形成することに特徴がある。つまり、第１のトレン
チ内にシリコン酸化膜を形成した後、第１のトレンチ底
面のシリコン酸化膜を除去することに特徴がある。その
ことで、第１のトレンチにポリシリコンを形成する際、
ポリシリコンの横方向への拡散を抑制することができ
る。その結果、縦型ＭＯＳ半導体装置の微細化を実現す
ることができる。
製造方法では、第１のトレンチ内の側壁にシリコン酸化
膜を形成することに特徴がある。つまり、第１のトレン
チ内にシリコン酸化膜を形成した後、第１のトレンチ底
面のシリコン酸化膜を除去することに特徴がある。その
ことで、第１のトレンチにポリシリコンを形成する際、
ポリシリコンの横方向への拡散を抑制することができ
る。その結果、縦型ＭＯＳ半導体装置の微細化を実現す
ることができる。
【図面の簡単な説明】
【図１】本発明における縦型ＭＯＳ半導体装置を説明す
る断面図である。
る断面図である。
【図２】本発明における縦型ＭＯＳ半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図３】本発明における縦型ＭＯＳ半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図４】本発明における縦型ＭＯＳ半導体装置の製造方
法を説明する断図面である。
法を説明する断図面である。
【図５】本発明における縦型ＭＯＳ半導体装置の製造方
法を説明する断図面である。
法を説明する断図面である。
【図６】本発明における縦型ＭＯＳ半導体装置の製造方
法を説明する断図面である。
法を説明する断図面である。
【図７】本発明における縦型ＭＯＳ半導体装置の製造方
法を説明する断図面である。
法を説明する断図面である。
【図８】本発明における縦型ＭＯＳ半導体装置の製造方
法を説明する断図面である。
法を説明する断図面である。
【図９】本発明における縦型ＭＯＳ半導体装置の製造方
法を説明する断図面である。
法を説明する断図面である。
【図１０】本発明における縦型ＭＯＳ半導体装置の製造
方法を説明する断図面である。
方法を説明する断図面である。
【図１１】従来における縦型ＭＯＳ半導体装置を説明す
る断図面である。
る断図面である。
【図１２】従来における縦型ＭＯＳ半導体装置の製造方
法を説明する断図面である。
法を説明する断図面である。
【図１３】従来における縦型ＭＯＳ半導体装置の製造方
法を説明する断図面である。
法を説明する断図面である。
【図１４】従来における縦型ＭＯＳ半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
フロントページの続き
Ｆターム(参考） 5F140 AA30 AC21 BA01 BA16 BB04
BE07 BF01 BF04 BF43 BF53
BG31 BH25 BH30 BJ01 BJ04
BJ05 BJ11 BJ15 BJ27 BK13
BK17 CB00 CC02 CC07 CD02
Claims (15)
- 【請求項１】 一導電型の半導体基板と、少なくとも前
記基板表面に積層された逆導電型のエピタキシャル層
と、前記基板と前記エピタキシャル層との間に形成され
る逆導電型の第１の埋め込み層と、前記エピタキシャル
層表面から前記埋め込み層まで到達しない第１および第
２のトレンチと、前記第１のトレンチと前記埋め込み層
とを連結する逆導電型の第２の埋め込み層と、前記第１
のトレンチ内にドレイン取り出し領域となる逆導電型の
不純物が導入された多結晶シリコンと、前記第２のトレ
ンチ内面を被覆するゲート酸化膜と、前記第２のトレン
チ内に逆導電型の多結晶シリコンが充填されて形成され
たゲート電極と、前記第２のトレンチと重畳して設けら
れたチャネル形成領域となる一導電型の拡散領域と、前
記第２のトレンチと重畳して前記エピタキシャル層表面
に設けられたソース領域となる逆導電型の拡散領域と、
前記チャネル形成領域下にドレイン領域となる前記エピ
タキシャル層とを具備し、前記ドレイン領域を前記第１
および第２の埋め込み層を介して前記ドレイン取り出し
領域で前記エピタキシャル層表面まで導出することを特
徴とする縦型ＭＯＳ半導体装置。 - 【請求項２】 前記第２のトレンチ表面には層間絶縁層
が形成されており、前記層間絶縁層を覆うようにソース
電極が形成されていることを特徴とする請求項１記載の
縦型ＭＯＳ半導体装置。 - 【請求項３】 前記第１および第２のトレンチの深さは
ほぼ同一であることを特徴とする請求項１記載の縦型Ｍ
ＯＳ半導体装置。 - 【請求項４】 前記第１のトレンチ内側壁にはシリコン
酸化膜が形成されていることを特徴とする請求項１記載
の縦型ＭＯＳ半導体装置。 - 【請求項５】 前記ドレイン取り出し領域表面には層間
絶縁層が形成されており、前記層間絶縁層に形成された
コンタクトホールを介してドレイン電極がコンタクトし
ていることを特徴とする請求項１から請求項４のいずれ
かに記載の縦型ＭＯＳ半導体装置。 - 【請求項６】 一導電型の半導体基板と、少なくとも前
記基板表面に積層された逆導電型のエピタキシャル層
と、前記エピタキシャル層を貫通して複数の島領域を形
成する一導電型の分離領域と、少なくとも前記島領域の
１つには前記基板と前記エピタキシャル層との間に形成
される逆導電型の第１の埋め込み層と、前記エピタキシ
ャル層表面から前記埋め込み層にまで到達しない第１お
よび第２のトレンチと、前記第１のトレンチと前記第１
の埋め込み層とを連結する逆導電型の第２の埋め込み層
と、前記第１のトレンチ内にドレイン取り出し領域とな
る逆導電型の不純物が導入された多結晶シリコンと、前
記第２のトレンチ内面を被覆するゲート酸化膜と、前記
第２のトレンチ内に逆導電型の多結晶シリコンが充填さ
れて形成されたゲート電極と、前記第２のトレンチと重
畳して設けられたチャネル形成領域となる一導電型の拡
散領域と、前記第２のトレンチと重畳して前記エピタキ
シャル層表面に設けられたソース領域となる逆導電型の
拡散領域と、前記チャネル形成領域下のドレイン領域と
なる前記エピタキシャル層とを具備し、 前記ドレイン領域を前記第１および第２の埋め込み層を
介して前記ドレイン取り出し領域で前記エピタキシャル
層表面まで導出することを特徴とする縦型ＭＯＳ半導体
装置。 - 【請求項７】 前記第２のトレンチ表面には層間絶縁層
が形成されており、前記層間絶縁層を覆うようにソース
電極が形成されていることを特徴とする請求項６記載の
縦型ＭＯＳ半導体装置。 - 【請求項８】 前記第１および第２のトレンチの深さは
ほぼ同一であることを特徴とする請求項６記載の縦型Ｍ
ＯＳ半導体装置。 - 【請求項９】 前記第１のトレンチ内の側壁にはシリコ
ン酸化膜が形成されていることを特徴とする請求項６記
載の縦型ＭＯＳ半導体装置。 - 【請求項１０】 前記ドレイン取り出し領域表面には層
間絶縁層に設けられたコンタクトホールを介してドレイ
ン電極がコンタクトしており、前記ドレイン電極は前記
島領域毎に異なる電圧が印加されることを特徴とする請
求項６から請求項９のいずれかに記載の縦型ＭＯＳ半導
体装置。 - 【請求項１１】 一導電型の半導体基板を準備し、前記
基板表面に逆導電型の不純物を導入した後、前記基板上
にエピタキシャル層を堆積し、前記基板と前記エピタキ
シャル層との境界面を挟むように第１の埋め込み層を形
成する工程と、 前記エピタキシャル層にチャネルを形成する一導電型の
拡散領域を形成した後、前記一導電型の拡散領域と二重
拡散構造を構成するようにソース領域となる逆導電型の
拡散領域を形成する工程と、 前記エピタキシャル層表面から前記一導電型の拡散領域
の周囲に前記第１の埋め込み層に到達しない第１のトレ
ンチと、前記エピタキシャル層表面から前記一導電型の
拡散領域および前記逆導電型の拡散領域を貫通し、前記
埋め込み層まで到達しない複数の第２のトレンチとを同
時に形成する工程と、 前記第１および前記第２のトレンチ内略全面にシリコン
酸化膜を形成した後、前記第１のトレンチ底部の前記シ
リコン酸化膜の少なくとも一部を開口し、前記開口部を
介して前記第１の埋め込み層と連結する逆導電型の第２
の埋め込み層を形成する工程と、 前記第１および第２のトレンチに逆導電型の不純物を導
入した多結晶シリコンを充填する工程とを具備すること
を特徴とする縦型ＭＯＳ半導体装置の製造方法。 - 【請求項１２】 前記第２の埋め込み層は前記開口部か
ら逆導電型の不純物を導入し、拡散し形成することを特
徴とする請求項１１記載の縦型ＭＯＳ半導体装置の製造
方法。 - 【請求項１３】 前記第２の埋め込み層は前記開口部か
ら前記多結晶シリコンを拡散させ形成することを特徴と
する請求項１１記載の縦型ＭＯＳ半導体装置の製造方
法。 - 【請求項１４】 前記第２の埋め込み層は前記開口部か
ら前記多結晶シリコンから前記不純物をしみ出させ形成
することを特徴とする請求項１１記載の縦型ＭＯＳ半導
体装置の製造方法。 - 【請求項１５】 前記第１のトレンチ内の前記多結晶シ
リコン表面に層間絶縁層を形成し、前記層間絶縁層に形
成したコンタクトホールを介してドレイン電極を形成す
ることを特徴とする請求項１１記載の縦型ＭＯＳ半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002106317A JP2003303959A (ja) | 2002-04-09 | 2002-04-09 | 縦型ｍｏｓ半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002106317A JP2003303959A (ja) | 2002-04-09 | 2002-04-09 | 縦型ｍｏｓ半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003303959A true JP2003303959A (ja) | 2003-10-24 |
Family
ID=29390668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002106317A Pending JP2003303959A (ja) | 2002-04-09 | 2002-04-09 | 縦型ｍｏｓ半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003303959A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442881B1 (ko) * | 2002-07-24 | 2004-08-02 | 삼성전자주식회사 | 고전압 종형 디모스 트랜지스터 및 그 제조방법 |
| DE102004052610A1 (de) * | 2004-10-29 | 2006-05-04 | Infineon Technologies Ag | Anschluss, Ausgestaltung und Herstellung einer vergrabenen Halbleiterschicht (Buried-Layer) |
| US7439578B2 (en) | 2005-12-28 | 2008-10-21 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2009260121A (ja) * | 2008-04-18 | 2009-11-05 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US8022475B2 (en) | 2008-05-08 | 2011-09-20 | Sanyo Semiconductor Co., Ltd. | Semiconductor device optimized to increase withstand voltage and reduce on resistance |
| US8502306B2 (en) | 2011-09-22 | 2013-08-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
2002
- 2002-04-09 JP JP2002106317A patent/JP2003303959A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442881B1 (ko) * | 2002-07-24 | 2004-08-02 | 삼성전자주식회사 | 고전압 종형 디모스 트랜지스터 및 그 제조방법 |
| DE102004052610A1 (de) * | 2004-10-29 | 2006-05-04 | Infineon Technologies Ag | Anschluss, Ausgestaltung und Herstellung einer vergrabenen Halbleiterschicht (Buried-Layer) |
| DE102004052610B4 (de) | 2004-10-29 | 2020-06-18 | Infineon Technologies Ag | Leistungstransistor mit einem Halbleitervolumen |
| US7439578B2 (en) | 2005-12-28 | 2008-10-21 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2009260121A (ja) * | 2008-04-18 | 2009-11-05 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US8022475B2 (en) | 2008-05-08 | 2011-09-20 | Sanyo Semiconductor Co., Ltd. | Semiconductor device optimized to increase withstand voltage and reduce on resistance |
| US8502306B2 (en) | 2011-09-22 | 2013-08-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4204389B2 (ja) | 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法 | |
| KR100418435B1 (ko) | 전력 집적회로 소자의 제조 방법 | |
| KR100471173B1 (ko) | 다층채널을 갖는 트랜지스터 및 그 제조방법 | |
| JP2005026664A (ja) | 半導体装置およびその製造方法 | |
| US5882966A (en) | BiDMOS semiconductor device and method of fabricating the same | |
| JP4997694B2 (ja) | 半導体装置およびその製造方法 | |
| JP2003303960A (ja) | 縦型ｍｏｓ半導体装置およびその製造方法 | |
| US6071763A (en) | Method of fabricating layered integrated circuit | |
| JP2002314065A (ja) | Ｍｏｓ半導体装置およびその製造方法 | |
| JP2003303959A (ja) | 縦型ｍｏｓ半導体装置およびその製造方法 | |
| US6316299B1 (en) | Formation of laterally diffused metal-oxide semiconductor device | |
| JP2002124675A (ja) | 半導体装置およびその製造方法 | |
| JP4304779B2 (ja) | 半導体装置およびその製造方法 | |
| JP4065140B2 (ja) | Ｍｏｓ半導体装置およびその製造方法 | |
| JP4166031B2 (ja) | Ｍｏｓ半導体装置およびその製造方法 | |
| JP2004363302A (ja) | Ｍｏｓｆｅｔ | |
| JP4804734B2 (ja) | 半導体装置の製造方法 | |
| JP2003309257A (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JP4660004B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JP2002314066A (ja) | Ｍｏｓ半導体装置およびその製造方法 | |
| JP2003249650A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JPH11274312A (ja) | 半導体装置及びその製造方法 | |
| JP2003303961A (ja) | Ｍｏｓ半導体装置 | |
| JP2007096225A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050407 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070725 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081014 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081215 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090224 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090707 |