JP2009260121A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 25
- 238000009413 insulation Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 16
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 238000000992 sputter etching Methods 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 140
- 239000011229 interlayer Substances 0.000 abstract description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 34
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 34
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- 238000002955 isolation Methods 0.000 description 12
- 239000007789 gas Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- -1 for example Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- Engineering & Computer Science (AREA)
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Abstract
【解決手段】半導体層14に形成された第1のトレンチ18内にトレンチゲート20を形成し、それを覆う層間絶縁膜21を形成する。その後、層間絶縁膜21、半導体層14及び埋め込み層12に延びる第2のトレンチを形成する。次に、層間絶縁膜21の開口部21Aの端に形成された突起部21Nと、第2のトレンチ22の側壁の半導体層14との段差を埋めるように、熱酸化処理によってシリコン酸化膜23を形成する。さらに第2のトレンチ内に内壁絶縁膜24を形成し、その底部の内壁絶縁膜24及びシリコン酸化膜23をエッチングして除去し、埋め込み層12を露出する。その後、第2のトレンチ22を通して埋め込み層12と接続されたドレイン電極25を形成する。
【選択図】図13
Description
以下に、本発明の第1の実施形態について図面を参照して説明する。図1乃至図13は、本実施形態による半導体装置、即ちトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
以下に、本発明の第2の実施形態について図面を参照して説明する。図16乃至図19は、本実施形態による半導体装置、即ちトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。なお、以下の説明では、第2のトレンチ22を形成するまでの工程は、第1の実施形態の図1乃至図9の工程と共通であるため、その説明を省略する。
以下、本発明の第3の実施形態について図面を参照して説明する。図20乃至図24は、本実施形態による半導体装置、即ちトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。なお、以下の説明では、第2のトレンチ22を形成するまでの工程は、第1の実施形態の図1乃至図9の工程と共通であるため、その説明を省略する。
11,15,19,23,43 シリコン酸化膜
12 埋め込み層 13 素子分離層
13A 第1の素子分離層 13B 第2の素子分離層
14 半導体層 14C アンダーカット部
16 ボディ層 17 ソース層
18 第1のトレンチ 20 トレンチゲート
21 層間絶縁膜 22 第2のトレンチ
24,34,44 内壁絶縁膜 25 ドレイン電極
R1〜R6 レジスト層
Claims (7)
- 第1導電型の半導体基板の表面に形成された第2導電型の半導体層と、前記半導体層の中に形成された前記半導体層より高濃度の埋め込み層と、前記埋め込み層に電気的に接続されたドレイン電極を備える半導体装置の製造方法において、
前記半導体層の表面を覆う絶縁膜を形成する工程と、
前記絶縁膜をエッチングし、さらに、前記半導体層をエッチングすることにより前記半導体層の表面から前記埋め込み層に到達するドレイン引き上げ用トレンチを形成する工程と、
前記ドレイン引き上げ用トレンチの側壁及び底部を覆う酸化膜を形成する工程と、
前記酸化膜が形成された前記ドレイン引き上げ用トレンチの側壁及び底部を覆う内壁絶縁膜を形成する工程と、
前記ドレイン引き上げ用トレンチの底部の前記内壁絶縁膜及び前記酸化膜を除去し、前記埋め込み層を露出する工程と、
前記内壁絶縁膜及び露出された前記埋め込み層と接するドレイン電極を形成する工程と、を備え、
前記酸化膜によって、前記絶縁膜と前記ドレイン引き上げ用トレンチの側壁を構成する前記半導体層との段差を埋めることを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板の表面に形成された第2導電型の半導体層と、前記半導体層の中に形成された前記半導体層より高濃度の埋め込み層と、前記埋め込み層に電気的に接続されたドレイン電極を備える半導体装置の製造方法において、
前記半導体層の表面を覆う絶縁膜を形成する工程と、
前記絶縁膜をエッチングし、さらに、前記半導体層をエッチングすることにより前記半導体層の表面から前記埋め込み層に到達するドレイン引き上げ用トレンチを形成する工程と、
前記ドレイン引き上げ用トレンチの形成後に、前記絶縁膜に対してスパッタエッチングを行い、前記ドレイン引き上げ用トレンチと前記絶縁膜との境界部を平滑化する工程と、
前記ドレイン引き上げ用トレンチの側壁及び底部を覆う内壁絶縁膜を形成する工程と、
前記ドレイン引き上げ用トレンチの底部の前記内壁絶縁膜を除去し、前記埋め込み層を露出する工程と、
前記内壁絶縁膜及び露出された前記埋め込み層と接するドレイン電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記スパッタエッチングは、アルゴンを用いて行うことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記ドレイン引き上げ用トレンチを形成する工程の後に、
エッチングされた前記絶縁膜をマスクとして、前記ドレイン引き上げ用トレンチの側壁を構成する前記半導体層をウェットエッチングすることにより、前記絶縁膜との境界部にアンダーカット部を形成する工程を含み、
前記酸化膜によって前記アンダーカット部を埋めることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記酸化膜は、熱酸化膜であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法。
- 第1導電型の半導体基板の表面に形成された第2導電型の半導体層と、前記半導体層の中に形成された前記半導体層より高濃度の埋め込み層と、前記半導体層の表面を覆う絶縁膜と、前記絶縁膜から前記埋め込み層に到達するドレイン引き上げ用トレンチと、前記埋め込み層に電気的に接続されたドレイン電極とを備え、
前記ドレイン引き上げ用トレンチの側壁において、前記絶縁膜と前記半導体層との境界に段差が形成され、前記ドレイン引き上げ用トレンチの側壁を構成する前記半導体層を覆って前記段差を埋めるように酸化膜が形成されていることを特徴とする半導体装置。 - 前記ドレイン引き上げ用トレンチの側壁を構成する前記半導体層のうち、前記絶縁膜との境界部にアンダーカット部が形成され、前記ドレイン引き上げ用トレンチの側壁を覆って、前記アンダーカット部を埋めるように前記酸化膜が形成されていることを特徴とする請求項6に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008108873A JP5236985B2 (ja) | 2008-04-18 | 2008-04-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008108873A JP5236985B2 (ja) | 2008-04-18 | 2008-04-18 | 半導体装置及びその製造方法 |
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Publication Number | Publication Date |
---|---|
JP2009260121A true JP2009260121A (ja) | 2009-11-05 |
JP5236985B2 JP5236985B2 (ja) | 2013-07-17 |
Family
ID=41387159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2008108873A Active JP5236985B2 (ja) | 2008-04-18 | 2008-04-18 | 半導体装置及びその製造方法 |
Country Status (1)
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JP (1) | JP5236985B2 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003303960A (ja) * | 2002-04-09 | 2003-10-24 | Sanyo Electric Co Ltd | 縦型mos半導体装置およびその製造方法 |
JP2003303959A (ja) * | 2002-04-09 | 2003-10-24 | Sanyo Electric Co Ltd | 縦型mos半導体装置およびその製造方法 |
JP2004064036A (ja) * | 2002-06-03 | 2004-02-26 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2004289162A (ja) * | 2003-03-21 | 2004-10-14 | Silicon Storage Technology Inc | 埋込型浮動ゲート、山形浮動ゲート及び山形チャネル領域を備えた浮動ゲートメモリセルの半導体メモリアレイ |
JP2008034649A (ja) * | 2006-07-28 | 2008-02-14 | Sanyo Electric Co Ltd | 半導体装置 |
JP2008060537A (ja) * | 2006-07-31 | 2008-03-13 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003303960A (ja) * | 2002-04-09 | 2003-10-24 | Sanyo Electric Co Ltd | 縦型mos半導体装置およびその製造方法 |
JP2003303959A (ja) * | 2002-04-09 | 2003-10-24 | Sanyo Electric Co Ltd | 縦型mos半導体装置およびその製造方法 |
JP2004064036A (ja) * | 2002-06-03 | 2004-02-26 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2004289162A (ja) * | 2003-03-21 | 2004-10-14 | Silicon Storage Technology Inc | 埋込型浮動ゲート、山形浮動ゲート及び山形チャネル領域を備えた浮動ゲートメモリセルの半導体メモリアレイ |
JP2008034649A (ja) * | 2006-07-28 | 2008-02-14 | Sanyo Electric Co Ltd | 半導体装置 |
JP2008060537A (ja) * | 2006-07-31 | 2008-03-13 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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