JP2007273950A - チャンネル面積を増大させた半導体素子及びその製造方法 - Google Patents

チャンネル面積を増大させた半導体素子及びその製造方法 Download PDF

Info

Publication number
JP2007273950A
JP2007273950A JP2007007660A JP2007007660A JP2007273950A JP 2007273950 A JP2007273950 A JP 2007273950A JP 2007007660 A JP2007007660 A JP 2007007660A JP 2007007660 A JP2007007660 A JP 2007007660A JP 2007273950 A JP2007273950 A JP 2007273950A
Authority
JP
Japan
Prior art keywords
active region
forming
etching
oxide film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007007660A
Other languages
English (en)
Inventor
Jun-Hee Cho
俊 ▲ヒ▼ 趙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020060124736A external-priority patent/KR100832017B1/ko
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2007273950A publication Critical patent/JP2007273950A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】チャンネル面積を増大させた半導体素子及びその製造方法を提供すること。
【解決手段】半導体素子の製造方法は、半導体基板に活性領域（１００）を画定するトレンチを形成するステップと、トレンチの底をエッチングし、トレンチを介して一方向に活性領域の下部領域を貫通させ、且つ、活性領域を支える柱（２７Ａ）を形成する第１のリセスを形成するステップと、第１のリセス及びトレンチを埋め込むフィールド酸化膜を形成するステップと、フィールド酸化膜の一部をエッチングして、活性領域の第１〜第４の表面（１０１、１０２、１０２’、１０３）を露出させる第２のリセスを形成するステップと、露出された活性領域の表面上にゲート酸化膜（３１）を形成するステップと、ゲート酸化膜上に第２のリセスにより露出された活性領域の表面を取り囲むリング状のゲート電極（３２）を形成するステップとを含む。
【選択図】図２Ａ

Description

本発明は、半導体素子の製造技術に関し、特に、チャンネル面積を増大させることができる半導体素子及びその製造方法に関する。
一般に、プレーナ型ＮＭＯＳＦＥＴを有するＤＲＡＭセル構造では、デザインルールが減少するにつれて、チャンネルのボロン濃度が増大して電界強度が増大し、リフレッシュタイム（refresh time）の確保が困難となる。
近年、ＤＲＡＭ素子の高集積化が進展しており、７０ｎｍ以下の技術が開発されるにしたがって線幅（feature size）が減少し、基板に対するドーピング濃度が増大することによって素子の電界強度が増大し、接合漏れの増大という問題が生じている。
また、チャンネル長及びチャンネル幅が制限され、チャンネルドーピングの増加により電子の移動度が減少して十分なチャンネル電流を確保することも次第に困難になっている。
図１Ａは、従来の技術に係るプレーナ型ＮＭＯＳＦＥＴを有する半導体素子の平面図であり、図１Ｂは、図１ＡのＡ−Ａ’線に沿った断面図である。
図１Ａ及び図１Ｂに示すように、半導体基板１１の所定領域にＳＴＩ（Shallow Trench Isolation）処理によってフィールド酸化膜１２を形成し、当該フィールド酸化膜１２により画定される活性領域１１Ａ上にゲート酸化膜１３を形成し、当該ゲート酸化膜１３上にゲート電極１４及びゲートハードマスク１５の順に積層したプレーナ型ゲートＰＧ（planar type gate）を形成する。そして、プレーナ型ゲートの両側の活性領域１１Ａ内にＮ型ソース／ドレイン領域Ｓ／Ｄを形成する。
前述したように、従来の技術では、活性領域１１Ａの平坦な表面の上にプレーナ型ゲートＰＧが形成されており、これを水平型チャンネルを有するプレーナ型ＮＭＯＳＦＥＴという。
しかしながら、従来技術のプレーナ型トランジスタ構造では、高集積化に対応したチャンネル長及びチャンネル幅の確保には限界があり、ショートチャンネル効果（short channel effect）の防止が困難である。
上記のようなプレーナ型トランジスタの限界を克服するために、最近、ＲＣＡＴ（Recess Channel Array Transistor）やＦｉｎＦＥＴが提案されている。このようなトランジスタ構造は、活性領域の３面をチャンネルとして利用することによってチャンネル面積を増大させるという効果があるが、高集積化に応じてチャンネル面積を更に増大させることには限界がある。
本発明は、上記した従来技術の問題を解決するためになされたものであって、その目的は、高集積化に対応してチャンネルの面積を増大させることができる半導体素子及びその製造方法を提供することにある。
上記の目的を達成するために、本発明に係る半導体素子は、第１の表面、第２の表面、第３の表面、及び第４の表面を有する活性領域と、該活性領域の前記第１〜第４の表面上に形成されたゲート酸化膜と、該ゲート酸化膜上に形成されて、前記活性領域を取り囲むゲート電極とを備えることを特徴としている。前記活性領域は、支持部によって支えられることができ、前記ゲート電極は、２つの水平領域と当該２つの水平領域の間に画定される２つの垂直領域とを備えることができ、また、前記活性領域は、短軸と長軸とを有し、前記ゲート電極は、前記活性領域のうち、前記短軸方向に広がる板状領域を取り囲むようにすることができる。
また、本発明に係る第１の半導体素子の製造方法は、半導体基板に活性領域を画定するトレンチを形成する第１ステップと、前記トレンチの底をエッチングし、前記トレンチを介して一方向に前記活性領域の下部領域を貫通させ、且つ、前記活性領域を支える柱を形成する第１のリセスを形成する第２ステップと、前記第１のリセス及び前記トレンチを同時に埋め込むフィールド酸化膜を形成する第３ステップと、前記フィールド酸化膜の一部をエッチングして、前記活性領域の第１の表面を露出させ、且つ、前記活性領域の第２の表面、第３の表面及び第４の表面を露出させる第２のリセスを形成する第４ステップと、前記第２のリセスにより露出された前記活性領域の前記第１〜第４の表面上にゲート酸化膜を形成する第５ステップと、前記ゲート酸化膜上に、前記第２のリセスにより露出された前記活性領域の前記第１〜第４の表面を取り囲むリング状のゲート電極を形成する第６ステップとを含むことを特徴とする。
さらに、本発明に係る第２の半導体素子の製造方法は、第１のチャンネル〜第４のチャンネルを画定する第１の表面〜第４の表面を備える活性領域を基板に形成するステップと、前記第１の表面〜第４の表面を絶縁するように、前記活性領域の周りにゲート絶縁膜を形成するステップと、前記ゲート絶縁膜及び前記活性領域の前記第１の表面〜第４の表面の周りにゲート電極を形成するステップとを含むことを特徴とする。前記ゲート電極は、前記第１のチャンネル〜第４のチャンネルに流れる電流を制御するように構成されることができ、また、前記活性領域の第１の表面〜第４の表面は、四角柱の構造をなすように、互いに接続されていることができる。
本発明によれば、活性領域の全ての表面をチャンネルとして用いることができ、ＲＣＡＴ構造やＦｉｎＦＥＴ構造に比べてチャンネルの面積を増大させることができる。これにより、高集積化の際のショートチャンネル効果を防止することができ、従ってトランジスタの特性を向上させることができる。
以下、添付された図面を参照して本発明の好ましい実施形態を詳細に説明する。
図２Ａは、本発明の実施形態に係る半導体素子の構造を示した斜視図であり、図２Ｂは、本発明の実施形態に係る半導体素子の構造を示した断面図である。
図２Ａ及び図２Ｂに示すように、本発明の実施形態に係る半導体素子は、長軸と長軸に直交する短軸とを有し、長軸に沿った第１の表面１０１、第２の表面１０２、第３の表面１０２’、及び第４の表面１０３を有する活性領域１００と、当該活性領域１００の露出した部分を被覆するゲート酸化膜３１の表面上に形成され、ゲート酸化膜３１で被覆された活性領域１００を取り囲むリング状のゲート電極であるポリシリコン３２とを備える。ここで「露出した」とは、スペーサ、フィールド酸化膜（後述の製造方法の説明を参照）に接していないことを意味する。
詳しく説明すると、活性領域１００は、第１の表面１０１、第２の表面１０２、第３の表面１０２’、及び第４の表面１０３の合計４つの表面の露出した部分がゲート酸化膜３１によって被覆されており、ゲート電極であるポリシリコン３２は、活性領域１００の露出した表面を被覆するゲート酸化膜３１の上に形成され、活性領域１００のうち、長軸に垂直な方向に広がる、即ち短軸方向に広がる所定の厚さの板状領域を取り囲む、２つの水平領域と当該２つの水平領域の間に画定される２つの垂直領域とを備えるリング状に形成されている。
そして、活性領域１００の長軸方向の中央部には、活性領域１００を支える支持部である柱２７Ａが設けられている。
ここで、リング状のポリシリコン３２の形状は、角張ったコーナー、若しくは丸みを帯びたコーナーを有する形状であり得る。
図２Ｂに示すように、ゲート電極であるポリシリコン３２が活性領域１００の第１の表面１０１、第２表面１０２、第３の表面１０２’、及び第４の表面１０３を取り囲むリング状となっているので、合計４つのチャンネルが形成される。なお、符号２１は半導体基板、符号２６はスペーサ、符号２８はフィールド酸化膜である。
チャンネルの方向は、後に図４Ｃを参照して詳しく説明する。
上述のように、本発明の実施形態に係る半導体素子は、活性領域１００の４つの表面をチャンネルとして用いることによって、ＲＣＡＴ構造やＦｉｎＦＥＴ構造に比べてチャンネル面積を増大させることができる。
図３Ａ〜図３Ｇは、本発明の実施形態に係る半導体素子の製造方法を示した断面図である。ここで、各図の左側に短軸方向に沿った断面図を示し、右側に長軸方向に沿った断面図を示す。
先ず、図３Ａに示すように、半導体基板２３１上にパッド酸化膜２３２とパッド窒化膜２３３とを順次積層する。ここで、半導体基板２３１は、所定の不純物を含むシリコン基板であり、メモリ装置が形成されるセル領域である。そして、パッド酸化膜２３２は５０Å〜１５０Åの範囲の厚さに形成し、パッド窒化膜２３３は１０００Å〜２０００Åの範囲の厚さに形成する。
次に、パッド窒化膜２３３上に感光膜を塗布し、露光及び現像により感光膜をパターニングしてＳＴＩマスク２３４を形成する。ここで、ＳＴＩマスク２３４の元になる感光膜は、ＣＯＭＡ（Cyclo Olefin-Maleic Anhydric）又はアクリラート（acrylate）系のポリマー物質を用いる。そして、ＳＴＩマスク２３４（マスクとして残存する部分）は、平面形状が略長方形のバー型（Bar type）又はＴ型（T type）になるように形成する。また、図示していないが、ＳＴＩマスク２３４を形成する前には、リソグラフィ工程における乱反射を防止する目的で反射防止膜を用いるが、このとき、反射防止膜としては有機系物質を用いる。一例として、反射防止膜にはＳｉＯＮを用いる。
次いで、ＳＴＩマスク２３４をエッチングバリアとして、パッド窒化膜２３３、パッド酸化膜２３２を順にエッチングし、続いてパッド酸化膜２３２のエッチング後に露出した半導体基板２３１を、パッド窒化膜２３３をエッチングバリアとして所定の深さにエッチングして、素子分離のための環状に掘り込まれたトレンチ２３５を形成する。
このとき、トレンチ２３５の深さは、後に行われるウェットエッチング及び酸化を考慮して１０００Å〜２０００Åの範囲の深さに形成する。
上記のようにトレンチ２３５は素子分離領域になる領域であり、環状のトレンチ２３５により周囲が囲まれて、半導体基板２３１に活性領域３００が画定される。
次に、図３Ｂに示すように、ＳＴＩマスク２３４をストリップ（除去）する。このとき、ＳＴＩマスク２３４のストリップは酸素プラズマを用いて行う。
続いて、トレンチ２３５の側壁並びにパッド酸化膜２３２及びパッド窒化膜２３３の積層パターンの側壁を覆うスペーサ２３６を形成する。このとき、スペーサ２３６は窒化膜の蒸着及び全面エッチングにより形成する。
次に、図３Ｃに示すように、スペーサ２３６をエッチングバリアとして、露出したトレンチ２３５の底を等方性エッチングして第１のリセス２３７を形成する。例えば、スペーサ２３６及びパッド窒化膜２３３をエッチングバリアとして、トレンチ２３５の底をＨＣｌ蒸気で等方性エッチングして、活性領域３００を長軸方向にアンダーカットする断面形状を有する第１のリセス２３７を形成する。
このとき、第１のリセス２３７はＨＣｌ蒸気を用いた等方性エッチングをによって形成されるため、側面エッチング、即ち、スペーサ２３６の下端部において半導体基板２３１の活性領域３００が水平方向にエッチングされ、第１のリセス２３７は、図３Ｂに示した状態のトレンチ２３５の下に位置し、トレンチ２３５と連結して側方、即ち水平方向に広がった形状を有することになる。本明細書において、この形状をアンダーカット形状という。ここで、活性領域３００は、短軸方向が長軸方向に比べてより短いため、短軸方向で全て側面エッチングされて貫通しても、長軸方向では一部が柱２３７Ａとして残るため、崩壊することはない。
つまり、第１のリセス２３７により、長軸方向の断面では活性領域３００が「Ｔ」字形状となり、短軸方向の断面では活性領域３００の下を第１のリセス２３７が貫通した形態となる。すなわち、第１のリセス２３７により形成される活性領域３００は、Ｔ型活性領域３００となる。
望ましくは、ＨＣｌ蒸気を用いた等方性エッチングの際、真空度を２６６．６４Ｐａ〜２６６６４Ｐａ（２Ｔｏｒｒ〜２００Ｔｏｒｒ）の範囲に維持し、ＨＣｌ蒸気の流量を０．１ｓｌｍ〜１ｓｌｍの範囲に設定してエッチング速度及びエッチング形状を調整する。そして、ＨＣｌ蒸気を用いるとき、エッチング温度を７００℃〜１０００℃の範囲に設定して、エッチングを３０秒〜６０分間行う。
そして、ＨＣｌ蒸気を用いた等方性エッチングの前に、水素雰囲気で８００℃〜１０００℃の範囲の温度で前熱処理（pre-annealing）を行う。このような水素雰囲気の前熱処理により表面の異物を除去する。
次に、図３Ｄに示すように、第１のリセス２３７とトレンチ２３５との全てを埋め込むようにギャップフィル酸化膜を蒸着し、ＣＭＰ（Chemical Mechanical Polishing）を行ってフィールド酸化膜２３８を形成する。ここで、ＣＭＰはよく知られているＳＴＩ ＣＭＰであって、研磨停止はパッド窒化膜２３３で行われる。そして、第１のリセス２３７及びトレンチ２３５の全てをギャップフィル酸化膜で埋め込む処理は、蒸着によって第１のリセス２３７及びトレンチ２３５を一度に埋め込むことによっても、先ず第１のリセス２３７を満たすように熱酸化を行った後、ＨＤＰ（High Density Plasma）処理によってトレンチ２３５をギャップフィル（充填）することによっても行うことができる。
次に、図３Ｅに示すように、活性領域３００の一部を取り囲むリング状（符号２３９Ａ及び２４０で示す領域）に活性領域３００の表面を露出させる。すなわち、第１段階として、パッド窒化膜２３３をリン酸（Ｈ３ＰＯ４）溶液を用いて選択的にストリップした後、パッド酸化膜２３２を残留させた状態でパッド酸化膜２３２を含む全面に感光膜を塗布し、露光及び現像により感光膜をパターニングして所定領域が除去された感光膜パターン２３９を形成する。ここで、感光膜パターン２３９には、ＣＯＭＡ又はアクリラート系のポリマー物質を用いる。
そして、感光膜パターン２３９により開放された開放部２３９Ａの平面形状は、長軸に垂直な方向に延びる帯状（以下、ライン状と記す）であり、長軸方向の断面図に示したように、後続してゲートが形成される領域である。
したがって第１段階では、感光膜パターン２３９の開放部２３９Ａにより、活性領域３００上のパッド酸化膜２３２の一部がライン状に所定幅だけ開放され、短軸方向ではフィールド酸化膜２３８と活性領域３００上のパッド酸化膜２３２とが開放（露出）される。
次いで第２段階として、感光膜パターン２３９をエッチングマスクとして、露出しているパッド酸化膜２３２をエッチングし、続いて露出しているフィールド酸化膜２３８をエッチングして、チャンネルのための第２のリセス２４０を形成する。ここで、短軸方向、即ち符号２３９Ａ及び符号２４０で示された領域を含む環状の領域では、パッド酸化膜２３２とフィールド酸化膜２３８とを全てエッチングによって除去する。このために、トレンチ２３５の底付近（トレンチ２３５と第１リセス２３７との接合部分の付近）まで充填されているフィールド酸化膜２３８を除去する間はドライエッチングを用い、その後、第１のリセス２３７を充填しているフィールド酸化膜２３８を除去するために側面エッチングが生じるようにウェットエッチングを更に行う。
このように、感光膜パターン２３９の開放部２３９Ａによりパッド酸化膜２３２及びフィールド酸化膜２３８をエッチングすることによって、図３Ｅに示したように、活性領域３００の板状領域（開放部２３９Ａの幅に相当する厚さの領域）を取り囲むリング状に活性領域３００の表面を露出させる第２のリセス２４０が形成される。
次に、図３Ｆに示すように、短軸方向のスペーサ２３６（トレンチ２３５の側壁に形成されたスペーサ２３６の一部であり、第２のリセス２４０によって露出された部分）をストリップする。このとき、スペーサ２３６が窒化物の膜であるため、リン酸溶液を用いてストリップする。
続いて、感光膜パターン２３９をストリップした後、活性領域３００の表面上に残留していたパッド酸化膜２３２（図３Ｅの長軸方向の断面図参照）を全てストリップする。
パッド酸化膜２３２をストリップした結果、活性領域３００は、短軸方向の断面図及び長軸方向の断面図において、符号３０４で示された矢印に沿って表面が露出した状態になる。すなわち、第１の表面３０１、第２の表面３０２、第３の表面３０２’及び第４の表面３０３の合計４つの表面が露出する。
次に、図３Ｇに示すように、パッド酸化膜２３２を除去した後、活性領域３００の露出している表面上にゲート酸化膜２４１を形成する。このとき、ゲート酸化膜２４１を、熱酸化によって形成するか、又は蒸着によって形成する。望ましくは、熱酸化によって活性領域３００の露出している全ての表面上に均一な厚さでゲート酸化膜２４１を成長させる。
次いで、ゲート酸化膜２４１上に第２のリセス２４０を完全に埋め込むまでトランジスタのゲート電極２４２（以下、ポリシリコン２４２とする）を蒸着する。後続の工程として、図示していないが、ポリシリコン２４２上に、タングステンのような低抵抗メタル電極と窒化膜ハードマスクとを形成した後、ゲートパターニングを行ってゲート構造を完成する。
ゲート電極２４２が活性領域３００の４つの露出した表面をリング状に取り囲むことにより４つのチャンネルが形成される。
図４Ａは、本発明の実施形態に係る半導体素子の構造を示した斜視図であって、活性領域３００とゲート構造を成すポリシリコン２４２との相互の位置関係を詳しく示した図である。
同図に示すように、活性領域３００は、第１の表面３０１、第２の表面３０２、第３の表面３０２’及び第４の表面３０３の合計４つの表面がゲート酸化膜２４１によって被覆され、ポリシリコン２４２は、活性領域３００を被覆するゲート酸化膜２４１の表面を取り囲むようにリング状に形成されている。より正確には、第２の表面３０２及び第３の表面３０２’は、ポリシリコン２４２が形成される部分がゲート酸化膜２４１によって被覆され、それ以外の部分はスペーサ２３６で被覆されている。また、第４の表面３０３は、ポリシリコン２４２が形成される部分がゲート酸化膜２４１によって被覆され、それ以外の部分はフィールド酸化膜２３８に直接接している。
そして、活性領域３００の中央部には柱２３７Ａが設けられ、当該柱２３７Ａを間に挟んでその両側にそれぞれポリシリコン２４２が形成されている。
上記のように、ポリシリコン２４２が活性領域の４つの表面を取り囲むリング状となっているので、１つのポリシリコン２４２によって合計４つのチャンネルが形成される。
図４Ｂは、本発明の実施形態に係るポリシリコン２４２及び活性領域３００の接触面を示す断面図であり、図４Ｃは、本発明の実施形態に係る合計４つのチャンネル方向を示した図である。
図４Ｂに示すように、ポリシリコン２４２が活性領域３００の第１の表面３０１、第２の表面３０２、第３の表面３０２’及び第４の表面３０３を取り囲むリング状であるので、チャンネルは合計４つ形成されることが分かる。
すなわち、図４Ｃに示すように、活性領域３００において、第１の表面３０１側に第１のチャンネルＣＨ１、第２の表面３０２側に第２のチャンネルＣＨ２、第３の表面３０２’側に第３のチャンネルＣＨ３、そして、第４の表面３０３側に第４のチャンネルＣＨ４が形成されている。
上述の実施形態によれば、本発明は、活性領域の全ての表面をチャンネルとして用いることによって、ＲＣＡＴ構造やＦｉｎＦＥＴ構造に比べてチャンネルの面積を増大させることができる。これにより、高集積化の際のショートチャンネル効果を防止することができる。
本発明は、活性領域の４面をチャンネルとして用いることによって、チャンネル長を長くすることができるだけでなく、高集積化によるショートチャンネル効果を防止してトランジスタの特性を向上させることができるという効果を奏する。
本発明は、上記の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来の技術に係るプレーナ型ＮＭＯＳＦＥＴを有する半導体素子の平面図である。 図１ＡのＡ−Ａ’線に沿った断面図である。 本発明の実施形態に係る半導体素子の構造を示した斜視図である。 本発明の実施形態に係る半導体素子の構造を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の構造を示した斜視図である。 本発明の実施形態に係るポリシリコン及び活性領域の接触面を示した断面図である。 本発明の実施形態に係る合計４つのチャンネル方向を示した斜視図である。
符号の説明
２１、２３１ 半導体基板
２３２ パッド酸化膜
２３３ パッド窒化膜
２３４ ＳＴＩマスク
２３５ トレンチ
２６、２３６ スペーサ
２３７ 第１のリセス
２８、２３８ フィールド酸化膜
２４０ 第２のリセス
３１、２４１ ゲート酸化膜
３２、２４２ ポリシリコン

Claims (20)

  1. 第１の表面、第２の表面、第３の表面、及び第４の表面を有する活性領域と、
    該活性領域の前記第１〜第４の表面上に形成されたゲート酸化膜と、
    該ゲート酸化膜上に形成されて、前記活性領域を取り囲むゲート電極と
    を備えることを特徴とする半導体素子。
  2. 前記活性領域が、支持部によって支えられ、
    前記ゲート電極が、２つの水平領域と当該２つの水平領域の間に画定される２つの垂直領域とを備えることを特徴とする請求項１に記載の半導体素子。
  3. 前記活性領域が、短軸と長軸とを有し、
    前記ゲート電極が、前記活性領域のうち、前記短軸方向に広がる板状領域を取り囲むことを特徴とする請求項２に記載の半導体素子。
  4. 半導体基板に活性領域を画定するトレンチを形成する第１ステップと、
    前記トレンチの底をエッチングし、前記トレンチを介して一方向に前記活性領域の下部領域を貫通させ、且つ、前記活性領域を支える柱を形成する第１のリセスを形成する第２ステップと、
    前記第１のリセス及び前記トレンチを埋め込むフィールド酸化膜を形成する第３ステップと、
    前記フィールド酸化膜の一部をエッチングして、前記活性領域の第１の表面を露出させ、且つ、前記活性領域の第２の表面、第３の表面及び第４の表面を露出させる第２のリセスを形成する第４ステップと、
    前記第２のリセスにより露出された前記活性領域の前記第１〜第４の表面上にゲート酸化膜を形成する第５ステップと、
    前記ゲート酸化膜上に、前記第２のリセスにより露出された前記活性領域の前記第１〜第４の表面を取り囲むリング状のゲート電極を形成する第６ステップと
    を含むことを特徴とする半導体素子の製造方法。
  5. 前記第１のリセスを形成する前記第２ステップが、
    前記トレンチの側壁にスペーサを形成する第７ステップと、
    前記スペーサをエッチングバリアとして、前記トレンチの底の前記半導体基板を等方性エッチングする第８ステップと
    を含むことを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記トレンチの底の前記半導体基板を等方性エッチングする前記第８ステップが、
    ＨＣｌ蒸気を用いて等方性エッチングするステップであることを特徴とする請求項５に記載の半導体素子の製造方法。
  7. 前記ＨＣｌ蒸気を用いた前記等方性エッチングが、
    真空度を２６６．６４Ｐａ〜２６６６４Ｐａ（２Ｔｏｒｒ〜２００Ｔｏｒｒ）の範囲に維持し、前記ＨＣｌ蒸気の流量を０．１ｓｌｍ〜１ｓｌｍの範囲に設定し、エッチング温度を７００℃〜１０００℃の範囲に設定して、３０秒〜６０分間行われることを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記第２ステップが、前記等方性エッチングする前記第８ステップの前に、水素雰囲気で熱処理する第９ステップを更に含むことを特徴とする請求項５に記載の半導体素子の製造方法。
  9. 前記熱処理が、８００℃〜１０００℃の範囲の温度で行われることを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記スペーサを形成する前記第７ステップが、
    前記トレンチを含む全面に窒化膜を形成する第１０ステップと、
    前記窒化膜を全面エッチングする第１１ステップと
    を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
  11. 前記第２のリセスを形成する前記第４ステップが、
    前記半導体基板の上に、前記ゲート電極が形成される領域を開放させるライン状の開放部を有する感光膜パターンを形成する第１２ステップと、
    前記感光膜パターンをエッチングバリアとして、前記開放部によって開放された前記フィールド酸化膜をエッチングする第１３ステップと
    を含むことを特徴とする請求項４に記載の半導体素子の製造方法。
  12. 前記フィールド酸化膜をエッチングする前記第１３ステップが、
    前記活性領域の前記第２の表面及び前記第３の表面を露出させるドライエッチングステップと、
    前記活性領域の前記第４の表面を露出させるウェットエッチングステップと
    を含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 前記活性領域が、短軸と長軸とを有し、
    前記ゲート電極が、前記活性領域のうち、前記短軸方向に広がる板状領域を取り囲むリング状に形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
  14. 前記トレンチを形成する前記第１ステップが、
    前記半導体基板上にパッド酸化膜及びパッド窒化膜を積層する第１４ステップと、
    前記パッド窒化膜上にマスクを形成する第１５ステップと、
    前記マスクをエッチングバリアとして、前記パッド窒化膜、前記パッド酸化膜、及び前記半導体基板をエッチングする第１６ステップと、
    前記マスクを除去する第１７ステップと
    を含み、
    前記パッド窒化膜が、前記第２のリセスを形成する前に除去されることを特徴とする請求項４〜１３のいずれか１項に記載の半導体素子の製造方法。
  15. 前記マスクが、
    感光膜が塗布され、塗布された前記感光膜が露光及び現像によりパターニングされ、平面形状がバー型又はＴ型になるように形成されることを特徴とする請求項１４に記載の半導体素子の製造方法。
  16. 前記マスクの形成に用いられる前記感光膜が、ＣＯＭＡ又はアクリラート系のポリマー物質であることを特徴とする請求項１５に記載の半導体素子の製造方法。
  17. 前記マスクと前記パッド窒化膜との間に反射防止膜が形成されることを特徴とする請求項１４に記載の半導体素子の製造方法。
  18. 第１のチャンネル〜第４のチャンネルを画定する第１の表面〜第４の表面を有する活性領域を基板に形成するステップと、
    前記第１の表面〜第４の表面を絶縁するように、前記活性領域の周りにゲート絶縁膜を形成するステップと、
    前記ゲート絶縁膜及び前記活性領域の前記第１の表面〜第４の表面の周りにゲート電極を形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  19. 前記ゲート電極が、前記第１のチャンネル〜第４のチャンネルに流れる電流を制御するように構成されることを特徴とする請求項１８に記載の半導体素子の製造方法。
  20. 前記活性領域の前記第１の表面〜第４の表面が、四角柱の構造をなすように、互いに接続されていることを特徴とする請求項１８に記載の半導体素子の製造方法。
JP2007007660A 2006-03-31 2007-01-17 チャンネル面積を増大させた半導体素子及びその製造方法 Pending JP2007273950A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20060029870 2006-03-31
KR1020060124736A KR100832017B1 (ko) 2006-03-31 2006-12-08 채널면적을 증가시킨 반도체소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
JP2007273950A true JP2007273950A (ja) 2007-10-18

Family

ID=38557539

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007007660A Pending JP2007273950A (ja) 2006-03-31 2007-01-17 チャンネル面積を増大させた半導体素子及びその製造方法

Country Status (2)

Country Link
US (3) US7638398B2 (ja)
JP (1) JP2007273950A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293586B2 (en) * 2013-07-17 2016-03-22 Globalfoundries Inc. Epitaxial block layer for a fin field effect transistor device
US10790155B2 (en) * 2018-06-27 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
US11004729B2 (en) 2018-06-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
CN110223916B (zh) * 2019-05-06 2022-03-08 瑞声科技(新加坡)有限公司 一种硅晶片的加工方法
US20230178623A1 (en) * 2021-12-08 2023-06-08 International Business Machines Corporation Gate all-around device with through-stack nanosheet 2d channel

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124682A (ja) * 2000-10-19 2002-04-26 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
JP2004006736A (ja) * 1993-09-17 2004-01-08 Mitsubishi Electric Corp 半導体装置の製造方法
JP2005229107A (ja) * 2004-02-10 2005-08-25 Samsung Electronics Co Ltd 電界効果トランジスタ及びその製造方法
JP2005354065A (ja) * 2004-06-08 2005-12-22 Samsung Electronics Co Ltd ゲートオールアラウンド型の半導体素子及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218416A (ja) 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置の製造方法
JPH05218415A (ja) 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置
JPH08204191A (ja) * 1995-01-20 1996-08-09 Sony Corp 電界効果トランジスタ及びその製造方法
US6794699B2 (en) * 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate
WO2004073044A2 (en) * 2003-02-13 2004-08-26 Massachusetts Institute Of Technology Finfet device and method to make same
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7029964B2 (en) * 2003-11-13 2006-04-18 International Business Machines Corporation Method of manufacturing a strained silicon on a SiGe on SOI substrate
US7458476B2 (en) * 2004-09-29 2008-12-02 Waukesha Electric Systems, Inc. Tilted reactor core stacking table system and method
US7101763B1 (en) * 2005-05-17 2006-09-05 International Business Machines Corporation Low capacitance junction-isolation for bulk FinFET technology

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006736A (ja) * 1993-09-17 2004-01-08 Mitsubishi Electric Corp 半導体装置の製造方法
JP2002124682A (ja) * 2000-10-19 2002-04-26 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
JP2005229107A (ja) * 2004-02-10 2005-08-25 Samsung Electronics Co Ltd 電界効果トランジスタ及びその製造方法
JP2005354065A (ja) * 2004-06-08 2005-12-22 Samsung Electronics Co Ltd ゲートオールアラウンド型の半導体素子及びその製造方法

Also Published As

Publication number Publication date
US20070228461A1 (en) 2007-10-04
US7638398B2 (en) 2009-12-29
US20100096690A1 (en) 2010-04-22
US7977196B2 (en) 2011-07-12
US7977749B2 (en) 2011-07-12
US20100105183A1 (en) 2010-04-29

Similar Documents

Publication Publication Date Title
US8507349B2 (en) Semiconductor device employing fin-type gate and method for manufacturing the same
JP2006279009A (ja) 半導体素子の製造方法
JP2006287191A (ja) チャネル長を増大させた半導体素子及びその製造方法
JP2008235866A (ja) 半導体素子及びその製造方法
JP2007184570A (ja) 半導体素子及びその製造方法
US20100295121A1 (en) Semiconductor device and manufacturing method thereof
JP2007273950A (ja) チャンネル面積を増大させた半導体素子及びその製造方法
JP2011216651A (ja) 半導体装置の製造方法
JP4834304B2 (ja) 半導体素子の製造方法
KR100832017B1 (ko) 채널면적을 증가시킨 반도체소자 및 그의 제조 방법
JP2008294392A (ja) 半導体素子及びその製造方法
JPH0621210A (ja) 半導体装置の製造方法
JP2005116952A (ja) トレンチキャパシタ及びその製造方法
KR100912960B1 (ko) 리세스채널을 갖는 트랜지스터 및 그의 제조 방법
JP2010027680A (ja) 半導体装置および半導体装置に製造方法
JP2004128123A (ja) 半導体装置およびその製造方法
KR101003489B1 (ko) 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법
TW201214533A (en) Semiconductor device and the manufacturing method of the same
KR101416318B1 (ko) 소자 분리 공정을 포함하는 반도체 장치의 제조방법
KR100670748B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
JP2009004480A (ja) 半導体装置の製造方法
KR100403317B1 (ko) 반도체소자의 제조방법
KR100568754B1 (ko) 트랜지스터 및 그 제조 방법
JP5236985B2 (ja) 半導体装置及びその製造方法
JP2006049663A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121113

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130117

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130122

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130730