JP2005229107A - 電界効果トランジスタ及びその製造方法 - Google Patents

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Abstract

【課題】 ゲートオールアラウンド（Gate All Around：GAA）構造を有する電界効果トランジスタ及びその製造方法を提供するにある。
【解決手段】 電界効果トランジスタの製造方法において、半導体基板の大抵上層の一部に互いに離隔され前記半導体基板の上層を支持する下層の表面上部から突出した第１及び第２活性領域を形成する段階と、前記下層の表面上部とは垂直的に離隔され、前記第１及び第２活性領域の間を連結するブリッジ形状の第３活性領域を形成する段階と、前記第３活性領域を覆うゲート絶縁膜を形成した後、前記第３活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜に形成する段階と、を含む。
【選択図】 図１

Description

本発明は、半導体素子及びその製造方法に係るもので、詳しくは、ゲートオールアラウンド（Gate All Around：GAA）構造を有する電界効果トランジスタ及びその製造方法に関する。
最近、情報通信分野の急速な発達及びコンピューターのような情報媒体の大衆化に伴って半導体素子も飛躍的に発展しつつある。また、その機能的な面における半導体素子の高集積化傾向に従い、基板に形成される個別素子の大きさ（feature size）を減らすとともに素子性能を極大化させるため、多様な方法が研究開発されている。このような方法のうちシリコン半導体技術を基板にして素子の集積度を向上させ、生産競争力に優れたCMOS技術を根幹とする電界効果トランジスタが台頭している。素子の高集積化に従う一般の平面電界効果トランジスタの縮小は素子の性能または信頼度が低下する結果をもたらすため、そのような平面構造を脱皮して垂直型トランジスタのような立体的素子の構造が提案されている。そのような構造のうち一つは、トランジスタのボディが垂直構造を有するように一般に魚の背びれ（dorsal）に似たようなピン形状のフィン電界効果トランジスタ（fin Field Effect Transistor：fin FET）が本分野で提案されている。
詳しくは、既存の単結晶シリコン基板をチャンネルとして用いるプラナー構造の電界効果トランジスタは、ゲート電極の長さが５００Å以下にスケーリングダウンされるに従い工程条件に非常に敏感となって、製造工程の際に素子の特性を制御し難いとの問題点がある。さらに、チャンネルの長さが３００Å近くでは素子の性能を実際回路に適用させるにはまだ不十分な状態である。例えば、インテル（Intel）社で開発した３００Å電界効果トランジスタは、ゲート電極の長さは３００Å程度であるが、電流対比電圧（I−V）特性が従来の５００Å程度以上のチャンネルを有する電界効果トランジスタに比べ優秀でない。また、実際に一つの電界効果トランジスタ素子が占有する面積はスケーリングダウンされないゲート電極の側壁に形成されるスペーサー領域のため従来に比べ減少されておらず、よって、集積度を改善する余地が少ない。
従って、前記fin FETのような立体的な素子を形成する方法と関連して、代表的立体的素子の形成方法としてはDELTA（fully DEpleted Lean-channel TrAnsistor）GAA（Gate All Around）構造がある。まず、DELTA構造のMOS電界効果トランジスタMOSFET（Metal Oxide Semiconductor Field Effect Transistor）の例は特許文献１に記載されている。このようなDELTA構造ではチャンネルを形成する活性層が一定幅を有し垂直に突出するように形成される。そして、ゲート電極が垂直に突出したチャンネル部分を覆うように形成される。そこで、突出部分の高さがチャンネルの幅になり、突出した部分の線幅がチャンネルの形成されるゲート領域の長さになる。このようなDELTA構造の電界効果トランジスタは突出した部分の全面を全てチャンネルとして用いることができるため、チャンネルの幅が既存のプラナー構造の電界効果トランジスタに比べ顕著に増加されるとの効果がある。従って、DELTA構造の電界効果トランジスタは通常のトランジスタに比べ素子形成領域の縮小に基因するチャンネルの長さの減少がないため、前記チャンネルの幅が減少するに従う狭チャンネル効果（narrow channel effect）の発生を防止することができる。
また、突出した部分の幅を減らす場合、前記ゲート領域で形成されるチャンネルの空乏層が全面または一部面に互いに重ねられるようにできるので（fully depleted）、よって、チャンネルの導電性が増加されるとの効果がある。ところが、DELTA構造の半導体装置を一般のシリコン基板で具現する場合、前記シリコン基板にチャンネルをなす部分が突出されるように前記シリコン基板を加工し、突出した部分を酸化防止膜で覆った状態で前記シリコン基板の酸化を実施する。酸化を過度に実施すれば、チャンネルの形成される突出部とシリコン基板のボディを連結する部分とは酸化防止膜で保護されない部分から側方へ拡散された酸素により酸化される。従って、チャンネルはシリコン基板の本体部分と隔離される。この過程において過度な酸化によりチャンネル分離がなされながら連結部側のチャンネルの厚さが狭くなり、単結晶層が酸化過程で圧力により損傷を受けるとの問題点がある。
一方、半導体基板の下部に層間絶縁膜の形成されたSOI（Silicon On Insulator）型シリコン基板をDELTA構造形成に用いる場合、SOI層を狭い幅を有するように食刻してチャンネル部分を形成するため、単結晶シリコン基板を用いる時の過度な酸化による問題はなくなる。しかし、単結晶シリコン基板で製作したDELTA構造と類似なダブルゲートまたはトライゲート（tri-gate）構造の電界効果トランジスタをそのままSOI型シリコン基板で製作し、その特性を分析した研究が多く進行されたが、SOI型シリコン基板の素子の特性上、トランジスタのボディが基板と連結されないことに基因してフローティング（floating）ボディ効果が誘発され、素子の性能が劣るとの問題点がある。
反面、GAA構造の電界効果トランジスタは、ゲート電極がブリッジ構造の活性領域の全面を覆うように形成されるため、前記DELTA構造の電界効果トランジスタに比べ素子の電気的な特性が優秀である。このようなGAA構造を有する電界効果トランジスタの製造方法の一例が特許文献２に開示されている。
図７は従来の技術による電界効果トランジスタの構造を示した斜視図である。以下、図７の構造を有する電界効果トランジスタの製造方法を説明する。図示したように、まず、誘電膜３または絶縁膜により選択的に露出されたシリコン基板１の活性領域２上に選択的エピタキシャル成長方法により所定厚さの単結晶シリコンゲルマニウム（SiGe）膜（図示せず）またはゲルマニウム（Ge）膜を形成する。以後、前記単結晶シリコンゲルマニウム膜またはゲルマニウム膜と前記誘電膜３または絶縁膜の上に非選択的エピタキシャル成長方法によりシリコン膜を形成する。このとき、前記シリコンゲルマニウム（SiGe）またはゲルマニウム（Ge）の形成された前記活性領域２の上部に形成される前記シリコン膜は単結晶シリコン膜５ａにより成長され、前記誘電膜３または絶縁膜のうえに形成されるシリコン膜はポリシリコン膜５ｂにより形成される。そして、前記単結晶シリコン膜５ａ及びポリシリコン膜５ｂに第１導電性不純物をイオン注入して前記単結晶シリコン膜５ａにチャンネル不純物領域を形成することもできる。
次いで、通常の写真食刻方法により前記単結晶シリコン膜５ａ及びポリシリコン膜５ｂをパターニングして一方向のピン活性領域５を形成し、前記ピン活性領域５をブリッジ形状に作るためにシリコンゲルマニウム膜またはゲルマニウム膜を除去してトンネル７を形成する。前記ポリシリコン膜５ｂと前記ブリッジ形状の単結晶シリコン膜５ａとの全面にゲート絶縁膜（図示せず）を形成し、前記ゲート絶縁膜８、９の形成された前記単結晶シリコン膜５ａの全面を覆うように導電物質を形成し、通常の写真食刻方法により前記導電物質をパターニングしてゲート電極１０を形成する。このとき、前記ゲート電極１０は前記単結晶シリコン膜５ａよりも小さいかまたは同一な距離を有するように形成される。
最後に、前記ゲート電極１０により露出された前記単結晶シリコン膜５ａと前記ポリシリコン膜５ｂとに低濃度の第２不純物をイオン注入して第１不純物領域（図示せず）を形成し、前記ゲート電極１０、ソース領域及びドレイン領域にそれぞれのコンタクト１１、１２、１３を形成する。
従って、従来の技術による電界効果トランジスタの製造方法は選択的エピタキシャル成長方法を用いてシリコンゲルマニウム層またはゲルマニウム層の上に単結晶シリコン膜５ａを形成し、前記単結晶シリコン膜５ａの全面を覆うゲート電極１０を形成して、既存のエピタキシャル成長方法により成長されたポリシリコン膜５ｂよりも電気的な特性に優れた単結晶シリコン膜がチャンネル形成領域として用いられるようにすることができる。
米国特許第４，９９６，５７４号明細書 米国特許第６，４９５，４０３号明細書
然るに、従来の技術による電界効果トランジスタの製造方法は以下のような問題点がある。
１番目、従来の技術による電界効果トランジスタの製造方法は、バルクシリコン基板よりも結晶欠陥発生率の高いエピタキシャル成長方法により成長された単結晶シリコン膜５ａをチャンネル形成領域に形成するため、素子の信頼性を低下させるとの短所がある。
２番目、従来の技術による電界効果トランジスタの製造方法は、ブリッジ構造の単結晶シリコン膜５ａを覆うゲート電極１０の形成の際、通常の乾式食刻または湿式食刻を用いた写真食刻方法により導電物質を除去する場合、ブリッジ構造の下部７に形成される導電物質が再現性のあるように除去されないため、チャンネルの長さを正確に制御することができないとの短所がある。
３番目、従来の技術による電界効果トランジスタの製造方法は、ソース領域及びドレイン領域の活性領域が単結晶シリコンに比べ電気伝導度が劣るポリシリコンにより形成されるため、電気的な特性が低下されるとの短所がある。
そこで、本発明の目的は、エピタキシャル成長方法を使用せずに素子の信頼性を増大または極大化することができる電界効果トランジスタ及びその製造方法を提供することにある。
また、本発明の他の目的は、写真食刻方法を使用せずに再現性のあるゲート電極を形成することにより、チャンネルの長さを正確に制御することができる電界効果トランジスタ及びその製造方法を提供するにある。
そして、本発明のまた他の目的は、ソース領域及びドレイン領域の電気伝導を向上させて素子の電気的な特性を向上させることができる電界効果トランジスタ及びその製造方法を提供することにある。
このような目的を達成するため本発明による電界効果トランジスタの製造方法は、電界効果トランジスタの製造方法において、半導体基板の大抵の上層の一部に、互いに離隔され、前記半導体基板の上層を支持する下層の表面上部から突出した第１及び第２活性領域を形成する段階と、前記下層の表面上部とは垂直的に離隔され、前記第１及び第２活性領域の間を連結するブリッジ形状の第３活性領域を形成する段階と、前記第３領域を覆うゲート絶縁膜を形成し、前記第３活性領域がチャンネルとして機能するようにするゲート電極を前記ゲート絶縁膜に形成する段階と、を含むことを特徴とする。
また、本発明による電界効果トランジスタの製造方法は、半導体基板の大抵の上層の一部に、互いに離隔され、前記半導体基板の上層を支持する下層の表面上部から突出したピン活性領域を形成する段階と、前記ピン活性領域の中心部分を選択的に露出させるために前記ピン活性領域の両端の第１及び第２活性領域に層間絶縁膜を形成する段階と、前記層間絶縁膜をイオン注入マスクとして用いて不純物をイオン注入して前記ピン活性領域の中心部分で前記ピン活性領域の高さと同一または類似な深さに埋没不純物領域を形成する段階と、前記埋没不純物領域を選択的に除去して、前記第１及び第２活性領域に連結し、前記半導体基板の下層で垂直に離隔されるブリッジ形状の第３活性領域を形成する段階と、前記第３活性領域を覆うゲート絶縁膜を形成した後、前記第３活性領域がチャンネルとして機能するようにするゲート電極を前記ゲート絶縁膜に形成する段階と、前記第１及び第２活性領域上の層間絶縁膜を除去し、前記ゲート電極をイオン注入して第１不純物領域を形成する段階と、を含む。
また、本発明による電界効果トランジスタの製造方法は、絶縁膜上に互いに離隔される第１及び第２活性領域を形成する段階と、前記絶縁膜の表面上部とは垂直に離隔されたままに前記第１及び第２活性領域の間に連結されるブリッジ形状の第３活性領域を形成する段階と、前記第３活性領域を覆うゲート絶縁膜を形成し、前記第３活性領域がチャンネルとして機能するようにするゲート電極を前記ゲート絶縁膜上に形成する段階と、を含む。
また、本発明による電界効果トランジスタの構造は、半導体基板の大抵の上層の一部に形成され、互いに離隔されたままに前記半導体基板の上層を支持する下層の表面上部から突出した第１及び第２活性領域と、前記下層の表面上部とは垂直に離隔されたままに前記第１及び第２活性領域の間に連結されたブリッジ形状の第３活性領域と、前記第３活性領域を覆うゲート絶縁膜を介して形成され、前記第３活性領域がチャンネルとして機能するようにするゲート電極と、を含むことを特徴とする。
また、本発明による電界効果トランジスタの構造は、シリコン基板の下層から突出するソース/ドレイン領域により支持され、前記シリコン基板の下層から離隔されるブリッジ形状のチャンネル領域と、前記チャンネル領域が露出される全面にゲート絶縁膜を介して形成されたゲート電極と、を含むことを特徴とする。
また、本発明による電界効果トランジスタの構造は、絶縁膜上に互いに離隔されるように形成された第１及び第２活性領域と、前記絶縁膜の表面上部とは垂直に離隔されたままに前記第１及び第２活性領域の間に連結されたブリッジ形状の第３活性領域と、前記第３活性領域を覆うゲート絶縁膜を介して形成され、前記第３活性領域がチャンネルとして機能するようにするゲート電極と、を含むことを特徴とする。
本発明の電界効果トランジスタの製造方法は、エピタキシャル成長方法により形成された単結晶シリコン膜に比べ電気的な特性が優秀な単結晶シリコン基板をもって、チャンネルとして第１及び第２活性領域に連結されるブリッジ形状の第３活性領域を形成することにより、素子の信頼性を増大または極大化できるとの効果がある。
また、本発明の電界効果トランジスタの製造方法は、第１及び第２活性領域に形成される層間絶縁膜を一定した形状の枠にして用いてダマシン方法によりゲート電極を再現性のあるように形成することにより、前記ゲートの全チャンネルの長さを正確に制御することができるとの効果がある。
また、本発明の電界効果トランジスタの製造方法は、電気伝導度が優秀な単結晶シリコン基板を用いてソース領域及びドレイン領域を形成することにより、素子の電気的な特性を向上させることができるとの効果がある。
以下、本発明の実施形態について詳しく添付図を参照して説明する。本発明は以下に開示される実施例に限定されず、互いに異なった多様な形態により具現されるが、但し、本実施例は本発明の開示が完全になるようにし、通常の知識を有したものに発明の範疇を完全に知らせるために提供されるものである。添付図において多数の膜と領域の厚さとは明瞭性のために強調され、ある層が他の層及び半導体基板上に存在すると記述されるとき、他の層及び半導体基板と直接的に接しながら存在するか、または、その間に第３の層が存在することになる。また、半導体基板とシリコン基板とは互いに混用されて使用することができる。
図１は、本発明の第１実施例による電界効果トランジスタを概略的に示した斜視図である。
図１に示すように、本発明の第１実施例による電界効果トランジスタは、半導体基板１００の大抵の上層の一部に形成され、互いに離隔されたままに前記半導体基板１００の上層を支持する下層の表面上部から突出した第１及び第２活性領域１０２、１０４が形成される。このとき、前記第１及び第２活性領域１０２、１０４はそれぞれソース領域及びドレイン領域からなる。また、前記半導体基板１００下層の表面上部とは垂直に離隔されたまま前記第１及び第２活性領域１０２、１０４に連結されたブリッジ形状の第３活性領域１０６が形成される。第３活性領域１０６はゲート領域またはチャンネル領域からなる。ここで、前記半導体基板１００はそれぞれ上層と下層とに区分される。そして、前記半導体基板１００の上層は前記半導体基板が所定深さに食刻されて形成される前記第１及び第２活性領域１０２、１０４と、前記第１及び第２活性領域１０２、１０４と同一または類似な高さに形成される第３活性領域１０６と、からなり、前記半導体基板１００の下層は前記第１及び第２活性領域１０２、１０４を支持する半導体基板のバルクの表面またはバルク半導体基板の表面になる。従って、前記半導体基板１００の下層は前記半導体基板のバルク１００ａとして定義される。
このとき、第３活性領域１０６は前記半導体基板のバルク１００ａから所定高さまで前記半導体基板１００の上層が選択的に除去されて貫通し、前記第１及び第２活性領域１０２、１０４により支持される前記ブリッジ形状に形成され得る。また、前記第３活性領域１０６はトリミングされて前記第１及び第２活性領域１０２、１０４の幅に比べもっと小さい幅を有するように形成することもできる。よって、前記半導体基板バルク１００ａから突出される前記第１及び第２活性領域１０２、１０４と、前記第１及び第２活性領域１０２、１０４に連結される第３活性領域１０６とは全て前記半導体基板１００と同一な材質の単結晶シリコン膜によりなされる。
また、前記第１及び第２活性領域１０２、１０４の第１不純物領域（図３ｈの１２０）に非金属の第２導電性不純物がドーピングされる場合、前記第３活性領域１０６は前記第２導電性不純物と反対の第１導電性不純物でドーピングされ得る。このとき、前記第３活性領域１０６の幅または厚さが５００Å以上では前記第１導電性不純物をチャンネル不純物として前記第３活性領域１０６にイオン注入することによりしきい電圧値が調節されるが、前記第３活性領域１０６の幅または厚さが５００Å以下ではしきい電圧値の調節のための第２不純物イオン注入の効果が殆どなく、一定のしきい電圧に固定される現象があるため、しきい電圧値は前記単結晶シリコン膜の仕事関数により決定され得る。
そして、前記第１及び第２活性領域１０２、１０４に連結される前記第３活性領域１０６の全面に所定厚さのゲート絶縁膜１０８が形成され、前記第３活性領域１０６がチャンネルとして機能するように前記ゲート絶縁膜１０８が形成された前記第３活性領域１０６の全面を覆うようにゲート電極１１０が形成される。ここで、前記ゲート絶縁膜１０８はシリコン酸化膜からなり、前記ゲート電極１１０は前記非金属第１または第２導電性不純物でドーピングされたポリシリコン膜または金属膜からなる。また、前記ゲート絶縁膜１０８は層間絶縁膜１１２により選択的に露出される前記第３活性領域１０６だけでなく、前記第３活性領域１０６の下部の前記第１及び第２活性領域１０２、１０４の側壁と、前記第３活性領域１０６の下部で前記層間絶縁膜１１２により露出される前記半導体基板バルク１００ａの表面から前記ゲート電極１１０を絶縁させる。
また、前記ゲート電極１１０は、通常のフォト工程でなく、前記第１及び第２活性領域１０２、１０４の上部及び側壁を覆い、一定した形状にパターニングされた層間絶縁膜１１２と、前記層間絶縁膜１１２により露出される半導体基板バルク１００ａとを一定した形状の枠（mold）として用いたダマシン（damascene）方法を通じて、前記第３活性領域１０６を覆うように形成される。
このとき、前記第１活性領域１０２または第２活性領域１０４の前記ソース領域に所定の電圧が印加され、前記ゲート電極１１０にゲート電圧が印加される場合、前記ゲート電極に覆われた前記第３活性領域１０６にチャンネルが形成される。
従って、本発明の第１実施例による電界効果トランジスタは半導体基板バルク１００ａから突出される第１及び第２活性領域１０２、１０４と、前記第１及び第２活性領域１０２、１０４に連結されてブリッジ形状に形成される第３活性領域１０６とを前記半導体基板１００の単結晶シリコン膜で構成して、従来のエピタキシャル成長方法により成長された単結晶シリコン膜に比べ結晶欠陥発生を減少させることにより、電気的な特性を向上させて素子の信頼性を増大または最大化することができる。
以下、このように構成された本発明の第１実施例による電界効果トランジスタの製造方法を説明する。
図２ａ乃至図２ｈは図１のトランジスタを製造する順序を示すために図１のラインＩ−Ｉ′、ＩＩ−ＩＩ′にそって取った工程断面図である。
図２ａに示すように、単結晶シリコン材質の半導体基板１００上に化学気相蒸着方法により所定厚さのハードマスク膜１１４を形成し、通常の写真食刻工程を用いて前記ハードマスク膜１１４をパターニングする。ここで、前記ハードマスク膜１１４はシリコン窒化膜またはシリコン酸窒化膜からなり、前記ハードマスク膜１１４が前記シリコン酸窒化膜からなる場合、前記シリコン酸窒化膜上に反射防止膜を形成した後に前記写真食刻工程によりパターニングされる。図示していないが、前記半導体基板と前記ハードマスク膜１１４との間にシリコン酸化膜を用いて所定厚さを有する食刻停止膜をさらに形成し、前記ハードマスク膜１１４の除去の際にプロファイルを向上させることができる。例えば、ハードマスク膜１１４は約１０００Å以下の厚さを有するように形成され、前記シリコン酸化膜は約５００Å以下の厚さを有するように形成される。このとき、前記写真食刻工程のときに前記ハードマスク膜１１４上に形成されるフォトレジストの露光過程において、難反射を防止するために前記ハードマスク膜１１４上に所定厚さの反射防止膜をさらに形成することもできる。また、前記写真食刻工程は乾式食刻方法を用いて前記ハードマスク膜１１４をパターニングすることができるが、前記乾式食刻方法に用いられる反応ガスは前記食刻停止膜または前記半導体基板の単結晶シリコンに比べ前記ハードマスク膜１１４の食刻率が選択的に優秀な反応ガスが用いられる。
図２ｂに示すように、前記ハードマスク膜１１４を食刻マスクとして用いて前記半導体基板１００を所定深さまでに食刻して前記ハードマスク膜１１４の下部に前記半導体基板の下層の前記半導体基板バルク１００ａ表面から所定深さを有するピン活性領域１１６を形成する。ここで、前記半導体基板１００の食刻は垂直食刻特性に優れた乾式食刻方法によりなされ、一定時間の間に所定深さの半導体基板１００を除去して所定高さを有する前記ピン活性領域１１６が突出するように行われる時間食刻方法によりなされる。例えば、前記ピン活性領域１１６は前記半導体基板のバルク１００ａ表面から約１２００Å乃至１５００Å程度の高さを有するように形成される。
以後、通常の写真食刻方法により前記ピン活性領域１１６の中心部分の上部に形成された前記ハードマスク膜１１４の線幅を減らし、前記ハードマスク膜１１４を食刻マスクとして用いて前記ピン活性領域１１６の中心部分をトリミングして線幅を減らし、前記ハードマスク膜１１６を除去する。
図２ｃに示すように、前記ピン活性領域１１６の形成された半導体基板１００の全面にシリコン酸化膜を用いて化学気相蒸着方法により所定厚さの層間絶縁膜１１２を形成し、前記層間絶縁膜１１２を化学機械的研磨方法により平坦化し、通常の写真食刻方法を用いてゲート領域Ｇの前記ピン活性領域１１６と前記半導体基板バルク１００ａとの所定部分のみが露出されるように前記層間絶縁膜１１２を乾式食刻方法により除去する。例えば、前記層間絶縁膜１１２は約３０００Å乃至約５０００Å程度の厚さを有するように形成する。そして、前記ゲート領域Ｇを露出させる前記写真食刻方法は前記層間絶縁膜１１２の形成された半導体基板１００の全面にフォトレジストを塗布する工程と、ソース領域Ｓ及びドレイン領域Ｄの前記ピン活性領域１１６の両側端部上に前記フォトレジストが選択的に残されるようにフォトレジストをパターニングする工程と、前記フォトレジストを食刻マスクまたはスクリーンとして用いて乾式食刻方法により前記ゲート領域Ｇの前記ピン活性領域１１６と、前記半導体基板バルク１００ａの所定部分が露出されるように前記層間絶縁膜１１２を除去する工程と、からなる。このとき、前記ソース領域Ｓ及びドレイン領域Ｄの前記ピン活性領域１１６に残される前記層間絶縁膜１１２は、後でゲート電極（図１の１１０）の形成の際にダマシン方法によりゲート電極１１０を形成するために用いられる。図示しないが、前記ピン活性領域１１６の中心部分がトリミングされず、前記ハードマスク膜（図２ｂの１１４）が除去されない場合、前記層間絶縁膜１１２により露出された前記ピン活性領域１１６の中心部分をトリミングして、前記ピン活性領域１１６の中心部分の線幅が前記ピン活性領域１１６の両端の線幅よりも減少されるようにすることもできる。その後、前記層間絶縁膜１１２により露出されたハードマスク膜１１４を除去することもできる。
図２ｄに示すように、前記ソース領域Ｓ及びドレイン領域Ｄの前記ピン活性領域１１６上部及び側壁に形成された層間絶縁膜１１２をイオン注入マスクまたはスクリーンとして用いて、前記ゲート領域Ｇの前記ピン活性領域１１６に不純物を選択的にイオン注入して埋没不純物領域１１８を形成する。ここで、前記不純物はボロン（boron）、燐のような非金属導電性不純物または原子質量の低いＨ、Ｈｅのような低質量元素のうちいずれかひとつを用いることができる。このとき、単結晶シリコンからなった前記ピン活性領域１１６に所定の投射範囲でイオン注入された不純物は一定深さにシリコン格子の結合を切る役割をする。例えば、前記ボロンはイオン注入のときに約１×１０１６atoms/cm2乃至約１×１０１８atoms/cm2程度の濃度を有し、約３０KeV乃至約４０KeV程度のエネルギーでイオン注入する場合、前記ピン活性領域１１６の上部表面から約１０００Å乃至１２００Å程度の深さに前記埋没不純物領域１１８が形成されるように前記ボロンがイオン注入される。従って、投射範囲を調節して前記ピン活性領域１１６の表面から所定深さで前記半導体基板バルク１００ａの表面と同一または類似な深さまで前記埋没不純物領域１１８を形成することができる。
図２ｅに示すように、前記埋没不純物領域（図３ｄの１１８）を選択的に等方性食刻して、前記半導体基板バルク１００ａと離隔され、前記ソース領域Ｓ及びドレイン領域の前記ピン活性領域１１６の第１活性領域１０２及び第２活性領域１０４により支持されるブリッジ形状の第３活性領域１０６を形成する。ここで、前記埋没不純物領域１１８の等方性食刻は湿式食刻方法または乾式食刻方法が用いられる。まず、湿式食刻方法に用いられる食刻溶液はＨＦ（４９％）：ＨＮＯ３（３０％）：ＣＨ３ＣＯＯＨ（１００％）（体積１：３：８）のポリシリコンエッチング液が用いられ、前記ポリシリコンエッチング液を用いてシリコン格子結合の切られた前記埋没不純物領域１１８を選択的に除去させることができる。また、乾式食刻方法に用いられる反応ガスはＣＦ４：Ｏ２（フロー６０：１５０）が用いられ、前記反応ガスを用いて前記埋没不純物領域を単結晶シリコン膜材質の前記半導体基板バルク１００ａと第１乃至第３活性領域１０２、１０４、１０６とに比べ選択的に除去させることができる。また、前記第３活性領域１０６は図２ｅにおいて４面が直角の角部を有するブリッジ形状に表れるが、前記乾式食刻方法または湿式食刻方法を用いて形成される場合、実際に前記角部が区分されない円形または多角形の角部を有するブリッジ形状に形成され得る。このとき、前記第３活性領域１０６の下部の前記埋没不純物領域１１８が除去されることにより、前記第３活性領域１０６と前記半導体基板バルク１００ａとが互いに離隔されるトンネル１２４が形成される。
そこで、本発明の第１実施例による製造方法は、前記第３活性領域１０６を半導体基板１００の単結晶シリコンで形成してエピタキシャル成長方法により形成される単結晶シリコンに比べ結晶欠陥発生率を減少または最小化することにより、素子の信頼性を増大または最大化することができる。
以後、前記層間絶縁膜１１２をイオン注入マスクまたはスクリーンとして用いて前記第３活性領域１０６に第１導電性不純物を選択的にイオン注入する。ここで、前記第３活性領域１０６の幅または厚さが約５００Å以上では第１導電性不純物をイオン注入してしきい電圧値を調節し、前記第３活性領域１０６の幅または厚さが５００Å以下ではしきい電圧値が単結晶シリコンの仕事関数のみに依存して一定に固定されるため、第１導電性不純物をイオン注入しない。このとき、前記第１導電性不純物はアクセプター（accepter）不純物である場合にボロンまたはＢＦ2が用いられ、ドナー（donor）不純物である場合にヒ素または燐が用いられ得る。
図２ｆに示すように、前記層間絶縁膜１１２により露出される第３活性領域１０６の全面にシリコン酸化膜を用いて所定厚さのゲート絶縁膜１０８を形成する。ここで、前記ゲート絶縁膜１０８は前記第３活性領域１０６だけでなく、前記第３活性領域１０６の下部の半導体基板バルク１００ａでも同一または類似な厚さを有するように形成される。例えば、前記ゲート絶縁膜１０８は熱酸化工程を通じて前記第３活性領域１０６と前記第３活性領域１０６の下部の前記半導体基板バルク１００ａの表面に前記シリコン酸化膜が約１３０Å以下の厚さを有するように形成される。このとき、前記層間絶縁膜１１２を先に形成し、前記ピン活性領域（図２ｄの１１６）の中心部分をトリミングする場合、前記第３活性領域１０６に隣接する前記第１活性領域１０２及び第２活性領域１０４の側壁にゲート絶縁膜１０８を形成することができる。
図２ｇに示すように、前記ゲート絶縁膜１０８が形成された前記第３活性領域１０６の全面を覆うように所定厚さの導電性物質を形成する。このとき、前記導電性物質は前記第３活性領域１０６及び前記層間絶縁膜１１２の全面を覆うように形成される。次いで、化学機械的研磨方法または乾式食刻方法により前記層間絶縁膜１１２が露出されるように前記導電性物質を平坦に除去しダマシン方法によりゲート電極１１０を形成する。ここで、前記導電性物質は非金属の導電性不純物を含むポリシリコン膜またはタングステンシリサイドのような金属膜のうち少なくとも何れか一つが使用される。また、前記導電性物質の形成のとき、前記半導体基板バルク１００ａ及び前記層間絶縁膜１１２は前記第１及び第２活性領域１０２、１０４に連結された第３活性領域１０６の全面に前記導電性物質が選択的に形成されるようにする枠（mold）のような役割をする。即ち、前記ダマシン方法により形成されるゲート電極１１０はそれぞれ前記層間絶縁膜１１２により前記半導体基板バルク１００ａから選択的に露出される前記第３不純物領域１０６の全面に３６０°程度覆うように非金属の導電性不純物を含むポリシリコンまたは金属膜が前記化学気相蒸着方法により形成され、化学機械的研磨方法または乾式食刻方法により前記層間絶縁膜１１２が露出されるように前記ポリシリコン膜または金属膜が平坦に除去されることにより形成され得る。したがって、前記層間絶縁膜１１２により前記ピン活性領域１１６と交差するライン形状のゲート電極１１０が形成される。このとき、前記ゲート電極１１０に印加されるゲート電圧により前記半導体基板バルク１００ａに誘導されるローディングキャパシタンスを増加させることができるため、前記ゲート電極１１０及び前記層間絶縁膜１１２により露出される前記半導体基板バルク１００ａの間に形成された前記ゲート絶縁膜１０８は、前記ローディングキャパシタンスを減少させ、且つ、絶縁破壊を克服できる程度の所定厚さ以上だけ形成されなければならない。
そこで、本発明の第１実施例による電界効果トランジスタの製造方法は、ブリッジ構造の第３活性領域１０６の下部のトンネル１２４を充填するゲート電極１１０のパターニングの際、従来の写真食刻方法の代わりにダマシン方法を用いてゲート電極１１０を再現性のあるように形成し、前記第１及び第２活性領域１０２、１０４の上部または側壁に形成される層間絶縁膜１１２を用いて前記ゲート電極１１０の幅を容易に調節することにより、前記ゲート電極１１０に印加されるゲート電圧により前記第３活性領域１０６に誘導されるチャンネルの長さを正確に制御することができる。
図２ｈに示すように、前記第１及び第２活性領域１０２、１０４の上部に形成された層間絶縁膜１１２及びハードマスク膜（図２ｇの１１４）を通常の写真食刻方法により除去して前記第１及び第２活性領域１０２、１０４を露出させ、前記第１及び第２活性領域１０２、１０４上に前記第１導電性不純物と反対の第２導電性不純物をイオン注入して第１不純物領域１２０を形成する。例えば、前記第２導電性不純物は約１×１０１２atoms/cm2乃至約１×１０１４atomos/cm2程度の濃度を有するようにイオン注入され、前記第１不純物領域が前記第１及び第２活性領域１０２、１０４で前記第３活性領域１０６と同一または類似の深さに形成されるように約５０KeVエネルギー以下でイオン注入される。もし、前記第１不純物領域１２０が前記第１及び第２活性領域１０２、１０４で前記第３活性領域１２０に比べ充分すぎるほど深く形成され、前記ゲート電極１１０にゲート電圧が印加されると、前記第３活性領域１０６だけでなく前記第３活性領域１０６下部の前記半導体基板バルク１００ａの表面にそってチャンネルが形成されることもある。従って、本発明の第１実施例による電界効果トランジスタの製造方法は、前記第１不純物領域１２０を前記第１及び第２活性領域１０２、１０４に前記第３活性領域１０６と同一または類似な深さまで形成して、前記半導体基板バルク１００ａの表面にそって誘導されるチャンネルを防止することができる。また、本発明の第１実施例による電界効果トランジスタの製造方法は、第１不純物領域１２０が導電性不純物でドーピングされた単結晶シリコン膜により形成されるため、導電性不純物でドーピングされたポリシリコン膜に比べ電気伝導度を増加させることができる。
以後、前記第１不純物領域１２０が形成された前記第１及び第２活性領域１０２、１０４と隣接する前記ゲート電極１１０の側壁にスペーサーを形成し、前記ゲート電極１１０及びスペーサーをイオン注入マスクまたはスクリーンとして用いて前記第１及び第２活性領域に前記第２導電性不純物を約１×１０１６atoms/cm2乃至約１×１０１７atomos/cm2程度の濃度にイオン注入して前記第１不純物領域１２０よりも浅い深さに第２不純物領域を形成する。以後、第２不純物領域が形成された前記第１及び第２活性領域と前記半導体基板の全面に別の層間絶縁膜を形成し、前記第２不純物領域の上部の層間絶縁膜を除去してコンタクトホールを形成する。
上述のように、本発明の第１実施例による電界効果トランジスタ及びその製造方法は、前記第１及び第２活性領域１０２、１０４に連結された前記第３活性領域１０６の全面を覆うように形成されるゲート電極１１０と、前記層間絶縁膜１１２により露出される前記半導体基板バルク１００ａの表面とがゲート絶縁膜１０８を介して形成されるため、前記ゲート電極１１０に印加されるゲート電圧が高くなって素子の性能が落ちることがある。以下、ゲート電極１１０及び半導体基板バルク１００ａの表面が前記層間絶縁膜１１２により互い絶縁された本発明の第２実施例による電界効果トランジスタ及びその製造方法を説明する。
図３は本発明の第２実施例による電界効果トランジスタの構造を概略的に示した斜視図である。
図３に示すように、本発明の第２実施例による電界効果トランジスタは、半導体基板１００の大抵の上層の一部に形成され、互いに離隔されたままに前記半導体基板１００の上層を支持する下層の表面上部から突出した第１及び第２活性領域１０２、１０４が形成される。ここで、前記第１及び第２活性領域１０２、１０４はそれぞれソース領域及びドレイン領域からなる。また、前記半導体基板１００下層の表面上部とは垂直に離隔されたままに前記第１及び第２活性領域１０２、１０４に連結されたブリッジ形状の第３活性領域１０６が形成される。ここで、前記半導体基板１００はそれぞれ上層と下層とに区分される。そして、前記半導体基板１００の上層は前記半導体基板が所定深さに食刻されて形成される前記第１及び第２活性領域１０２、１０４と、前記第１及び第２活性領域１０２、１０４と同一または類似な高さに形成される第３活性領域１０６とからなり、前記半導体基板１００の下層は前記第１及び第２活性領域１０２、１０４を支持する半導体基板のバルク表面またはバルク半導体基板の表面となる。そこで、前記半導体基板１００の下層は前記半導体基板のバルク１００ａと定義する。第３活性領域１０６は前記半導体基板のバルク１００ａから所定高さまで前記半導体基板１００の上層が選択的に除去されて貫通し、前記第１及び第２活性領域１０２、１０４により支持される前記ブリッジ形状に形成され得る。また、前記第３活性領域１０６はトリミングされて前記第１及び第２活性領域１０２、１０４の幅に比べもっと小さい幅を有するように形成することもできる。したがって、前記半導体基板バルク１００ａから突出する前記第１及び第２活性領域１０２、１０４と、前記第１及び第２活性領域１０２、１０４に連結される第３活性領域１０６とは全て前記半導体基板１００と同一な材質の単結晶シリコン膜からなる。また、前記第１及び第２活性領域１０２、１０４に非金属の第２導電性不純物がドーピングされて第１不純物領域（図４ｈの１２０）が形成される場合、前記第３活性領域１０６は前記第２導電性不純物と反対の第１導電性不純物でドーピングされ得る。このとき、前記第３活性領域１０６の幅または厚さが５００Å以上の場合には、前記第１導電性不純物をチャンネル不純物として前記第３活性領域１０６にイオン注入してしきい電圧値を調節することができるが、前記第３活性領域１０６の幅または厚さが５００Å以下の場合には、しきい電圧値調節のための第２不純物イオン注入効果がほとんどなくて一定したしきい電圧に固定される現象があるため、しきい電圧値は前記単結晶シリコン膜の仕事関数により決定することができる。
そして、前記第１及び第２活性領域１０２、１０４に連結される前記第３活性領域１０６の全面に所定厚さのゲート絶縁膜１０８が形成され、前記第３活性領域１０６がチャンネルとして機能を果たすように前記ゲート絶縁膜１０８が形成された前記第３活性領域１０６の全面を覆うゲート電極１１０が形成される。ここで、前記ゲート絶縁膜１０８はシリコン酸化膜からなり、前記ゲート電極１１０は前記非金属第１または第２導電性不純物でドーピングされたポリシリコン膜または金属膜からなる。また、前記ゲート絶縁膜１０８は前記第３活性領域１０６だけでなく、前記第３活性領域１０６に隣接する前記第１及び第２活性領域１０２、１０４の側壁と、前記第３活性領域１０６の下部の前記半導体基板バルク１００ａの表面から前記ゲート電極１１０を絶縁させる。
また、前記ゲート電極１１０は前記第３活性領域１０６を選択的に露出させるようにパターニングされた層間絶縁膜１１２と、前記第１及び第２活性領域１０２、１０４の側壁と、前記第３活性領域１０６の下部で前記層間絶縁膜１１２により選択的に露出される半導体基板バルク１００ａとを一定した形状の枠として用いるダマシン方法により前記第３活性領域１０６を覆うように形成される。このとき、前記層間絶縁膜１１２は前記ゲート電極１１０を前記半導体基板バルク１００ａと絶縁させるために前記所定厚さ以上に形成される。従って、本発明の第２実施例による電界効果トランジスタは、ゲート電極１１０の下部に所定厚さの層間絶縁膜１１２を形成してゲート電極１１０を前記半導体基板バルク１００ａの表面と絶縁させることにより、前記第１実施例よりも電気的な特性を向上させることができる。
一方、前記第１活性領域１０２または第２活性領域１０４の前記ソース領域に所定の電圧が印加され、前記ゲート電極１１０にゲート電圧が印加される場合、前記ゲート電極で覆われた前記第３活性領域１０６にチャンネルが形成される。このとき、前記第１及び第２活性領域１０２、１０４に形成される第１不純物領域が前記半導体基板バルク１００ａと同一または類似な深さまで過度に形成されず、前記第３活性領域１０６と同一または類似な深さ以上に形成されていても、前記第３活性領域１０６下部の前記半導体基板バルク１００ａの表面にそってチャンネルが形成されることを防止することができる。
したがって、本発明の第２実施例による電界効果トランジスタは、半導体基板バルク１００ａから突出する第１及び第２活性領域１０２、１０４と、前記第１及び第２活性領域１０２、１０４に連結されてブリッジ形状に形成される第３活性領域１０６とを前記半導体基板１００の単結晶シリコン膜から構成して、従来のエピタキシャル成長方法により成長された単結晶シリコン膜に比べ結晶欠陥発生を減少させることにより、電気的な特性を向上させて素子の信頼性を増大または最大化することができる。
以下、このように構成された本発明の第２実施例による電界効果トランジスタの製造方法を説明する。
図４ａ乃至図４ｈは図３のトランジスタを製造する順序を示すために図３のライン（ＩＩＩ−ＩＩＩ′、ＩＶ−ＩＶ′）にそって取った工程断面図である。
図４ａに示すように、単結晶シリコン材質の半導体基板１００上に化学気相蒸着方法により所定厚さのハードマスク膜１１４を形成し、通常の写真食刻工程を用いて前記ハードマスク膜１１４をパターニングする。ここで、前記ハードマスク膜１１４はシリコン窒化膜またはシリコン酸窒化膜からなり、前記ハードマスク膜１１４が前記シリコン酸窒化膜からなる場合、前記シリコン酸窒化膜上に反射防止膜を形成した後に前記写真食刻工程によりパターニングされる。図示していないが、前記半導体基板と前記ハードマスク膜１１４との間にシリコン酸化膜を用いて所定厚さを有する食刻停止膜をさらに形成し、前記ハードマスク膜１１４の除去の際にプロファイルを向上させることができる。例えば、ハードマスク膜１１４は約１０００Å以下の厚さを有するように形成され、前記シリコン酸化膜は約５００Å以下の厚さを有するように形成される。このとき、前記写真食刻工程の際に前記ハードマスク膜１１４上に形成されるフォトレジストの露光過程において難反射を防止するために前記ハードマスク膜１１４上に所定厚さの反射防止膜をさらに形成することもできる。また、前記写真食刻工程は乾式食刻方法を用いて前記ハードマスク膜１１４をパターニングすることができるが、前記乾式食刻方法により用いられる反応ガスは前記食刻停止膜または前記半導体基板の単結晶シリコンに比べ前記ハードマスク膜１１４の食刻率が選択的に優秀な反応ガスが用いられる。
図４ｂに示すように、前記ハードマスク膜１１４を食刻マスクとして用いて前記半導体基板１００を所定深さまで食刻して前記ハードマスク膜１１４の下部に前記半導体基板バルク１００ａ表面から所定高さを有するピン活性領域１１６を形成する。ここで、前記半導体基板１００の食刻は垂直食刻特性に優れた乾式食刻方法によりなされ、一定時間の間に所定深さの半導体基板１００を除去して所定高さを有する前記ピン活性領域１１６が突出するように行われる時間食刻方法によりなされる。例えば、前記ピン活性領域１１６は前記半導体基板のバルク１００ａ表面から約３０００Å以上の高さを有するように形成される。
以後、通常の写真食刻方法により前記ピン活性領域１１６の中心部分の上部に形成された前記ハードマスク膜１１４の線幅を減らし、前記ハードマスク膜１１４を食刻マスクとして用いて前記ピン活性領域１１６の中心部分をトリミングして線幅を減らし、前記ハードマスク膜１１６を除去する。
図４ｃに示すように、前記ピン活性領域１１６が形成された半導体基板１００の全面にシリコン酸化膜を用いて化学気相蒸着方法により層間絶縁膜（Inter Layer Dielectric：ILD）１１２を形成し、前記層間絶縁膜１１２を化学機械的研磨方法により平坦化し、通常の写真食刻方法を用いてゲート領域Ｇの前記ピン活性領域１１６が所定部分だけ露出されるように前記層間絶縁膜１１２を所定厚さまで除去する。例えば、前記層間絶縁膜１１２は約４０００Å乃至約８０００Å程度の厚さを有するように形成する。そして、前記ゲート領域Ｇの前記ピン活性領域１１６を露出させる前記写真食刻方法は、前記層間絶縁膜１１２が形成された半導体基板１００の全面にフォトレジストを塗布する工程と、ソース領域Ｓ及びドレイン領域Ｄの前記ピン活性領域１１６の両側端部上に前記フォトレジストが選択的に残されるようにフォトレジストをパターニングする工程と、前記フォトレジストを食刻マスクまたはスクリーンとして用いて一定時間の間に前記層間絶縁膜１１２を時間食刻する乾式食刻方法により、記ゲート領域Ｇの前記ピン活性領域１１６の所定部分が露出されるように前記層間絶縁膜１１２を除去する工程と、からなる。このとき、前記ソース領域Ｓ及びドレイン領域Ｄの前記ピン活性領域１１６に残される前記層間絶縁膜１１２は、以後にゲート電極（図１の１１０）の形成の際にダマシン方法によりゲート電極１１０を形成するために用いられる。また、前記層間絶縁膜１１２下部の前記ピン活性領域１１６はそれぞれ第１及び第２活性領域（図３の１０２、１０４）になる。また、図示していないが、前記ピン活性領域１１６の中心部分がトリミングされず、前記ハードマスク膜（図４ｂの１１５）が除去されない場合、前記層間絶縁膜１１２により露出された前記ピン活性領域１１６の中心部分をトリミングして前記ピン活性領域１１６の中心部分の線幅が前記ピン活性領域１１６の両端の線幅よりも減るようにすることもできる。その後、前記層間絶縁膜１１２により露出されたハードマスク膜１１４を除去することもできる。
図４ｄに示すように、前記ソース領域Ｓ及びドレイン領域Ｄの前記ピン活性領域１１６の上部及び側壁に形成された層間絶縁膜１１２をイオン注入マスクまたはスクリーンとして用いて前記ゲート領域Ｇの前記ピン活性領域１１６に不純物を選択的にイオン注入して埋没不純物領域１１８を形成する。ここで、前記不純物はボロン、ＢＦ2、燐のような非金属導電性不純物または原子質量の低いＨ、Ｈｅのような低質量元素のうちいずれか一つが用いられる。このとき、単結晶シリコンからなった前記ピン活性領域１１６に所定の投射範囲でイオン注入された不純物は一定深さでシリコン格子の結合を切る役割をする。例えば、前記ボロンはイオン注入のときに約１×１０１６atoms/cm2乃至約１×１０１８/cm2程度の濃度を有し、約６０KeV乃至約８０KeV程度のエネルギーでイオン注入する場合、前記ピン活性領域１１６の上部表面から約２０００Å乃至約２５００Å程度の深さに前記埋没不純物領域１１８が形成されるように前記ボロンがイオン注入される。また、投射範囲を調節して前記ピン活性領域１１６の表面から前記層間絶縁膜１１２と同一または類似な所定深さで前記半導体基板バルク１００ａの表面と同一または類似な深さまで前記埋没不純物領域１１８を形成することができる。
図４ｅに示すように、前記埋没不純物領域（図４ｄの１１８）を選択的に等方性食刻して前記半導体基板バルク１００ａと所定距離以上だけ離隔され、前記ソース領域Ｓ及びドレイン領域Ｄの前記ピン活性領域（図４ｃの１１６）の第１活性領域１０２及び第２活性領域１０４により支持されるブリッジ形状の第３活性領域１０６を形成する。ここで、前記埋没不純物領域１１８の等方性食刻は湿式食刻方法または乾式食刻方法を用いることができる。まず、湿式食刻方法に用いられる食刻溶液はＨＦ（４９％）：ＨＮＯ３（３０％）：ＣＨ３ＣＯＯＨ（100％）（体積１：３：８）のポリシリコンエッチング液（poly silicon etchant）が用いられ、前記ポリシリコンエッチング液を用いてシリコン格子結合が切られた前記埋没不純物領域１１８を選択的に除去することができる。また、乾式食刻方法に用いられる反応ガスはＣＦ4：Ｏ２（フロー６０：１５０）が用いられ、前記反応ガスを用いて前記埋没不純物領域を、単結晶シリコン膜材質の前記半導体基板バルク１００ａと第１乃至第３活性領域１０２、１０４、１０６とに比べ選択的に除去することができる。このとき、前記第３活性領域１０６は前記半導体基板バルク１００ａ表面と所定距離以上に離隔されたトンネル１２４を有するように形成される。また、図４ｅに示すように、４面が直角の角部を有するブリッジ形状に表れるが、前記乾式食刻方法または湿式食刻方法を用いた前記埋没不純物領域１１８の等方性食刻を通じて前記第３活性領域１０６が形成される場合、実際に前記角部が区分されない円形または多角形の角部を有するブリッジ形状に形成することができる。このとき、前記第３活性領域１０６の下部の前記埋没不純物領域１１８が除去されることにより、前記第３活性領域１０６と前記半導体基板バルク１００ａとが互いに離隔されるトンネル１２４が形成される。
したがって、本発明の第２実施例による電界効果トランジスタの製造方法は、前記第３活性領域１０６を半導体基板１００の単結晶シリコンで形成して、エピタキシャル成長方法により形成される単結晶シリコンに比べ結晶欠陥発生率を減少または最小化することができるため、素子の信頼性を増大または最大化することができる。
また、前記埋没不純物領域１１８の等方性食刻によりブリッジ形状に形成される前記第３活性領域１０６が前記半導体基板バルク１００ａと所定距離以上に離隔されたトンネル１２４を有するように形成されるため、以後、前記第３活性領域１０６を覆うようにゲート絶縁膜１０８を介して形成されるゲート電極（図３の１１０）にゲート電圧が印加される場合、前記半導体基板バルク１００ａの表面に沿ってチャンネルが形成されることを防止することができる。
以後、前記層間絶縁膜１１２をイオン注入マスクまたはスクリーンとして用いて前記第３活性領域１０６に第１導電性不純物を選択的にイオン注入する。ここで、前記第３活性領域１０６の幅または厚さが約５００Å以上では第１導電性不純物をイオン注入してしきい電圧値を調節し、前記第３活性領域１０６の幅または厚さが５００Å以下ではしきい電圧値が単結晶シリコンの仕事関数のみに依存して一定に固定されるため、第１導電性不純物をイオン注入しない。このとき、前記第１導電性不純物はアクセプター不純物である場合にはボロンまたはＢＦ２が用いられ、ドーナー（donor）不純物である場合にはヒ素または燐が用いられ得る。
図４ｆに示すように、前記層間絶縁膜１１２により露出される第３活性領域１０６の全面にシリコン酸化膜を用いて所定厚さのゲート絶縁膜１０８を形成する。ここで、前記ゲート絶縁膜１０８は前記第３活性領域１０６だけでなく、前記第３活性領域１０６下部の半導体基板バルク１００ａでも同一または類似な厚さを有するように形成される。例えば、前記ゲート絶縁膜１０８は熱酸化工程を通じて前記第３活性領域１０６及び前記第３活性領域１０６下部の前記半導体基板バルク１００ａ表面に前記シリコン酸化膜が約１３０Å以下の厚さを有するように形成される。このとき、前記層間絶縁膜１１２をまず形成し、前記ピン活性領域（図２ｄの１１６）の中心部分をトリミングする場合、前記第３活性領域１０６に隣接する前記第１活性領域１０２及び第２活性領域１０４の側壁にゲート絶縁膜１０８を形成することができる。
図４ｇに示すように、前記ゲート絶縁膜１０８が形成された前記第３活性領域１０６の全面を覆うように所定厚さの導電性物質を形成する。このとき、前記導電性物質は前記第３活性領域１０６及び前記層間絶縁膜１１２の全面を覆うように形成される。次いで、化学機械的研磨方法または乾式食刻方法により前記層間絶縁膜１１２が露出されるように前記導電性物質を平坦に除去してダマシン方法によりゲート電極１１０を形成する。ここで、前記導電性物質は非金属導電性不純物を含むポリシリコン膜またはタングステンシリサイドのような金属膜が用いられる。また、前記導電性物質の形成の際、前記半導体基板バルク１００ａと前記層間絶縁膜１１２とは前記第１及び第２活性領域１０２、１０４に連結された第３活性領域１０６の全面に前記導電性物質が選択的に形成されるようにする枠のような役割をする。即ち、前記ダマシン方法により形成されるゲート電極１１０は、それぞれ前記層間絶縁膜１１２により前記半導体基板１００ａから選択的に露出される前記第３不純物領域１０６の全面に３６０°だけ覆うように非金属導電性不純物を含むポリシリコンまたは金属膜が化学気相蒸着方法により形成され、化学機械的研磨方法または乾式食刻方法により前記層間絶縁膜１１２が露出されるように前記ポリシリコン膜または金属膜が平坦に除去されることにより形成される。したがって、前記層間絶縁膜１１２により前記ピン活性領域１１６と交差するライン形状にゲート電極１１０が形成される。このとき、ポリシリコン膜をゲート電極１１０として用いる場合、前記ポリシリコン膜を化学気相蒸着方法により形成する途中に導電性不純物をドーピングさせ、前記ポリシリコン膜をまず形成した以後、前記非金属導電性不純物をイオン注入してドーピングさせることもできる。
したがって、本発明の第２実施例による電界効果トランジスタの製造方法は、ブリッジ構造の第３活性領域１０６下部のトンネル１２４を充填するゲート電極１１０のパターニングの際、従来の写真食刻方法に代ってダマシン方法を用いてゲート電極１１０を再現性のあるように形成し、前記半導体基板バルク１００ａと前記第１及び第２活性領域１０２、１０４上部または側壁とに形成される層間絶縁膜１１２を用いて前記ゲート電極１１０の幅を用意に調節することにより、前記ゲート電極１１０に印加されるゲート電圧により前記第３活性領域１０６に誘導されるチャンネルの長さを正確に制御することができる。
また、前記第３活性領域１０６の下部を除いた前記半導体基板バルク１００ａと前記ゲート電極１１０の層間絶縁膜１１２とにより絶縁することにより、本発明の第２実施例による電界効果トランジスタは第１実施例による電界効果トランジスタに比べ電気的な特性を向上させることができる。
図４ｈに示すように、前記第１及び第２活性領域１０２、１０４の上部に形成された層間絶縁膜１１２を通常の写真食刻方法により除去して前記第１及び第２活性領域１０２、１０４を露出させ、前記第１及び第２活性領域１０２、１０４に前記第１導電性不純物と反対の第２導電性不純物をイオン注入して第１不純物領域１２０を形成する。例えば、前記第２導電性不純物は約１×１０１２atoms/cm2乃至約１×１０１４atoms/cm2程度の濃度を有するようにイオン注入され、前記第１不純物領域が前記第１及び第２活性領域１０２、１０４で前記第３活性領域１０６と同一または類似な深さに形成されるように約５０KeVエネルギー以下でイオン注入される。もし、前記第１及び第２活性領域１０２、１０４に形成される前記第１不純物領域１２０が前記半導体基板バルクと類似な深さまで過渡に深く形成される場合、前記ゲート電極１１０にゲート電圧が印加されると、前記第３活性領域１０６だけでなく、前記第３活性領域１０６下部の前記半導体基板バルク１００ａの表面にそってチャンネルが形成されることもある。したがって、本発明の第２実施例による電界効果トランジスタの製造方法は、前記第１不純物領域１２０を前記第１及び第２活性領域１０２、１０４に前記第３活性領域１０６と同一または類似な深さまで形成することにより、前記半導体基板バルク１００ａの表面にそって誘導されるチャンネルを防止することができる。また、本発明の第２実施例による電界効果トランジスタの製造方法は、第１不純物領域１２０が導電性不純物でドーピングされた単結晶膜により形成されるため、導電性不純物でドーピングされたポリシリコン膜に比べ電気伝導度を増加させることができる。
以後、前記第１不純物領域１２０の形成された前記第１及び第２活性領域１０２、１０４と隣接する前記ゲート電極１１０の側壁にスペーサーを形成し、前記ゲート電極１１０及びスペーサーをイオン注入マスクまたはスクリーンにして用いて前記第１及び第２活性領域に前記第２導電性不純物を約１×１０１６atoms/cm2乃至約１×１０１７atoms/cm2程度の濃度にイオン注入して、前記第１不純物領域１２０よりも浅い深さに第２不純物領域を形成する。以後、第２不純物領域の形成された前記第１及び第２活性領域と前記半導体基板の全面に別の層間絶縁膜を形成し、前記第２不純物領域上部の層間絶縁膜を除去してコンタクトホールを形成する。
上述のように、本発明の第１及び第２実施例による電界効果トランジスタ及びその製造方法は、前記第１及び第２活性領域１０２、１０４に形成される前記第１不純物領域１２０が前記第３活性領域１０６と類似な深さで半導体基板バルク１００ａと類似な深さまで過度に深く形成されるか、前記ゲート電極１１０にゲート電圧が高くなる場合、前記第３活性領域１０６下部の半導体基板バルクの表面にそってチャンネルが形成されることもある。したがって、前記第３活性領域１０６下部の半導体基板バルク１００ａの表面にそってチャンネルが形成されることを防止するため、本発明の第３実施例による電界効果トランジスタ及びその製造方法を説明する。
図５は本発明の第３実施例による電界効果トランジスタの構造を概略的に示した斜視図である。
図５に示すように、本発明の第３実施例による電界効果トランジスタは、SOI型シリコン基板の基板絶縁膜１２２上に互いに離隔されたままに第１及び第２活性領域１０２、１０４が形成される。このとき、前記SOI型シリコン基板２００はシリコン酸化膜のような前記基板絶縁膜１２２を介して一般のシリコン基板１００と所定厚さを有する単結晶シリコン膜または単結晶シリコンフィルムが互いに結合される。前記SOI型シリコン基板２００を用いる場合、素子を電気的に完全に分離させることができるため、高集積化に従い隣接素子が互いに影響を与えることを防止することができる。さらに、SOI型シリコン基板２００を用いる場合、接合方式の素子領域分離方式に比べ耐圧が高く、高い放射線環境で接合部電流発生による問題を減らし得るとの長所もある。例えば、前記SOI型シリコン基板２００の単結晶シリコン膜または単結晶シリコンフィルムの厚さは約５００Å乃至約５０００Å以下の厚さを有する。したがって、本発明の第３実施例による電界効果トランジスタは前記第１及び第２活性領域１０２、１０４がSOI型シリコン基板２００の単結晶シリコン膜１００ｂまたは単結晶シリコンフィルムを用いて前記基板絶縁膜１２２上に突出されるように形成される。このとき、前記第１及び第２活性領域１０２、１０４はそれぞれソース領域及びドレイン領域からなる。ここで、前記SOI型シリコン基板２００は基板絶縁膜１２２下部の一般のシリコン基板１００に表示される。
また、前記基板絶縁膜１２２の表面上部とは垂直に離隔されたままに前記第１及び第２活性領域１０２、１０４に連結されたブリッジ形状の第３活性領域１０６が形成される。ここで、第３活性領域１０６は前記基板絶縁膜１２２から所定高さの前記単結晶シリコン膜または単結晶シリコンフィルムが選択的に除去されて貫通し、前記第１及び第２活性領域１０２、１０４により支持される前記ブリッジ形状に形成される。また、前記第３活性領域１０６はトリミングされて前記第１及び第２活性領域１０２、１０４の幅に比べ小さい幅を有するように形成される。したがって、前記基板絶縁膜１２２上に形成される前記第１及び第２活性領域１０２、１０４と、前記第１及び第２活性領域１０２、１０４に連結される第３活性領域１０６とは全て単結晶シリコン膜または単結晶シリコンフィルムから構成される。また、前記第１及び第２活性領域１０２、１０４に非金属の第１導電性不純物がドーピングされて第１不純物領域が形成される場合、前記第３活性領域１０６は前記第１導電性不純物と反対の第２導電性不純物でドーピングされてチャンネル不純物領域が形成される。このとき、前記第３活性領域１０６の幅または厚さが５００Å以上では前記第２導電性不純物をチャンネル不純物として前記第３活性領域１０６にイオン注入してしきい電圧値を調節することができるが、前記第３活性領域１０６の幅または厚さが５００Å以下ではしきい電圧値調節のための第２不純物イオン注入効果がほとんどなくて一定したしきい電圧に固定される現象があるため、しきい電圧値は前記単結晶シリコン膜の仕事関数により決定され得る。
そして、前記第１及び第２活性領域１０２、１０４に連結される前記第３活性領域１０６の全面に所定厚さのゲート絶縁膜１０８が形成され、前記第３活性領域１０６がチャンネルとして機能を行うように前記ゲート絶縁膜１０８の形成された前記第３活性領域１０６の全面を覆うゲート電極１１０が形成される。ここで、前記ゲート絶縁膜１０８はシリコン酸化膜からなり、前記ゲート電極１１０は前記非金属第１または第２導電性不純物でドーピングされたポリシリコン膜または金属膜からなる。
また、前記ゲート電極１１０は通常のフォト工程でなく前記第３活性領域１０６に隣接する前記第１及び第２活性領域の側壁と、前記第１及び第２活性領域１０２、１０４の上部及び側壁を覆い、一定な形状にパターニングされた層間絶縁膜１１２と、前記層間絶縁膜１１２から露出した前記基板絶縁膜１２２とによりダマシン方法により前記第３活性領域１０６を覆うように形成される。このとき、前記層間絶縁膜１１２は前記基板絶縁膜１２２及び前記ゲート絶縁膜１０８と同一または類似な成分比のシリコン酸化膜からなる。
一方、前記第１活性領域１０２または第２活性領域１０４の前記ソース領域に所定の電圧が印加され、前記ゲート電極１１０にゲート電圧が印加される場合、前記ゲート電極１１０に覆われた前記第３活性領域１０６にチャンネルが形成される。このとき、前記ゲート電極１１０は前記基板絶縁膜１２２により前記シリコン基板１００から電気的に絶縁される。
したがって、本発明による第３実施例の電界効果トランジスタは、ゲート電極１１０が前記基板絶縁膜１２２によりシリコン基板１００から完全に独立されて絶縁されるため、前記第１乃至第２実施例よりも電気的な特性が向上され得る。
また、半導体基板バルク１００ａから突出される第１及び第２活性領域１０２、１０４と前記第１及び第２活性領域１０２、１０４に連結されてブリッジ形状に形成される第３活性領域１０６とをＳＯＩ型シリコン基板２００の単結晶シリコン膜または単結晶シリコンフィルムで構成して、従来のエピタキシャル成長方法により成長された単結晶シリコン膜に比べ結晶欠陥を減少または最小化させることにより、電気的な特性を向上させて素子の信頼性を増大または最大化することができる。
以下、このように構成された本発明の第３実施例による電界効果トランジスタの製造方法を説明する。
図６ａ乃至図６ｈは図５のトランジスタを製造する順序を示すために図６のラインＶ-Ｖ′、ＶＩ-ＶＩ′にそって取った工程断面図である。
図６ａに示すように、SOI型シリコン基板２００上に所定厚さのハードマスク膜１１４を形成し、通常の写真食刻工程を用いて前記ハードマスク膜１１４をパターニングする。ここで、前記SOI型シリコン基板２００は単結晶シリコン材質の通常のシリコン基板１００と、前記シリコン基板１１２上に所定の厚さを有して形成された基板絶縁膜１２２と、単結晶シリコン膜１００ｂまたは単結晶シリコンフィルムと、からなる。また、前記ハードマスク膜１１４はシリコン窒化膜またはシリコン酸化膜からなり、前記ハードマスク膜１１４が前記シリコン酸窒化膜からなった場合、前記シリコン酸窒化膜上に反射防止膜を形成した後に前記写真食刻工程によりパターニングされる。図示していないが、前記SOI型シリコン基板２００と前記ハードマスク膜１１４との間にシリコン酸化膜を用いて所定厚さを有する食刻停止膜をさらに形成し、前記ハードマスク膜１１４の除去のときにプロファイルを向上させることができる。例えば、ハードマスク膜１１４は約１０００Å以下の厚さを有するように形成され、前記シリコン酸化膜は約５００Å以下の厚さを有するように形成される。このとき、前記写真食刻工程のときに前記ハードマスク膜１１４上に形成されるフォトレジストの露光過程において難反射を防止するため、前記ハードマスク膜１１４上に所定厚さの反射防止膜をさらに形成することもできる。また、前記写真食刻工程は乾式食刻方法を用いて前記ハードマスク膜１１４をパターニングすることができるが、前記乾式食刻方法に用いられる反応ガスは前記食刻停止膜または前記半導体基板の単結晶シリコンに比べ前記ハードマスク膜１１４の食刻率が選択的に優秀な反応ガスが用いられる。
図６ｂに示すように、前記ハードマスク膜（図６ａの１１４）を食刻マスクとして用いて前記SOI型シリコン基板２００の前記単結晶シリコン膜または単結晶シリコンフィルムを食刻して、ハードマスク膜の下部で前記基板絶縁膜１２２の表面上部から所定高さを有するフィン活性領域１１６を形成し、前記ハードマスク膜１１４を除去する。ここで、前記単結晶シリコン膜１００ｂの食刻は乾式食刻方法により単結晶シリコン膜１００ｂに対する食刻特性が優秀な反応ガスを用いてなされる。このとき、前記フィン活性領域１１６は前記基板絶縁膜１２２の表面上部から約５００Å乃至約５０００Å程度以下の高さを有するように形成される。
以後、通常の写真食刻方法により前記フィン活性領域１１６中心部分の上部に形成された前記ハードマスク膜１１４の線幅を減らし、前記ハードマスク膜１１４を食刻マスクとして用いて前記フィン活性領域１１６の中心部分をトリミングして減らし、前記ハードマスク膜１１６を除去する。
図６ｃに示すように、前記フィン活性領域１１６の形成された基板絶縁膜１２２にシリコン酸化膜を用いて化学気相蒸着方法により所定厚さの層間絶縁膜（ILD）１１２を形成し、前記層間絶縁膜１１２を化学機械的研磨方法により平坦化し、通常の写真食刻方法を用いてゲート領域Ｇの前記フィン活性領域１１６が露出され、前記SOI型シリコン基板２００のシリコン基板が露出されない範囲で前記層間絶縁膜１１２を乾式食刻方法により除去する。このとき、前記層間絶縁膜１１２の除去の際に時間食刻方法を用いて所定厚さの前記層間絶縁膜１１２を除去することができる。例えば、前記層間絶縁膜１１２は約３０００Å乃至約５０００Å程度の厚さを有するように形成する。そして、前記ゲート領域Ｇの前記フィン活性領域１１６を露出させる前記写真食刻方法は、前記層間絶縁膜１１２が形成された半導体基板１００の全面にフォトレジストを塗布する工程と、ソース領域Ｓ及びドレイン領域Ｄの前記フィン活性領域１１６の両側端部上に前記フォトレジストが選択的に残されるようにフォトレジストをパターニングする工程と、前記フォトレジストを食刻マスクまたはスクリーンとして用いて乾式食刻方法により前記ゲート領域Ｇの前記フィン活性領域１１６が露出され、且つ前記シリコン基板１００が露出されないように所定厚さの前記層間絶縁膜１１２を除去する工程と、からなる。このとき、前記ソース領域Ｓ及びドレイン領域Ｄの前記フィン活性領域１１６に残される前記層間絶縁膜１１２は後でゲート電極（図６の１１０）の形成のときにダマシン方法によりゲート電極１１０を形成するために用いられる。図示していないが、前記フィン活性領域１１６の中心部分がトリミングされず、前記ハードマスク膜（図２ｂの１１４）が除去されない場合、前記層間絶縁膜１１２により露出された前記フィン活性領域１１６の中心部分をトリミングして、前記フィン活性領域１１６の中心部分の線幅が前記フィン活性領域１１６の両端の線幅よりも減少するようにすることもできる。その後、前記層間絶縁膜１１２により露出されたハードマスク膜１１４を除去することもできる。
図６ｄに示すように、前記ソース領域Ｓ及びドレイン領域Ｄの前記フィン活性領域１１６上部及び側壁に形成された層間絶縁膜１１２をイオン注入マスクまたはスクリーンとして用いて前記ゲート領域Ｇの前記フィン活性領域１１６に不純物を選択的にイオン注入して埋没不純物領域１１８を形成する。ここで、前記不純物はボロン、ＢＦ2、燐のような非金属導電性不純物または原子質量が低いＨ、Ｈｅのような低質量元素のうちいずれか一つが用いられる。このとき、単結晶シリコン膜または単結晶シリコンフィルムからなった前記フィン活性領域１１６に所定の投射範囲でイオン注入された不純物は一定深さでシリコン格子の結合を切る役割をする。例えば、前記ボロンはイオン注入のときに約１×１０１６atoms/cm2乃至約１×１０１８atoms/cm2程度の濃度を有し、約３０KeV乃至約４０KeV程度のエネルギーでイオン注入する場合、前記フィン活性領域１１６の上部表面から約１０００Å乃至約１２００Å程度の深さに前記埋没不純物領域１１８が形成されるように前記ボロンがイオン注入される。また、投射範囲を調節して前記フィン活性領域１１６の表面から所定深さで前記半導体基板バルク１００ａの表面と同一または類似な深さまで前記埋没不純物領域１１８を形成することができる。
図６ｅに示すように、前記埋没不純物領域（図６の１１８）を選択的に等方性食刻して前記基板絶縁膜１２２と垂直に離隔され、前記ソース領域Ｓ及びドレイン領域Ｄの前記フィン活性領域１１６の第１活性領域１０２及び第２活性領域１０４により支持されるブリッジ形状の第３活性領域１０６を形成する。ここで、前記埋没不純物領域１１８の等方性食刻は湿式食刻方法または乾式食刻方法を用いることができる。まず、湿式食刻方法に用いられる食刻溶液はＨＦ（４９％）：ＨＮＯ３（３０％）：ＣＨ３ＣＯＯＨ（１００％）（体積１：３：８）のポリシリコン食刻液であり、前記ポリシリコン食刻液を用いてシリコン格子結合が切られた前記埋没不純物領域１１８を選択的に除去することができる。また、乾式食刻方法に用いられる反応ガスはＣＦ４：Ｏ２（フロー６０：１５０sccm）が用いられ、前記反応ガスを用いて前記埋没不純物領域を、単結晶シリコン膜または単結晶シリコンフィルムからなった第１乃至第３活性領域１０２、１０４、１０６に比べ選択的に除去することができる。また、前記第３活性領域１０６は図６ｅにおいて４面が直角の角部を有するブリッジ形状に表されるが、前記乾式食刻方法または湿式食刻方法を用いて形成される場合、実際に前記角部が区分されない円形または多角形の角部を有するブリッジ形状に形成することができる。このとき、前記第３活性領域１０６の下部の前記埋没不純物領域１１８が除去されることにより、前記第３活性領域１０６と前記半導体基板バルク１００ａとが互いに離隔されるトンネル１２４が形成される。
従って、本発明の第３実施例による製造方法は、前記第３活性領域１０６をSOI型シリコン基板２００の単結晶シリコン膜または単結晶シリコンフィルムで形成することにより、エピタキシャル成長方法により形成される単結晶シリコン膜に比べ結晶欠陥発生を減らして素子の信頼性を増大または最大化することができる。
以後、前記層間絶縁膜１１２をイオン注入マスクまたはスクリーンとして用いて前記第３活性領域１０６に第１導電性不純物を選択的にイオン注入してチャンネル不純物領域を形成する。ここで、前記第３活性領域１０６の幅または厚さが約５００Å以上では第１導電性不純物をイオン注入してしきい電圧値を調節し、前記第３活性領域１０６の幅または厚さが５００Å以下ではしきい電圧値が単結晶シリコンの仕事関数のみに依存して一定に固定されるため、第１導電性不純物をイオン注入しない。このとき、前記第１導電性不純物はアクセプター（accepter）不純物である場合にボロンまたはＢＦ２が用いられ、ドーナー不純物の場合にヒ素または燐が用いられる。
図６ｆに示すように、前記層間絶縁膜１１２により露出される第３活性領域１０６の全面にシリコン酸化膜を用いて所定厚さのゲート絶縁膜１０８を形成する。ここで、前記ゲート絶縁膜１０８は前記第３活性領域１０６だけでなく、前記第３活性領域１０６に隣接する前記第１及び第２活性領域１０２、１０４の側壁でも同一または類似な厚さを有するように形成される。例えば、前記ゲート絶縁膜１０８は熱酸化工程を通して前記第３活性領域１０６及び前記第３活性領域１０６の下部の前記半導体基板バルク１００ａの表面に前記シリコン酸化膜が約１３０Å以下の厚さを有するように形成される。このとき、前記層間絶縁膜１１２を先に形成し、前記フィン活性領域（図２ｄの１１６）の中心部分をトリミングした場合、前記第３活性領域１０６に隣接する前記第１活性領域１０２及び第２活性領域１０４の側壁にゲート絶縁膜１０８が形成され得る。
図６ｇに示すように、前記ゲート絶縁膜１０８が形成された前記第３活性領域１０６の全面を覆うように所定厚さの導電性物質を形成する。このとき、前記導電性物質は前記第３活性領域１０６、前記基板絶縁膜１２２、及び前記層間絶縁膜１１２の全面を覆うように形成される。次いで、化学機械的研磨方法または乾式食刻方法により前記層間絶縁膜１１２が露出されるように前記導電性物質を平坦に除去してダマシン方法によりゲート電極１１０を形成する。ここで、前記導電性物質は非金属の導電性不純物を含むポリシリコン膜またはタングステンシリサイドのような金属膜が用いられ、低温化学気相蒸着方法を用いて形成することができる。また、前記導電性物質の形成のとき、前記基板絶縁膜１２２、前記層間絶縁膜１１２、及び前記層間絶縁膜１１２により露出される前記第１及び第２活性領域１０２、１０４は、前記第１及び第２活性領域１０２、１０４に連結された第３活性領域１０６の全面に前記導電性物質が選択的に形成されるようにする枠（mold）のような役割をする。即ち、前記ダマシン方法により形成されるゲート電極１１０は前記層間絶縁膜１１２により前記基板絶縁膜１２２と、前記第１及び第２活性領域１０２、１０４で選択的に露出される前記第３不純物領域１０６の全面を覆うように非金属の導電性不純物を含んだポリシリコンまたは金属膜が化学気相蒸着方法により形成され、化学機械的研磨方法または乾式食刻方法により前記層間絶縁膜１１２が露出されるように前記ポリシリコン膜または金属膜が平坦に除去されることにより形成される。従って、前記層間絶縁膜１１２により前記フィン活性領域１１６と交差するライン形状にゲート電極１１０が形成される。このとき、ポリシリコン膜をゲート電極１１０として用いる場合、前記ポリシリコン膜を化学気象蒸着方法により形成する途中に導電性不純物をドーピングさせるか、または、前記ポリシリコン膜を先に形成した以後、前記非金属導電性不純物をイオン注入してドーピングさせることもできる。
したがって、本発明の第３実施例による電界効果トランジスタの製造方法は、ブリッジ構造の第３活性領域１０６下部のトンネル１２４を充填するゲート電極１１０のパターニングの際、従来の写真食刻方法により除去することの代わりに、ダマシン方法を用いてゲート電極１１０を再現性のあるように形成し、前記第１及び第２活性領域１０２、１０４上部または側壁に形成される層間絶縁膜１１２を用いて前記ゲート電極１１０の幅を容易に調節することにより、前記ゲート電極１１０に印加されるゲート電圧により前記第３活性領域１０６に誘導されるチャンネルの長さを正確に制御することができる。
また、前記第１及び第２活性領域１０２、１０４に連結される前記第３活性領域１０６の全面を覆うゲート電極１１０が前記基板絶縁膜１２２により前記第３活性領域１０６下部の前記シリコン基板１００と電気的に絶縁される。
図６ｈに示すように、前記第１及び第２活性領域１０２、１０４の上部に形成された層間絶縁膜１１２を通常の写真食刻方法により除去して前記第１及び第２活性領域１０２、１０４を露出させ、前記第１及び第２活性領域１０２、１０４に前記第１導電性不純物と反対の第２導電性不純物をイオン注入して第１不純物領域１２０を形成する。例えば、前記第２導電性不純物は約１×１０１２atoms/cm2乃至１×１０１４atoms/cm2程度の濃度を有し、約５０KeV以下のエネルギーで前記第１及び第２活性領域１０２、１０４に前記第１不純物領域１２０が形成されるようにイオン注入される。
したがって、本発明の第３実施例による電界効果トランジスタの製造方法は、前記第３活性領域１０６を覆うゲート電極１１０が基板絶縁膜１２２により前記シリコン基板１００から絶縁されて形成されることにより、素子の電気的な特性を向上させることができる。また、本発明の第３実施例による電界効果トランジスタの製造方法は、前記第１及び第２活性領域１０６に形成された第１不純物領域１２０が導電性不純物でドーピングされた単結晶シリコン膜で形成されることにより、導電性不純物でドーピングされたポリシリコン膜に比べ電気伝導度が増加され得る。
以後、前記第１不純物領域１２０が形成された前記第１及び第２活性領域１０２、１０４と隣接する前記ゲート電極１１０の側壁にスペーサーを形成し、前記ゲート電極１１０及びスペーサーをイオン注入マスクまたはスクリーンとして用いて前記第１及び第２活性領域に前記第２導電型不純物を約１×１０１６atoms/cm2乃至１×１０１７atoms/cm2程度の濃度にイオン注入して、前記第１不純物領域１２０よりも小さい深さに第２不純物領域を形成する。以後、第２不純物領域が形成された前記第１及び第２活性領域と前記半導体基板の全面に別の層間絶縁膜を形成し、前記第２不純物領域の上部の層間絶縁膜を除去してコンタクトホールを形成する。
上述のように、本発明の第３実施例による電界効果トランジスタ及びその製造方法は、SOI型シリコン基板２００を用いてゲート電極１１０がシリコン基板１００の表面と絶縁されるようにして、前記ゲート電極１１０にゲート電圧が印加されても前記シリコン基板１００の表面にそってチャンネルが形成されることを防止することにより、前記第１乃至第２実施例よりも一層電気的な特性を向上させることができる。
つまり、本発明の第１乃至第３実施例による電界効果トランジスタ及びその製造方法は、単結晶シリコン材質のシリコン基板１００をチャンネル形成領域に形成し、前記チャンネル形成領域を覆うゲート電極１１０をダマシン方法により形成し、前記ゲート電極１１０の両側のソース領域Ｓ及びドレイン領域Ｄを前記シリコン基板１００にして形成することにより、従来の電界効果トランジスタに比べ素子の信頼性を改善し、電気的特性を向上させることができる。
また、上述の実施例の説明は、本発明の徹底した理解を提供するために図面を参照して例上げたものに過ぎないため、本発明を限定する意味に解釈してはいけない。また、本発明の技術分野で通常の知識を有したものに本発明の基本的原理をはずれない範囲内で多様な変化と変更ができるのは勿論のことである。
本発明の第１実施例による電界効果トランジスタを概略的に示した斜視図である。 図１のトランジスタを製造する順序を示すために図１のライン（Ｉ−Ｉ′、ＩＩ−ＩＩ′）にそって取った工程断面図である。 図１のトランジスタを製造する順序を示すために図１のライン（Ｉ−Ｉ′、ＩＩ−ＩＩ′）にそって取った工程断面図である。 図１のトランジスタを製造する順序を示すために図１のライン（Ｉ−Ｉ′、ＩＩ−ＩＩ′）にそって取った工程断面図である。 図１のトランジスタを製造する順序を示すために図１のライン（Ｉ−Ｉ′、ＩＩ−ＩＩ′）にそって取った工程断面図である。 図１のトランジスタを製造する順序を示すために図１のライン（Ｉ−Ｉ′、ＩＩ−ＩＩ′）にそって取った工程断面図である。 図１のトランジスタを製造する順序を示すために図１のライン（Ｉ−Ｉ′、ＩＩ−ＩＩ′）にそって取った工程断面図である。 図１のトランジスタを製造する順序を示すために図１のライン（Ｉ−Ｉ′、ＩＩ−ＩＩ′）にそって取った工程断面図である。 図１のトランジスタを製造する順序を示すために図１のライン（Ｉ−Ｉ′、ＩＩ−ＩＩ′）にそって取った工程断面図である。 本発明の第２実施例による電界効果トランジスタの構造を概略的に示した斜視図である。 図３のトランジスタを製造する順序を示すために図３のライン（ＩＩＩ−ＩＩＩ′、ＩＶ−ＩＶ′）にそって取った工程断面図である。 図３のトランジスタを製造する順序を示すために図３のライン（ＩＩＩ−ＩＩＩ′、ＩＶ−ＩＶ′）にそって取った工程断面図である。 図３のトランジスタを製造する順序を示すために図３のライン（ＩＩＩ−ＩＩＩ′、ＩＶ−ＩＶ′）にそって取った工程断面図である。 図３のトランジスタを製造する順序を示すために図３のライン（ＩＩＩ−ＩＩＩ′、ＩＶ−ＩＶ′）にそって取った工程断面図である。 図３のトランジスタを製造する順序を示すために図３のライン（ＩＩＩ−ＩＩＩ′、ＩＶ−ＩＶ′）にそって取った工程断面図である。 図３のトランジスタを製造する順序を示すために図３のライン（ＩＩＩ−ＩＩＩ′、ＩＶ−ＩＶ′）にそって取った工程断面図である。 図３のトランジスタを製造する順序を示すために図３のライン（ＩＩＩ−ＩＩＩ′、ＩＶ−ＩＶ′）にそって取った工程断面図である。 図３のトランジスタを製造する順序を示すために図３のライン（ＩＩＩ−ＩＩＩ′、ＩＶ−ＩＶ′）にそって取った工程断面図である。 本発明の第３実施例による電界効果トランジスタの構造を概略的に示した斜視図である。 図５のトランジスタを製造する順序を示すために図５のライン（Ｖ−Ｖ′、ＶＩ−ＶＩ′）にそって取った工程断面図である。 図５のトランジスタを製造する順序を示すために図５のライン（Ｖ−Ｖ′、ＶＩ−ＶＩ′）にそって取った工程断面図である。 図５のトランジスタを製造する順序を示すために図５のライン（Ｖ−Ｖ′、ＶＩ−ＶＩ′）にそって取った工程断面図である。 図５のトランジスタを製造する順序を示すために図５のライン（Ｖ−Ｖ′、ＶＩ−ＶＩ′）にそって取った工程断面図である。 図５のトランジスタを製造する順序を示すために図５のライン（Ｖ−Ｖ′、ＶＩ−ＶＩ′）にそって取った工程断面図である。 図５のトランジスタを製造する順序を示すために図５のライン（Ｖ−Ｖ′、ＶＩ−ＶＩ′）にそって取った工程断面図である。 図５のトランジスタを製造する順序を示すために図５のライン（Ｖ−Ｖ′、ＶＩ−ＶＩ′）にそって取った工程断面図である。 図５のトランジスタを製造する順序を示すために図５のライン（Ｖ−Ｖ′、ＶＩ−ＶＩ′）にそって取った工程断面図である。 従来の技術による電界効果トランジスタの構造を示した斜視図である。
符号の説明
１００ 半導体基板
１００ａ 半導体基板バルク
１００ｂ 単結晶シリコン膜
２００ SOI型シリコン基板
１０２ 第１活性領域
１０４ 第２活性領域
１０６ 第３活性領域
１０８ ゲート絶縁膜
１１０ ゲート電極
１１２ 層間絶縁膜
１１４ ハードマスク膜
１１６ フィン活性領域
１１８ 埋没不純物領域
１２０ 第１不純物領域
１２２ 基板絶縁膜
１２４ トンネル

Claims (32)

  1. 電界効果トランジスタの製造方法において、
    半導体基板の大抵の上層の一部に、互いに離隔され、前記半導体基板の上層を支持する下層の表面上部から突出した第１及び第２活性領域を形成する段階と、
    前記下層の表面上部と垂直に離隔され、前記第１及び第２活性領域の間を連結するブリッジ形状の第３活性領域を形成する段階と、
    前記第３活性領域を覆うゲート絶縁膜を形成した後、前記第３活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜に形成する段階と、
    を含むことを特徴とする電解効果トランジスタの製造方法。
  2. 前記第１及び第２活性領域を形成する段階と前記第３活性領域を形成する段階とは、
    前記半導体基板の下層から突出するフィン活性領域を形成する段階と、
    前記フィン活性領域の両端の前記第１及び第２活性領域の上部に層間絶縁膜を形成する段階と、
    前記層間絶縁膜をイオン注入マスクとして用いて前記フィン活性領域の中心部分に不純物をイオン注入して埋没不純物領域を形成する段階と、
    前記埋没不純物領域を選択的に除去して前記第１及び第２活性領域にブリッジ形状に連結される第３不純物領域を形成する段階と、
    を含むことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
  3. 前記フィン活性領域を形成する段階は、
    前記半導体基板上にハードマスク膜を形成する段階と、
    前記ハードマスク膜を食刻マスクとして用いて前記半導体基板の下層が露出されるように前記半導体基板の上層を除去して前記フィン活性領域を形成する段階と、
    を含むことを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
  4. 前記ハードマスク膜はシリコン窒化膜を用いることを特徴とする請求項３に記載の電界効果トランジスタの製造方法。
  5. 前記第１及び第２活性領域の間の前記フィン活性領域の線幅が前記第１及び第２活性領域の線幅よりも小さくなるように前記層間絶縁膜により露出される前記フィン活性領域の中心部分をトリミングする段階をさらに含むことを特徴とする請求項３に記載の電界効果トランジスタの製造方法。
  6. 前記ハードマスク膜を除去する段階をさらに含むことを特徴とする請求項３に記載の電界効果トランジスタの製造方法。
  7. 前記層間絶縁膜を形成する段階は、
    前記フィン活性領域が形成された前記半導体基板の全面に層間絶縁膜を形成する段階と、
    前記ゲート電極の形成される前記フィン活性領域が露出されるように写真食刻方法を用いて前記層間絶縁膜を選択的に除去する段階と、
    を含むことを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
  8. 前記層間絶縁膜はシリコン酸化膜を用いて形成することを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
  9. 前記シリコン酸化膜は低温化学気相蒸着方法により形成することを特徴とする請求項８に記載の電界効果トランジスタの製造方法。
  10. 前記半導体基板の全面に形成された層間絶縁膜を化学的機械的研磨方法を用いて平坦化する段階をさらに含むことを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
  11. 前記不純物はボロン、ＢＦ2、燐、Ｈ、Ｈｅのうち少なくともいずれか一つからなることを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
  12. 前記埋没不純物領域は不純物としてボロンを用いて形成する場合に約３０KeV乃至約４０KeVほどのエネルギーでイオン注入して形成することを特徴とする請求項１１に記載の電界効果トランジスタの製造方法。
  13. 前記埋没不純物領域は前記フィン活性領域の表面所定深さから前記半導体基板の下層と同一または類似の深さまで形成することを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
  14. 前記埋没不純物領域は前記不純物を約１×１０１６atoms/cm2乃至約１×１０１８atoms/cm2ほどの濃度を有するようにイオン注入して形成することを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
  15. 前記埋没不純物領域は湿式食刻方法または乾式食刻方法により除去することを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
  16. 前記埋没不純物領域はＨＦ（４９％）：ＨＮＯ３（３０％）：ＣＨ３ＣＯＯＨ（１００％）（体積１：３：８）のポリシリコン食刻液を用いて前記湿式食刻方法により除去することを特徴とする請求項１５に記載の電界効果トランジスタの製造方法。
  17. 前記埋没不純物領域はＣＦ４：Ｏ２（フロー６０：１５０sccm）の反応ガスを用いて前記乾式食刻方法により除去することを特徴とする請求項１５に記載の電界効果トランジスタの製造方法。
  18. 前記ゲート絶縁膜はシリコン酸化膜を用いて形成することを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
  19. 前記ゲート絶縁膜は約１３０Å以下の厚さを有するように形成することを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
  20. 前記ゲート電極は前記半導体基板の下層及び前記層間絶縁膜を所定形状の枠にして用いるダマシン方法を用いて形成することを特徴とする請求項１または２に記載の電界効果トランジスタの製造方法。
  21. 前記ゲート電極は非金属導電性不純物でドーピングされたポリシリコン膜またはタングステンシリサイドのうち少なくともいずれか一つを含んで形成することを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
  22. 前記ゲート電極をイオン注入マスクとして用いて前記第１及び第２活性領域に不純物をイオン注入して第１不純物領域を形成する段階をさらに含むことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
  23. 前記第１不純物領域は前記第３活性領域と同一または類似の深さの前記第１及び第２活性領域に形成することを特徴とする請求項２２に記載の電界効果トランジスタの製造方法。
  24. 電界効果トランジスタの製造方法において、
    半導体基板の大抵の上層の一部に、互いに離隔され、前記半導体基板の上層を支持する下層の表面上部から突出したフィン活性領域を形成する段階と、
    前記フィン活性領域の中心部分を選択的に露出させるために前記フィン活性領域の両端の第１及び第２活性領域に層間絶縁膜を形成する段階と、
    前記層間絶縁膜をイオン注入マスクとして不純物をイオン注入して前記フィン活性領域の中心部分で前記フィン活性領域の高さと同一または類似の深さに埋没不純物領域を形成する段階と、
    前記埋没不純物領域を選択的に除去して、前記第１及び第２活性領域に連結され、前記半導体基板の下層から垂直的に離隔されるブリッジ形状の第３活性領域を形成する段階と、
    前記第３活性領域を覆うゲート絶縁膜を形成した後、前記第３活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜に形成する段階と、
    前記第１及び第２活性領域上の層間絶縁膜を除去し、前記ゲート電極をイオン注入マスクとしてもちいて前記第１及び第２活性領域に導電性不純物をイオン注入して第１不純物領域を形成する段階と、
    を含むことを特徴とする電界効果トランジスタの製造方法。
  25. 電界効果トランジスタの製造方法において、
    絶縁膜上に互いに離隔される第１及び第２活性領域を形成する段階と、
    前記絶縁膜の表面上部と垂直に離隔されたままに前記第１及び第２活性領域の間に連結されたブリッジ形状の第３活性領域を形成する段階と、
    前記第３活性領域を覆うゲート絶縁膜を形成し、前記第３活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜上に形成する段階と、
    を含むことを特徴とする電解効果トランジスタの製造方法。
  26. 前記絶縁膜はSOI型シリコン基板の基板絶縁膜を用いることを特徴とする請求項２５に記載の電界効果トランジスタの製造方法。
  27. 電界効果トランジスタの製造方法において、
    SOI型シリコン基板の基板絶縁膜上にフィン活性領域を形成する段階と、
    前記フィン活性領域の中心部分を選択的に露出させるために前記フィン活性領域の両端の第１及び第２活性領域に層間絶縁膜を形成する段階と、
    前記層間絶縁膜をイオン注入マスクとして用いて不純物をイオン注入し、前記フィン活性領域の中心部分で前記フィン活性領域の高さと同一または類似の深さに埋没不純物領域を形成する段階と、
    前記埋没不純物領域を選択的に除去して、前記第１及び第２活性領域に連結され、前記基板絶縁膜から垂直的に離隔されるブリッジ形状の第３活性領域を形成する段階と、
    前記第３活性領域を覆うゲート絶縁膜を形成した後、前記第３活性領域がチャンネルとして機能するようにするゲート電極を前記ゲート絶縁膜に形成する段階と、
    前記第１及び第２活性領域上の層間絶縁膜を除去し、前記ゲート電極をイオン注入してマスクとして用いて前記第１及び第２活性領域に導電性不純物をイオン注入して第１不純物領域を形成する段階と、
    を含むことを特徴とする電界効果トランジスタの製造方法。
  28. 電界効果トランジスタの構造において、
    半導体基板の大抵の上層の一部に形成され、互いに離隔されたままに前記半導体基板の上層を支持する下層の表面上部から突出した第１及び第２活性領域と、
    前記下層の表面上部と垂直に離隔されたままに前記第１及び第２活性領域の間に連結されたブリッジ形状の第３活性領域と、
    前記第３活性領域を覆うゲート絶縁膜を介して形成され、前記第３活性領域がチャンネルとして機能するようにするゲート電極と、
    を含むことを特徴とする電界効果トランジスタの構造。
  29. 前記第１及び第２活性領域に導電性不純物をイオン注入して形成された第１不純物領域をさらに含むことを特徴とする請求項２８に記載の電界効果トランジスタの構造。
  30. 前記第１不純物領域は前記第１及び第２活性領域の上部から前記第３活性領域と同一または類似の深さまで形成されることを特徴とする請求項２９に記載の電界効果トランジスタの構造。
  31. 電界効果トランジスタの構造において、
    半導体基板のバルクから突出されるソース/ドレイン領域により支持され、前記半導体基板のバルクから離隔されるブリッジ形状のチャンネル領域と、
    前記チャンネル領域が露出される全面にゲート絶縁膜を介して形成されたゲート電極と、
    を含むことを特徴とする電界効果トランジスタの構造。
  32. 電界効果トランジスタの構造において、
    絶縁膜上に互いに離隔されるように形成された第１及び第２活性領域と、
    前記絶縁膜の表面上部と垂直に離隔されたまま前記第１及び第２活性領域の間に連結されたブリッジ形状の第３活性領域と、
    前記第３活性領域を覆うゲート絶縁膜を介して形成され、前記第３活性領域がチャンネルとして機能するようにするゲート電極と、
    を含むことを特徴とする電界効果トランジスタの構造。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707208B1 (ko) * 2005-12-24 2007-04-13 삼성전자주식회사 Ｇａａ 구조의 핀-펫 및 그 제조 방법
JP2007220809A (ja) * 2006-02-15 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
JP2007273950A (ja) * 2006-03-31 2007-10-18 Hynix Semiconductor Inc チャンネル面積を増大させた半導体素子及びその製造方法
JP2008141177A (ja) * 2006-11-30 2008-06-19 Internatl Business Mach Corp <Ibm> 異なる垂直寸法のフィンを有するトリプル・ゲート・フィンｆｅｔおよびダブル・ゲート・フィンｆｅｔ
JP2008172082A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2009152587A (ja) * 2007-12-21 2009-07-09 Hynix Semiconductor Inc 垂直チャネルトランジスタの製造方法及び半導体素子のピラー製造方法
US7585717B2 (en) 2005-12-27 2009-09-08 Seiko Epson Corporation Method of manufacturing semiconductor device, semiconductor device and electronic apparatus therefore
JP2010503200A (ja) 2006-08-28 2010-01-28 マイクロン テクノロジー， インク． 半導体装置、半導体部品および半導体構造、ならびに半導体装置、半導体部品および半導体構造を形成する方法
US7833867B2 (en) 2007-11-12 2010-11-16 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
US8022439B2 (en) 2009-06-19 2011-09-20 Kabushiki Kaisha Toshiba Semiconductor device comprising gate electrode surrounding entire circumference of channel region and method for manufacturing the same
US8076203B2 (en) 2007-10-30 2011-12-13 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678456B1 (ko) 2004-12-03 2007-02-02 삼성전자주식회사 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그제조방법
US7498211B2 (en) * 2005-12-28 2009-03-03 Intel Corporation Independently controlled, double gate nanowire memory cell with self-aligned contacts
FR2896618B1 (fr) * 2006-01-23 2008-05-23 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite
KR100745885B1 (ko) * 2006-07-28 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100801063B1 (ko) * 2006-10-02 2008-02-04 삼성전자주식회사 게이트 올 어라운드형 반도체 장치 및 그 제조 방법
KR100871832B1 (ko) * 2007-04-12 2008-12-03 한국과학기술원 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀과 그제조방법 및 그 구동방법
FR2928028B1 (fr) * 2008-02-27 2011-07-15 St Microelectronics Crolles 2 Procede de fabrication d'un dispositif semi-conducteur a grille enterree et circuit integre correspondant.
FR2928029B1 (fr) * 2008-02-27 2011-04-08 St Microelectronics Crolles 2 Procede de fabrication d'un dispositif semi-conducteur a grille enterree et circuit integre correspondant.
CN102117829B (zh) * 2009-12-30 2012-11-21 中国科学院微电子研究所 鳍式晶体管结构及其制作方法
JP5503735B2 (ja) 2010-03-30 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2012146383A (ja) * 2011-01-13 2012-08-02 Xyratex Technology Ltd スピンドル上のディスクのセンタリング方法及び装置、スピンスタンドを用いた試験方法、並びに、スピンスタンド
CN102956484B (zh) * 2011-08-22 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN102509698A (zh) * 2011-11-23 2012-06-20 北京大学 一种制备超细线条的方法
CN103295903B (zh) * 2012-03-05 2016-06-15 中国科学院微电子研究所 围栅结构的鳍式半导体器件的制造方法
US8962411B2 (en) * 2012-08-09 2015-02-24 Nanya Technology Corp. Circuit pattern with high aspect ratio and method of manufacturing the same
US8889497B2 (en) * 2012-12-28 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9508719B2 (en) * 2014-11-26 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device with controlled end-to-end critical dimension and method for forming the same
KR102476143B1 (ko) * 2016-02-26 2022-12-12 삼성전자주식회사 반도체 장치
FR3053834B1 (fr) 2016-07-05 2020-06-12 Stmicroelectronics Sa Structure de transistor
US10566245B2 (en) * 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
US10651291B2 (en) 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684846A (ja) * 1992-09-07 1994-03-25 Sharp Corp 半導体装置の製造方法
JP2000101069A (ja) * 1998-09-16 2000-04-07 Samsung Electronics Co Ltd 半導体素子及びその製造方法
JP2001203275A (ja) * 2000-01-21 2001-07-27 Hitachi Ltd 半導体装置およびその製造方法
JP2001274388A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体装置およびその製造方法
JP2001298194A (ja) * 2000-04-14 2001-10-26 Nec Corp 電界効果型トランジスタ及びその製造方法
WO2003103019A2 (en) * 2002-06-03 2003-12-11 International Business Machines Corporation Fin fet devices from bulk semiconductor and method for forming

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214578A (ja) 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JPH02302044A (ja) 1989-05-16 1990-12-14 Fujitsu Ltd 半導体装置の製造方法
JPH0824193B2 (ja) * 1990-10-16 1996-03-06 工業技術院長 平板型光弁駆動用半導体装置の製造方法
JP3460863B2 (ja) 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
US5705405A (en) * 1994-09-30 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of making the film transistor with all-around gate electrode
FR2799305B1 (fr) * 1999-10-05 2004-06-18 St Microelectronics Sa Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu
KR100363332B1 (en) * 2001-05-23 2002-12-05 Samsung Electronics Co Ltd Method for forming semiconductor device having gate all-around type transistor
US6657252B2 (en) * 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684846A (ja) * 1992-09-07 1994-03-25 Sharp Corp 半導体装置の製造方法
JP2000101069A (ja) * 1998-09-16 2000-04-07 Samsung Electronics Co Ltd 半導体素子及びその製造方法
JP2001203275A (ja) * 2000-01-21 2001-07-27 Hitachi Ltd 半導体装置およびその製造方法
JP2001274388A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体装置およびその製造方法
JP2001298194A (ja) * 2000-04-14 2001-10-26 Nec Corp 電界効果型トランジスタ及びその製造方法
WO2003103019A2 (en) * 2002-06-03 2003-12-11 International Business Machines Corporation Fin fet devices from bulk semiconductor and method for forming

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707208B1 (ko) * 2005-12-24 2007-04-13 삼성전자주식회사 Ｇａａ 구조의 핀-펫 및 그 제조 방법
US7514325B2 (en) 2005-12-24 2009-04-07 Samsung Electronics Co., Ltd. Fin-FET having GAA structure and methods of fabricating the same
US7585717B2 (en) 2005-12-27 2009-09-08 Seiko Epson Corporation Method of manufacturing semiconductor device, semiconductor device and electronic apparatus therefore
JP4635897B2 (ja) * 2006-02-15 2011-02-23 株式会社東芝 半導体装置及びその製造方法
JP2007220809A (ja) * 2006-02-15 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
JP2007273950A (ja) * 2006-03-31 2007-10-18 Hynix Semiconductor Inc チャンネル面積を増大させた半導体素子及びその製造方法
US8791506B2 (en) 2006-08-28 2014-07-29 Micron Technology, Inc. Semiconductor devices, assemblies and constructions
JP2010503200A (ja) 2006-08-28 2010-01-28 マイクロン テクノロジー， インク． 半導体装置、半導体部品および半導体構造、ならびに半導体装置、半導体部品および半導体構造を形成する方法
JP2008141177A (ja) * 2006-11-30 2008-06-19 Internatl Business Mach Corp <Ibm> 異なる垂直寸法のフィンを有するトリプル・ゲート・フィンｆｅｔおよびダブル・ゲート・フィンｆｅｔ
JP2013179343A (ja) * 2006-11-30 2013-09-09 Internatl Business Mach Corp <Ibm> 異なる垂直寸法のフィンを有するトリプル・ゲート・フィンｆｅｔおよびダブル・ゲート・フィンｆｅｔ
JP2008172082A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7820551B2 (en) 2007-01-12 2010-10-26 Kabushiki Kaisha Toshiba Semiconductor device having fins FET and manufacturing method thereof
US8076203B2 (en) 2007-10-30 2011-12-13 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
US7833867B2 (en) 2007-11-12 2010-11-16 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
JP2009152587A (ja) * 2007-12-21 2009-07-09 Hynix Semiconductor Inc 垂直チャネルトランジスタの製造方法及び半導体素子のピラー製造方法
US8022439B2 (en) 2009-06-19 2011-09-20 Kabushiki Kaisha Toshiba Semiconductor device comprising gate electrode surrounding entire circumference of channel region and method for manufacturing the same
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
US10163908B2 (en) 2013-07-23 2018-12-25 Micron Technology, Inc. Array of conductive lines individually extending transversally across and elevationally over a mid-portion of individual active area regions

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