KR100678456B1 - 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 40
- 239000000758 substrate Substances 0.000 claims abstract description 151
- 239000004065 semiconductor Substances 0.000 claims abstract description 145
- 239000010410 layer Substances 0.000 claims description 99
- 239000011229 interlayer Substances 0.000 claims description 68
- 239000012535 impurity Substances 0.000 claims description 59
- 150000002500 ions Chemical class 0.000 claims description 33
- 150000004767 nitrides Chemical class 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims 4
- 230000000694 effects Effects 0.000 abstract description 29
- 230000010354 integration Effects 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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Abstract
리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그 제조방법을 제공한다. 상기 모스 트랜지스터는 반도체기판의 소정영역에, 서로 이격되며 상기 반도체기판으로부터 돌출된 구조의 제 1 활성영역 및 제 2 활성영역을 구비한다. 이때, 상기 제 1 및 제 2 활성영역은 각각 서로 마주 보는 제 1 면 및 제 2 면을 갖는다. 상기 반도체기판과 수직적으로 이격되고, 상기 제 1 및 제 2 활성영역 사이를 연결하는 브릿지 구조의 제 3 활성영역이 배치된다. 이때, 상기 제 3 활성영역은 상기 제 1 및 제 2 면 보다 좌우 및 상하부가 좁은 면적을 가진다. 상기 제 3 활성영역을 감싸면서 상기 제 3 활성영역의 연결부를 제외한 상기 제 1 및 제 2 면 상에 콘포말한 게이트 절연막이 배치된다. 상기 게이트 절연막을 갖는 반도체기판 상에 상기 제 3 활성영역을 감싸면서, 상기 제 3 활성영역을 가로지르는 게이트 전극이 배치된다. 이때, 상기 게이트 전극의 폭방향의 양단면은 각각 상기 제 1 및 제 2 면의 연장선과 일치하도록 배치된다.
리세스된 활성영역, 브릿지 구조의 활성영역, 단채널 효과, 협채널 효과
Description
도 1a 내지 도 5a는 본 발명의 실시예에 따른 리세스드 채널을 갖는 핀구조의 모스 트랜지스터의 제조방법을 설명하기 위한 사시도들이다.
도 1b 내지 도 5b는 각각 도 1a 내지 도 5a의 절단선 I-I' 따라 취해진 단면도들이다.
도 6a 내지 도 10a는 본 발명의 다른 실시예에 따른 리세스드 채널을 갖는 핀구조의 모스 트랜지스터의 제조방법을 설명하기 위한 사시도들이다.
도 6b 내지 도 10b는 각각 도 6a 내지 도 10a의 절단선 I-I' 따라 취해진 단면도들이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체소자가 고집적화 됨에 따라, 소자 형성 영역, 즉 활성영역의 크기가 감소하게 되고, 활성영역에 형성되는 모스 트랜지스터의 채널 길이가 줄어들게 된다. 모스 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해지는데 이러한 현상을 단채널 효과(short channel effect)라 한다. 또한, 활성영역의 축소에 따라 채널의 폭도 감소하게 되어 역치 전압(threshold voltage)이 증가하는 협채널 효과(narrow width effect)가 나타난다.
특히, 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 문턱 전압이 감소되고 누설전류가 증가되어 상기 디램 소자의 리프레쉬 특성을 저하시킨다.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 그 대표적인 것으로 핀(fin) 구조, DELTA(fully DEpleted Lean-channel TrAnsistor) 구조 및 GAA(Gate All Around) 구조와 같은 수직형 트랜지스터(vertical transistor) 구조 및 리세스된 게이트 전극을 갖는 모스 트랜지스터 등이 소개된 바 있다.
상기 리세스된 게이트 전극을 갖는 모스 트랜지스터는 반도체기판을 일부 리세스시켜 리세스된 영역에 게이트를 형성하고 게이트의 양측 실리콘 기판에 채널을 형성하는 것이다. 따라서, 반도체소자의 집적도가 증가 할지라도, 상기 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터이다.
그러나, 상기 리세스된 게이트 전극을 갖는 모스 트랜지스터의 경우 채널 길이가 증가하여 단채널 효과는 억제할 수 있으나, 채널 폭은 그대로 이므로 소자의 고집적화에 따른 협채널 효과(narrow width effect)는 그대로 나타나게 된다.
미국 특허 제6,413,802호에는 평행한 복수개의 얇은 채널 핀(fin)이 소오스/드레인 영역 사이에 제공되고 상기 채널의 상면 및 측벽 상으로 게이트 전극이 확장되는 구조의 핀형 모스 트랜지스터가 개시되어 있다. 상기 핀형 모스 트랜지스터에 의하면, 채널 핀의 양 측면 상에 게이트 전극이 형성되어 상기 양 측면으로부터 게이트 제어가 이루어짐으로써 협채널 효과를 감소시킬 수 있다. 그러나, 핀형 모스 트랜지스터는 복수개의 채널 핀이 게이트의 폭 방향을 따라 평행하게 형성되기 때문에 채널 영역 및 소오스/드레인 영역이 차지하는 면적이 커지게 되고, 채널 수가 늘어남에 따라 소오스/드레인 접합 캐패시턴스(junction capacitance)가 증가하는 문제가 있다.
DELTA 구조의 모스 트랜지스터 예는 미국 특허 공보 제4,996,574호 등에 기재되어 있다. DELTA 구조에서는 채널을 형성하는 활성영역 층이 일정 폭을 가지고 수직으로 돌출되도록 형성된다. 또한, 게이트 전극이 수직으로 돌출된 채널 영역을 감싸도록 형성된다. 따라서, 돌출된 부분의 높이가 채널의 폭을 이루고, 돌출된 부분의 폭이 채널층이 두께가 형성된다. 이렇게 형성된 채널에서는 돌출된 부분의 양 면을 모두 이용할 수 있으므로, 채널의 폭이 두 배가 되는 효과를 얻을 수 있어 협채널 효과를 방지할 수 있다. 또한, 돌출된 부분의 폭을 줄일 경우, 양 면에 형성되는 채널의 공핍층이 서로 겹치도록 만들어 채널 도전성을 증가시킬 수 있다.
그러나, 이러한 DELTA 구조의 모스 트랜지스터를 벌크형 실리콘 기판에 구현하는 경우, 기판에 채널을 이루게 될 부분이 돌출되도록 기판을 가공하고 돌출된 부분을 산화 방지막으로 덮은 상태에서 기판 산화를 실시하여야 한다. 이대, 산화를 과도하게 실시하면 채널을 이룰 돌출부와 기판 본체를 연결하는 부분이 산화 방지막으로 보호되지 않은 부분으로부터 측면 확산된 산소에 의해 산화됨으로써, 채널과 기판 본체가 격리된다. 이와 같이 과도한 산화에 의해 채널 격리가 이루어지면서 연결부 쪽 채널의 두께가 좁아지고, 단결정층이 산화 과정에서 응력을 받아 손상을 입는 문제가 발생한다.
반면, GAA 구조의 모스 트랜지스터는 게이트 전극이 브릿지 구조의 활성영역 전면을 감싸도록 형성되기 때문에 채널의 폭이 증가하여, 상기 DELTA 구조의 모스 트랜지스터에 비해 소자의 전기적인 특성이 우수하다. 이와 같은 GAA 구조를 갖는 모스 트랜지스터 및 그 제조방법의 한 예가 미국특허번호 6,495,403호에 개시되어 있다. 상기 모스 트랜지스터의 제조 방법은 선택적 에피택시얼 성장방법을 사용하여 실리콘 게르마늄층 또는 게르마늄층 상에 단결정 실리콘막을 형성하고, 상기 단결정 실리콘막의 전면을 둘러싸는 게이트 전극을 형성하여 기존의 에피택시얼 성장 방법으로 성장된 폴리 실리콘막 보다 전기적인 특성이 우수한 단결정 실리콘막이 채널 형성영역으로 사용되도록 할 수 있다.
하지만, 종래 기술에 따른 GAA 구조의 모스 트랜지스터 제조 방법은 벌크 실리콘 기판보다 결정 결함(crystalline defect) 발생율이 높은 에피택시얼 성장(epitaxial growth)방법으로 성장된 단결정 실리콘막을 채널 형성영역으로 형성하기 때문에 소자의 신뢰성을 떨어뜨리는 단점이 있으며 또한, 소스영역 및 드레인 영역의 활성영역이 단결정 실리콘에 비해 전기전도도가 떨어지는 폴리 실리콘으로 형성되기 때문에 전기적인 특성이 떨어지는 단점이 있다. 또한, 상기 GAA 구조의 모스 트랜지스터는 채널 폭의 증가에 의한 협채널 효과는 방지할 수 있으나 채널길이는 개선효과가 없어 단채널 효과에는 그대로 나타나게 된다.
따라서, 소자의 고집적화에 따른 단채널 효과 및 협채널 효과를 모두 억제할 수 있으면서 제조방법이 용이한 구조의 모스 트랜지스터에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 소자의 고집적화에 따른 단채널 효과 및 협채널 효과를 모두 억제할 수 있으면서 제조방법이 용이한 구조를 갖는 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그 제조방법을 제공함에 있다.
본 발명의 실시예들은 리세스드 채널을 갖는 핀구조의 모스 트랜지스터를 제공한다. 상기 모스 트랜지스터는 반도체기판의 소정영역에, 서로 이격되며 상기 반도체기판으로부터 돌출된 구조의 제 1 활성영역 및 제 2 활성영역을 구비한다. 이때, 상기 제 1 및 제 2 활성영역은 각각 서로 마주 보는 제 1 면 및 제 2 면을 갖는다. 상기 제 1 및 제 2 활성영역 사이에 상기 반도체기판으로부터 돌출된 구조의 제 3 활성영역이 배치된다. 이때, 상기 제 3 활성영역의 양단은 각각 상기 제 1 면 및 제 2 면과 연결된다. 또한, 상기 제 3 활성영역은 상기 제 1 및 제 2 면 보다 좌우 및 상부가 좁은 면적을 가진다. 상기 제 3 활성영역, 상기 제 3 활성영역의 연결부를 제외한 상기 제 1 및 제 2 면 상에 콘포말한 게이트 절연막이 배치된다. 상기 게이트 절연막을 갖는 반도체기판 상에 상기 제 3 활성영역을 가로지르는 게이트 전극이 배치된다. 이때, 상기 게이트 전극의 폭방향의 양단면은 각각 상기 제 1 및 제 2 면의 연장선과 일치하도록 배치된다.
상기 제 1 및 제 2 활성영역 내에 각각 소오스 영역 및 드레인 영역이 배치될 수 있다.
상기 제 1 및 제 2 활성영역의 상부면의 높이가 일치하는 것이 바람직하다.
상기 제 1 및 제 2 면은 동일한 면적을 갖을 수 있다.
본 발명의 다른 실시예들은 리세스드 채널을 갖는 핀구조의 모스 트랜지스터를 제공한다. 상기 모스 트랜지스터는 반도체기판의 소정영역에, 서로 이격되며 상기 반도체기판으로부터 돌출된 구조의 제 1 활성영역 및 제 2 활성영역을 구비한다. 이때, 상기 제 1 및 제 2 활성영역은 각각 서로 마주 보는 제 1 면 및 제 2 면을 갖는다. 상기 반도체기판과 수직적으로 이격되고, 상기 제 1 및 제 2 활성영역 사이를 연결하는 브릿지 구조의 제 3 활성영역이 배치된다. 이때, 상기 제 3 활성영역은 상기 제 1 및 제 2 면 보다 좌우 및 상하부가 좁은 면적을 가진다. 상기 제 3 활성영역을 감싸면서 상기 제 3 활성영역의 연결부를 제외한 상기 제 1 및 제 2 면 상에 콘포말한 게이트 절연막이 배치된다. 상기 게이트 절연막을 갖는 반도체기판 상에 상기 제 3 활성영역을 감싸면서, 상기 제 3 활성영역을 가로지르는 게이트 전극이 배치된다. 이때, 상기 게이트 전극의 폭방향의 양단면은 각각 상기 제 1 및 제 2 면의 연장선과 일치하도록 배치된다.
상기 제 1 및 제 2 활성영역 내에 각각 소오스 영역 및 드레인 영역이 배치 될 수 있다.
상기 제 1 및 제 2 활성영역의 상부면의 높이가 일치하는 것이 바람직하다.
상기 제 1 및 제 2 면은 동일한 면적을 갖을 수 있다.
상기 반도체기판과 상기 제 3 활성영역 사이는 상기 게이트 전극에 의해 채워지는 것이 바람직하다.
본 발명의 또 다른 실시예들은 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성하는 것을 포함한다. 이때, 상기 핀 구조의 활성영역 양단부는 각각 제 1 활성영역 및 제 2 활성영역으로 구분되고 상기 제 1 및 제 2 활성영역 사이는 제 3 활성영역으로 구분된다. 상기 핀 구조의 활성영역을 갖는 반도체기판 상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 제 3 활성영역을 노출시키는 층간절연막 패턴을 형성한다. 상기 층간절연막 패턴을 갖는 반도체기판을 식각하여 상기 노출된 제 3 활성영역의 상부 및 양측면을 리세스시켜 상기 제 1 및 제 2 활성영역의 측면을 일부 노출시키는 리세스된 제 3 활성영역을 형성한다. 상기 노출된 제 1 및 제 2 활성영역의 측면 및 상기 리세스된 제 3 활성영역의 상부 및 양 측면 상에 콘포말한 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 반도체기판 상에 상기 층간절연막 패턴을 덮는 게이트 전극막을 형성한다. 상기 게이트 전극막을 에치백 또는 평탄화하여 상기 층간절연막 패턴 상부를 노출시키는 게이트 전극을 형성한다.
상기 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성하는 것은, 반도체기판에 패드 산화막 및 패드 질화막을 차례로 형성할 수 있다. 상기 패드 질화막 및 패드 산화막을 패터닝하여 상기 반도체기판의 소정영역을 덮는다. 상기 패드 질화막을 마스크로 이용하여 상기 반도체기판을 식각한다. 상기 패드 질화막 및 패드 산화막을 차례로 제거하여 핀 구조의 활성영역을 형성할 수 있다.
상기 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성하기 전에, 상기 반도체기판 전면에 불순물 이온을 주입하여 상기 반도체기판의 표면에 제 1 불순물 영역을 형성하는 것을 더 포함할 수 있다. 이때, 상기 제 1 불순물 영역의 깊이는 상기 핀 구조의 활성영역의 높이와 동일한 것이 바람직하다.
상기 핀 구조의 활성영역을 갖는 반도체기판 상에 층간절연막을 형성하기 전에, 상기 제 1 및 제 2 활성영역에 불순물 이온을 주입하여 각각 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함할 수 있다.
상기 게이트 전극은 상기 리세스된 제 3 활성영역을 가로지르도록 형성될 수 있다.
상기 게이트 전극을 갖는 반도체기판 상에 상부 층간절연막을 형성할 수 있다. 이어, 상기 상부 층간절연막 및 상기 층간절연막 패턴을 관통하여 상기 제 1 및 제 2 활성영역의 상부면을 일부 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 갖는 반도체기판에 불순물 이온을 주입하여 고농도 소오스 및 드레인 영역을 형성할 수 있다.
본 발명의 또 다른 실시예들은 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성한다. 이때, 상기 핀 구조의 활성영역 양단부는 각각 제 1 활성영역 및 제 2 활성영역으로 구분되고 상기 제 1 및 제 2 활성영역 사이는 제 3 활성영역으로 구분된다. 상기 핀 구조의 활성영역을 갖는 반도체기판 상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 제 3 활성영역을 노출시키는 층간절연막 패턴을 형성한다. 상기 층간절연막 패턴을 갖는 반도체기판을 식각하여 상기 제 3 활성영역의 상부 및 양측면을 리세스시킨다. 상기 층간절연막 패턴을 마스크로 이용하여 상기 반도체기판 상에 불순물 이온을 주입하여 일정깊이의 불순물층을 형성한다. 이때, 상기 불순물층은 상기 제 3 활성영역의 하부영역에 형성되도록 한다. 상기 불순물층을 갖는 반도체기판을 등방성 식각 방법으로 식각하여 상기 불순물층을 제거하여 브릿지(bridge) 구조의 제 3 활성영역을 형성한다. 상기 브릿지 구조에 의해 노출된 제 1 및 제 2 활성영역의 측면 및 상기 브릿지 구조의 제 3 활성영역의 상하부 및 양 측면 상에 콘포말한 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 반도체기판 상에 상기 브릿지 구조의 제 3 활성영역을 감싸면서 상기 층간절연막 패턴을 덮는 게이트 전극막을 형성한다. 상기 게이트 전극막을 에치백 또는 평탄화하여 상기 층간절연막 패턴 상부를 노출시키는 게이트 전극을 형성한다.
상기 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성하는 것은, 반도체기판에 패드 산화막 및 패드 질화막을 차례로 형 성할 수 있다. 이어, 상기 패드 질화막 및 패드 산화막을 패터닝하여 상기 반도체기판의 소정영역을 덮는다. 상기 패드 질화막을 마스크로 이용하여 상기 반도체기판을 식각한다. 상기 패드 질화막 및 패드 산화막을 차례로 제거하여 핀 구조의 활성영역을 형성한다.
상기 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성하기 전에, 상기 반도체기판 전면에 불순물 이온을 주입하여 상기 반도체기판의 표면에 제 1 불순물 영역을 형성할 수 있다. 이때, 상기 제 1 불순물 영역의 깊이는 상기 핀 구조의 활성영역의 높이와 동일한 것이 바람직하다.
상기 핀 구조의 활성영역을 갖는 반도체기판 상에 층간절연막을 형성하기 전에, 상기 제 1 및 제 2 활성영역에 불순물 이온을 주입하여 각각 소오스 영역 및 드레인 영역을 형성할 수 있다.
상기 반도체기판 상에 불순물 이온을 주입하여 일정깊이의 불순물층을 형성할 때, 상기 불순물 이온은 H, He, B, BF2 및 Ph 이온으로 이루어진 일군으로부터 선택되는 적어도 어느 한 가지 이온을 사용하는 것이 바람직하다.
상기 게이트 전극은 상기 브릿지 구조의 제 3 활성영역을 가로지르도록 형성될 수 있다.
상기 게이트 전극을 갖는 반도체기판 상에 상부 층간절연막을 형성할 수 있다. 이어, 상기 상부 층간절연막 및 상기 층간절연막 패턴을 관통하여 상기 제 1 및 제 2 활성영역의 상부면을 일부 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 갖는 반도체기판에 불순물 이온을 주입하여 고농도 소오스 및 드레인 영역을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명 되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 5a는 본 발명의 실시예에 따른 리세스드 채널을 갖는 핀구조의 모스 트랜지스터의 제조방법을 설명하기 위한 사시도들이다. 도 1b 내지 도 5b는 각각 도 1a 내지 도 5a의 절단선 I-I' 따라 취해진 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체기판(10)을 마련한다. 상기 반도체기판(10) 상에 불순물 이온을 주입하여 불순물 농도가 달라진 영역(13)을 형성한다.
도 2a 및 도 2b를 참조하면, 상기 반도체기판(10)에 패드 산화막 및 패드 질화막을 차례로 형성할 수 있다. 상기 패드 질화막 및 패드 산화막을 패터닝하여 상기 반도체기판의 소정영역을 덮는다. 상기 패드 질화막을 마스크로 이용하여 상기 반도체기판 상에 불순물 농도가 달라진 영역(13)을 식각한다. 상기 패드 질화막 및 패드 산화막을 차례로 제거하여 핀 구조의 활성영역(15)을 형성한다. 상기 핀 구조의 활성영역(15)은 상기 반도체기판의 불순물 농도가 달라진 영역(13)으로 형성된다.
상기 핀 구조의 활성영역(15)은 제 1 활성영역(1A), 제 2 활성영역(2A) 및 제 3 활성영역(3A)으로 구분한다. 상기 핀 구조의 활성영역(15)을 갖는 반도체기판 상에 상기 제 1 및 제 2 활성영역(1A, 2A)을 노출시키는 포토레지스트 패턴을 형성할 수 있다. 이어, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 반도체기판에 불순물 이온을 주입하여 상기 제 1 및 제 2 활성영역(1A, 2A)에 각각 소오스 영역(S) 및 드레인 영역(D)을 형성할 수 있다. 상기 불순물 이온 주입 방법은 경사이온주입법을 이용할 수 있다. 따라서, 상기 소오스 영역(S) 및 상기 드레인 영역(D)은 각각 상기 제 1 및 제 2 활성영역(1A, 2A)의 상면 및 양측면의 표면 부근에 고농도 프로파일을 갖도록 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 핀 구조의 활성영역(15)을 갖는 반도체기판 상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 제 3 활성영역을 노출시키는 층간절연막 패턴(20)을 형성한다. 상기 층간절연막 패턴(20)을 갖는 반도체기판을 식각하여 상기 노출된 제 3 활성영역(3A)의 상부 및 양측면을 리세스시킨다. 그 결과, 상기 제 1 및 제 2 활성영역의 측면들(B1, B2)을 일부 노출시키는 리세스된 제 3 활성영역(25)을 형성한다. 상기 식각은 건식 식각 또는 습식식각을 이용할 수 있다. 특히, 건식 식각을 이용할 경우, 상기 층간절연막 패턴(20)을 형성 한 후, 동일 챔버 내에서 가스의 조성비를 변화시켜 상기 제 3 활성영역(3A)을 식각할 수 있다. 이때, 가스 조성비를 조절하여 상기 제 3 활성영역(3A)의 상부 및 양측면의 식각 속도를 동일하게 유지하는 것이 바람직하다.
삭제
도 4a 및 도 4b를 참조하면, 상기 리세스된 제 3 활성영역(25)을 갖는 반도체기판을 열산화시켜 상기 노출된 제 1 및 제 2 활성영역의 측면들(B1, B2) 및 상기 리세스된 제 3 활성영역(25)의 상부 및 양측면 상에 콘포말한 게이트 절연막(30)을 형성한다. 상기 게이트 절연막(30)은 실리콘 산화막으로 형성할 수 있다.
상기 게이트 절연막(30)을 갖는 반도체기판 상에 상기 층간절연막 패턴(20)을 덮는 게이트 전극막을 형성한다. 상기 게이트 전극막을 에치백 또는 평탄화하여 상기 층간절연막 패턴(20) 상부를 노출시키는 게이트 전극(35)을 형성한다. 상기 게이트 전극(35)은 상기 리세스된 제 3 활성영역(25)을 가로지르도록 형성될 수 있다. 상기 게이트 전극(35)은 상기 노출된 제 1 및 제 2 활성영역의 측면들(B1, B2) 및 상기 리세스된 제 3 활성영역(25)의 상부 및 양측면 상에 형성된 콘포말한 게이트 절연막(30)을 덮으면서 형성된다.
상기 방법에 의해 제작된 모스 트랜지스터의 채널 길이는 상기 리세스된 제 3 활성영역(25)의 길이(L1) 및 상기 노출된 제 1 및 제 2 활성영역들의 측면들(B1, B2)의 길이들(L2, L3)의 합이 된다. 따라서, 종래기술에 비교하여 채널 길이를 'L2' 및 'L3' 만큼 증가시킬 수 있게 되어 소자의 고집적화에 따른 단채널 효과를 방지할 수 있게 된다. 또한, 리세스된 제 3 활성영역(25)의 상부 폭(W1) 및 양측면의 폭들(W2, W3)의 합이 채널 폭을 형성함으로써 소자의 고집적화에 따른 협채널 효과 또한 방지할 수 있게 된다.
도 5a 및 도 5b를 참조하면, 상기 게이트 전극(35)을 갖는 반도체기판 상에 상부 층간절연막(40)을 형성할 수 있다. 이어, 상기 상부 층간절연막(40) 및 상기 층간절연막 패턴(20)을 관통하여 상기 제 1 및 제 2 활성영역의 상부면을 일부 노출시키는 콘택홀들(45)을 형성한다. 상기 콘택홀들(45)을 갖는 반도체기판에 불순물 이온을 주입하여 고농도 소오스 영역(S1)및 고농도 드레인 영역(D1)을 형성할 수 있다. 상기 콘택홀들(45)을 갖는 반도체기판 상에 상기 콘택홀들(45)을 채우는 금속막을 형성한다. 이어, 상기 상부 층간절연막(40)의 상부표면이 노출되도록 상기 금속막을 평탄화시켜 상기 콘택홀들(45)을 채우는 콘택플러그들(50)을 형성한다.
도 6a 내지 도 10a는 본 발명의 다른 실시예에 따른 리세스드 채널을 갖는 핀구조의 모스 트랜지스터의 제조방법을 설명하기 위한 사시도들이다. 도 6b 내지 도 10b는 각각 도 6a 내지 도 10a의 절단선 I-I' 따라 취해진 단면도들이다.
도 6a 및 도 6b를 참조하면, 도 1a 및 도 1b에 나타낸바와 동일한 공정을 진행하여 반도체기판(110) 상에 불순물 이온을 주입하여 불순물 농도가 달라진 영역을 형성한다. 이어, 상기 반도체기판(110)에 패드 산화막 및 패드 질화막을 차례로 형성할 수 있다. 상기 패드 질화막 및 패드 산화막을 패터닝하여 상기 반도체기판의 소정영역을 덮는다. 상기 패드 질화막을 마스크로 이용하여 상기 반도체기판 상에 불순물 농도가 달라진 영역을 식각한다. 상기 패드 질화막 및 패드 산화막을 차례로 제거하여 핀 구조의 활성영역(115)을 형성한다. 상기 핀 구조의 활성영역(115)은 상기 반도체기판의 불순물 농도가 달라진 영역으로 형성된다.
상기 핀 구조의 활성영역(115)은 제 1 활성영역(1A), 제 2 활성영역(2A) 및 제 3 활성영역(3A)으로 구분한다. 상기 핀 구조의 활성영역(115)을 갖는 반도체기판 상에 상기 제 1 및 제 2 활성영역(1A, 2A)을 노출시키는 포토레지스트 패턴을 형성할 수 있다. 이어, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 반도체기판에 불순물 이온을 주입하여 상기 제 1 및 제 2 활성영역(1A, 2A)에 각각 소오스 영역(S) 및 드레인 영역(D)을 형성할 수 있다. 상기 불순물 이온 주입 방법은 경사이온주입법을 이용할 수 있다. 따라서, 상기 소오스 영역(S) 및 상기 드레인 영역(D)은 각각 상기 제 1 및 제 2 활성영역(1A, 2A)의 상면 및 양측면의 표면 부근에 고농도 프로파일을 갖도록 형성될 수 있다.
삭제
도 7a 및 도 7b를 참조하면, 상기 핀 구조의 활성영역(115)을 갖는 반도체기판 상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 제 3 활성영역(3A)을 노출시키는 층간절연막 패턴(120)을 형성한다. 상기 층간절연막 패턴(120)을 갖는 반도체기판을 식각하여 상기 노출된 제 3 활성영역(3A)의 상부 및 양측면을 리세스시킨다. 그 결과, 상기 제 1 및 제 2 활성영역의 측면들을 일부 노출시키는 리세스된 제 3 활성영역(125)을 형성한다. 상기 식각은 건식 식각 또는 습식식각을 이용할 수 있다. 특히, 건식 식각을 이용할 경우, 상기 층간절연막 패턴(120)을 형성 한 후, 동일 챔버 내에서 가스의 조성비를 변화시켜 상기 제 3 활성영역(3A)을 식각할 수 있다. 이때, 가스 조성비를 조절하여 상기 제 3 활성영역(3A)의 상부 및 양측면의 식각 속도를 동일하게 유지하는 것이 바람직하다.
상기 층간절연막 패턴(120)을 마스크로 이용하여 상기 반도체기판 상에 불순 물 이온을 주입하여 일정깊이의 불순물층(127)을 형성한다. 이때, 상기 불순물층(127)은 상기 제 3 활성영역(3A)의 하부영역에 형성되도록 한다. 상기 불순물 이온은 H, He, B, BF2 및 Ph 이온으로 이루어진 일군으로부터 선택되는 적어도 어느 한 가지 이온을 사용하는 것이 바람직하다. 상기 불순물층(127)은 상기 불순물 이온들에 의해 실리콘 격자의 결합이 끊어져 약해진 실리콘 결합을 갖는다.
도 8a 및 도 8b를 참조하면, 상기 불순물층(127)을 갖는 반도체기판을 등방성 식각 방법으로 식각한다. 이때, 상기 불순물층(127)은 약해진 실리콘 결합을 가지고 있으므로 빠른 식각률을 가진다. 그 결과, 상기 불순물층(127)이 제거되어 브릿지(bridge) 구조의 제 3 활성영역(125a)이 형성된다. 상기 브릿지 구조의 제 3 활성영역(125a)에 의해 상기 제 1 및 제 2 활성영역의 측면들이 일부 노출된다. 상기 노출된 제 1 및 제 2 활성영역의 측면들(C1, C2) 및 상기 브릿지 구조의 제 3 활성영역(125a)의 상하부 및 양 측면 상에 콘포말한 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)은 실리콘 산화막으로 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 게이트 절연막(130)을 갖는 반도체기판 상에 상기 브릿지 구조의 제 3 활성영역(125a)을 감싸면서 상기 층간절연막 패턴(120)을 덮는 게이트 전극막을 형성한다. 상기 게이트 전극막을 에치백 또는 평탄화하여 상기 층간절연막 패턴(120) 상부를 노출시키는 게이트 전극(135)을 형성한다. 상기 게이트 전극(135)은 상기 브릿지 구조의 제 3 활성영역(125a)을 가로지르도록 형성될 수 있다. 상기 게이트 전극(135)은 상기 노출된 제 1 및 제 2 활성영 역의 측면들(C1, C2) 및 상기 브릿지 구조의 제 3 활성영역(125a)의 상하부 및 양측면 상에 형성된 콘포말한 게이트 절연막(130)을 덮으면서 형성된다.
상기 방법에 의해 제작된 모스 트랜지스터의 채널 길이는 상기 브릿지 구조의 제 3 활성영역(125a)의 길이(L1) 및 상기 노출된 제 1 및 제 2 활성영역들의 측면들(C1, C2)의 길이들(L2, L3)의 합이 된다. 따라서, 종래기술에 비교하여 채널 길이를 'L2' 및 'L3' 만큼 증가시킬 수 있게 되어 소자의 고집적화에 따른 단채널 효과를 방지할 수 있게 된다. 또한, 브릿지 구조의 제 3 활성영역(125a)의 상부 폭(W1), 양측면의 폭들(W2, W3) 및 하부 폭(W4)의 합이 채널 폭을 형성함으로써 소자의 고집적화에 따른 협채널 효과 또한 방지할 수 있게 된다.
도 10a 및 도 10b를 참조하면, 상기 게이트 전극(135)을 갖는 반도체기판 상에 상부 층간절연막(140)을 형성할 수 있다. 이어, 상기 상부 층간절연막(140) 및 상기 층간절연막 패턴(120)을 관통하여 상기 제 1 및 제 2 활성영역의 상부면을 일부 노출시키는 콘택홀들(145)을 형성한다. 상기 콘택홀들(145)을 갖는 반도체기판에 불순물 이온을 주입하여 고농도 소오스 영역(S1)및 고농도 드레인 영역(D1)을 형성할 수 있다. 상기 고농도 소오스 영역(S1) 및 고농도 드레인 영역(D1)은 이 후 형성될 콘택플러그와 상기 반도체기판과의 접촉저항을 최소화 하기 위해 형성할 수 있다. 상기 콘택홀들(145)을 갖는 반도체기판 상에 상기 콘택홀들(145)을 채우는 금속막을 형성한다. 이어, 상기 상부 층간절연막(140)의 상부표면이 노출되도록 상기 금속막을 평탄화시켜 상기 콘택홀들(145)을 채우는 콘택플러그들(150)을 형성한다.
도 4a 및 도 4b를 다시 참조하여, 본 발명의 실시예들에 따른 리세스드 채널을 갖는 핀구조의 모스 트랜지스터를 설명하기로 한다.
상기 모스 트랜지스터는 반도체기판(10)의 소정영역에, 서로 이격되며 상기 반도체기판(10)으로부터 돌출된 구조의 제 1 활성영역(1A) 및 제 2 활성영역(2A)을 구비한다. 이때, 상기 제 1 및 제 2 활성영역(1A, 2A)은 각각 서로 마주 보는 제 1 면 및 제 2 면을 갖는다. 상기 제 1 및 제 2 활성영역(1A, 2A) 내에 각각 소오스 영역(S) 및 드레인 영역(D)이 배치될 수 있다. 상기 제 1 및 제 2 활성영역(1A, 2A)의 상부면의 높이가 일치하는 것이 바람직하다.
상기 제 1 및 제 2 활성영역(1A, 2A) 사이에 상기 반도체기판으로부터 돌출되며, 상기 제 1 및 제 2 활성영역(1A, 2A)을 연결하는 구조의 제 3 활성영역(3A)이 배치된다. 상기 제 3 활성영역(3A)은 상기 제 1 및 제 2 면 보다 좌우 및 상부가 좁은 면적을 가지는 리세스된 제 3 활성영역(25)을 가진다. 따라서, 상기 리세스된 제 3 활성영역(25)에 의해 상기 제 1 및 제 2 활성영역(1A, 2A)의 측면들(B1, B2)이 일부 노출된다.
상기 리세스된 제 3 활성영역(25) 및 상기 노출된 제 1 및 제 2 활성영역(1A, 2A)의 측면들(B1, B2) 상에 콘포말한 게이트 절연막(30)이 배치된다. 상기 게이트 절연막(30)을 갖는 반도체기판 상에 상기 리세스된 제 3 활성영역(25)을 가로지르는 게이트 전극(30)이 배치된다. 이때, 상기 게이트 전극(30)의 폭방향의 양단면은 각각 상기 노출된 제 1 및 제 2 활성영역(1A, 2A)의 측면들(B1, B2)의 연장선과 일치하도록 배치된다. 상기 게이트 전극(35)과 동일한 높이를 가지며, 상기 반 도체기판(10) 및 상기 제 1 및 제 2 활성영역(1A, 2A)을 덮는 층간절연막 패턴(20)이 배치된다.
본 발명의 실시예에 따른 상기 모스 트랜지스터의 채널 길이는 상기 리세스된 제 3 활성영역(25)의 길이(L1) 및 상기 노출된 제 1 및 제 2 활성영역들의 측면들(B1, B2)의 길이들(L2, L3)의 합이 된다. 따라서, 종래기술에 비교하여 채널 길이를 'L2' 및 'L3' 만큼 증가시킬 수 있게 되어 소자의 고집적화에 따른 단채널 효과를 방지할 수 있게 된다. 또한, 리세스된 제 3 활성영역(25)의 상부 폭(W1) 및 양측면의 폭들(W2, W3)의 합이 채널 폭을 구성함으로써 소자의 고집적화에 따른 협채널 효과 또한 방지할 수 있게 된다.
도 9a 및 도 9b를 다시 참조하여, 본 발명의 다른 실시예들에 따른 리세스드 채널을 갖는 핀구조의 모스 트랜지스터를 설명하기로 한다.
상기 모스 트랜지스터는 반도체기판(110)의 소정영역에, 서로 이격되며 상기 반도체기판으로부터 돌출된 구조의 제 1 활성영역(1A) 및 제 2 활성영역(2A)을 구비한다. 상기 제 1 및 제 2 활성영역(1A, 2A) 내에 각각 소오스 영역(S) 및 드레인 영역(D)이 배치될 수 있다. 상기 제 1 및 제 2 활성영역(1A, 2A)의 상부면의 높이가 일치하는 것이 바람직하다.
상기 반도체기판(110)과 수직적으로 이격되고, 상기 제 1 및 제 2 활성영역(1A, 2A) 사이를 연결하는 브릿지 구조의 제 3 활성영역(125a, 3A)이 배치된다. 이때, 상기 브릿지 구조의 제 3 활성영역(125a)에 의해 상기 제 1 및 제 2 활성영역(1A, 2A)의 측면들(C1, C2)이 일부 노출된다. 상기 브릿지 구조의 제 3 활성영역 (125a)은 상기 제 1 및 제 2 활성영역(1A, 2A) 보다 좌우 및 상하부가 좁은 면적을 가진다.
상기 노출된 제 1 및 제 2 활성영역(1A, 2A)의 측면들(C1, C2) 및 상기 브릿지 구조의 제 3 활성영역(125a)을 감싸는 콘포말한 게이트 절연막(130)이 배치된다. 상기 게이트 절연막(130)을 갖는 반도체기판 상에 상기 브릿지 구조의 제 3 활성영역(125a)을 감싸는 게이트 전극(135)이 배치된다. 상기 게이트 전극(135)은 상기 제 3 활성영역(3A)을 가로지르면서 배치된다. 이때, 상기 게이트 전극(135)의 폭방향의 양단면은 각각 상기 노출된 제 1 및 제 2 활성영역(1A, 2A)의 측면들(C1, C2)의 연장선과 일치하도록 배치된다. 상기 게이트 전극(135)과 동일한 높이를 가지며, 상기 반도체기판(110) 및 상기 제 1 및 제 2 활성영역(1A, 2A)을 덮는 층간절연막 패턴(120)이 배치된다.
본 발명의 다른 실시예에 따른 상기 모스 트랜지스터의 채널 길이는 상기 브릿지 구조의 제 3 활성영역(125a)의 길이(L1) 및 상기 노출된 제 1 및 제 2 활성영역들의 측면들(C1, C2)의 길이들(L2, L3)의 합이 된다. 따라서, 종래기술에 비교하여 채널 길이를 'L2' 및 'L3' 만큼 증가시킬 수 있게 되어 소자의 고집적화에 따른 단채널 효과를 방지할 수 있게 된다. 또한, 브릿지 구조의 제 3 활성영역(125a)의 상부 폭(W1), 양측면의 폭들(W2, W3) 및 하부 폭(W4)의 합이 채널 폭을 구성함으로써 소자의 고집적화에 따른 협채널 효과 또한 방지할 수 있게 된다.
상기와 같이 이루어진 본 발명에 의하면, 핀구조의 활성영역을 형성한 후, 상기 핀구조의 활성영역 양단부를 층간절연막 패턴으로 마스킹한 후 노출된 활성영역을 리세스 시켜 상부 및 양측면이 리세스된 활성영역을 형성하여 채널영역으로 이용함으로써 종래기술과 비교하여 리세스된 깊이 만큼 채널길이가 증가하게 되어 소자의 고집적화에 따른 단채널 효과를 방지할 수 있게 된다. 또한, 상기 리세스된 활성영역의 상부 및 양측면을 모두 채널로 이용하게 됨으로써 채널 폭을 증가시킬 수 있다. 그 결과 협채널 효과를 방지할 수 있다.
또한, 또 다른 실시예에서, 브릿지 구조의 활성영역을 채널영역으로 이용함으로써 채널길이 및 채널폭을 증가시킬 수 있게 된다. 따라서, 소자의 고집적화에 따른 단채널 효과 및 협채널 효과를 모두 방지할 수 있게 된다.
Claims (22)
- 반도체기판;상기 반도체기판의 소정영역에, 서로 이격되며 상기 반도체기판으로부터 돌출된 구조의 제 1 활성영역 및 제 2 활성영역이 배치되되, 상기 제 1 및 제 2 활성영역은 각각 서로 마주 보는 제 1 면 및 제 2 면을 갖고;상기 제 1 및 제 2 활성영역 사이에 상기 반도체기판으로부터 돌출된 구조의 제 3 활성영역이 배치되되, 상기 제 3 활성영역의 양단은 각각 상기 제 1 면 및 제 2 면과 연결되되, 상기 제 3 활성영역은 상기 제 1 및 제 2 면 보다 좌우 및 상부가 좁은 면적을 가지며;상기 제 3 활성영역, 상기 제 3 활성영역의 연결부를 제외한 상기 제 1 및 제 2 면 상에 배치된 콘포말한 게이트 절연막; 및상기 게이트 절연막을 갖는 반도체기판 상에 상기 제 3 활성영역을 가로지르는 게이트 전극이 배치되되, 상기 게이트 전극의 폭방향의 양단면은 각각 상기 제 1 및 제 2 면의 연장선과 일치하도록 배치하는 것을 포함하는 모스 트랜지스터.
- 제 1항에 있어서,상기 제 1 및 제 2 활성영역 내에 각각 소오스 영역 및 드레인 영역이 배치되는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
- 제 1항에 있어서,상기 제 1 및 제 2 활성영역의 상부면의 높이가 일치하는 것을 특징으로 하는 모스 트랜지스터.
- 제 1항에 있어서,상기 제 1 및 제 2 면은 동일한 면적을 갖는 것을 특징으로 하는 모스 트랜지스터.
- 반도체기판;상기 반도체기판의 소정영역에, 서로 이격되며 상기 반도체기판으로부터 돌출된 구조의 제 1 활성영역 및 제 2 활성영역이 배치되되, 상기 제 1 및 제 2 활성영역은 각각 서로 마주 보는 제 1 면 및 제 2 면을 갖고;상기 반도체기판과 수직적으로 이격되고, 상기 제 1 및 제 2 활성영역 사이를 연결하는 브릿지 구조의 제 3 활성영역이 배치되되, 상기 제 3 활성영역은 상기 제 1 및 제 2 면 보다 좌우 및 상하부가 좁은 면적을 가지며;상기 제 3 활성영역을 감싸면서 상기 제 3 활성영역의 연결부를 제외한 상기 제 1 및 제 2 면 상에 배치된 콘포말한 게이트 절연막; 및상기 게이트 절연막을 갖는 반도체기판 상에 상기 제 3 활성영역을 감싸면서 상기 제 3 활성영역을 가로지르는 게이트 전극이 배치되되, 상기 게이트 전극의 폭방향의 양단면은 각각 상기 제 1 및 제 2 면의 연장선과 일치하도록 배치하는 것을 포함하는 모스 트랜지스터.
- 제 5항에 있어서,상기 제 1 및 제 2 활성영역 내에 각각 소오스 영역 및 드레인 영역이 배치되는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
- 제 5항에 있어서,상기 제 1 및 제 2 활성영역의 상부면의 높이가 일치하는 것을 특징으로 하는 모스 트랜지스터.
- 제 5항에 있어서,상기 제 1 및 제 2 면은 동일한 면적을 갖는 것을 특징으로 하는 모스 트랜지스터
- 제 5항에 있어서,상기 반도체기판과 상기 제 3 활성영역 사이는 상기 게이트 전극에 의해 채워지는 것을 특징으로 하는 모스 트랜지스터.
- 반도체기판을 마련하고,상기 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성하되, 상기 핀 구조의 활성영역 양단부는 각각 제 1 활성영역 및 제 2 활성영역으로 구분되고 상기 제 1 및 제 2 활성영역 사이는 제 3 활성영역으로 구분하고,상기 핀 구조의 활성영역을 갖는 반도체기판 상에 층간절연막을 형성하고,상기 층간절연막을 패터닝하여 상기 제 3 활성영역을 노출시키는 층간절연막 패턴을 형성하고,상기 층간절연막 패턴을 갖는 반도체기판을 식각하여 상기 노출된 제 3 활성영역의 상부 및 양측면을 리세스시켜 상기 제 1 및 제 2 활성영역의 측면을 일부 노출시키는 리세스된 제 3 활성영역을 형성하고,상기 노출된 제 1 및 제 2 활성영역의 측면 및 상기 리세스된 제 3 활성영역의 상부 및 양 측면 상에 콘포말한 게이트 절연막을 형성하고,상기 게이트 절연막을 갖는 반도체기판 상에 상기 층간절연막 패턴을 덮는 게이트 전극막을 형성하고,상기 게이트 전극막을 에치백 또는 평탄화하여 상기 층간절연막 패턴 상부를 노출시키는 게이트 전극을 형성하는 것을 포함하는 모스 트랜지스터 제조방법.
- 제 10항에 있어서,상기 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성하는 것은,반도체기판에 패드 산화막 및 패드 질화막을 차례로 형성하고,상기 패드 질화막 및 패드 산화막을 패터닝하여 상기 반도체기판의 소정영역을 덮고,상기 패드 질화막을 마스크로 이용하여 상기 반도체기판을 식각하고,상기 패드 질화막 및 패드 산화막을 차례로 제거하여 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 10항에 있어서,상기 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성하기 전에, 상기 반도체기판 전면에 불순물 이온을 주입하여 상기 반도체기판의 표면에 제 1 불순물 영역을 형성하는 것을 더 포함하되, 상기 제 1 불순물 영역의 깊이는 상기 핀 구조의 활성영역의 높이와 동일한 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 10항에 있어서,상기 핀 구조의 활성영역을 갖는 반도체기판 상에 층간절연막을 형성하기 전에, 상기 제 1 및 제 2 활성영역에 불순물 이온을 주입하여 각각 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 10항에 있어서,상기 게이트 전극은 상기 리세스된 제 3 활성영역을 가로지르도록 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 10항에 있어서,상기 게이트 전극을 갖는 반도체기판 상에 상부 층간절연막을 형성하고,상기 상부 층간절연막 및 상기 층간절연막 패턴을 관통하여 상기 제 1 및 제 2 활성영역의 상부면을 일부 노출시키는 콘택홀을 형성하고,상기 콘택홀을 갖는 반도체기판에 불순물 이온을 주입하여 고농도 소오스 및 드레인 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 반도체기판을 마련하고,상기 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성하되, 상기 핀 구조의 활성영역 양단부는 각각 제 1 활성영역 및 제 2 활성영역으로 구분되고 상기 제 1 및 제 2 활성영역 사이는 제 3 활성영역으로 구분하고,상기 핀 구조의 활성영역을 갖는 반도체기판 상에 층간절연막을 형성하고,상기 층간절연막을 패터닝하여 상기 제 3 활성영역을 노출시키는 층간절연막 패턴을 형성하고,상기 층간절연막 패턴을 갖는 반도체기판을 식각하여 상기 제 3 활성영역의 상부 및 양측면을 리세스시키고,상기 층간절연막 패턴을 마스크로 이용하여 상기 반도체기판 상에 불순물 이온을 주입하여 일정깊이의 불순물층을 형성하되, 상기 불순물층은 상기 제 3 활성영역의 하부영역에 형성되도록 하고,상기 불순물층을 갖는 반도체기판을 등방성 식각 방법으로 식각하여 상기 불순물층을 제거하여 브릿지 구조의 제 3 활성영역을 형성하고,상기 브릿지 구조에 의해 노출된 제 1 및 제 2 활성영역의 측면 및 상기 브릿지 구조의 제 3 활성영역의 상하부 및 양 측면 상에 콘포말한 게이트 절연막을 형성하고,상기 게이트 절연막을 갖는 반도체기판 상에 상기 브릿지 구조의 제 3 활성영역을 감싸면서 상기 층간절연막 패턴을 덮는 게이트 전극막을 형성하고,상기 게이트 전극막을 에치백 또는 평탄화하여 상기 층간절연막 패턴 상부를 노출시키는 게이트 전극을 형성하는 것을 포함하는 모스 트랜지스터 제조방법.
- 제 16항에 있어서,상기 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성하는 것은,반도체기판에 패드 산화막 및 패드 질화막을 차례로 형성하고,상기 패드 질화막 및 패드 산화막을 패터닝하여 상기 반도체기판의 소정영역을 덮고,상기 패드 질화막을 마스크로 이용하여 상기 반도체기판을 식각하고,상기 패드 질화막 및 패드 산화막을 차례로 제거하여 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 16항에 있어서,상기 반도체기판의 소정영역에 상기 반도체기판으로부터 돌출된 핀 구조의 활성영역을 형성하기 전에, 상기 반도체기판 전면에 불순물 이온을 주입하여 상기 반도체기판의 표면에 제 1 불순물 영역을 형성하는 것을 더 포함하되, 상기 제 1 불순물 영역의 깊이는 상기 핀 구조의 활성영역의 높이와 동일한 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 16항에 있어서,상기 핀 구조의 활성영역을 갖는 반도체기판 상에 층간절연막을 형성하기 전에, 상기 제 1 및 제 2 활성영역에 불순물 이온을 주입하여 각각 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 16항에 있어서,상기 반도체기판 상에 불순물 이온을 주입하여 일정깊이의 불순물층을 형성 할 때, 상기 불순물 이온은 H, He, B, BF2 및 Ph 이온으로 이루어진 일군으로부터 선택되는 적어도 어느 한 가지 이온을 사용하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 16항에 있어서,상기 게이트 전극은 상기 브릿지 구조의 제 3 활성영역을 가로지르도록 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 16항에 있어서,상기 게이트 전극을 갖는 반도체기판 상에 상부 층간절연막을 형성하고,상기 상부 층간절연막 및 상기 층간절연막 패턴을 관통하여 상기 제 1 및 제 2 활성영역의 상부면을 일부 노출시키는 콘택홀을 형성하고,상기 콘택홀을 갖는 반도체기판에 불순물 이온을 주입하여 고농도 소오스 및 드레인 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040101344A KR100678456B1 (ko) | 2004-12-03 | 2004-12-03 | 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040101344A KR100678456B1 (ko) | 2004-12-03 | 2004-12-03 | 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060062488A KR20060062488A (ko) | 2006-06-12 |
| KR100678456B1 true KR100678456B1 (ko) | 2007-02-02 |
Family
ID=37158637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040101344A KR100678456B1 (ko) | 2004-12-03 | 2004-12-03 | 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100678456B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7723797B2 (en) | 2007-08-31 | 2010-05-25 | Samsung Electronics Co., Ltd.. | Fin field effect transistor and method of manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102568562B1 (ko) * | 2017-01-24 | 2023-08-18 | 삼성전자주식회사 | 반도체 장치 |
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| KR100505113B1 (ko) | 2003-04-23 | 2005-07-29 | 삼성전자주식회사 | 모스 트랜지스터 및 그 제조방법 |
| KR100521377B1 (ko) | 2003-02-21 | 2005-10-12 | 삼성전자주식회사 | 핀 전계효과 트랜지스터의 형성방법 |
| KR100526887B1 (ko) | 2004-02-10 | 2005-11-09 | 삼성전자주식회사 | 전계효과 트랜지스터 및 그의 제조방법 |
-
2004
- 2004-12-03 KR KR1020040101344A patent/KR100678456B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100521377B1 (ko) | 2003-02-21 | 2005-10-12 | 삼성전자주식회사 | 핀 전계효과 트랜지스터의 형성방법 |
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| KR100505113B1 (ko) | 2003-04-23 | 2005-07-29 | 삼성전자주식회사 | 모스 트랜지스터 및 그 제조방법 |
| KR100526887B1 (ko) | 2004-02-10 | 2005-11-09 | 삼성전자주식회사 | 전계효과 트랜지스터 및 그의 제조방법 |
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| US7723797B2 (en) | 2007-08-31 | 2010-05-25 | Samsung Electronics Co., Ltd.. | Fin field effect transistor and method of manufacturing the same |
| US7871875B2 (en) | 2007-08-31 | 2011-01-18 | Samsung Electronics Co., Ltd. | Fin field effect transistor and method of manufacturing the same |
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|---|---|
| KR20060062488A (ko) | 2006-06-12 |
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